KR101326361B1 - 메모리 - Google Patents

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KR101326361B1
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히데아끼 미야모또
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패트레넬라 캐피탈 엘티디., 엘엘씨
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Abstract

이 메모리는, 외부 액세스 동작에 기초하여, 내부 액세스 동작을 행하는 액세스 제어부와, 리프레시 동작을 행하는 리프레시 제어부와, 리프레시 동작을, 판독 동작과 재기입 동작으로 분할하는 리프레시 분할 제어부와, 리프레시 동작의 대상으로 되는 어드레스와, 리프레시 동작 중에 행해지는 외부 액세스 동작의 대상으로 되는 어드레스가 일치하는지의 여부를 판정하는 어드레스 판정부를 구비하고 있다.
외부 액세스, 내부 액세스, 리프레시, 판독, 기입, 어드레스 판정

Description

메모리{MEMORY}
도 1은, 본 발명의 제1 실시예에 따른 단순 매트릭스형의 강유전체 메모리의 전체 구성을 나타낸 블록도.
도 2는, 도 1에 도시한 제1 실시예에 따른 단순 매트릭스형의 강유전체 메모리의 메모리 셀 어레이의 구성을 설명하는 개략도.
도 3은, 도 1에 도시한 제1 실시예에 따른 단순 매트릭스형의 강유전체 메모리의 동작 제어 회로의 구성을 설명하기 위한 블록도.
도 4는, 본 발명의 제1 실시예에 따른 단순 매트릭스형의 강유전체 메모리의 동작을 설명하기 위한 전압 파형도.
도 5는, 본 발명의 제1 실시예에 따른 단순 매트릭스형의 강유전체 메모리의 내부 액세스 동작을 설명하기 위한 전압 파형도.
도 6은, 본 발명의 제1 실시예에 따른 단순 매트릭스형의 강유전체 메모리의 내부 액세스 동작을 설명하기 위한 전압 파형도.
도 7은, 본 발명의 제1 실시예에 따른 단순 매트릭스형의 강유전체 메모리의 분할된 리프레시 동작을 설명하기 위한 전압 파형도.
도 8은, 본 발명의 제2 실시예에 따른 단순 매트릭스형의 강유전체 메모리의 동작을 설명하기 위한 전압 파형도.
도 9는, 본 발명의 제3 실시예에 따른 단순 매트릭스형의 강유전체 메모리의 동작 제어 회로의 구성을 설명하기 위한 블록도.
도 10은, 본 발명의 제3 실시예에 따른 단순 매트릭스형의 강유전체 메모리의 동작을 설명하기 위한 전압 파형도.
도 11은, 본 발명의 제4 실시예에 따른 단순 매트릭스형의 강유전체 메모리의 동작 제어 회로의 구성을 설명하기 위한 블록도.
도 12는, 본 발명의 제4 실시예에 따른 단순 매트릭스형의 강유전체 메모리의 동작을 설명하기 위한 전압 파형도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 어레이
2 : 동작 제어 회로
3 : 로우 어드레스 버퍼
4 : 로우 디코더
5 : 라이트 앰프
6 : 리드 앰프
7 : 입력 버퍼
8 : 출력 버퍼
9 : 컬럼 어드레스 버퍼
10 : 컬럼 디코더
11 : 워드선 소스 드라이버
12 : 전압 생성 회로
13 : 센스 앰프
14 : 래치 열
15 : 비트선 소스 드라이버
[특허문헌 1] 일본 특개 2001-229674호 공보
본 출원은, 일본에서 2006년 6월 16일에 히데끼 미야모또에 의해 「메모리」라는 명칭으로 출원된 일본 특허 출원 번호 2006-166768호 및 2006년 9월 15일에 히데끼 미야모또에 의해 「메모리」라는 명칭으로 출원된 일본 특허 출원 번호 2006-250483호를 기초로 하여 우선권을 주장하는 것이며, 이들의 내용은 참조로서, 본 출원에 원용된다.
본 발명은, 메모리에 관한 것으로, 특히, 기억된 데이터의 리프레시 동작을 행하는 메모리에 관한 것이다.
종래, 불휘발성의 메모리의 일례로서, 강유전체 메모리(FeRAM:Ferroelectric Random Access Memory)가 알려져 있다. 강유전체 메모리는, 강유전체의 분극 방향에 따른 의사적인 용량 변화를 메모리 소자로서 이용하는 것이다. 이 강유전체 메모리 중, 메모리 셀에 기억된 데이터의 디스터브가 발생하는 단순 매트릭스형 및 1 트랜지스터형의 강유전체 메모리가 알려져 있다. 즉, 이들 단순 매트릭스형 및 1트랜지스터형의 강유전체 메모리에서는, 강유전체 캐패시터를 포함하는 메모리 셀에 대한 판독 동작 후의 재기입 동작 및 기입 동작 시에, 선택한 워드선 이외의 워드선에 접속되는 메모리 셀에 소정의 전압이 인가되는 것에 기인하여, 강유전체 캐패시터의 분극량이 감소함으로써 데이터가 소실하는 소위 디스터브가 발생하는 것이 알려져 있다. 이러한 디스터브를 억제하기 위해서, 단순 매트릭스형 및 1트랜지스터형의 강유전체 메모리에서는, 리프레시 동작이 행해지고 있다.
또한, 종래, 리프레시 동작을 행하는 메모리에서, 내부 액세스 동작과 리프레시 동작이 경합하지 않도록, 각 리프레시 동작을 행하기 위한 기술이 여러 가지 제안되어 있다. 예를 들면, 특허문헌 1에는, 소정의 주기를 갖는 외부 클럭보다도 짧은 주기를 갖는 내부 클럭에 동기시켜서 내부 액세스 동작(판독 동작 또는 기입 동작)을 행하는 DRAM(Dynamic Random Access Memory)이 개시되어 있다. 일반적으로, DRAM에서는, 일정한 기간이 경과한 경우에, 리프레시 동작을 행하지 않으면 안된다. 또한, 이 DRAM에서는, 외부 클럭의 주기보다 내부 클럭의 주기쪽이 짧으므로, 일정 기간 내에 입력되는 외부 클럭보다 그 일정 기간 내에 생성되는 내부 클럭쪽이 클럭수가 많아진다. 이에 의해, 외부 클럭에 동기해서 행해지는 외부 액세스 동작이 행해지고 있지 않은 경우라도, 내부 클럭이 생성되는 것이 주기적으로 발생하게 되므로, 외부 액세스 동작에 대응하는 내부 액세스 동작이 행해지지 않는 내부 클럭이 주기적으로 발생한다. 이 DRAM에서는, 이 내부 액세스 동작이 행해지지 않는 내부 클럭에 동기시켜서 판독 동작과 재기입 동작으로 이루어지는 리프레 시 동작을 행하도록 구성되어 있다. 이에 의해, 내부 액세스 동작을 방해하지 않고, 리프레시 동작을 행하는 것이 가능하게 된다.
그러나, 상기 특허문헌 1에 개시된 종래의 DRAM에서는, 외부 클럭보다 소정의 비율분만큼 주기가 짧은 내부 클럭에 동기시켜서, 판독 동작 및 재기입 동작을 연속해서 행하는 리프레시 동작이 행해지므로, 그 만큼, 내부 클럭의 주기가 길어진다고 하는 문제점이 있다. 이에 의해, 내부 클럭의 주기보다 길게 설정되는 외부 클럭의 주기도 길게 할 필요가 있기 때문에, 외부 액세스 동작의 기간이 길어진다고 하는 문제점이 있다.
본 발명의 일 국면에 있어서의 메모리는, 외부 액세스 동작에 기초하여, 내부 액세스 동작을 행하는 액세스 제어부와, 리프레시 동작을 행하는 리프레시 제어부와, 리프레시 동작을, 판독 동작과 재기입 동작으로 분할하는 리프레시 분할 제어부와, 리프레시 동작의 대상으로 되는 어드레스와, 리프레시 동작 중에 행해지는 외부 액세스 동작의 대상으로 되는 어드레스가 일치하는지의 여부를 판정하는 어드레스 판정부를 구비한다.
[바람직한 실시예의 설명]
이하, 본 발명의 실시예를 도면에 기초하여 설명한다.
(제1 실시예)
우선, 도 1~도 3을 참조하여, 본 발명의 제1 실시예에 따른 단순 매트릭스형 의 강유전체 메모리의 구성에 대해서 설명한다. 또한, 이 제1 실시예에서는, 본 발명에 따른 메모리의 일례로서, 워드선과 비트선이 교차하는 위치에 배치된 1개의 강유전체 캐패시터만으로 메모리 셀이 구성되는 단순 매트릭스형의 강유전체 메모리에 대해서 설명한다.
제1 실시예에 따른 단순 매트릭스형의 강유전체 메모리는, 도 1에 도시한 바와 같이, 메모리 셀 어레이(1)와, 동작 제어 회로(2)와, 로우 어드레스 버퍼(3)와, 로우 디코더(4)와, 라이트 앰프(5)와, 리드 앰프(6)와, 입력 버퍼(7)와, 출력 버퍼(8)와, 컬럼 어드레스 버퍼(9)와, 컬럼 디코더(10)와, 워드선 소스 드라이버(11)와, 전압 생성 회로(12)와, 센스 앰프(13)와, 래치 열(14)과, 비트선 소스 드라이버(15)를 구비하고 있다. 또한, 래치 열(14)은, 본 발명의 「래치부」의 일례이다.
메모리 셀 어레이(1)에는, 도 2에 도시한 바와 같이, 예를 들면, 128개의 워드선 WL과 128개의 비트선 BL이 교차하도록 배치되어 있음과 함께, 그 각 교차 위치에 단일의 강유전체 캐패시터(16)만으로 이루어지는 메모리 셀(17)이 매트릭스 형상으로 배치되어 있다. 또한, 강유전체 캐패시터(16)는, 워드선 WL과, 비트선 BL과, 워드선 WL 및 비트선 BL의 사이에 배치된 강유전체막(도시 생략)을 포함하고 있다. 또한, 워드선 WL에는, 로우 디코더(4)가 접속되어 있다. 로우 디코더(4)에는, 로우 어드레스 버퍼(3)가 접속되어 있다.
여기에서, 제1 실시예에서는, 동작 제어 회로(2)는, 메모리 셀(17)에 대한 데이터의 내부 액세스 동작 및 리프레시 동작을 제어하기 위해서 설치되어 있다. 이 동작 제어 회로(2)는, 도 3에 도시한 바와 같이, 외부 액세스 검지 회로(20)와, 액세스 계수 회로(카운터)(21)와, 리프레시 제어 회로(22)와, 리프레시 분할 제어 회로(23)와, 어드레스 판정 회로(24)와, 내부 클럭 생성 회로(25)를 갖는 액세스 제어 회로(26)를 포함하고 있다. 또한, 외부 액세스 검지 회로(20), 액세스 계수 회로(21) 및 내부 클럭 생성 회로(25)는, 각각, 본 발명의 「외부 액세스 검지부」, 「외부 액세스 계수부」 및 「내부 클럭 생성부」의 일례이다. 또한, 리프레시 제어 회로(22)는, 본 발명의 「리프레시 제어부」 및 「리프레시 제어 수단」의 일례이며, 리프레시 분할 제어 회로(23)는, 본 발명의 「리프레시 분할 제어부」 및 「리프레시 분할 제어 수단」의 일례이다. 또한, 어드레스 판정 회로(24)는, 본 발명의 「어드레스 판정부」 및 「어드레스 판정 수단」의 일례이며, 액세스 제어 회로(26)는, 본 발명의 「액세스 제어부」 및 「액세스 제어 수단」의 일례이다.
외부 액세스 검지 회로(20)는, 외부 액세스 동작에 의해 외부 클럭 ECLK가 입력된 경우에, 외부 액세스 검지 펄스 CMD를, 액세스 계수 회로(카운터)(21)와, 액세스 제어 회로(26)에 출력하는 기능을 갖는다. 또한, 외부 액세스 검지 회로(20)에는, 내부 액세스 동작을 행하기 위한 내부 어드레스 신호에 대응하는 외부 어드레스 신호 등을 포함하는 커맨드도 입력된다. 또한, 외부 액세스 검지 회로(20)는, 외부 액세스 동작이 판독 동작 또는 기입 동작 중 어느 것인지를 판정하는 기능을 갖는다. 액세스 계수 회로(21)는, 전원 투입 시에 리세트됨과 함께, 외부 액세스 검지 회로(20)로부터 외부 액세스 검지 펄스 CMD가 입력될 때마다 외부 액세스 횟수를 +1만큼 카운트업하고, 그 외부 액세스 횟수를 리프레시 제어 회로(22)에 출력하는 기능을 갖는다.
리프레시 제어 회로(22)는, 외부 액세스 횟수가 일정 횟수(예를 들면, 106회)에 달한 경우에, 메모리 셀 어레이(1)의 리프레시 동작을 요구하기 위해서, 액세스 제어 회로(26)에 리프레시 요구 신호를 출력하는 기능을 갖는다. 또한, 리프레시 제어 회로(22)는, 액세스 제어 회로(26)로부터 리프레시 신호를 수취한 경우에, 리프레시 동작이 행해지는 리프레시 어드레스 신호를 로우 어드레스 버퍼(3)에 출력하는 기능을 갖는다. 또한, 리프레시 제어 회로(22)는, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2를 행하는 것을 요구하는 래치 신호를, 래치 열(14)에 출력하는 기능을 갖는다. 또한, 액세스 제어 회로(26)는, 센스 앰프(13)를 활성화시키기 위한 센스 앰프 활성화 신호를, 센스 앰프(13)에 출력하는 기능을 갖는다. 또한, 리프레시 분할 제어 회로(23)는, 리프레시 동작을 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2로 분할하고, 그 중 어느 하나의 동작을 리프레시 제어 회로(22)에 요구하는 분할 신호를 출력하는 기능을 갖는다.
또한, 제1 실시예에서는, 어드레스 판정 회로(24)는, 리프레시 동작의 대상으로 되는 워드선 WL에 대응하는 로우 어드레스와, 리프레시 동작 중에 행해지는 외부 액세스 동작의 대상으로 되는 워드선 WL에 대응하는 로우 어드레스가 일치하는지의 여부를 판정하는 기능을 갖는다. 구체적으로는, 어드레스 판정 회로(24)는, 리프레시 동작의 대상으로 되는 워드선 WL에 대응하는 로우 어드레스와, 리프 레시 동작 중에 행해지는 외부 액세스 동작의 대상으로 되는 워드선 WL에 대응하는 로우 어드레스가 일치한다고 판정한 경우에, H 레벨의 어드레스 판정 신호 AEQF를 리프레시 제어 회로(22)에 출력하도록 구성되어 있다. 또한, 어드레스 판정 회로(24)로부터 리프레시 제어 회로(22)에 H 레벨의 어드레스 판정 신호 AEQF가 공급된 경우에는, 리프레시 제어 회로(22)는, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2를 행하지 않고, 리프레시 어드레스 신호를 +1만큼 카운트업하도록 구성되어 있다.
액세스 제어 회로(26)는, 외부 액세스 검지 회로(20)로부터 외부 액세스 검지 펄스 CMD가 입력된 때에, 내부 액세스 동작을 위한 내부 클럭 ICLK1을 내부 클럭 생성 회로(25)에 의해 생성하는 기능을 갖는다. 또한, 내부 액세스 동작 종료 후에 리프레시 동작을 행하는 경우에는, 분할된 리프레시 동작을 위한 내부 클럭 ICLK2를 내부 클럭 생성 회로(25)에 의해 생성하는 기능도 갖는다. 또한, 외부 클럭 ECLK의 주기(예를 들면, 50nsec)는, 내부 클럭 ICLK1의 주기(예를 들면, 30nsec)나 내부 클럭 ICLK2의 주기(예를 들면, 10nsec)보다 길어지도록 설정한다. 또한, 내부 클럭 ICLK1은, 적어도 내부 액세스 동작을 완료시키기 위한 시간 이상의 주기를 갖는 클럭이다. 또한, 내부 클럭 ICLK2의 주기는, 내부 클럭 ICLK1의 주기의 약 1/3 정도로 한다. 또한, 액세스 제어 회로(26)는, 내부 액세스 동작을 위한 내부 액세스 동작 신호를 생성하고, 그 내부 액세스 동작 신호를 리드 앰프(6)나 라이트 앰프(5)에 출력하는 기능을 갖는다. 또한, 액세스 제어 회로(26)는, 내부 액세스 동작을 행하는 내부 어드레스 신호의 로우 어드레스 신호를 로우 어드레스 버퍼(3)에 출력하고, 또한, 내부 어드레스 신호의 컬럼 어드레스 신호를 컬럼 어드레스 버퍼(9)에 출력하는 기능도 갖는다. 또한, 액세스 제어 회로(26)는, 내부 액세스 동작 상태가 종료한 때에, 리프레시 제어 회로(22)로부터 리프레시 요구 신호가 출력되고 있으면, 리프레시 제어 회로(22)에 리프레시 신호를 출력하는 기능도 갖는다.
또한, 로우 어드레스 버퍼(3)는, 액세스 제어 회로(26)로부터 보내지는 내부 어드레스 신호의 로우 어드레스 신호 및 리프레시 제어 회로(22)로부터 보내지는 리프레시 어드레스 신호에 대응한 소정의 로우 어드레스 신호를 로우 디코더(4)에 공급하기 위해서 설치되어 있다. 로우 디코더(4)는, 내부 액세스 동작 및 리프레시 동작에서, 로우 어드레스 버퍼(3)로부터 공급되는 소정의 로우 어드레스 신호에 대응하는 워드선 WL을 활성화하도록 구성되어 있다. 또한, 로우 어드레스 버퍼(3)는, 절환 회로(31)를 포함하고 있다. 또한, 절환 회로(31)는, 본 발명의 「절환부」의 일례이다. 그리고, 이 절환 회로(31)에 의해, 로우 어드레스 버퍼(3)는, 내부 액세스 동작을 행하는 내부 어드레스 신호에 대응하는 로우 어드레스 신호와, 리프레시 동작을 행하는 리프레시 어드레스 신호에 대응하는 로우 어드레스 신호를 절환해서 로우 디코더(4)에 공급하는 것이 가능하게 구성되어 있다.
또한, 도 1에 도시한 바와 같이, 라이트 앰프(5) 및 리드 앰프(6)에는, 각각, 입력 버퍼(7) 및 출력 버퍼(8)가 접속되어 있다. 또한, 컬럼 어드레스 버퍼(9)에는, 컬럼 디코더(10)가 접속되어 있다. 또한, 로우 디코더(4)에는, 워드선 소스 드라이버(11)가 접속되어 있다. 워드선 소스 드라이버(11)에는, 전압 생성 회로(12)가 접속됨과 함께, 동작 제어 회로(2)도 접속되어 있다. 또한, 메모리 셀 어레이(1)의 비트선 BL에는, 센스 앰프(13)를 통해서 컬럼 디코더(10)가 접속되어 있다. 또한, 센스 앰프(13)에는, 라이트 앰프(5), 리드 앰프(6) 및 비트선 소스 드라이버(15)가 접속됨과 함께, 비트선 소스 드라이버(15)에는, 전압 생성 회로(12)가 접속되어 있다.
다음으로, 도 1~도 7을 참조하여, 본 발명의 제1 실시예에 따른 단순 매트릭스형의 강유전체 메모리의 동작에 대해서 설명한다. 또한, 이 동작 설명에서는, 도 4에서의 외부 액세스 동작 A가 행해지기 전의 외부 액세스 동작에서, 액세스 계수 회로(21)에 의해 카운트된 외부 액세스 횟수가, 리프레시에 의해 데이터의 디스터브를 억제 가능한 소정 횟수(예를 들면, 106회)에 달하고 있고, 리프레시 제어 회로(22)로부터 액세스 제어 회로(26)에 리프레시 요구 신호가 출력되고 있는 것으로 한다.
우선, 도 3 및 도 4에 도시한 바와 같이, 외부 액세스 검지 회로(20)가, 외부 액세스 동작 A의 외부 클럭 ECLK를 검지하면, 외부 액세스 검지 회로(20)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 계수 회로(21) 및 액세스 제어 회로(26)에 공급한다. 그리고, 외부 액세스 동작 A가 검지된 때에, 외부 액세스 검지 펄스 CMD가 액세스 계수 회로(21)에 공급되면, 액세스 계수 회로(21)는, 외부 액세스 횟수를 +1만큼 카운트업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다.
그리고, 외부 액세스 동작 A가 검지된 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(26)에 공급되면, 액세스 제어 회로(26)는, 내부 클럭 생성 회로(25)에 의해, 외부 액세스 동작의 기간(예를 들면, 60nsec)보다 짧은 주기(예를 들면, 30nsec)를 갖는 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(26)는, 내부 액세스 동작 A를 행한다.
이 내부 액세스 동작에서는, 액세스 제어 회로(26)는, 내부 어드레스 신호의 로우 어드레스 신호를 로우 어드레스 버퍼(3)에 공급하고, 로우 어드레스 버퍼(3)는, 그 공급된 내부 어드레스 신호의 로우 어드레스 신호를 로우 디코더(4)에 공급한다. 또한, 내부 액세스 동작에서는, 액세스 제어 회로(26)는, 내부 어드레스 신호의 컬럼 어드레스 신호를 컬럼 어드레스 버퍼(9)에 공급하고, 컬럼 어드레스 버퍼(9)는, 그 공급된 내부 어드레스 신호의 컬럼 어드레스 신호를 컬럼 디코더(10)에 공급한다.
또한, 도 5 및 도 6에 도시한 바와 같이, 내부 액세스 동작은, 판독 동작인 경우, 분할된 판독 동작 IARD, 제1 재기입 동작 IARS1 및 제2 재기입 동작 IARS2의 3사이클이 연속해서 행해진다. 구체적으로는, 도 5 및 도 6에 도시한 바와 같이, 우선, 비트선 BL에 전압을 인가하지 않는 상태에서, 내부 어드레스 신호의 로우 어드레스 신호에 대응하는 선택 워드선 WL에 +Vcc의 전압을 인가함으로써, 선택 워드선 WL에 연결되는 모든 메모리 셀(17)(도 2 참조)에 기억된 데이터를 비트선 BL을 통해서 센스 앰프(13)에 의해 일괄하여 판독한다.
그리고, 다음으로, 선택 워드선 WL에 연결되는 메모리 셀(17) 중, 판독된 데이터가 데이터 「H」의 메모리 셀(17)에 대해서는, 도 5에 도시한 바와 같이, 제1 재기입 동작 IARS1에서, 비트선 BL에 전압이 인가되어 있지 않는 상태에서, 선택 워드선 WL에 +Vcc의 전압을 인가함으로써, 메모리 셀(17)에 데이터 「L」이 기입된다. 그 후, 제2 재기입 동작 IARS2에서는, 선택 워드선 WL에 전압이 인가되어 있지 않는 상태에서, 데이터 「H」가 판독된 비트선 BL에 +Vcc의 전압을 인가함으로써, 메모리 셀(17)에 데이터 「H」가 기입된다. 또한, 판독된 데이터가 데이터 「H」의 메모리 셀(17)에 대한, 제1 재기입 동작 IARS1에서는, 데이터 「H」가 판독된 비트선 BL에 전압이 인가되어 있지 않는 상태에서, 비선택 워드선 WL에는, +1/3Vcc의 전압이 인가된다. 이에 의해, 제1 재기입 동작 IARS1에서는, 비선택 워드선 WL 및 데이터 「H」가 판독된 비트선 BL에 접속되어 있는 메모리 셀(17)에, -1/3Vcc의 전압이 인가된다. 그리고, 제2 재기입 동작 IARS2에서는, 데이터 「H」가 판독된 비트선 BL에 +Vcc의 전압이 인가되어 있는 상태에서, 비선택 워드선 WL에 +2/3Vcc의 전압이 인가된다. 이에 의해, 제2 재기입 동작 IARS2에서는, 비선택 워드선 WL 및 데이터 「H」가 판독된 비트선 BL에 접속되어 있는 메모리 셀(17)에, +1/3Vcc의 전압이 인가된다. 따라서, 비선택 워드선 WL 및 데이터 「H」가 판독된 비트선 BL에 접속되어 있는 메모리 셀(17)에서는, 절대값으로서 1/3Vcc 이상의 전압이 인가되지 않음과 함께, 제1 재기입 동작 IARS1에서 발생한 -1/3Vcc의 전압과, 제2 재기입 동작 IARS2에서 발생한 +1/3Vcc의 전압이, 서로 상쇄하도록 인가된다.
한편, 선택 워드선 WL에 연결되는 메모리 셀(17) 중, 판독된 데이터가 데이 터 「L」의 선택 워드선 WL의 메모리 셀(17)에 대해서는, 도 6에 도시한 바와 같이, 상기한 판독 동작 IARD에 의해 메모리 셀(17)의 데이터가 판독됨과 함께, 메모리 셀(17)에 데이터 「L」이 기입되어 있다. 이 때문에, 메모리 셀(17)에 기입된 데이터 「L」을 파괴하는 절대값으로서 1/3Vcc 이상의 전압이 메모리 셀(17)에 인가되지 않도록, 제1 재기입 동작 IARS1 및 제2 재기입 동작 IARS2가 행해진다. 구체적으로는, 선택 워드선 WL의 메모리 셀(17)에 대해서는, 제1 재기입 동작 IARS1에서, 데이터 「L」이 판독된 비트선 BL에 +2/3Vcc이 인가되어 있는 상태에서, 선택 워드선 WL에 +Vcc가 인가된다. 그리고, 제2 재기입 동작 IARS2에서는, 데이터 「L」이 판독된 비트선 BL에 +1/3Vcc이 인가되어 있는 상태에서, 선택 워드선 WL에는, 전압이 인가되지 않는다. 또한, 판독된 데이터가 데이터 「L」인 메모리 셀(17)에 대한, 제1 재기입 동작 IARS1에서는, 데이터 「L」이 판독된 비트선 BL에 +2/3Vcc의 전압이 인가되어 있는 상태에서, 비선택 워드선 WL에 +1/3Vcc의 전압이 인가된다. 이에 의해, 제1 재기입 동작 IARS1에서, 비선택 워드선 WL 및 데이터 「L」이 판독된 비트선 BL에 접속되어 있는 메모리 셀(17)에는, +1/3Vcc의 전압밖에 발생하지 않는다. 그리고, 제2 재기입 동작 IARS2에서는, 데이터 「L」이 판독된 비트선 BL에 +1/3Vcc의 전압이 인가되어 있는 상태에서, 비선택 워드선 WL에 +2/3Vcc의 전압이 인가된다. 이에 의해, 제2 재기입 동작 IARS2에서는, 비선택 워드선 WL 및 데이터 「L」이 판독된 비트선 BL에 접속되어 있는 메모리 셀(17)에 -1/3Vcc의 전압이 인가된다. 따라서, 비선택 워드선 WL 및 데이터 「L」이 판독된 비트선 BL에 접속되어 있는 메모리 셀(17)에서는, 절대값으로서 1/3Vcc 이상의 전 압이 인가되지 않음과 함께, 제1 재기입 동작 IARS1에서 발생한 +1/3Vcc의 전압과, 제2 재기입 동작 IARS2에서 발생한 -1/3Vcc의 전압이, 서로 상쇄하도록 인가된다.
다음으로, 내부 액세스 동작 A가 종료하면, 리프레시 제어 회로(22)로부터 액세스 제어 회로(26)에 리프레시 요구 신호가 공급되고 있으므로, 액세스 제어 회로(26)는, 내부 액세스 동작 A의 종료 후에 리프레시 동작을 행하기 위한 내부 클럭 ICLK2를 생성함과 함께, 리프레시 제어 회로(22)에 리프레시 신호를 출력한다. 그 결과, 리프레시 동작 상태로 된다. 또한, 이 리프레시 동작은, 리프레시 요구 신호가 출력되고 나서 127회째의 리프레시 동작인 것으로 한다. 즉, 워드선 WL1~워드선 WL126까지의 리프레시 동작은 이미 종료되어 있으며, 워드선 WL127이 리프레시되는 것으로 한다.
그리고, 내부 액세스 동작 A가 종료한 시점에서는, 리프레시 신호가 공급된 리프레시 제어 회로(22)에는, 워드선 WL127에 대한 리프레시 동작인 3가지의 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2 중,
첫번째의 사이클인 판독 동작 RFRD만을 요구하는 분할 신호가 리프레시 분할 제어 회로(23)로부터 출력되고 있다. 따라서, 리프레시 제어 회로(22)는, 리프레시 동작의 판독 동작 RFRD를 행하기 위해서, 워드선 WL127에 대응하는 로우 어드레스를 포함하는 리프레시 어드레스 신호를 로우 어드레스 버퍼(3)에 출력한다. 도 7에 도시한 바와 같이, 리프레시 동작의 판독 동작 RFRD는, 비트선 BL에 전압이 인가되어 있지 않는 상태에서, 워드선 WL127에 +Vcc의 전압이 인가된다. 이에 의해, 워드선 WL127에 연결되는 메모리 셀(17)의 데이터가 래치 열(14)에 출력되므로, 래 치 열(14)이 그 출력된 데이터를 유지한다. 그리고, 워드선 WL127에 대한 판독 동작 RFRD가 종료하면, 액세스 제어 회로(26)는, 다음의 외부 액세스 동작 B가 개시될 때까지 대기 상태로 된다.
다음으로, 외부 액세스 검지 회로(20)가, 외부 액세스 동작 B(도 4 참조)의 외부 클럭 ECLK를 검지하면, 외부 액세스 검지 회로(20)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 계수 회로(21) 및 액세스 제어 회로(26)에 공급한다. 그리고, 외부 액세스 동작 B가 검지된 때에, 외부 액세스 검지 펄스 CMD가 액세스 계수 회로(21)에 공급되면, 액세스 계수 회로(21)는, 외부 액세스 횟수를 +1만큼 카운트업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다. 또한, 이 외부 액세스 동작 B는, 외부 액세스 검지 회로(20)에 의해, 워드선 WL127에 연결되는 메모리 셀(17)에 데이터를 기입하는 동작이라고 판정된 것으로 한다.
그리고, 외부 액세스 동작 B가 검지된 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(26)에 공급되면, 액세스 제어 회로(26)는, 내부 클럭 생성 회로(25)에 의해, 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(26)는, 워드선 WL127에 대한 내부 액세스 동작 B를 행한다. 따라서, 워드선 WL127에 연결되는 메모리 셀(17)의 데이터가, 리프레시 동작의 판독 동작 RFRD에 의해 래치 열(14)에 유지된 데이터로부터 재기입된다. 또한, 외부 액세스 검지 회로(20)에 의해, 외부 액세스 동작 B가 워드선 WL127에 연결되는 메모리 셀(17)의 데이터를 판독하는 동작이라고 판정된 경 우에는, 래치 열(14)에 유지된 데이터가 워드선 WL127에 다시 기입된 후에, 워드선 WL127에 연결되는 메모리 셀(17)의 데이터를 판독하는 동작이 행해진다. 이에 의해, 상기 워드선 WL127에 대한 리프레시 동작의 판독 동작 RFRD에 의해, 데이터 「H」가 기억되어 있었던 메모리 셀(17)에 대하여 파괴 판독 때문에 데이터 「L」이 기입된 경우에도, 외부 액세스 동작 B에 대응하는 판독 동작 전에 래치 열(14)에 유지된 데이터 「H」가 워드선 WL127의 대응하는 메모리 셀(17)에 다시 기입되므로, 외부 액세스 동작 B에 대응하는 판독 동작 시에, 메모리 셀(17)의 데이터 「H」가 파괴 판독 때문에 데이터 「L」로 재기입된 상태에서 판독되는 것을 억제하는 것이 가능하다.
여기서, 제1 실시예에서는, 외부 액세스 동작 B의 대상으로 되는 워드선 WL127에 대응하는 로우 어드레스와, 리프레시 동작의 판독 동작 RFRD의 대상으로 되는 워드선 WL127에 대응하는 로우 어드레스가 일치하므로, 리프레시 제어 회로(22)에는, 어드레스 판정 회로(24)로부터 H 레벨의 어드레스 판정 신호 AEQF가 공급되고 있다. 이 때문에, 리프레시 제어 회로(22)는, 제1 재기입 동작 RFRS1을 행하지 않고, 리프레시 어드레스 신호를 +1만큼 카운트업한다. 즉, 워드선 WL127의 리프레시 동작이 종료됨과 함께, 다음의 워드선 WL128의 리프레시 동작으로 이행된다.
다음으로, 워드선 WL127에 대한 내부 액세스 동작 B가 종료하면, 리프레시 제어 회로(22)로부터 액세스 제어 회로(26)에 리프레시 요구 신호가 공급되고 있으므로, 액세스 제어 회로(26)는, 내부 액세스 동작 B의 종료 후에 리프레시 동작을 행하기 위한 내부 클럭 ICLK2를 생성함과 함께, 리프레시 제어 회로(22)에 리프레시 신호를 출력한다. 그 결과, 리프레시 동작 상태로 된다.
그리고, 워드선 WL127에 대한 내부 액세스 동작 B가 종료한 시점에서는, 리프레시 신호가 공급된 리프레시 제어 회로(22)에는, 다음의 워드선 WL128에 대한 리프레시 동작인 3가지의 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2 중, 첫번째의 사이클인 판독 동작 RFRD만을 요구하는 분할 신호가 리프레시 분할 제어 회로(23)로부터 출력되고 있다. 따라서, 리프레시 제어 회로(22)는, 리프레시 동작의 판독 동작 RFRD를 행하기 위해서, 워드선 WL128에 대응하는 로우 어드레스를 포함하는 리프레시 어드레스 신호를 로우 어드레스 버퍼(3)에 출력한다. 도 7에 도시한 바와 같이, 리프레시 동작의 판독 동작 RFRD는, 비트선 BL에 전압이 인가되어 있지 않는 상태에서, 워드선 WL128에 +Vcc의 전압이 인가된다. 이에 의해, 워드선 WL128에 연결되는 메모리 셀(17)의 데이터가 래치 열(14)에 출력되므로, 래치 열(14)이 그 출력된 데이터를 유지한다. 그리고, 워드선 WL128에 대한 판독 동작 RFRD가 종료하면, 액세스 제어 회로(26)는, 다음의 외부 액세스 동작 C가 개시될 때까지 대기 상태로 된다.
다음으로, 외부 액세스 검지 회로(20)가, 외부 액세스 동작 C(도 4 참조)의 외부 클럭 ECLK를 검지하면, 외부 액세스 검지 회로(20)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 계수 회로(21) 및 액세스 제어 회로(26)에 공급한다. 그리고, 외부 액세스 동작 C가 검지된 때에, 외부 액세스 검지 펄스 CMD가 액세스 계수 회로(21)에 공급되면, 액세스 계수 회 로(21)는, 외부 액세스 횟수를 +1만큼 카운트업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다. 또한, 이 외부 액세스 동작 C는, 워드선 WL128 이외의 워드선 WL에 연결되는 메모리 셀(17)에 액세스하는 동작인 것으로 한다.
그리고, 외부 액세스 동작 C가 검지된 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(26)에 공급되면, 액세스 제어 회로(26)는, 내부 클럭 생성 회로(25)에 의해, 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(26)는, 내부 액세스 동작 C를 행한다.
여기서, 제1 실시예에서는, 외부 액세스 동작 C의 대상으로 되는 워드선 WL에 대응하는 로우 어드레스와, 리프레시 동작의 판독 동작 RFRD의 대상으로 되는 워드선 WL128에 대응하는 로우 어드레스가 일치하지 않으므로, 리프레시 제어 회로(22)에는, 어드레스 판정 회로(24)로부터 L 레벨의 어드레스 판정 신호 AEQF가 공급되고 있다. 따라서, 리프레시 어드레스 신호가 카운트업되지 않고 워드선 WL128의 리프레시 동작이 계속된다.
다음으로, 내부 액세스 동작 C가 종료하면, 리프레시 제어 회로(22)로부터 액세스 제어 회로(26)에 리프레시 요구 신호가 공급되고 있으므로, 액세스 제어 회로(26)는, 내부 액세스 동작 C의 종료 후에 리프레시 동작을 행하기 위한 내부 클럭 ICLK2를 생성함과 함께, 리프레시 제어 회로(22)에 리프레시 신호를 출력한다. 그 결과, 리프레시 동작 상태로 된다.
그리고, 내부 액세스 동작 C가 종료한 시점에서는, 리프레시 신호가 공급된 리프레시 제어 회로(22)에는, 워드선 WL128에 대한 리프레시 동작인 3가지의 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2 중, 두번째의 사이클인 제1 재기입 동작 RFRS1만을 요구하는 분할 신호가 리프레시 분할 제어 회로(23)로부터 출력되고 있다. 따라서, 리프레시 제어 회로(22)는, 리프레시 동작의 제1 재기입 동작 RFRS1을 행하기 위해서, 워드선 WL128에 대응하는 로우 어드레스를 포함하는 리프레시 어드레스 신호를 로우 어드레스 버퍼(3)에 출력한다. 도 7에 도시한 바와 같이, 리프레시 동작의 제1 재기입 동작 RFRS1은, 데이터 「H」가 판독된 비트선 BL에 전압을 인가하지 않음과 함께, 데이터 「L」이 판독된 비트선 BL에는, +2/3Vcc의 전압을 인가한 상태에서, 워드선 WL128에 +Vcc의 전압이 인가된다. 그리고, 워드선 WL128에 대한 제1 재기입 동작 RFRS1이 종료하면, 액세스 제어 회로(26)는, 다음의 외부 액세스 동작 D가 개시될 때까지 대기 상태로 된다.
다음으로, 외부 액세스 검지 회로(20)가, 외부 액세스 동작 D(도 4 참조)의 외부 클럭 ECLK를 검지하면, 외부 액세스 검지 회로(20)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 계수 회로(21) 및 액세스 제어 회로(26)에 공급한다. 그리고, 외부 액세스 동작 D가 검지된 때에, 외부 액세스 검지 펄스 CMD가 액세스 계수 회로(21)에 공급되면, 액세스 계수 회로(21)는, 외부 액세스 횟수를 +1만큼 카운트업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다. 또한, 이 외부 액세스 동작 D는, 워드선 WL128 이외의 워드선 WL에 연결되는 메모리 셀(17)에 액세스하는 동작인 것으로 한다.
그리고, 외부 액세스 동작 D가 검지된 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(26)에 공급되면, 액세스 제어 회로(26)는, 내부 클럭 생성 회로(25)에 의해, 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(26)는, 내부 액세스 동작 D를 행한다.
여기서, 제1 실시예에서는, 외부 액세스 동작 D의 대상으로 되는 워드선 WL에 대응하는 로우 어드레스와, 리프레시 동작의 판독 동작 RFRD의 대상으로 되는 워드선 WL128에 대응하는 로우 어드레스가 일치하지 않으므로, 리프레시 제어 회로(22)에는, 어드레스 판정 회로(24)로부터 L 레벨의 어드레스 판정 신호 AEQF가 공급되고 있다. 따라서, 리프레시 어드레스 신호가 카운트업되지 않고 워드선 WL128의 리프레시 동작이 계속된다.
다음으로, 내부 액세스 동작 D가 종료하면, 리프레시 제어 회로(22)로부터 액세스 제어 회로(26)에 리프레시 요구 신호가 공급되고 있으므로, 액세스 제어 회로(26)는, 내부 액세스 동작 D의 종료 후에 리프레시 동작을 행하기 위한 내부 클럭 ICLK2를 생성함과 함께, 리프레시 제어 회로(22)에 리프레시 신호를 출력한다. 그 결과, 리프레시 동작 상태로 된다.
그리고, 내부 액세스 동작 D가 종료한 시점에서는, 리프레시 신호가 공급된 리프레시 제어 회로(22)에는, 워드선 WL128에 대한 리프레시 동작인 3가지의 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2 중, 세번째의 사이클인 제2 재기입 동작 RFRS2만을 요구하는 분할 신호가 리프레시 분할 제어 회로(23)로부터 출력되고 있다. 따라서, 리프레시 제어 회로(22)는, 리프레시 동작의 제2 재기입 동작 RFRS2를 행하기 위해서, 워드선 WL128에 대응하는 로우 어드레스를 포함하는 리프레시 어드레스 신호를 로우 어드레스 버퍼(3)에 출력한다. 도 7에 도시한 바와 같이, 리프레시 동작의 제2 재기입 동작 RFRS2는, 워드선 WL128에 전압이 인가되어 있지 않는 상태에서, 데이터 「H」가 판독된 비트선 BL에 +Vcc의 전압을 인가함과 함께, 데이터 「L」이 판독된 비트선 BL에는, +1/3Vcc의 전압이 인가된다. 그리고, 워드선 WL128에 대한 제2 재기입 동작 RFRS2가 종료하면, 워드선 WL1~워드선 WL128의 전부에 리프레시 동작이 행해졌으므로, 리프레시 제어 회로(22)는, 리프레시 요구 신호를 L 레벨로 하강시킨다. 그 후, 액세스 제어 회로(26)는, 다음의 외부 액세스 동작이 개시될 때까지 대기 상태로 된다.
이 후에는, 리프레시 동작이 행해지지 않고, 내부 액세스 동작만이 반복해서 행해진다. 그리고, 외부 액세스 동작이, 전회의 리프레시 요구 신호에 따라서 리프레시 동작이 개시되고 나서 카운트해서 소정 횟수(예를 들면, 106회) 행해진 때에, 액세스 계수 회로(21)에 의해 공급되는 외부 액세스 횟수에 기초하여, 리프레시 제어 회로(22)가 액세스 제어 회로(26)에 리프레시 요구 신호를 공급한다. 그리고, 다시 마찬가지의 동작에 의해 3가지의 사이클마다 분할된 리프레시 동작이, 모든 워드선 WL1~워드선 WL128에서 행해진다.
제1 실시예에서는, 상기한 바와 같이, 리프레시 동작을 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2로 분할하는 리프레시 분할 제어 회로(23)를 설치함과 함께, 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2를, 각각, 상이한 외부 액세스 동작에 대응하는 상이한 내부 액세스 동작 후에 행하도록 구성함으로써, 리프레시 동작의 판독 동작과 기입 동작을 연속해서 행하는 경우에 비하여, 1회의 외부 액세스 동작의 기간에 행해지는 리프레시 동작의 기간을 짧게 할 수 있으므로, 그 만큼 외부 액세스 동작의 기간(외부 클럭 ECLK의 주기)을 짧게 할 수 있다. 그 결과, 데이터의 전송 속도를 향상시킬 수 있다.
또한, 제1 실시예에서는, 래치 열(14)을 형성함으로써, 리프레시 동작의 판독 동작 RFRD에 의해 판독된 데이터를 소실시키지 않고 래치 열(14)에 의해 유지할 수 있으므로, 리프레시 동작을 판독 동작 RFRD와 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2로 분할했다고 해도, 후의 리프레시 동작의 제1 재기입 동작 RFRS1 및, 제2 재기입 동작 RFRS2 시에, 래치 열(14)에 유지된 데이터를 복원해서 재기입할 수 있다. 또한, 액세스 계수 회로(21)를 설치함으로써, 외부 액세스 동작이, 디스터브가 발생하는 횟수보다 적은 일정한 횟수 행해진 경우에, 리프레시 동작을 행할 수 있으므로, 일정 횟수의 외부 액세스 동작에 의해 데이터가 열화하는 제1 실시예와 같은 단순 매트릭스형의 강유전체 메모리 등에 적합한 리프레시 동작을 행할 수 있다. 또한, 비선택 워드선 WL에 접속되어 있는 메모리 셀(17)에서는, 제1 재기입 동작 IARS1에서 발생한 전압과, 제2 재기입 동작 IARS2에서 발생한 전압이, 서로 상쇄하므로, 내부 액세스 동작에 의해 비선택 워드선 WL에 접속되어 있는 메모리 셀(17)의 데이터의 열화를 억제할 수 있다.
또한, 제1 실시예에서는, 리프레시 동작의 대상으로 되는 워드선 WL에 대응 하는 로우 어드레스와, 리프레시 동작 중에 행해지는 외부 액세스 동작의 대상으로 되는 워드선 WL에 대응하는 로우 어드레스가 일치하는지의 여부를 판정하는 어드레스 판정 회로(24)를 설치함으로써, 어드레스 판정 회로(24)에 의해, 리프레시 동작의 대상으로 되는 워드선 WL에 대응하는 로우 어드레스와, 리프레시 동작 중에 행해지는 외부 액세스 동작의 대상으로 되는 워드선 WL에 대응하는 로우 어드레스가 일치한다고 판단된 경우에, 리프레시 제어 회로(22)에 의해, 리프레시 동작의 제l재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2를 행하지 않도록 동작 제어함으로써, 외부 액세스 동작의 기입 동작에 의해 기입된 데이터가, 리프레시 동작의 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2에 의해 리프레시 동작의 판독 동작 RFRD 시의 하나 전의 오래된 데이터로 재기입된다고 하는 문제점이 발생하는 것을 억제할 수 있다. 또한, 이 때, 리프레시 동작의 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2를 행하지 않음으로써, 그 만큼, 리프레시 동작의 소비 전력을 감소시킬 수 있음과 함께, 리프레시 동작에 필요한 기간을 짧게 할 수 있다.
(제2 실시예)
도 2, 도 3, 도 7 및 도 8을 참조하여, 이 제2 실시예에서는, 상기 제1 실시예의 구성에서, 리프레시 동작의 대상으로 되는 워드선 WL에 대응하는 로우 어드레스와, 리프레시 동작 중에 행해지는 외부 액세스 동작의 대상으로 되는 워드선 WL에 대응하는 로우 어드레스가 일치하는 경우에, 래치 열(14)에 유지된 데이터를 외부 액세스 동작에 의해 기입되는 데이터로 치환하는 동작에 대해서 설명한다. 또한, 이 제2 실시예의 동작 설명에서는, 상기 제1 실시예와 마찬가지로, 도 8에 있 어서의 외부 액세스 동작 A가 행해지기 전의 외부 액세스 동작에서, 액세스 계수 회로(21)에 의해 카운트된 외부 액세스 횟수가, 리프레시에 의해 데이터의 디스터브를 억제 가능한 소정 횟수(예를 들면, 106회)에 달하고 있고, 리프레시 제어 회로(22)로부터 액세스 제어 회로(26)에 리프레시 요구 신호가 출력되고 있는 것으로 한다.
우선, 도 3 및 도 8에 도시한 바와 같이, 외부 액세스 검지 회로(20)가, 외부 액세스 동작 A의 외부 클럭 ECLK를 검지하면, 외부 액세스 검지 회로(20)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 계수 회로(21) 및 액세스 제어 회로(26)에 공급한다. 그리고, 외부 액세스 동작 A가 검지된 때에, 외부 액세스 검지 펄스 CMD가 액세스 계수 회로(21)에 공급되면, 액세스 계수 회로(21)는, 외부 액세스 횟수를 +1만큼 카운트업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다.
그리고, 외부 액세스 동작 A가 검지된 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(26)에 공급되면, 액세스 제어 회로(26)는, 내부 클럭 생성 회로(25)에 의해, 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(26)는, 내부 액세스 동작 A를 행한다.
다음으로, 내부 액세스 동작 A가 종료하면, 리프레시 제어 회로(22)로부터 액세스 제어 회로(26)에 리프레시 요구 신호가 공급되고 있으므로, 액세스 제어 회로(26)는, 내부 액세스 동작 A의 종료 후에 리프레시 동작을 행하기 위한 내부 클 럭 ICLK2를 생성함과 함께, 리프레시 제어 회로(22)에 리프레시 신호를 출력한다. 그 결과, 리프레시 동작 상태로 된다. 또한, 이 리프레시 동작은, 리프레시 요구 신호가 출력되고 나서 127회째의 리프레시 동작인 것으로 한다. 즉, 워드선 WL1~워드선 WL126까지의 리프레시 동작은 이미 종료되어 있으며, 워드선 WL127이 리프레시되는 것으로 한다.
그리고, 내부 액세스 동작 A가 종료한 시점에서는, 리프레시 신호가 공급된 리프레시 제어 회로(22)에는, 워드선 WL127에 대한 리프레시 동작인 3가지의 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2 중, 첫번째의 사이클인 판독 동작 RFRD만을 요구하는 분할 신호가 리프레시 분할 제어 회로(23)로부터 출력되고 있다. 따라서, 리프레시 제어 회로(22)는, 리프레시 동작의 판독 동작 RFRD를 행하기 위해서, 워드선 WL127에 대응하는 로우 어드레스를 포함하는 리프레시 어드레스 신호를 로우 어드레스 버퍼(3)에 출력한다. 도 7에 도시한 바와 같이, 리프레시 동작의 판독 동작 RFRD는, 비트선 BL에 전압이 인가되어 있지 않는 상태에서, 워드선 WL127에 +Vcc의 전압이 인가된다. 이에 의해, 워드선 WL127에 연결되는 메모리 셀(17)(도 2 참조)의 데이터 「P」가 래치 열(14)에 출력되므로, 래치 열(14)이 그 출력된 데이터 「P」를 유지한다. 그리고, 워드선 WL127에 대한 판독 동작 RFRD가 종료하면, 액세스 제어 회로(26)는, 다음의 외부 액세스 동작 B가 개시될 때까지 대기 상태로 된다.
다음으로, 외부 액세스 검지 회로(20)가, 외부 액세스 동작 B(도 8 참조)의 외부 클럭 ECLK를 검지하면, 외부 액세스 검지 회로(20)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 계수 회로(21) 및 액세스 제어 회로(26)에 공급한다. 그리고, 외부 액세스 동작 B가 검지된 때에, 외부 액세스 검지 펄스 CMD가 액세스 계수 회로(21)에 공급되면, 액세스 계수 회로(21)는, 외부 액세스 횟수를 +1만큼 카운트업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다. 또한, 이 외부 액세스 동작 B는, 외부 액세스 검지 회로(20)에 의해, 워드선 WL127에 연결되는 메모리 셀(17)에 데이터 「B」를 기입하는 동작이라고 판정된 것으로 한다.
그리고, 외부 액세스 동작 B가 검지된 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(26)에 공급되면, 액세스 제어 회로(26)는, 내부 클럭 생성 회로(25)에 의해, 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(26)는, 워드선 WL127에 대한 내부 액세스 동작 B를 행한다. 따라서, 워드선 WL127에 연결되는 메모리 셀(17)의 데이터가, 리프레시 동작의 판독 동작 RFRD 시의 데이터 「P」로부터 데이터 「B」로 재기입된다. 또한, 외부 액세스 검지 회로(20)에 의해, 외부 액세스 동작 B가 워드선 WL127에 연결되는 메모리 셀(17)의 데이터를 판독하는 동작이라고 판정된 경우에는, 래치 열(14)에 유지된 데이터 「P」가 워드선 WL127에 다시 기입된 후에, 워드선 WL127에 연결되는 메모리 셀(17)의 데이터 「P」를 판독하는 동작이 행해진다. 이에 의해, 상기 워드선 WL127에 대한 리프레시 동작의 판독 동작 RFRD에 의해, 데이터 「H」가 기억되어 있었던 메모리 셀(17)에 대하여 파괴 판독 때문에 데이터 「L」이 기입된 경우에도, 외부 액세스 동작 B에 대응하는 판독 동작의 전에 래치 열(14)에 유지된 데이터 「H」가 워드선 WL127의 대응하는 메모리 셀(17)에 다시 기입되므로, 외부 액세스 동작 B에 대응하는 판독 동작 시에, 메모리 셀(17)의 데이터 「H」가 파괴 판독 때문에 데이터 「L」로 재기입된 상태에서 판독되는 것을 억제하는 것이 가능하다.
여기에서, 제2 실시예에서는, 외부 액세스 동작 B의 대상으로 되는 워드선 WL127에 대응하는 로우 어드레스와, 리프레시 동작의 판독 동작 RFRD의 대상으로 되는 워드선 WL127에 대응하는 로우 어드레스가 일치하므로, 리프레시 제어 회로(22)에는, 어드레스 판정 회로(24)로부터 H 레벨의 어드레스 판정 신호 AEQF가 공급되고 있다. 이 때문에, 리프레시 제어 회로(22)는, 액세스 제어 회로(26)에 의해, 리프레시 동작의 판독 동작 RFRD에 의해 래치 열(14)에 유지된 데이터 「P」를 외부 액세스 동작 B에 의해 기입된 데이터 「B」로 재기입한다.
다음으로, 워드선 WL127에 대한 내부 액세스 동작 B가 종료하면, 리프레시 제어 회로(22)로부터 액세스 제어 회로(26)에 리프레시 요구 신호가 공급되고 있으므로, 액세스 제어 회로(26)는, 내부 액세스 동작 B의 종료 후에 리프레시 동작을 행하기 위한 내부 클럭 ICLK2를 생성함과 함께, 리프레시 제어 회로(22)에 리프레시 신호를 출력한다. 그 결과, 리프레시 동작 상태로 된다.
그리고, 워드선 WL127에 대한 내부 액세스 동작 B가 종료한 시점에서는, 리프레시 신호가 공급된 리프레시 제어 회로(22)에는, 워드선 WL127에 대한 리프레시 동작인 3가지의 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2 중, 두번째의 사이클인 제1 재기입 동작 RFRS1만을 요구하는 분할 신호가 리프레시 분할 제어 회로(23)로부터 출력되고 있다. 따라서, 리프레시 제어 회로(22)는, 리프레시 동작의 제1 재기입 동작 RFRS1을 행하기 위해서, 워드선 WL127에 대응하는 로우 어드레스를 포함하는 리프레시 어드레스 신호를 로우 어드레스 버퍼(3)에 출력한다. 도 7에 도시한 바와 같이, 리프레시 동작의 제1 재기입 동작 RFRS1은, 데이터 「H」가 판독된 비트선 BL에 전압을 인가하지 않음과 함께, 데이터 「L」이 판독된 비트선 BL에는, +2/3Vcc의 전압을 인가한 상태에서, 워드선 WL127에 +Vcc의 전압이 인가된다. 그리고, 워드선 WL127에 대한 제1 재기입 동작 RFRS1이 종료하면, 액세스 제어 회로(26)는, 다음의 외부 액세스 동작 C가 개시될 때까지 대기 상태로 된다.
다음으로, 외부 액세스 검지 회로(20)가, 외부 액세스 동작 C(도 8 참조)의 외부 클럭 ECLK를 검지하면, 외부 액세스 검지 회로(20)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 계수 회로(21) 및 액세스 제어 회로(26)에 공급한다. 그리고, 외부 액세스 동작 C가 검지된 때에, 외부 액세스 검지 펄스 CMD가 액세스 계수 회로(21)에 공급되면, 액세스 계수 회로(21)는, 외부 액세스 횟수를 +1만큼 카운트업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다. 또한, 이 외부 액세스 동작 C는, 워드선 WL127 이외의 워드선 WL에 연결되는 메모리 셀(17)에 액세스하는 동작인 것으로 한다.
그리고, 외부 액세스 동작 C가 검지된 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(26)에 공급되면, 액세스 제어 회로(26)는, 내부 클럭 생성 회 로(25)에 의해, 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(26)는, 내부 액세스 동작 C를 행한다.
여기서, 제2 실시예에서는, 외부 액세스 동작 C의 대상으로 되는 워드선 WL에 대응하는 로우 어드레스와, 리프레시 동작의 판독 동작 RFRD의 대상으로 되는 워드선 WL127에 대응하는 로우 어드레스가 일치하지 않으므로, 리프레시 제어 회로(22)에는, 어드레스 판정 회로(24)로부터 L 레벨의 어드레스 판정 신호 AEQF가 공급되고 있다. 이 때문에, 리프레시 제어 회로(22)는, 액세스 제어 회로(26)에 의해, 래치 열(14)에 유지된 데이터 「B」의 치환을 행하지 않는다.
다음으로, 내부 액세스 동작 C가 종료하면, 리프레시 제어 회로(22)로부터 액세스 제어 회로(26)에 리프레시 요구 신호가 공급되고 있으므로, 액세스 제어 회로(26)는, 내부 액세스 동작 C의 종료 후에 리프레시 동작을 행하기 위한 내부 클럭 ICLK2를 생성함과 함께, 리프레시 제어 회로(22)에 리프레시 신호를 출력한다. 그 결과, 리프레시 동작 상태로 된다.
그리고, 내부 액세스 동작 C가 종료한 시점에서는, 리프레시 신호가 공급된 리프레시 제어 회로(22)에는, 워드선 WL127에 대한 리프레시 동작인 3가지의 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2 중, 세번째의 사이클인 제2 재기입 동작 RFRS2만을 요구하는 분할 신호가 리프레시 분할 제어 회로(23)로부터 출력되고 있다. 따라서, 리프레시 제어 회로(22)는, 리프레시 동작의 제2 재기입 동작 RFRS2를 행하기 위해서, 워드선 WL127에 대응하는 로우 어드레스를 포함하는 리프레시 어드레스 신호를 로우 어드레스 버퍼(3)에 출력한다. 도 7에 도 시한 바와 같이, 리프레시 동작의 제2 재기입 동작 RFRS2는, 워드선 WL127에 전압이 인가되어 있지 않는 상태에서, 데이터 「H」가 판독된 비트선 BL에 +Vcc의 전압을 인가함과 함께, 데이터 「L」이 판독된 비트선 BL에는, +1/3Vcc의 전압이 인가된다. 그리고, 워드선 WL127에 대한 제2 재기입 동작 RFRS2가 종료하면, 액세스 제어 회로(26)에 의해, 리프레시 어드레스 신호가 +1만큼 카운트업된다. 그리고, 액세스 제어 회로(26)는, 다음의 외부 액세스 동작 D가 개시될 때까지 대기 상태로 된다.
다음으로, 외부 액세스 검지 회로(20)가, 외부 액세스 동작 D의 외부 클럭 ECLK를 검지하면, 외부 액세스 검지 회로(20)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 계수 회로(21) 및 액세스 제어 회로(26)에 공급한다. 그리고, 외부 액세스 동작 D가 검지된 때에, 외부 액세스 검지 펄스 CMD가 액세스 계수 회로(21)에 공급되면, 액세스 계수 회로(21)는, 외부 액세스 횟수를 +1만큼 카운트업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다.
그리고, 외부 액세스 동작 D가 검지된 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(26)에 공급되면, 액세스 제어 회로(26)는, 내부 클럭 생성 회로(25)에 의해, 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(26)는, 내부 액세스 동작 D를 행한다.
다음으로, 내부 액세스 동작 D가 종료하면, 리프레시 제어 회로(22)로부터 액세스 제어 회로(26)에 리프레시 요구 신호가 공급되고 있으므로, 액세스 제어 회 로(26)는, 내부 액세스 동작 D의 종료 후에 리프레시 동작을 행하기 위한 내부 클럭 ICLK2를 생성함과 함께, 리프레시 제어 회로(22)에 리프레시 신호를 출력한다. 그 결과, 리프레시 동작 상태로 된다.
그리고, 내부 액세스 동작 D가 종료한 시점에서는, 리프레시 신호가 공급된 리프레시 제어 회로(22)에는, 워드선 WL128에 대한 리프레시 동작인 3가지의 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2 중, 첫번째의 사이클인 판독 동작 RFRD만을 요구하는 분할 신호가 리프레시 분할 제어 회로(23)로부터 출력되고 있다. 따라서, 리프레시 제어 회로(22)는, 리프레시 동작의 판독 동작 RFRD를 행하기 위해서, 워드선 WL128에 대응하는 로우 어드레스를 포함하는 리프레시 어드레스 신호를 로우 어드레스 버퍼(3)에 출력한다. 도 7에 도시한 바와 같이, 리프레시 동작의 판독 동작 RFRD는, 비트선 BL에 전압이 인가되어 있지 않는 상태에서, 워드선 WL127에 +Vcc의 전압이 인가된다. 이에 의해, 워드선 WL128에 연결되는 메모리 셀(17)의 데이터 「Q」가 래치 열(14)에 출력되므로, 래치 열(14)이 그 출력된 데이터 「Q」를 유지한다. 그리고, 워드선 WL128에 대한 판독 동작 RFRD가 종료하면, 액세스 제어 회로(26)는, 다음의 외부 액세스 동작이 개시될 때까지 대기 상태로 된다.
이하, 상기한 바와 마찬가지의 동작에 의해 워드선 WL128에 대한 리프레시 동작의 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2가 행해진다. 그리고, 모든 워드선 WL1~워드선 WL128이 리프레시됨으로써, 리프레시 동작이 종료한다. 그리고, 그 후에는, 내부 액세스 동작만이 반복해서 행해진다. 그리고, 외부 액세스 동작이, 전회의 리프레시 요구 신호에 따라서 리프레시 동작이 개시되고 나서 카운트해서 소정 횟수(예를 들면, 106회) 행해진 때에, 액세스 계수 회로(21)에 의해 공급되는 외부 액세스 횟수에 기초하여, 리프레시 제어 회로(22)가 액세스 제어 회로(26)에 리프레시 요구 신호를 공급한다. 그리고, 다시 마찬가지의 동작에 의해 리프레시 동작이, 모든 워드선 WL1~워드선 WL128에 대해서 행해진다.
또한, 제2 실시예의 효과는 상기 제1 실시예와 마찬가지이다.
(제3 실시예)
도 9를 참조하여, 이 제3 실시예에서는, 상기 제1 실시예와 달리, 비주기로 외부 액세스 동작이 행해지는 단순 매트릭스형의 강유전체 메모리에 본 발명을 적용한 경우의 구성에 대해서 설명한다.
이 제3 실시예에 따른 강유전체 메모리에서는, 도 9에 도시한 바와 같이, 동작 제어 회로(2a)는, 외부 액세스 검지 회로(20a)와, 액세스 계수 회로(카운터)(21a)와, 리프레시 제어 회로(22)와, 리프레시 분할 제어 회로(23)와, 어드레스 판정 회로(24)와, 내부 클럭 생성 회로(25)를 갖는 액세스 제어 회로(26a)와, 리프레시 판정 회로(27)를 포함하고 있다. 또한, 외부 액세스 검지 회로(20a), 액세스 계수 회로(21a) 및 리프레시 판정 회로(27)는, 각각, 본 발명의 「외부 액세스 검지부」, 「외부 액세스 계수부」 및 「리프레시 판정부」의 일례이다. 또한, 액세스 제어 회로(26a)는, 본 발명의 「액세스 제어부」 및 「액세스 제어 수단」의 일례이다.
외부 액세스 검지 회로(20a)는, 외부 액세스 동작이 행해질 때에, 외부 어드레스 신호가 공급되면, 외부 액세스 검지 펄스 ATD를, 액세스 계수 회로(21a)와, 액세스 제어 회로(26a)와, 리프레시 판정 회로(27)에 출력하는 기능을 갖는다. 또한, 외부 액세스 검지 회로(20a)는, 외부 액세스 동작이 판독 동작 또는 기입 동작 중 어느 동작인지를 판정하는 기능도 갖는다. 액세스 계수 회로(21a)는, 전원 투입 시에 리세트됨과 함께, 외부 액세스 검지 회로(20a)로부터 외부 액세스 검지 펄스 ATD가 입력될 때마다 외부 액세스 횟수를 +1만큼 카운트업하고, 그 외부 액세스 횟수를 리프레시 제어 회로(22)에 출력하는 기능을 갖는다.
액세스 제어 회로(26a)는, 외부 액세스 검지 회로(20a)로부터 외부 액세스 검지 펄스 ATD가 입력된 때에, 내부 클럭 ICLK1을 내부 클럭 생성 회로(25)에 의해 생성하는 기능을 갖는다. 또한, 액세스 제어 회로(26a)는, 리프레시 제어 회로(22)로부터의 리프레시 요구 신호 및 리프레시 판정 회로(27)로부터의 리프레시 판정 신호 RefE를 받아, 내부 액세스 동작 종료 후에 리프레시 동작을 행하는 경우에는, 리프레시 동작을 위한 내부 클럭 ICLK2를 내부 클럭 생성 회로(25)에 의해 생성하는 기능도 갖는다. 또한, 상기 이외의 기능에 대해서는, 액세스 제어 회로(26a)는, 제1 실시예의 액세스 제어 회로(26)와 마찬가지의 기능을 갖는다.
또한, 리프레시 판정 회로(27)는, 외부 액세스 동작이 검지된 때에, 외부 액세스 검지 회로(20a)로부터 외부 액세스 검지 펄스 ATD가 공급되면, 액세스 제어 회로(26a)의 동작 상태에 기초하여, H 레벨 또는 L 레벨의 리프레시 판정 신호 RefE를 출력하도록 구성되어 있다. 또한, 리프레시 제어 회로(22), 리프레시 분할 제어 회로(23) 및 어드레스 판정 회로(24)는, 제1 실시예와 마찬가지의 구성을 갖는다. 또한, 외부 액세스 동작의 최단의 사이클의 기간(예를 들면, 70nsec)은, 내부 클럭 ICLK1의 주기(예를 들면, 60nsec) 및 내부 클럭 ICLK2의 주기(예를 들면, 20nsec)보다 길어지도록 설정된다.
또한, 제3 실시예의 그 밖의 구성은, 상기 제1 실시예와 마찬가지이다.
다음으로, 도 2, 도 9 및 도 10을 참조하여, 본 발명의 제3 실시예에 따른 단순 매트릭스형의 강유전체 메모리의 동작에 대해서 설명한다. 또한, 이 동작 설명에서는, 도 10에 있어서의 외부 액세스 동작 A가 행해지기 전의 외부 액세스 동작에서, 액세스 계수 회로(21a)에 의해 카운트된 외부 액세스 횟수가, 리프레시 동작에 의해 데이터의 디스터브를 억제 가능한 소정 횟수(예를 들면, 106회)에 달하고, 리프레시 제어 회로(22)로부터 액세스 제어 회로(26a)에 리프레시 요구 신호가 출력되고 있는 것으로 한다.
우선, 도 9 및 도 10에 도시한 바와 같이, 외부 액세스 검지 회로(20a)가, 외부 액세스 동작 A의 외부 어드레스 신호를 검지하면, 외부 액세스 검지 회로(20a)는, 외부 액세스 검지 펄스 ATD를 생성함과 함께, 그 외부 액세스 검지 펄스 ATD를 액세스 계수 회로(21a), 액세스 제어 회로(26a) 및 리프레시 판정 회로(27)에 공급한다. 그리고, 외부 액세스 동작 A가 검지된 때에, 외부 액세스 검지 펄스 ATD가 액세스 계수 회로(21a)에 공급되면, 액세스 계수 회로(21a)는, 외부 액세스 횟수를 +1만큼 카운트업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레 시 제어 회로(22)에 공급한다. 또한, 외부 액세스 동작 A가 검지된 때에, 외부 액세스 검지 펄스 ATD가 리프레시 판정 회로(27)에 공급되면, 리프레시 판정 회로(27)는, 액세스 제어 회로(26a)가 내부 액세스 동작 상태 또는 리프레시 동작 상태인지를 판정한다.
여기서, 제3 실시예에서는, 외부 액세스 검지 펄스 ATD가 공급된 때에, 액세스 제어 회로(26a)가, 내부 액세스 동작 상태 및 리프레시 동작 상태 중 어느 쪽도 아닌 경우에는, 외부 액세스 동작 동안에 리프레시 동작을 행하는 것을 허가하기 위해서, 리프레시 판정 회로(27)는, 리프레시 판정 신호 RefE를 H 레벨로 설정한다. 한편, 외부 액세스 검지 회로(20a)로부터 외부 액세스 검지 펄스 ATD가 공급된 때에, 액세스 제어 회로(26a)가, 내부 액세스 동작 상태 또는 리프레시 동작 상태 중 어느 하나인 경우에는, 외부 액세스 동작 동안에 리프레시 동작을 행하면, 다음의 외부 액세스 동작에 대응하는 내부 액세스 동작이, 외부 액세스 동작에 대하여 대폭 지연할 가능성이 높다. 따라서, 외부 액세스 동작 동안에 리프레시 동작을 행하지 않도록, 리프레시 판정 회로(27)는, 리프레시 판정 신호 RefE를 L 레벨로 설정한다.
여기서, 외부 액세스 동작 A가 검지된 시점에서는, 액세스 제어 회로(26a)가 내부 액세스 동작 상태 및 리프레시 동작 상태 중 어느 쪽도 아니므로, 리프레시 판정 회로(27)는, 리프레시 판정 신호 RefE를 H 레벨로 상승시킨다. 그리고, 이 리프레시 판정 신호 RefE는, 다음의 외부 액세스 동작 B가 외부 액세스 검지 회로(20a)에 의해 검지될 때까지, H 레벨로 유지된다.
그리고, 외부 액세스 동작 A가 검지된 때에, 외부 액세스 검지 펄스 ATD가 액세스 제어 회로(26a)에 공급되면, 액세스 제어 회로(26a)는, 내부 액세스 동작 상태 및 리프레시 동작 상태 중 어느 쪽도 아니므로, 내부 클럭 생성 회로(25)에 의해, 외부 액세스 동작의 최단 기간(예를 들면, 70nsec)보다 짧은 주기(예를 들면, 60nsec)를 갖는 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(26a)는, 제1 실시예와 마찬가지의 내부 액세스 동작 A를 행한다.
다음으로, 내부 클럭 ICLK1이 1주기분 종료하여, 내부 액세스 동작 A가 종료한 시점에서는, 리프레시 판정 신호 RefE가 H 레벨로 유지되어 있다. 또한, 리프레시 제어 회로(22)로부터 액세스 제어 회로(26a)에는, 리프레시 요구 신호가 공급되고 있다. 이에 의해, 액세스 제어 회로(26a)는, 내부 클럭 생성 회로(25)에 의해, 리프레시 동작을 위한 내부 클럭 ICLK2를 1주기분 생성함과 함께, 리프레시 신호를 리프레시 제어 회로(22)에 공급한다. 그 결과, 리프레시 동작 상태로 된다. 또한, 이 리프레시 동작은, 리프레시 요구 신호가 출력되고 나서 127회째의 리프레시 동작인 것으로 한다. 즉, 워드선 WL1~워드선 WL126까지의 리프레시 동작은 이미 종료되어 있으며, 워드선 WL127이 리프레시되는 것으로 한다.
그리고, 리프레시 신호가 공급된 리프레시 제어 회로(22)에는, 워드선 WL127에 대한 리프레시 동작인 3가지의 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2 중, 첫번째의 사이클인 판독 동작 RFRD만을 요구하는 분할 신호가 리프레시 분할 제어 회로(23)로부터 출력되고 있다. 따라서, 리프레시 제어 회 로(22)는, 리프레시 동작의 판독 동작 RFRD를 워드선 WL127에 대하여 행한다. 그리고, 워드선 WL127에 연결되는 메모리 셀(17)(도 2 참조)의 데이터가 래치 열(14)에 출력되므로, 래치 열(14)이 그 출력된 데이터를 유지한다. 그리고, 워드선 WL127에 대한 판독 동작 RFRD가 종료하면, 액세스 제어 회로(26a)는, 다음의 외부 액세스 동작 B가 개시될 때까지 대기 상태로 된다.
다음으로, 외부 액세스 동작 B(도 10 참조)가 개시되면, 외부 어드레스 신호가 외부 액세스 검지 회로(20a)에 검지된다. 이에 의해, 외부 액세스 검지 회로(20a)는, 외부 액세스 검지 펄스 ATD를 생성함과 함께, 그 외부 액세스 검지 펄스 ATD를 액세스 계수 회로(21a), 리프레시 판정 회로(27) 및 액세스 제어 회로(26a)에 공급한다. 그리고, 외부 액세스 동작 B가 검지된 때에, 외부 액세스 검지 펄스 ATD가 액세스 계수 회로(21a)에 공급되면, 액세스 계수 회로(21a)는 외부 액세스 횟수를 +1만큼 카운트업하고, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다. 또한, 이 외부 액세스 동작 B는, 외부 액세스 검지 회로(20a)에 의해, 워드선 WL127에 연결되는 메모리 셀(17)에 데이터를 기입하는 동작이라고 판정된 것으로 한다.
또한, 외부 액세스 동작 B가 검지된 때에, 외부 액세스 검지 펄스 ATD가 리프레시 판정 회로(27)에 공급되면, 리프레시 판정 회로(27)는, 액세스 제어 회로(26a)가 내부 액세스 동작 상태 또는 리프레시 동작 상태인지를 판정한다. 외부 액세스 동작 B가 검지된 시점에서는, 내부 액세스 동작 및 리프레시 동작 중 어느 쪽도 행하고 있지 않으므로, 리프레시 판정 회로(27)는, 리프레시 판정 신호 RefE 를 H 레벨로 상승시킨 상태인 채로 유지한다.
그리고, 외부 액세스 동작 B가 검지된 때에, 외부 액세스 검지 펄스 ATD가 액세스 제어 회로(26a)에 공급되면, 액세스 제어 회로(26a)는, 내부 액세스 동작 상태 및 리프레시 동작 상태 중 어느 쪽도 아니므로, 내부 클럭 생성 회로(25)에 의해, 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(26a)는, 워드선 WL127에 대한 내부 액세스 동작 B를 행한다. 따라서, 워드선 WL127에 연결되는 메모리 셀(17)의 데이터가, 리프레시 동작의 판독 동작 RFRD에 의해 래치 열(14)에 유지된 데이터로부터 재기입된다. 또한, 외부 액세스 검지 회로(20a)에 의해, 외부 액세스 동작 B가 워드선 WL127에 연결되는 메모리 셀(17)의 데이터를 판독하는 동작이라고 판정된 경우에는, 래치 열(14)에 유지된 데이터가 워드선 WL127에 다시 기입된 후에, 워드선 WL127에 연결되는 메모리 셀(17)의 데이터를 판독하는 동작이 행해진다. 이에 의해, 상기 워드선 WL127에 대한 리프레시 동작의 판독 동작 RFRD에 의해, 데이터 「H」가 기억되어 있었던 메모리 셀(17)에 대하여 파괴 판독 때문에 데이터 「L」이 기입된 경우에도, 외부 액세스 동작 B에 대응하는 판독 동작 전에 래치 열(14)에 유지된 데이터 「H」가 워드선 WL127의 대응하는 메모리 셀(17)에 다시 기입되므로, 외부 액세스 동작 B에 대응하는 판독 동작 시에, 메모리 셀(17)의 데이터 「H」가 파괴 판독 때문에 데이터 「L」로 재기입된 상태에서 판독되는 것을 억제하는 것이 가능하다.
여기서, 제3 실시예에서는, 외부 액세스 동작 B의 대상으로 되는 워드선 WL127에 대응하는 로우 어드레스와, 리프레시 동작의 판독 동작 RFRD의 대상으로 되는 워드선 WL127에 대응하는 로우 어드레스가 일치하므로, 리프레시 제어 회로(22)에는, 어드레스 판정 회로(24)로부터 H 레벨의 어드레스 판정 신호 AEQF가 공급되고 있다. 이 때문에, 리프레시 제어 회로(22)는, 제1 기입 동작 RFRS1을 행하지 않고, 리프레시 어드레스 신호를 +1만큼 카운트업한다. 즉, 워드선 WL127의 리프레시 동작이 종료됨과 함께, 다음의 워드선 WL128의 리프레시 동작으로 이행된다. 또한, 이 어드레스 판정 신호 AEQF는, 리프레시 동작 상태로 될 때까지, H 레벨로 유지된다.
다음으로, 워드선 WL127에 대한 내부 액세스 동작 B가 종료하면, 리프레시 제어 회로(22)로부터 리프레시 요구 신호가 공급되고 있음과 함께, 리프레시 판정 회로(27)로부터 H 레벨의 리프레시 판정 신호 RefE가 공급되고 있으므로, 액세스 제어 회로(26a)는, 내부 액세스 동작 B의 종료 후에 리프레시 동작을 행하기 위한 내부 클럭 ICLK2를 생성함과 함께, 리프레시 제어 회로(22)에 리프레시 신호를 출력한다. 그 결과, 리프레시 동작 상태로 된다.
그리고, 워드선 WL127에 대한 내부 액세스 동작 B가 종료한 시점에서는, 리프레시 신호가 공급된 리프레시 제어 회로(22)에는, 다음의 워드선 WL128에 대한 리프레시 동작인 3가지의 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2 중, 첫번째의 사이클인 판독 동작 RFRD만을 요구하는 분할 신호가 리프레시 분할 제어 회로(23)로부터 출력되고 있다. 따라서, 리프레시 제어 회로(22)는, 리프레시 동작의 판독 동작 RFRD를 워드선 WL128에 대하여 행한다. 그리고, 워드선 WL128에 연결되는 메모리 셀(17)의 데이터가 래치 열(14)에 출력되므로, 래 치 열(14)이 그 출력된 데이터를 유지한다. 그리고, 워드선 WL128에 대한 판독 동작 RFRD가 종료하면, 액세스 제어 회로(26a)는, 다음의 외부 액세스 동작 C가 개시될 때까지 대기 상태로 된다.
다음으로, 외부 액세스 동작 C(도 10 참조)가 개시되면, 외부 어드레스 신호가 외부 액세스 검지 회로(20a)에 검지된다. 이에 의해, 외부 액세스 검지 회로(20a)는, 외부 액세스 검지 펄스 ATD를 생성함과 함께, 그 외부 액세스 검지 펄스 ATD를 액세스 계수 회로(21a), 리프레시 판정 회로(27) 및 액세스 제어 회로(26a)에 공급한다. 그리고, 외부 액세스 동작 C가 검지된 때에, 외부 액세스 검지 펄스 ATD가 액세스 계수 회로(21a)에 공급되면, 액세스 계수 회로(21a)는 외부 액세스 횟수를 +1만큼 카운트업하고, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다. 또한, 이 외부 액세스 동작 C는, 워드선 WL128 이외의 워드선 WL에 연결되는 메모리 셀(17)에 액세스하는 동작인 것으로 한다.
또한, 외부 액세스 동작 C가 검지된 때에, 외부 액세스 검지 펄스 ATD가 리프레시 판정 회로(27)에 공급되면, 리프레시 판정 회로(27)는, 액세스 제어 회로(26a)가 내부 액세스 동작 상태 또는 리프레시 동작 상태인지를 판정한다. 외부 액세스 동작 C가 검지된 시점에서는, 내부 액세스 동작 및 리프레시 동작 중 어느 쪽도 행하고 있지 않으므로, 리프레시 판정 회로(27)는, 리프레시 판정 신호 RefE를 H 레벨로 상승시킨 상태인 채로 유지한다.
그리고, 외부 액세스 동작 C가 검지된 때에, 외부 액세스 검지 펄스 ATD가 액세스 제어 회로(26a)에 공급되면, 액세스 제어 회로(26a)는, 내부 액세스 동작 상태 및 리프레시 동작 상태 중 어느 쪽도 아니므로, 내부 클럭 생성 회로(25)에 의해, 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(26a)는, 내부 액세스 동작 C를 행한다.
여기에서, 제3 실시예에서는, 외부 액세스 동작 C의 대상으로 되는 워드선 WL에 대응하는 로우 어드레스와, 리프레시 동작의 판독 동작 RFRD의 대상으로 되는 워드선 WL128에 대응하는 로우 어드레스가 일치하지 않으므로, 리프레시 제어 회로(22)에는, 어드레스 판정 회로(24)로부터 L 레벨의 어드레스 판정 신호 AEQF가 공급되고 있다. 따라서, 리프레시 어드레스 신호가 카운트업되지 않고 워드선 WL128의 리프레시 동작이 계속된다.
다음으로, 내부 액세스 동작 C가 종료하면, 리프레시 제어 회로(22)로부터 리프레시 요구 신호가 공급되고 있음과 함께, 리프레시 판정 회로(27)로부터 H 레벨의 리프레시 판정 신호 RefE가 공급되고 있으므로, 액세스 제어 회로(26a)는, 내부 액세스 동작 C의 종료 후에 리프레시 동작을 행하기 위한 내부 클럭 ICLK2를 생성함과 함께, 리프레시 제어 회로(22)에 리프레시 신호를 출력한다. 그 결과, 리프레시 동작 상태로 된다.
그리고, 내부 액세스 동작 C가 종료한 시점에서는, 리프레시 신호가 공급된 리프레시 제어 회로(22)에는, 워드선 WL128에 대한 리프레시 동작인 3가지의 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2 중, 두번째의 사이클인 제1 재기입 동작 RFRS1만을 요구하는 분할 신호가 리프레시 분할 제어 회로(23)로부터 출력되고 있다. 따라서, 리프레시 제어 회로(22)는, 리프레시 동작의 제1 재기입 동작 RFRS1을 워드선 WL128에 대하여 행한다.
다음으로, 외부 액세스 동작 D(도 10 참조)가 개시되면, 외부 어드레스 신호가 외부 액세스 검지 회로(20a)에 검지된다. 이에 의해, 외부 액세스 검지 회로(20a)는, 외부 액세스 검지 펄스 ATD를 생성함과 함께, 그 외부 액세스 검지 펄스 ATD를 액세스 계수 회로(21a), 리프레시 판정 회로(27) 및 액세스 제어 회로(26a)에 공급한다. 그리고, 외부 액세스 동작 D가 검지된 때에, 외부 액세스 검지 펄스 ATD가 액세스 계수 회로(21a)에 공급되면, 액세스 계수 회로(21a)는 외부 액세스 횟수를 +1만큼 카운트업하고, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다. 또한, 이 외부 액세스 동작 D는, 워드선 WL128 이외의 워드선 WL에 연결되는 메모리 셀(17)에 액세스하는 동작인 것으로 한다.
또한, 외부 액세스 동작 D가 검지된 때에, 외부 액세스 검지 펄스 ATD가 리프레시 판정 회로(27)에 공급되면, 리프레시 판정 회로(27)는, 액세스 제어 회로(26a)가 내부 액세스 동작 상태 또는 리프레시 동작 상태인지를 판정한다. 외부 액세스 동작 D가 검지된 시점에서는, 리프레시 제어 회로(22)가 리프레시 동작의 제1 재기입 동작 RFRS1을 행하고 있음으로써, 액세스 제어 회로(26a)가 리프레시 동작 상태이므로, 리프레시 판정 회로(27)는, 리프레시 판정 신호 RefE를 L 레벨로 하강시킨다.
그리고, 외부 액세스 동작 D가 검지된 때에, 외부 액세스 검지 펄스 ATD가 액세스 제어 회로(26a)에 공급되어도, 1개 전의 외부 액세스 동작 C의 기간에 개시된 리프레시 동작의 제1 재기입 동작 RFRS1이 아직 종료하지 않았다. 이에 의해, 액세스 제어 회로(26a)는, 내부 클럭 ICLK1을 생성하지 않으므로, 내부 액세스 동작 D도 행하지 않는다. 외부 액세스 동작 C의 기간에 개시된 제1 재기입 동작 RFRS1이 종료하면, 액세스 제어 회로(26a)는, 내부 클럭 ICLK1을 1주기분 생성해서 내부 액세스 동작 D를 개시한다. 그리고, 내부 클럭 ICLK1의 1주기분 동안, 액세스 제어 회로(26a)는, 내부 액세스 동작 D를 행한다. 여기서, 이 제3 실시예에서는, 내부 클럭 ICLK1이 1주기분 종료하여, 내부 액세스 동작 D가 종료한 경우에도, 리프레시 판정 신호 RefE가 L 레벨이므로, 액세스 제어 회로(26a)는, 리프레시 동작을 행하지 않고, 다음의 외부 액세스 동작 E까지 대기 상태로 된다.
다음으로, 외부 액세스 동작 E(도 10 참조)가 개시되면, 외부 어드레스 신호가 외부 액세스 검지 회로(20a)에 검지된다. 이에 의해, 외부 액세스 검지 회로(20a)는, 외부 액세스 검지 펄스 ATD를 생성함과 함께, 그 외부 액세스 검지 펄스 ATD를 액세스 계수 회로(21a), 리프레시 판정 회로(27) 및 액세스 제어 회로(26a)에 공급한다. 그리고, 외부 액세스 동작 E가 검지된 때에, 외부 액세스 검지 펄스 ATD가 액세스 계수 회로(21a)에 공급되면, 액세스 계수 회로(21a)는 외부 액세스 횟수를 +1만큼 카운트업하고, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다. 또한, 이 외부 액세스 동작 E는, 워드선 WL128 이외의 워드선 WL에 연결되는 메모리 셀(17)에 액세스하는 동작인 것으로 한다.
또한, 외부 액세스 동작 E가 검지된 때에, 외부 액세스 검지 펄스 ATD가 리프레시 판정 회로(27)에 공급되면, 리프레시 판정 회로(27)는, 액세스 제어 회로(26a)가 내부 액세스 동작 상태 또는 리프레시 동작 상태인지를 판정한다. 외부 액세스 동작 E가 검지된 시점에서는, 내부 액세스 동작 및 리프레시 동작 중 어느 쪽도 행하고 있지 않으므로, 리프레시 판정 회로(27)는, 리프레시 판정 신호 RefE를 H 레벨로 상승시킨다.
그리고, 외부 액세스 동작 E가 검지된 때에, 외부 액세스 검지 펄스 ATD가 액세스 제어 회로(26a)에 공급되면, 액세스 제어 회로(26a)는, 내부 액세스 동작 상태 및 리프레시 동작 상태 중 어느 쪽이라도 아니므로, 내부 클럭 생성 회로(25)에 의해, 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(26a)는, 내부 액세스 동작 E를 행한다.
여기에서, 제3 실시예에서는, 외부 액세스 동작 D 및 E의 대상으로 되는 워드선 WL에 대응하는 로우 어드레스와, 리프레시 동작의 판독 동작 RFRD의 대상으로 되는 워드선 WL128에 대응하는 로우 어드레스가 일치하지 않으므로, 리프레시 제어 회로(22)에는, 어드레스 판정 회로(24)로부터 L 레벨의 어드레스 판정 신호 AEQF가 공급되고 있다. 따라서, 리프레시 어드레스 신호가 카운트업되지 않고 워드선 WL128의 리프레시 동작이 계속된다.
다음으로, 내부 액세스 동작 E가 종료하면, 리프레시 제어 회로(22)로부터 리프레시 요구 신호가 공급되고 있음과 함께, 리프레시 판정 회로(27)로부터 H 레벨의 리프레시 판정 신호 RefE가 공급되고 있으므로, 액세스 제어 회로(26a)는, 내부 액세스 동작 E의 종료 후에 리프레시 동작을 행하기 위한 내부 클럭 ICLK2를 생성함과 함께, 리프레시 제어 회로(22)에 리프레시 신호를 출력한다. 그 결과, 리프레시 동작 상태로 된다.
그리고, 내부 액세스 동작 E가 종료한 시점에서는, 리프레시 신호가 공급된 리프레시 제어 회로(22)에는, 워드선 WL128에 대한 리프레시 동작인 3가지의 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2 중, 세번째의 사이클인 제2 재기입 동작 RFRS2만을 요구하는 분할 신호가 리프레시 분할 제어 회로(23)로부터 출력되고 있다. 따라서, 리프레시 제어 회로(22)는, 리프레시 동작의 제2 재기입 동작 RFRS2를 워드선 WL128에 대하여 행한다. 그리고, 워드선 WL128에 대한 제2 재기입 동작 RFRS2가 종료하면, 액세스 제어 회로(26a)는, 다음의 외부 액세스 동작이 개시될 때까지 대기 상태로 된다.
이 후에는, 리프레시 동작이 행해지지 않고, 내부 액세스 동작만이 반복해서 행해진다. 그리고, 외부 액세스 동작이, 전회의 리프레시 요구 신호에 따라서 리프레시 동작이 개시되고 나서 카운트해서 소정 횟수(예를 들면, 106회) 행해진 때에, 액세스 계수 회로(21a)에 의해 공급되는 외부 액세스 횟수에 기초하여, 리프레시 제어 회로(22)가 액세스 제어 회로(26a)에 리프레시 요구 신호를 공급한다. 그리고, 다시 마찬가지의 동작에 의해 3가지의 사이클마다 분할된 리프레시 동작이, 모든 워드선 WL1~워드선 WL128에 대해서 행해진다.
제3 실시예에서는, 상기한 바와 같이, 외부 액세스 검지 회로(20a)에 의해 외부 액세스 동작이 검지된 것과, 액세스 제어 회로(26a)의 동작 상태에 기초하여, 리프레시 동작을 행할지를 판정하는 리프레시 판정 회로(27)를 설치함으로써, 외부 액세스 동작이 주기적으로 행해지고 있지 않은 경우라도, 외부 액세스 동작이 행해 진 때에, 리프레시 판정 회로(27)에 의해, 액세스 제어 회로(26a)의 동작 상태에 기초하여, 리프레시 동작을 행할지의 판정을 행할 수 있다. 이에 의해, 외부 액세스 동작이 주기적으로 행해지는 메모리뿐만 아니라, 제3 실시예와 같은 외부 액세스 동작이 비주기적으로 행해지는 메모리에 있어서도, 액세스 제어 회로(26a)에 의해, 리프레시 판정 회로(27)의 판정에 기초하여, 내부 액세스 동작과 경합하지 않고, 분할된 리프레시 동작을 행할 수 있다.
또한, 제3 실시예에서는, 외부 액세스 동작이 검지된 때에 액세스 제어 회로(26a)가 내부 액세스 동작 및 리프레시 동작 중 어느 쪽도 행하고 있지 않은 경우에 리프레시 동작을 행하도록 구성함으로써, 리프레시 동작을 행하는 경우에는, 외부 액세스 동작이 검지된 때에 전회의 외부 액세스 동작에 대응하는 내부 액세스 동작 및 리프레시 동작이 종료되어 있으므로, 외부 액세스 동작이 검지된 때와 실질적으로 동시에 내부 액세스 동작을 행할 수 있다. 이에 의해, 리프레시 동작이 다음의 외부 액세스 동작의 개시 후에 계속할 가능성을 억제할 수 있다. 또한, 제3 실시예의 그 밖의 효과는 상기 제1 실시예와 마찬가지이다.
(제4 실시예)
도 11을 참조하여, 이 제4 실시예에서는, 상기 제1 실시예와 달리, 외부 액세스 횟수에 의존하지 않고 리프레시 동작이 행해지는 단순 매트릭스형의 강유전체 메모리인 경우의 구성에 대해서 설명한다.
이 제4 실시예에 따른 강유전체 메모리에서는, 도 11에 도시한 바와 같이, 동작 제어 회로(2b)는, 외부 액세스 검지 회로(20b)와, 리프레시 제어 회로(22a) 와, 리프레시 분할 제어 회로(23)와, 어드레스 판정 회로(24)와, 내부 클럭 생성 회로(25)를 갖는 액세스 제어 회로(26b)와, 리프레시 판정 회로(27a)를 포함하고 있다. 또한, 외부 액세스 검지 회로(20b) 및 리프레시 판정 회로(27a)는, 각각, 본 발명의 「외부 액세스 검지부」 및 「리프레시 판정부」의 일례이다. 또한, 리프레시 제어 회로(22a)는, 본 발명의 「리프레시 제어부」 및 「리프레시 제어 수단」의 일례이며, 액세스 제어 회로(26b)는, 본 발명의 「액세스 제어부」 및 「액세스 제어 수단」의 일례이다. 또한, 외부 액세스 동작이 행해질 때에, 외부 클럭 ECLK가 공급되면, 외부 액세스 검지 회로(20b)는, 외부 액세스 검지 펄스 CMD를, 액세스 제어 회로(26b)와 리프레시 판정 회로(27a)에 출력하는 기능을 갖는다.
또한, 액세스 제어 회로(26b)는, 리프레시 판정 회로(27a)로부터의 리프레시 판정 신호 RefE를 받아, 내부 액세스 동작 종료 후에 리프레시 동작을 행하는 경우에는, 리프레시 동작을 위한 내부 클럭 ICLK2를 내부 클럭 생성 회로(25)에 의해 생성하는 기능을 갖는다. 상기 이외의 기능에 대해서는, 외부 액세스 검지 회로(20b) 및 액세스 제어 회로(26b)는, 각각, 제1 실시예의 외부 액세스 검지 회로(20) 및 액세스 제어 회로(26)와 마찬가지의 기능을 갖는다. 또한, 이 제4 실시예에서는, 제1 실시예와 달리, 리프레시 제어 회로(22a)로부터 액세스 제어 회로(26b)에, 리프레시 요구 신호가 입력되지 않는다. 또한, 리프레시 판정 회로(27a)는, 외부 액세스 동작이 검지된 때에, 외부 액세스 검지 회로(20b)로부터 외부 액세스 검지 펄스 CMD가 공급되면, 액세스 제어 회로(26b)의 동작 상태에 기초하여, H 레벨 또는 L 레벨의 리프레시 판정 신호 RefE를 출력하도록 구성되어 있 다. 또한, 리프레시 분할 제어 회로(23) 및 어드레스 판정 회로(24)는, 제1 실시예와 마찬가지의 구성을 갖는다.
또한, 제4 실시예의 그 밖의 구성은, 상기 제1 실시예와 마찬가지이다.
다음으로, 도 2, 도 11 및 도 12를 참조하여, 본 발명의 제4 실시예에 따른 단순 매트릭스형의 강유전체 메모리의 동작에 대해서 설명한다.
우선, 도 11 및 도 12에 도시한 바와 같이, 외부 액세스 검지 회로(20b)가, 외부 액세스 동작 A의 외부 클럭 ECLK를 검지하면, 외부 액세스 검지 회로(20b)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를, 액세스 제어 회로(26b) 및 리프레시 판정 회로(27a)에 공급한다. 또한, 외부 액세스 동작 A가 검지된 때에, 외부 액세스 검지 펄스 CMD가 리프레시 판정 회로(27a)에 공급되면, 리프레시 판정 회로(27a)는, 액세스 제어 회로(26b)가 내부 액세스 동작 상태 또는 리프레시 동작 상태인지를 판정한다.
여기서, 외부 액세스 동작 A가 검지된 시점에서는, 액세스 제어 회로(26b)가 내부 액세스 동작 상태 및 리프레시 동작 상태 중 어느 쪽도 아니므로, 리프레시 판정 회로(27a)는, 리프레시 판정 신호 RefE를 H 레벨로 상승시킨다. 그리고, 이 리프레시 판정 신호 RefE는, 다음의 외부 액세스 동작 B가 외부 액세스 검지 회로(20b)에 의해 검지될 때까지, H 레벨로 유지된다.
그리고, 외부 액세스 동작 A가 검지된 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(26b)에 공급되면, 액세스 제어 회로(26b)는, 내부 액세스 동작 상태 및 리프레시 동작 상태 중 어느 쪽도 아니므로, 내부 클럭 생성 회로(25)에 의해, 외부 액세스 동작의 주기(예를 들면, 64nsec)보다 짧은 주기(예를 들면, 60nsec)를 갖는 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(26b)는, 제1 실시예와 마찬가지의 내부 액세스 동작 A를 행한다.
다음으로, 내부 클럭 ICLK1이 1주기분 종료하여, 내부 액세스 동작 A가 종료한 시점에서는, 리프레시 판정 신호 RefE가 H 레벨로 유지되어 있다. 이에 의해, 액세스 제어 회로(26b)는, 내부 클럭 생성 회로(25)에 의해, 리프레시 동작을 위한 내부 클럭 ICLK2를 1주기분 생성함과 함께, 리프레시 신호를 리프레시 제어 회로(22a)에 공급한다. 그 결과, 리프레시 동작 상태로 된다. 또한, 이 리프레시 동작은, 워드선 WL127을 리프레시하는 것으로 한다.
그리고, 리프레시 신호가 공급된 리프레시 제어 회로(22a)에는, 워드선 WL127에 대한 리프레시 동작인 3가지의 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2 중, 첫번째의 사이클인 판독 동작 RFRD만을 요구하는 분할 신호가 리프레시 분할 제어 회로(23)로부터 출력되고 있다. 따라서, 리프레시 제어 회로(22a)는, 리프레시 동작의 판독 동작 RFRD를 행하기 위해서, 워드선 WL127에 대응하는 로우 어드레스를 포함하는 리프레시 어드레스 신호를 로우 어드레스 버퍼(3)에 출력한다. 그리고, 워드선 WL127에 연결되는 메모리 셀(17)(도 2 참조)의 데이터가 래치 열(14)에 출력되므로, 래치 열(14)이 그 출력된 데이터를 유지한다.
다음으로, 외부 액세스 동작 B(도 12 참조)가 개시되면, 외부 클럭 ECLK가 외부 액세스 검지 회로(20b)에 검지된다. 이에 의해, 외부 액세스 검지 회로(20b)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를, 액세스 제어 회로(26b) 및 리프레시 판정 회로(27a)에 공급한다. 그리고, 외부 액세스 동작 B가 검지된 때에, 외부 액세스 검지 펄스 CMD가 리프레시 판정 회로(27a)에 공급되면, 리프레시 판정 회로(27a)는, 액세스 제어 회로(26b)가 내부 액세스 상태 또는 리프레시 동작 상태인지를 판정한다. 외부 액세스 동작 B가 검지된 시점에서는, 액세스 제어 회로(26b)가 리프레시 동작의 판독 동작 RFRD를 행하고 있으므로, 리프레시 판정 회로(27a)는, 리프레시 판정 신호 RefE를 L 레벨로 하강시킨다. 또한, 이 외부 액세스 동작 B는, 워드선 WL127 이외의 워드선 WL에 연결되는 메모리 셀(17)에 액세스하는 동작인 것으로 한다.
그리고, 외부 액세스 동작 B가 검지된 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(26b)에 공급되어도, 1개 전의 외부 액세스 동작 A의 기간에 개시된 리프레시 동작의 판독 동작 RFRD가 아직 종료하지 않았다. 이에 의해, 액세스 제어 회로(26b)는, 내부 클럭 ICLK1을 생성하지 않으므로, 내부 액세스 동작 B도 행하지 않는다. 외부 액세스 동작 A의 기간에 개시된 판독 동작 RFRD가 종료하면, 액세스 제어 회로(26b)는, 내부 클럭 생성 회로(25)에 의해, 내부 클럭 ICLK1을 1주기분 생성해서 내부 액세스 동작 B를 개시한다. 그리고, 내부 클럭 ICLK1의 1주기분 동안, 액세스 제어 회로(26b)는, 내부 액세스 동작 B를 행한다. 여기서, 제4 실시예에서는, 외부 액세스 동작 B의 대상으로 되는 워드선 WL에 대응하는 로우 어드레스와, 리프레시 동작의 판독 동작 RFRD의 대상으로 되는 워드선 WL127에 대응 하는 로우 어드레스가 일치하지 않으므로, 어드레스 판정 신호 AEQF가 L 레벨인 채로 유지된다. 또한, 리프레시 판정 신호 RefE가 L 레벨이므로, 내부 액세스 동작 B의 종료 후에 리프레시 동작은 행하지 않는다.
다음으로, 외부 액세스 동작 C(도 12 참조)가 개시되면, 외부 클럭 ECLK가 외부 액세스 검지 회로(20b)에 검지된다. 이에 의해, 외부 액세스 검지 회로(20b)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 제어 회로(26b) 및 리프레시 판정 회로(27a)에 공급한다. 그리고, 외부 액세스 동작 C가 검지된 때에, 외부 액세스 검지 펄스 CMD가 리프레시 판정 회로(27a)에 공급되면, 리프레시 판정 회로(27a)는, 액세스 제어 회로(26b)가 내부 액세스 상태 또는 리프레시 동작 상태인지를 판정한다. 외부 액세스 동작 C가 검지된 시점에서는, 액세스 제어 회로(26b)가 내부 액세스 동작 B를 행하고 있으므로, 리프레시 판정 회로(27a)는, 리프레시 판정 신호 RefE를 L 레벨로 유지한다. 또한, 이 외부 액세스 동작 C는, 워드선 WL127 이외의 워드선 WL에 연결되는 메모리 셀(17)에 액세스하는 동작인 것으로 한다.
그리고, 외부 액세스 동작 C가 검지된 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(26b)에 공급되어도, 내부 액세스 동작 B가 아직 종료되어 있지 않다. 이에 의해, 액세스 제어 회로(26b)는, 내부 클럭 ICLK1을 생성하지 않으므로, 내부 액세스 동작 C도 행하지 않는다. 내부 액세스 동작 B가 종료하면, 액세스 제어 회로(26b)는, 내부 클럭 생성 회로(25)에 의해, 내부 클럭 ICLK1을 1주기분 생성해서 내부 액세스 동작 C를 개시한다. 그리고, 내부 클럭 ICLK1의 1주기분 동안, 액세스 제어 회로(26b)는, 내부 액세스 동작 C를 행한다. 여기서, 제4 실시예에서는, 외부 액세스 동작 C의 대상으로 되는 워드선 WL에 대응하는 로우 어드레스와, 리프레시 동작의 판독 동작 RFRD의 대상으로 되는 워드선 WL127에 대응하는 로우 어드레스가 일치하지 않으므로, 어드레스 판정 신호 AEQF가 L 레벨인 채로 유지된다. 또한, 리프레시 판정 신호 RefE가 L 레벨이므로, 내부 액세스 동작 C의 종료 후에 리프레시 동작은 행하지 않는다.
다음으로, 외부 액세스 동작 D 및 E(도 12 참조)에서, 상기 외부 액세스 동작 C의 경우와 마찬가지로, 각각, 내부 액세스 동작 D 및 E를 행한다. 또한, 이 외부 액세스 동작 D 및 E는, 워드선 WL127 이외의 워드선 WL에 연결되는 메모리 셀(17)에 액세스하는 동작인 것으로 한다. 여기서, 제4 실시예에서는, 외부 액세스 동작 D 및 E의 대상으로 되는 워드선 WL에 대응하는 로우 어드레스와, 리프레시 동작의 판독 동작 RFRD의 대상으로 되는 워드선 WL127에 대응하는 로우 어드레스가 일치하지 않으므로, 어드레스 판정 신호 AEQF가 L 레벨인 채로 유지된다.
다음으로, 외부 액세스 동작 F(도 12 참조)가 개시되면, 외부 클럭 ECLK가 외부 액세스 검지 회로(20b)에 검지된다. 이에 의해, 외부 액세스 검지 회로(20b)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 제어 회로(26b) 및 리프레시 판정 회로(27a)에 공급한다. 또한, 외부 액세스 동작 F가 검지된 때에, 외부 액세스 검지 펄스 CMD가 리프레시 판정 회로(27a)에 공급되면, 리프레시 판정 회로(27a)는, 액세스 제어 회로(26b)가 내부 액세스 동작 상태 또는 리프레시 동작 상태인지를 판정한다. 여기서, 외부 액세스 동작 F 가 검지된 시점에서는, 액세스 제어 회로(26b)가 내부 액세스 동작 상태 및 리프레시 동작 상태 중 어느 쪽도 아니므로, 리프레시 판정 회로(27a)는, 리프레시 판정 신호 RefE를 H 레벨로 상승시킨다. 그리고, 이 리프레시 판정 신호 RefE는, 다음의 외부 액세스 동작 G가 외부 액세스 검지 회로(20b)에 의해 검지될 때까지, H 레벨로 유지된다. 또한, 이 외부 액세스 동작 F는, 외부 액세스 검지 회로(20b)에 의해, 워드선 WL127에 연결되는 메모리 셀(17)에 데이터를 기입하는 동작이라고 판정된 것으로 한다.
그리고, 워드선 WL127에 대한 외부 액세스 동작 F가 검지된 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(26b)에 공급되면, 액세스 제어 회로(26b)는, 내부 액세스 동작 상태 및 리프레시 동작 상태 중 어느 쪽도 아니므로, 내부 클럭 생성 회로(25)에 의해, 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(26b)는, 워드선 WL127에 대한 내부 액세스 동작 F를 행한다. 따라서, 워드선 WL127에 연결되는 메모리 셀(17)의 데이터가, 리프레시 동작의 판독 동작 RFRD에 의해 래치 열(14)에 유지된 데이터로부터 재기입된다. 또한, 외부 액세스 검지 회로(20b)에 의해, 외부 액세스 동작 F가 워드선 WL127에 연결되는 메모리 셀(17)의 데이터를 판독하는 동작이라고 판정된 경우에는, 래치 열(14)에 유지된 데이터가 워드선 WL127에 다시 기입된 후에, 워드선 WL127에 연결되는 메모리 셀(17)의 데이터를 판독하는 동작이 행해진다. 이에 의해, 상기 워드선 WL127에 대한 리프레시 동작의 판독 동작 RFRD에 의해, 데이터 「H」가 기억되어 있었던 메모리 셀(17)에 대하여 파괴 판독 때문에 데이터 「L」이 기입된 경우에도, 외부 액세스 동작 F에 대응하는 판독 동작 전에 래치 열(14)에 유지된 데이터 「H」가 워드선 WL127의 대응하는 메모리 셀(17)에 다시 기입되므로, 외부 액세스 동작 F에 대응하는 판독 동작 시에, 메모리 셀(17)의 데이터 「H」가 파괴 판독 때문에 데이터 「L」로 재기입되는 상태에서 판독되는 것을 억제하는 것이 가능하다.
여기서, 제4 실시예에서는, 외부 액세스 동작 F의 대상으로 되는 워드선 WL127에 대응하는 로우 어드레스와, 리프레시 동작의 판독 동작 RFRD의 대상으로 되는 워드선 WL127에 대응하는 로우 어드레스가 일치하므로, 리프레시 제어 회로(22a)에는, 어드레스 판정 회로(24)로부터 H 레벨의 어드레스 판정 신호 AEQF가 공급되고 있다. 이 때문에, 리프레시 제어 회로(22a)는, 제1 재기입 동작 RFRS1을 행하지 않고, 리프레시 어드레스 신호를 +1만큼 카운트업한다. 즉, 워드선 WL127의 리프레시 동작이 종료됨과 함께, 다음의 워드선 WL128의 리프레시 동작으로 이행된다. 또한, 이 어드레스 판정 신호 AEQF는, 리프레시 동작 상태로 될 때까지, H 레벨로 유지된다.
다음으로, 내부 액세스 동작 F가 종료하면, 리프레시 판정 회로(27a)로부터 H 레벨의 리프레시 판정 신호 RefE가 공급되고 있으므로, 액세스 제어 회로(26b)는, 내부 액세스 동작 F의 종료 후에 리프레시 동작을 행하기 위한 내부 클럭 ICLK2를 생성함과 함께, 리프레시 제어 회로(22a)에 리프레시 신호를 출력한다. 그 결과, 리프레시 동작 상태로 된다.
그리고, 워드선 WL127에 대한 내부 액세스 동작 F가 종료한 시점에서는, 리 프레시 신호가 공급된 리프레시 제어 회로(22a)에는, 다음의 워드선 WL128에 대한 리프레시 동작인 3가지의 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2 중, 첫번째의 사이클인 판독 동작 RFRD만을 요구하는 분할 신호가 리프레시 분할 제어 회로(23)로부터 출력되고 있다. 따라서, 리프레시 제어 회로(22a)는, 리프레시 동작의 판독 동작 RFRD를 행하기 위해서, 워드선 WL128에 대응하는 로우 어드레스를 포함하는 리프레시 어드레스 신호를 로우 어드레스 버퍼(3)에 출력한다. 그리고, 워드선 WL128에 연결되는 메모리 셀(17)의 데이터가 래치 열(14)에 출력되므로, 래치 열(14)이 그 출력된 데이터를 유지한다.
다음으로, 외부 액세스 동작 G~J(도 12 참조)에서, 상기 외부 액세스 동작 B~E의 경우와 마찬가지로, 각각, 내부 액세스 동작 G~J를 행한다. 또한, 이 외부 액세스 동작 G~J는, 워드선 WL128 이외의 워드선 WL에 연결되는 메모리 셀(17)에 액세스하는 동작인 것으로 한다.
다음으로, 외부 액세스 동작 K(도 12 참조)가 개시되면, 외부 클럭 ECLK가 외부 액세스 검지 회로(20b)에 검지된다. 이에 의해, 외부 액세스 검지 회로(20b)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 제어 회로(26b) 및 리프레시 판정 회로(27a)에 공급한다. 또한, 외부 액세스 동작 K가 검지된 때에, 외부 액세스 검지 펄스 CMD가 리프레시 판정 회로(27a)에 공급되면, 리프레시 판정 회로(27a)는, 액세스 제어 회로(26b)가 내부 액세스 동작 상태 또는 리프레시 동작 상태인지를 판정한다. 여기서, 외부 액세스 동작 K가 검지된 시점에서는, 액세스 제어 회로(26b)가 내부 액세스 동작 상태 및 리프레 시 동작 상태 중 어느 쪽도 아니므로, 리프레시 판정 회로(27a)는, 리프레시 판정 신호 RefE를 H 레벨로 상승시킨다. 그리고, 이 리프레시 판정 신호 RefE는, 다음의 외부 액세스 동작 L이 외부 액세스 검지 회로(20b)에 의해 검지될 때까지, H 레벨로 유지된다. 또한, 이 외부 액세스 동작 K는, 워드선 WL128 이외의 워드선 WL에 연결되는 메모리 셀(17)에 액세스하는 동작인 것으로 한다.
그리고, 외부 액세스 동작 K가 검지된 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(26b)에 공급되면, 액세스 제어 회로(26b)는, 내부 액세스 동작 상태 및 리프레시 동작 상태 중 어느 쪽도 아니므로, 내부 클럭 생성 회로(25)에 의해, 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(26b)는, 내부 액세스 동작 K를 행한다.
여기서, 제4 실시예에서는, 외부 액세스 동작 G~K의 대상으로 되는 워드선 WL에 대응하는 로우 어드레스와, 리프레시 동작의 판독 동작 RFRD의 대상으로 되는 워드선 WL128에 대응하는 로우 어드레스가 일치하지 않으므로, 리프레시 제어 회로(22a)에는, 어드레스 판정 회로(24)로부터 L 레벨의 어드레스 판정 신호 AEQF가 공급되고 있다. 따라서, 리프레시 어드레스 신호가 카운트업되지 않고 워드선 WL128의 리프레시 동작이 계속된다.
다음으로, 내부 클럭 ICLK1이 1주기분 종료하여, 내부 액세스 동작 K가 종료한 시점에서는, 리프레시 판정 신호 RefE가 H 레벨로 유지되어 있다. 이에 의해, 액세스 제어 회로(26b)는, 내부 클럭 생성 회로(25)에 의해, 리프레시 동작을 위한 내부 클럭 ICLK2를 1주기분 생성함과 함께, 리프레시 신호를 리프레시 제어 회 로(22a)에 공급한다. 그 결과, 리프레시 동작 상태로 된다.
그리고, 내부 액세스 동작 K가 종료한 시점에서는, 리프레시 신호가 공급된 리프레시 제어 회로(22a)에는, 워드선 WL128에 대한 리프레시 동작인 3가지의 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2 중, 두번째의 사이클인 제1 재기입 동작 RFRS1만을 요구하는 분할 신호가 리프레시 분할 제어 회로(23)로부터 출력되고 있다. 따라서, 리프레시 제어 회로(22a)는, 리프레시 동작의 제1 재기입 동작 RFRS1을 워드선 WL128에 대하여 행한다.
다음으로, 외부 액세스 동작 L~O(도 12 참조)에서, 상기 외부 액세스 동작 B~E의 경우와 마찬가지로, 각각, 내부 액세스 동작 L~O를 행한다. 또한, 이 외부 액세스 동작 L~O는, 워드선 WL128 이외의 워드선 WL에 연결되는 메모리 셀(17)에 액세스하는 동작인 것으로 한다.
다음으로, 외부 액세스 동작 P(도 12 참조)가 개시되면, 외부 클럭 ECLK가 외부 액세스 검지 회로(20b)에 검지된다. 이에 의해, 외부 액세스 검지 회로(20b)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 제어 회로(26b) 및 리프레시 판정 회로(27a)에 공급한다. 또한, 외부 액세스 동작 P가 검지된 때에, 외부 액세스 검지 펄스 CMD가 리프레시 판정 회로(27a)에 공급되면, 리프레시 판정 회로(27a)는, 액세스 제어 회로(26b)가 내부 액세스 동작 상태 또는 리프레시 동작 상태인지를 판정한다. 여기서, 외부 액세스 동작 P가 검지된 시점에서는, 액세스 제어 회로(26b)가 내부 액세스 동작 상태 및 리프레시 동작 상태 중 어느 쪽도 아니므로, 리프레시 판정 회로(27a)는, 리프레시 판정 신호 RefE를 H 레벨로 상승시킨다. 그리고, 이 리프레시 판정 신호 RefE는, 다음의 외부 액세스 동작이 외부 액세스 검지 회로(20b)에 의해 검지될 때까지, H 레벨로 유지된다. 또한, 이 외부 액세스 동작 P는, 워드선 WL128 이외의 워드선 WL에 연결되는 메모리 셀(17)에 액세스하는 동작인 것으로 한다.
그리고, 외부 액세스 동작 P가 검지된 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(26b)에 공급되면, 액세스 제어 회로(26b)는, 내부 액세스 동작 상태 및 리프레시 동작 상태 중 어느 쪽도 아니므로, 내부 클럭 생성 회로(25)에 의해, 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(26b)는, 내부 액세스 동작 P를 행한다.
여기서, 제4 실시예에서는, 외부 액세스 동작 L~P의 대상으로 되는 워드선 WL에 대응하는 로우 어드레스와, 리프레시 동작의 판독 동작 RFRD의 대상으로 되는 워드선 WL128에 대응하는 로우 어드레스가 일치하지 않으므로, 리프레시 제어 회로(22a)에는, 어드레스 판정 회로(24)로부터 L 레벨의 어드레스 판정 신호 AEQF가 공급되고 있다. 따라서, 리프레시 어드레스 신호가 카운트업되지 않고 워드선 WL128의 리프레시 동작이 계속된다.
다음으로, 내부 클럭 ICLK1이 1주기분 종료하여, 내부 액세스 동작 P가 종료한 시점에서는, 리프레시 판정 신호 RefE가 H 레벨로 유지되어 있다. 이에 의해, 액세스 제어 회로(26b)는, 내부 클럭 생성 회로(25)에 의해, 리프레시 동작을 위한 내부 클럭 ICLK2를 1주기분 생성함과 함께, 리프레시 신호를 리프레시 제어 회로(22a)에 공급한다. 그 결과, 리프레시 동작 상태로 된다.
그리고, 내부 액세스 동작 P가 종료한 시점에서는, 리프레시 신호가 공급된 리프레시 제어 회로(22a)에는, 워드선 WL128에 대한 리프레시 동작인 3가지의 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2 중, 세번째의 사이클인 제2 재기입 동작 RFRS2만을 요구하는 분할 신호가 리프레시 분할 제어 회로(23)로부터 출력되고 있다. 따라서, 리프레시 제어 회로(22a)는, 리프레시 동작의 제2 재기입 동작 RFRS2를 워드선 WL128에 대하여 행한다.
이와 같이, 워드선 WL128에 대해서 리프레시 동작이 행해진 후에는, 다시 마찬가지의 동작에 의해 3가지의 사이클마다 분할된 리프레시 동작이, 워드선 WL1부터 순서대로 행해진다.
제4 실시예에서는, 상기한 바와 같이, 리프레시 요구 신호를 출력하지 않고, 항상, 외부 액세스 동작이 5회 행해질 때마다, 분할된 리프레시 동작을 행하므로, 디스터브에 의한 데이터의 파괴를 보다 억제할 수 있다. 또한, 제4 실시예에서는, 외부 액세스 동작의 외부 액세스 횟수를 계수하는 액세스 계수 회로(21)(도 3 참조)를 생략할 수 있으므로, 회로 구성을 간단화할 수 있다.
또한, 제4 실시예의 그 밖의 효과는 상기 제1 실시예와 마찬가지이다.
또한, 금회 개시된 실시예는, 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는, 상기한 실시예의 설명이 아니라 특허 청구의 범위에 의해 나타나며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함된다.
예를 들면, 상기 제1~제4 실시예에서는, 리프레시 동작의 대상으로 되는 워 드선 WL과, 리프레시 동작 중에 행해지는 외부 액세스 동작의 대상으로 되는 워드선 WL이 일치하는 경우에, 리프레시 제어 회로에 H 레벨의 어드레스 판정 신호 AEQF를 공급하는 어드레스 판정 회로를 설치하는 예를 나타냈지만, 본 발명은 이에 한정되지 않고, 리프레시 동작의 대상으로 되는 워드선 WL과, 리프레시 동작 중에 행해지는 외부 액세스 동작의 대상으로 되는 워드선 WL이 일치함과 함께, 외부 액세스 동작이 기입 동작인 경우에, 리프레시 제어 회로에 H 레벨의 어드레스 판정 신호 AEQF를 공급하는 어드레스 판정 회로를 설치하도록 해도 된다.
또한, 상기 제1~제4 실시예에서는, 리프레시 제어 회로(22)와 어드레스 판정 회로(24)를 별개로 설치하는 예를 나타냈지만, 본 발명은 이에 한정되지 않고, 어드레스 판정 회로를 포함하는 리프레시 제어 회로를 설치하도록 해도 된다.
또한, 상기 제1, 제3 및 제4 실시예에서는, 리프레시 동작의 판독 동작 RFRD가 행해진 후에, 어드레스 판정 회로로부터 리프레시 제어 회로에 H 레벨의 어드레스 판정 신호 AEQF가 공급되고 있는 경우에는, 리프레시 제어 회로는, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2를 행하지 않고, 리프레시 어드레스 신호를 +1만큼 카운트업하는 예를 나타냈지만, 본 발명은 이에 한정되지 않고, 리프레시 동작의 제1 재기입 동작 RFRS1이 행해진 후에, 어드레스 판정 회로로부터 리프레시 제어 회로에 H 레벨의 어드레스 판정 신호 AEQF가 공급되고 있는 경우에는, 리프레시 제어 회로는, 제2 재기입 동작 RFRS2를 행하지 않고, 리프레시 어드레스 신호를 +1만큼 카운트업한다. 이와 같이 구성하면, 외부 액세스 동작의 기입 동작에 의해 기입된 데이터가, 리프레시 동작의 제2 재기입 동작 RFRS2에 따라서 리프레시 동작 의 판독 동작 RFRD 시의 1개 전의 오래된 데이터에 일부 재기입된다고 하는 문제점이 발생하는 것을 억제할 수 있다.
또한, 상기 제1~제4 실시예에서는, 내부 액세스 동작의 종료 후에 리프레시 동작을 행하는 예를 나타냈지만, 본 발명은 이에 한정되지 않고, 내부 액세스 동작전에 리프레시 동작을 행해도 된다. 또한, 내부 액세스 동작 전에 리프레시 동작을 행하는 경우와, 내부 액세스 동작 후에 리프레시 동작을 행하는 경우와, 내부 액세스 동작의 전후의 양방에 리프레시 동작을 행하는 경우가 있어도 된다.
또한, 상기 제1~제4 실시예에서는, 외부 어드레스 신호가 공급되는 외부 액세스 동작의 예를 나타냈지만, 본 발명은 이에 한정되지 않고, 외부 어드레스 신호 이외의 데이터가 커맨드로서 외부 액세스 검지 회로에 공급되는 외부 액세스 동작이 행해지는 메모리에 적용해도 된다.
또한, 상기 제1~제4 실시예에서는, 리프레시 동작을 선택된 워드선 WL에 연결되는 메모리 셀 전체에 대하여 일괄적으로 행하는 경우에 대해서 설명했지만, 본 발명은 이에 한정되지 않고, 소정의 워드선 WL과 소정의 비트선 BL이 교차하는 위치의 소정의 1개의 메모리 셀마다 리프레시 동작을 행하는 경우에도, 마찬가지로 적용가능하다. 이 경우에는, 어드레스 판정 회로는, 로우 어드레스뿐만 아니라 컬럼 어드레스가 일치하는지의 여부도 판정한다.
또한, 상기 제1~제4 실시예에서는, 워드선 WL과, 비트선 BL과, 워드선 WL 및 비트선 BL의 사이에 배치된 강유전체막에 의해 메모리 셀이 형성되는 단순 매트릭스형의 강유전체 메모리에 적용한 예를 나타냈지만, 본 발명은 이에 한정되지 않 고, 디스터브가 발생하는 1트랜지스터형의 강유전체 메모리에도 마찬가지로 적용 가능하다. 또한, 리프레시가 필요한 DRAM 등의, 강유전체 메모리 이외의 다른 메모리에도 적용 가능하다.
또한, 상기 제4 실시예에서는, 외부 액세스 동작이 5회 행해질 때마다, 분할된 리프레시 동작을 행하는 예를 나타냈지만, 본 발명은 이에 한정되지 않고, 외부 액세스 동작이 소정의 횟수 행해질 때마다, 분할된 리프레시 동작을 행하도록 해도 된다. 예를 들면, 외부 액세스 동작이 6회 행해질 때마다, 분할된 리프레시 동작을 행하도록 해도 되고, 외부 액세스 동작이 4회 행해질 때마다, 분할된 리프레시 동작을 행하도록 해도 된다.
또한, 상기 제4 실시예에서는, 외부 액세스 동작 F의 대상으로 되는 워드선 WL에 대응하는 로우 어드레스와, 리프레시 동작의 판독 동작 RFRD의 대상으로 되는 워드선 WL에 대응하는 로우 어드레스가 일치함과 함께, 외부 액세스 동작 B~E의 대상으로 되는 워드선 WL에 대응하는 로우 어드레스와, 리프레시 동작의 판독 동작 RFRD의 대상으로 되는 워드선 WL에 대응하는 로우 어드레스가 일치하지 않는 예를 나타냈지만, 본 발명은 이에 한정되지 않고, 외부 액세스 동작 B~F 중 적어도 어느 하나의 외부 액세스 동작의 대상으로 되는 워드선 WL에 대응하는 로우 어드레스와, 리프레시 동작의 판독 동작 RFRD의 대상으로 되는 워드선 WL에 대응하는 로우 어드레스가 일치하는 경우에, 리프레시 제어 회로에는, 어드레스 판정 회로로부터 H 레벨의 어드레스 판정 신호 AEQF가 공급된다.
본 발명에 따르면, 리프레시 동작의 판독 동작과 기입 동작을 연속해서 행하는 경우에 비하여, 데이터의 전송 속도를 향상시킬 수 있다.
또한, 내부 액세스 동작에 의해 비선택 워드선에 접속되어 있는 메모리 셀의 데이터의 열화를 억제할 수 있다.
또한, 외부 액세스 동작의 기입 동작에 의해 기입된 데이터가, 리프레시 동작의 판독 동작 시의 하나 전의 오래된 데이터로 재기입된다고 하는 문제점이 발생하는 것을 억제할 수 있다. 또한, 리프레시 동작의 소비 전력을 감소시킬 수 있음과 함께, 리프레시 동작에 필요한 기간을 짧게 할 수 있다.

Claims (20)

  1. 외부 액세스 동작에 기초하여, 내부 액세스 동작을 행하는 액세스 제어부와,
    리프레시 동작을 행하는 리프레시 제어부와,
    상기 리프레시 동작을, 판독 동작과 재기입 동작으로 분할하는 리프레시 분할 제어부와,
    상기 리프레시 동작의 대상으로 되는 어드레스와, 상기 리프레시 동작 중에 행해지는 상기 외부 액세스 동작의 대상으로 되는 어드레스가 일치하는지의 여부를 판정하는 어드레스 판정부
    를 구비하고,
    상기 리프레시 분할 제어부는, 제1 재기입 동작과 제2 재기입 동작으로 상기 재기입 동작을 분할하고,
    상기 판독 동작, 상기 제1 재기입 동작 및 상기 제2 재기입 동작은, 각각, 상이한 상기 외부 액세스 동작에 대응하는 상이한 상기 내부 액세스 동작 전 및 후 중 적어도 어느 한쪽에 행해지는 메모리.
  2. 제1항에 있어서,
    상기 리프레시 제어부는, 상기 어드레스 판정부의 출력에 기초하여 상기 리프레시 동작의 재기입 동작을 행할지의 여부를 제어하는 메모리.
  3. 제2항에 있어서,
    상기 리프레시 제어부는, 상기 어드레스 판정부에 의해, 상기 리프레시 동작의 대상으로 되는 어드레스와, 상기 리프레시 동작 중에 행해지는 상기 외부 액세스 동작의 대상으로 되는 어드레스가 일치한다고 판단된 경우에, 일치한 상기 어드레스에 대하여, 상기 리프레시 동작의 재기입 동작을 행하지 않고 상기 리프레시 동작을 종료하는 메모리.
  4. 제2항에 있어서,
    상기 리프레시 제어부는, 상기 어드레스 판정부에 의해, 상기 리프레시 동작의 대상으로 되는 어드레스와, 상기 리프레시 동작 중에 행해지는 상기 외부 액세스 동작의 대상으로 되는 어드레스가 일치하지 않는다고 판단된 경우에, 상기 리프레시 동작의 재기입 동작을 행하는 메모리.
  5. 제1항에 있어서,
    상기 리프레시 동작의 판독 동작에 의해 판독된 데이터를 유지하는 래치부를 더 구비하고,
    상기 리프레시 제어부는, 상기 어드레스 판정부의 출력에 기초하여, 상기 래치부에 유지되는 데이터를 상기 외부 액세스 동작에 의해 기입된 데이터로 치환할지의 여부를 제어하는 메모리.
  6. 제5항에 있어서,
    상기 리프레시 제어부는, 상기 어드레스 판정부에 의해, 상기 리프레시 동작의 대상으로 되는 어드레스와, 상기 리프레시 동작 중에 행해지는 상기 외부 액세스 동작의 대상으로 되는 어드레스가 일치한다고 판단된 경우에, 일치한 상기 어드레스에 대하여, 상기 래치부에 유지되는 데이터를 상기 외부 액세스 동작에 의해 기입된 데이터로 치환하여 상기 리프레시 동작의 재기입 동작을 행하는 메모리.
  7. 제5항에 있어서,
    상기 리프레시 제어부는, 상기 어드레스 판정부에 의해, 상기 리프레시 동작의 대상으로 되는 어드레스와, 상기 리프레시 동작 중에 행해지는 상기 외부 액세스 동작의 대상으로 되는 어드레스가 일치하지 않는다고 판단된 경우에, 상기 래치부에 유지되는 데이터를 상기 외부 액세스 동작에 의해 기입된 데이터로 치환하지 않고 상기 리프레시 동작의 재기입 동작을 행하는 메모리.
  8. 삭제
  9. 제1항에 있어서,
    상기 외부 액세스 동작을 검지하는 외부 액세스 검지부와,
    상기 외부 액세스 검지부에 의해 상기 외부 액세스 동작이 검지된 것과, 상기 액세스 제어부의 동작 상태에 기초하여, 리프레시 동작을 행할지를 판정하는 리 프레시 판정부를 더 구비하고,
    상기 액세스 제어부는, 상기 리프레시 판정부의 판정 결과에 기초하여, 상기 내부 액세스 동작 전 및 후 중 적어도 어느 한쪽에 리프레시 동작을 행하는 메모리.
  10. 제9항에 있어서,
    상기 외부 액세스 동작이 상기 외부 액세스 검지부에 의해 검지된 때에, 상기 액세스 제어부가 상기 내부 액세스 동작 및 상기 리프레시 동작 중 어느 동작도 행하고 있지 않은 경우에는, 상기 리프레시 판정부는, 상기 리프레시 동작을 행하는 신호를 출력하는 메모리.
  11. 제9항에 있어서,
    상기 외부 액세스 동작이 상기 외부 액세스 검지부에 의해 검지된 때에, 상기 내부 액세스 동작 또는 상기 리프레시 동작이 행해지고 있는 경우에는, 상기 리프레시 판정부는, 상기 리프레시 동작을 행하지 않도록 제어하는 신호를 출력하는 메모리.
  12. 제1항에 있어서,
    상기 외부 액세스 동작의 외부 액세스 횟수를 계수하는 외부 액세스 계수부를 더 구비하고,
    상기 액세스 제어부는, 상기 외부 액세스 계수부에 의해 계수된 외부 액세스 횟수에 기초하여 상기 리프레시 동작을 행하는 메모리.
  13. 제1항에 있어서,
    상기 외부 액세스 동작의 외부 액세스 횟수에 의하지 않고, 상기 리프레시 동작을 행하는 메모리.
  14. 제1항에 있어서,
    강유전체 캐패시터로 이루어지는 메모리 셀을 더 구비하고,
    상기 강유전체 캐패시터로 이루어지는 메모리 셀에 대하여 리프레시 동작을 행하는 메모리.
  15. 제1항에 있어서,
    상기 액세스 제어부는, 상기 내부 액세스 동작을 위한 내부 클럭과, 상기 리프레시 동작을 위한 내부 클럭을 생성하는 내부 클럭 생성부를 포함하는 메모리.
  16. 제1항에 있어서,
    서로 교차하도록 배치된 워드선 및 비트선과,
    상기 워드선 및 상기 비트선이 교차하는 위치에 배치된 메모리 셀을 더 구비하고,
    상기 리프레시 동작은, 상기 워드선에 연결되는 메모리 셀에 대하여, 상기 워드선마다 일괄적으로 행해지는 메모리.
  17. 제1항에 있어서,
    상기 내부 액세스 동작을 행하는 내부 어드레스 신호에 대응하는 로우 어드레스 신호와, 상기 리프레시 동작을 행하는 리프레시 어드레스 신호에 대응하는 로우 어드레스 신호를 절환하는 절환부를 더 구비하는 메모리.
  18. 제1항에 있어서,
    상기 외부 액세스 동작은, 기입 동작을 포함하고,
    상기 외부 액세스 동작이 기입 동작인 경우에, 상기 리프레시 제어부는, 상기 어드레스 판정부의 출력에 기초하여 상기 리프레시 동작의 재기입 동작을 행할지의 여부를 제어하는 메모리.
  19. 제1항에 있어서,
    상기 리프레시 동작의 판독 동작 및 재기입 동작은, 각각, 상이한 상기 외부 액세스 동작에 대응하는 상이한 상기 내부 액세스 동작 후에 행해지는 메모리.
  20. 외부 액세스 동작에 기초하여, 내부 액세스 동작을 행하는 액세스 제어 수단과,
    리프레시 동작을 행하는 리프레시 제어 수단과,
    상기 리프레시 동작을, 판독 동작과 재기입 동작으로 분할하는 리프레시 분할 제어 수단과,
    상기 리프레시 동작의 대상으로 되는 어드레스와, 상기 리프레시 동작 중에 행해지는 상기 외부 액세스 동작의 대상으로 되는 어드레스가 일치하는지의 여부를 판정하는 어드레스 판정 수단
    을 구비하고,
    상기 리프레시 분할 제어 수단은, 제1 재기입 동작과 제2 재기입 동작으로 상기 재기입 동작을 분할하고,
    상기 판독 동작, 상기 제1 재기입 동작 및 상기 제2 재기입 동작은, 각각, 상이한 상기 외부 액세스 동작에 대응하는 상이한 상기 내부 액세스 동작 전 및 후 중 적어도 어느 한쪽에 행해지는 메모리.
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