JP2001229674A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ダイナミックメモリはメモリセル内の情報保
持のためにはリフレッシュ動作が必要である。これによ
りリフレッシュ以外のダイナミックメモリへのアクセス
（外部アクセス）とリフレッシュのためのアクセスの間
に競合が発生して性能劣化が生じる。 【解決手段】 ダイナミックメモリをパイプライン化
し、前記パイプラインダイナミックメモリ(PDRAM)のパ
イプライン周波数(CLK)を、外部アクセスの周波数(CLK
1)よりも高くし、前記パイプラインダイナミックメモリ
のパイプラインの空きスロット（外部アクセスが必ず発
行されないタイミング）にリフレッシュ動作に必要なア
クセスを前記パイプラインダイナミックメモリに対して
行う。 【効果】 内部のダイナミックメモリに対するリフレッ
シュが内部動作となり、外部のアクセスタイミングでは
リフレッシュを考慮する必要が無くなるため、使い勝手
がよくかつ高速となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はダイナミックメモリ
およびそれを用いた半導体装置に係わり、特に高速低電
力な用途に好適なダイナミックメモリおよびそれを用い
た半導体装置を提供する。

【０００２】

【従来の技術】一つのNMOSトランジスタと一つのキャパ
シタからなるメモリセルによって情報が記憶されている
従来のダイナミックメモリ(以下DRAMと記す)の動作波形
は、例えば伊藤清男著、「超LSIメモリ」、培風館、p86
に記載されているように、図2のように動作する。すな
わち、読み出し動作時にはワード線WLをアサートしてメ
モリセルからの信号をビット線BL、/BLに読み出した
後、所定時間φAでセンスアンプを起動し、ビット線の
信号を増幅する。この結果、アクセスを開始してからロ
ウアドレスアクセス時間(tRAC)後にデータが確定出力さ
れる。また、メモリセルへの再書き込みのためにtRASま
で時間を要し、その後、プリチャージ時間(tRP)がビッ
ト線等のプリチャージ時間として必要になる。

【０００３】一方、書き込み動作時は基本的に読み出し
動作と同様であるが、センスアンプ駆動後に選択メモリ
セルのデータをビット線を書き込みデータに応じて駆動
することで行われる。

【０００４】また、これらのダイナミックメモリはメモ
リセル内の情報保持のためにはリフレッシュ動作が必要
である。

【０００５】

【発明が解決しようとする課題】上記従来のダイナミッ
クメモリでは、 (1)読み出し動作時、メモリセルへの再書き込みのため
にビット線の振幅を大きくしなければならない。これに
よって、tRAS+tRPで表されるサイクル時間(tRC)が長く
なる。

【０００６】(2)書き込み動作時、非選択メモリセルは
読み出し動作と同様の動作を行う必要があるため、書き
込みのサイクル時間tRCも読み出し動作と場合と同様に
長くなる。

【０００７】(3)上記(1)(2)のためにダイナミックメモ
リを完全パイプライン化した場合、そのパイプラインピ
ッチが長くなる。

【０００８】(4)リフレッシュが必要であるということ
より、リフレッシュ以外のダイナミックメモリへのアク
セス（外部アクセス）とリフレッシュのためのアクセス
の間に競合が発生して性能劣化が生じる。

【０００９】という課題が生じる。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に本発明で用いた主な手段は以下の通りである。即ち、
半導体装置において、複数のビット線と複数のワード線
との交点に設けられた複数のメモリセルとを含むメモリ
回路と、前記メモリ回路に対して読み出し又は書込のい
ずれかを指示するための外部コマンド及び外部アドレス
を第１クロックの変化点て受けて前記第１クロックより
も周波数の高い第２クロックの変化点で前記メモリ回路
に読み出し又は書込のいずれかを指示するための内部コ
マンド及び内部アドレスとして前記メモリ回路に供給す
るためのアクセス制御回路とを有するようにし、前記ア
クセス制御回路は、前記外部コマンド及び前記外部アド
レスが供給されないタイミングの前記第２クロックの変
化点で前記複数のメモリセルのリフレッシュ動作を行う
ためのリフレッシュ制御回路を更に含むようにする。

【００１１】以上の構成により当該メモリ回路は、リフ
レッシュが必要なメモリセルを使ってもそのリフレッシ
ュを外部制御から分離した内部動作とすることができる
ためリフレッシュ動作が外部から隠蔽される。

【００１２】

【発明の実施の形態】以下本発明の実施例を図面を用い
て詳細に説明する。実施例の各ブロックを構成する回路
素子は、特に制限されないが、公知のCMOS（相補型MOS
トランジスタ）等の集積回路技術によって、単結晶シリ
コンのような１個の半導体基板上に形成される。MOSFET
(Metal Oxide Semiconductor Field Effect Transisto
r)の回路記号はゲートに丸印をつけないものはN形MOSFE
T(NMOS)を表し、ゲートに丸印をつけたP形MOSFET(PMO
S）と区別される。以下MOSFETを呼ぶために簡略化してM
OSあるいはMOSトランジスタと呼ぶことにする。但し、
本願発明は金属ゲートと半導体層の間に設けられた酸化
膜絶縁膜を含む電界効果トランジスタだけに限定される
訳ではなくMISFET(Metal Insulator Semiconductor Fie
ld Effect Transistor)等の一般的なＦＥＴを用いた回
路に適用される。

【００１３】なお、本来はラッチとフリップフロップあ
るいはレジスタは、厳密には意味が異なるが、ここでは
特に限定しないかぎりそれらを代表してラッチと記す。

【００１４】＜実施例１＞図1に本発明の代表的な実施
例を示す。本発明のメモリ装置はダイナミックメモリ10
0とキャッシュメモリ110からなっている。キャッシュメ
モリ110中の111はValidビット、112、113はキャッシュ
メモリの各エントリのアドレスとデータを示している。
114はキャッシュメモリ110に接続されているバス、115
はダイナミックメモリ100に接続されているバス、116は
それらのバスコントローラを示している。

【００１５】ダイナミックメモリ100は図3に示したよう
な動作を行う。すなわち、読み出し動作時にはワード線
WLをアサートした後、φAでセンスアンプを起動する。
この結果、アドレスが入力されてからtRAC後にデータDO
が出力される。その際従来のダイナミックメモリと異な
り、ビット線に読み出し信号を増幅してメモリセルへ書
き込むという再書き込み動作を行わない。

【００１６】したがって、従来のようにビット線BL、/B
Lにデータを増幅する必要がなく、ビット線の充放電に
要する電力を削減できる。また、従来の図２に示したtR
ASに相当する時間が必要ない。tRPがビット線等のプリ
チャージ時間として必要になるが、ビット線BL、/BLは
小振幅のままであるため短い時間でプリチャージが可能
になる。

【００１７】一方、書き込み動作は選択メモリセルのワ
ード線WLのみアサートすることで、ワード線WLをアサー
トするとすぐにビット線BL、/BLを書き込みデータに応
じて駆動する。

【００１８】読み出し時にメモリセルへの再書き込みを
行わないことから、破壊読み出しとなる。そのデータを
保護するためにキャッシュメモリ110を使用する。ダイ
ナミックメモリ100から読み出されたデータはキャッシ
ュメモリ110へ送られる。キャッシュメモリ110は読み出
したデータをあるエントリに格納するが、その際そのエ
ントリのValidビットをセットする。さらに、キャッシ
ュメモリのリプレース動作際、Validビットのセットさ
れているエントリに関しては、新しいデータをそのエン
トリに格納すると同時に格納されていたデータをダイナ
ミックメモリ100へ書き戻す。(ライトアロケート方式の
ライト方式を使用したライトバック方式の如く制御す
る。) このように制御することでダイナミックメモリ100から
破壊読み出しで読み出されたデータはキャッシュメモリ
110のある一つのエントリに格納され、キャッシュメモ
リ110から追い出される(リプレース)際にはValidビット
がセットされているためダイナミックメモリ100への書
き戻しがなされる。このように、ダイナミックメモリ10
0とキャッシュメモリ110内で往復しているだけで、元の
データは決して失われることがない。

【００１９】上記のダイナミックメモリ100とキャッシ
ュメモリ110との間のデータの流れはバスコントローラ1
16によって行われるが、ダイナミックメモリ100とキャ
ッシュメモリ110が直接一つのバスで接続可能な構成に
なっていれば図1中のバスコントローラは特に必要がな
いのは言うまでない。

【００２０】また、本発明のダイナミックメモリ100の
センスアンプには、例えば伊藤清男著、「超LSIメモ
リ」、培風館、p165に記載されているような直接センス
方式のセンスアンプが好適である。この直接センス方式
ではセンスアンプがビット線にデータを増幅するのを待
たずにメモリセル信号を直接共通データ出力線に取り出
すことができ、高速動作が可能である。従来のダイナミ
ックメモリでこの直接センス方式を使用した場合、その
センスアンプと並列にメモリセルへの再書き込み用のア
ンプが必要になるが、本発明のダイナミックメモリでは
この再書き込み用アンプは必要ない。

【００２１】図4はこの直接センス方式のセンスアンプ
を本発明のダイナミックメモリ100に適用した場合の実
施例である。MCはダイナミック型メモリセル、301はイ
コライザ回路、302は直接センス方式のセンスアンプ回
路、303はライトアンプ回路、304はワードドライバ回
路、305a〜305dはワード線、BLと/BLはビット線、EQは
イコライザ回路起動信号、SAはセンスアンプ回路起動信
号、WAはライトアンプ回路起動信号を示している。ROと
/ROはセンスアンプ回路からの出力線、WIと/WIはライト
アンプ回路への入力線を示しており、２本のデュアルレ
ール信号でI/O線（入出力線）を形成している。再書き
込みアンプ回路がないのが特徴である。ここでは、出力
線と入力線を分離した例を示したが、共通とすることも
可能である。即ち入出力線とは書き込み読み出し用に分
離した２対のものであってもよいし、１対に共通化した
ものでもよい。

【００２２】上記したように本発明のダイナミックメモ
リ100はtRCが従来のダイナミックメモリと比較して大幅
に短くできる。この特徴を使用するとダイナミックメモ
リ100を図5のようにパイプラインした場合に、そのパイ
プラインピッチを小さくできる。図5で、200は本発明の
ダイナミックメモリをパイプライン化した時の構成例で
ある。201はアドレスラッチ、202はアドレスデコーダ、
203はアドレスドライバ、204はセンスアンプとライトア
ンプ、205は入力データDIラッチ、206はライトバッフ
ァ、207はI/O線210,211の信号を増幅するI/O線アンプ、
208と209はビット線対BLと/BL、210と211はI/O線対、21
2はワード線、213はメモリセルである。

【００２３】クロックCLKは201と205と207に入力され、
２ステージパイプライン構造になっている。

【００２４】読み出し時には、201でラッチされたアド
レスはデコードされた後、ワード線212の内、一本を選
択してアサートする。ビット線BL,/BLに出力されたメモ
リセルの情報は204で増幅される。増幅されたメモリセ
ルのデータは次のクロックによって207によってラッチ
され、出力データDOとして出力される。

【００２５】上記読み出し方法をタイミングチャートで
例示したのが図５の(b)である。クロックCLKの#1で示さ
れた立ち上がりエッジでリードアドレスRa1が入力さ
れ、#2でデータRd1が出力されている。そのデータRd1は
#3では確定しているため、#1でリード要求を発行したデ
バイスあるいは回路は、レイテンシ２でダイナミックメ
モリ100からのデータを読み込むことができることにな
る。同様に、#2で入力されたリードアドレスRa2に対応
したデータRd2が#3で出力され、#4でそのデータは読み
込み可能になっている。リード要求に対して、データを
２クロック後に取り込めるため、リードレイテンシは２
である。

【００２６】書き込み時には、201でラッチされたアド
レスはデコードされた後、ワード線212の内、一本を選
択してアサートする。同時に書き込みデータは205によ
ってラッチされ、206によってビット線BL,/BLを駆動す
る。この動作によってメモリセルへの書き込みが行われ
る。

【００２７】上記書き込み方法をタイミングチャートで
例示したのが図５の(c)である。クロックCLKの#1で示さ
れた立ち上がりエッジでライトアドレスWa1が入力さ
れ、同時にライトデータWd1が#1で入力される。次のク
ロック#2までにライト動作が完了し、#2では次のライト
アドレスWa2とライトデータWd2が入力されている。ライ
ト要求をアドレス入力と同じクロックで完了できるた
め、ライトレイテンシは０である。

【００２８】上記二つの動作にはビット線BL,/BLおよび
I/O線等のプリチャージ動作は省略したが、その方法は
特に限定しない。クロックCLKの立ち上がりからワード
線のアサートまでの間におこいなってもよい。

【００２９】従来のダイナミックメモリではtRCが長い
ためにパイプライン化してもそのパイプラインピッチが
長くなってしまうという欠点があった。従来ではこの欠
点を見かけ上隠ぺいするためにマルチバンクインターリ
ーブ等の方式が使用されているが、同一バンクへのアク
セスが連続したときにはパイプラインが乱れる等の問題
があり、またバンク制御が複雑になるという欠点があっ
た。

【００３０】図6は図5のダイナミックメモリのライトレ
イテンシとリードレイテンシを同じにした場合の実施例
である。レイテンシの定義を正確にするために本願で使
用するレイテンシの定義を記述する。リードレイテンシ
とは、リード要求を行ったクロックエッジからデータを
取り込めるまでのクロックエッジまでのクロック数であ
り、ライトレイテンシとは、ライト要求を行ったクロッ
クエッジからライトデータを入力したクロックエッジま
でのクロック数である。

【００３１】221はリードアドレスラッチ、222、223、2
24はライトアドレスラッチ、225はセレクタである。矢
印付きの破線はクロック線を表し、ライトデータ制御部
２２６によって以下に示すように制御される。図５と比
較すると、アドレスラッチ201がリードアドレスラッチ2
21とライトアドレスラッチ222〜224とセレクタ225に置
き換えられている。また、アドレスラッチの入力クロッ
クと205の入力クロックはライトデータ制御部226によっ
て以下のように制御されている。

【００３２】ライトアドレスが入力されるとライトアド
レスラッチ222〜224によってそのアドレスは遅延され
る。ライトアドレスの入力から２クロック後に入力され
るライトデータは205によってラッチされており、ライ
ト準備状態となる。このライトアクセスの次にライトア
クセス要求があったタイミングで、224にラッチされて
いるアドレスと205にラッチされているデータを元にメ
モリセルにライトレイテンシ０で書き込まれる。したが
って、ライト動作はそのライトアクセスの次あるいはそ
れ以降のライトアクセス時に行われることになる。(実
際のメモリセルへのライト動作はライトアドレスとライ
トデータが揃った時点を含め、それ以降のライト要求時
に行われるということで、いわゆるディレイドライトさ
れるということである。) 図5の方式ではライトレイテ
ンシ０、リードレイテンシ２であるが、図6のような構
成で制御することで、ライトレイテンシとリードレイテ
ンシをどちらも２にできる。

【００３３】上記読み出し方法をタイミングチャートで
例示したのが図６の(b)である。読み出し方法は基本的
に図５の(b)と同様になる。すなわち、クロックCLKの#1
で示された立ち上がりエッジでリードアドレスRa1が入
力され、#2でデータRd1が出力されている。そのデータR
d1は#3では確定しているため、#1でリード要求(Ra1)を
発行した回路デバイスは、レイテンシ２で対応するデー
タ(Rd1)を読み込むことができることになる。同様に、#
2で入力されたリードアドレスRa2に対応したデータRd2
は#3で出力され、#4で読み込み可能になっている。リー
ド要求に対して、データを２クロック後に取り込めるた
め、リードレイテンシは２である。

【００３４】一方、上記書き込み方法をタイミングチャ
ートで例示したのが図６の(c)である。クロックCLKの#1
で示された立ち上がりエッジでライトアドレスWa1が入
力され、ライトアドレスラッチ222でラッチされる。#2
でライトアドレスラッチ223で、#3でライトアドレスラ
ッチ224でラッチされる。#3では同時にライトデータWd1
は入力データDIラッチ205でラッチされ、ライト準備状
態となる。#3を含んでそれ以降のライトアドレス入力時
に、Wa1とWd1のメモリセルへの書きこみが実行される。
ライトアドレス入力から２クロック目でライトデータを
取りこむため、ライトレイテンシは２である。

【００３５】言うまでないが、図６の(c)のようにライ
トレイテンシ２を実現するためには、図６の(c)の#3で
リード要求がある時を想定して、入力データDIラッチ20
5には２つまでのライトデータがラッチできる構造であ
る必要がある。その構造は特に限定しないが、FIFO構造
のバッファ等で容易に実現できる。

【００３６】このようにライトとリードのレイテンシを
合わせるように制御することで、CPUやバスマスタから
の複数のアクセス要求やリフレッシュ要求を、パイプラ
インを乱すことなくダイナミックメモリへ投入できる。
また、本発明のダイナミックメモリを使用するデバイス
・回路はリードレイテンシのみならず、ライトレイテン
シも完全に把握できる。したがって、ライトデータをリ
ードレイテンシと同じレイテンシでダイナミックメモリ
に投入するということが容易にでき、それによってリー
ドとライトが混在した場合のパイプライン充填率を高め
ることができる。特に、ダイナミックメモリの出力デー
タ線DOと入力データ線DIが、入出力データ線として共用
されている場合、入力データと出力データを時分割で分
離して伝達させる必要があるために上記効果が大きくな
る。また、いわゆるリード・モディファイ・ライトアク
セス時には、リードされたデータを用いて処理した後で
そのデータをライトする必要があるため、リードレイテ
ンシとライトレイテンシが同じである方がパイプライン
充填率を高めることができる。

【００３７】なお、図6の方式ではライトアクセス後に
実際にメモリにその情報が書き込まれるのは少なくとも
２クロック後である。したがって、ライトアクセス要求
後にライト要求した同一アドレスに対してリードアクセ
ス要求があった場合にはデータのコヒーレンシに関して
注意が必要である。これにはたとえば以下のような解決
策がある。

【００３８】(1)ライトアクセス要求(Wa1)の１クロック
後に同一アドレスにリードアクセス要求(Ra2)があった
場合、ライトアクセス要求(Wa1)に対応するライトデー
タ(Wd1)をリードアクセス要求(Ra2)に対応するリードデ
ータ(Rd2)として出力する必要がある。しかし、ライト
データ(Wd1)はまだダイナミックメモリセルには書きこ
まれていないので、リードアクセス要求(Ra2)の次のク
ロックでライトデータ(Wd1)を入力した後、さらにその
次のクロックでライトデータ(Wd1)をリードアクセス要
求(Ra2)に対応するリードデータ(Rd2)としてフォワード
して出力すればよい。

【００３９】(2)ライトアクセス要求(Wa1)の２クロック
後に同一アドレスにリードアクセス要求(Ra2)があった
場合、そのクロックで入力したライトアクセス要求(Wa
1)に対応するライトデータ(Wd1)をリードアクセス要求
(Ra2)の次のクロックでリードアクセス要求(Ra2)に対応
するリードデータ(Rd2)としてそのままフォワードして
出力すればよい。

【００４０】以上のフォワード回路を図6に付加したの
が図7である。231はアドレス比較器、232はセレクタ、2
33はラッチである。231のアドレス比較器はライトアド
レスラッチ222〜224までにされているアドレス情報と、
リード要求のあったアドレスを比較し、メモリセルへの
ライト動作の完了してないアドレスへのアクセス要求が
あった場合にはセレクタ232を用いて対応する読みだし
データを入力データDIラッチ205から223へフォワーディ
ングしている。

【００４１】なお、上記(1)と(2)の動作を実現できれば
図７の実施例の構造には限定しない。

【００４２】図５から図７等で示した本発明のダイナミ
ックメモリの、パイプライン段数およびパイプラインの
切り方については特に図示した方法に限定するものでは
ない。例えばワード線デコーダ202とワード線ドライバ2
03の間にラッチを設けてパイプライン段数を増やした
り、センスアンプ204をパイプラインラッチとして使用
してパイプライン段数を増やしてもよい。パイプライン
段数を増やした方がパイプラインピッチを短くでき、動
作周波数を高くすることができることは言うまでない。

【００４３】本発明のダイナミックメモリは破壊読み出
しで使用するために、基本的に読み出すデータの格納さ
れたメモリセルに接続されたワード線のみをアサートす
る必要がある。読み出されないでワード線のみをアサー
トすれば、そのワード線にメモリセルの内容は破壊さ
れ、かつそのメモリセルの内容はダイナミックメモリか
らも読み出されないので、このダイナミックメモリを使
用したシステム全体から消失されることになる。したが
って、一度に読み出すデータのビット幅が少なく、選択
するメモリセルの数が少ない場合、ワード線を多くのサ
ブワード線に分割し、読み出すデータの格納されたメモ
リセルに接続されたワード線だけをデコードしてアサー
トする必要がある。（以下、これをワード線分割の課題
と呼ぶ）このワード線の分割は面積増加につながる。し
かし、一度に読み出すメモリセルの数を多くするように
すれば、ワード線を分割しても分割数を少なくできるた
め、面積増加にならない。これには以下のような方法が
ある。

【００４４】(1)キャッシュメモリ110はダイナミックメ
モリ100と同一半導体チップ上に集積すれば、ダイナミ
ックメモリを格納するパッケージのピン数ネックが無い
ためにキャッシュメモリのラインサイズを大きくして、
一度に選択する選択メモリセルの数を増やすことができ
る。極端な例ではキャッシュメモリのメモリセルをセン
スアンプと並列にレイアウトしてもよい。ダイナミック
メモリ100とキャッシュメモリ110の間のデータ幅を大き
くして(例えば1024ビット)、それらの集積されている半
導体チップと外部とのデータ幅はそれよりも小さいデー
タ幅(例えば32ビット)にしてもよい。パッケージのピン
数ネックを回避して、上記ダイナミックメモリ100の面
積増加を抑えることができる。

【００４５】(2)キャッシュメモリ110をCPUの1次キャッ
シュあるいは2次キャッシュを用いて実現するなどして
ダイナミックメモリ100とは別チップにした場合には、
キャッシュメモリ110とダイナミックメモリ100間だけの
データ転送サイズを多くする。例えばキャッシュメモリ
110をCPUの2次キャッシュで実現した場合、2次キャッシ
ュのラインサイズを大きくすればよい。

【００４６】また、本発明のダイナミックメモリに格納
されているデータはキャッシュメモリ110あるいはダイ
ナミックメモリ100中に存在する。したがって、これら
のメモリシステムに対して複数のバスマスタがある場
合、いわゆるコヒーレンシの問題が生じるが、例えば以
下のようにしてこの問題を解決できる。

【００４７】(1)キャッシュメモリ110とダイナミックメ
モリ100が同一半導体チップ上に集積されており、その
チップへのアクセスはキャッシュメモリ110を通しての
み行われるのであれば、ダイナミックメモリ100への直
接のアクセスは有り得ないのでコヒーレンシの問題は生
じない。

【００４８】(2)キャッシュメモリ110とダイナミックメ
モリ100が別チップ上に形成された場合、キャッシュメ
モリ110をCPUの1次キャッシュあるいは2次キャッシュを
用いて実現すればよい。ダイナミックメモリ100には直
接複数のCPUからのアクセスが可能になるが、CPUや1次
キャッシュあるいは2次キャッシュコントローラに内蔵
しているMESIプロトコル等を用いたスヌーピング機能等
のコヒーレンシ補償方法をそのまま使用できる。ダイナ
ミックメモリ100からデータを読み出した場合にはその
データのエントリのValidビットはセットされるため、M
ESIプロトコルが他のCPUの該当エントリアクセスをモニ
タしてくれる。

【００４９】図8はキャッシュメモリ110が使用できない
場合の本発明の完全パイプライン化したダイナミックメ
モリの実施例である。前記のように本発明のダイナミッ
クメモリは破壊読み出しである。したがって、読み出し
たデータはダイナミックメモリ内には存在しなくなる。
図8ではダイナミックメモリをパイプライン化して、読
み出した(Ra1,Rd1)直後に同一アドレスに読み出したデ
ータの書き込み動作(Wa1,Wd1)を行っている。(A)は図5
の実施例を使用した場合の波形である。(B)は図6あるい
は図7で示したディレイドライト方式を用いた場合の実
施例を使用した場合の波形である。前記のように図6あ
るいは図7の方式を使うと#3で新しいアクセス要求(Ra2)
を受け付けることができるために、アクセスオーバーヘ
ッドを1クロックに抑えることができる。なお、複数の
バスマスタがあった場合、コヒーレンシを補償するため
に、上記再書き込みのための連続リードライト動作のう
ちのライトアクセスは最優先で行う必要がある。（以
下、このパイプラインを用いた破壊読み出しメモリセル
のデータ保持手法を、パイプライン再書き込み手法と呼
ぶ。） 図8の方法はキャッシュメモリ110が使用できない場合の
みならず、キャッシュメモリ110にValidビット制御が使
用できない場合でも使用できる。さらに、キャッシュメ
モリ110が命令キャッシュであるときにも使用できる。

【００５０】図1のキャッシュメモリ110はダイナミック
メモリ100と同一半導体チップ上に集積してもよいが、
別チップにしてもよい。

【００５１】また、ダイナミックメモリ100をCPUの主記
憶として使用する場合、キャッシュメモリ110はCPUの1
次キャッシュとして実現するのが最適である。あるいは
また、CPUの1次キャッシュと2次キャッシュからなるメ
モリシステムとして実現してもよい。この場合、ダイナ
ミックメモリ100から読み出されたデータは1次キャッシ
ュに書き込まれ、1次キャッシュから前記データが消去
される際には、前記データが2次キャッシュへ書き込ま
れ、2次キャッシュから前記データがリプレース際に、
前記データがダイナミックメモリ100に書き戻されるよ
うに制御するのが最適である。前記のようにキャッシュ
メモリ110をCPUの1次キャッシュあるいは2次キャッシュ
と兼ねることで面積効率を高くできる。

【００５２】また、キャッシュメモリ110の数は限定し
ない。あるいはキャッシュメモリ１１０の中に複数のメ
モリ階層を持っていてもよい。命令キャッシュとデータ
キャッシュのように二つあってもよい。データキャッシ
ュの場合には図１で記述したValidビットを使用したア
クセス方法を使用し、命令キャッシュの場合には図8で
記述した方法を用いてリードアクセス後にライトアクセ
スすればよい。あるいは、ダイナミックメモリ100に二
つのモードも設け、本発明のダイナミックメモリ形式で
アクセスするモードと従来のダイナミックメモリ形式で
アクセスするモードを持っていてもよい。アクセス効率
がよいモードをアクセス内容によって選択すれば、より
効率的にダイナミックメモリ100を使用することができ
る。

【００５３】以上の実施例ではValidビットを使用して
例を示したが、Validビットの有無は特に限定しない。
また、キャッシュメモリ110のラインサイズ、ウェイ
数、容量等も特に限定しない。ダイナミックメモリ100
から破壊読み出しされたデータがキャッシュメモリ110
に格納され、キャッシュメモリ110から追い出されたデ
ータがダイナミックメモリ100に格納されるようにすれ
ばよい。２つ以上のキャッシュメモリがある場合には、
それらのキャッシュメモリとダイナミックメモリの中で
データが常にあるように制御すればよい。要はダイナミ
ックメモリを破壊読み出し、読み出したデータがダイナ
ミックメモリを使用しているシステム全体の読み出した
ダイナミックメモリ以外のメモリ（本発明で言うキャッ
シュメモリ）に格納するように制御すればシステム構成
は特に限定しない。

【００５４】また、ダイナミックメモリ100の数も限定
しない。複数のダイナミックメモリチップに対して本発
明の方式を適用してもよいし、複数のダイナミックメモ
リチップの一部のダイナミックメモリに本発明の方式を
適用してもよい。

【００５５】さらに、キャッシュメモリ110のメモリセ
ルの構造は特に限定しない。キャパシタンスに電荷をた
めてデータを記憶するダイナミック型でもよいし、ポリ
抵抗あるいはTFTをもちいたSRAMメモリセルあるいは６
つのMOSトランジスタを用いた完全CMOS SRAMメモリセル
でもよい。

【００５６】以上の実施例１による発明を要約すれば下
記の通りである。

【００５７】(1)複数のワード線と複数のビット線の交
点に設けられた複数のダイナミック型メモリセルと、前
記複数のビット線のそれぞれに対応して設けられた複数
のセンスアンプと、前記複数のセンスアンプそれぞれに
対応して設けられた複数の入出力線を有するダイナミッ
クメモリを含む半導体装置において、前記ダイナミック
メモリは、読み出し動作時に、前記ワード線を選択して
対応する前記ダイナミック型メモリセルの信号を対応す
る前記複数のビット線に読み出した後、前記読み出し信
号の前記ダイナミック型メモリセルへの再書き込み期間
に移行せずに、前記複数のセンスアンプが前記ビット線
に読み出された信号を前記入出力線上で増幅した後、前
記複数のビット線がプリチャージされる。（第１読み出
しモード） (2)さらに前記ダイナミックメモリは、対応するビット
線にライトアンプをさらに備え、前記ダイナミック型メ
モリセルへの書き込み動作時に、対応する前記ワード線
を選択する直後あるいは直前あるいは同時に前記ライト
アンプは書き込み信号を対応する前記ビット線に出力し
て、前記ダイナミック型メモリセルへ信号を書き込む。
（第１書き込みモード） (3)また、上記(1)から(2)の半導体装置はスタティック
型メモリセルによって構成された少なくとも一つのキャ
ッシュをさらに備え、前記ダイナミックメモリからのデ
ータの読み出し動作において、前記読み出し方法で前記
ダイナミックメモリからデータを読み出し、前記データ
は少なくとも一つの前記キャッシュに書き込まれ、前記
全てのキャッシュから前記データが消去される際には、
前記データが前記ダイナミックメモリへ書き戻す。

【００５８】(4)上記(1)から(3)に記載のダイナミック
メモリダイナミックメモリを含む半導体装置において、
複数のワード線のうち、アクセスすべきワード線を選択
するためのロウアドレスを受けるアドレスラッチ回路を
備え、前記アドレスラッチ回路は、所定周期を有する第
１のクロック信号の変化点毎に前記ロウアドレスをラッ
チする。

【００５９】(5)さらに(4)のパイプライン化されたダイ
ナミックメモリは、第１書き込みアクセス時に入力され
る第１書き込みアドレスと第１書き込みデータが入力さ
れるライト遅延回路をさらに有し、前記第１書き込みア
クセスに対応する前記ダイナミック型メモリセルへの書
き込み動作は、第１書き込みアクセスに続く第２書き込
みアクセス時にライト遅延回路に格納されている前記第
１書き込みアドレスと前記第１書き込みデータに対して
行う。

【００６０】(6)また(5)のダイナミックメモリは、アド
レス比較器を有するフォワード回路をさらに備え、読み
出しアクセスにおいて、前記フォワード回路は、入力さ
れる読み出しアドレスを前記第１書き込みアドレスと前
記アドレス比較器により比較し、第１書き込みアクセス
と第２書き込みアクセスの間に前記第１書き込みアドレ
スと同じアドレスの読み出しアクセスがあった場合に
は、第１書き込みデータを前記読み出しアクセスに対応
する読み出しデータとして出力する。

【００６１】＜実施例２＞本発明のパイプライン化した
DRAM（PDRAM）の、より具体的な実施例を図９に示す。M
0はNMOSトランジスタで、キャパシタC0と共にメモリセ
ルMC1を構成している。BL1〜BLnはビット線、WL1〜WLm
がワード線で、上記メモリセルはワード線とビット線の
交点の接続されている。（なお、例えば「超ＬＳＩメモ
リ」、伊藤清男著、培風館、１９９４発行の９０頁に記
述されているような折り返し型ビット線配置方法では、
ビット線とワード線の交点にかならずメモリセルが接続
されているとは限らない。本発明では特にこれらのビッ
ト線配置方法は図９のものに限定するものではない。）
RAMPはリードアンプ、WAMPはライトアンプ、LX-DECは
ワード線デコーダ（ワード線ドライバ回路を含む）であ
る。SARY1〜SARYxは上記した回路等で構成されたサブア
レイである。WDATALはライトデータラッチ、RDATALはリ
ードデータラッチ、WSELはライトデータセレクタ、RSEL
はリードデータセレクタ、Y-DECはＹデコーダ（Ｙドラ
イバも含む）、Y-ADRLはＹアドレスラッチ、GX-DECはグ
ローバルワード線デコーダ（グローバルワード線ドライ
バを含むロウデコーダ）、X-ADRLはＸアドレスラッチ
（ロウアドレスラッチ回路）、CRLはタイミング制御回
路、GWL1〜GWLzはグローバルワード線、DI1〜DInは入力
データ、DO1〜DOnは出力データ、ADDはアドレス（アド
レスはマルチプレクスされずに入力される）、WEはライ
トイネーブル、CLKはクロック、VPLはプレート電圧であ
る。

【００６２】入力されたアドレスADDは、クロックCLKの
周期ごとにX-ADRLとY-ADRLでラッチされ、GX-DECとY-DE
Cでデコードされる。GX-DECでデコードした結果、グロ
ーバルワード線GWL1〜GWLzのうち一本が選択される。Y-
DECはデコードした結果、サブアレイSARY1〜SARYxのう
ち一つを選択する。LX-DECにはグローバルビット線GWL1
〜GWLzとY-DECのデコード結果が入力され、選択された
サブアレイの中のワード線WL1〜WLmのうちの一本を選択
して駆動する。ワード線によって選択されるメモリセル
の数は、出力あるいは入力データ本数nと同じである。

【００６３】読み出し時には、選択されたn個のメモリ
セルからの記憶情報をn個のリードアンプRAMPで増幅す
る。増幅したn本のデータDO1a〜DOnaは、リードデータ
セレクタRSELに入力される。RSELはＹデコーダY-DECの
から入力されるデコード信号に応じて、サブアレイSARY
1〜SARYxからそれぞれ出力されるn本のデータDO1a〜DOn
aを、リードデータラッチRDATALのn本の入力に選択して
接続する。リードデータラッチRDATALに転送されたn本
のデータは、クロックCLKに従ってリードデータラッチR
DATALラッチされて、DO1〜DOnとしてパイプラインダイ
ナミックメモリPDRAMの外に出力される。

【００６４】書き込み時には、入力データDI1〜DInはク
ロックCLKに従ってライトデータラッチRDATALでラッチ
され、ライトデータセレクタWSELに入力される。ライト
データセレクタWSELは、ＹデコーダY-DECから入力され
るデコード信号に応じて書き込み動作を行うサブアレイ
を選択し、ライトデータセレクタWSELからのn本のデー
タを、サブアレイSARY1〜SARYxのn本の入力DI1a〜DIna
に選択して接続する。

【００６５】入力されたn本のデータDI1a〜DInaは、書
き込み増幅器WAMPによって増幅され、ビット線を介して
選択されたn個のメモリセルに記憶情報として書き込ま
れる。

【００６６】図９の実施例の構造で、クロックCLKの周
期内の所定の期間だけワード線WL1からWLmをパルス駆動
することによって、図３の(a)あるいは(b)で示した動作
が実現できる。また、前記したように、再書き込みを行
っていないために上記ワード線のパルス幅を短くするこ
とができ、それによって決定されるパイプラインピッチ
（クロックCLKの周期）を短くすることができる。図９
の構造は基本的に図５の(a)の実施例の構造と同じであ
るため、読み出し方法および書き込み方法をタイミング
チャートで書くと、図５の(b)や(c)と同じになる。

【００６７】なお、図９では前記したワード線分割の課
題を、ワード線をグローバルワード線GWL1〜GWLmとワー
ド線WL1〜WLmとに階層化することで解決している。ここ
ではグローバルワード線GWL1〜GWLmとワード線WL1〜WLm
の本数は同じ本数であるが、Ｙデコーダのデコードアド
レスビット数を増やせば、グローバルワード線GWL1〜GW
Lmの本数をm本よりも減らすこともできる。

【００６８】なお、図９ではWAMPとRAMPの具体的な回路
図例は示していないが、例えばWAMPには図４の303を使
用することができ、RAMPには図４の302を使用すること
ができる。また、図９ではWAMPとRAMPはビット線の両端
に配置されているが、これは図面を見やすくするための
処置であって、実際の回路のレイアウト配置はこの配置
に限定されるものではない。WAMPとRAMPを図４の303と3
02のようにビット線の一端に接続するように配置しても
よい。また、その場合、構成によってはライトデータセ
レクタWSELとリードデータセレクタRSELは共有できる場
合があることは言うまでない。さらにまた、RAMPやWAMP
の両端にビット線を接続して、それぞれのビット線上に
メモリセルを接続する、いわゆるシェアドセンスアンプ
方式を用いてもよい。上記のように、ビット線構造やRA
MP、WAMP構造は、特に図９に図示したものに限定しな
い。その他、図９では、図４の301で示されたプリチャ
ージ回路は特に図示していないが、これも図面を見やす
くするための処置であって、適所にプリチャージ回路等
のメモリ回路動作に必要な回路を付加してもよいことは
言うまでない。

【００６９】＜実施例３＞次に、図９等で示したパイプ
ライン化したダイナミックメモリを使用した、リフレッ
シュフリーダイナミックメモリ（RFPDRAM）の実施例を
説明する。

【００７０】図１０がRFPDRAMの実施例を示す図であ
る。PDRAMが図９等で示したパイプラインダイナミック
メモリに相当する。ASEL、DISEL、WESELはそれぞれセレ
クタ、RFADDGはリフレッシュアドレスジェネレータ、RF
DATLはリフレッシュデータラッチ（データラッチ回
路）、REFSEQはリフレッシュシーケンサ、FF1はフリッ
プフロップであり、それらの回路等でアクセス制御回路
ACCRLを形成している。ここで、フリップフロップFF1
は、一般に言うフリップフロップであり、出力Qは図面
の記号で三角印で示されたクロック入力に入力されたク
ロックが、"L"から"H"に遷移した時点の入力Dを記憶し
てQに出力し、それ以外の状態ではQ出力を維持する。

【００７１】ADD、DI、DOはそれぞれPDRAMのアドレスお
よびデータの入力、出力端子であり、それぞれPDRAMの
容量と入出力ビット数に応じた所定のビット数で構成さ
れている。一方、EADD、EDI、EDOはそれぞれRFPDRAMの
アドレスおよびデータの入力、出力端子であり、それぞ
れの端子のビット数はPDRAMのADD、DI、DOと同じビット
数で構成されている。また、WEおよびEWEはそれぞれPDR
AMと、RFPDRAMへのライトイネーブル信号を示してい
る。CLK、CLK1、CLK2はクロック信号あるいはクロック
端子を示している。

【００７２】リフレッシュフリーダイナミックメモリRF
PDRAMに入力されるアドレスEADDは、セレクタASELにリ
フレッシュアドレスジェネレータRFADDGの出力RFADDと
ともに入力され、セレクタ信号P1の値によってPDRAMの
アドレスADDに選択接続される。また同様に、RFPDRAMに
入力される入力データDIは、セレクタDISELにリフレッ
シュデータラッチRFDATLの出力RFDATとともに入力さ
れ、セレクタ信号P1の値によってPDRAMの入力データDI
に選択接続される。さらに、RFPDRAMに入力されるライ
トイネーブル信号EWEは、セレクタWESELにリフレッシュ
シーケンサREFSEQの出力RFWEとともに入力され、セレク
タ信号P1の値によってPDRAMのライトイネーブル信号WE
に選択接続される。PDRAMの出力データDOはRFPDRAMの出
力データEDOとリフレッシュデータラッチRFDATLに入力
される。REFSEQはRFPDRAMに入力されるクロックCLK1お
よびCLK2を用いて、リフレッシュアドレスジェネレータ
RFADDGおよびリフレッシュデータラッチRFDATLとP1を制
御することで、PDRAMのリフレッシュ動作に必要な制御
を行う。図１１に動作例のタイミングチャートを示す。

【００７３】クロックCLK1はクロックCLK2の２倍の周波
数のクロックであり、その立ち上がりタイミングは一致
している。EADD、EDI、EDO、EWE等に接続されたRFPDRAM
を使用するデバイスや回路等(簡単のため図１９には図
示していない。以下、これを外部デバイスと呼び、その
外部デバイスからRFPDRAMへのアクセス要求を外部アク
セス要求と呼ぶ。)からの外部アクセス要求は、CLK2の
立ち上がりタイミングで取りこまれる。図１０のFF1の
出力P1はCLK2の立ち上がりタイミングで"H"になってい
るため、CLK2の立ち上がりタイミングで取りこまれたア
クセス要求はそのままPDRAMに伝送されて処理される。
ここでは、#1でリード要求(Ra1)、#3でライト要求(Wa
2)、#5でリード要求(Ra3)、#7でリード要求(Ra4)、#9で
リード要求(Ra5)が外部アクセス要求として取りこま
れ、それらのアクセス要求に対応して、RFPDRAMは、#3
でリードデータ(Rd1)出力確定、#3でライトデータ(Wd2)
入力、#7でリードデータ(Rd3)出力確定、#9でリードデ
ータ(Rd4)出力確定、#11でリードデータ(Rd5)出力確定
している。リードに関しては、CLK1の周波数換算でレイ
テンシ２、CLK2の周波数換算でレイテンシ１で、ノーウ
エイトで出力されている。ライトに関しては、レイテン
シ０である。

【００７４】上記したように、パイプラインダイナミッ
クメモリPDRAMへの外部アクセス要求は、CLK1周期換算
では２周期に１回の割合でしか発生しないことになる。
図１１では、#1、#3、#5、#7、…のように、奇数番目の
クロック立ち上がりエッジでのみ外部アクセス要求が発
生する。PDRAMは完全パイプライン化されているため、P
DRAMへのアクセス要求はCLK1周期で毎サイクル行うこと
ができる。それに対して、図１０の構成では上記したよ
うに、外部アクセス要求はCLK1周期でたかだか２周期に
１回しか発行されない。これらの外部アクセス要求の合
間（#4、#6、#8、#10、…で示されるパイプラインの空
きスロット）にアクセス制御回路ACCRLがPDRAMへリフレ
ッシュ動作のためのアクセス要求を発行する。以下、そ
の方法を図１１を用いて詳しく説明する。

【００７５】アクセス制御回路ACCRLは、パイプライン
ダイナミックメモリPDRAM内に記憶された情報が消去さ
れないように、ある時間間隔でリフレッシュ要求をPDRA
Mに発行する。図１１では、リフレッシュアドレスジェ
ネレータRFADDGによって発生されたリフレッシュアドレ
スRFADDに対して、#4でリード要求(Ra0)を発行し、#6で
そのリードデータ(Rd0)を受け取り、リフレッシュデー
タラッチRFDATLに格納する。次に、#8では先ほどのリー
ド要求した同じアドレスにライト要求(Wa0)を発行し、R
FDATL に格納されているデータ(Wd0)を書きこんでい
る。上記動作によって、PDRAM内のメモリセルの再書き
込みが実行される。その後、RFADDGはRFADDをカウント
アップする。この動作が所定時間間隔でリフレッシュシ
ーケンサREFSEQによって繰り返されることで、PDRAM内
の全メモリセルのリフレッシュ動作が行われる。

【００７６】上記実施例により、キャパシタンスに溜ま
った電荷によって情報を記憶するダイナミック型メモリ
に特有なリフレッシュ動作を、ダイナミックメモリを使
用するデバイスや回路等から完全に隠蔽できる。また、
アクセス速度（ここではレイテンシのこと。）について
も本来のパイプラインダイナミックメモリPDRAMと同じ
性能が得られる。（図１１の実施例ではリードレイテン
シはCLK1周期換算で２であり、速度劣化していない。）
一方、RFPDRAMへ発行できる最高アクセス要求頻度(freq
1)は、PDRAMが本来受け付けることが可能な最高アクセ
ス頻度(freq)の半分になってしまっている。しかし、パ
イプライン化によってPDRAMのパイプライン周波数(CLK1
の周波数)は十分に高速化できるため、RFPDRAMへのアク
セス要求頻度(freq1)も問題のないレベルまで高速化で
きる。たとえば、リフレッシュフリーダイナミックメモ
リRFPDRAMを使用する外部デバイスとして、マイクロプ
ロセッサが300MHzで動作している場合、CLKを600MHz、C
LK1を300MHzで使用できる。

【００７７】図９〜図１１ではパイプラインダイナミッ
クメモリPDRAMのリードレイテンシが２、ライトレイテ
ンシが０の場合の例を示したが、上記リフレッシュの隠
蔽手法は特にこのレイテンシの場合に使用が限定される
ものではないことは言うまでない。ただし、PDRAMのCLK
1周期換算したレイテンシをLとした場合、外部アクセス
要求に対するデータの授受がCLK2周期で行われるとすれ
ば、CLK1周期換算のレイテンシL1は、L/2で小数点以下
を切り上げた数になる。したがって、外部アクセス要求
に対するデータの授受のCLK1周期換算レイテンシは、L
が奇数の場合には、L+1になる。

【００７８】＜実施例４＞リフレッシュの隠蔽手法は、
特に図１１で示した方法に限定するものではない。図１
１の実施例では、PDRAMのパイプライン周期を外部アク
セス要求の周期の半分にし、外部アクセス要求はダイナ
ミックメモリのパイプラインクロックCLK1に対して、#
1、#3、#5、#7、…の位相に限定することで、CLK1に対
して、#4、#6、#8、#10の位相でリフレッシュ動作を行
う機会を得ている。すなわち、外部アクセス要求の位相
と、リフレッシュ動作に伴うアクセス要求の位相を、異
なる位相に限定して両者の衝突を避けている。このよう
に異なる位相で両者のアクセスを制御することで、両者
のアクセス衝突を避ければよい。

【００７９】さらにまた、PDRAMのパイプライン周期を
外部アクセス要求の周期よりも短くしすれば、外部アク
セス要求が絶え間無く発行されていても、PDRAMのリフ
レッシュ機会を確実に得ることができる。すなわち、図
１１の実施例のようにのパイプライン周波数CLK1と、外
部アクセス要求を受け付ける周期に対応するクロック信
号CLK2の周波数の比は、特に2倍でなくてもよい。例え
ばCLK1の周波数とCLK2の周波数の比は、1よりも大きな
有理数であればよく、3/2倍でもよい。この場合、CLK2
周期で毎周期外部アクセス要求がRFPDRAMに発行された
場合でも、CLK1周期換算で3周期に1回はPDRAMへの外部
アクセス要求がない期間が存在することになる。また、
先の周波数比が1000/999倍であった場合、CLK1周期換算
で1000周期に1回はPDRAMへの外部アクセス要求がない期
間が存在することになる。リフレッシュシーケンサREFS
EQは、外部アクセス要求のないタイミングでリフレッシ
ュに必要なアクセス要求をPDRAMに発行すればよい。一
般にリフレッシュ周期は外部アクセス要求の周期に比べ
て長いために、CLK1の周波数とCLK2の周波数の比が1000
/999倍程度しか異なっていなくても、CLK1の周波数は十
分に高速にできるために、十分な周期でリフレッシュ動
作を行うことができる。

【００８０】例として図１２および図１３に、CLK1の周
波数とCLK2の周波数比が3/2の場合のより詳しい実施例
を示す。図１２の実施例は、図１０の実施例と比較する
と以下の２点が異なっている。(1)図１０のセレクタASE
L、DISEL、WESELのセレクト信号P1を発生するフリップ
フロップFF1を生成する回路が、図１２ではフリップフ
ロップFF2、FF3、FF4で構成されており、P3がセレクタA
SEL、DISEL、WESELのセレクト信号になっている。(2)EA
DD、EDI、EDO、EWEはそれぞれフリップフロップFF5、フ
リップフロップFF6、ラッチTL1、フリップフロップFF7
を介してセレクタASEL、セレクタDISEL、のDO端子、セ
レクタWESELに接続されている。ここで、ラッチTL1は、
出力Qはクロック入力Eが"H"になっている限りDに入力さ
れたデータに従う。クロック入力Eが"L"になると、出力
Qはクロック入力Eが"H"になるまでQ出力を維持する。図
１０の場合と同様に、リフレッシュシーケンサREFSEQは
RFPDRAMに入力されるクロックCLK1およびCLK2を用い
て、リフレッシュアドレスジェネレータRFADDGおよびリ
フレッシュデータラッチRFDATLとP2、P3を制御すること
で、PDRAMのリフレッシュ動作に必要な制御を行う。図
１３に動作例のタイミングチャートを示す。

【００８１】クロックCLK1はクロックCLK2の1.5倍の周
波数のクロックであり、図１３で示されるような位相関
係になっている。外部アクセス要求は、図１１の場合と
同様にフリップフロップFF5、FF6、FF7によってCLK2の
立ち上がりタイミングで取りこまれる。セレクタASEL、
DISEL、WESELのセレクト信号P3は、図１３で示されたよ
うな波形になるため、CLK2の立ち上がりタイミングで取
りこまれた外部アクセス要求は、そのタイミング以降の
CLK1の立ち上がりタイミングでパイプラインダイナミッ
クメモリPDRAMに投入される。ここでは、CLK2の#1でリ
ード要求(Ra1)、#2でライト要求(Wa2)、#3でリード要求
(Ra3)、#4でリード要求(Ra4)、#5でリード要求(Ra5)が
外部アクセス要求として取りこまれ、CLK1の#2でリード
要求(Ra1)、#3でライト要求(Wa2)、#5でリード要求(Ra
3)、#6でリード要求(Ra4)、#8でリード要求(Ra5)が、PD
RAMに取りこまれる。それらのアクセス要求に対応し
て、RFPDRAMは、CLK1の#4でリードデータ(Rd1)出力確
定、#3でライトデータ(Wd2)入力、#7でリードデータ(Rd
3)出力確定、#8でリードデータ(Rd4)出力確定、#10でリ
ードデータ(Rd5)出力確定している。それぞれのリード
データは、図１３に示したP2のクロックが入力されたラ
ッチTL1を介して、CLK2の#3でリードデータ(Rd1)出力確
定、#5でリードデータ(Rd3)出力確定、#6でリードデー
タ(Rd4)出力確定、#7でリードデータ(Rd5)出力確定され
た状態で出力される。リードに関しては、CLK2の周波数
換算でレイテンシ２、CLK1の周波数換算でレイテンシ３
で、ノーウエイトで出力されている。ライトに関して
は、レイテンシ０である。

【００８２】上記したようの、パイプラインダイナミッ
クメモリPDRAMへの外部アクセス要求は、CLK1周期換算
では３周期に２回の割合でしか発生しないことになる。
図１３では、CLK1の#2、#3、#5、#6、…のように、３回
に２回のクロック立ち上がりエッジでのみ外部アクセス
要求に対するアクセス要求が発生する。PDRAMは完全パ
イプライン化されているため、PDRAMへのアクセス要求
はCLK1周期で毎サイクル行うことができる。それに対し
て、図１２や図１３の構成では上記したように、外部ア
クセス要求はCLK1周期でたかだか３周期に２回しか発行
されない。これらの外部アクセス要求の合間（CLK1の#
4、#7、…で示されるパイプラインの空きスロット）に
アクセス制御回路ACCRLがPDRAMへリフレッシュ動作のた
めのアクセス要求を発行する。以下、その方法を図１３
を用いて詳しく説明する。

【００８３】アクセス制御回路ACCRLは、パイプライン
ダイナミックメモリPDRAM内に記憶された情報が消去さ
れないように、ある時間間隔でリフレッシュ要求をPDRA
Mに発行する。図１３では、リフレッシュアドレスジェ
ネレータRFADDGによって発生されたリフレッシュアドレ
スに対して、CLK1の#4でリード要求(Ra0)を発行し、CLK
1の#6でそのリードデータ(Rd0)を受け取り、リフレッシ
ュデータラッチRFDATLに格納する。次に、CLK1の#7では
先ほどのリード要求した同じアドレスにライト要求(Wa
0)を発行し、リフレッシュデータラッチRFDATL に格納
されているデータ(Wd0)を書きこんでいる。上記動作に
よって、PDRAM内のメモリセルの再書き込みが実行され
る。その後、リフレッシュアドレスジェネレータRFADDG
はリフレッシュアドレスRFADDをカウントアップする。
この動作が所定時間間隔でリフレッシュシーケンサREFS
EQによって繰り返されることで、PDRAM内の全メモリセ
ルのリフレッシュ動作が行われる。

【００８４】図１１や図１２で示した場合と同様に、図
１２および図１３で示した実施例によって、キャパシタ
ンスに溜まった電荷によって情報を記憶するダイナミッ
ク型メモリに特有なリフレッシュ動作を、ダイナミック
メモリを使用するデバイスや回路等から完全に隠蔽でき
る。アクセス速度（ここではレイテンシのこと。）につ
いてはリードレイテンシがCLK1換算で３、CLK2換算で２
となる。リードレイテンシが、PDRAMの本来のレイテン
シから１だけ増加するだけで、リフレッシュを完全に隠
蔽できている。

【００８５】上記以外の方法でも、完全パイプライン化
されているという特徴により、外部アクセス要求の合間
にリフレッシュのためのリード要求とライト要求を繰り
返してリフレッシュを行うことができる。その他、完全
パイプライン化されているという特徴を用いれば、外部
アクセス要求を乱すことなく種々の方法のリフレッシュ
手段があり得る。種々のリフレッシュ手法を組み合わせ
てもよい。当然、外部アクセス要求とリフレッシュ要求
が衝突した場合に、外部アクセス要求を遅延させること
が許されるのであれば、さらに様々なリフレッシュ手法
があり得ることは言うまでない。

【００８６】＜実施例５＞図１０や図１２で示したリフ
レッシュフリーダイナミックメモリRFPDRAMの実施例で
は、クロックCLK1とCLK2を外部から入力しているが、特
にそのクロック供給形態に限定するものではない。CLK2
をCLK1から分周回路等を用いて生成してもよいし、CLK2
からCLK1をPLL（フェーズ・ロックド・ループ）等の逓
倍回路（クロック・ダブラー）を用いて生成してもよ
い。図１４に図１０にPLLを用いた場合のクロック分配
系をを付加した場合の実施例を示す。CLKGENはクロック
発生回路で、ここではPLL構造で構成されたクロックダ
ブラーである。CLKSYSはPDRAM内のクロック分配系を示
しており、特に限定しないが、いわゆるＨツリー方式の
クロック分配系を用いている。406のように三角の記号
で示したものはクロックバッファで、405a〜405gで示さ
れたCLK1を用いるラッチ回路(ここでは、ラッチやフリ
ップフロップあるいはセレクタ等のクロックを使用する
回路を代表してラッチ回路と記している。)にゼロスキ
ューでCLK1を分配している。そのCLK1はクロック発生手
段403にもラッチ回路405a〜405gと同位相でCLK1aとして
分配されている。さらにクロック発生回路CLKGENにはク
ロックCLK2も入力されている。クロック発生回路CLKGEN
はPLL構造を持っているため、位相比較回路を備え、(1)
CLK1aの位相とCLK2aの位相は同じで、(2)CLK1aの周波数
はCLK2の周波数の２倍、という条件を持たすようにCLK1
を発生する。

【００８７】上記したように、PDRAM内において、クロ
ック分解系を用いてゼロスキューで分配されているCLK1
をクロック発生回路にCLK1aとして同じくゼロスキュー
でフィードバックすることで、RFPDRAMに入力されるCLK
2の位相と、405a〜405gのラッチ回路が受け取るCLK1の
位相を、同じ位相にすることができる。これにより、AD
D、EADD、DO、EDO、DI、EDI、WE、EWE等の各種信号のセ
ットアップマージンやホールドマージンを確保しやすく
なり、PDRAMをより高い周波数で動作させることができ
る。特にPDRAMの面積が大きくなった場合、クロック発
生回路CLKGENの出力点でのクロックと、405a〜405gのラ
ッチ回路が受け取るクロックとの間に大きなディレイが
生じるために、上記実施例の方法の効果が大きくなる。

【００８８】なお、図１４で示したクロック発生回路は
PLL構造に限定しない。DLL（ディレイ・ドックド・ルー
プ）やSMD（シンクロナス・ミラー・ディレイ）等の構
造でもよい。入力される二つのクロック位相を一致させ
て、所望の周波数のクロックを発生できる回路であれば
その構造は限定しない。

【００８９】＜実施例６＞実施例３や実施例４のリフレ
ッシュ隠蔽方法におけるリフレッシュ処理は、リフレッ
シュ以外のPDRAMへのアクセスに対する処理でも用いる
ことができる。例えば、図８で示したパイプライン再書
き込み手法の再書き込みアクセスに対しても用いること
ができる。すなわち、PDRAMの実力で決まるパイプライ
ン周波数よりも外部アクセス周波数が小さくなるような
仕様でPDRAMを使用し、余った時間に上記再書き込み動
作を行えばよい。キャッシュ110を用いないで、破壊読
み出しメモリセルを用いたダイナミックメモリの完全高
速パイプライン化が実現できる。

【００９０】なお、パイプライン段数およびパイプライ
ンの切り方については、図９や、後述する図１５の方法
に限定するものではない。例えばワード線デコーダLX-D
ECにクロックCLKを入力してラッチ機能を設けたりして
パイプライン段数を増やしたり、リードアンプRAMPやラ
イトアンプWAMPをパイプラインラッチとして使用してパ
イプライン段数を増やしてもよい。パイプライン段数を
増やした方がパイプラインピッチを短くでき、動作周波
数を高くすることができることは言うまでない。

【００９１】さらにまた、以上のパイプラインダイナミ
ックメモリPDRAMの実施例では、メモリセルからの出力
データをPDRAM外に出力する際にラッチ（以下、出力ラ
ッチと呼ぶ）を介して出力している例を示した。例え
ば、図９の実施例では、出力ラッチとしてリードデータ
ラッチRDATLが具備されている。しかし、本発明のリフ
レッシュ隠蔽方法の実現にはこの出力ラッチの有無は特
に限定しない。すなわち、フロー・スルー(Flow-Throg
h)形式の、同期式ダイナミックメモリにも適用できる。
もちろん、出力ラッチの有無によってレイテンシが変わ
るのは言うまでない。

【００９２】また、図９の実施例において、図６や図７
の実施例で例示したようなディレイドライト機能を付加
することもでき、その場合でも図１０から図１４で示し
た本発明のリフレッシュ隠蔽方法が少量の回路を追加す
るだけで実現できることは言うまでない。ライトレイテ
ンシとリードレイテンシを合わせるように制御すること
で、CPU等の複数のバスマスタからの複数のアクセス要
求やリフレッシュ要求を、パイプラインを乱すことなく
ダイナミックメモリへ投入できる。図９では出力データ
線DOと入力データ線DIが分かれている形式であるが、出
力データ線DOと入力データ線DIが、入出力データ線とし
て共用されている場合、入力データと出力データを時分
割で分離して伝達させる必要があるためにディレイドラ
イト機能の効果が大きくなる。また、いわゆるリード・
モディファイ・ライトアクセス時には、リードされたデ
ータを用いて処理した後でそのデータをライトする必要
があるため、リードレイテンシとライトレイテンシが同
じである方がパイプライン充填率を高めることができ
る。

【００９３】また、上記リフレッシュ隠蔽手法は、パイ
プライン化されているダイナミックメモリであれば、図
９等の実施例で示したパイプラインダイナミックメモリ
PDRAMでなくても実施できることは言うまでない。PDRAM
が図３で示したような再書き込みを行わない構造である
必要もない。再書き込みを行う場合、図２で示すように
ワード線のアサート期間が長くなるためにパイプライン
ピッチが長くなり、パイプライン周波数を高くし難い等
の課題はある。しかし、図１０および図１２のリフレッ
シュデータラッチRFDATLは必要なく、リフレッシュシー
ケンサREFSEQは単に、リフレッシュアドレスジェネレー
タRFADDGの発生したアドレスにリードアクセス要求を発
行するだけでよい。

【００９４】さらにまた、上記では、パイプライン動作
を用いたリフレッシュ隠蔽方法を述べたが、パイプライ
ン化されていないダイナミックメモリでも上記リフレッ
シュ隠蔽方法を用いることができる。たとえば、いわゆ
るシンクロナスダイナミックメモリ(SDRAM)でも実現で
きる。（なお、パイプライン化の有無に関して、カラム
アクセスに関してはSDRAMでもパイプライン化されてい
るが、本願ではロウアクセスに関するパイプライン化を
意味している。）すなわち、回路の実力で決まるサイク
ル時間よりも外部仕様のサイクル時間を大きく設定し、
余った時間にリフレッシュ動作を行えばよい。たとえば
SDRAMの外部アクセス要求の周期を、本来のSDRAMの実行
できるアクセス周期の２倍にすればよい。すなわち、バ
ンクアクティブコマンドから同一バンクへのバンクアク
ティブコマンドまでの時間間隔(tRC=tRAS+tRP)の仕様
を、回路の実力の２倍にすればよい。すると、その時間
間隔(2×tRC)では２回のバンクアクティブコマンドから
プリチャージコマンドを実行できることになる。その２
回のバンクアクティブコマンドからプリチャージコマン
ドのうち、１回は外部アクセス要求のための処理を行
い、他の１回はリフレッシュが必要な場合にリフレッシ
ュ動作に必要な処理を行う。パイプライン化されていな
いため、サイクル時間は２倍になり、レイテンシは上記
リフレッシュ動作時にアクセスが来たときの外部アクセ
スの遅延を含めると２倍近くになる。仕様的には性能が
おちることになるが、リフレッシュを完全に隠蔽するこ
とができるため、外部制御が楽で使い勝手のよいメモリ
が実現できる。

【００９５】＜実施例７＞図９の実施例では、情報を記
憶するメモリセルとして、一つのNMOSトランジスタとキ
ャパシタからなるメモリセルによって情報が記憶されて
いるメモリセルを用いた。すなわち、読み出すことによ
ってメモリセル内の情報が破壊されてしまう破壊読み出
しメモリセル（以下、1Tメモリセルと呼ぶ）を用いてい
ると仮定した。上記発明は特にそのメモリセル構造に限
定されるものではない。例えば、1970 IEEE Internatio
nal Solid-State Circuits Conference Digest of Tech
nical Papers, pp. 42-43に記述されているような３つ
のNMOSトランジスタからなるメモリセルによって情報を
記憶する非破壊読み出しメモリセル（以下、3Tメモリセ
ルと呼ぶ）を用いたダイナミックメモリにも適用でき
る。その他、４つのMOSトランジスタを使用したメモリ
セルなど多くのダイナミック型メモリセルが考えられ
る。また、3Tメモリセルにおいても、ワード線をリード
用ワード線とライト用ワード線に分けた場合と共通化し
た場合、あるいは、ビット線をリード用ビット線とライ
ト用ビット線に分けた場合と共通化した場合等、種種の
制御方法があり得る。それらメモリセルの構造や制御方
法等は限定しない。

【００９６】図１５に上記3Tメモリセルを用いた場合の
パイプラインダイナミックメモリPDRAMの実施例を示
す。MC2が3Tメモリセルである。NMOSトランジスタM2の
ゲート端子に蓄えられた電荷によって情報を記憶する。
ワード線WL1〜WLmおよびグローバルワード線GWL1〜GWLz
は３値レベルで制御される。中間電位では、NMOSトラン
ジスタM1を通して、NMOSトランジスタM2のゲート電位に
応じた電流をビット線RBLに読み出す。書きこみ時に
は、ワード線WLに高電位を印加してNMOSトランジスタM3
をオンさせて、ビット線WBLから、NMOSトランジスタM2
のゲート電位に直接電圧を印加する。

【００９７】図１５の実施例は、図９の実施例と比較す
ると以下の２点が異なっている。(1)図９のメモリセル
が1Tメモリセルであるのに対して、図１５では3Tメモリ
セルを用いている。そのため、ビット線がリード用ビッ
ト線RBL1〜RBLxとライト用ビット線WBL1〜WBLxに分かれ
ている。(2)図９では書きこみデータはライトデータセ
レクタWSELの後にライトアンプWAMPで増幅されてビット
線に伝送されており、また、ビット線上の読み出しデー
タはリードアンプで増幅されてからリードデータセレク
タRSELを介して出力されている。しかし、図１５では、
書きこみデータはライトアンプWAMPで増幅された後にラ
イトデータセレクタWSELを介してビット線に伝送されて
おり、また、ビット線上の読み出しデータはリードデー
タセレクタRSELを介してリードアンプで増幅されてから
出力されている。したがって、一つのリードアンプRAMP
あるいはライトアンプWAMPは複数のＹアドレスで共有さ
れている。リードアンプRAMPとライトアンプWAMPを図１
５のように複数のビット線で共有化している。このよう
なリードアンプRAMPあるいはライトアンプWAMPの共有化
はそれぞれのアンプのレイアウトに使用できる面積を、
共有しない場合に比較して大きくできる等の利点があ
る。大きな面積をアンプのレイアウトに使用することに
より、アンプの種類の選択範囲が増え、電流センスアン
プ等の高速なアンプを用いることができる。

【００９８】また、３Ｔメモリセルとして、例えば伊藤
清男著、1994年 培風館発行、「超ＬＳＩメモリ」の13
ページの図1.10(a)にあるような、リード用ワード線と
ライト用ワード線を持つような３Ｔメモリセルを使用し
た場合、図１５のようなワード線の階層化は、リード用
ワード線に対しては不要になる。これは、3Tメモリセル
が非破壊読み出しセルであるという特徴から、ワード線
がアサートされても読み出されないメモリセルが存在す
ることが許されるからである。

【００９９】なお、図９と同様に図１５では、WAMPとRA
MPの具体的な回路図例は示していないが、RAMP、WAMP構
造やビット線構造は、特に図１５に図示した方法に限定
しない。また、図１５ではWAMPとRAMPはビット線の両端
に配置されているが、これは図面を見やすくするための
処置であって、実際の回路のレイアウト配置はこの配置
に限定されるものではない。WAMPとRAMPを図４の303と3
02のようにビット線の一端に接続するように配置しても
よい。また、その場合、構成によってはライトデータセ
レクタWSELとリードデータセレクタRSELは共有できる場
合があることは言うまでない。さらにまた、RAMPやWAMP
の両端にビット線を接続して、それぞれのビット線上に
メモリセルを接続する、いわゆるシェアドセンスアンプ
方式を用いてもよい。その他、図１５では、図４の301
で示されたプリチャージ回路は特に図示していないが、
これも図面を見やすくするための処置であって、適所に
プリチャージ回路等のメモリ回路動作に必要な回路を付
加してもよいことは言うまでない。

【０１００】図１５に示したような3Tメモリセルのよう
な非破壊読み出しメモリセルを、本発明のパイプライン
ダイナミックメモリPDRAMに用いても、図３の(a)のよう
なtRASが不要でtRPの短い読み出し動作を実現できる。
この場合、キャッシュメモリ110を用いなくてもよいと
いう利点がある。図５から図１４で示した本発明のパイ
プライン動作についても、1Tメモリセルを使用した場合
と同様に実現できることは言うまでない。

【０１０１】図１６は、本発明のリフレッシュフリーダ
イナミックメモリRFPDRAMを搭載した、DRAM混載ロジッ
クLSI(EMCHP)の実施例を示す図である。メモリセルには
図１５で示した3Tメモリセルを用いている。なお、図１
５や図１６等のMOSの記号で、M512のようにゲート電極
を白抜きのボックスで示しているものは例えば6.5nm程
度の厚いゲート酸化膜で構成された高耐圧MOSトランジ
スタであることを示し、M522のようにゲート電極をライ
ンで示しているものは例えば3.2nm程度の薄いゲート酸
化膜で構成されたMOSトランジスタであることを示して
いる。

【０１０２】VDD、VSSはコア電源およびその接地であ
り、VDDQ、VSSQはI/O電源およびその接地を示してい
る。例えばコア電源電圧は1.0Vであり、I/O電源電圧は
3.3Vである。OUT0〜OUTxは出力信号を、IN0〜INyは入力
信号を、I/O0〜I/Ozは入出力信号をそれぞれ示してい
る。また、PADCBはチップ内部の信号とチップ外部との
インターフェースを取るためのI/O回路を示しており、5
11は出力回路の最終段ドライバ回路を示しており、厚い
ゲート酸化膜で構成されたPMOSトランジスタM512と、NM
OSトランジスタM513で構成されている。514は入力回路
の初段バッファ回路を示しており、厚いゲート酸化膜で
構成されたPMOSトランジスタM515と、NMOSトランジスタ
M516で構成されている。（514では簡単化のため省略し
たが、M515やM516のゲート電極に接続される、静電破壊
を防ぐためのいわゆるESD素子内のMOSトランジスタにつ
いても、厚いゲート酸化膜のMOSトランジスタで構成す
るのがよい。）LCBはインバータやNANDゲート等で構成
されたロジック回路を示している。図１６では、薄いゲ
ート酸化膜厚で構成されたPMOSトランジスタM522と、NM
OSトランジスタM523で構成されたインバータ回路521を
例示しているが、LCBの例としてはマイクロプロセッサ
やDSP等の１万ゲート以上の論理回路や、SRAM等のを挙
げることができる。また、RFPDRAM中の3Tメモリセルに
もI/O回路中に用いたゲート酸化膜厚の厚いMOSトランジ
スタと同一のMOSトランジスタを用いている。（図１５
のMC2中のNMOSトランジスタM1とM3には高い電圧が印可
される可能性があるために、ゲート酸化膜の厚いMOSト
ランジスタで構成する必要があるが、M2には高い電圧は
印加されないので、プロセス的な問題とメモリセルサイ
ズに応じて、ゲート酸化膜の薄いMOSトランジスタで構
成してもよい。） 図１６では、MOSトランジスタのゲート・ソース電極間
あるいはゲート・ドレイン電極間に高い電圧が印加され
る可能性のあるMOSトランジスタは、ゲート酸化膜の厚
いMOSトランジスタで構成し、それ以外のMOSトランジス
タには、できるだけ高速化にためにゲート酸化膜厚の薄
いMOSトランジスタを用いている。図１６のようにゲー
ト酸化膜を使い分けることによって、ゲート酸化膜厚の
種類をチップ全体で２種類だけに限定でき、製造プロセ
スを簡単化できる。

【０１０３】一般に、1Tメモリセルを用いたダイナミッ
クメモリとロジックLSIを一つのチップに混載した場
合、その製造プロセスが複雑化するという欠点がある。
しかし、本発明のようにダイナミックメモリのメモリセ
ルに3Tメモリセルを用いれば、メモリセル内にキャパシ
タを構成する必要がないために、1Tメモリセルを用いた
場合と比較してプロセスの複雑化を少なく抑えることが
できる。また、図１６のように構成することで、メモリ
セルを構成するトランジスタを、ロジックLSIやI/O回路
で用いているトランジスタと共通化できる。（ただし、
高速化とメモリセルの高リテンション時間化を両立する
ために、3Tメモリセル内のトランジスタの拡散層はシリ
サイド化しないで、それ以外のトランジスタの拡散層は
拡散層抵抗の低抵抗化のためにシリサイド化する等の処
置は行ってもよい。）これにより、ロジックLSIにダイ
ナミックメモリを混載することによるプロセスの複雑化
を極めて少なくすることができる。

【０１０４】以上の実施例による作用効果の主なものは
以下の通りである。

【０１０５】(1)ダイナミックメモリを破壊読み出しと
することで、ビット線にデータを増幅する必要がなく、
tRASに相当する時間が必要ない。プリチャージ時間につ
いては、ビット線は小振幅のままであるため短い時間で
プリチャージが可能になる。

【０１０６】(2)(1)によりサイクルタイムtRCを従来の
ダイナミックメモリと比較して大幅に短くできる。この
特徴を使用するとダイナミックメモリをパイプラインSR
AMのようにパイプラインした場合にそのパイプラインピ
ッチを小さくできる。

【０１０７】(3)ダイナミックメモリのセンスアンプに
は、直接センス方式のセンスアンプを利用した場合に
は、高速な増幅動作が可能である。従来のダイナミック
メモリでこの直接センス方式を使用した場合、そのセン
スアンプと並列にメモリセルへの再書き込み用のアンプ
が必要になるが、本発明のダイナミックメモリでは必要
ないためチップ面積が低減できる。

【０１０８】(4)以上の構成によりパイプライン化した
ダイナミックメモリにおいて、そのリードレイテンシと
ライトレイテンシを同じにできる。これにより、リード
とライトが混在した場合のパイプライン充填率を高める
ことができる。

【０１０９】(5)ダイナミックメモリをパイプライン化
させ、外部にアクセス制御回路ACCRLを付加すること
で、ダイナミックメモリのリフレッシュ動作を隠蔽する
ことができる。

【０１１０】(6)３Ｔメモリセルを用いれば、上記効果
を、キャッシュ110を用いないで実現できる。

【０１１１】

【発明の効果】本発明の主な効果によると、ダイナミッ
クメモリセルの読み出し・書き込みのサイクルタイムを
短縮できるので、高速動作のできるＤＲＡＭが実現でき
る。

【図面の簡単な説明】

【図１】本発明の実施例を示す図である。

【図２】従来のダイナミックメモリの動作波形を示す図
である。

【図３】本発明のダイナミックメモリの動作波形の一例
を示す図である。

【図４】直接センス方式のセンスアンプ回路を用いた本
発明のダイナミックメモリの実施例を示す図である。

【図５】本発明のパイプライン化したダイナミックメモ
リの実施例と、その動作波形を示す図である。

【図６】本発明のライトレイテンシとリードレイテンシ
が同じパイプライン化したダイナミックメモリの実施例
と、その動作波形を示す図である。

【図７】図５の実施例にフォワード回路をさらに付加し
た時の実施例を示す図である。

【図８】キャッシュメモリが使用できない場合の本発明
のダイナミックメモリの使用例を示す図である。

【図９】パイプライン化したダイナミックメモリの実施
例の図である。

【図１０】パイプラインダイナミックメモリPDRAMに、
リフレッシュ動作を外部から隠蔽するアクセス制御回路
を付加したリフレッシュフリーダイナミックメモリの実
施例の図である。

【図１１】図１０の動作タイミングチャートの実施例の
図である。

【図１２】図１０のCLK1とCLK2の周波数比を3/2にした
場合のリフレッシュフリーダイナミックメモリの実施例
の図である。

【図１３】図１２の動作タイミングチャートの実施例の
図である。

【図１４】図１０のクロック発生回路を付加した場合の
実施例を示す図である。

【図１５】パイプライン化した３Ｔメモリセルを用いる
ダイナミックメモリの実施例の図である。

【図１６】本発明のリフレッシュフリーダイナミックメ
モリを搭載したDRAM混載ロジックLSIの実施例を示す図
である。

【符号の説明】

100……ダイナミックメモリ、 110……キャッシュメモ
リ、 200……完全パイプラインダイナミックメモリ、
220……ノーウェイトアクセス完全パイプラインダイ
ナミックメモリ、 230……フォワード回路付きノーウ
ェイトアクセス完全パイプラインダイナミックメモリ、
300……直接センス方式のセンスアンプを用いたダイ
ナミックメモリ、 Ra1、Ra2……リードアドレス、 Wa
1、Wa2……ライトアドレス、 Rd1、Rd2……リードデー
タ、 Wd1、Wd2……ライトデータ、PDRAM……パイプラ
インダイナミックメモリ、PFPDRAM……リフレッシュフ
リーダイナミックメモリ、M0……NMOSトランジスタ、C0
……キャパシタ、MC1……1Tメモリセル、WL1〜WLm……
ワード線、BL1〜BLn……ビット線、RAMP……リードアン
プ、WAMP……ライトアンプ、LX-DEC……ワード線デコー
ダ（ワード線ドライバ回路を含む）、SARY1〜SARYx……
サブアレイ、WDATAL……ライトデータラッチ、RDATAL…
…リードデータラッチ、WSEL……ライトデータセレク
タ、RSEL……リードデータセレクタ、Y-DEC……Ｙデコ
ーダ（Ｙドライバも含む）、Y-ADRL……Ｙアドレスラッ
チ、GX-DEC……グローバルワード線デコーダ（グローバ
ルワード線ドライバ）、X-ADRL……Ｘアドレスラッチ、
CRL……タイミング制御回路、ＧＷＬ１〜ＧＷＬｚ……
グローバルワード線、DI1〜DIn……入力データ、DO1〜D
On……出力データ、ADD……アドレス、WE……ライトイ
ネーブル、CLK……クロック、VPL……プレート電圧、AS
EL……アドレスセレクタ、DISEL……入力データセレク
タ、WESEL……ライトイネーブル信号セレクタ、RFADDG
……リフレッシュアドレスジェネレータ、RFDATL……リ
フレッシュデータラッチ、REFSEQ……リフレッシュシー
ケンサ、FF1〜FF7……フリップフロップ、ACCRL……ア
クセス制御回路、ADDおよびEADD……アドレス、DIおよ
びEDI……入力データ、DOおよびEDO……出力データ、TL
1……ラッチ、CLKGEN……クロック発生回路、CLKSYS…
…クロック分配系、406……クロックバッファ、405a〜4
05g……クロックCLKを用いるラッチ回路(ここでは、ラ
ッチ、フリップフロップ、レジスタあるいはセレクタ等
のクロックを使用する回路を代表してラッチ回路と記し
ている。)、MC2……3Tメモリセル、M1〜M3……NMOSトラ
ンジスタ、WBL1〜WBLx……ライト用ビット線、RBL1〜RB
Lx……リード用ビット線、EMCHP……DRAM混載ロジックL
SI、510……I/O回路、520……ロジック回路、511……出
力回路の最終段ドライバ回路、514……入力回路の初段
バッファ回路、VDD……コア電源電圧、VSS……コア接地
電圧、VDDQ……I/O電源電圧、VSSQ……I/O接地電圧。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/34 ３６３Ｍ ３７１Ｚ (72)発明者 菅野 雄介 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5B024 AA11 AA15 BA01 BA10 BA21 BA23 BA25 BA29 CA07 CA18 DA08 DA10 DA18

Claims (18)

【特許請求の範囲】
1. 【請求項１】ビット線と複数のワード線との交点に設け
   られた複数のメモリセルと、前記複数のワード線に結合
   されたロウデコーダと、所定の周期を有する第１クロッ
   クの変化点の各々でロウアドレスをラッチして前記ロウ
   デコーダに供給するためのロウアドレスラッチ回路とを
   含むメモリ回路と、 複数の第１ノードに供給された外部アドレスを第２ノー
   ドに供給された第２クロックの所定のタイミングで受け
   取って、前記外部アドレスを前記第１クロックのタイミ
   ングで前記ロウアドレスラッチ回路に供給するためのア
   クセス制御回路とを備え、 前記第１クロックの周期は、前記第２クロックの周期よ
   りも短いことを特徴とする半導体装置。
2. 【請求項２】請求項１において、 前記メモリ回路は、前記複数のメモリセルの一つから前
   記ビット線に読み出された記憶信号を増幅して第３ノー
   ドに出力するための読出回路と、第４ノード入力された
   データを前記ビット線を介して前記複数のメモリセルの
   一つに記憶情報として書き込むための書込回路と、前記
   第３ノード及び第４ノードの間に結合されたデータラッ
   チ回路とを更に有し、 前記アクセス制御回路は、前記第１クロックの第１変化
   点から前記複数のワード線の一つである第１ワード線を
   所定の期間選択して前記第１ワード線に接続される前記
   複数のメモリセルの一つである第１メモリセルから読み
   出した第１記憶情報を前記読出回路によって読み出して
   前記データラッチ回路に保持させ、前記第１クロックの
   第１変化点の後の第２変化点で前記第１ワード線を所定
   の期間選択して前記データラッチに保持された前記第１
   記憶情報を前記書込回路及び前記ビット線を介して前記
   第１メモリセルに書き戻すことで前記第１メモリセルの
   記憶情報のリフレッシュをするためのリフレッシュ制御
   回路をさらに有することを特徴とする半導体装置。
3. 【請求項３】請求項１において、 前記アクセス制御回路は、前記外部アドレスが供給され
   ない前記第１クロックの一つの変化点で、前記複数のメ
   モリセルの一つである第１メモリセルから第１データを
   読み出すための第１ロウアドレスを前記アドレスラッチ
   回路に供給し、その後、前記外部アドレスが供給されな
   い前記第１クロックの他の変化点で前記第１データを前
   記第１メモリセルに書き込むための前記第１ロウアドレ
   スを前記アドレスラッチ回路に供給するリフレッシュ制
   御回路を更に有することを特徴とする半導体装置。
4. 【請求項４】請求項３において、前記第２クロックの周
   波数は、第１のクロックの周波数の半分であることを特
   徴とする半導体装置。
5. 【請求項５】請求項４において、 前記リフレッシュ制御回路は、前記第２クロックの立ち
   上がりエッジで前記外部アドレスを受け取るとともに前
   記第２クロックの立ち上がりエッジに対応する前記第１
   クロックの立ち上がりエッジで前記外部アドレスを前記
   ロウアドレスラッチ回路に供給し、その後の前記第２ク
   ロックの立ち下がりエッジで前記外部アドレスを受け取
   とらずに前記第２クロックの立ち下がりエッジに対応す
   る前記第１クロックの立ち上がりエッジでリフレッシュ
   のための前記第１ロウアドレスを前記ロウアドレスラッ
   チに供給することを特徴とする半導体装置。
6. 【請求項６】請求項１において、 前記アクセス制御回路は、前記第２クロックを受けて、
   前記第１クロックを発生するためのクロック発生回路を
   さらに有し、 前記メモリ回路は、前記メモリ回路内に前記第１クロッ
   クを分配配送するためのクロック分配回路をさらに有
   し、 前記クロック発生回路は、前記第２クロックと、前記ク
   ロック分配回路を介して分配配送されて帰還された前記
   第１クロックとの位相を比較する位相比較回路をさらに
   有することを特徴とする半導体装置。
7. 【請求項７】請求項１において、前記複数のメモリセル
   のそれぞれは、ゲートが対応するワード線に結合されソ
   ース又はドレインの一方が前記ビット線に結合されるＭ
   ＩＳＦＥＴと前記ＭＩＳＦＥＴのソース又はドレインの
   他方に接続されるキャパシタを含み、前記キャパシタに
   貯められた電荷よって情報を記憶することを特徴とする
   半導体装置。
8. 【請求項８】請求項１において、前記複数のメモリセル
   のそれぞれは、非破壊読み出しメモリセルであることを
   特徴とする半導体装置。
9. 【請求項９】請求項１において、前記ビット線は読み出
   し用の第１ビット線と書込用の第２ビット線に分離さ
   れ、 前記複数メモリセルのそれぞれは、ゲートが対応するワ
   ード線に結合されソース又はドレインの一方が前記第１
   ビット線に結合される第１ＭＩＳＦＥＴと、前記第１Ｍ
   ＩＳＦＥＴのソース又はドレインの他方に接続されるソ
   ース又はドレインを有する第２ＭＩＳＦＥＴと、ゲート
   が前記対応するワード線に結合されソース又はドレイン
   の一方が前記第２ＭＩＳＦＥＴのゲートに結合される第
   ３ＭＩＳＦＥＴを含むことを特徴とする半導体装置。
10. 【請求項１０】請求項１において、 前記半導体装置は、第１ＭＩＳＦＥＴを含み前記半導体
    装置内の信号を前記半導体装置外部に出力するための出
    力回路と、第２ＭＩＳＦＥＴを含み論理ゲート回路とを
    さらに有し、 前記複数のメモリセルのそれぞれは含まれる第３ＭＩＳ
    ＦＥＴを含み、 前記第３ＭＩＳＦＥＴのゲート酸化膜厚は、前記第１Ｍ
    ＩＳＦＥＴのゲート酸化膜厚と同であり、前記第２ＭＩ
    ＳＦＥＴのゲート酸化膜厚よりも厚いことを特徴とする
    半導体装置。
11. 【請求項１１】請求項１において、 前記半導体装置は、第１ＭＩＳＦＥＴを含み前記半導体
    装置の外部から前記半導体装置の内部に信号を入力する
    ための入力回路と、第２ＭＩＳＦＥＴを含み論理ゲート
    回路とをさらに有し、 前記複数のメモリセルのそれぞれは含まれる第３ＭＩＳ
    ＦＥＴを含み、 前記第３ＭＩＳＦＥＴのゲート酸化膜厚は、前記第１Ｍ
    ＩＳＦＥＴのゲート酸化膜厚と同であり、前記第２ＭＩ
    ＳＦＥＴのゲート酸化膜厚よりも厚いことを特徴とする
    半導体装置。
12. 【請求項１２】ビット線と複数のワード線との交点に設
    けられた複数のメモリセルと、 前記複数のメモリセルの一つから前記ビット線に読み出
    された記憶信号を増幅して第１ノードに出力するための
    読出回路と、 第２ノード入力されたデータを前記ビット線を介して前
    記複数のメモリセルの一つに記憶情報として書き込むた
    めの書込回路と、 前記第１ノード及び第２ノードの間に結合されたデータ
    ラッチ回路と、 所定のクロックの第１変化点から前記複数のワード線の
    一つである第１ワード線を所定の期間選択して前記第１
    ワード線に接続される前記複数のメモリセルの一つであ
    る第１メモリセルから読み出した第１記憶情報を前記読
    出回路によって読み出して前記データラッチ回路に保持
    させ、前記所定のクロックの第１変化点の後の第２変化
    点で前記第１ワード線を所定の期間選択して前記データ
    ラッチに保持された前記第１記憶情報を前記書込回路及
    び前記ビット線を介して前記第１メモリセルに書き戻す
    ことで前記第１メモリセルの記憶情報のリフレッシュを
    するためのリフレッシュ制御回路とを有することを特徴
    とする半導体装置。
13. 【請求項１３】請求項１２において、前記複数のメモリ
    セルのそれぞれは、ゲートが対応するワード線に結合さ
    れソース又はドレインの一方が前記ビット線に結合され
    るＭＩＳＦＥＴと前記ＭＩＳＦＥＴのソース又はドレイ
    ンの他方に接続されるキャパシタを含み、前記キャパシ
    タに貯められた電荷よって情報を記憶することを特徴と
    する半導体装置。
14. 【請求項１４】請求項１２において、前記複数のメモリ
    セルのそれぞれは、非破壊読み出しメモリセルであるこ
    とを特徴とする半導体装置。
15. 【請求項１５】請求項１２において、前記ビット線は読
    み出し用の第１ビット線と書込用の第２ビット線に分離
    され、 前記複数メモリセルのそれぞれは、ゲートが対応するワ
    ード線に結合されソース又はドレインの一方が前記第１
    ビット線に結合される第１ＭＩＳＦＥＴと、前記第１Ｍ
    ＩＳＦＥＴのソース又はドレインの他方に接続されるソ
    ース又はドレインを有する第２ＭＩＳＦＥＴと、ゲート
    が前記対応するワード線に結合されソース又はドレイン
    の一方が前記第２ＭＩＳＦＥＴのゲートに結合される第
    ３ＭＩＳＦＥＴを含むことを特徴とする半導体装置。
16. 【請求項１６】複数のビット線と複数のワード線との交
    点に設けられた複数のメモリセルとを含むメモリ回路
    と、 前記メモリ回路に対して読み出し又は書込のいずれかを
    指示するための外部コマンド及び外部アドレスを第１ク
    ロックの変化点て受けて前記第１クロックよりも周波数
    の高い第２クロックの変化点で前記メモリ回路に読み出
    し又は書込のいずれかを指示するための内部コマンド及
    び内部アドレスとして前記メモリ回路に供給するための
    アクセス制御回路とを有し、 前記アクセス制御回路は、前記外部コマンド及び前記外
    部アドレスが供給されないタイミングの前記第２クロッ
    クの変化点で前記複数のメモリセルのリフレッシュ動作
    を行うためのリフレッシュ制御回路を更に含むことを特
    徴とする半導体装置。
17. 【請求項１７】請求項１６において、前記第１クロック
    と前記第２クロックの周波数の比は、有理数であること
    を特徴とする半導体装置。
18. 【請求項１８】請求項１６において、前記外部アドレス
    は、前記複数のメモリセルの一つを選択するための信号
    であることを特徴とする半導体装置。