CN115995248A - 存储装置及操作其的方法 - Google Patents

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Abstract

公开了一种存储装置及其操作方法。该存储装置可以包括：存储体，包括多个存储块，每个存储块被划分为正常区域和行锤区域；命令控制电路，适用于响应于激活命令对正常区域执行访问操作；内部命令生成电路，适用于响应于预充电命令生成内部命令；目标地址生成电路，适用于通过响应于内部命令对行锤区域执行访问操作来将接收到的地址的各逻辑电平组合的计数保存在行锤区域中，以及当计数满足预设条件时，将与计数对应的地址设置为目标地址；以及刷新控制电路，适用于控制对目标地址的智能刷新操作。

Description

存储装置及操作其的方法
相关申请的交叉引用
本申请要求于2021年10月20日提交的韩国专利申请第10-2021-0140262号的优先权，其整体内容通过引用并入本文。
技术领域
各实施方式涉及半导体电路，更具体地，涉及用于执行智能刷新操作的存储装置和包括该存储装置的存储系统。
背景技术
半导体存储装置包括存储数据的多个存储单元。每个存储单元可以包括电容器和晶体管。数据是通过对电容器充电或放电来存储的，并且电容器中存储的电荷量应始终保持不变。然而，电容器中存储的电荷量可能会因各种效应而发生变化，包括与外围电路存在电压差。当电容器中存储的电荷量发生变化时，电容器中存储的数据会发生变化，并且因此可能会被丢失。一些半导体存储装置执行刷新操作以防止这种数据丢失。
甚至在执行刷新操作时，由于这些装置中的集成度增加，防止数据丢失的能力可能并非在所有情况下都是可能的。例如，增加的集成度减小了存储单元之间的距离以及耦接到各个存储单元的字线之间的距离。字线之间距离的减小可能允许在相邻字线之间发生干扰。这进而可能使得难以保留耦接到这些字线的存储单元中存储的数据。因此，数据丢失的可能性增加。
发明内容
各实施方式涉及一种存储装置以及包括其的存储系统，该存储装置额外包括用于保存关于地址的逻辑电平组合的输入计数信息的存储区域，并且执行根据通过对地址的所有逻辑电平组合进行计数而获得的结果来刷新与最频繁使能的字线相邻的字线的智能刷新操作。
本公开所要解决的技术问题不限于以上所述，并且本领域技术人员可以通过以下描述清楚地理解其他未提及的技术问题。
在一个实施方式中，一种存储装置可以包括：存储体，包括多个存储块，每个存储块被划分为正常区域和行锤区域；命令控制电路，适用于响应于激活命令对正常区域执行访问操作；内部命令生成电路，适用于响应于预充电命令生成内部命令；目标地址生成电路，适用于通过响应于内部命令而对行锤区域进行访问操作来将接收到的地址的各逻辑电平组合的计数保存在行锤区域中，并且当计数满足预设条件时将与计数对应的地址设置为目标地址；以及刷新控制电路，适用于控制对目标地址的智能刷新操作。
在一个实施方式中，一种操作存储装置的方法，该存储装置包括第一存储体和第二存储体，第一存储体具有各自被划分为第一正常区域和第一行锤区域的多个存储块，以及第二存储体具有各自被划分为第二正常区域和第二行锤区域的多个存储块，该方法可以包括：根据存储体交错方法对第一正常区域和第二正常区域执行访问操作，其中第一存储体的激活区间与第二存储体的预充电区间部分地重叠，并且第二存储体的激活区间与第一存储体的预充电区间部分地重叠；在行锤使能区间中，响应于与第一存储体或第二存储体的预充电区间对应的预充电命令生成内部命令；通过响应于内部命令而对第一行锤区域或第二行锤区域执行访问操作来将接收到的地址的各逻辑电平组合的计数保存在第一行锤区域或第二行锤区域中，以及当计数满足预设条件时将与计数对应的地址设置为目标地址；以及对目标地址执行智能刷新操作。
在一个实施方式中，一种存储装置可以包括：存储体，包括多个存储块，每个存储块包括正常区域和行锤区域；命令控制电路，适用于响应于激活命令对正常区域执行访问操作；目标地址生成电路，适用于：响应于预充电命令确定存储体的多个地址中的一个或多个访问地址中的每一个的各逻辑电平组合的计数，将计数值存储在行锤区域中，并且将访问地址中的具有最高计数值的访问地址确定为目标地址；以及刷新控制电路，适用于刷新存储体中的多个字线中的、与对应于目标地址的字线相邻的一个或多个字线。
根据这里的实施方式，存储装置可以额外包括行锤区域，用于保存关于地址的逻辑电平组合的输入计数信息，并且执行根据通过对地址的所有逻辑电平组合进行计数而获得的结果来刷新与最频繁使能的字线相邻的字线的智能刷新操作。通过该操作，存储装置可以准确地对地址的所有逻辑电平组合的输入计数进行计数，并且刷新最频繁使能的字线和与其相邻的字线，从而最小化字线之间的干扰。
此外，存储装置可以在激活区间中对正常区域执行访问操作，并且在预充电区间中对行锤区域执行访问操作。该操作可以通过添加行锤区域来最小化激活区间的操作时间的增长。
附图说明
图1示出了存储装置的实施方式。
图2示出了内部命令生成电路的实施方式。
图3示出了存储体的实施方式。
图4示出了目标地址生成电路的实施方式。
图5示出了用于操作存储装置的实施方式。
图6示出了存储装置的实施方式。
图7示出了存储体的实施方式。
图8示出了用于操作存储装置的实施方式。
具体实施方式
下面参考附图描述本公开的各实施方式。然而，本公开的元件和特征可以以不同方式配置或布置以形成其他实施方式，其可以是任何公开的实施方式的变型。
在本公开中，对“一个实施方式”、“示例实施方式”、“实施方式”、“另一实施方式”、“一些实施方式”、“各实施方式”、“其他实施方式”、“替选实施方式”等中包括的各种特征(例如，元件、结构、模块、部件、步骤、操作、特性等)的提及旨在表示任何此类特征包括在本公开的一个或多个实施方式中，但是可能一定或可能不一定在相同的实施方式中组合。
在本公开中，术语“包括”、“包含”和“具有”是开放式的。如在所附权利要求中使用的，这些术语指明了所陈述的元素的存在，并且不排除一个或多个其他元素的存在或添加。权利要求中的术语不排除该装置包括附加的部件(例如，接口单元、电路等)。
在本公开中，各种单元、电路或其他部件可以被描述或声明为“配置为”执行一个或多个任务。在这样的上下文中，“配置为”用于通过指示块/单元/电路/部件包括在操作期间执行一个或多个任务的结构(例如，电路)来表示结构。因此，可以说块/单元/电路/部件被配置为即使在指定的块/单元/电路/部件当前不可操作(例如，未开启或激活)时也执行任务。与“配置为”用语一起使用的块/单元/电路/部件包括硬件，例如电路、存储可执行以实现操作的程序指令的存储器等。此外，“配置为”可以包括通用结构(例如，通用电路)，其由软件和/或固件(例如，FPGA或运行软件的通用处理器)操纵，用于以能够执行相关任务的方式操作。“配置为”还可以包括调整制造工艺(例如，半导体制造设施)以制造实现或执行一个或多个任务的装置(例如，集成电路)。
如在本公开中使用的，术语“电路”或“逻辑”是指以下所有内容：(a)仅硬件电路实现(诸如仅以模拟和/或数字电路实现)，和(b)电路和软件(和/或固件)的组合，诸如(如可应用于)：(i)处理器的组合或(ii)处理器/软件(包括数字信号处理器)、软件和存储器的部分，其一起工作以使设备诸如移动电话或服务器执行各种功能，以及(c)电路，诸如微处理器或微处理器的一部分，其需要软件或固件以用于操作，即使软件或固件物理上不存在。“电路”或“逻辑”的这种定义适用于本申请中对该术语的所有使用，包括任何权利要求中的使用。作为进一步的示例，如在本申请中使用的，术语“电路”或“逻辑”还涵盖仅处理器(或多个处理器)或处理器的一部分及其(或它们的)随附软件和/或固件的实现。例如，并且在适用于特定权利要求元素的情况下，术语“电路”或“逻辑”还涵盖用于存储装置的集成电路。
如本文所用，术语“第一”、“第二”、“第三”等用作这些术语之后的名词的标签，并且不暗示任何类型的排序(例如，空间、时间、逻辑等)。术语“第一”和“第二”并不一定意味着第一值必须写在第二值之前。此外，尽管在本文中可以使用术语来标识各种元素，但是这些元素不受这些术语的限制。这些术语用于将具有相同或相似名称的一个元素与另一个元素区分开来。例如，第一电路可以区别于第二电路。
此外，术语“基于”用于描述影响确定的一个或多个因素。该术语不排除可能影响确定的其他因素。也就是说，确定可以仅基于这些因素或至少部分地基于这些因素。例如，用语“基于B确定A”。而在这种情况下，B是影响A的确定的因素，但是这样的用语并不排除A的确定也基于C。在其他情况下，A可能仅基于B确定。
在本文中，数据的项、数据项、数据条目或数据的条目可以是比特位序列。例如，数据项可以包括文件、文件的一部分、内存中的页、面向对象程序中的对象、数字消息、数字扫描图像、视频或音频信号的一部分、元数据或能够由比特位序列表示的任何其他实体的内容。根据一个实施方式，数据项可以包括离散对象。根据另一实施方式，数据项可以包括在两个不同部件之间的传输分组内的信息单元。
图1是用于描述存储装置1的实施方式的示图，该存储装置1可以包括内部命令生成电路11、目标地址生成电路12、刷新控制电路13、命令控制电路14和存储体20。
存储体20可以包括多个存储块21和22，它们各自包括正常区域(NM AREA)211和221以及行锤区域(RH AREA)212和222。在一个实施方式中，存储体20可以包括第一存储块21和第二存储块22。作为参考，图1示出了存储体20包括两个存储块21和22。然而，这仅是一个实施方式。在另一实施方式中，存储体20可以包括更多数量的存储块。以下描述将基于存储体20包括两个存储块21和22的假设。
第一存储块21和第二存储块22可以各自包括正常区域211和221以及行锤区域212和222。
第一存储块21和第二存储块22可以各自包括正常(NM)区域211和221以及行锤(RH)区域212和222。
正常区域211和221可以存储正常数据。
行锤区域212和222可以保存输入到存储体20的地址ADD<1:N>的各逻辑电平组合的计数RCN。
内部命令生成电路11可以从外部装置(例如，存储器控制器)接收预充电命令PCG。此外，内部命令生成电路11可以接收由模式寄存器组(MRS)选择是否使能的行锤使能信号FEN。
内部命令生成电路11可以基于预充电命令PCG和行锤使能信号FEN生成内部激活命令IACT、内部读取命令IRD、内部写入命令IWT和内部预充电命令IPCG。
在行锤使能信号FEN被激活(行锤使能状态)的情况下，内部命令生成电路11可以响应于在激活命令ACT之后输入的预充电命令PCG而生成内部激活命令IACT。
在经过预定时间之后，内部命令生成电路11可以生成内部预充电命令IPCG。在行锤使能信号FEN未激活(行锤禁止状态)的情况下，内部命令生成电路11可以不生成信号(不管预充电命令PCG是否被输入)。内部命令生成电路11可以在预设时间期间响应于预充电命令PCG而使能内部激活命令IACT，并且然后可以在内部激活命令IACT的激活区间中依次生成内部读取命令IRD和内部写入命令IWT并且可以响应于禁止的内部激活命令IACT生成内部预充电命令IPCG。
命令控制电路14可以从外部装置(例如，存储器控制器)接收激活命令ACT、读取命令RD、写入命令WT和预充电命令PCG。此外，命令控制电路14可以接收由模式寄存器组(MRS)选择是否使能的行锤使能信号FEN。此外，命令控制电路14可以从内部命令生成电路11接收内部预充电命令IPCG。
命令控制电路14可以响应于激活命令ACT对存储体20的正常区域211和221执行访问操作。命令控制电路14可以响应于激活命令ACT激活存储体20，并且响应于读取命令RD和写入命令WT从/向存储体20的正常区域211和221读取/写入正常数据。在行锤使能信号FEN被使能的情况下，命令控制电路14可以响应于内部预充电命令IPCG对存储体20进行预充电。
作为参考，存储装置1可以包括用于设置其操作状态信息的模式寄存器组(MRS)。这里，模式寄存器组(MRS)可以响应于从外部装置(例如，存储器控制器)输入的外部命令来设置存储装置1中使用的内部信号(例如，行锤使能信号FEN)的值。
此外，在以上描述中，内部命令生成电路11和命令控制电路14的操作响应于行锤使能信号FEN而被控制。然而，根据实施方式，内部命令生成电路11和命令控制电路14可以被设置为在不接收行锤使能信号FEN的情况下执行与行锤使能信号FEN的使能状态对应的操作。例如，与附图不同，内部命令生成电路11可以通过仅接收预充电命令PCG而不接收行锤使能信号FEN来操作。此外，命令控制电路14可以通过仅接收激活命令ACT、读取命令RD、写入命令WT和内部预充电命令IPCG而不接收行锤使能信号FEN和预充电命令PCG来操作。
另外，在行锤使能信号FEN被禁止的情况下，命令控制电路14可以响应于预充电命令PCG对存储体20进行预充电。命令控制电路14可以通过响应于激活命令ACT、读取命令RD、写入命令WT、预充电命令PCG、内部预充电命令IPCG和行锤使能信号FEN生成正常区域控制信号NM_CON来控制对存储体20的正常区域211和221的操作(例如，激活操作、读取/写入操作和预充电操作)。
目标地址生成电路12可以响应于内部激活命令IACT对存储体20的行锤区域212和222执行访问操作。在内部激活命令IACT被激活的情况下，目标地址生成电路12可以响应于内部读取命令IRD和内部写入命令IWT从/向存储体20的行锤区域212和222读取/写入地址ADD<1:N>的各逻辑电平组合的计数RCN。目标地址生成电路12可以响应于内部预充电命令IPCG对存储体20的行锤区域212和222执行预充电操作。
由于内部激活命令IACT是响应于在激活命令ACT之后输入的预充电命令PCG而生成的命令，因此由命令控制电路14执行的对正常区域211和221的访问操作以及由目标地址生成电路12执行的对行锤区域212和222的访问操作可以在彼此不重叠的操作时段中执行。因此，(由命令控制电路14响应于激活命令ACT执行的)对正常区域211和221的访问操作在预充电命令PCG被输入的时间点已经完成。因此，(由目标地址生成电路响应于通过预充电命令生成的内部激活命令IACT执行的)对行锤区域212和222的访问操作可以在(如由命令控制电路14执行的)对正常区域211和221的访问操作已完成之后执行。
在一个实施方式中，目标地址生成电路12可以响应于内部激活命令IACT对存储体20的行锤区域212和222执行访问操作。另外，目标地址生成电路12可以将地址ADD<1:N>的各逻辑电平组合的计数RCN保存在存储体20的行锤区域212和222中。
当存储体20的行锤区域212和222中保存的计数RCN满足预设条件时，目标地址生成电路12可以将与计数RCN对应的地址设置为目标地址TGA<1:N>。
在从内部命令生成电路11施加的内部激活命令IACT被使能的情况下，目标地址生成电路12可以响应于内部读取命令IRD对行锤区域212和222执行内部读取操作，并且可以响应于内部写入命令IWT对行锤区域212和222执行内部写入操作。
目标地址生成电路12可以读取行锤区域212和222中保存的地址ADD<1:N>的各逻辑电平组合的计数RCN。在这种情况下，目标地址生成电路12可以响应于从内部命令生成电路11接收到的内部读取命令IRD而执行对行锤区域212和222的内部读取操作。目标地址生成电路12可以通过增序计数来增加读取的计数RCN并且通过响应于从内部命令生成电路11接收到的内部写入命令IWT而对行锤区域212和222执行内部写入操作来将增加的计数RCN保存在行锤区域212和222中。
目标地址生成电路12可以从外部装置(例如，存储器控制器)接收地址ADD<1:N>。地址ADD<1:N>可以包括N个比特位，其中N可以是大于或等于2的自然数。因此，地址ADD<1:N>的逻辑电平组合可以指示地址ADD<1:N>中包含的N个比特位的逻辑电平所具有的组合。
目标地址生成电路12可以在内部读取操作期间生成地址ADD<1:N>的各逻辑电平组合的计数RCN，并且然后在内部写入操作期间将计数RCN保存在行锤区域212和222中。
在一个实施方式中，目标地址生成电路12可以在内部读取操作期间通过对接收到具有第一逻辑电平组合的地址的次数进行计数来生成计数RCN“3”。然后，目标地址生成电路12可在内部写入操作期间将生成的计数RCN保存在行锤区域212和222中，使得(行锤区域212和222中保存的计数RCN中的)与具有第一逻辑电平组合的地址对应的值变为“3”。
在另一实施方式中，目标地址生成电路12可以在内部读取操作期间通过对接收到具有第二逻辑电平组合的地址的次数进行计数来生成计数RCN“7”。然后，目标地址生成电路12可在内部写入操作期间将生成的计数RCN保存在行锤区域212和222中，使得(在行锤区域212和222中保存的计数RCN中的)与具有第二逻辑电平组合的地址对应的值变为“7”。
在内部读取操作期间由目标地址生成电路12执行以生成地址ADD<1:N>的各逻辑电平组合的计数RCN的操作可以指示在内部读取操作期间将如行锤区域212和222中保存的地址ADD<1:N>的各逻辑电平组合的计数RCN读取到目标地址生成电路12中的操作。然后，可以通过增序计数来更新读取的计数RCN。因此，在内部写入操作期间从目标地址生成电路12传送到行锤区域212和222的计数RCN可以指示通过增序计数增加在内部读取操作期间读取的计数RCN而更新的计数RCN。换言之，目标地址生成电路12可在内部读取操作期间读取(如行锤区域212和222中保存的)地址ADD<1:N>的各逻辑电平组合的计数RCN，通过增序计数更新读取的计数RCN，并且在内部写入操作期间将更新的计数RCN保存在行锤区域212和222中。
在一个实施方式中，目标地址生成电路12可以在内部读取操作期间读取(响应于具有第一逻辑电平组合的地址而在行锤区域212和222中保存的)具有值“3”的计数RCN。目标地址生成电路12然后可通过增序计数将读取的计数RCN更新为具有值“4”的计数RCN，并且在内部写入操作期间将更新的计数RCN保存在行锤区域212和222中，使得(行锤区域212和222中保存的计数RCN中的)与具有第一逻辑电平组合的地址对应的值变为“4”。
在另一实施方式中，目标地址生成电路12可以在内部读取操作期间读取(响应于具有第二逻辑电平组合的地址而在行锤区域212和222中保存的)具有值“7”的计数RCN。目标地址生成电路12然后可通过增序计数将读取的计数RCN更新为具有值“8”的计数RCN，并且在内部写入操作期间将更新的计数RCN保存在行锤区域212和222中，使得(行锤区域212和222中保存的计数RCN中的)与具有第二逻辑电平组合的地址对应的值变为“8”。
在又一实施方式中，甚至当响应于具有第三逻辑电平组合的地址而将作为初始值具有值“0”的计数RCN保存在行锤区域212和222中时，目标地址生成电路12可以在内部读取操作期间读取计数RCN，通过增序计数将读取的计数RCN更新为具有值“1”的计数RCN，并且在内部写入操作期间将更新的计数RCN保存在行锤区域212和222中。可以执行这些操作，使得行锤区域212和222中保存的计数RCN中的与具有第三逻辑电平组合的地址相对应的值变为“1”。
当(如行锤区域212和222中保存的)地址ADD<1:N>的各逻辑电平组合的计数RCN满足预设条件时，目标地址生成电路12可以将与计数RCN对应的地址ADD<1:N>设置为目标地址TGA<1:N>。
在一个实施方式中，目标地址生成电路12可以在行锤区域212和222中保存的地址ADD<1:N>的各个逻辑电平组合的计数RCN之中选择具有最大(最高)值的一个计数，并且然后将与所选择的计数对应的地址ADD<1:N>设置为目标地址TGA<1:N>。这里，满足预设条件的计数RCN可以是行锤区域212和222中保存的地址ADD<1:N>的各个逻辑电平组合的计数RCN之中的具有最大(最高)值的一个计数。
目标地址生成电路12可以响应于从刷新控制电路13接收到的智能刷新信号SR将其中存储的目标地址TGA<1:N>输出到存储体20。例如，当刷新控制电路13生成智能刷新信号SR以执行智能刷新操作时，目标地址生成电路12可以将目标地址TGA<1:N>输出到存储体20以对目标地址TGA<1:N>执行智能刷新操作。
智能刷新操作可以包括刷新存储体20中包括的多个字线WL1、WL2、WL3、……之中的、与对应于目标地址TGA<1:N>的字线相邻设置的一个或多个字线的操作。在一个实施方式中，当存储体20中包括的多个字线WL1、WL2、WL3、……之中的与目标地址TGA<1:N>对应的字线是第J字线时，在对目标地址TGA<1:N>的智能刷新操作期间，不仅可以选择和刷新第J字线，还可以选择和刷新与其相邻的第(J+1)字线和/或第(J-1)字线。这里，J是等于或大于1的自然数。
目标地址生成电路12可以在执行智能刷新操作之后执行内部写入操作，从而重置行锤区域212和222中保存的地址ADD<1:N>的各个逻辑电平组合的计数RCN之中的、与目标地址TGA<1:N>对应的计数。
刷新控制电路13可以从外部装置(例如，存储器控制器)接收刷新命令REF。
刷新控制电路13可以基于刷新命令REF生成智能刷新信号SR和内部刷新信号IR。
刷新控制电路13可以以与用于执行智能刷新操作的条件对应的形式生成智能刷新信号SR，该智能刷新信号SR在刷新命令REF被输入时使能。刷新控制电路13可以生成智能刷新信号SR并且将生成的智能刷新信号SR传送到存储体20和目标地址生成电路12，从而控制对目标地址TGA<1:N>的智能刷新操作。
刷新控制电路13可以以与用于执行自刷新操作的条件相对应的形式生成内部刷新信号IR，该内部刷新信号IR在刷新命令REF被输入时使能。刷新控制电路13可以生成内部刷新信号IR以执行自刷新操作。
目标地址生成电路12可以响应于在存储装置1要开始操作的上电时段和启动操作期间输入的初始化信号INIT来初始化存储体20的行锤区域212和222中保存的所有计数RCN。每个被初始化的计数RCN的比特位都可以具有逻辑低电平“0”。
目标地址生成电路12可以响应于内部激活命令IACT、内部预充电命令IPCG、内部读取命令IRD、内部写入命令IWT和初始化信号INIT来生成行锤控制信号RH_CON，并且可以控制对存储体20的行锤区域212和222的操作，例如，激活操作、预充电操作、内部读取操作、内部写入操作和初始化操作。
在一个实施方式中，上述实施方式中描述的计数RCN可以包括预定数量的比特位。例如，计数RCN可以包括六个比特位。
图2是用于描述图1公开的存储装置的部件中的内部命令生成电路11的实施方式的示图
参照图2，内部命令生成电路11可以包括第一生成电路111和第二生成电路112。
第一生成电路111可以响应于预充电命令PCG而使内部激活命令IACT使能达预设时间tDELAY。第一生成电路111可以响应于在行锤使能信号FEN被使能的情况下输入的预充电命令PCG而使内部激活命令IACT使能达预设时间。在行锤使能信号FEN被禁止的情况下，无论预充电命令PCG是否被输入，第一生成电路111都可以将内部激活命令IACT保持在禁止状态。
第二生成电路112可以接收内部激活命令IACT并且依次生成内部读取命令IRD、内部写入命令IWT和内部预充电命令IPCG。第二生成电路112可以在内部激活命令IACT的激活区间中依次生成内部读取命令IRD和内部写入命令IWT，并且可以响应于禁止的内部激活命令IACT而生成内部预充电命令IPCG。
图3是用于描述图1中公开的存储装置的部件中的存储体20的实施方式的示图。
参照图3，存储体20可以包括第一存储块21和第二存储块22。
行区域23可以位于存储体20的左侧和右侧中的任一侧。图3示出了行区域23位于存储体20的左侧的示例。此外，列区域24可以位于存储体20的上侧和下侧中的任一侧。图3示出了列区域24位于存储体20的下侧的示例。此外，交叉区域25可以位于行区域23和列区域24之间。
存储体20可以包括耦接在多个字线WL1、WL2、WL3、……和多个位线BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8、BL9、BL10、BL11和BL12之间的多个存储单元MC。
存储体20中包括的第一和第二存储块21和22可以共用被同时驱动的多个字线WL1、WL2、WL3、……。例如，多个字线WL1、WL2、WL3、……可以由位于行区域23中的字线驱动器同时驱动。
在本实施方式中，第一存储块21和第二存储块22共用多个字线WL1、WL2、WL3、……并且多个字线WL1、WL2、WL3、……被同时驱动的情况被取作示例。然而，这只是一个实施方式。在一个实施方式中，可以独立地驱动对应于第一存储块21的多个字线和对应于第二存储块22的多个字线。例如，在第一和第二存储块21和22之间还可以包括子字线驱动器。通过子字线驱动器，与第一存储块21对应的多个字线和与第二存储块22对应的多个字线可以被共用和驱动，或者可以被独立驱动。
与第一存储块21对应的位线BL1、BL2、BL3、BL4、BL5和BL6以及与第二存储块22对应的位线BL7、BL8、BL9、BL10、BL11和BL12可以彼此物理分离。
耦接在第一存储块21中包括的(位线BL1、BL2、BL3、BL4、BL5和BL6中的)一些位线BL1和BL2与字线WL1、WL2、WL3、……之间的存储单元MC以及耦接在第二存储块22中包括的(位线BL7、BL8、BL9、BL10、BL11和BL12中的)一些位线BL7和BL8与字线WL1、WL2、WL3、……之间的存储单元MC可以用作行锤区域212和222。
耦接在第一存储块21中包括的(位线BL1、BL2、BL3、BL4、BL5和BL6中的)不与位线BL1和BL2重叠的其他位线BL3、BL4、BL5和BL6与多个字线WL1、WL2、WL3、……之间的存储单元MC以及耦接在第二存储块22中包括的(位线BL7、BL8、BL9、BL10、BL11和BL12中的)不与位线BL7和BL8重叠的其他位线BL9、BL10、BL11和BL12与多个字线WL1、WL2、WL3、……之间的存储单元MC可以用作正常区域211和221。
正常区域211和221中包括的位线BL3、BL4、BL5和BL6/BL9、BL10、BL11和BL12以及行锤区域212和222中包括的位线BL1和BL2/BL7和BL8可以通过其共用的分段线SIO耦接到列区域24。
在一个实施方式中，列区域24可以包括数据输入/输出电路，其被配置为将通过分段线SIO传送的数据输出到存储装置1外部的目的地(例如，存储器控制器)，或者将从存储装置1外部的源接收的数据传送到分段线SIO。
当响应于由内部命令生成电路11生成的内部读取命令IRD执行内部读取操作时，目标地址生成电路12可以(通过分段线SIO)读取耦接在多个字线WL1、WL2、WL3、……和与行锤区域212和222对应的位线BL1和BL2/BL7和BL8之间的存储单元MC中保存的地址ADD<1:N>的各个逻辑电平组合的计数RCN。例如，目标地址生成电路12可以执行通过分段线SIO读取行锤区域212和222中包括的存储单元MC中的、耦接到与输入地址对应的字线的第一选定存储单元中保存的计数RCN的内部读取操作。
当响应于由内部命令生成电路11生成的内部写入命令IWT执行内部写入操作时，目标地址生成电路12可以通过增序计数更新通过内部读取操作读取的各个逻辑电平组合的计数RCN。然后，目标地址生成电路12可以通过分段线SIO将更新的计数RCN写入耦接在多个字线WL1、WL2、WL3、……和与行锤区域212和222对应的位线BL1和BL2/BL7和BL8之间的存储单元MC。例如，目标地址生成电路12可以执行通过增序计数来更新内部读取操作读取的计数RCN、通过分段线SIO将更新的计数RCN传送到耦接到(行锤区域212和222中包括的存储单元MC中的与输入地址对应的)字线的第一选定存储单元、并且将传送的计数RCN保存在第一选定存储单元中的内部写入操作。
在响应于读取命令RD执行的正常读取操作期间，命令控制电路14可以从耦接在字线WL1、WL2、WL3、……和与正常区域211和221对应的位线BL3、BL4、BL5和BL6/BL9、BL10、BL11和BL12之间的存储单元MC读取正常数据，并且可以通过分段线SIO将读取的正常数据传送到列区域24中包括的数据输出电路。例如，命令控制电路14可以执行从(正常区域211和221中包括的存储单元MC中的)耦接到与输入地址对应的字线的第二选定存储单元读取正常数据、并且通过分段线SIO将读取的正常数据传送到列区域24中包括的数据输出电路的正常读取操作。
在响应于写入命令WT执行的正常写入操作期间，命令控制电路14可以将(如通过分段线SIO从列区域24中包括的数据输入电路接收到的)正常数据写入耦接在字线WL1、WL2、WL3、……和与正常区域211和221对应的位线BL3、BL4、BL5和BL6/BL9、BL10、BL11和BL12之间的存储单元MC。例如，命令控制电路14可以执行将(如通过分段线SIO从列区域24中包括的数据输入电路接收到的)正常数据存储到正常区域211和221中包括的存储单元MC中的耦接到与输入地址对应的字线的第二选定存储单元的正常写入操作。
图4是用于描述图1所公开的存储装置的部件中的目标地址生成电路12的实施方式的示图。
参照图4，目标地址生成电路12可以包括区域控制电路41、保存电路42和目标地址输出电路44。
区域控制电路41可以通过对与输入地址对应的行锤区域212和222执行内部读取操作来读取与输入地址对应的计数RCN。该操作可以在内部激活命令IACT被使能的情况下响应于内部读取命令IRD而执行。区域控制电路41可以通过增序计数来更新(如通过对行锤区域212和222的内部读取操作读取的)计数RCN并且可以通过对行锤区域212和222执行内部写入操作而将更新的计数RCN保存在与输入地址对应的行锤区域212和222中。该操作可以在内部激活命令IACT被使能的情况下响应于内部写入命令IWT而执行。
在一个实施方式中，区域控制电路41可以响应于从内部命令生成电路11接收到的内部读取命令IRD、通过对行锤区域212和222执行内部读取操作来读取与输入地址对应的计数RCN。输入地址可以是具有输入到存储装置1的地址ADD<1:N>的逻辑电平组合中的任一逻辑电平组合的地址。输入地址可以被输入到存储体20，以便选择多个字线中的任何一个字线。
因此，区域控制电路41可以执行通过分段线SIO读取耦接在字线WL1、WL2、WL3、……中的与输入地址对应的任何一个字线和与行锤区域212和222对应的位线BL1和BL2/BL7和BL8之间的存储单元MC中保存的计数RCN的内部读取操作。可以响应于从内部命令生成电路11接收到的内部读取命令IRD来执行该操作。
区域控制电路41可以通过增序计数来更新通过内部读取操作读取并且与输入地址对应的计数RCN。
因此，区域控制电路41可以执行将(通过增序计数更新的)计数RCN保存在耦接在字线WL1、WL2、WL3、……中的与输入地址对应的任何一个字线和与行锤区域212和222对应的位线BL1和BL2/BL7和BL8之间的存储单元MC中的内部写入操作。可以响应于从内部命令生成电路11接收到的内部写入命令IWT来执行该操作。
区域控制电路41可以重置耦接在字线WL1、WL2、WL3、……中的与输入地址对应的任何一个字线和与行锤区域212和222对应的位线BL1和BL2/BL7和BL8之间的存储单元MC中保存的计数RCN。可以响应于重置信号RST来执行该操作。
区域控制电路41可以初始化耦接在字线WL1、WL2、WL3、……和与行锤区域212和222对应的位线BL1和BL2/BL7和BL8之间的所有存储单元MC中保存的计数RCN。可以响应于初始化信号INIT来执行该操作。每个被初始化的计数RCN的比特位都可以具有逻辑低电平“0”。
保存电路42可以保存保存计数SELN。当(由区域控制电路41通过增序计数操作更新的)计数RCN满足预设条件时，保存电路42可以将(满足预设条件的)更新的计数RCN保存在其中作为保存计数SELN。保存电路42可以响应于重置信号RST重置其中保存的保存计数SELN。
当在对存储体20的激活操作期间由区域控制电路41生成的更新计数RCN大于保存电路42中保存的保存计数SELN时，保存电路42可以将更新计数RCN保存在其中作为保存计数SELN并且生成标志信号FLG。保存电路42可以响应于重置信号RST而重置其中保存的保存计数SELN。
保存电路42可以响应于由区域控制电路41生成的更新计数RCN而将其中保存的保存计数SELN的值与更新计数RCN的值进行比较。当比较结果指示由区域控制电路41生成的更新计数RCN的值大于保存电路42中保存的保存计数SELN的值时，保存电路42可以将由区域控制电路41生成的更新计数RCN保存在其中作为新的保存计数SELN。当比较结果指示由区域控制电路41生成的更新计数RCN的值小于或等于保存电路42中保存的保存计数SELN的值时，保存电路42可以保留其中保存的保存计数SELN。因此，保存电路42中保存的保存计数SELN可以具有与行锤区域212和222中保存的所有计数RCN中的最大值相同的值。
保存电路42可以响应于重置信号RST而重置其中保存的保存计数SELN的值。在一个实施方式中，被重置的保存计数SELN的比特位可以都具有逻辑低电平“0”。
当由区域控制电路41生成的更新计数RCN的值大于保存电路42中保存的保存计数SELN的值时，保存电路42可以生成标志信号FLG。当由区域控制电路41生成的更新计数RCN的值小于或等于保存电路42中保存的保存计数SELN的值时，保存电路42可以不生成标志信号FLG。
目标地址输出电路44可以响应于由保存电路42生成的标志信号FLG而将输入地址保存为目标地址TGA<1:N>。目标地址输出电路44可以在智能刷新操作期间将目标地址TGA<1:N>输出到存储体20。目标地址输出电路44可以在智能刷新操作被执行之后生成重置信号RST。
当由保存电路42生成标志信号FLG时，其可以指示由区域控制电路41生成的更新计数RCN被保存为新的保存计数SELN。因此，在生成标志信号FLG的时间点的输入地址可以是与在该对应时间点之前已经保存在行锤区域212和222中的所有计数RCN中的最大计数对应的输入地址。因此，目标地址输出电路44中保存的目标地址TGA<1:N>可以是与行锤区域212和222中保存的所有计数RCN中的最大计数对应的地址。
目标地址输出电路44可以响应于从刷新控制电路13接收并且对应于智能刷新操作的智能刷新信号SR而将其中存储的目标地址TGA<1:N>输出到存储体20。因此，刷新控制电路13可以生成智能刷新信号SR并且将其传送到存储体20和目标地址生成电路12，使得对与行锤区域212和222中保存的所有计数RCN中的最大的计数对应的目标地址TGA<1:N>执行智能刷新操作。
目标地址输出电路44可以在智能刷新操作被执行之后生成重置信号RST。目标地址输出电路44可以在从刷新控制电路13接收到与智能刷新操作对应的智能刷新信号SR之后生成重置信号RST，该重置信号RST在智能刷新操作完成时被使能。
图5是用于描述根据一个实施方式的图1的存储装置的操作的示图。在该实施方式中，可以交替和重复地输入针对存储体20的激活命令ACT和预充电命令PCG。
此外，该实施方式的操作可以基于如下假设：行锤使能信号FEN保持其被使能到逻辑高电平的状态。
命令控制电路14可以响应于第一激活命令ACT的输入而将字线使能信号WL_EN使能到逻辑高电平并且将位线均衡信号BL_EQ禁止到逻辑低电平，从而激活存储体20(1)。字线使能信号WL_EN和位线均衡信号BL_EQ可以由命令控制电路14生成以控制存储体20的操作。
通过使能字线使能信号WL_EN，命令控制电路14可以激活存储体20中包括的多个字线WL1、WL2、WL3、……中的与输入地址对应的任何一个字线。命令控制电路14可以将位线均衡信号BL_EQ禁止为逻辑低电平，以禁止对耦接至与激活的输入地址对应的任何一个字线的位线BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8、BL9、BL10、BL11和BL12的均衡操作。结果，当前状态可以被改变为可以进行感测放大的状态。
另外，命令控制电路14可以对正常区域211和221执行访问操作，直到在第一激活命令ACT被输入之后第一预充电命令PCG被输入为止。
内部命令生成电路11可以响应于第一预充电命令PCG的输入将内部激活命令IACT激活为逻辑高电平(2)，并且然后在预设时间tDELAY期间保持内部激活命令IACT的激活状态。例如，内部命令生成电路11可以在第一时间点tA激活内部激活命令IACT，然后在经过预设时间tDELAY之后的第二时间点tB去激活内部激活命令IACT。目标地址生成电路12可以响应于激活的内部激活命令IACT对行锤区域212和222执行访问操作。
如果行锤使能信号FEN被去激活为逻辑低电平，则内部命令生成电路11可以不激活内部激活命令IACT。由于内部激活命令IACT未被激活，因此命令控制电路14可以响应于预充电命令PCG的输入而将字线使能信号WL_EN改变为逻辑低电平，并且将位线均衡信号BL_EQ激活为逻辑高电平。结果，可以对存储体20进行预充电。
然而，由于在图5中行锤使能信号FEN被激活为逻辑高电平，因此内部命令生成电路11可以在预设时间tDELAY期间激活内部激活命令IACT。命令控制电路14可以响应于预充电命令PCG的输入，将字线使能信号WL_EN改变为逻辑低电平并且将位线均衡信号BL_EQ激活为逻辑高电平。结果，用于对存储体20进行预充电的操作可以在内部激活命令IACT保持激活状态的预设时间tDELAY期间被延迟。
内部命令生成电路11可以在内部激活命令IACT保持激活状态的时段中依次生成内部读取命令IRD和内部写入命令IWT(3)。目标地址生成电路12可以响应于依次生成的内部读取命令IRD和内部写入命令IWT而对行锤区域212和222执行内部读取操作和内部写入操作。
内部命令生成电路11可以响应于内部激活命令IACT的去激活来生成内部预充电命令IPCG(4)。命令控制电路14可以响应于生成的内部预充电命令IPCG而对存储体20进行预充电(5)。命令控制电路14可以响应于生成的内部预充电命令IPCG将字线使能信号WL_EN改变为逻辑低电平，并且将位线均衡信号BL_EQ激活为逻辑高电平。结果，可以对存储体20进行预充电(5)。
如上所述，内部命令生成电路11可以响应于在激活命令ACT之后的预充电命令PCG被输入，而将内部激活命令IACT激活达预设时间tDELAY，并且然后生成内部预充电命令IPCG。此时，命令控制电路14可以响应于内部预充电命令IPCG而不是预充电命令PCG来对存储体20进行预充电。因此，命令控制电路14响应于内部预充电命令IPCG来对存储体20进行预充电的时间点可以从命令控制电路14响应于预充电命令PCG来对存储体20进行预充电的时间点延迟预设时间tDELAY。
图6是用于描述可以包括第一存储体50、第二存储体60、内部命令生成电路81、目标地址生成电路82、刷新控制电路83和命令控制电路84的存储装置1的实施方式的示图。
第一存储体50可以包括第一存储块51和第二存储块52，它们各自包括第一正常区域(NM AREA1_1和NM AREA1_2)511和521以及第一行锤区域(RH AREA1_1和RH AREA1_2)512和522。
第二存储体60可以包括第三存储块61和第四存储块62，它们各自包括第二正常区域(NM AREA2_1和NM AREA2_2)611和621以及第二行锤区域(RH AREA2_1和RH AREA2_2)612和622。
存储装置1可以包括多于两个的存储体。此外，存储体50和60中的每一个可以包括比例如图6所示更多的存储块。为了描述方便，以下描述将基于第一存储体50和第二存储体60包括在存储装置1中、第一存储块51和第二存储块52包括在第一存储体50中、以及第三存储块61和第四存储块62包括在第二存储体60中的假设。
第一正常区域511和521以及第二正常区域611和621可以是用于存储正常数据的区域。
第一行锤区域512和522可以保存输入到第一存储体50的地址ADD<1:N>的各个逻辑电平组合的计数RCN。
第二行锤区域612和622可以保存输入到第二存储体60的地址ADD<1:N>的各个逻辑电平组合的计数RCN。
尽管图1中公开的存储装置1包括一个存储体20，但是图6中公开的存储装置1可以包括两个存储体50和60。例如，图6中公开的存储装置1中包括的两个存储体50和60中的每一个可以具有与图1中公开的存储装置1中包括的一个存储体20相同的形状。在一个实施方式中，在图6中公开的存储装置1中包括的第一存储体50可以执行与图1中公开的存储装置1中包括的一个存储体20相同的操作。此外，图6中公开的存储装置1中包括的第二存储体60也可以执行与图1中公开的存储装置1中包括的一个存储体20相同的操作。
因此，图6中公开的内部命令生成电路81的配置和操作可以对应于图1和图2中的那些。因此，图6中公开的目标地址生成电路82的配置和操作可以参照图1和图4中公开的那些来描述。
然而，图6所示的第一和第二存储体50和60可以根据存储体交错方法来操作，其中激活区间和预充电区间彼此部分地重叠。当第一和第二存储体50和60根据存储体交错方法来操作时，根据实施方式，第一存储体50的激活区间和第二存储体60的预充电区间可以彼此部分地重叠，并且第二存储体60的激活区间和第一存储体50的预充电区间可以彼此部分地重叠。
由于第一和第二存储体50和60根据存储体交错方法来操作，因此(从外部装置(例如，存储器控制器)施加到存储装置1并且对应于第一存储体50的)激活命令ACT和预充电命令PCG可以对应于第一存储体50的激活区间和预充电区间。类似地，(从外部装置(例如，存储器控制器)施加到存储装置1并且对应于第二存储体60的)激活命令ACT和预充电命令PCG可以对应于第二存储体60的激活区间和预充电区间。
命令控制电路84可以响应于与第一存储体50对应的激活命令ACT而对第一正常区域511和521执行访问操作。命令控制电路84可以通过响应于与第一存储体50对应的激活命令ACT而激活第一存储体50来进入与第一存储体50对应的激活区间。命令控制电路84可以在与第一存储体50对应的激活区间中响应于读取命令RD和写入命令WT而从/向第一存储体50中包括的第一正常区域511和521读取/写入正常数据。当行锤使能信号FEN被去激活(例如，处于非激活状态)时，命令控制电路84可以响应于与第一存储体50对应的预充电命令PCG而对第一存储体50进行预充电。命令控制电路84可以响应于内部预充电命令IPCG而对第一存储体50进行预充电，该内部预充电命令IPCG由内部命令生成电路81响应于与第一存储体50对应的预充电命令PCG而生成。这可以在行锤使能信号FEN被激活的情况下发生。
命令控制电路84可以响应于与第二存储体60对应的激活命令ACT而对第二正常区域611和621执行访问操作。命令控制电路84可以通过响应于与第二存储体60对应的激活命令ACT而激活第二存储体60来进入与第二存储体60对应的激活区间。命令控制电路84可以在与第二存储体60对应的激活区间中响应于读取命令RD和写入命令WT而从/向第二存储体60中包括的第二正常区域611和621读取/写入正常数据。当行锤使能信号FEN被去激活(例如，处于非激活状态)时，命令控制电路84可以响应于与第二存储体60对应的预充电命令PCG而对第二存储体60进行预充电。命令控制电路84可以响应于内部预充电命令IPCG而对第二存储体60进行预充电，该内部预充电命令IPCG由内部命令生成电路81响应于与第二存储体60对应的预充电命令PCG而生成。这可以在行锤使能信号FEN被激活的情况下发生。
命令控制电路84可以响应于激活命令ACT、读取命令RD、写入命令WT、预充电命令PCG、内部预充电命令IPCG和行锤使能信号FEN而生成正常区域控制信号NM_CON，从而控制对第一存储体50中包括的第一正常区域511和521以及第二存储体60中包括的第二正常区域611和621的操作(例如，激活操作、读取/写入操作和预充电操作)。
目标地址生成电路82可以对第一存储体50中包括的第一行锤区域512和522执行访问操作。该访问操作可以响应于内部激活命令IACT来执行，该内部激活命令IACT由内部命令生成电路81响应于与第一存储体50对应的预充电命令PCG而生成。目标地址生成电路82可以对第二存储体60中包括的第二行锤区域612和622执行访问操作。该访问操作可以响应于内部激活命令IACT来执行，该内部激活命令IACT由内部命令生成电路81响应于与第二存储体60对应的预充电命令PCG而生成。目标地址生成电路82可以响应于内部激活命令IACT、内部预充电命令IPCG、内部读取命令IRD、内部写入命令IWT和初始化信号INIT而生成行锤控制信号RH_CON，从而控制对第一存储体50中包括的第一行锤区域512和522以及第二存储体60中包括的第二行锤区域612和622的操作(例如，激活操作、预充电操作、内部读取操作、内部写入操作和初始化操作)。
图7是用于描述图6中公开的存储装置的部件中的存储体50和60的实施方式的示图。
参照图7，第一存储体50可以包括第一存储块51和第二存储块52。第二存储体60可以包括第三存储块61和第四存储块62。
第一行区域ROW AREA1 53可以位于第一存储体50的右侧或左侧中的任一侧。作为示例，图7示出了第一行区域53位于第一存储体50的左侧。此外，第一列区域COLUMN AREA154可以位于第一存储体50的上侧或下侧中的任一侧。作为示例，图7示出了第一列区域54位于第一存储体50的下侧。此外，第一交叉区域CROSS AREA1 55可以位于第一行区域53和第一列区域54之间。
第二行区域ROW AREA2 63可以位于第二存储体60的右侧或左侧中的任一侧。作为示例，图7示出了第二行区域63位于第二存储体60的左侧。此外，第二列区域COLUMN AREA264可以位于第二存储体60的上侧或下侧中的任一侧。作为示例，图7示出了第二列区域64位于第二存储体60的下侧。此外，第二交叉区域CROSS AREA2 65可以位于第二行区域63和第二列区域64之间。
作为示例，图7示出了第一存储体50位于第二存储体60的左侧。然而，这仅是一个实施方式。在一个实施方式中，第一存储体50可以位于第二存储体60的右侧。
第一存储体50可以包括耦接在多个字线WL1、WL2、WL3……和多个位线BL11、BL12、BL13、BL14、BL15和BL16之间的多个存储单元MC。
第二存储体60可以包括耦接在字线WLA、WLB、WLC……和多个位线BL21、BL22、BL23、BL24、BL25和BL26之间的多个存储单元MC。
第一存储体50中包括的第一和第二存储块51和52可以共用被同时驱动的字线WL1、WL2、WL3、……。例如，字线WL1、WL2、WL3、……可以由位于第一行区域53中的字线驱动器同时驱动。
第二存储体60中包括的第三和第四存储块61和62可以共用被同时驱动的多个字线WLA、WLB、WLC、……。例如，字线WLA、WLB、WLC、……可以由位于第二行区域63中的字线驱动器同时驱动。
在本实施方式中，第一存储块51和第二存储块52共用字线WL1、WL2、WL3、……，并且同时驱动这些字线WL1、WL2、WL3、……。此外，第三存储块61和第四存储块62共用字线WLA、WLB、WLC、……并且同时驱动这些字线WLA、WLB、WLC、……。
在一个实施方式中，对应于第一存储块51的多个字线、对应于第二存储块52的多个字线、对应于第三存储块61的多个字线以及对应于第四存储块62的多个字线可以被独立驱动。例如，在第一和第二存储块51和52之间可以包括子字线驱动器，并且在第三和第四存储块61和62之间可以包括子字线驱动器。通过这些子字线驱动器，与第一存储块51对应的多个字线和与第二存储块52对应的多个字线可以被共用和驱动或者被独立驱动，并且与第三存储块61对应的多个字线和与第四存储块62对应的多个字线可以被共用和驱动或者被独立驱动。
与第一存储块51对应的位线BL11、BL12和BL13以及与第二存储块52对应的位线BL14、BL15和BL16可以彼此物理分离。与第三存储块61对应的位线BL21、BL22和BL23以及与第四存储块62对应的位线BL24、BL25和BL26可以彼此物理分离。
耦接在第一存储块51中包括的位线BL11、BL12和BL13中的位线BL11与字线WL1、WL2、WL3、……之间的存储单元MC以及耦接在第二存储块52中包括的位线BL14、BL15和BL16中的位线BL14与字线WL1、WL2、WL3、……之间的存储单元MC可以用作第一行锤区域512和522。
耦接在第三存储块61中包括的位线BL21、BL22和BL23中的位线BL21与字线WLA、WLB、WLC、……之间的存储单元MC以及耦接在第四存储块62中包括的多个位线BL24、BL25和BL26中的位线BL24与字线WLA、WLB、WLC、……之间的存储单元MC可以用作第二行锤区域612和622。
耦接在(不与第一存储块51中包括的多个位线BL11、BL12和BL13中的位线BL11重叠的)其他位线BL12和BL13与字线WL1、WL2、WL3、……之间存储单元MC以及耦接在(不与第二存储块52中包括的多个位线BL14、BL15和BL16中的位线BL14重叠的)其他位线BL15和BL16与字线WL1、WL2、WL3、……之间的存储单元MC可以用作第一正常区域511和521。
耦接在(不与第三存储块61中包括的多个位线BL21、BL22和BL23中的位线BL21重叠的)其他位线BL22和BL23与字线WLA、WLB、WLC、……之间的存储单元MC以及耦接在(不与第四存储块62中包括的多个位线BL24、BL25和BL26中的位线BL24重叠的)其他位线BL25和BL26与字线WLA、WLB、WLC、……之间的存储单元MC可以用作第二正常区域611和621。
第一正常区域511和521中包括的位线BL12和BL13/BL15和BL16以及第一行锤区域512和522中包括的位线BL11/BL14可以通过由其共用的第一分段线SIO1耦接到第一列区域54。
第二正常区域611和621中包括的位线BL22和BL23/BL25和BL26以及第二行锤区域612和622中包括的位线BL21/BL24可以通过由其共用的第二分段线SIO2耦接到第二列区域64。
第一分段线SIO1和第二分段线SIO2可以彼此物理分离。
第一列区域54可以包括数据输入/输出电路，其被配置为将通过第一分段线SIO1传送的数据输出到存储装置1外部的目的地(例如，存储器控制器)或者将从存储装置1外部的源接收到的数据传送到第一分段线SIO1。类似地，第二列区域64可以包括数据输入/输出电路，其被配置为将通过第二分段线SIO2传送的数据输出到存储装置1外部的目的地(例如，存储器控制器)或者将从存储装置1外部的源接收到的数据传送到第二分段线SIO2。
当内部命令生成电路81生成与第一存储体50对应的内部读取命令IRD以便对第一存储体50执行内部读取操作时，目标地址生成电路82可以(通过第一分段线SIO1)读取地址ADD<1:N>的各个逻辑电平组合的计数RCN。这些计数RCN可以保存在耦接在字线WL1、WL2、WL3、……和与第一行锤区域512和522对应的位线BL11和BL14之间的存储单元MC中。例如，目标地址生成电路82可以执行通过第一分段线SIO1读取第一行锤区域512和522中包括的存储单元MC中的、耦接到与输入地址对应的字线的第一选定存储单元中保存的计数RCN的内部读取操作。
当内部命令生成电路81生成对应于第一存储体50的内部写入命令IWT以便对第一存储体50执行内部写入操作时，目标地址生成电路82可以通过增序计数更新(通过内部读取操作读取的)各个逻辑电平组合的计数RCN。然后，目标地址生成电路82可以(通过第一分段线SIO1)将更新的计数RCN写入耦接在字线WL1、WL2、WL3、……和与第一行锤区域512和522对应的位线BL11和BL14之间的存储单元MC。例如，目标地址生成电路82可以执行通过增序计数更新(通过内部读取操作读取的)计数RCN、并且然后(通过第一分段线SIO1)将更新的计数RCN传送到第一行锤区域512和522中包括的存储单元MC中的、耦接到与输入地址对应的字线的第一选定存储单元的内部写入操作。
命令控制电路84可以从耦接在字线WL1、WL2、WL3、……和与第一正常区域511和521对应的位线BL12和BL13/BL15和BL16之间的存储单元MC读取正常数据，并且可以在对第一存储体50的正常读取操作期间通过第一分段线SIO1将读取的正常数据传送到第一列区域54中包括的数据输出电路。可以响应于与第一存储体50对应的读取命令RD而执行正常读取操作。例如，命令控制电路84可以执行从第一正常区域511和512中包括的存储单元MC中的、耦接到与输入地址对应的字线的第二选定存储单元读取正常数据的正常读取操作。然后，命令控制电路84可以通过第一分段线SIO1将读取的数据传送到第一列区域54中包括的数据输出电路。
命令控制电路84可以在对第一存储体50的正常写入操作期间将(通过第一分段线SIO1从第一列区域54中包括的数据输入电路接收到的)正常数据写入耦接在字线WL1、WL2、WL3、……和与第一正常区域511和521对应的位线BL12和BL13/BL15和BL16之间的存储单元MC。可以响应于与第一存储体50对应的写入命令WT而执行正常写入操作。例如，命令控制电路84可以执行将(通过第一分段线SIO1从第一列区域54中包括的数据输入电路接收到的)正常数据保存到第一正常区域511和521中包括的存储单元MC中的、耦接到与输入地址对应的字线的第二选定存储单元的正常写入操作。
当内部命令生成电路81生成与第二存储体60对应的内部读取命令IRD以便对第二存储体60执行内部读取操作时，目标地址生成电路82可以(通过第二分段线SIO2)读取地址ADD<1:N>的各个逻辑电平组合的计数RCN。这些计数RCN可以保存在耦接在字线WLA、WLB、WLC、……和与第二行锤区域612和622对应的位线BL21和BL24之间的存储单元MC中。例如，目标地址生成电路82可以执行通过第二分段线SIO2读取第二行锤区域612和622中包括的存储单元MC中的、耦接到与输入地址对应的字线的第二选定存储单元中保存的计数RCN的内部读取操作。
当内部命令生成电路81生成对应于第二存储体60的内部写入命令IWT以便对第二存储体60执行内部写入操作时，目标地址生成电路82可以通过增序计数更新(通过内部读取操作读取的)各个逻辑电平组合的计数RCN。然后，目标地址生成电路82可以(通过第二分段线SIO2)将更新的计数RCN写入耦接在字线WLA、WLB、WLC、……和与第二行锤区域612和622对应的位线BL21和BL24之间的存储单元MC。例如，目标地址生成电路82可以执行通过增序计数更新(通过内部读取操作读取的)计数RCN、(通过第二分段线SIO2)将更新的计数RCN传送到第二行锤区域612和622中包括的存储单元MC中的、耦接到与输入地址对应的字线的第二选定存储单元、并且然后将所传送的计数RCN保存在第二选定存储单元中的内部写入操作。
命令控制电路84可以从耦接在字线WLA、WLB、WLC、……和与第二正常区域611和621对应的位线BL22和BL23/BL25和BL26之间的存储单元MC读取正常数据。然后，命令控制电路84可以在对第二存储体60的正常读取操作期间通过第二分段线SIO2将读取的正常数据传送到第二列区域64中包括的数据输出电路。可以响应于与第二存储体60对应的读取命令RD而执行正常读取操作。例如，命令控制电路84可以执行从第二正常区域611和621中包括的存储单元MC中的、耦接到与输入地址对应的字线的第二选定存储单元读取正常数据、并且通过第二分段线SIO2将读取的数据传送到第二列区域64中包括的数据输出电路的正常读取操作。
命令控制电路84可以在对第二存储体60的正常写入操作期间将(通过第二分段线SIO2从第二列区域64中包括的数据输入电路接收到的)正常数据写入耦接在字线WLA、WLB、WLC、……和与第二正常区域611和621对应的位线BL22和BL23/BL25和BL26之间的存储单元MC。可以响应于与第二存储体60对应的写入命令WT而执行正常写入操作。例如，命令控制电路84可以执行将(通过第二分段线SIO2从第二列区域64中包括的数据输入电路接收到的)正常数据保存到第二正常区域611和621中包括的存储单元MC中的、耦接到与输入地址对应的字线的第二选定存储单元的正常写入操作。
图8是用于描述用于操作图6的存储装置的实施方式，特别是第一存储体50和第二存储体60如何根据图6的存储体交错方法操作的示图。
在该实施方式中，从第一激活命令ACT被输入的时间点tC到第一预充电命令PCG被输入的时间点tD的时间段可以是第一存储体50上的激活区间1ST BANK ACTIVE SECTION。
此外，从第二激活命令ACT被输入的时间点tF到第二预充电命令PCG被输入的时间点tH的时间段可以是第二存储体60上的激活区间2ND BANK ACTIVE SECTION。
在操作中，存储装置可以响应于第一预充电命令PCG的输入而进入第一存储体50的预充电区间1ST BANK PRECHARGE SECTION。此时，如参照图5描述，在存储装置已经进入第一存储体50的预充电区间1ST BANK PRECHARGE SECTION的情况下，当对第一存储体50中包括的第一行锤区域512和522执行访问操作1ST BANK FCC OPERATION时，即使在第二激活命令ACT被输入的时间点tF，对第一存储体50的预充电操作也可能不会完成。例如，对第一存储体50的预充电操作完成的时间点(例如，第一存储体50上的预充电区间1ST BANKPRECHARGE SECTION结束的时间点tG)可以晚于第二激活命令ACT被输入的时间点tF。
由于一个存储装置1中包括的第一和第二存储体50和60根据存储体交错方法进行操作，因此存储装置可以在对第一存储体50的预充电操作未完成的情况下进入第二存储体60的激活区间。然后，可以对第二存储体60中包括的第二正常区域611和621执行访问操作。因此，第一存储体50的预充电区间1ST BANK PRECHARGE SECTION和第二存储体60的激活区间2ND BANK ACTIVE SECTION可以彼此重叠。
类似地，由于一个存储装置1中包括的第一和第二存储体50和60根据存储体交错方法进行操作，因此存储装置可以在对第二存储体60的预充电操作未完成的情况下进入第一存储体50的激活区间。然后，可以对第一存储体50中包括的第一正常区域511和521执行访问操作。因此，第二存储体60的预充电区间2ND BANK PRECHARGE SECTION和第一存储体50的激活区间1ST BANK ACTIVE SECTION可以彼此重叠。
综合而言，由于在存储装置已经进入第一存储体50的预充电区间1ST BANKPRECHARGE SECTION的情况下执行对第一存储体50中包括的第一行锤区域512和522的访问操作1ST BANK FCC OPERATION，因此第一存储体50的预充电区间1ST BANK PRECHARGESECTION可以延迟预设时间tDELAY。在第一存储体50的预充电区间1ST BANK PRECHARGESECTION和第二存储体60的激活区间2ND BANK ACTIVE SECTION彼此重叠(因为一个存储装置1中包括的第一和第二存储体50和60可以根据存储体交错方法进行操作)的情况下，这种现象可以被覆盖，就好像该现象没有发生一样。
类似地，由于在存储装置已经进入第二存储体60的预充电区间2ND BANKPRECHARGE SECTION的情况下执行对第二存储体60中包括的第二行锤区域612和622的访问操作2ND BANK FCC OPERATION，因此第二存储体60的预充电区间2ND BANK PRECHARGESECTION可以延迟预设时间tDELAY。在第二存储体60的预充电区间2ND BANK PRECHARGESECTION和第一存储体50的激活区间1ST BANK ACTIVE SECTION彼此重叠(因为一个存储装置1中包括的第一和第二存储体50和60可以根据存储体交错方法进行操作)的情况下，这种现象可以被覆盖，就好像该现象没有发生一样。
尽管为了说明的目的已经描述了各实施方式，但是对于本领域技术人员显而易见的是，在不背离所附权利要求书限定的本发明的精神和范围的情况下可以进行各种改变和修改。可以组合实施方式以形成另外的实施方式。

Claims (20)

1.一种存储装置，包括：
存储体，包括多个存储块，每个存储块被划分为正常区域和行锤区域；
命令控制电路，适用于响应于激活命令对所述正常区域执行访问操作；
内部命令生成电路，适用于响应于预充电命令生成内部命令；
目标地址生成电路，适用于响应于所述内部命令通过对所述行锤区域执行访问操作来将接收到的地址的各逻辑电平组合的计数保存在所述行锤区域中，以及当所述计数满足预设条件时将与所述计数对应的地址设置为目标地址；以及
刷新控制电路，适用于控制对所述目标地址的智能刷新操作。
2.根据权利要求1所述的存储装置，其中，所述内部命令生成电路响应于所述预充电命令生成所述内部命令中的内部激活命令，以及在经过预设时间之后生成所述内部命令中的内部预充电命令。
3.根据权利要求2所述的存储装置，其中，所述命令控制电路响应于所述激活命令激活所述存储体，以及响应于所述内部预充电命令对所述存储体进行预充电。
4.根据权利要求2所述的存储装置，其中，所述内部命令生成电路包括：
第一生成电路，适用于响应于所述预充电命令而使所述内部激活命令在所述预设时间期间使能；以及
第二生成电路，适用于在所述内部激活命令的激活区间中依次生成内部读取命令和内部写入命令，以及响应于禁止的内部激活命令生成所述内部预充电命令。
5.根据权利要求4所述的存储装置，其中，所述目标地址生成电路包括：
区域控制电路，适用于：增加通过对与输入地址对应的行锤区域执行内部读取操作而读取的计数，所述计数通过响应于所述内部读取命令而被增序计数来增加；以及通过响应于所述内部写入命令而执行内部写入操作来将增加的计数保存在与所述输入地址对应的所述行锤区域中；
保存电路，适用于：将所述增加的计数与所保存的计数进行比较，当所述增加的计数大于所保存的计数时通过将所保存的计数替换为所述增加的计数来保存所述增加的计数并且生成标志信号，以及响应于重置信号重置所保存的计数；以及
目标地址输出电路，适用于：响应于生成的标志信号将所述输入地址存储为所述目标地址，在所述智能刷新操作期间将所述目标地址输出到所述存储体，以及在所述智能刷新操作被执行之后生成所述重置信号。
6.根据权利要求5所述的存储装置，其中，所述正常区域中包括的位线和所述行锤区域中包括的位线共用分段线。
7.根据权利要求6所述的存储装置，其中，所述区域控制电路：
在所述内部读取操作期间，通过所述分段线读取所述行锤区域中包括的第一存储单元中的、耦接到与所述输入地址对应的字线的第一选定存储单元中保存的计数，
在所述内部写入操作期间，通过所述分段线将所述增加的计数写入所述第一选定存储单元，以及
响应于所述重置信号而重置所述第一存储单元中的、耦接到与所述目标地址对应的字线的目标存储单元中保存的计数。
8.根据权利要求7所述的存储装置，其中，所述命令控制电路：
从所述正常区域中包括的第二存储单元中的、耦接到与所述输入地址对应的字线的第二选定存储单元读取第一数据，以及在正常读取操作期间通过所述分段线输出所读取的第一数据，以及
在正常写入操作期间，将通过所述分段线接收到的第二数据写入所述第二选定存储单元。
9.根据权利要求1所述的存储装置，其中，所述智能刷新操作包括：刷新所述存储体中包括的多个字线中的、与对应于所述目标地址的字线相邻布置的一个或多个字线的操作。
10.一种操作存储装置的方法，所述存储装置包括第一存储体和第二存储体：所述第一存储体具有各自被划分为第一正常区域和第一行锤区域的多个存储块，以及第二存储体具有各自被划分为第二正常区域和第二行锤区域的多个存储块，所述方法包括：
根据存储体交错方法对所述第一正常区域和所述第二正常区域执行访问操作，其中所述第一存储体的激活区间与所述第二存储体的预充电区间部分地重叠，并且所述第二存储体的激活区间与所述第一存储体的预充电区间部分地重叠；
在行锤使能区间中，响应于与所述第一存储体或所述第二存储体的预充电区间对应的预充电命令生成内部命令；
响应于所述内部命令通过对所述第一行锤区域或所述第二行锤区域执行访问操作来将接收到的地址的各逻辑电平组合的计数保存在所述第一行锤区域或所述第二行锤区域中，以及当所述计数满足预设条件时将与所述计数对应的地址设置为目标地址；以及
对所述目标地址执行智能刷新操作。
11.根据权利要求10所述的方法，还包括：
在从所述内部命令中的内部激活命令被生成的时间点开始经过预设时间之后，生成所述内部命令中的内部预充电命令。
12.根据权利要求11所述的方法，还包括：
在所述行锤使能区间中，响应于所述激活命令激活所述第一存储体或所述第二存储体，以及
响应于所述内部预充电命令对所述第一存储体或所述第二存储体进行预充电。
13.根据权利要求11所述的方法，其中，生成所述内部激活命令包括：响应于所述预充电命令使所述内部激活命令使能达所述预设时间。
14.根据权利要求13所述的方法，其中，生成所述内部预充电命令包括：响应于禁止的内部激活命令生成所述内部预充电命令。
15.根据权利要求14所述的方法，还包括：
在所述内部激活命令的激活区间中，依次生成内部读取命令和内部写入命令。
16.根据权利要求15所述的方法，其中，将与所述计数对应的地址设置为所述目标地址包括：
增加通过对与输入地址对应的所述第一行锤区域或所述第二行锤区域执行内部读取操作而读取的计数，所述计数通过响应于所述内部读取命令而被增序计数来增加，以及通过响应于所述内部写入命令而执行内部写入操作来将增加的计数保存在与所述输入地址对应的所述第一行锤区域或所述第二行锤区域中；
将所述增加的计数与所保存的计数进行比较，当所述增加的计数大于所保存的计数时通过将所保存的计数替换为所述增加的计数来保存所述增加的计数并且生成标志信号，以及响应于重置信号重置所保存的计数；
响应于生成的标志信号将所述输入地址存储为所述目标地址，以及在所述智能刷新操作期间将所述目标地址输出到所述第一存储体或所述第二存储体；以及
在执行所述智能刷新操作之后生成所述重置信号。
17.根据权利要求16所述的方法，其中：
所述第一正常区域中包括的位线和所述第一行锤区域中包括的位线共用第一分段线，并且所述第二正常区域中包括的位线和所述第二行锤区域中包括的位线共用第二分段线，
将所述增加的计数保存在所述第一行锤区域或所述第二行锤区域中包括：
在所述内部读取操作期间，通过所述第一分段线或所述第二分段线读取所述第一行锤区域中包括的第一存储单元或所述第二行锤区域中包括的第二存储单元中的、耦接到与所述输入地址对应的字线的第一选定存储单元中保存的计数；
在所述内部写入操作期间，通过所述第一分段线或所述第二分段线将所述增加的计数写入所述第一选定存储单元；以及
响应于所述重置信号而重置所述第一存储单元或所述第二存储单元中的、耦接到与所述目标地址对应的字线的目标存储单元中保存的计数。
18.根据权利要求17所述的方法，还包括：
从所述第一正常区域中包括的第三存储单元或所述第二正常区域中包括的第四存储单元中的、耦接到与所述输入地址对应的字线的第二选定存储单元读取第一数据，以及在正常读取操作期间通过所述第一分段线或所述第二分段线输出所读取的第一数据；以及
在正常写入操作期间，将通过所述第一分段线或所述第二分段线接收到的第二数据写入所述第二选定存储单元。
19.根据权利要求10所述的方法，还包括：
在行锤禁止区间中，响应于与所述第一存储体或所述第二存储体的预充电区间对应的预充电命令，对所述第一存储体或所述第二存储体进行预充电。
20.根据权利要求10所述的方法，其中，所述智能刷新操作包括：刷新所述第一存储体和所述第二存储体中的每一个中包括的多个字线中的、与对应于所述目标地址的字线相邻布置的一个或多个字线的操作。
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