JP2015191676A - 半導体装置 - Google Patents

Abstract

【課題】割り込みリフレッシュ回路の動作速度によって律速されない半導体装置を提供する。
【解決手段】アクティブコマンドの回数に応じて、割り込みリフレッシュを行う第１割り込みリフレッシュ回路２６Ａと、第１割り込みリフレッシュ回路２６Ａと異なり、アクティブコマンドの回数に応じて、割り込みリフレッシュを行う第２割り込みリフレッシュ回路２６Ｂと、第１及び第２割り込みリフレッシュ回路２６Ａ，２６Ｂのいずれか一方を、制御信号ＳＥＬに応じて選択する選択回路４０とを備える。本発明によれば、複数の割り込みリフレッシュ回路を備えていることから、各割り込みリフレッシュ回路の動作速度によって半導体装置のアクセス速度が律速されることがない。
【選択図】図５

Description

本発明は半導体装置に関し、特に、リフレッシュ動作による情報の保持が必要な半導体装置に関する。

代表的な半導体メモリデバイスであるＤＲＡＭ（Dynamic Random Access Memory）は、セルキャパシタに蓄積された電荷によって情報を記憶するため、定期的にリフレッシュ動作を行わなければ情報が消失してしまう。このため、ＤＲＡＭを制御するコントロールデバイスからは、リフレッシュ動作を指示するリフレッシュコマンドが定期的に発行される（特許文献１参照）。リフレッシュコマンドは、１リフレッシュサイクル（例えば６４ｍｓｅｃ）の期間に全てのワード線が必ず１回リフレッシュされる頻度でコントロールデバイスから発行される。

特開２０１１−２５８２５９号公報

しかしながら、メモリセルへのアクセス履歴によっては、所定のメモリセルの情報保持特性が低下することがあった。そして、所定のメモリセルの情報保持時間が１リフレッシュサイクル未満に低下すると、１リフレッシュサイクルの期間に全てのワード線が１回リフレッシュされる頻度でリフレッシュコマンドを発行しても、一部の情報が失われるおそれがあった。

本発明の一側面による半導体装置は、アクティブコマンドの回数に応じて、割り込みリフレッシュを行う第１割り込みリフレッシュ回路と、前記第１割り込みリフレッシュ回路と異なり、前記アクティブコマンドの回数に応じて、割り込みリフレッシュを行う第２割り込みリフレッシュ回路と、前記第１及び第２割り込みリフレッシュ回路のいずれか一方を、制御信号に応じて、選択する選択回路と、を備えることを特徴とする。

本発明の他の側面による半導体装置は、ロウアドレスに基づいてアクセスされる複数のメモリセルを含むメモリ領域と、１又は２以上の前記ロウアドレスごとにアクセス数をカウントする第１のアクセスカウンタを含み、前記第１のアクセスカウンタのカウント値が所定値に達したことに応答して、当該ロウアドレスに関連するメモリセルに対してリフレッシュ動作を実行する第１の割り込みリフレッシュ回路と、１又は２以上の前記ロウアドレスごとにアクセス数をカウントする第２のアクセスカウンタを含み、前記第２のアクセスカウンタのカウント値が前記所定値に達したことに応答して、当該ロウアドレスに関連するメモリセルに対してリフレッシュ動作を実行する第２の割り込みリフレッシュ回路と、を備え、前記第１のアクセスカウンタが前記カウント値の更新動作を完了する前に、前記第２のアクセスカウンタが前記カウント値の更新動作を開始することを特徴とする。

本発明によれば、複数の割り込みリフレッシュ回路を備えていることから、各割り込みリフレッシュ回路の動作速度によって半導体装置のアクセス速度が律速されることがない。

本発明の各実施形態による半導体装置１０の構成を示すブロック図である。 メモリセルアレイ２０のバンク構成を説明するための模式図である。 メモリセルアレイ２０の一部を拡大して示す回路図である。 ビット線を共有する２つのメモリセルＭＣの断面図である。 第１の実施形態による割り込みリフレッシュ回路２６の回路図である。 アクセスカウンタ５１の回路図である。 アドレス保持回路５２の回路図である。 第２の実施形態による割り込みリフレッシュ回路２６の回路図である。 第３の実施形態による割り込みリフレッシュ回路２６の回路図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

＜第１の実施形態＞
本発明の第１の実施形態について説明する。

図１は、本発明の各実施形態による半導体装置１０の構成を示すブロック図である。

半導体装置１０は、ＤＲＡＭであり、メモリセルアレイ２０を備える。メモリセルアレイ２０は、複数のワード線ＷＬ及び複数のビット線ＢＬを有し、その交点にメモリセルＭＣが設けられたメモリ領域である。ワード線ＷＬの選択はロウデコーダ２１によって行われ、ビット線ＢＬの選択はカラムデコーダ２２によって行われる。

ロウデコーダ２１の動作は、アドレスセレクタ２３から出力されるロウアドレスＸＡＤＤによって制御される。アドレスセレクタ２３は、アドレスラッチ回路２４、リフレッシュカウンタ２５及び割り込みリフレッシュ回路２６から供給されるロウアドレスＸＡＤＤ０〜ＸＡＤＤ２のいずれかを選択し、ロウデコーダ２１に出力する。

カラムデコーダ２２の動作は、アドレスラッチ回路２７から出力されるカラムアドレスＹＡＤＤによって制御される。

半導体装置１０は、アドレス端子３１及びコマンド端子３２を備える。アドレス端子３１は、外部からアドレス信号ＡＤＤ、バンクアドレスＢＡ及びバンクグループアドレスＢＧＡを受ける。コマンド端子３２は、外部からコマンド信号ＣＭＤを受ける。

コマンド信号ＣＭＤは、コマンドデコーダ２８に供給される。コマンドデコーダ２８は、コマンド信号ＣＭＤをデコードすることにより、内部コマンドを生成する。例えば、コマンド信号ＣＭＤがアクティブコマンドを示している場合、コマンドデコーダ２８はアクティブ信号ＡＣＴを活性化させる。アクティブ信号ＡＣＴが活性化すると、アドレス端子３１に入力されたアドレス信号ＡＤＤ、バンクアドレスＢＡ及びバンクグループアドレスＢＧＡは、アドレスラッチ回路２４にラッチされる。

また、コマンド信号ＣＭＤがリードコマンド又はライトコマンドを示している場合、コマンドデコーダ２８はリードライト信号Ｒ／Ｗを活性化させる。リードライト信号Ｒ／Ｗが活性化すると、アドレス端子３１に入力されたアドレス信号ＡＤＤ、バンクアドレスＢＡ及びバンクグループアドレスＢＧＡは、アドレスラッチ回路２７にラッチされる。

ここで、半導体装置１０は、割り込みリフレッシュ回路２６を備える。割り込みリフレッシュ回路２６は、図５で詳述するような、割り込みリフレッシュ動作を実行するための回路である。割り込みリフレッシュ動作は、メモリセルへのアクセス履歴を考慮して追加的に実行されるリフレッシュ動作であり、一般的に知られているセルフリフレッシュ及びオートリフレッシュとは異なる。

コマンド信号ＣＭＤがリフレッシュコマンドを示している場合、コマンドデコーダ２８はリフレッシュ信号ＲＥＦ活性化させる。リフレッシュ信号ＲＥＦは、アドレスセレクタ２３、リフレッシュカウンタ２５及び割り込みリフレッシュ回路２６に供給される。

メモリセルアレイ２０から読み出されたリードデータは、メインアンプ２９を介してデータ入出力回路３０に供給される。データ入出力回路３０は、リードデータＤＱをデータ入出力端子３３から外部に出力する。また、外部からデータ入出力端子３３に入力されたライトデータＤＱは、データ入出力回路３０を介してメインアンプ２９に供給され、メモリセルアレイ２０に書き込まれる。

図２は、メモリセルアレイ２０のバンク構成を説明するための模式図である。

メモリセルアレイ２０は１６個のバンクＢＡＮＫ０〜ＢＡＮＫ１５に分割されている。バンクとは、個別にコマンドを実行可能な単位であり、バンク間においては非排他的な動作が可能である。バンクの選択は、バンクグループアドレスＢＧＡ及びバンクアドレスＢＡによって行われる。バンクグループアドレスＢＧＡは２ビットの信号であり、これを用いて４つのバンクグループＢＧ０〜ＢＧ３のいずれかが選択される。また、バンクアドレスＢＡは２ビットの信号であり、選択されたバンクグループＢＧに含まれる４つのバンクのいずれかがバンクアドレスＢＡによって選択される。

尚、図１に示したロウデコーダ２１、カラムデコーダ２２及びメインアンプ２９は、バンクごとに設けられる。

図３は、メモリセルアレイ２０の一部を拡大して示す回路図である。

メモリセルアレイ２０の内部には、Ｙ方向に延在する複数のワード線ＷＬと、Ｘ方向に延在する複数のビット線ＢＬが設けられており、その交点にメモリセルＭＣが配置されている。メモリセルＭＣはいわゆるＤＲＡＭセルであり、Ｎチャンネル型ＭＯＳトランジスタからなるセルトランジスタＴｒとセルキャパシタＣが直列に接続された構成を有している。セルトランジスタＴｒのゲート電極は対応するワード線ＷＬに接続され、ソース／ドレインの一方は対応するビット線ＢＬに接続され、ソース／ドレインの他方はセルキャパシタＣに接続されている。

メモリセルＭＣは、セルキャパシタＣに蓄積された電荷によって情報を記憶する。具体的には、セルキャパシタＣが内部電位ＶＡＲＹにチャージされている場合、つまりハイレベルにチャージされている場合には一方の論理レベル（例えば、論理値＝１）を記憶し、セルキャパシタＣが接地電位ＶＳＳにチャージされている場合、つまりローレベルにチャージされている場合には他方の論理レベル（例えば、論理値＝０）を記憶する。セルキャパシタＣに蓄積された電荷はリーク電流によって徐々に消失するため、一定の時間が経過する度にリフレッシュ動作を行う必要がある。

リフレッシュ動作は、アクティブ信号ＡＣＴに応答したロウアクセスと基本的に同じである。つまり、リフレッシュすべきワード線ＷＬを活性レベルに駆動し、これにより当該ワード線ＷＬに接続されたセルトランジスタＴｒをオンさせる。ワード線ＷＬの活性レベルは例えば内部電位ＶＰＰであり、大部分の周辺回路にて使用する内部電位ＶＰＥＲＩよりも高電位である。これにより、セルキャパシタＣが対応するビット線ＢＬに接続されるため、セルキャパシタＣに蓄積されていた電荷に応じてビット線ＢＬの電位が変動する。そして、センスアンプＳＡを活性化させることにより、対を成すビット線ＢＬ間に生じている電位差を増幅した後、ワード線ＷＬを非活性レベルに戻せば、セルキャパシタＣのチャージレベルが再生される。ワード線ＷＬの非活性レベルは、例えば接地電位ＶＳＳ未満の負電位ＶＫＫである。

リフレッシュ動作を行うべき周期はリフレッシュサイクルと呼ばれ、規格によって例えば６４ｍｓｅｃと定められている。したがって、各メモリセルＭＣの情報保持時間をリフレッシュサイクルよりも長くなるよう設計すれば、定期的なリフレッシュ動作によって情報を保持し続けることができる。尚、実際には各メモリセルＭＣの情報保持時間はリフレッシュサイクルに対して十分なマージンを有しており、このため、規格によって定められたリフレッシュサイクルよりもやや長いサイクルでリフレッシュ動作を行った場合であっても、メモリセルＭＣの情報を正しく保持することが可能である。

しかしながら、近年、アクセス履歴によってメモリセルＭＣの情報保持時間が低下するディスターブ現象が問題となっている。ディスターブ現象とは、あるワード線ＷＬを繰り返しアクセスすると、これに隣接する他のワード線ＷＬに接続されたメモリセルＭＣの情報保持特性が低下する現象である。例えば、図３に示すワード線ＷＬｍを繰り返しアクセスすると、これに隣接するワード線ＷＬｍ−１，ＷＬｍ＋１に接続されたメモリセルＭＣの情報保持特性が低下する。原因については諸説あるが、例えば、隣接するワード線間に生じている寄生容量Ｃｐによるものであると考えられている。

つまり、所定のワード線ＷＬｍが繰り返しアクセスされると、その電位が負電位ＶＫＫから高電位ＶＰＰへ繰り返し変化するため、隣接するワード線ＷＬｍ−１，ＷＬｍ＋１を負電位ＶＫＫに固定しているにもかかわらず、寄生容量Ｃｐによるカップリングによってその電位がわずかに上昇する。これにより、ワード線ＷＬｍ−１，ＷＬｍ＋１に接続されたセルトランジスタＴｒのオフリーク電流が増大し、セルキャパシタＣのチャージレベルが通常よりも高速に失われてしまう。

また、以下の様な他の考えもある。図４は、ビット線を共有する２つのメモリセルＭＣの断面図であり、ワード線ＷＬが半導体基板４に埋め込まれたトレンチゲート型のセルトランジスタＴｒを有している。図４に示すワード線ＷＬｍ，ＷＬｍ＋１は、素子分離領域６によって区画された同じ活性領域内に埋め込まれており、これが活性化されると対応するソース／ドレインＳＤ間にチャネルが形成される。ソース／ドレインＳＤの一方はビット線ノードに接続され、他方はキャパシタノードに接続されている。このような断面において、ワード線ＷＬｍがアクセスされ、その後セルトランジスタＴｒをＯＦＦする（つまりチャネルが切れる）と、キャリアである浮遊電子がチャネル付近に発生する。ワード線ＷＬｍへのアクセスが繰り返されると、その浮遊電子が累積し、その累積した浮遊電子がワード線ＷＬｍ＋１側のキャパシタノードへ移動し、ＰＮジャンクションリークを誘発してセルキャパシタＣのチャージレベルを失わせる。

いずれにしても、このようなメカニズムによりメモリセルＭＣの情報保持時間が低下すると、情報保持時間が規格によって定められたリフレッシュサイクルを下回る危険性がある。情報保持時間がリフレッシュサイクルを下回わってしまうと、リフレッシュ動作を正しく実行しても一部のデータが消失してしまう。

本発明の各実施形態による半導体装置１０は、上述したディスターブ現象を考慮し、アクセス履歴に基づいて追加的なリフレッシュ動作を行う点を特徴としている。以下、半導体装置１０に備えられた割り込みリフレッシュ回路２６の構成及び動作について詳細に説明する。

図５は、第１の実施形態による割り込みリフレッシュ回路２６の回路図である。

第１の実施形態においては、割り込みリフレッシュ回路２６が第１の割り込みリフレッシュ回路２６Ａと第２の割り込みリフレッシュ回路２６Ｂからなる。割り込みリフレッシュ回路２６Ａ，２６Ｂは、選択回路４０によっていずれか一方が選択される。

選択回路４０は、カウンタ４１及びセレクタ４２，４３を備える。カウンタ４１は、アクティブ信号ＡＣＴとリフレッシュ信号ＲＥＦを受けるＯＲゲート回路Ｇ１の出力信号Ａ／Ｒによってカウント動作を行う回路である。第１の実施形態では、カウンタ４１として、出力信号Ａ／Ｒが活性化する度に制御信号ＳＥＬの論理レベルを反転させるトグル回路を用いることができる。

制御信号ＳＥＬは、セレクタ４２，４３に供給される。セレクタ４２は、アクティブ信号ＡＣＴを受け、制御信号ＳＥＬに基づいてアクティブ信号ＡＣＴＡ，ＡＣＴＢのいずれか一方を出力する。アクティブ信号ＡＣＴＡは、第１の割り込みリフレッシュ回路２６Ａに供給され、アクティブ信号ＡＣＴＢは、第２の割り込みリフレッシュ回路２６Ｂに供給される。また、セレクタ４３は、リフレッシュ信号ＲＥＦを受け、制御信号ＳＥＬに基づいてリフレッシュ信号ＲＥＦＡ，ＲＥＦＢのいずれか一方を出力する。リフレッシュ信号ＲＥＦＡは、第１の割り込みリフレッシュ回路２６Ａに供給され、リフレッシュ信号ＲＥＦＢは、第２の割り込みリフレッシュ回路２６Ｂに供給される。

かかる構成により、アクティブ信号ＡＣＴ及びリフレッシュ信号ＲＥＦは、第１及び第２の割り込みリフレッシュ回路２６Ａ，２６Ｂに対して交互に供給されることになる。例えば、偶数番目のアクティブコマンドに応答して割り込みリフレッシュ回路２６Ａが選択され、奇数番目のアクティブコマンドに応答して割り込みリフレッシュ回路２６Ｂが選択される。

第１の割り込みリフレッシュ回路２６Ａは、アクセスカウンタ５１、アドレス保持回路５２及び制御回路５３を備える。図示しないが、第２の割り込みリフレッシュ回路２６Ｂについても、アクティブ信号ＡＣＴＢ及びリフレッシュ信号ＲＥＦＢが供給される他は、第１の割り込みリフレッシュ回路２６Ａと同様の回路構成を有している。

アクセスカウンタ５１は、１又は２以上のロウアドレスＸＡＤＤごとにアクセス数をカウントするカウンタであり、アクティブ信号ＡＣＴＡが活性化する度に、当該ロウアドレスＸＡＤＤに対応するカウント値がカウントアップされる。そして、そのカウント値が所定値に達すると、検出信号ＭＡＸが活性化される。

検出信号ＭＡＸは、制御回路５３に供給される。制御回路５３は、検出信号ＭＡＸが活性化すると、アドレス入力信号ＩＮをアドレス保持回路５２に供給する。これにより、アドレス保持回路５２は、当該ロウアドレスＸＡＤＤの記憶を行う。そして、リフレッシュ信号ＲＥＦＡが活性化すると、制御回路５３は、割り込み信号ＲＨＦを活性化させるとともに、アドレス出力信号ＯＵＴをアドレス保持回路５２に供給する。これにより、アドレス保持回路５２は、保持しているロウアドレスＸＡＤＤ２をアドレスセレクタ２３に出力する。

アドレスセレクタ２３は、アドレスラッチ回路２４から供給されるロウアドレスＸＡＤＤ０、リフレッシュカウンタ２５から供給されるロウアドレスＸＡＤＤ１及び割り込みリフレッシュ回路２６から供給されるロウアドレスＸＡＤＤ２を受け、これらのいずれかを選択する。その選択は、リフレッシュ信号ＲＥＦ及び割り込み信号ＲＨＦに基づいて行われ、選択されたロウアドレスＸＡＤＤがロウデコーダ２１に供給される。

具体的には、リフレッシュ信号ＲＥＦ及び割り込み信号ＲＨＦがいずれも非活性状態である場合、アドレスセレクタ２３は、アドレスラッチ回路２４から供給されるロウアドレスＸＡＤＤ０を選択する。これにより、ロウデコーダ２１は、外部から入力されたロウアドレスＸＡＤＤに基づいてワード線ＷＬの選択を行う。つまり、通常のロウアクセスが実行される。

リフレッシュ信号ＲＥＦが活性状態であり、且つ、割り込み信号ＲＨＦが非活性状態である場合、アドレスセレクタ２３は、リフレッシュカウンタ２５から供給されるロウアドレスＸＡＤＤ１を選択する。これにより、ロウデコーダ２１は、リフレッシュカウンタ２５が示すロウアドレスＸＡＤＤに基づいてワード線ＷＬの選択を行う。つまり、割り込みリフレッシュと異なる通常のリフレッシュ動作が行われる。図５に示すように、リフレッシュカウンタ２５は、ＡＮＤゲート回路Ｇ２から供給される更新信号を受ける。ＡＮＤゲート回路Ｇ２は、リフレッシュ信号ＲＥＦと反転された割り込み信号ＲＨＦが入力されている。これにより、割り込みリフレッシュ回路２６Ａ，２６Ｂから供給される割り込み信号ＲＨＦがいずれも非活性状態であることを条件として、リフレッシュ信号ＲＥＦが活性化する度に、リフレッシュカウンタ２５のカウント値が更新される。

リフレッシュ信号ＲＥＦ及び割り込み信号ＲＨＦがいずれも活性状態である場合、アドレスセレクタ２３は、割り込みリフレッシュ回路２６から供給されるロウアドレスＸＡＤＤ２を選択する。これにより、ロウデコーダ２１は、アドレス保持回路５２に蓄積されたロウアドレスＸＡＤＤに基づいてワード線ＷＬの選択を行う。つまり、割り込みリフレッシュ動作が行われる。割り込みリフレッシュは、セルフリフレッシュ及びオートリフレッシュとは異なるリフレッシュである。

図６は、アクセスカウンタ５１の回路図である。

アクセスカウンタ５１は、ＳＲＡＭセルアレイ６０を備えている。ＳＲＡＭセルアレイ６０は、複数のワード線ＷＬ１及び複数のビット線ＢＬ１を有し、その交点にメモリセルＭＣ１が設けられている。ワード線ＷＬ１の選択はロウデコーダ６１によって行われる。メモリセルＭＣ１はＳＲＡＭセルであり、ＤＲＡＭセルと比べて高速なリードライト動作が可能である。

ＳＲＡＭセルアレイ６０のビット線ＢＬ１は、ラッチ回路６２に接続されている。ラッチ回路６２は、ＳＲＡＭセルアレイ６０から読み出されたデータ、つまりカウント値を一時的に保持するとともに、制御回路６３による制御のもと、カウント値をカウントアップする。カウントアップされたカウント値はＳＲＡＭセルアレイ６０にライトバックされる。また、カウントアップされたカウント値が所定値を示している場合、ラッチ回路６２は検出信号ＭＡＸを活性化させる。

ロウデコーダ６１及びラッチ回路６２の動作は、制御回路６３によって制御される。制御回路６３は、アクティブ信号ＡＣＴＡ又はリフレッシュ信号ＲＥＦＡが活性化すると、ロウデコーダ６１を制御することにより、ロウアドレスＸＡＤＤに対応するワード線ＷＬ１を選択する。ワード線ＷＬ１は、ロウアドレスＸＡＤＤごとに割り当てられていても構わないし、２以上のロウアドレスＸＡＤＤごとに割り当てられていても構わない。

そして、ワード線ＷＬ１の選択により、ＳＲＡＭセルアレイ６０に記憶されたカウント値がビット線ＢＬ１を介して読み出されると、カウント値がラッチ回路６２に一時的に保持される。

ここで、アクティブ信号ＡＣＴＡの活性化に応答してカウント値が読み出された場合には、上述の通り、ラッチ回路６２に保持されたカウント値がカウントアップされた後、ＳＲＡＭセルアレイ６０にライトバックされる。かかる動作により、１又は２以上のロウアドレスＸＡＤＤごとに、アクセス数をカウントすることができる。そして、カウント値が所定値に達すると、検出信号ＭＡＸが活性化する。

一方、リフレッシュ信号ＲＥＦＡの活性化に応答してカウント値が読み出された場合には、ラッチ回路６２に保持されたカウント値がリセットされた後、ＳＲＡＭセルアレイ６０にライトバックされる。かかる動作により、リフレッシュ動作が実行されたロウアドレスＸＡＤＤについては、アクセス数がリセットされる。

アクセスカウンタ５１はこのような回路構成を有しているため、アクティブ信号ＡＣＴＡが活性化してから、ＳＲＡＭセルアレイ６０にカウントアップされたカウント値がライトバックされるまでには、ある程度の時間が必要である。

カウント値を記憶する回路及びアドレスを保持する回路は、ＳＲＡＭセルアレイで説明されるが、これに限らず、ＤＲＡＭセルアレイ、複数のレジスタ回路、不揮発性のメモリセルアレイ等の記憶素子回路も、適宜考慮されて良い。

図７は、アドレス保持回路５２の回路図である。

アドレス保持回路５２は、ＳＲＡＭセルアレイ７０を備える。ＳＲＡＭセルアレイ７０は、複数のワード線ＷＬ２及び複数のビット線ＢＬ２を有し、その交点にメモリセルＭＣ２が設けられている。ワード線ＷＬ２の選択はロウデコーダ７１によって行われる。メモリセルＭＣ２もＳＲＡＭセルである。

ＳＲＡＭセルアレイ７０のビット線ＢＬ２は、アドレス入力回路７２及びアドレス出力回路７３に接続されている。アドレス入力回路７２は、アドレス入力信号ＩＮに応答して活性化され、入力されたロウアドレスＸＡＤＤをＳＲＡＭセルアレイ７０に書き込む。アドレス出力回路７３は、アドレス出力信号ＯＵＴに応答して活性化され、ＳＲＡＭセルアレイ７０から読み出されたロウアドレスＸＡＤＤ２をアドレスセレクタ２３に出力する。

ロウデコーダ７１は、アドレス入力信号ＩＮが活性化する度に、書き込み時に選択するワード線ＷＬ２のアドレスをインクリメントし、アドレス出力信号ＯＵＴが活性化する度に、読み出し時に選択するワード線ＷＬ２のアドレスをインクリメントする。かかる構成により、アドレス保持回路５２は、一種のＦＩＦＯ回路として機能する。つまり、検出信号ＭＡＸが活性化する度に当該ロウアドレスＸＡＤＤを記憶し、蓄積されたロウアドレスＸＡＤＤをリフレッシュ信号ＲＥＦＡが活性化する度に、古いものから順に出力する。

図５に戻って、第１の実施形態による割り込みリフレッシュ回路２６は、上述した構成を有する２系統の割り込みリフレッシュ回路２６Ａ，２６Ｂが設けられており、これらが選択回路４０によって交互に選択される。このため、割り込みリフレッシュ回路２６Ａ，２６Ｂの動作に要する許容時間が緩和され、半導体装置１０のアクセス速度を律速することがなくなる。

つまり、割り込みリフレッシュ回路２６が１系統しか設けられていない場合、外部からアクティブコマンドが発行された後、次にアクティブコマンドが発行されるまでに割り込みリフレッシュ回路２６による一連の動作を完了する必要がある。一連の動作には、アクセスカウンタ５１の更新と、アドレス保持回路５２への書き込みが含まれる。このため、割り込みリフレッシュ回路２６による一連の動作に必要な時間によって、アクティブコマンドの最短発行周期ｔＲＲＤが制限されてしまう。

これに対し、第１の実施形態では、２系統の割り込みリフレッシュ回路２６Ａ，２６Ｂを交互に使用していることから、割り込みリフレッシュ回路２６Ａ又は２６Ｂによる一連の動作に許容される時間がｔＲＲＤ×２まで緩和される。このため、割り込みリフレッシュ回路２６によってアクティブコマンドの最短発行周期ｔＲＲＤが制限されることがなくなる。一例として、割り込みリフレッシュ回路２６Ａに含まれるアクセスカウンタ５１がカウント値の更新動作を完了する前に、割り込みリフレッシュ回路２６Ｂに含まれるアクセスカウンタ５１がカウント値の更新動作を開始することができる。

また、上述した所定カウント値について、次のとおりである。２系統の割り込みリフレッシュ回路２６Ａ，２６Ｂを交互に使用すると、同じロウアドレスＸＡＤＤのアクセス数が割り込みリフレッシュ回路２６Ａ，２６Ｂに分散してカウントされる可能性がある。このため、割り込みリフレッシュ回路２６を１系統しか設けない場合において検出信号ＭＡＸを活性化させるカウント値をＮとすると、第１の実施形態の割り込みリフレッシュ回路は、カウント値がＮ／２に達したことに応答して検出信号ＭＡＸを活性化させる構成とすることが望ましい。また、２系統時の所定カウント値は、１系統時の２分の１であり、それを記憶する素子領域を２分の１になるため、２系統の割り込みリフレッシュ回路２６Ａ，２６Ｂを設けた場合であっても、回路規模が単純に２倍にはなることはない。

上記の実施形態では、割り込みリフレッシュ回路２６を２系統に分割しているが、３系統以上に分割し、アクティブコマンドの発行回数に応じてこれらを順次選択しても構わない。例えば、割り込みリフレッシュ回路２６を３系統に分割した場合、割り込みリフレッシュ回路は、上述した所定カウント値がＮ／３に達したことに応答して検出信号ＭＡＸを活性化させるように構成して良い。

＜第２の実施形態＞

図８は、第２の実施形態による割り込みリフレッシュ回路２６の回路図である。

第２の実施形態においては、割り込みリフレッシュ回路２６が第１の割り込みリフレッシュ回路２６Ａから第４の割り込みリフレッシュ回路２６Ｄからなる。つまり、４系統に分割されている。

割り込みリフレッシュ回路２６Ａ〜２６Ｄは、それぞれバンクグループＢＧ０〜ＢＧ３に割り当てられている。つまり、同じバンクグループ内においては割り込みリフレッシュ回路２６が共有され、異なるバンクグループ間においては異なる割り込みリフレッシュ回路２６が用いられる。また、本実施形態では、リフレッシュカウンタ２５及びアドレスセレクタ２３についても、バンクグループごとに設けられている。

その他の点については第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

選択回路４０は、セレクタ４４〜４６を備えており、バンクグループアドレスＢＧＡに基づき、対応する割り込みリフレッシュ回路２６Ａ〜２６Ｄのいずれかを選択する。

セレクタ４４は、アクティブ信号ＡＣＴを受け、バンクグループアドレスＢＧＡに基づいてアクティブ信号ＡＣＴＡ〜ＡＣＴＤのいずれかを出力する。アクティブ信号ＡＣＴＡ〜ＡＣＴＤは、それぞれ割り込みリフレッシュ回路２６Ａ〜２６Ｄに供給される。

セレクタ４５は、リフレッシュ信号ＲＥＦを受け、バンクグループアドレスＢＧＡに基づいてリフレッシュ信号ＲＥＦＡ〜ＲＥＦＤのいずれかを出力する。リフレッシュ信号ＲＥＦＡ〜ＲＥＦＤは、それぞれ割り込みリフレッシュ回路２６Ａ〜２６Ｄに供給される。

セレクタ４６は、ロウアドレスＸＡＤＤ０を受け、バンクグループアドレスＢＧＡに基づいて、割り込みリフレッシュ回路２６Ａ〜２６Ｄに供給する。

かかる構成により、第２の実施形態においては、異なるバンクグループＢＧに対して連続してロウアクセスが要求された場合、異なるリフレッシュ回路２６Ａ〜２６Ｄが選択されることになる。

ここで、異なるバンクグループに対するアクティブコマンドの最短発行周期ｔＲＲＤｓと、同じバンクグループに対するアクティブコマンドの最短発行周期ｔＲＲＤｌとの関係は、規格上、
ｔＲＲＤｓ＜ｔＲＲＤｌ
である。そして、第２の実施形態では、異なるバンクグループに対するロウアクセスが要求された場合、異なるリフレッシュ回路２６Ａ〜２６Ｄが選択されることから、割り込みリフレッシュ回路２６による一連の動作に必要な時間によって、アクティブコマンドの最短発行周期ｔＲＲＤｓが制限されることがない。

一方、アクティブコマンドの最短発行周期ｔＲＲＤｌについては、割り込みリフレッシュ回路２６による一連の動作に必要な時間によって制限される。しかしながら、最短発行周期ｔＲＲＤｌは最短発行周期ｔＲＲＤｓよりも長い期間が許容されるため、一連の動作に必要な時間を最短発行周期ｔＲＲＤｌよりも短くなるよう設計すれば足りる。

しかも、第２の実施形態では、セレクタ４６を用いることにより、ロウアドレスＸＡＤＤをバンクグループＢＧ０〜ＢＧ３ごとに分離していることから、アドレスバスの負荷が低減し、消費電流を低減することが可能となる。

＜第３の実施形態＞

図９は、第３の実施形態による割り込みリフレッシュ回路２６の回路図である。

第３の実施形態は、セレクタ４６が省略されている点において、第２の実施形態と相違している。その他の点については第２の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

第３の実施形態によれば、アドレスバスを構成する信号配線の本数を削減することができる。第３の実施形態は、第２実施形態より動作電流が増加するが、第２実施形態より信号配線の本数を減らすことができるため、製品等に応じて、第２又は第３の実施形態のいずれかの構成を選択し、適用することができる。その他の点について、第３の実施形態は、第２の実施形態と同様の効果を得ることができる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

４ 半導体基板
６ 素子分離領域
１０ 半導体装置
２０ メモリセルアレイ
２１ ロウデコーダ
２２ カラムデコーダ
２３ アドレスセレクタ
２４ アドレスラッチ回路
２５ リフレッシュカウンタ
２６，２６Ａ〜２６Ｄ 割り込みリフレッシュ回路
２７ アドレスラッチ回路
２８ コマンドデコーダ
２９ メインアンプ
３０ データ入出力回路
３１ アドレス端子
３２ コマンド端子
３３ データ入出力端子
４０ 選択回路
４１ カウンタ
４２〜４６ セレクタ
５１ アクセスカウンタ
５２ アドレス保持回路
５３ 制御回路
６０，７０ ＳＲＡＭセルアレイ
６１，７１ ロウデコーダ
６２ ラッチ回路
６３ 制御回路
７２ アドレス入力回路
７３ アドレス出力回路
ＢＡＮＫ０〜ＢＡＮＫ１５ バンク
ＢＧ０〜ＢＧ３ バンクグループ
ＢＬ，ＢＬ１，ＢＬ２ ビット線
Ｃ セルキャパシタ
Ｇ１，Ｇ２ ゲート回路
ＭＣ，ＭＣ１，ＭＣ２ メモリセル
ＳＡ センスアンプ
Ｔｒ セルトランジスタ
ＷＬ，ＷＬ１，ＷＬ２ ワード線

Claims (10)

1. アクティブコマンドの回数に応じて、割り込みリフレッシュを行う第１割り込みリフレッシュ回路と、
   前記第１割り込みリフレッシュ回路と異なり、前記アクティブコマンドの回数に応じて、割り込みリフレッシュを行う第２割り込みリフレッシュ回路と、
   前記第１及び第２割り込みリフレッシュ回路のいずれか一方を、制御信号に応じて選択する選択回路と、を備えることを特徴とする半導体装置。
2. 前記選択回路は、前記アクティブコマンドの回数に応じた前記制御信号に基づいて、前記第１及び第２割り込みリフレッシュ回路のいずれか一方を選択することを特徴とする請求項１記載の半導体装置。
3. 前記選択回路は、供給された前記アクティブコマンドが偶数番目である場合に、該制御信号に応じて、前記第１割り込みリフレッシュ回路を選択し、供給された前記アクティブコマンドが奇数番目である場合に、該制御信号に応じて、前記第２割り込みリフレッシュ回路を選択することを特徴とする請求項２記載の半導体装置。
4. 前記割り込みリフレッシュが行われるメモリ領域をさらに備え、
   前記第１及び第２割り込みリフレッシュ回路は、前記メモリ領域に対して、共通に、前記割り込みリフレッシュを行う構成であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
5. 前記割り込みリフレッシュが行われ、互いに異なる第１及び第２メモリ領域をさらに備え、
   前記第１割り込みリフレッシュ回路は、前記第１メモリ領域に対して、割り込みリフレッシュを行い、
   前記第２割り込みリフレッシュ回路は、前記第２メモリ領域に対して、割り込みリフレッシュを行うことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
6. 前記割り込みリフレッシュが行われる第１及び第２のバンクグループをさらに備え、
   前記制御信号は、供給されたバンクアドレス信号及びバンクグループ信号の少なくとも一方に基づいて生成される信号であり、
   前記選択回路は、供給された該制御信号が前記第１バンクグループを示す場合に、前記第１割り込みリフレッシュ回路を選択し、供給された該制御信号が前記第２バンクグループを示す場合に、前記第２割り込みリフレッシュ回路を選択することを特徴とする請求項１記載の半導体装置。
7. 前記割り込みリフレッシュは、セルフリフレッシュ及びオートリフレッシュとは異なるリフレッシュであることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
8. ロウアドレスに基づいてアクセスされる複数のメモリセルを含むメモリ領域と、
   １又は２以上の前記ロウアドレスごとにアクセス数をカウントする第１のアクセスカウンタを含み、前記第１のアクセスカウンタのカウント値が所定値に達したことに応答して、当該ロウアドレスに関連するメモリセルに対してリフレッシュ動作を実行する第１の割り込みリフレッシュ回路と、
   １又は２以上の前記ロウアドレスごとにアクセス数をカウントする第２のアクセスカウンタを含み、前記第２のアクセスカウンタのカウント値が前記所定値に達したことに応答して、当該ロウアドレスに関連するメモリセルに対してリフレッシュ動作を実行する第２の割り込みリフレッシュ回路と、を備え、
   前記第１のアクセスカウンタが前記カウント値の更新動作を完了する前に、前記第２のアクセスカウンタが前記カウント値の更新動作を開始することを特徴とする半導体装置。
9. 前記第１及び第２のアクセスカウンタは、複数のＳＲＡＭセルからなることを特徴とする請求項８記載の半導体装置。
10. 前記第１及び第２のアクセスカウンタは、アクセスされたロウアドレスに対応する前記複数のＳＲＡＭセルから前記カウント値を読み出し、前記読み出したカウント値を更新し、前記更新したカウント値を当該ロウアドレスに対応する前記複数のＳＲＡＭセルにライトバックすることを特徴とする請求項９記載の半導体装置。

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