JP2002230966A - 強誘電体メモリ - Google Patents

Abstract

(57)【要約】 【課題】 読み出しデータの信頼性が高く、且つ、消費
電力が小さい強誘電体メモリを提供する。 【解決手段】 メモリセルＭＵ0 ，ＭＵ1 がビット線Ｂ
ＬＵ0 ，ＢＬＵ1 に電位を出力するとき、スイッチトラ
ンジスタＳＷＴ0 ，ＳＷＴ1 をオンにする。これによ
り、ビット線ＢＬＬ0 ，ＢＬＬ1 が接続されるので、ビ
ット線ＢＬＵ0 ，ＢＬＵ1 の寄生キャパシタンスが大き
くなり、したがって、ビット線ＢＬＵ0 ，ＢＬＵ1 の電
位差（読み出しマージン）が大きくなる。一方、センス
アンプＳＡＵがビット線ＢＬＵ0 ，ＢＬＵ1 の電位差を
増幅するとき、スイッチトランジスタＳＷＴ0 ，ＳＷＴ
1 をオフにする。これにより、ビット線ＢＬＬ0 ，ＢＬ
Ｌ1 が分離されるので、ビット線ＢＬＵ0 ，ＢＬＵ1 の
寄生キャパシタンスが小さくなり、したがってセンスア
ンプＳＡＵの消費電力が小さくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えば強誘電体
メモリに関する。

【０００２】

【従来の技術】従来の強誘電体メモリとして、ＦｅＲＡ
Ｍ(Ferroelectric Random Access Memory)が知られてい
る。ＦｅＲＡＭとしては、例えば、２トランジスタ・２
キャパシタ／１ビット型のものがある。２トランジスタ
・２キャパシタ／１ビット型のＦｅＲＡＭとは、１個の
二値情報を２個のメモリセル、すなわち２個のトランジ
スタと２個のキャパシタとで記憶するＦｅＲＡＭであ
る。

【０００３】ＦｅＲＡＭを開示した文献としては、例え
ば、以下のものが知られている。

【０００４】「低消費電力、高速ＬＳＩ技術」 リアラ
イズ社発行 p.234-p.240一般的なＦｅＲＡＭのメモリ
セルアレイは、マトリクス状に配置されたメモリセル群
を備えている。図１８に、かかるメモセルアレイの１列
分の構造を示す。図１８に示したように、ＦｅＲＡＭ２
２００のメモリセルＭ0 ，Ｍ1 ，・・・は、選択トラン
ジスタＴ0 ，Ｔ1 ，・・・と強誘電体キャパシタＣ0 ，
Ｃ1 ，・・・とを備えている。強誘電体キャパシタＣ0
，Ｃ1 ，・・・は、それぞれ、二値データを、分極方
向として記憶する。２トランジスタ・２キャパシタ／１
ビット型のＦｅＲＡＭでは、１個のメモリセル対（例え
ばメモリセルＭ0 ，Ｍ1 の対）の各強誘電体キャパシタ
（例えばキャパシタＣ0 ，Ｃ1 ）には、異なる値の二値
化データが記憶される。

【０００５】図１９は、ＦｅＲＡＭ２２００のデータ読
み出し動作のタイミングチャートである。図１９におい
て、‘Ｌ’はグランド電位、‘Ｈ’は電源電圧Ｖccを示
している。また、‘Ｖｈ’は、電源電圧Ｖccよりも、選
択トランジスタＴ0 ，Ｔ1 ，・・・のしきい値電圧Ｖt
程度高い電位を示している。

【０００６】まず、時刻ｔ１に、プリチャージ制御線Ｐ
ＣＨＧの電位をＬにして、トランジスタＰＣＴ0 ，ＰＣ
Ｔ1 をオフさせる。これにより、ビット線ＢＬ0 ，ＢＬ
1 はフローティング状態になる。

【０００７】次に、時刻ｔ２に、ワード線ＷＬ0 ，ＷＬ
1 の電位をＶｈにして、選択トランジスタＴ0 ，Ｔ1 を
オンさせる。

【０００８】時刻ｔ３に、プレート線ＰＬ0 の電位をＨ
にすると、このプレート線ＰＬ0 の電位が強誘電体キャ
パシタＣ0 ，Ｃ1 および選択トランジスタＴ0 ，Ｔ1 を
介してビット線ＢＬ0 ，ＢＬ1 に印加されるので、ビッ
ト線ＢＬ0 ，ＢＬ1 に読み出し電位が発生する。強誘電
体キャパシタＣ0 ，Ｃ1 は分極方向によってキャパシタ
ンスが異なるので、この分極方向に応じて、ビット線Ｂ
Ｌ0 ，ＢＬ1 に発生する読み出し電位の値も異なる。

【０００９】時刻ｔ４に、信号ＳＡＥの電位をＨにする
と、センスアンプＳＡが活性化される。これにより、ビ
ット線ＢＬ0 ，ＢＬ1 の電位が増幅される。

【００１０】時刻ｔ５に、プレート線ＰＬ0 の電位をＬ
に戻す。同時に、列選択信号ＳＥＬの電位をＨにする。
これにより、ビット線選択トランジスタＳＥＴ0 ，ＳＥ
Ｔ1がオンして、ビット線ＢＬ0 ，ＢＬ1 の読み出し電
位をデータバス２２１０上に出力する。

【００１１】時刻ｔ６に、プリチャージ制御線ＰＣＨＧ
の電位をＨにするとともに、信号線ＳＡＥ，ＳＥＬの電
位をＬにする。これにより、トランジスタＰＣＴ0 ，Ｐ
ＣＴ1 がオンしてビット線ＢＬ0 ，ＢＬ1 を接地すると
ともに、センスアンプＳＡが読み出しデータを出力しな
くなる。

【００１２】最後に、時刻ｔ７に、ワード線ＷＬ0 ，Ｗ
Ｌ1 の電位をＬにして、選択トランジスタＴ0 ，Ｔ1 を
オフさせる。

【００１３】

【発明が解決しようとする課題】図２０は、強誘電体キ
ャパシタの状態偏移を説明するための概念図であり、横
軸は電圧Ｖ［ボルト］、縦軸は分極Ｐｒ［μＣ／ｃｍ2
］である。図２０に示したように、電圧Ｖと分極Ｐｒ
との関係は、ヒステリシス曲線Ｈを描く。ヒステリシス
曲線Ｈの傾きは、強誘電体キャパシタのキャパシタンス
［ｑ／Ｖ］に相当する。

【００１４】図２０において、このヒステリシス曲線Ｈ
とＰｒ軸（Ｐｒ＞０の領域）との交点Ａの座標を（０，
ｐ0 ）とする。さらに、点Ｂ（Ｖcc，ｐ0 ）を通り且つ
直線Ｐｒ＝ｐ0 と角度θで交差する直線ｓ1 を描き、こ
の直線ｓ1 とヒステリシス曲線Ｈの上昇曲線との交点Ｃ
の座標を（ｖ1 ，ｐ1 ）とする。角度θは、ビット線の
キャパシタンスに応じて定められる。点ＣのＶ座標ｖ1
は強誘電体キャパシタの端子間電圧と一致し、点Ｂと点
ＣとのＶ座標の差Ｖcc−ｖ1 はビット線電位と一致す
る。したがって、Ｐｒ＞０のとき（記憶値が‘０’のと
き）、ビット線上に出力される電位Ｖ0 は、Ｖcc−ｖ1
で表される。

【００１５】また、図２０において、ヒステリシス曲線
ＨとＰｒ軸（Ｐｒ＜０の領域）との交点Ｄの座標を
（０，ｐ2 ）とする。さらに、点Ｅ（Ｖcc，ｐ2 ）を通
り且つ直線Ｐｒ＝ｐ2 と角度θで交差する直線ｓ2 を描
き、この直線ｓ1 とヒステリシス曲線Ｈの上昇曲線との
交点Ｆの座標を（ｖ2 ，ｐ3 ）とする。この場合も、点
ＦのＶ座標ｖ2 は強誘電体キャパシタの端子間電圧と一
致し、点Ｅと点ＦとのＶ座標の差Ｖcc−ｖ2 はビット線
電位と一致する。したがって、Ｐｒ＜０のとき（記憶値
が‘１’のとき）、ビット線上に出力される電位Ｖ1
は、Ｖcc−ｖ2 で表される。

【００１６】図２０から判るように、Ｖ0 ＜Ｖ1 であ
り、また、読み出しマージンΔＶが最大になる角度θが
存在する。角度θを大きくするためには、ビット線のキ
ャパシタンスを大きくすればよい。

【００１７】図２１は、ビット線のキャパシタンスＣbl
と強誘電体キャパシタのキャパシタンスＣs との比Ｃbl
／Ｃs と、読み出しマージンΔＶとの関係を示すグラフ
である。図２１から判るように、Ｃbl／Ｃs が４〜５の
ときに、読み出しマージンを最大にすることができる。
読み出しマージンを高くすることにより、読み出しデー
タの信頼性を高めて、ＦｅＲＡＭの歩留まりを向上させ
ることができる。

【００１８】ビット線ＢＬ0 ，ＢＬ1 ，・・・のキャパ
シタンスＣblは、ビット線ＢＬ0 ，ＢＬ1 ，・・・に接
続されたトランジスタＴ0 ，Ｔ1 ，・・・、ＰＣＴ0 ，
ＰＣＴ1 ，・・・の接合キャパシタンスや、ビット線Ｂ
Ｌ0 ，ＢＬ1 ，・・・の寄生キャパシタンス等からなる
が、大半は選択トランジスタＴ0 ，Ｔ1 ，・・・の接合
キャパシタンスに起因する。通常のＦｅＲＡＭでは、１
本のビット線に数百個の選択トランジスタが接続されて
おり、これにより、ビット線ＢＬ0 ，ＢＬ1 ，・・・の
キャパシタンスＣblを増加させていた。

【００１９】しかしながら、ビット線ＢＬ0 ，ＢＬ1 ，
・・・のキャパシタンスＣblを大きくすると、センスア
ンプＳＡ（図１８参照）の消費電力も大きくなる。読み
出しの際には、ビット線ＢＬ0 ，ＢＬ1 ，・・・の電位
が電源電位Ｖccまたはグランド電位に増幅されるが、電
源電位Ｖccへの増幅はセンスアンプＳＡからビット線Ｂ
Ｌ0 ，ＢＬ1 ，・・・に供給される電流によって達成さ
れる。したがって、ビット線ＢＬ0 ，ＢＬ1 ，・・・の
キャパシタンスが大きいほど、センスアンプＳＡの消費
電力が大きくなる。

【００２０】このような理由から、読み出しデータの信
頼性が高く、且つ、消費電力が小さい強誘電体メモリが
嘱望されていた。

【００２１】

【課題を解決するための手段】この発明にかかる強誘電
体メモリは、マトリクス状に配置され、二値化データを
強誘電体キャパシタの分極状態として記憶する複数のメ
モリセルと、同一列のメモリセルにそれぞれ接続された
複数のビット線と、メモリセルを列単位で電位制御して
二値化データに応じた電位をビット線に出力させる複数
のワード線および複数のプレート線と、ビット線に出力
された電位を増幅するセンスアンプと、いずれかのメモ
リセルからビット線に電位が出力される際にはビット線
を介して電位を出力するメモリセルに他のメモリセルを
所定数だけ接続し且つ当該ビット線に出力された電位を
センスアンプが増幅する際には電位を出力するメモリセ
ルに接続される他のメモリセルの個数を所定数よりも少
なくするキャパシタンス制御手段とを備える。

【００２２】この発明によれば、データをビット線に読
み出す際にはビット線のキャパシタンスを大きくするこ
とができ、且つ、データをセンスアンプで増幅する際に
はビット線のキャパシタンスを小さくすることができ
る。データ読み出し時にビット線のキャパシタンスを大
きくすることにより、読み出しマージンΔＶが大きくな
るので、データの信頼性が高くなる。一方、読み出しデ
ータの増幅時にビット線のキャパシタンスが小さくなる
ので、センスアンプの消費電力が小さくなる。

【００２３】

【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、本発明が理解できる
程度に概略的に示してあるにすぎず、また、以下に説明
する数値的条件は単なる例示にすぎない。

【００２４】第１の実施の形態 以下、この発明の第１の実施の形態に係る半導体装置に
ついて、２トランジスタ・２キャパシタ／１ビット型の
ＦｅＲＡＭを例に採って説明する。

【００２５】図１は、この実施の形態に係るＦｅＲＡＭ
のメモリセルアレイの１列分の構造を示す回路図であ
る。

【００２６】図１に示したように、ＦｅＲＡＭ１００の
メモリセルアレイは、各列毎に、２個のメモリセルブロ
ック１１０，１２０と、スイッチトランジスタＳＷＴ0
，ＳＷＴ1 とを備える。各列の第１のブロック１１０
は、メモリセルＭＵ0 ，ＭＵ1，・・・と、プリチャー
ジトランジスタＰＣＴＵ0 ，ＰＣＴＵ1 と、ビット線選
択トランジスタＳＥＴＵ0 ，ＳＥＴＵ1 と、センスアン
プＳＡＵと、ビット線（部分線）ＢＬＵ0 ，ＢＬＵ1 と
を備えている。一方、各列の第２のブロック１２０は、
メモリセルＭＬ0 ，ＭＬ1 ，・・・と、プリチャージト
ランジスタＰＣＴＬ0 ，ＰＣＴＬ1 と、ビット線選択ト
ランジスタＳＥＴＬ0 ，ＳＥＴＬ1 と、センスアンプＳ
ＡＬと、ビット線（部分線）ＢＬＬ0 ，ＢＬＬ1 とを備
えている。また、各列の第１ブロック１１０に共通する
制御線として、ワード線ＷＬＵ0 ，ＷＬＵ1 ，・・・、
プレート線ＰＬＵ0 ，ＰＬＵ1 ，・・・、プリチャージ
制御線ＰＣＨＧＵ、選択線ＳＥＬＵおよび活性化信号線
ＳＡＥＵが設けられている。一方、各列の第２ブロック
１２０に共通する制御線として、ワード線ＷＬＬ0 ，Ｗ
ＬＬ1 ，・・・、プレート線ＰＬＬ0 ，ＰＬＬ1 ，・・
・、プリチャージ制御線ＰＣＨＧＬ、選択線ＳＥＬＬお
よび活性化信号線ＳＡＥＬが設けられている。加えて、
各列のスイッチトランジスタＳＷＴ0 ，ＳＷＴ1 に共通
の制御線として、切り換え制御線ＳＷが設けられてい
る。

【００２７】この実施の形態では、第１ブロック１１０
のメモリセルＭＵ0 ，ＭＵ1 ，・・・の個数と、第２ブ
ロック１２０のメモリセルＭＬ0 ，ＭＬ1 ，・・・の個
数とを、同一とする。これにより、各ビット線ＢＬＵ0
，ＢＬＵ1 ，ＢＬＬ0 ，ＢＬＬ1 に接続されるメモリ
セルトランジスタ数は同一になる。上述のように、各ビ
ット線のキャパシタンスの大部分はメモリセルトランジ
スタの接合容量に起因するので、これらのビット線のキ
ャパシタンスは同一になる。この実施の形態では、ビッ
ト線ＢＬＵ0 ，ＢＬＵ1 の寄生キャパシタンスの和、お
よび、ビット線ＢＬＬ0 ，ＢＬＬ1 の寄生キャパシタン
スの和が、それぞれ、十分な読み出しマージンΔＶ（図
２１参照）が得られるような値に、設定される。

【００２８】第１ブロック１１０のワード線ＷＬＵ0 ，
ＷＬＵ1 ，・・・およびプレート線ＰＬＵ0 ，ＰＬＵ1
，・・・は、メモリセルアレイの行方向に沿って、平
行に配置される。ワード線ＷＬＵ0 ，ＷＬＵ1 ，・・・
は２本一組で配置され、これら２本のワード線の間に１
本のプレート線が配置される。同様に、第２ブロック１
２０のワード線ＷＬＬ0 ，ＷＬＬ1 ，・・・およびプレ
ート線ＰＬＬ0 ，ＰＬＬ1 ，・・・も、メモリセルアレ
イの行方向に沿って、平行に配置される。ワード線ＷＬ
Ｌ0 ，ＷＬＬ1 ，・・・は２本一組で配置され、これら
２本のワード線の間に１本のプレート線が配置される。

【００２９】第１ブロック１１０のビット線ＢＬＵ0 ，
ＢＬＵ1 は、メモリセルアレイの列方向に沿って、２本
一組で平行に配置される。同様に、第２ブロック１２０
のビット線ＢＬＬ0 ，ＢＬＬ1 は、メモリセルアレイの
列方向に沿って、２本一組で平行に配置される。

【００３０】第１ブロック１１０のメモリセルＭＵ0 ，
ＭＵ1 ，・・・は、ワード線ＷＬＵ0 ，ＷＬＵ1 ，・・
・とビット線ＢＬＵ0 ，ＢＬＵ1 とが交差する位置に、
それぞれ配置される。メモリセルＭＵ0 ，ＭＵ1 ，・・
・は、それぞれ、ＭＯＳトランジスタＴＵ0 ，ＴＵ1 ，
・・・と、強誘電体キャパシタＣＵ0 ，ＣＵ1 ，・・・
とを１個ずつ備えている。ＭＯＳトランジスタＴＵ0 ，
ＴＵ1 ，・・・は、対応するワード線にゲートが接続さ
れ、対応するビット線にドレインが接続され、対応する
強誘電体キャパシタＣＵ0 ，ＣＵ1 ，・・・の一端にソ
ースが接続される。強誘電体キャパシタＣＵ0 ，ＣＵ1
，・・・の他端は、対応するプレート線に接続され
る。同様に、第２ブロック１２０のメモリセルＭＬ0 ，
ＭＬ1 ，・・・は、ワード線ＷＬＬ0 ，ＷＬＬ1 ，・・
・とビット線ＢＬＬ0 ，ＢＬＬ1 とが交差する位置に、
それぞれ配置される。メモリセルＭＬ0 ，ＭＬ1 ，・・
・は、それぞれ、ＭＯＳトランジスタＴＬ0 ，ＴＬ1 ，
・・・と、強誘電体キャパシタＣＬ0 ，ＣＬ1 ，・・・
とを１個ずつ備えている。ＭＯＳトランジスタＴＬ0 ，
ＴＬ1 ，・・・は、対応するワード線にゲートが接続さ
れ、対応するビット線にドレインが接続され、対応する
強誘電体キャパシタＣＬ0 ，ＣＬ1 ，・・・の一端にソ
ースが接続される。強誘電体キャパシタＣＬ0 ，ＣＬ1
，・・・の他端は、対応するプレート線に接続され
る。

【００３１】第１ブロック１１０のプリチャージ制御線
ＰＣＨＧＵ、選択信号線ＳＥＬＵおよび活性化信号線Ｓ
ＡＥＵは、ビット線ＢＬＵ0 ，ＢＬＵ1 と直交するよう
に配置される。同様に、第２ブロック１２０のプリチャ
ージ制御線ＰＣＨＧＬ、選択信号線ＳＥＬＬおよび活性
化信号線ＳＡＥＬは、ビット線ＢＬＬ0 ，ＢＬＬ1 と直
交するように配置される。

【００３２】第１ブロック１１０のプリチャージトラン
ジスタＰＣＴＵ0 ，ＰＣＴＵ1 は、それぞれ、プリチャ
ージ制御線ＰＣＨＧＵにゲートが接続され、対応するビ
ット線にソースが接続され、ドレインが接地される。同
様に、第２ブロック１２０のプリチャージトランジスタ
ＰＣＴＬ0 ，ＰＣＴＬ1 は、それぞれ、プリチャージ制
御線ＰＣＨＧＬにゲートが接続され、対応するビット線
にソースが接続され、ドレインが接地される。

【００３３】第１ブロック１１０のビット線選択トラン
ジスタＳＥＴＵ0 ，ＳＥＴＵ1 は、それぞれ、選択線Ｓ
ＥＬＵにゲートが接続され、対応するビット線にソース
が接続され、データバス１３０にドレインが接続され
る。同様に、第２ブロック１２０のビット線選択トラン
ジスタＳＥＴＬ0 ，ＳＥＴＬ1 は、それぞれ、選択線Ｓ
ＥＬＬにゲートが接続され、対応するビット線にソース
が接続され、データバス１４０にドレインが接続され
る。

【００３４】第１ブロック１１０のセンスアンプＳＡＵ
は、信号ＳＡＥＵがハイレベルのときに活性化し、ビッ
ト線ＢＬＵ0 ，ＢＬＵ1 の電位差を増幅する。同様に、
第２ブロック１２０のセンスアンプＳＡＬは、信号ＳＡ
ＥＬがハイレベルのときに活性化し、ビット線ＢＬＬ0
，ＢＬＬ1 の電位差を増幅する。この実施の形態で
は、第１ブロック１１０のメモリセルＭＵ0 ，ＭＵ1 ，
・・・から記憶データを読み出した場合には、第１ブロ
ック１１０のセンスアンプＳＡＵを用いた増幅が行われ
る。一方、第２ブロック１２０のメモリセルＭＬ0 ，Ｍ
Ｌ1 ，・・・から記憶データを読み出した場合には、第
２ブロック１２０のセンスアンプＳＡＬを用いた増幅が
行われる。なお、この実施の形態では、センスアンプＳ
ＡＵ，ＳＡＬのタイプは限定されないので、詳細な内部
構成の説明は省略する。

【００３５】スイッチトランジスタＳＷＴ0 ，ＳＷＴ1
は、切り換え制御線ＳＷにゲートが接続され、対応する
第１ブロック１１０のビット線にソース・ドレインの一
方が接続され、且つ、対応する第１ブロック１１０ビッ
ト線にソース・ドレインの他方が接続される。

【００３６】次に、図１に示したＦｅＲＡＭ１００の読
み出し動作について、図２のタイミングチャートを用い
て説明する。ここでは、メモリセルＭＵ0 ，ＭＵ1 に格
納されたデータを読み出す場合を例に採って説明する。
図２において、‘Ｌ’はグランド電位、‘Ｈ’は電源電
圧Ｖccを示している。また、‘Ｖｈ’は、電源電圧Ｖcc
よりも、メモリセルのトランジスタＴＵ0 ，ＴＵ1 のし
きい値電圧Ｖt 程度高い電位を示している。

【００３７】初期状態（時刻ｔ0 ）では、切り換え制御
線ＳＷの電位はＨレベルである。これにより、スイッチ
トランジスタＳＷＴ0 ，ＳＷＴ1 はオンしているので、
ビット線ＢＬＵ0 ，ＢＬＬ0 は接続されており、且つ、
ビット線ＢＬＵ1 ，ＢＬＬ1も接続されている。

【００３８】メモリセルＭＵ0 ，ＭＵ1 の記憶データを
読み出す際には、まず、時刻ｔ１において、プリチャー
ジ制御線ＰＣＨＧＵ，ＰＣＨＧＬの電位をＬレベルにす
る。これにより、トランジスタＰＣＴＵ0 ，ＰＣＴＵ1
，ＰＣＴＬ0 ，ＰＣＴＬ1 がオフするので、ビット線
ＢＬＵ0 ，ＢＬＵ1 ，ＢＬＬ0 ，ＢＬＬ1 はフローティ
ング状態になる。

【００３９】次に、時刻ｔ２において、ワード線ＷＬＵ
0 ，ＷＬＵ1 をＶｈレベルにする。これにより、メモリ
セルＭＵ0 ，ＭＵ1 のトランジスタＴＵ0 ，ＴＵ1 がオ
ンして、強誘電体キャパシタＣＵ0 ，ＣＵ1 の一方の端
子が、ビット線ＢＬＵ0 ，ＢＬＵ1 と導通する。ワード
線ＷＬＵ0 ，ＷＬＵ1 をＨレベルではなくＶｈレベルに
するのは、トランジスタＴＵ0 ，ＴＵ1 は、出力電圧
（ドレイン電圧）が入力電圧（ソース電圧）よりもＶｔ
だけ低くなるからである。

【００４０】続いて、時刻ｔ３で、プレート線ＰＬＵ0
をＨレベルにする。これにより、このプレート線ＰＬＵ
0 の電位が、強誘電体キャパシタＣＵ0 ，ＣＵ1 および
トランジスタＴＵ0 ，ＴＵ1 を介して、ビット線ＢＬＵ
0 ，ＢＬＵ1 に印加される。このため、ビット線ＢＬ1
，ＢＬ2 に、読み出し電位（Ｖ0 またはＶ1 ）が発生
する。上述のように、スイッチトランジスタＳＷＴ0 ，
ＳＷＴ1 はオンしているので、ビット線ＢＬＵ0 ，ＢＬ
Ｕ1 はそれぞれビット線ＢＬＬ0 ，ＢＬＬ1 に接続され
ている。したがって、ビット線ＢＬＬ0 ，ＢＬＬ1 に接
続された選択トランジスタＴＬ0 ，ＴＬ1 ，・・・によ
って、ビット線ＢＬＵ0 ，ＢＬＵ1 の寄生キャパシタン
スは十分に大きくなる。このため、読み出しマージンΔ
Ｖ＝Ｖ1 −Ｖ0 も、十分に大きくなる。

【００４１】時刻ｔ４では、切り換え制御線ＳＷをＬレ
ベルにする。これにより、スイッチトランジスタＳＷＴ
0 ，ＳＷＴ1 はオフするので、ビット線ＢＬＵ0 とビッ
ト線ＢＬＬ0 とは切断され、且つ、ビット線ＢＬＵ1 と
ビット線ＢＬＬ1 とは切断される。したがって、ビット
線ＢＬＵ0 ，ＢＬＵ1 の寄生キャパシタンスは、スイッ
チトランジスタＳＷＴ0 ，ＳＷＴ1 がオンしているとき
の半分になる。

【００４２】時刻ｔ５では、信号ＳＡＥＵをＨレベルに
して、センスアンプＳＡＵを活性化する。これにより、
ビット線ＢＬＵ0 ，ＢＬＵ1 の電位差が増幅される。こ
の実施の形態では、増幅時には、ビット線ＢＬＵ0 ，Ｂ
ＬＵ1 の寄生キャパシタンスが小さいので、増幅時にセ
ンスアンプＳＡＵからビット線ＢＬＵ0 ，ＢＬＵ1 に供
給される電流が小さく、したがって、センスアンプＳＡ
Ｕの消費電力も小さい。

【００４３】続いて、時刻ｔ６に、ビット線選択信号線
ＳＥＬＵをＨレベルにする。これにより、トランジスタ
ＳＥＴＵ0 ，ＳＥＴＵ1 がオンし、ビット線ＢＬＵ0 ，
ＢＬＵ1 の電位が、データバス１３０に出力される。

【００４４】次に、時刻ｔ７に、プレート線ＰＬＵ0 の
電位をＬレベルに戻す。

【００４５】そして、時刻ｔ８に、プリチャージ制御線
ＰＣＨＧＵ，ＰＣＨＧＬの電位をＨレベルに戻すととも
に、信号ＳＡＥＵ，ＳＥＬＵの電位をＬレベルにする。
これにより、トランジスタＰＣＴＵ0 ，ＰＣＴＵ1 ，Ｐ
ＣＴＬ0 ，ＰＣＴＬ1 がオンしてビット線ＢＬＵ0 ，Ｂ
ＬＵ1 ，ＢＬＬ0 ，ＢＬＬ1 を接地するとともに、読み
出しデータが出力されなくなる。また、時刻ｔ８には、
切り換え制御線ＳＷが、Ｈレベルに戻される。これによ
り、スイッチトランジスタＳＷＴ0 ，ＳＷＴ1がオンす
るので、ビット線ＢＬＵ0 とビット線ＢＬＬ0 とは接続
され、且つ、ビット線ＢＬＵ1 とＢＬＬ1 とは接続され
る。

【００４６】時刻ｔ９には、ワード線ＷＬＵ0 ，ＷＬＵ
1 の電位をＬレベルにして、トランジスタＴＵ0 ，ＴＵ
1 をオフさせる。これにより、読み出し動作が終了す
る。

【００４７】なお、第１ブロック１１０の他のメモリセ
ルＭＵ2 ，ＭＵ3 ・・・から記憶データを読み出す動作
も、上述のメモリセルＭＵ1 からの読み出し動作とほぼ
同様である。

【００４８】一方、第２ブロック１２０メモリセルＭＬ
0 ，ＭＬ1 ，・・・のいずれかから記憶データを読み出
す場合には、スイッチトランジスタＳＷＴ0 ，ＳＷＴ1
をオフした後（図２のｔ４参照）、第２ブロック１２０
のセンスアンプＳＡＬを活性化して（時刻ｔ５に相
当）、読み出しデータを増幅する。そして、増幅後のデ
ータが、トランジスタＳＥＴＬ0 ，ＳＥＴＬ1 を介して
データバス１４０側に出力される（時刻ｔ６に相当）。
すなわち、読み出しデータの増幅には、読み出しが行わ
れるメモリセルに対応するセンスアンプ（スイッチトラ
ンジスタＳＷＴ0 ，ＳＷＴ1 をオフした後に、そのメモ
リセルに接続されている方のセンスアンプ）が、使用さ
れる。

【００４９】このように、この実施の形態に係るＦｅＲ
ＡＭ１００では、メモリセルのトランジスタから記憶デ
ータを読み出す際には、スイッチトランジスタＳＷＴ0
，ＳＷＴ1 をオンさせてビット線ＢＬＵ0 ，ＢＬＬ0
およびビット線ＢＬＵ1 ，ＢＬＬ1 を接続する。このた
め、読み出し時（時刻ｔ３参照）のビット線ＢＬＵ0 ，
ＢＬＵ1 のキャパシタンスを、十分に大きくすることが
できる。そして、これにより、読み出しマージンΔＶを
十分に大きくすることができるので、ＦｅＲＡＭの歩留
まりを向上させることができる。

【００５０】また、この実施の形態に係るＦｅＲＡＭで
は、ビット線上に読み出されたデータをセンスアンプＳ
ＡＵ，ＳＡＬで増幅する際には、スイッチトランジスタ
ＳＷＴ0 ，ＳＷＴ1 をオフさせてビット線ＢＬＵ0 ，Ｂ
ＬＬ0 およびビット線ＢＬＵ1 ，ＢＬＬ1 をそれぞれ切
断することとした。上述のように、ビット線ＢＬＵ0，
ＢＬＬ0 のキャパシタンスとビット線ＢＬＵ1 ，ＢＬＬ
1 のキャパシタンスとは同一であるので、増幅時（時刻
ｔ５参照）のキャパシタンスを、データ読み出し時のキ
ャパシタンスの半分にすることができる。そして、これ
により、センスアンプＳＡＵ，ＳＡＬの消費電力を低減
することができる。

【００５１】上述のように、この実施の形態では、第１
ブロック１１０のメモリセル数と第２ブロック１２０の
メモリセル数とを同一とした。しかし、これらのブロッ
ク１１０，１２０のメモリセル数は同一でなくてもよ
い。例えば、第１ブロック１１０のメモリセル数と第２
ブロック１２０のメモリセル数との比を１：２とすれ
ば、第１ブロック１１０の各ビット線ＢＬＵ0 ，ＢＬＵ
1 と第２ブロック１２０の各ビット線ＢＬＬ0 ，ＢＬＬ
1 とのキャパシタンスの比は、ほぼ１：２になる（上述
のように、ビット線のキャパシタンスの大部分は、メモ
リセルトランジスタの接合キャパシタンスである）。し
たがって、第１ブロック１１０内のメモリセルＭＵ0 ，
ＭＵ1 ，・・・からデータを読み出す場合の消費電力は
従来のほぼ３分の１になり、第２ブロック１２０内のメ
モリセルＭＬ0 ，ＭＬ1 ，・・・からデータを読み出す
場合の消費電力は従来のほぼ３分の２になる。したがっ
て、第１ブロック１１０内のメモリセルＭＵ0 ，ＭＵ1
，・・・には読み出し頻度の高いデータを記憶させ且
つ第２ブロック１２０内のメモリセルＭＬ0 ，ＭＬ1 ，
・・・には読み出し頻度の低いデータを記憶させること
により、ブロック１１０，１２０のメモリセル数が同一
の場合よりも、さらに消費電力を低減させることができ
る。例えば、１個のＦｅＲＡＭ内にプログラム記憶領域
とデータ記憶領域とを設ける場合、ビット線１本当たり
のメモリセル数が少ない方をプログラム記憶領域にし、
多い方をデータ記憶領域にすれば、消費電力は低減され
る。一般に、プログラム記憶領域の方がアクセス頻度が
高くなるからである。

【００５２】第２の実施の形態 以下、この発明の第２の実施の形態に係る半導体装置に
ついて、２トランジスタ・２キャパシタ／１ビット型の
ＦｅＲＡＭを例に採って説明する。

【００５３】この実施の形態は、各ブロックのセンスア
ンプなどが共通化されている点で、第１の実施の形態と
異なる。

【００５４】図３は、この実施の形態に係るＦｅＲＡＭ
のメモリセルアレイの１列分の構造を示す回路図であ
る。

【００５５】図３に示したように、ＦｅＲＡＭ３００の
メモリセルアレイは、各列毎に、２個のブロック３１
０，３２０と、プリチャージトランジスタＰＣＴ0 ，Ｐ
ＣＴ1と、センスアンプＳＡと、ビット線選択トランジ
スタＳＥＴ0 ，ＳＥＴ1 と、グローバルビット線ＧＢＬ
0 ，ＧＢＬ1 とを備えている。第１のブロック３１０
は、メモリセルＭＵ0 ，ＭＵ1 ，・・・と、スイッチト
ランジスタＳＷＵＴ0 ，ＳＷＵＴ1 と、ビット線（支
線）ＢＬＵ0 ，ＢＬＵ1 とを備えている。同様に、第２
のブロック３２０は、メモリセルＭＬ0 ，ＭＬ1 ，・・
・と、スイッチトランジスタＳＷＬ0 ，ＳＷＬ1 と、ビ
ット線（支線）ＢＬＬ0 ，ＢＬＬ1 とを備えている。各
列の第１ブロック３１０に共通の制御線として、ワード
線ＷＬＵ0 ，ＷＬＵ1 ，・・・、プレート線ＰＬＵ0 ，
ＰＬＵ1 ，・・・および切り換え制御線ＳＷＵが設けら
れている。同様に、各列の第２のブロック３２０に共通
の制御線として、ワード線ＷＬＬ0 ，ＷＬＬ1 ，・・
・、プレート線ＰＬＬ0 ，ＰＬＬ1，・・・および切り
換え制御線ＳＷＬが設けられている。また、各列のプリ
チャージトランジスタＰＣＴ0 ，ＰＣＴ1 、センスアン
プＳＡ、ビット線選択トランジスタＳＥＴ0 ，ＳＥＴ1
に共通の制御線として、プリチャージ制御線ＰＣＨＧ、
活性化信号線ＳＡＥおよび選択線ＳＥＬが設けられてい
る。

【００５６】この実施の形態では、第１ブロック３１０
のメモリセルＭＵ0 ，ＭＵ1 ，・・・の個数と、第２ブ
ロック３２０のメモリセルＭＬ0 ，ＭＬ1 ，・・・の個
数とが、同一であるとする。これにより、これらのビッ
ト線のキャパシタンスは同一になる。この実施の形態で
は、ビット線ＢＬＵ0 ，ＢＬＬ0 の寄生キャパシタンス
の和およびビット線ＢＬＬ0 ，ＢＬＬ1 の寄生キャパシ
タンスの和が、それぞれ十分な読み出しマージンΔＶ
（図２１参照）が行われるような値に、設定される。

【００５７】各第１ブロック３１０に共通のワード線Ｗ
ＬＵ0 ，ＷＬＵ1 ，・・・およびプレート線ＰＬＵ0 ，
ＰＬＵ1 ，・・・は、メモリセルアレイの行方向に沿っ
て、平行に配置される。ワード線ＷＬＵ0 ，ＷＬＵ1 ，
・・・は２本一組で配置され、これら２本のワード線の
間に１本のプレート線が配置される。同様に、各第２ブ
ロック３２０に共通のワード線ＷＬＬ0 ，ＷＬＬ1 ，・
・・およびプレート線ＰＬＬ0 ，ＰＬＬ1 ，・・・も、
メモリセルアレイの行方向に沿って、平行に配置され
る。ワード線ＷＬＬ0 ，ＷＬＬ1 ，・・・は２本一組で
配置され、これら２本のワード線の間に１本のプレート
線が配置される。

【００５８】第１ブロック３１０のビット線ＢＬＵ0 ，
ＢＬＵ1 は、メモリセルアレイの列方向に沿って、２本
一組で平行に配置される。同様に、第２ブロック３２０
のビット線ＢＬＬ0 ，ＢＬＬ1 も、メモリセルアレイの
列方向に沿って、２本一組で平行に配置される。

【００５９】グローバルビット線ＧＢＬ0 ，ＧＢＬ1
は、スイッチトランジスタＳＷＵＴ0，ＳＷＵＴ1 を介
して第１ブロック３１０のビット線ＢＬＵ0 ，ＢＬＵ1
に接続され、且つ、スイッチトランジスタＳＷＬＴ0 ，
ＳＷＬＴ1 を介して第２ブロック３２０のビット線ＢＬ
Ｌ0 ，ＢＬＬ1 に接続される。スイッチトランジスタＳ
ＷＵＴ0 ，ＳＷＵＴ1 のゲートは切り換え制御線ＳＷＵ
に接続され、スイッチトランジスタＳＷＬＴ0 ，ＳＷＬ
Ｔ1 のゲートは切り換え制御線ＳＷＬに接続される。

【００６０】第１ブロック３１０のメモリセルＭＵ0 ，
ＭＵ1 ，・・・は、ワード線ＷＬＵ0 ，ＷＬＵ1 ，・・
・とビット線ＢＬＵ0 ，ＢＬＵ1 とが交差する位置に、
それぞれ配置される。メモリセルＭＵ0 ，ＭＵ1 ，・・
・は、それぞれ、ＭＯＳトランジスタＴＵ0 ，ＴＵ1 ，
・・・と、強誘電体キャパシタＣＵ0 ，ＣＵ1 ，・・・
とを１個ずつ備えている。ＭＯＳトランジスタＴＵ0 ，
ＴＵ1 ，・・・は、対応するワード線にゲートが接続さ
れ、対応するビット線にドレインが接続され、対応する
強誘電体キャパシタＣＵ0 ，ＣＵ1 ，・・・の一端にソ
ースが接続される。強誘電体キャパシタＣＵ0 ，ＣＵ1
，・・・の他端は、対応するプレート線に接続され
る。同様に、第２ブロック３２０のメモリセルＭＬ0 ，
ＭＬ1 ，・・・は、ワード線ＷＬＬ0 ，ＷＬＬ1 ，・・
・とビット線ＢＬＬ0 ，ＢＬＬ1 とが交差する位置に、
それぞれ配置される。メモリセルＭＬ0 ，ＭＬ1 ，・・
・は、それぞれ、ＭＯＳトランジスタＴＬ0 ，ＴＬ1 ，
・・・と、強誘電体キャパシタＣＬ0 ，ＣＬ1 ，・・・
とを１個ずつ備えている。ＭＯＳトランジスタＴＬ0 ，
ＴＬ1 ，・・・は、対応するワード線にゲートが接続さ
れ、対応するビット線にドレインが接続され、対応する
強誘電体キャパシタＣＬ0 ，ＣＬ1 ，・・・の一端にソ
ースが接続される。強誘電体キャパシタＣＬ0 ，ＣＬ1
，・・・の他端は、対応するプレート線に接続され
る。

【００６１】プリチャージトランジスタＰＣＴ0 ，ＰＣ
Ｔ1 は、それぞれ、プリチャージ制御線ＰＣＨＧにゲー
トが接続され、対応するビット線にソースが接続され、
ドレインが接地される。

【００６２】ビット線選択トランジスタＳＥＴ0 ，ＳＥ
Ｔ1 は、それぞれ、選択線ＳＥＬにゲートが接続され、
対応するビット線にソースが接続され、データバス３３
０にドレインが接続される。

【００６３】センスアンプＳＡは、信号ＳＡＥがハイレ
ベルのときに活性化し、グローバルビット線ＧＢＬ0 ，
ＧＢＬ1 の電位を増幅する。なお、この実施の形態で
は、センスアンプＳＡのタイプは限定されないので、詳
細な内部構成の説明は省略する。

【００６４】次に、図３に示したＦｅＲＡＭ３００の読
み出し動作について、図４のタイミングチャートを用い
て説明する。ここでは、メモリセルＭＵ0 ，ＭＵ1 に格
納されたデータを読み出す場合を例に採って説明する。
図４において、‘Ｌ’はグランド電位、‘Ｈ’は電源電
圧Ｖccを示している。また、‘Ｖｈ’は、電源電圧Ｖcc
よりも、メモリセルのトランジスタＴＵ0 ，ＴＵ1 のし
きい値電圧Ｖt 程度高い電位を示している。

【００６５】初期状態（時刻ｔ0 ）では、切り換え制御
線ＳＷＵ，ＳＷＬの電位はＨレベルである。これによ
り、各ブロック７１０−Ａ，７１０−Ｂ，７１０−Ｃ，
・・・のビット線はグローバルビット線に接続されてい
る。

【００６６】メモリセルＭＵ0 ，ＭＵ1 の記憶データを
読み出す際には、まず、時刻ｔ１において、プリチャー
ジ制御線ＰＣＨＧの電位をＬレベルにする。これによ
り、トランジスタＰＣＴ0 ，ＰＣＴ1 がオフするので、
グローバルビット線ＧＢＬ0 ，ＧＢＬ1 はフローティン
グ状態になる。

【００６７】次に、時刻ｔ２において、ワード線ＷＬＵ
0 ，ＷＬＵ1 をＶｈレベルにする。これにより、メモリ
セルＭＵ0 ，ＭＵ1 のトランジスタＴＵ0 ，ＴＵ1 がオ
ンして、強誘電体キャパシタＣＵ0 ，ＣＵ1 の一方の端
子が、ビット線ＢＬＵ0 ，ＢＬＵ1 と導通する。ワード
線ＷＬＵ0 ，ＷＬＵ1 をＨレベルではなくＶｈレベルに
するのは、トランジスタＴＵ0 ，ＴＵ1 は、出力電圧
（ドレイン電圧）が入力電圧（ソース電圧）よりもＶｔ
だけ低くなるからである。

【００６８】続いて、時刻ｔ３で、プレート線ＰＬＵ0
をＨレベルにする。これにより、このプレート線ＰＬＵ
0 の電位が、強誘電体キャパシタＣＵ0 ，ＣＵ1 および
トランジスタＴＵ0 ，ＴＵ1 を介して、ビット線ＢＬＵ
0 ，ＢＬＵ1 に印加される。このため、ビット線ＢＬＵ
0 ，ＢＬＵ1 に、読み出し電位（Ｖ0 またはＶ1 ）が発
生する。上述のように、ビット線ＢＬＵ0 ，ＢＬＬ0 ，
ＢＬＵ1 ，ＢＬＬ1 はグローバルビット線ＧＢＬ0 ，Ｇ
ＢＬ1 に接続されているので、グローバルビット線ＧＢ
Ｌ0 ，ＧＢＬ1 の寄生キャパシタンスは十分に大きい。
このため、読み出しマージンΔＶ＝Ｖ1 −Ｖ0 も、十分
に大きくなる。

【００６９】時刻ｔ４では、第２ブロック３２０の切り
換え制御線ＳＷＬを、Ｌレベルにする。これにより、ス
イッチトランジスタＳＷＬＴ0 ，ＳＷＬＴ1 がオフする
ので、ビット線ＢＬＬ0 ，ＢＬＬ1 はグローバルビット
線ＧＢＬ0 ，ＧＢＬ1 から切断される。したがって、グ
ローバルビット線ＧＢＬ0 ，ＧＢＬ1 の寄生キャパシタ
ンスは、スイッチトランジスタＳＷＬＴ0 ，ＳＷＬＴ1
がオンしているときの約半分になる。

【００７０】時刻ｔ５では、信号ＳＡＥをＨレベルにし
て、センスアンプＳＡを活性化する。これにより、グロ
ーバルビット線ＧＢＬ0 ，ＧＢＬ1 の電位差が増幅され
る。この実施の形態では、増幅時には、グローバルビッ
ト線ＧＢＬ0 ，ＧＢＬ1 の寄生キャパシタンスが小さい
ので、センスアンプＳＡからグローバルビット線ＧＢＬ
0 ，ＧＢＬ1 に供給される電流が小さくなり、したがっ
て、センスアンプＳＡの消費電力が小さくなる。

【００７１】続いて、時刻ｔ６に、ビット線選択信号線
ＳＥＬをＨレベルにする。これにより、トランジスタＳ
ＥＴ0 ，ＳＥＴ1 がオンし、グローバルビット線ＧＢＬ
0 ，ＧＢＬ1 の電位が、データバス３３０に出力され
る。

【００７２】次に、時刻ｔ７に、プレート線ＰＬＵ0 の
電位をＬレベルに戻す。

【００７３】そして、時刻ｔ８に、プリチャージ制御線
ＰＣＨＧの電位をＨレベルに戻すとともに、信号ＳＡＥ
の電位をＬレベルにする。これにより、トランジスタＰ
ＣＴ0 ，ＰＣＴ1 がオンしてグローバルビット線ＧＢＬ
0 ，ＧＢＬ1 を接地するとともに、センスアンプＳＡが
読み出しデータを出力しなくなる。また、時刻ｔ８に
は、切り換え制御線ＳＷＬが、Ｈレベルに戻される。こ
れにより、スイッチトランジスタＳＷＬＴ0 ，ＳＷＬＴ
1 がオンするので、ビット線ＢＬＬ0 ，ＢＬＬ1はグロ
ーバルビット線ＧＢＬ0 ，ＧＢＬ1 に接続される。

【００７４】時刻ｔ９には、ワード線ＷＬＵ0 ，ＷＬＵ
1 の電位をＬレベルにして、トランジスタＴＵ0 ，ＴＵ
1 をオフさせる。これにより、読み出し動作が終了す
る。

【００７５】なお、第１ブロック３１０の他のメモリセ
ルＭＵ2 ，ＭＵ3 ・・・から記憶データを読み出す動作
も、上述のメモリセルＭＵ1 からの読み出し動作とほぼ
同様である。

【００７６】一方、第２ブロック３２０メモリセルＭＬ
0 ，ＭＬ1 ，・・・から記憶データを読み出す場合に
は、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 を充電した
後で（図４のｔ３参照）、スイッチトランジスタＳＷＵ
Ｔ0 ，ＳＷＵＴ1 をオフする（図４のｔ４参照）。すな
わち、読み出しデータの増幅時に、第１ブロック３１０
のビット線ＢＬＵ0 ，ＢＬＵ1 が、グローバルビット線
ＧＢＬ0 ，ＧＢＬ1 から切り離される。

【００７７】このように、この実施の形態に係るＦｅＲ
ＡＭでは、第１の実施の形態に係るＦｅＲＡＭと同様の
理由により、十分に大きい読み出しマージンΔＶを確保
しつつデータ増幅時のキャパシタンスの半分にすること
ができ、したがって、歩留まりを向上させ且つ消費電力
を低減することができる。

【００７８】加えて、この実施の形態に係るＦｅＲＡＭ
によれば、センスアンプなどを共通化したので、上述の
第１の実施の形態と比較して、集積回路全体としての面
積を小さくすることができる。

【００７９】上述のように、この実施の形態では、第１
ブロック３１０のメモリセル数と第２ブロック３２０の
メモリセル数とを同一とした。しかし、これらのブロッ
ク３１０，３２０のメモリセル数は同一でなくてもよ
い。そして、メモリセル数が多い方のブロックに読み出
し頻度の低いデータを記憶させ且つメモリセル数が少な
い方のブロックに読み出し頻度の高いデータを記憶させ
ることにより、消費電力をさらに低減させることができ
る。

【００８０】第３の実施の形態 以下、この発明の第３の実施の形態に係る半導体装置に
ついて、２トランジスタ・２キャパシタ／１ビット型の
ＦｅＲＡＭを例に採って説明する。

【００８１】この実施の形態は、１列分のメモリセルア
レイが３個以上のブロックに分割されている点等で、上
述の第１の実施の形態と異なる。

【００８２】図５は、この実施の形態に係るＦｅＲＡＭ
のメモリセルアレイの１列分の構造を示す回路図であ
る。

【００８３】図５に示したように、ＦｅＲＡＭ５００の
メモリセルアレイは、各列毎に、複数個（３個以上）の
ブロック５１０−Ａ，５１０−Ｂ，５１０−Ｃ，・・・
を備える。第１のブロック５１０−Ａは、メモリセルＭ
Ａ0 ，ＭＡ1 ，・・・と、プリチャージトランジスタＰ
ＣＴＡ0 ，ＰＣＴＡ1 と、センスアンプＳＡＡと、ビッ
ト線選択トランジスタＳＥＴＡ0 ，ＳＥＴＡ1 と、ビッ
ト線（部分線）ＢＬＡ0 ，ＢＬＡ1 とを備えている。各
列に共通の制御線として、ワード線ＷＬＡ0 ，ＷＬＡ1
，・・・と、プレート線ＰＬＡ0 ，ＰＬＡ1 ，・・・
と、プリチャージ制御線ＰＣＨＧＡと、活性化信号線Ｓ
ＡＥＡと、選択線ＳＥＬＡとが設けられている。

【００８４】第２のブロック５１０−Ｂは、メモリセル
ＭＢ0 ，ＭＢ1 ，・・・と、プリチャージトランジスタ
ＰＣＴＢ0 ，ＰＣＴＢ1 と、センスアンプＳＡＢと、ビ
ット線選択トランジスタＳＥＴＢ0 ，ＳＥＴＢ1 と、ビ
ット線（部分線）ＢＬＢ0 ，ＢＬＢ1 とを備えている。
各列に共通の制御線として、ワード線ＷＬＢ0 ，ＷＬＢ
1 ，・・・と、プレート線ＰＬＢ0 ，ＰＬＢ1 ，・・・
と、プリチャージ制御線ＰＣＨＧＢと、活性化信号線Ｓ
ＡＥＢと、選択線ＳＥＬＢとが設けられている。

【００８５】第３のブロック５１０−Ｃは、メモリセル
ＭＣ0 ，ＭＣ1 ，・・・と、プリチャージトランジスタ
ＰＣＴＣ0 ，ＰＣＴＣ1 と、センスアンプＳＡＣと、ビ
ット線選択トランジスタＳＥＴＣ0 ，ＳＥＴＣ1 と、ビ
ット線（部分線）ＢＬＣ0 ，ＢＬＣ1 とを備えている。
各列に共通の制御線として、ワード線ＷＬＣ0 ，ＷＬＣ
1 ，・・・と、プレート線ＰＬＣ0 ，ＰＬＣ1 ，・・・
と、プリチャージ制御線ＰＣＨＧＣと、活性化信号線Ｓ
ＡＥＣと、選択線ＳＥＬＣとが設けられている。

【００８６】４番目以降のブロックについても、第１〜
第３のブロックの構成と同様である。

【００８７】第１ブロック５１０−Ａのビット線ＢＬＡ
0 ，ＢＬＡ1 と第２ブロック５１０−Ｂのビット線ＢＬ
Ｂ0 ，ＢＬＢ1 とは、それぞれ、スイッチトランジスタ
ＳＷＡＴ0 ，ＳＷＡＴ1 を介して接続されている。第２
ブロック５１０−Ｂのビット線ＢＬＢ0 ，ＢＬＢ1 と第
３ブロック５１０−Ｃのビット線ＢＬＣ0 ，ＢＬＣ1と
は、それぞれ、スイッチトランジスタＳＷＢＴ0 ，ＳＷ
ＢＴ1 を介して接続されている。また、第３ブロック５
１０−Ｂのビット線ＢＬＢ0 ，ＢＬＢ1 と第４ブロック
のビット線（図示せず）とは、それぞれ、スイッチトラ
ンジスタＳＷＣＴ0 ，ＳＷＣＴ1 を介して接続されてい
る。各スイッチトランジスタのゲートは、切り換え制御
線ＳＷに接続されている。

【００８８】この実施の形態では、各ブロック５１０−
Ａ，５１０−Ｂ，５１０−Ｃ，・・・のメモリセル数
を、同一とする。これにより、各ビット線のキャパシタ
ンスは同一になる。

【００８９】第１ブロック５１０−Ａのワード線ＷＬＡ
0 ，ＷＬＡ1 ，・・・およびプレート線ＰＬＡ0 ，ＰＬ
Ａ1 ，・・・は、メモリセルアレイの行方向に沿って、
平行に配置される。ワード線ＷＬＡ0 ，ＷＬＡ1 ，・・
・は２本一組で配置され、これら２本のワード線の間に
１本のプレート線が配置される。他のブロック５１０−
Ｂ，５１０−Ｃ，・・・のワード線およびプレート線
も、同様である。

【００９０】第１ブロック５１０−Ａのビット線ＢＬＡ
0 ，ＢＬＡ1 は、メモリセルアレイの行方向に、２本一
組で平行に配置される。他のブロック５１０−Ｂ，５１
０−Ｃ，・・・のビット線も、同様である。各ビット線
のキャパシタンスは、トランジスタの接合キャパシタン
スや配線キャパシタンスによって決定される。この実施
の形態では、同一列のビット線（例えばＢＬＡ0 ，ＢＬ
Ｂ0 ，ＢＬＣ0 ，・・・）のキャパシタンスの和が、十
分な読み出しマージンΔＶ（図２１参照）が得られる値
になるように、これらのビット線の寄生キャパシタンス
を設定する。

【００９１】第１ブロック５１０−ＡのメモリセルＭＡ
0 ，ＭＡ1 ，・・・は、ワード線ＷＬＡ0 ，ＷＬＡ1 ，
・・・とビット線ＢＬＡ0 ，ＢＬＡ1 とが交差する位置
に、それぞれ配置される。メモリセルＭＡ0 ，ＭＡ1 ，
・・・は、それぞれ、ＭＯＳトランジスタＴＡ0 ，ＴＡ
1 ，・・・と、強誘電体キャパシタＣＡ0 ，ＣＡ1 ，・
・・とを１個ずつ備えている。ＭＯＳトランジスタＴＡ
0 ，ＴＡ1 ，・・・は、対応するワード線にゲートが接
続され、対応するビット線にドレインが接続され、対応
する強誘電体キャパシタＣＡ0 ，ＣＡ1 ，・・・の一端
にソースが接続される。強誘電体キャパシタＣＡ0 ，Ｃ
Ａ1 ，・・・の他端は、対応するプレート線に接続され
る。他のブロック５１０−Ｂ，５１０−Ｃ，・・・のメ
モリセルも、同様である。

【００９２】第１ブロック５１０−Ａのプリチャージ制
御線ＰＣＨＧＡ、選択信号線ＳＥＬＡおよび活性化信号
線ＳＡＥＡは、ビット線ＢＬＡ0 ，ＢＬＡ1 と直交する
ように配置される。他のブロック５１０−Ｂ，５１０−
Ｃ，・・・のプリチャージ制御線、選択信号線および活
性化信号線も、同様である。

【００９３】第１ブロック５１０−Ａのプリチャージト
ランジスタＰＣＴＡ0 ，ＰＣＴＡ1は、それぞれ、プリ
チャージ制御線ＰＣＨＧＡにゲートが接続され、対応す
るビット線にソースが接続され、ドレインが接地され
る。他のブロック５１０−Ｂ，５１０−Ｃ，・・・のプ
リチャージトランジスタも、同様である。

【００９４】第１ブロック５１０−Ａのビット線選択ト
ランジスタＳＥＴＡ0 ，ＳＥＴＡ1は、それぞれ、選択
線ＳＥＬＡにゲートが接続され、対応するビット線にソ
ースが接続され、データバス５２０にドレインが接続さ
れる。他のブロック５１０−Ｂ，５１０−Ｃ，・・・の
ビット線選択トランジスタも、同様である。

【００９５】第１ブロック５１０−ＡのセンスアンプＳ
ＡＡは、信号ＳＡＥＡがハイレベルのときに活性化し、
ビット線ＢＬＡ0 ，ＢＬＡ1 の電位差を増幅する。他の
ブロック５１０−Ｂ，５１０−Ｃ，・・・のセンスアン
プも、同様である。この実施の形態では、第１ブロック
５１０−ＡのメモリセルＭＡ0 ，ＭＡ1 ，・・・から記
憶データを読み出した場合には、第１ブロック５１０−
ＡのセンスアンプＳＡＡを用いた増幅が行われる。他の
ブロック５１０−Ｂ，５１０−Ｃ，・・・についても、
該当するビット線と同じブロックに属するセンスアンプ
が増幅を行う。なお、この実施の形態では、センスアン
プＳＡＡ，ＳＡＢ，ＳＡＣ，・・・のタイプは限定され
ないので、詳細な内部構成の説明は省略する。

【００９６】スイッチトランジスタＳＷＡＴ0 ，ＳＷＡ
Ｔ1 ，ＳＷＢＴ0 ，ＳＷＢＴ1 ，ＳＷＣＴ0 ，ＳＷＣＴ
1 ，・・・は、切り換え制御線ＳＷにゲートが接続さ
れ、対応するビット線にソース・ドレインが接続され
る。

【００９７】次に、図５に示したＦｅＲＡＭ５００の読
み出し動作について、図６のタイミングチャートを用い
て説明する。ここでは、メモリセルＭＡ0 ，ＭＡ1 に格
納されたデータを読み出す場合を例に採って説明する。
図６において、‘Ｌ’はグランド電位、‘Ｈ’は電源電
圧Ｖccを示している。また、‘Ｖｈ’は、電源電圧Ｖcc
よりも、メモリセルのトランジスタＴＡ0 ，ＴＡ1 のし
きい値電圧Ｖt 程度高い電位を示している。

【００９８】初期状態（時刻ｔ0 ）では、切り換え制御
線ＳＷの電位はＨレベルである。これにより、スイッチ
トランジスタＳＷＡＴ0 ，ＳＷＡＴ1 ，ＳＷＢＴ0 ，Ｓ
ＷＢＴ1 ，ＳＷＣＴ0 ，ＳＷＣＴ1 ，・・・はオンして
いるので、ビット線ＢＬＡ0，ＢＬＢ0 ，ＢＬＣ0 ，・
・・は互いに接続されており、且つ、ビット線ＢＬＡ1
，ＢＬＢ1 ，ＢＬＣ1 ，・・・も互いに接続されてい
る。

【００９９】メモリセルＭＡ0 ，ＭＡ1 の記憶データを
読み出す際には、まず、時刻ｔ１において、プリチャー
ジ制御線ＰＣＨＧＡ，ＰＣＨＧＢ，ＰＣＨＧＣ，・・・
の電位をＬレベルにする。これにより、トランジスタＰ
ＣＴＡ0 ，ＰＣＴＢ0 ，ＰＣＴＣ0 ，・・・がオフする
のでビット線ＢＬＡ0 ，ＢＬＢ0 ，ＢＬＣ0 はフローテ
ィング状態になり、且つ、トランジスタＰＣＴＡ1 ，Ｐ
ＣＴＢ1 ，ＰＣＴＣ1，・・・がオフするのでビット線
ＢＬＡ1 ，ＢＬＢ1 ，ＢＬＣ1 はフローティング状態に
なる。

【０１００】次に、時刻ｔ２において、ワード線ＷＬＡ
0 ，ＷＬＡ1 をＶｈレベルにする。これにより、メモリ
セルＭＡ0 ，ＭＡ1 のトランジスタＴＡ0 ，ＴＡ1 がオ
ンして、強誘電体キャパシタＣＡ0 ，ＣＡ1 の一方の端
子が、ビット線ＢＬＡ0 ，ＢＬＡ1 と導通する。ワード
線ＷＬＡ0 ，ＷＬＡ1 をＨレベルではなくＶｈレベルに
するのは、トランジスタＴＡ0 ，ＴＡ1 は、出力電圧
（ドレイン電圧）が入力電圧（ソース電圧）よりもＶｔ
だけ低くなるからである。

【０１０１】続いて、時刻ｔ３で、プレート線ＰＬＡ0
をＨレベルにする。これにより、このプレート線ＰＬＡ
0 の電位が、強誘電体キャパシタＣＡ0 ，ＣＡ1 および
トランジスタＴＡ0 ，ＴＡ1 を介して、ビット線ＢＬＡ
0 ，ＢＬＡ1 に印加される。このため、ビット線ＢＬＡ
1 ，ＢＬＡ2 に、読み出し電位（Ｖ0 またはＶ1 ）が発
生する。上述のように、スイッチトランジスタＳＷＡＴ
0 ，ＳＷＢＴ0 ，ＳＷＣＴ0 ・・・はオンしているの
で、ビット線ＢＬＡ0 はビット線ＢＬＢ0 ，ＢＬＣ0 ，
・・・に接続されており、したがって、ビット線ＢＬＡ
0 の寄生キャパシタンスは十分に大きい。同様に、スイ
ッチトランジスタＳＷＡＴ1 ，ＳＷＢＴ1，ＳＷＣＴ1
・・・はオンしているので、ビット線ＢＬＡ1 はビット
線ＢＬＢ1，ＢＬＣ1 ，・・・に接続されており、した
がって、ビット線ＢＬＡ1 の寄生キャパシタンスは十分
に大きい。このため、読み出しマージンΔＶ＝Ｖ1 −Ｖ
0 は、十分に大きくなる。

【０１０２】時刻ｔ４では、切り換え制御線ＳＷをＬレ
ベルにする。これにより、スイッチトランジスタＳＷＡ
Ｔ0 ，ＳＷＢＴ0 ，・・・およびスイッチトランジスタ
ＳＷＡＴ1 ，ＳＷＢＴ1 ・・・がそれぞれオフするの
で、ビット線ＢＬＡ0 ，ＢＬＡ1 が他のビット線から切
断される。したがって、ビット線ＢＬＡ0 ，ＢＬＡ1 の
寄生キャパシタンスは、スイッチトランジスタＳＷＡＴ
0 ，ＳＷＡＴ1 がオンしているときよりも小さくなる。
例えば、メモリセルアレイの各列が３個のブロック５１
０−Ａ，５１０−Ｂ，５１０−Ｃに分割されている場
合、スイッチトランジスタＳＷＡＴ0 ，ＳＷＡＴ1 をオ
フさせることにより、寄生キャパシタンスは３分の１に
なる。

【０１０３】時刻ｔ５では、信号ＳＡＥＡをＨレベルに
して、センスアンプＳＡＡを活性化する。これにより、
ビット線ＢＬＡ0 ，ＢＬＡ1 の電位差が増幅される。こ
の実施の形態では、増幅時には、ビット線ＢＬＡ0 ，Ｂ
ＬＡ1 の寄生キャパシタンスが小さいので、増幅時にセ
ンスアンプＳＡＡからビット線ＢＬＡ0 ，ＢＬＡ1 に供
給される電流が小さくなり、したがって、センスアンプ
ＳＡＡの消費電力が小さくなる。

【０１０４】続いて、時刻ｔ６に、ビット線選択信号線
ＳＥＬＡをＨレベルにする。これにより、トランジスタ
ＳＥＴＡ0 ，ＳＥＴＡ1 がオンし、ビット線ＢＬＡ0 ，
ＢＬＡ1 の電位が、データバス５２０に出力される。

【０１０５】次に、時刻ｔ７に、プレート線ＰＬＡ0 の
電位をＬレベルに戻す。

【０１０６】そして、時刻ｔ８に、プリチャージ制御線
ＰＣＨＧＡ，ＰＣＨＧＢ，ＰＣＨＧＣ，・・・の電位を
Ｈレベルに戻すとともに、信号ＳＡＥＡの電位をＬレベ
ルにする。これにより、トランジスタＰＣＴＡ0 ，ＰＣ
ＴＡ1 ，ＰＣＴＢ0 ，ＰＣＴＢ1 ，・・・がオンして各
ビット線ＢＬＡ0 ，ＢＬＡ1 ，ＢＬＢ0 ，ＢＬＢ1 ，・
・・を接地するとともに、センスアンプＳＡＡが読み出
しデータを出力しなくなる。また、時刻ｔ８には、切り
換え制御線ＳＷが、Ｈレベルに戻される。これにより、
スイッチトランジスタＳＷＡＴ0 ，ＳＷＡＴ1 ，ＳＷＢ
Ｔ0 ，ＳＷＢＴ1 ，・・・がオンするので、ビット線Ｂ
ＬＡ0 ，ＢＬＢ0 ，ＢＬＣ0 ，・・・は互いに接続さ
れ、且つ、ビット線ＢＬＡ1 ，ＢＬＢ1 ，ＢＬＣ1 ，・
・・も互いに接続される。

【０１０７】時刻ｔ９には、ワード線ＷＬＡ0 ，ＷＬＡ
1 の電位をＬレベルにして、トランジスタＴＡ0 ，ＴＡ
1 をオフさせる。これにより、読み出し動作が終了す
る。

【０１０８】なお、第１ブロック５１０−Ａの他のメモ
リセルＭＡ2 ，ＭＡ3 ・・・から記憶データを読み出す
動作も、上述のメモリセルＭＵ1 からの読み出し動作と
ほぼ同様である。

【０１０９】一方、他のブロック５１０−Ｂ，５１０−
Ｃ，・・・メモリセルから記憶データを読み出す場合
も、使用するセンスアンプやビット線選択トランジスタ
などが異なることを除いて、上述のメモリセルＭＵ1 の
読み出し動作と同様である。

【０１１０】このように、この実施の形態に係るＦｅＲ
ＡＭ５００では、第１の実施の形態に係るＦｅＲＡＭと
同様の理由により、十分に大きい読み出しマージンΔＶ
を確保しつつデータ増幅時のキャパシタンスを減らすこ
とができ、したがって、歩留まりを向上させ且つ消費電
力を低減することができる。

【０１１１】この実施の形態は、ＳＯＩ(Silicon On In
sulator)基板上にＦｅＲＡＭを形成する場合に、特に有
効である。通常、ＳＯＩ基板上に形成されたトランジス
タの接合容量は、シリコン基板上に形成されたトランジ
スタの接合容量の、１０分の１以下である。このため、
ＳＯＩ基板を用いてＦｅＲＡＭを作製する場合、最適な
キャパシタンスを得るためには、シリコン基板で作製す
る場合の１０倍のトランジスタを、各ビット線に接続し
なければならない。例えば、シリコン基板の場合に、各
ビット線に接続されるトランジスタ数の最適値が２５６
個であったとすると、ＳＯＩ基板の場合には２５６０個
となる。このため、ＳＯＩ基板を用いたＦｅＲＡＭで
は、ビット線が非常に長くなる。したがって、メモリセ
ルアレイの各列の分割数を増やすことによってスイッチ
トランジスタ数が増加しても、ビット線の全体的な長さ
に与える影響は少なく、このため、回路規模を増大させ
るという不利益も小さい。その一方で、各列の分割数を
増やすことによって、センスアンプの消費電力は、上述
の第１、第２の実施形態よりも、さらに少なくすること
ができる。

【０１１２】上述のように、この実施の形態では、各ブ
ロック５１０−Ａ，５１０−Ｂ，５１０−Ｃ，・・・の
メモリセル数とを同一とした。しかし、これらのブロッ
クのメモリセル数は同一でなくてもよい。そして、メモ
リセル数が多いブロックほど読み出し頻度の低いデータ
を記憶させることとすれば、消費電力をさらに低減させ
ることができる。

【０１１３】第４の実施の形態 以下、この発明の第４の実施の形態に係る半導体装置に
ついて、２トランジスタ・２キャパシタ／１ビット型の
ＦｅＲＡＭを例に採って説明する。

【０１１４】この実施の形態は、１列分のメモリセルア
レイが３個以上のブロックに分割されている点等で上述
の第２の実施の形態と異なる。

【０１１５】図７は、この実施の形態に係るＦｅＲＡＭ
のメモリセルアレイの１列分の構造を示す回路図であ
る。

【０１１６】図７に示したように、ＦｅＲＡＭ７００の
メモリセルアレイは、各列毎に、３個以上のブロック７
１０−Ａ，７１０−Ｂ，７１０−Ｃ，・・・と、プリチ
ャージトランジスタＰＣＴ0 ，ＰＣＴ1 と、センスアン
プＳＡと、ビット線選択トランジスタＳＥＴ0 ，ＳＥＴ
1 と、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 とを備え
ている。第１のブロック７１０−Ａは、メモリセルＭＡ
0 ，ＭＡ1 ，・・・と、スイッチトランジスタＳＷＡＴ
0 ，ＳＷＡＴ1 と、ビット線（支線）ＢＬＡ0，ＢＬＡ1
とを備えている。各列の第１ブロック７１０−Ａに共
通の制御線として、ワード線ＷＬＡ0 ，ＷＬＡ1 ，・・
・、プレート線ＰＬＡ0 ，ＰＬＡ1 ，・・・および切り
換え制御線ＳＷＡが設けられている。２番目以降のブロ
ックについても、同様である。加えて、各列のプリチャ
ージトランジスタＰＣＴ0 ，ＰＣＴ1 、センスアンプＳ
Ａ、ビット線選択トランジスタＳＥＴ0 ，ＳＥＴ1 に共
通の制御線として、プリチャージ制御線ＰＣＨＧ、活性
化信号線ＳＡＥおよび選択線ＳＥＬが設けられている。

【０１１７】この実施の形態では、各ブロック７１０−
Ａ，７１０−Ｂ，７１０−Ｃ，・・・のメモリセル数
は、同一であるとする。これにより、これらのブロック
のビット線のキャパシタンスは、ほぼ同一になる。

【０１１８】第１ブロック７１０−Ａに共通のワード線
ＷＬＡ0 ，ＷＬＡ1 ，・・・およびプレート線ＰＬＡ0
，ＰＬＡ1 ，・・・は、メモリセルアレイの行方向に
沿って、平行に配置される。ワード線ＷＬＡ0 ，ＷＬＡ
1 ，・・・は２本一組で配置され、これら２本のワード
線の間に１本のプレート線が配置される。他のブロック
７１０−Ｂ，７１０−Ｃ，・・・のワード線およびプレ
ート線も同様である。

【０１１９】第１ブロック７１０−Ａのビット線ＢＬＡ
0 ，ＢＬＡ1 は、メモリセルアレイの列方向に沿って、
２本一組で平行に配置される。他のブロック７１０−
Ｂ，７１０−Ｃ，・・・のビット線も同様である。各ビ
ット線の寄生キャパシタンスは、トランジスタの接合キ
ャパシタンスや配線キャパシタンスによって決定され
る。この実施の形態では、同一ビット線のキャパシタン
スの和が、十分な読み出しマージンΔＶ（図２１参照）
が得られる値になるように、これらのビット線の寄生キ
ャパシタンスを設定する。

【０１２０】グローバルビット線ＧＢＬ0 ，ＧＢＬ1
は、スイッチトランジスタＳＷＡＴ0，ＳＷＡＴ1 を介
して第１ブロック７１０−Ａのビット線ＢＬＡ0 ，ＢＬ
Ａ1 に接続される。スイッチトランジスタＳＷＡＴ0 ，
ＳＷＡＴ1 のゲートは、切り換え制御線ＳＷＡに接続さ
れる。他のブロック７２０−Ｂ，７２０−Ｃ，・・・に
ついても、同様である。

【０１２１】第１ブロック７１０−ＡのメモリセルＭＡ
0 ，ＭＡ1 ，・・・は、ワード線ＷＬＡ0 ，ＷＬＡ1 ，
・・・とビット線ＢＬＡ0 ，ＢＬＡ1 とが交差する位置
に、それぞれ配置される。メモリセルＭＡ0 ，ＭＡ1 ，
・・・は、それぞれ、ＭＯＳトランジスタＴＡ0 ，ＴＡ
1 ，・・・と、強誘電体キャパシタＣＡ0 ，ＣＡ1 ，・
・・とを１個ずつ備えている。ＭＯＳトランジスタＴＡ
0 ，ＴＡ1 ，・・・は、対応するワード線にゲートが接
続され、対応するビット線にドレインが接続され、対応
する強誘電体キャパシタＣＡ0 ，ＣＡ1 ，・・・の一端
にソースが接続される。強誘電体キャパシタＣＡ0 ，Ｃ
Ａ1 ，・・・の他端は、対応するプレート線に接続され
る。他のブロック７１０−Ｂ，７１０−Ｃ，・・・の各
メモリセルも、同様である。

【０１２２】プリチャージトランジスタＰＣＴ0 ，ＰＣ
Ｔ1 は、それぞれ、プリチャージ制御線ＰＣＨＧにゲー
トが接続され、対応するビット線にソースが接続され、
ドレインが接地される。

【０１２３】ビット線選択トランジスタＳＥＴ0 ，ＳＥ
Ｔ1 は、それぞれ、選択線ＳＥＬにゲートが接続され、
対応するビット線にソースが接続され、データバス７２
０にドレインが接続される。

【０１２４】センスアンプＳＡは、信号ＳＡＥがハイレ
ベルのときに活性化し、グローバルビット線ＧＢＬ0 ，
ＧＢＬ1 の電位差を増幅して出力する。なお、この実施
の形態では、センスアンプＳＡのタイプは限定されない
ので、詳細な内部構成の説明は省略する。

【０１２５】次に、図７に示したＦｅＲＡＭ７００の読
み出し動作について、図８のタイミングチャートを用い
て説明する。ここでは、メモリセルＭＡ0 ，ＭＡ1 に格
納されたデータを読み出す場合を例に採って説明する。
図８において、‘Ｌ’はグランド電位、‘Ｈ’は電源電
圧Ｖccを示している。また、‘Ｖｈ’は、電源電圧Ｖcc
よりも、メモリセルのトランジスタＴＡ0 ，ＴＡ1 ，・
・・のしきい値電圧Ｖt 程度高い電位を示している。

【０１２６】初期状態（時刻ｔ0 ）では、切り換え制御
線ＳＷＡ，ＳＷＢ，ＳＷＣ，・・・の電位はＨレベルで
ある。これにより、スイッチトランジスタＳＷＡＴ0 ，
ＳＷＢＴ0 ，ＳＷＣＴ0 ，・・・およびＳＷＡＴ1 ，Ｓ
ＷＢＴ1 ，ＳＷＣＴ1 ，・・・はオンしているので、ビ
ット線ＢＬＡ0 ，ＢＬＢ0 ，ＢＬＣ0 ，・・・はグロー
バルビット線ＧＢＬ0 に接続されており、且つ、ビット
線ＢＬＡ1 ，ＢＬＢ1，ＢＬＣ1 ，・・・はグローバル
ビット線ＧＢＬ1 に接続されている。

【０１２７】メモリセルＭＵ0 ，ＭＵ1 の記憶データを
読み出す際には、まず、時刻ｔ１において、プリチャー
ジ制御線ＰＣＨＧの電位をＬレベルにする。これによ
り、トランジスタＰＣＴ0 ，ＰＣＴ1 がオフするので、
グローバルビット線ＧＢＬ0 ，ＧＢＬ1 はフローティン
グ状態になる。

【０１２８】次に、時刻ｔ２において、ワード線ＷＬＡ
0 ，ＷＬＡ1 をＶｈレベルにする。これにより、メモリ
セルＭＡ0 ，ＭＡ1 のトランジスタＴＡ0 ，ＴＡ1 がオ
ンして、強誘電体キャパシタＣＡ0 ，ＣＡ1 の一方の端
子が、ビット線ＢＬＡ0 ，ＢＬＡ1 と導通する。ワード
線ＷＬＡ0 ，ＷＬＡ1 をＨレベルではなくＶｈレベルに
するのは、トランジスタＴＡ0 ，ＴＡ1 は、出力電圧
（ドレイン電圧）が入力電圧（ソース電圧）よりもＶｔ
だけ低くなるからである。

【０１２９】続いて、時刻ｔ３で、プレート線ＰＬＡ0
をＨレベルにする。これにより、このプレート線ＰＬＡ
0 の電位が、強誘電体キャパシタＣＡ0 ，ＣＡ1 および
トランジスタＴＡ0 ，ＴＡ1 を介して、ビット線ＢＬＡ
0 ，ＢＬＡ1 に印加される。これにより、ビット線ＢＬ
Ａ0 ，ＢＬＡ1 に、読み出し電位（Ｖ0 またはＶ1 ）が
発生する。上述のように、各ブロック７１０−Ａ，７１
０−Ｂ，７１０−Ｃ，・・・のビット線はグローバルビ
ット線に接続されているので、グローバルビット線ＧＢ
Ｌ0 ，ＧＢＬ1 の寄生キャパシタンスは十分に大きい。
このため、読み出しマージンΔＶ＝Ｖ1 −Ｖ0 も、十分
に大きくなる。

【０１３０】時刻ｔ４では、２番目以降のブロック７１
０−Ｂ，７１０−Ｃ，・・・の切り換え制御線ＳＷＢ，
ＳＷＣ，・・・を、Ｌレベルにする。これにより、これ
らのブロック７１０−Ａ，７１０−Ｂ，７１０−Ｃ，・
・・の各ビット線は、グローバルビット線ＧＢＬ0 ，Ｇ
ＢＬ1 から切断される。このため、グローバルビット線
ＧＢＬ0 ，ＧＢＬ1 の寄生キャパシタンスは小さくな
る。

【０１３１】時刻ｔ５では、信号ＳＡＥをＨレベルにし
て、センスアンプＳＡを活性化する。これにより、グロ
ーバルビット線ＧＢＬ0 ，ＧＢＬ1 の電位差が増幅され
る。この実施の形態では、増幅時には、グローバルビッ
ト線ＧＢＬ0 ，ＧＢＬ1 の寄生キャパシタンスが小さい
ので、センスアンプＳＡからグローバルビット線ＧＢＬ
0 ，ＧＢＬ1 に供給される電流が小さくなり、したがっ
て、センスアンプＳＡの消費電力が小さくなる。

【０１３２】続いて、時刻ｔ６に、ビット線選択信号線
ＳＥＬをＨレベルにする。これにより、トランジスタＳ
ＥＴ0 ，ＳＥＴ1 がオンし、グローバルビット線ＧＢＬ
0 ，ＧＢＬ1 の電位が、データバス７２０に出力され
る。

【０１３３】次に、時刻ｔ７に、プレート線ＰＬＡ0 の
電位をＬレベルに戻す。

【０１３４】そして、時刻ｔ８に、プリチャージ制御線
ＰＣＨＧの電位をＨレベルに戻すとともに、信号ＳＡＥ
の電位をＬレベルにする。これにより、トランジスタＰ
ＣＴ0 ，ＰＣＴ1 がオンしてグローバルビット線ＧＢＬ
0 ，ＧＢＬ1 を接地するとともに、センスアンプＳＡが
読み出しデータを出力しなくなる。また、時刻ｔ８に
は、切り換え制御線ＳＷＢ，ＳＷＣ，・・・が、Ｈレベ
ルに戻される。これにより、スイッチトランジスタＳＷ
ＢＴ0 ，ＳＷＣＴ0 ，・・・およびスイッチトランジス
タＳＷＢＴ1 ，ＳＷＣＴ1 ，・・・がオンするので、ビ
ット線ＢＬＡ0 ，ＢＬＡ1 はグローバルビット線ＧＢＬ
0 ，ＧＢＬ1 に接続される。

【０１３５】時刻ｔ９には、ワード線ＷＬＡ0 ，ＷＬＡ
1 の電位をＬレベルにして、トランジスタＴＡ0 ，ＴＡ
1 をオフさせる。これにより、読み出し動作が終了す
る。

【０１３６】なお、第１ブロック７１０−Ａの他のメモ
リセルＭＡ2 ，ＭＡ3 ・・・から記憶データを読み出す
動作も、上述のメモリセルＭＵ1 からの読み出し動作と
ほぼ同様である。

【０１３７】一方、他のブロック７１０−Ｂ，７１０−
Ｃ，・・・メモリセルから記憶データを読み出す場合に
は、ビット線選択トランジスタ等が異なることを除い
て、上述のメモリセルＭＵ1 からの読み出し動作と同様
である。

【０１３８】このように、この実施の形態に係るＦｅＲ
ＡＭでは、第１の実施の形態に係るＦｅＲＡＭと同様の
理由により、十分に大きい読み出しマージンΔＶを確保
しつつデータ増幅時のキャパシタンスを減らすことがで
き、したがって、歩留まりを向上させ且つ消費電力を低
減することができる。

【０１３９】この実施の形態は、上述の第３の実施の形
態と同じ理由により、ＳＯＩ基板上にＦｅＲＡＭを形成
する場合に、特に有効である。

【０１４０】上述のように、この実施の形態では、各ブ
ロック７１０−Ａ，７１０−Ｂ，７１０−Ｃ，・・・の
メモリセル数とを同一とした。しかし、これらのブロッ
クのメモリセル数は同一でなくてもよい。そして、メモ
リセル数が多いブロックほど、読み出し頻度の低いデー
タを記憶させることとすれば、消費電力をさらに低減さ
せることができる。

【０１４１】第５の実施の形態 以下、この発明の第５の実施の形態に係る半導体装置に
ついて説明する。この実施の形態は、第１の実施形態に
係るＦｅＲＡＭ１００（図１参照）を、１トランジスタ
・１キャパシタ／１ビット型のＦｅＲＡＭに変形した例
である。

【０１４２】図９は、この実施の形態に係るＦｅＲＡＭ
のメモリセルアレイの１列分の構造を示す回路図であ
る。図９において、図１と同じ符号を付した構成要素
は、それぞれ、図１の場合と同じものを示している。な
お、図９では、簡単化のためにブロック１２０内の構成
の一部が省略されているが、後述の追加部分を除いて図
１と同様である。

【０１４３】図９に示したように、ＦｅＲＡＭ９００の
メモリセルアレイは、２本の切り換え制御線ＳＷ0 ，Ｓ
Ｗ1 を備えている。切り換え制御線ＳＷ0 は、各列のス
イッチトランジスタＳＷＴ0 のゲートに接続される。ま
た、切り換え制御線ＳＷ1 は、各列のスイッチトランジ
スタＳＷＴ1 のゲートに接続される。

【０１４４】さらに、ＦｅＲＡＭ９００のメモリセルア
レイは、各列毎に、リファレンスメモリセルＲＭ0 ，Ｒ
Ｍ1 ，ＲＭ2 ，ＲＭ3 を備えている。さらに、ＦｅＲＡ
Ｍ９００は、行方向に沿って設けられた４本のリファレ
ンスワード線ＲＷＬＵ0 ，ＲＷＬＵ1 ，ＲＷＬＬ0 ，Ｒ
ＷＬＬ1 、２本のリファレンスプレート線ＲＰＬＵ，Ｒ
ＰＬＬおよび２本のリファレンスプリチャージ線ＲＰＣ
ＨＧＵ，ＲＰＣＨＧＬを備えている。

【０１４５】リファレンスメモリセルＲＭ0 は、選択ト
ランジスタＲＴ0 、強誘電体キャパシタＲＣ0 およびプ
リチャージトランジスタＲＰＣＴ0 を備えている。選択
トランジスタＲＴ0 は、リファレンスワード線ＲＷＬＵ
0 にゲートが接続され、ビット線ＢＬＵ0 にドレインが
接続されている。強誘電体キャパシタＲＣ0 は、一端が
選択トランジスタＲＴ0 のソースに接続され、且つ、他
端がプレート線ＲＰＬＵに接続されている。プリチャー
ジトランジスタＲＰＣＴ0 は、ゲートがプリチャージ線
ＲＰＣＨＧＵに接続され、ソースが選択トランジスタＲ
Ｔ0 のソースに接続され、ドレインが接地されている。

【０１４６】同様に、リファレンスメモリセルＲＭ1 は
選択トランジスタＲＴ1 、強誘電体キャパシタＲＣ1 お
よびプリチャージトランジスタＲＰＣＴ1 を備えてお
り、リファレンスメモリセルＲＭ2 は選択トランジスタ
ＲＴ2 、強誘電体キャパシタＲＣ2 およびプリチャージ
トランジスタＲＰＣＴ2 を備えており、リファレンスメ
モリセルＲＭ3 は選択トランジスタＲＴ3 、強誘電体キ
ャパシタＲＣ3 およびプリチャージトランジスタＲＰＣ
Ｔ3 を備えている。これらのメモリセルＲＭ1 ，ＲＭ2
，ＲＭ3 内の、各トランジスタおよびキャパシタの接
続関係は、メモリセルＲＭ0 の場合と同様である。

【０１４７】次に、図９に示したＦｅＲＡＭ９００の読
み出し動作について、図１０のタイミングチャートを用
いて説明する。ここでは、メモリセルＭＵ0 に格納され
たデータを読み出す場合を例に採って説明する。図１０
において、‘Ｌ’はグランド電位、‘Ｈ’は電源電圧Ｖ
ccを示している。また、‘Ｖｈ’は、電源電圧Ｖccより
も、メモリセルのトランジスタＴＵ0 ，ＴＵ1 のしきい
値電圧Ｖt 程度高い電位を示している。

【０１４８】メモリセルＭＵ0 からデータが読み出され
る場合、リファレンスメモリセルとしては、ＲＭ1 が使
用される。

【０１４９】初期状態（時刻ｔ0 ）では、切り換え制御
線ＳＷ0 ，ＳＷ1 の電位はＨレベルである。これによ
り、スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 はオンし
ているので、ビット線ＢＬＵ0 とビット線ＢＬＬ0 とは
接続されており、且つ、ビット線ＢＬＵ1 とビット線Ｂ
ＬＬ1 とは接続されている。

【０１５０】メモリセルＭＵ0 の記憶データを読み出す
際には、まず、時刻ｔ１において、プリチャージ制御線
ＰＣＨＧＵ，ＰＣＨＧＬの電位をＬレベルにする。これ
により、ビット線ＢＬＵ0 ，ＢＬＵ1 ，ＢＬＬ0 ，ＢＬ
Ｌ1 はフローティング状態になる。加えて、時刻ｔ１
に、リファレンス用プリチャージ制御線ＲＰＣＨＧＵの
電位がＬレベルにされる。これにより、リファレンスメ
モリセルＲＭ1 のプリチャージトランジスタＲＰＣＴ1
がオフするので、選択トランジスタＲＴ1 のドレインと
強誘電体キャパシタＲＣ1 との接続点も、フローティン
グ状態になる。

【０１５１】次に、時刻ｔ２において、ワード線ＷＬＵ
0 およびリファレンスワード線ＲＷＬＵ1 をＶｈレベル
にする。これにより、メモリセルＭＵ0 のトランジスタ
ＴＵ0 ，ＴＵ1 およびリファレンスメモリセルＲＭ1 の
トランジスタＲＴ1 がオンするので、強誘電体キャパシ
タＣＵ0 の一端がビット線ＢＬＵ0 と導通し、且つ、強
誘電体キャパシタＲＣ1 の一端がビット線ＢＬＵ1 と導
通する。さらに、時刻ｔ２では、切り換え制御線ＳＷ1
をＬレベルにする。これにより、ビット線ＢＬＵ1 とビ
ット線ＢＬＬ1 とが切り離される。

【０１５２】続いて、時刻ｔ３で、プレート線ＰＬＵ0
およびリファレンスプレート線ＲＰＬＵ0 をＨレベルに
する。これにより、プレート線ＰＬＵ0 の電位が強誘電
体キャパシタＣＵ0 およびトランジスタＴＵ0 を介して
ビット線ＢＬＵ0 に印加され、且つ、リファレンスプレ
ート線ＲＰＬＵの電位が強誘電体キャパシタＲＣ1 およ
びトランジスタＲＴ1 を介してビット線ＢＬＵ1 に印加
される。このため、ビット線ＢＬＵ0 には読み出し電位
（Ｖ0 またはＶ1 、図１０の例ではＶ0 ）が発生し、ビ
ット線ＢＬＵ1 にはリファレンス電位Ｖr が発生する。

【０１５３】図１１は、図２１と同様の状態偏移図であ
る。図１１において、点Ｇは、ビット線ＢＬＵ1 にリフ
ァレンス電位Ｖr が出力された場合に対応する。ここで
は、点Ｇの座標を、（Ｖ3 ｐ4 ）とする。この実施形態
では、強誘電体キャパシタＲＣ0 には常に‘０’側に分
極しているものとする。したがって、点Ｇは、ヒステリ
シス曲線Ｈの、Ｐｒ＞０側に位置する。上述したよう
に、ビット線ＢＬＵ1 は、ビット線ＢＬＬ1 から切り離
されているので、リファレンス電位Ｖr が出力されると
きのキャパシタンスは、ビット線ＢＬＵ0 よりも小さい
（例えば２分の１）。このため、直線ＢＧの傾きは、直
線ＢＣの傾きθよりも小さくなる。したがって、リファ
レンス電位Ｖr （＝Ｖcc−Ｖ3 ）は、常に、Ｖ0 よりも
大きく且つＶ1 よりも小さい値になる。なお、一般に、
強誘電体キャパシタが劣化した場合、Ｐｒ＜０側よりも
Ｐｒ＞０側の方がヒステリシス曲線Ｈの変形が小さい。
したがって、強誘電体キャパシタＲＣ0 を常に‘０’側
（すなわちＰｒ＞０）に分極させる方が、読み出し電位
が安定する。

【０１５４】時刻ｔ４では、切り換え制御線ＳＷ0 をＬ
レベルにする。これにより、スイッチトランジスタＳＷ
Ｔ0 がオフするので、ビット線ＢＬＵ0 とビット線ＢＬ
Ｌ0が切断される。したがって、ビット線ＢＬＵ0 の寄
生キャパシタンスは、スイッチトランジスタＳＷＴ0 が
オンしているときの半分になる。

【０１５５】時刻ｔ５では、信号ＳＡＥＵをＨレベルに
して、センスアンプＳＡＵを活性化する。これにより、
ビット線ＢＬＵ0 ，ＢＬＵ1 の電位差が増幅される。こ
の実施の形態では、増幅時には、ビット線ＢＬＵ1 の寄
生キャパシタンスが小さいので、増幅時にセンスアンプ
ＳＡＵからビット線ＢＬＵ1 に供給される電流が小さく
なり、したがって、センスアンプＳＡＵの消費電力が小
さくなる。

【０１５６】続いて、時刻ｔ６に、ビット線選択信号線
ＳＥＬＵをＨレベルにする。これにより、トランジスタ
ＳＥＴＵ0 ，ＳＥＴＵ1 がオンし、ビット線ＢＬＵ0 ，
ＢＬＵ1 の電位が、データバス１３０に出力される。さ
らに、時刻ｔ６では、リファレンスワード線ＲＷＬＵ1
がＬレベルにされるとともに、リファレンスプリチャー
ジ線ＲＰＣＨＧＵがＨレベルにされる。これにより、Ｒ
Ｍ0 の記憶値は必ず‘０’になる。

【０１５７】次に、時刻ｔ７に、プレート線ＰＬＵ0 お
よびリファレンスプレート線ＲＰＬＵの電位をＬレベル
に戻す。

【０１５８】そして、時刻ｔ８に、プリチャージ制御線
ＰＣＨＧＵ，ＰＣＨＧＬの電位をＨレベルに戻すととも
に、信号ＳＡＥＵ，ＳＥＬＵの電位をＬレベルにする。
これにより、ビット線ＢＬＵ0 ，ＢＬＵ1 ，ＢＬＬ0 ，
ＢＬＬ1 が接地されるとともに、センスアンプＳＡＵが
読み出しデータを出力しなくなる。また、時刻ｔ８に
は、切り換え制御線ＳＷ0 ，ＳＷ1 が、Ｈレベルに戻さ
れる。これにより、スイッチトランジスタＳＷＴ0 ，Ｓ
ＷＴ1 がオンするので、ビット線ＢＬＵ0 とビット線Ｂ
ＬＬ0 とが接続され、且つ、ビット線ＢＬＵ1 とビット
線ＢＬＬ1 とが接続される。

【０１５９】時刻ｔ９には、ワード線ＷＬＵ0 の電位を
Ｌレベルにして、トランジスタＴＵ0 , ＴＵ1 をオフさ
せる。これにより、読み出し動作が終了する。

【０１６０】なお、他のメモリセルＭＵ1 ，ＭＵ2 ，Ｍ
Ｕ3 ・・・、ＭＬ0 ，ＭＬ1 ，ＭＬ2 ・・・から記憶デ
ータを読み出す動作も、上述のメモリセルＭＵ1 からの
読み出し動作とほぼ同様である。

【０１６１】このように、この実施の形態によれば、読
み出しマージンΔＶが十分に大きく且つセンスアンプの
消費電力が小さい、１トランジスタ・１キャパシタ／１
ビット型のＦｅＲＡＭを提供することができる。

【０１６２】加えて、この実施の形態に係るＦｅＲＡＭ
は、リファレンスメモリセルの記憶値を‘０’にしたの
で、劣化の影響を受け難いという利点を有する。

【０１６３】第６の実施の形態 次に、この発明の第６の実施の形態に係る半導体装置に
ついて説明する。この実施の形態は、第２の実施の形態
に係るＦｅＲＡＭ３００（図３参照）を、１トランジス
タ・１キャパシタ／１ビット型のＦｅＲＡＭに変形した
例である。

【０１６４】図１２は、この実施の形態に係るＦｅＲＡ
Ｍのメモリセルアレイの１列分の構造を示す回路図であ
る。図１２において、図３と同じ符号を付した構成要素
は、それぞれ、図３の場合と同じものを示している。

【０１６５】図１２に示したように、ＦｅＲＡＭ１２０
０のメモリセルアレイは、第１ブロック１１０用の切り
換え制御線ＳＷＵ0 ，ＳＷＵ1 と、第２ブロック１２０
用の切り換え制御線ＳＷＬ0 ，ＳＷＬ1 とを備えてい
る。切り換え制御線ＳＷＵ0 は、各列のスイッチトラン
ジスタＳＷＵＴ0 のゲートに接続され、切り換え制御線
ＳＷＵ1 は、各列のスイッチトランジスタＳＷＵＴ1 の
ゲートに接続される。また、切り換え制御線ＳＷＬ0
は、各列のスイッチトランジスタＳＷＬＴ0 のゲートに
接続され、切り換え制御線ＳＷＵ1 は、各列のスイッチ
トランジスタＳＷＬＴ1 のゲートに接続される。

【０１６６】ＦｅＲＡＭ１２００のメモリセルアレイ
は、各列毎に、リファレンスメモリセルＲＭ0 ，ＲＭ1
を備えている。さらに、ＦｅＲＡＭ１２００は、行方向
に沿って設けられた２本のリファレンスワード線ＲＷＬ
0 ，ＲＷＬ1 、１本のリファレンスプレート線ＲＰＬお
よび１本のリファレンスプリチャージ線ＲＰＣＨＧを備
えている。

【０１６７】リファレンスメモリセルＲＭ0 は、選択ト
ランジスタＲＴ0 、強誘電体キャパシタＲＣ0 およびプ
リチャージトランジスタＲＰＣＴ0 を備えている。選択
トランジスタＲＴ0 は、リファレンスワード線ＲＷＬ0
にゲートが接続され、グローバルビット線ＧＢＬ0 にド
レインが接続されている。強誘電体キャパシタＲＣ0
は、一端が選択トランジスタＲＴ0 のソースに接続さ
れ、且つ、他端がリファレンスプレート線ＲＰＬに接続
されている。プリチャージトランジスタＲＰＣＴ0は、
ゲートがプリチャージ線ＲＰＣＨＧに接続され、ソース
が選択トランジスタＲＴ0 のソースに接続され、ドレイ
ンが接地されている。

【０１６８】同様に、リファレンスメモリセルＲＭ1 は
選択トランジスタＲＴ1 、強誘電体キャパシタＲＣ1 お
よびプリチャージトランジスタＲＰＣＴ1 を備えてい
る。このメモリセルＲＭ1 内の、各トランジスタおよび
キャパシタの接続関係は、メモリセルＲＭ0 と同様であ
る。

【０１６９】次に、図１２に示したＦｅＲＡＭ１２００
の読み出し動作について、図１３のタイミングチャート
を用いて説明する。ここでは、メモリセルＭＵ0 に格納
されたデータを読み出す場合を例に採って説明する。図
１３において、‘Ｌ’はグランド電位、‘Ｈ’は電源電
圧Ｖccを示している。また、‘Ｖｈ’は、電源電圧Ｖcc
よりも、メモリセルのトランジスタＴ0 ，Ｔ1 ，・・・
のしきい値電圧Ｖt 程度高い電位を示している。

【０１７０】メモリセルＭＵ0 からデータが読み出され
る場合、リファレンスメモリセルとしては、ＲＭ1 が使
用される。

【０１７１】初期状態（時刻ｔ0 ）では、切り換え制御
線ＳＷＵ0 ，ＳＷＵ1 ，ＳＷＬ0 ，ＳＷＬ1 の電位はＨ
レベルである。これにより、スイッチトランジスタＳＷ
ＵＴ0 ，ＳＷＵＴ1 ，ＳＷＬＴ0 ，ＳＷＬＴ1 はオンし
ているので、ビット線ＢＬＵ0 ，ＢＬＬ0 はグローバル
ビット線ＧＢＬ0 に接続されており、且つ、ビット線Ｂ
ＬＵ1 ，ＢＬＬ1 はグローバルビット線ＧＢＬ1 に接続
されている。

【０１７２】メモリセルＭＵ0 の記憶データを読み出す
際には、まず、時刻ｔ１において、プリチャージ制御線
ＰＣＨＧの電位をＬレベルにする。これにより、トラン
ジスタＰＣＴ0 ，ＰＣＴ1 がオフするので、グローバル
ビット線ＧＢＬ0 ，ＧＢＬ1はフローティング状態にな
る。加えて、時刻ｔ１に、リファレンス用プリチャージ
制御線ＲＰＣＨＧの電位がＬレベルにされる。これによ
り、リファレンスメモリセルＲＭ1 のプリチャージトラ
ンジスタＲＰＣＴ1 がオフするので、選択トランジスタ
ＲＴ1 のドレインと強誘電体キャパシタＲＣ1 との接続
点も、フローティング状態になる。

【０１７３】次に、時刻ｔ２において、ワード線ＷＬＵ
0 およびリファレンスワード線ＲＷＬ1 をＶｈレベルに
する。これにより、メモリセルＭＵ0 のトランジスタＴ
Ｕ0およびリファレンスメモリセルＲＭ1 のトランジス
タＲＴ1 がオンするので、強誘電体キャパシタＣＵ0 の
一端がビット線ＢＬＵ0 と導通し、且つ、強誘電体キャ
パシタＲＣ1 の一端がグローバルビット線ＧＢＬ1 と導
通する。さらに、時刻ｔ２では、切り換え制御線ＳＷＬ
1 をＬレベルにする。これにより、ビット線ＢＬＬ1 と
グローバルビット線ＧＢＬ1 とが切り離される。

【０１７４】続いて、時刻ｔ３で、プレート線ＰＬＵ0
およびリファレンスプレート線ＲＰＬをＨレベルにす
る。これにより、プレート線ＰＬＵ0 の電位が強誘電体
キャパシタＣＵ0 およびトランジスタＴＵ0 を介してビ
ット線ＢＬＵ0 （したがってグローバルビット線ＧＢＬ
0 ）に印加され、且つ、リファレンスプレート線ＲＰＬ
の電位が強誘電体キャパシタＲＣ1 およびトランジスタ
ＲＴ1 を介してグローバルビット線ＧＢＬ1 に印加され
る。このため、ビット線ＢＬＵ0 ，ＢＬＬ0 には読み出
し電位（Ｖ0 またはＶ1 、図１３の例ではＶ0 ）が発生
し、ビット線ＢＬＵ1 にはリファレンス電位Ｖr が発生
する。

【０１７５】時刻ｔ４では、切り換え制御線ＳＷＬ0 を
Ｌレベルにする。これにより、スイッチトランジスタＳ
ＷＬＴ0 がオフするので、ビット線ＢＬＬ0 とグローバ
ルビット線ＧＢＬ0 が切断される。したがって、グロー
バルビット線ＧＢＬ0 の寄生キャパシタンスが小さくな
る。

【０１７６】時刻ｔ５では、信号ＳＡＥをＨレベルにし
て、センスアンプＳＡを活性化する。これにより、グロ
ーバルビット線ＧＢＬ0 ，ＧＢＬ1 の電位差が増幅され
る。この実施の形態では、増幅時には、グローバルビッ
ト線ＧＢＬ0 ，ＧＢＬ1 の寄生キャパシタンスが小さい
ので、増幅時にセンスアンプＳＡからグローバルビット
線ＧＢＬ0 ，ＧＢＬ1 に供給される電流が小さくなり、
したがって、センスアンプＳＡの消費電力が小さくな
る。

【０１７７】続いて、時刻ｔ６に、ビット線選択信号線
ＳＥＬをＨレベルにする。これにより、トランジスタＳ
ＬＴ0 ，ＳＬＴ1 がオンし、グローバルビット線ＧＢＬ
0 ，ＧＢＬ1 の電位が、データバス３３０に出力され
る。さらに、時刻ｔ６では、リファレンスワード線ＲＷ
Ｌ1 がＬレベルにされるとともに、リファレンスプリチ
ャージ線ＲＰＣＨＧがＨレベルにされる。これにより、
ＲＭ0 の記憶値は必ず‘０’になる。

【０１７８】次に、時刻ｔ７に、プレート線ＰＬＵ0 お
よびリファレンスプレート線ＲＰＬの電位をＬレベルに
戻す。

【０１７９】そして、時刻ｔ８に、プリチャージ制御線
ＰＣＨＧの電位をＨレベルに戻すとともに、信号ＳＡＥ
の電位をＬレベルにする。これにより、トランジスタＰ
ＣＴ0 ，ＰＣＴ1 がオンしてグローバルビット線ＧＢＬ
0 ，ＧＢＬ1 を接地するとともに、読み出しデータが出
力されなくなる。また、時刻ｔ８には、切り換え制御線
ＳＷＬ0 ，ＳＷＬ1 が、Ｈレベルに戻される。これによ
り、スイッチトランジスタＳＷＬＴ0 ，ＳＷＬＴ1 がオ
ンするので、ビット線ＢＬＬ0 がグローバルビット線Ｇ
ＢＬ0 にが接続され、且つ、ビット線ＢＬＬ1 がグロー
バルビット線ＧＢＬ1 に接続される。

【０１８０】時刻ｔ９には、ワード線ＷＬＵ0 の電位を
Ｌレベルにして、トランジスタＴＵ0 , ＴＵ1 をオフさ
せる。これにより、読み出し動作が終了する。

【０１８１】なお、他のメモリセルＭＵ1，ＭＵ2 ，Ｍ
Ｕ3 ・・・、ＭＬ0，ＭＬ1 ，ＭＬ2・・・から記憶デー
タを読み出す動作も、上述のメモリセルＭＵ1 からの読
み出し動作とほぼ同様である。

【０１８２】加えて、この実施の形態に係るＦｅＲＡＭ
は、リファレンスメモリセルの記憶値を‘０’にしたの
で、第５の実施の形態と同様の理由により、劣化の影響
を受け難い。

【０１８３】第７の実施の形態 以下、この発明の第７の実施の形態に係る半導体装置に
ついて説明する。この実施の形態は、第３の実施形態に
係るＦｅＲＡＭ３００（図５参照）を、１トランジスタ
・１キャパシタ／１ビット型のＦｅＲＡＭに変形した例
である。

【０１８４】図１４は、この実施の形態に係るＦｅＲＡ
Ｍのメモリセルアレイの１列分の構造を示す回路図であ
る。図１４において、図３と同じ符号を付した構成要素
は、それぞれ、図３の場合と同じものを示している。

【０１８５】図１４に示したように、ＦｅＲＡＭ１４０
０のメモリセルアレイは、２本の切り換え制御線ＳＷ0
，ＳＷ1 を備えている。切り換え制御線ＳＷ0 は、各
列のスイッチトランジスタＳＷＡＴ0 ，ＳＷＢＴ0 ，Ｓ
ＷＣＴ0 ，・・・のゲートに接続される。また、切り換
え制御線ＳＷ1 は、各列のスイッチトランジスタＳＷＡ
Ｔ1 ，ＳＷＢＴ1 ，ＳＷＣＴ1 ，・・・のゲートに接続
される。

【０１８６】ＦｅＲＡＭ１４００の各ブロック５１０−
Ａ，５１０−Ｂ，５１０−Ｃ，・・・は、それぞれ、２
個のリファレンスメモリセルを備えている。例えば、ブ
ロック５１０−ＡはリファレンスメモリセルＲＭＡ0 ，
ＲＭＡ1 を、ブロック５１０−Ｂはリファレンスメモリ
セルＲＭＢ0 ，ＲＭＢ1 を、ブロック５１０−Ｃはリフ
ァレンスメモリセルＲＭＣ0 ，ＲＭＣ1 を備えている。
さらに、各ブロック毎に、２本のリファレンスワード線
と、１本のリファレンスプレート線と、１本のリファレ
ンスプリチャージ線とが設けられている。例えば、ブロ
ック５１０−Ａに対応してリファレンスワード線ＲＷＬ
Ａ0 ，ＲＷＬＡ1 、リファレンスプレート線ＲＰＬＡお
よびリファレンスプリチャージ線ＲＰＣＨＧＡが設けら
れ、ブロック５１０−Ｂに対応してリファレンスワード
線ＲＷＬＢ0 ，ＲＷＬＢ1 、リファレンスプレート線Ｒ
ＰＬＢおよびリファレンスプリチャージ線ＲＰＣＨＧＢ
が設けられ、ブロック５１０−Ｃに対応してリファレン
スワード線ＲＷＬＣ0 ，ＲＷＬＣ1 、リファレンスプレ
ート線ＲＰＬＣおよびリファレンスプリチャージ線ＲＰ
ＣＨＧＣが設けられている。

【０１８７】ブロック５１０−Ａのリファレンスメモリ
セルＲＭＡ0 は、選択トランジスタＲＴＡ0 、強誘電体
キャパシタＲＣＡ0 およびプリチャージトランジスタＲ
ＰＣＴＡ0 を備えている。選択トランジスタＲＴＡ0
は、リファレンスワード線ＲＷＬＡ0 にゲートが接続さ
れ、ビット線ＢＬＡ0 にドレインが接続されている。強
誘電体キャパシタＲＣＡ0 は、一端が選択トランジスタ
ＲＴＡ0 のソースに接続され、且つ、他端がプレート線
ＰＲＬＡに接続されている。プリチャージトランジスタ
ＲＰＣＴＡ0 は、ゲートがプリチャージ線ＲＰＣＨＧＡ
に接続され、ソースが選択トランジスタＲＴＡ0 のソー
スに接続され、ドレインが接地されている。

【０１８８】同様に、ブロック５１０−Ａのリファレン
スメモリセルＲＭＡ1 は選択トランジスタＲＴＡ1 、強
誘電体キャパシタＲＣＡ1 およびプリチャージトランジ
スタＲＰＣＴＡ1 を備えている。選択トランジスタＲＴ
Ａ1 は、リファレンスワード線ＲＷＬＡ1 にゲートが接
続され、ビット線ＢＬＡ1 にドレインが接続されてい
る。強誘電体キャパシタＲＣＡ1 は、一端が選択トラン
ジスタＲＴＡ1 のソースに接続され、且つ、他端がプレ
ート線ＰＲＬＡに接続されている。プリチャージトラン
ジスタＲＰＣＴＡ1 は、ゲートがプリチャージ線ＲＰＣ
ＨＧＡに接続され、ソースが選択トランジスタＲＴＡ1
のソースに接続され、ドレインが接地されている。

【０１８９】他のブロック５１０−Ｂ，５１０−Ｃのメ
モリセルも、同様の構成を備えている。

【０１９０】次に、図１４に示したＦｅＲＡＭ１４００
の読み出し動作について、図１５のタイミングチャート
を用いて説明する。ここでは、メモリセルＭＡ0 , ＭＡ
1 に格納されたデータを読み出す場合を例に採って説明
する。図１５において、‘Ｌ’はグランド電位、‘Ｈ’
は電源電圧Ｖccを示している。また、‘Ｖｈ’は、電源
電圧Ｖccよりも、メモリセルのトランジスタＴＵ0 ，Ｔ
Ｕ1 のしきい値電圧Ｖt 程度高い電位を示している。

【０１９１】メモリセルＭＡ0 , ＭＡ1 からデータが読
み出される場合、リファレンスメモリセルとしては、Ｒ
Ｍ1 が使用される。

【０１９２】初期状態（時刻ｔ0 ）では、切り換え制御
線ＳＷ0 ，ＳＷ1 の電位はＨレベルである。これによ
り、スイッチトランジスタＳＷＡＴ0 ，ＳＷＢＴ0 ，・
・・、ＳＷＡＴ1 ，ＳＷＢＴ1 ，・・・はオンしている
ので、ビット線ＢＬＡ0 ，ＢＬＢ0 ，ＢＬＣ0 ，・・・
は相互に接続され且つビット線ＢＬＡ1 ，ＢＬＢ1 ，Ｂ
ＬＣ1 ，・・・は相互に接続されている。

【０１９３】メモリセルＭＵ0 の記憶データを読み出す
際には、まず、時刻ｔ１において、プリチャージ制御線
ＰＣＨＧＡ，ＰＣＨＧＢ，ＰＣＨＧＣ，・・・の電位を
Ｌレベルにする。これにより、ビット線ＢＬＡ0 ，ＢＬ
Ｂ0 ，ＢＬＣ0 ，・・・、ＢＬＡ1 ，ＢＬＢ1 ，ＢＬＣ
1 ，・・・はフローティング状態になる。加えて、時刻
ｔ１に、リファレンス用プリチャージ制御線ＲＰＣＨＧ
Ａ，ＲＰＣＨＧＢ，ＲＰＣＨＧＣ，・・・の電位がＬレ
ベルにされる。これにより、プリチャージトランジスタ
ＲＰＣＴＡ1 ，ＲＰＣＴＢ1 ，ＲＰＣＴＣ1 ，・・・が
オフするので、選択トランジスタＲＴＡ1 ，ＲＴＢ1 ，
ＲＴＣ1 ，・・・のドレインと強誘電体キャパシタＲＣ
Ａ1 ，ＲＣＢ1 ，ＲＣＣ1 ，・・・との各接続点も、フ
ローティング状態になる。

【０１９４】次に、時刻ｔ２において、ワード線ＷＬＡ
0 およびリファレンスワード線ＲＷＬＡ1 をＶｈレベル
にする。これにより、メモリセルＭＡ0 のトランジスタ
ＴＡ0 およびリファレンスメモリセルＲＭ1 のトランジ
スタＲＴＡ1 がオンするので、強誘電体キャパシタＣＡ
0 の一端がビット線ＢＬＡ0 と導通し、且つ、強誘電体
キャパシタＲＣＡ1 の一端がビット線ＢＬＡ1 と導通す
る。さらに、時刻ｔ２では、切り換え制御線ＳＷ1 をＬ
レベルにする。これにより、ビット線ＢＬＡ1は、ビッ
ト線ＢＬＢ1 ，ＢＬＣ1 ，・・・と切り離される。

【０１９５】続いて、時刻ｔ３で、プレート線ＰＬＡ0
およびリファレンスプレート線ＲＰＬＡをＨレベルにす
る。これにより、プレート線ＰＬＡ0 の電位が強誘電体
キャパシタＣＡ0 およびトランジスタＴＡ0 を介してビ
ット線ＢＬＡ0 に印加され、且つ、リファレンスプレー
ト線ＲＰＬＡの電位が強誘電体キャパシタＲＣＡ1 およ
びトランジスタＲＴＡ1 を介してビット線ＢＬＡ1 に印
加される。このため、ビット線ＢＬＡ0 には読み出し電
位（Ｖ0 またはＶ1 、図１５の例ではＶ0 ）が発生し、
ビット線ＢＬＡ1 にはリファレンス電位Ｖr が発生す
る。

【０１９６】時刻ｔ４では、切り換え制御線ＳＷ0 をＬ
レベルにする。これにより、スイッチトランジスタＳＷ
ＡＴ0 がオフするので、ビット線ＢＬＡ0 がビット線Ｂ
ＬＢ0 ，ＢＬＣ0 ，・・・と切断される。したがって、
ビット線ＢＬＡ0 の寄生キャパシタンスは、スイッチト
ランジスタＳＷＡＴ0 がオンしているときよりも小さく
なる。

【０１９７】時刻ｔ５では、信号ＳＡＥＡをＨレベルに
して、センスアンプＳＡＡを活性化する。これにより、
ビット線ＢＬＡ0 ，ＢＬＡ1 の電位差が増幅される。こ
の実施の形態では、増幅時には、ビット線ＢＬＡ0 ，Ｂ
ＬＡ1 の寄生キャパシタンスが小さいので、増幅時にセ
ンスアンプＳＡＡからビット線ＢＬＡ0 ，ＢＬＡ1 に供
給される電流が小さくなり、したがって、センスアンプ
ＳＡＡの消費電力が小さくなる。

【０１９８】続いて、時刻ｔ６に、ビット線選択信号線
ＳＥＬＡをＨレベルにする。これにより、トランジスタ
ＳＥＴＡ0 ，ＳＥＴＡ1 がオンし、ビット線ＢＬＡ0 ，
ＢＬＡ1 の電位が、データバス５２０に出力される。さ
らに、時刻ｔ６では、リファレンスワード線ＲＷＬＡ1
がＬレベルにされるとともに、リファレンスプリチャー
ジ線ＲＰＣＨＧＡがＨレベルにされる。これにより、Ｒ
ＭＡ0 の記憶値は必ず‘０’になる。

【０１９９】次に、時刻ｔ７に、プレート線ＰＬＡ0 お
よびリファレンスプレート線ＲＰＬＡ0 の電位をＬレベ
ルに戻す。

【０２００】そして、時刻ｔ８に、プリチャージ制御線
ＰＣＨＧＡ，ＰＣＨＧＢ，ＰＣＨＧＣ，・・・の電位を
Ｈレベルに戻すとともに、信号ＳＡＥＡ，ＳＥＬＡの電
位をＬレベルにする。これにより、ビット線ＢＬＡ0 ，
ＢＬＢ0 ，ＢＬＣ0 ，・・・、ＢＬＡ1 ，ＢＬＢ1 ，Ｂ
ＬＣ1 ，・・・がそれぞれ接地されるとともに、センス
アンプＳＡＡが読み出しデータを出力しなくなる。ま
た、時刻ｔ８には、切り換え制御線ＳＷ0 ，ＳＷ1 が、
Ｈレベルに戻される。これにより、ビット線ＢＬＡ0 ，
ＢＬＢ0 ，ＢＬＣ0 ，・・・は相互に接続され且つビッ
ト線ＢＬＡ1 ，ＢＬＢ1 ，ＢＬＣ1 ，・・・は相互に接
続される。

【０２０１】時刻ｔ９には、ワード線ＷＬＡ0 の電位を
Ｌレベルにして、トランジスタＴＡ0 をオフさせる。こ
れにより、読み出し動作が終了する。

【０２０２】なお、第１ブロック５１０−Ａの他のメモ
リセルや、他のブロック５１０−Ｂ，５１０−Ｃのメモ
リセルから記憶データを読み出す動作も、上述のメモリ
セルＭＵＡ1 からの読み出し動作とほぼ同様である。

【０２０３】このように、この実施の形態によれば、読
み出しマージンΔＶが十分に大きく且つセンスアンプの
消費電力が小さい、１トランジスタ・１キャパシタ／１
ビット型のＦｅＲＡＭを提供することができる。

【０２０４】加えて、この実施の形態に係るＦｅＲＡＭ
は、リファレンスメモリセルの記憶値を‘０’にしたの
で、第５の実施の形態と同じ理由により、劣化の影響を
受け難い。

【０２０５】第８の実施の形態 以下、この発明の第８の実施の形態に係る半導体装置に
ついて説明する。この実施の形態は、第４の実施形態に
係るＦｅＲＡＭ７００（図７参照）を、１トランジスタ
・１キャパシタ／１ビット型のＦｅＲＡＭに変形した例
である。

【０２０６】図１６は、この実施の形態に係るＦｅＲＡ
Ｍのメモリセルアレイの１列分の構造を示す回路図であ
る。図１６において、図７と同じ符号を付した構成要素
は、それぞれ、図７の場合と同じものを示している。

【０２０７】図１６に示したように、ＦｅＲＡＭ１６０
０のメモリセルアレイは、各ブロック７１０−Ａ，７１
０−Ｂ，７１０−Ｃ，・・・毎に、切り換え制御線が設
けられている。例えば、第１のブロック７１０−Ａには
切り換え制御線ＳＷＡ0 ，ＳＷＡ1 が設けられ、第２の
ブロック７１０−Ｂには切り換え制御線ＳＷＢ0 ，ＳＷ
Ｂ1 が設けられ、第３のブロック７１０−Ｃには切り換
え制御線ＳＷＣ0 ，ＳＷＣ1 が設けられている。第１の
ブロック７１０−Ａでは、切り換え制御線ＳＷＡ0 が各
列のスイッチトランジスタＳＷＴＡ0 のゲートに接続さ
れ、切り換え制御線ＳＷＡ1 が各列のスイッチトランジ
スタＳＷＴＡ1 のゲートに接続される。他のブロック７
１０−Ｂ，７１０−Ｃ，・・・も、同様のスイッチトラ
ンジスタを有する。

【０２０８】ＦｅＲＡＭ１６００は、２個のリファレン
スメモリセルＲＭ0 ，ＲＭ1 を備えている。さらに、Ｆ
ｅＲＡＭ１６００には、２本のリファレンスワード線Ｒ
ＷＬ0 ，ＲＷＬ1 と、１本のリファレンスプレート線Ｒ
ＰＬと、１本のリファレンスプリチャージ線ＲＰＣＨＧ
とが設けられている。

【０２０９】リファレンスメモリセルＲＭ0 は、選択ト
ランジスタＲＴ0 、強誘電体キャパシタＲＣ0 およびプ
リチャージトランジスタＲＰＣＴ0 を備えている。選択
トランジスタＲＴ0 は、リファレンスワード線ＲＷＬ0
にゲートが接続され、グローバルビット線ＧＢＬ0 にド
レインが接続されている。強誘電体キャパシタＲＣ0
は、一端が選択トランジスタＲＴ0 のソースに接続さ
れ、且つ、他端がプレート線ＰＲＬに接続されている。
プリチャージトランジスタＲＰＣＴ0 は、ゲートがプリ
チャージ線ＲＰＣＨＧに接続され、ソースが選択トラン
ジスタＲＴ0 のソースに接続され、ドレインが接地され
ている。

【０２１０】同様に、リファレンスメモリセルＲＭ1 は
選択トランジスタＲＴ1 、強誘電体キャパシタＲＣ1 お
よびプリチャージトランジスタＲＰＣＴ1 を備えてい
る。選択トランジスタＲＴ1 は、リファレンスワード線
ＲＷＬ1 にゲートが接続され、ビット線ＢＬ1 にドレイ
ンが接続されている。強誘電体キャパシタＲＣ1 は、一
端が選択トランジスタＲＴ1 のソースに接続され、且
つ、他端がプレート線ＰＲＬに接続されている。プリチ
ャージトランジスタＲＰＣＴ1 は、ゲートがプリチャー
ジ線ＲＰＣＨＧに接続され、ソースが選択トランジスタ
ＲＴ1 のソースに接続され、ドレインが接地されてい
る。

【０２１１】次に、図１６に示したＦｅＲＡＭ１６００
の読み出し動作について、図１７のタイミングチャート
を用いて説明する。ここでは、メモリセルＭＡ0 , ＭＡ
1 に格納されたデータを読み出す場合を例に採って説明
する。図１７において、‘Ｌ’はグランド電位、‘Ｈ’
は電源電圧Ｖccを示している。また、‘Ｖｈ’は、電源
電圧Ｖccよりも、メモリセルのトランジスタＴ0 ，Ｔ1
，・・・のしきい値電圧Ｖt 程度高い電位を示してい
る。

【０２１２】メモリセルＭＵ0 からデータが読み出され
る場合、リファレンスメモリセルとしては、ＲＭ1 が使
用される。

【０２１３】初期状態（時刻ｔ0 ）では、切り換え制御
線ＳＷＡ0 ，ＳＷＢ0 ，ＳＷＣ0 ，・・・、ＳＷＡ1 ，
ＳＷＢ1 ，ＳＷＣ1 ，・・・の電位はＨレベルである。
これにより、ビット線ＢＬＡ0 ，ＢＬＢ0 ，ＢＬＣ0 ，
・・・はグローバルビット線ＧＢＬ0 に接続されてお
り、且つ、ビット線ＢＬＡ1 ，ＢＬＢ1 ，ＢＬＣ1 ，・
・・はグローバルビット線ＧＢＬ1 に接続されている。

【０２１４】メモリセルＭＡ0 の記憶データを読み出す
際には、まず、時刻ｔ１において、プリチャージ制御線
ＰＣＨＧの電位をＬレベルにする。これにより、トラン
ジスタＰＣＴ0 ，ＰＣＴ1 がオフするので、グローバル
ビット線ＧＢＬ0 ，ＧＢＬ1はフローティング状態にな
る。加えて、時刻ｔ１に、リファレンス用プリチャージ
制御線ＲＰＣＨＧの電位がＬレベルにされる。これによ
り、リファレンスメモリセルＲＭ1 のプリチャージトラ
ンジスタＲＰＣＴ1 がオフするので、選択トランジスタ
ＲＴ1 のドレインと強誘電体キャパシタＲＣ1 との接続
点も、フローティング状態になる。

【０２１５】次に、時刻ｔ２において、ワード線ＷＬＡ
0 およびリファレンスワード線ＲＷＬ1 をＶｈレベルに
する。これにより、メモリセルＭＡ0 のトランジスタＴ
Ａ0およびリファレンスメモリセルＲＭ1 のトランジス
タＲＴ1 がオンするので、強誘電体キャパシタＣＡ0 の
一端がビット線ＢＬＡ0 と導通し、且つ、強誘電体キャ
パシタＲＣ1 の一端がグローバルビット線ＧＢＬ1 と導
通する。さらに、時刻ｔ２では、切り換え制御線ＳＷＢ
1 ，ＳＷＣ1 ，・・・をＬレベルにする。これにより、
ビット線ＢＬＢ1 ，ＢＬＣ1 ，・・・とグローバルビッ
ト線ＧＢＬ1 とが切り離される。

【０２１６】続いて、時刻ｔ３で、プレート線ＰＬＡ0
およびリファレンスプレート線ＲＰＬをＨレベルにす
る。これにより、プレート線ＰＬＡ0 の電位が強誘電体
キャパシタＣＡ0 およびトランジスタＴＡ0 を介してビ
ット線ＢＬＡ0 （したがってグローバルビット線ＧＢＬ
0 ）に印加され、且つ、リファレンスプレート線ＲＰＬ
の電位が強誘電体キャパシタＲＣ1 およびトランジスタ
ＲＴ1 を介してグローバルビット線ＧＢＬ1 に印加され
る。このため、ビット線ＢＬＡ0 には読み出し電位（Ｖ
0 またはＶ1 、図１３の例ではＶ0 ）が発生し、ビット
線ＢＬＡ1 にはリファレンス電位Ｖr が発生する。

【０２１７】時刻ｔ４では、切り換え制御線ＳＷＢ0 ，
ＳＷＣ0 ，・・・をＬレベルにする。これにより、ビッ
ト線ＢＬＢ0 ，ＢＬＣ0 ，・・・とグローバルビット線
ＧＢＬ0 が切断される。したがって、グローバルビット
線ＧＢＬ0 の寄生キャパシタンスが小さくなる。

【０２１８】時刻ｔ５では、信号ＳＡＥをＨレベルにし
て、センスアンプＳＡを活性化する。これにより、グロ
ーバルビット線ＧＢＬ0 ，ＧＢＬ1 の電位差が増幅され
る。この実施の形態では、増幅時には、グローバルビッ
ト線ＧＢＬ0 ，ＧＢＬ1 の寄生キャパシタンスが小さい
ので、増幅時にセンスアンプＳＡからグローバルビット
線ＧＢＬ0 ，ＧＢＬ1 に供給される電流が小さくなり、
したがって、センスアンプＳＡの消費電力が小さくな
る。

【０２１９】続いて、時刻ｔ６に、ビット線選択信号線
ＳＥＬをＨレベルにする。これにより、トランジスタＳ
ＥＴ0 ，ＳＥＴ1 がオンし、グローバルビット線ＧＢＬ
0 ，ＧＢＬ1 の電位が、データバス３３０に出力され
る。さらに、時刻ｔ６では、リファレンスワード線ＲＷ
Ｌ1 がＬレベルにされるとともに、リファレンスプリチ
ャージ線ＲＰＣＨＧがＨレベルにされる。これにより、
ＲＭ0 の記憶値は必ず‘０’になる。

【０２２０】次に、時刻ｔ７に、プレート線ＰＬＡ0 お
よびリファレンスプレート線ＲＰＬの電位をＬレベルに
戻す。

【０２２１】そして、時刻ｔ８に、プリチャージ制御線
ＰＣＨＧの電位をＨレベルに戻すとともに、信号ＳＡ
Ｅ，ＳＥＬの電位をＬレベルにする。これにより、トラ
ンジスタＰＣＴ0 ，ＰＣＴ1 がオンしてグローバルビッ
ト線ＧＢＬ0 ，ＧＢＬ1 を接地するとともに、読み出し
データが出力されなくなる。また、時刻ｔ８には、切り
換え制御線ＳＷＢ0 ，ＳＷＣ0 ，・・・、ＳＷＢ1 ，Ｓ
ＷＣ1 ，・・・が、Ｈレベルに戻される。これにより、
ビット線ＢＬＢ0 ，ＢＬＣ0 ，・・・がグローバルビッ
ト線ＧＢＬ0 にが接続され、且つ、ビット線ＢＬＢ1 ，
ＢＬＣ1 ，・・・がグローバルビット線ＧＢＬ1 に接続
される。

【０２２２】時刻ｔ９には、ワード線ＷＬＡ0 の電位を
Ｌレベルにして、トランジスタＴＡ0 をオフさせる。こ
れにより、読み出し動作が終了する。

【０２２３】なお、第１ブロック７１０−Ａの他のメモ
リセルや、他のブロック７１０−Ｂ，７１０−Ｃ，・・
・のメモリセルから記憶データを読み出す動作も、上述
のメモリセルＭＵＡ1 からの読み出し動作とほぼ同様で
ある。

【０２２４】このように、この実施の形態によっても、
読み出しマージンΔＶが十分に大きく且つセンスアンプ
の消費電力が小さい、１トランジスタ・１キャパシタ／
１ビット型のＦｅＲＡＭを提供することができる。

【０２２５】加えて、この実施の形態に係るＦｅＲＡＭ
は、リファレンスメモリセルの記憶値を‘０’にしたの
で、第５の実施の形態と同様の理由により、劣化の影響
を受け難い。

【０２２６】

【発明の効果】以上詳細に説明したように、本発明によ
れば、読み出しデータの信頼性が高く、且つ、消費電力
が小さい強誘電体メモリを提供することができる。

【図面の簡単な説明】

【図１】第１の実施の形態に係る強誘電体メモリの構成
を示す回路図である。

【図２】第１の実施の形態に係る強誘電体メモリの動作
を説明するためのタイミングチャートである。

【図３】第２の実施の形態に係る強誘電体メモリの構成
を示す回路図である。

【図４】第２の実施の形態に係る強誘電体メモリの動作
を説明するためのタイミングチャートである。

【図５】第３の実施の形態に係る強誘電体メモリの構成
を示す回路図である。

【図６】第３の実施の形態に係る強誘電体メモリの動作
を説明するためのタイミングチャートである。

【図７】第４の実施の形態に係る強誘電体メモリの構成
を示す回路図である。

【図８】第４の実施の形態に係る強誘電体メモリの動作
を説明するためのタイミングチャートである。

【図９】第５の実施の形態に係る強誘電体メモリの構成
を示す回路図である。

【図１０】第５の実施の形態に係る強誘電体メモリの動
作を説明するためのタイミングチャートである。

【図１１】強誘電体キャパシタの状態偏移を説明するた
めの概念図である。

【図１２】第６の実施の形態に係る強誘電体メモリの構
成を示す回路図である。

【図１３】第６の実施の形態に係る強誘電体メモリの動
作を説明するためのタイミングチャートである。

【図１４】第７の実施の形態に係る強誘電体メモリの構
成を示す回路図である。

【図１５】第７の実施の形態に係る強誘電体メモリの動
作を説明するためのタイミングチャートである。

【図１６】第８の実施の形態に係る強誘電体メモリの構
成を示す回路図である。

【図１７】第８の実施の形態に係る強誘電体メモリの動
作を説明するためのタイミングチャートである。

【図１８】従来の強誘電体メモリの構成を示す回路図で
ある。

【図１９】従来の強誘電体メモリの動作を説明するため
のタイミングチャートである。

【図２０】強誘電体キャパシタの状態偏移を説明するた
めの概念図である。

【図２１】強誘電体メモリの特性を説明するためのグラ
フである。

【符号の説明】

１００ ＦｅＲＡＭ １１０，１２０ メモリセルブロック ＳＷＴ0 ，ＳＷＴ1 スイッチトランジスタ ＭＵ，ＭＬ メモリセル ＴＵ，ＴＬ 選択トランジスタ ＣＵ，ＣＬ 強誘電体キャパシタ ＰＣＴＵ，ＰＣＴＬ プリチャージトランジスタ ＳＥＴＵ，ＳＥＴＬ ビット線選択トランジスタ ＳＡＵ，ＳＡＬ センスアンプ ＷＬＵ，ＷＬＬ ワード線 ＰＬＵ，ＰＬＬ プレート線 ＢＬＵ，ＢＬＬ ビット線 ＰＣＨＧＵ，ＰＣＨＧＬ プリチャージ線 ＳＡＥＵ，ＳＡＥＬ 活性化信号線 ＳＥＵ，ＳＥＬ 選択信号線

Claims (8)

【特許請求の範囲】
1. 【請求項１】 マトリクス状に配置され、二値化データ
   を強誘電体キャパシタの分極状態として記憶する、複数
   のメモリセルと、 同一列の前記メモリセルにそれぞれ接続された、複数の
   ビット線と、 前記メモリセルを列単位で電位制御して、前記二値化デ
   ータに応じた電位を前記ビット線に出力させる、複数の
   ワード線および複数のプレート線と、 前記ビット線に出力された前記電位を増幅するセンスア
   ンプと、 いずれかの前記メモリセルから前記ビット線に前記電位
   が出力される際には、前記ビット線を介して、前記電位
   を出力する前記メモリセルに、他の前記メモリセルを所
   定数だけ接続し、且つ、当該ビット線に出力された前記
   電位を前記センスアンプが増幅する際には、前記電位を
   出力する前記メモリセルに接続される前記他のメモリセ
   ルの個数を、前記所定数よりも少なくする、キャパシタ
   ンス制御手段と、 を備えることを特徴とする強誘電体メモリ。
2. 【請求項２】 前記ビット線が、１個または複数個の前
   記メモリセルがそれぞれ接続された複数の部分線に分割
   されており、 前記センスアンプが、前記部分線毎に設けられ、 前記キャパシタンス制御手段が、前記部分線どうしの接
   続／切断を切り換えるスイッチトランジスタを備え、い
   ずれかの前記メモリセルから前記ビット線に前記電位が
   出力される際には、前記部分線どうしを接続することに
   よって、前記電位を出力する前記メモリセルに他の前記
   部分線の前記メモリセルを接続し、且つ、当該ビット線
   に出力された前記電位を前記センスアンプが増幅する際
   には、前記部分線どうしを切断することによって、前記
   電位を出力する前記メモリセルに接続される他の前記メ
   モリセルの個数を減らす、 ことを特徴とする請求項１に記載の強誘電体メモリ。
3. 【請求項３】 前記ビット線が、１個または複数個の前
   記メモリセルがそれぞれ接続された複数本の支線と、こ
   れらの支線が接続されるグローバル線とを備え、 前記センスアンプが、前記グローバル線の電位を増幅す
   るように構成され、 前記キャパシタンス制御手段が、前記支線と前記グロー
   バル線との接続／切断を切り換えるトランジスタを当該
   支線毎に備え、いずれかの前記メモリセルから前記ビッ
   ト線に前記電位が出力される際には、前記支線を前記グ
   ローバル線に接続することによって、前記電位を出力す
   る前記メモリセルに他の前記支線の前記メモリセルを接
   続し、且つ、当該ビット線に出力された前記電位を前記
   センスアンプが増幅する際には、前記支線を前記グロー
   バル線から切断することによって、前記電位を出力する
   前記メモリセルに接続される他の前記メモリセルの個数
   を減らす、 ことを特徴とする請求項１に記載の強誘電体メモリ。
4. 【請求項４】 前記センスアンプが、隣接する前記ビッ
   ト線からなるビット線対の電位差を増幅するように構成
   されたことを特徴とする請求項１〜３のいずれかに記載
   の強誘電体メモリ。
5. 【請求項５】 隣接する前記メモリセルどうしが、相補
   データを記憶するためのメモリセル対を構成することを
   特徴とする請求項４に記載の強誘電体メモリ。
6. 【請求項６】 前記ビット線対の一方の前記ビット線に
   いずれかの前記メモリセルから前記電位が出力される際
   に、このビット線対の他方の前記ビット線に参照電位を
   出力する、参照電位印加手段を備えることを特徴とする
   請求項４に記載の強誘電体メモリ。
7. 【請求項７】 前記参照電位印加手段が、 前記ビット線毎に設けられた参照用メモリセルと、 これらの参照用メモリセルを電位制御して、前記参照電
   位を前記ビット線に出力させる、参照用ワード線および
   参照用プレート線と、 を備えることを特徴とする請求項６に記載の強誘電体メ
   モリ。
8. 【請求項８】 前記参照用メモリセルに設けられた前記
   強誘電体キャパシタが、プラス側に分極されることを特
   徴とする請求項７に記載の強誘電体メモリ。