JPH10125076A - 強誘電体メモリ及びシステム - Google Patents

Abstract

(57)【要約】 【課題】 ダミーセルにより得られる参照電圧のレベル
を比較的容易に最適化しうる強誘電体ＲＡＭ等を実現す
る。これにより、強誘電体ＲＡＭ等の読み出しマージン
を拡大し、その信頼性を高める。 【解決手段】 ダミーセルを構成する強誘電体キャパシ
タＣｙｔ及びＣｙｂならびにアドレス選択ＭＯＳＦＥＴ
Ｑｙｔ及びＱｙｂを、データ保持用の強誘電体メモリセ
ルを構成する強誘電体キャパシタＣｓｔ，Ｃｓｂならび
にアドレス選択ＭＯＳＦＥＴＱｓｔ及びＱｓｂと同一の
デバイス構造とするとともに、読み出し動作時、例えば
選択された強誘電体メモリセルが接続される非反転ビッ
ト線Ｂ０Ｔに所定の容量値を有するダミー容量Ｃｍを接
続し、その容量値を対応するダミーセルが接続される反
転ビット線Ｂ０Ｂの約２倍とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は強誘電体メモリに
関し、例えば、参照電圧生成用のダミーセルを備える強
誘電体ＲＡＭ（ランダムアクセスメモリ）ならびにこれ
を含むシステムの動作の安定化及び信頼性の向上に利用
して特に有効な技術に関する。

【０００２】

【従来の技術】強誘電体キャパシタ及びアドレス選択Ｍ
ＯＳＦＥＴ（金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）を含む強誘電体メ
モリセルが格子状に配置されてなるメモリアレイをその
基本構成要素とする強誘電体ＲＡＭ等の強誘電体メモリ
がある。また、このような強誘電体ＲＡＭ等において、
強誘電体メモリセルのプレート電圧を電源電圧ＶＣＣ及
び接地電位ＶＳＳ間の中間電位ＨＶＣとすることによっ
て読み出し動作の効率化を図る方法が知られており、さ
らに所定のダミーセルを設けることで選択メモリセルか
らビット線に出力される読み出し信号の論理レベル判定
のための参照電圧を生成する方法が知られている。

【０００３】

【発明が解決しようとする課題】強誘電体メモリセルの
プレート電圧を中間電位ＨＶＣとする従来の強誘電体Ｒ
ＡＭ等において、メモリセル選択後のビット線における
論理“１”及び“０”の読み出し信号レベルは、ビット
線のプリチャージ電位が電源電圧ＶＣＣとされるときと
もに電源電圧ＶＣＣ及び中間電位ＨＶＣ間の電位とな
り、ビット線が接地電位ＶＳＳにプリチャージされると
きともに中間電位ＨＶＣ及び接地電位ＶＳＳ間の電位と
なる。したがって、読み出し信号の論理レベルの判定に
は、ダミーセルによる参照電圧の生成が必須となり、そ
の電位は、ビット線の論理“１”データに対応する読み
出し信号レベルと論理“０”データに対応する読み出し
信号レベルとの間のほぼ中間レベルであることが望まし
いとされる。

【０００４】一方、ビット線における読み出し信号のレ
ベルは、ビット線容量と強誘電体メモリセルを構成する
強誘電体キャパシタのセル容量との比によって決まり、
その値は、セル容量が所定範囲内とされる限りにおい
て、ビット線容量及びセル容量の容量比が大きいほど、
つまりビット線容量がセル容量に比べて大きくなるほど
大きくなる。このため、ダミーセルを備える従来の強誘
電体ＲＡＭ等では、例えばダミーセルを構成する強誘電
体キャパシタの電極面積や電極間絶縁膜の厚さを通常の
メモリセルつまりデータ保持用の強誘電体メモリセルと
は異なる値とするなどして、参照電圧が上記中間レベル
となるようダミーセルの容量値を制御する方法を採って
いる。言い換えるならば、従来の強誘電体ＲＡＭ等で
は、ダミーセルと通常のメモリセルが意図的に異なるデ
バイス構造となるよう設計される訳であって、ダミーセ
ルと通常のメモリセルの特性が異なるプロセスバラツキ
や温度変化を呈するものとなる。この結果、強誘電体Ｒ
ＡＭ等の微細化が進むにしたがって、参照電圧のレベル
を最適化することが困難となり、これによって強誘電体
ＲＡＭ等の読み出しマージンが低下し、その信頼性が低
下する。

【０００５】この発明の目的は、ダミーセルにより得ら
れる参照電圧のレベルを比較的容易に最適化しうる強誘
電体ＲＡＭ等の強誘電体メモリを実現することにある。
この発明の他の目的は、参照電圧生成用のダミーセルを
備える強誘電体ＲＡＭ等の読み出しマージンを拡大し、
その信頼性を高めることにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、参照電圧生成用のダミーセル
を備える強誘電体ＲＡＭ等の強誘電体メモリにおいて、
ダミーセルを、データ保持用の強誘電体メモリセルと同
一のデバイス構造とするとともに、読み出し動作時、選
択された強誘電体メモリセルが接続される側のビット線
に所定の容量値を有するダミー容量を接続し、これらの
ビット線の容量値をダミーセルが接続される側のビット
線の約２倍とする。また、強誘電体ＲＡＭ等がシェアド
センス方式を採り選択的に活性状態とされる少なくとも
一対のメモリアレイを具備する場合には、非活性状態と
される一方のメモリアレイのビット線容量を、活性状態
とされる他方のメモリアレイの各ビット線に対するダミ
ー容量として利用する。

【０００８】上記した手段によれば、ダミーセルにより
得られる参照電圧のプロセスバラツキ及び温度変化等を
抑制して、そのレベルを比較的容易に最適化し、参照電
圧の生成タイミングを簡素化することができる。この結
果、ダミーセルを備える強誘電体ＲＡＭ等の強誘電体メ
モリの読み出しマージンを拡大し、その信頼性を高める
ことができ、これによっで強誘電体ＲＡＭ等を含むコン
ピュータシステム等の動作を安定化し、その信頼性を高
めることができる。

【０００９】

【発明の実施の形態】図１には、この発明が適用された
強誘電体ＲＡＭの基本動作原理を説明するための接続図
が示されている。また、図２には、図１の強誘電体ＲＡ
ＭのメモリアレイＭＡＲＹを構成する強誘電体メモリセ
ルの一実施例の情報保持特性図が示され、図３には、図
１の強誘電体ＲＡＭの一実施例の基本動作条件図が示さ
れている。これらの図をもとに、まずこの発明の基本原
理について説明する。なお、以下の接続図及び回路図等
において、そのチャンネル（バックゲート）部に矢印が
付されるＭＯＳＦＥＴはＰチャンネル型であり、矢印の
付されないＮチャンネルＭＯＳＦＥＴと区別して示され
る。また、図１のメモリアレイＭＡＲＹは、実際には多
数のワード線及び相補ビット線を含むが、同図ならびに
同図に関する以下の記述では、代表例としてあげた一対
のワード線Ｗ０及びＷ１，ダミーワード線ＤＷ０及びＤ
Ｗ１ならびに相補ビット線Ｂ０＊（ここで、例えば非反
転ビット線Ｂ０Ｔ及び反転ビット線Ｂ０Ｂを、あわせて
相補ビット線Ｂ０＊のように＊を付して表す。また、そ
れが有効とされるとき選択的にハイレベルとされるいわ
ゆる非反転信号線等についてはその名称の末尾にＴを付
して表し、それが有効とされるとき選択的にロウレベル
とされるいわゆる反転信号線等についてはその名称の末
尾にＢを付して表す。以下同様）を例に具体的説明を進
める。

【００１０】図１において、強誘電体ＲＡＭは、強誘電
体キャパシタＣｓｔ又はＣｓｂとＮチャンネル型のアド
レス選択ＭＯＳＦＥＴＱｓｔ又はＱｓｂとをそれぞれ含
むデータ保持用の強誘電体メモリセル（以下、単にメモ
リセルと略称する）が格子状に配置されてなるメモリア
レイＭＡＲＹをその基本構成要素とする。各メモリセル
を構成するアドレス選択ＭＯＳＦＥＴＱｓｔ及びＱｓｂ
のドレインは、対応する相補ビット線Ｂ０＊の非反転又
は反転信号線に所定の規則性をもって交互に結合され、
そのゲートは、対応するワード線Ｗ０又はＷ１に共通結
合される。

【００１１】メモリアレイＭＡＲＹの右端には、強誘電
体キャパシタＣｙｔ又はＣｙｂとＮチャンネル型のアド
レス選択ＭＯＳＦＥＴＱｙｔ又はＱｙｂとをそれぞれ含
むダミーセル用の強誘電体メモリセル（以下、単にダミ
ーセルと略称する）が設けられ、これらのダミーセルに
対応して２本のダミーワード線ＤＷ０及びＤＷ１が設け
られる。この実施例において、ダミーワード線ＤＷ０及
びＤＷ１に結合されるすべてのダミーセルは、論理
“０”のデータを保持するものとされる。また、各ダミ
ーセルを構成する強誘電体メモリセルＣｙｔ及びＣｙｂ
ならびにアドレス選択ＭＯＳＦＥＴＱｙｔ及びＱｙｂ
は、通常のメモリセルを構成する強誘電体キャパシタＣ
ｓｔ及びＣｓｂならびにアドレス選択ＭＯＳＦＥＴＱｓ
ｔ及びＱｓｂとそれぞれ同一のデバイス構造を有するも
のとされ、その特性も同一のプロセスバラツキ及び温度
変化を呈する。

【００１２】メモリアレイＭＡＲＹを構成する相補ビッ
ト線Ｂ０＊の非反転及び反転信号線は、その左側におい
てセンスアンプＳＡの対応する単位センスアンプＵＳＡ
０の非反転又は反転入出力ノードに結合され、その右側
においてダミー容量回路ＤＣの対応するスイッチＳ１又
はＳ２を介して対応するダミー容量Ｃｍの一方の電極に
共通結合される。これらのダミー容量Ｃｍの他方の電極
は、すべて共通結合され、接地電位ＶＳＳに結合され
る。

【００１３】ここで、メモリアレイＭＡＲＹのワード線
Ｗ０及びＷ１は、強誘電体ＲＡＭが非選択状態とされる
とき、ともに接地電位ＶＳＳのような非選択レベルとさ
れ、強誘電体ＲＡＭが選択状態とされるときには、所定
のアドレス信号に従って択一的に高電圧ＶＣＨのような
選択レベルとされる。一方、ダミーワード線ＤＷ０及び
ＤＷ１は、強誘電体ＲＡＭが非選択状態とされるとき、
ともに接地電位ＶＳＳのような非選択レベルとされる。
また、強誘電体ＲＡＭが選択状態とされるときには、偶
数番号のワード線Ｗ０が選択レベルとされることを条件
に選択的にダミーワード線ＤＷ０が高電圧ＶＣＨの選択
レベルとされ、奇数番号のワード線Ｗ１が選択レベルと
されることを条件に選択的にダミーワード線ＤＷ１が高
電圧ＶＣＨの選択レベルとされる。メモリアレイＭＡＲ
Ｙのすべてのメモリセル及びダミーセルの強誘電体キャ
パシタＣｓｔ及びＣｓｂならびにＣｙｔ及びＣｙｂの他
方の電極つまりそのプレートには、電源電圧ＶＣＣ及び
接地電位ＶＳＳ間の中間電位ＨＶＣとされるプレート電
圧ＶＰが共通に供給される。ダミー容量回路ＤＣでは、
偶数番号のワード線Ｗ０が選択レベルとされることを条
件に選択的にスイッチＳ０がオン状態とされ、奇数番号
のワード線Ｗ１が選択状態とされることを条件に選択的
にスイッチＳ１がオン状態とされる。

【００１４】なお、電源電圧ＶＣＣは、特に制限されな
いが、＋３Ｖのような正電位とされる。また、ワード線
及びダミーワード線の選択レベルとなる高電圧ＶＣＨ
は、電源電圧ＶＣＣより少なくともアドレス選択ＭＯＳ
ＦＥＴＱｓｔ，Ｑｓｂ，ＱｙｔならびにＱｙｂのしきい
値電圧分以上高い正電位とされる。さらに、ダミー容量
回路ＤＣのダミー容量Ｃｍは、メモリアレイＭＡＲＹの
相補ビット線Ｂ０＊のビット線容量Ｃｄｔ及びＣｄｂと
ほぼ同じ容量値を持つものとされる。一方、この実施例
において、メモリアレイＭＡＲＹの相補ビット線Ｂ０＊
の非反転及び反転信号線は、後述するように、強誘電体
ＲＡＭが非選択状態とされるとき、接地電位ＶＳＳにプ
リチャージされ、これに先立って情報蓄積キャパシタＣ
ｓｔ及びＣｓｂの情報蓄積ノードが中間電位ＨＶＣにプ
リチャージされる。以下、メモリアレイＭＡＲＹのワー
ド線Ｗ０が選択レベルとされダミーワード線ＤＷ０が選
択レベルとされる場合を例に、具体的説明を進める。

【００１５】強誘電体ＲＡＭが非選択状態とされると
き、メモリアレイＭＡＲＹでは、ワード線Ｗ０及びＷ１
を含むすべてのワード線が非選択レベルつまり接地電位
ＶＳＳとされ、ダミーワード線ＤＷ０及びＤＷ１も非選
択レベルつまり接地電位ＶＳＳとされる。このため、メ
モリアレイＭＡＲＹの非反転ビット線Ｂ０Ｔは、図３
（ａ）に示されるように、ワード線Ｗ０の非選択レベル
を受けてアドレス選択ＭＯＳＦＥＴＱｓｔがオフ状態と
されるために情報蓄積キャパシタＣｓｔから切り離さ
れ、ダミー容量回路ＤＣのスイッチＳ０がオフ状態とさ
れるためにダミー容量Ｃｍからも切り離される。このと
き、情報蓄積キャパシタＣｓｔの情報蓄積ノードの電位
Ｖｓｔは、プリチャージによって中間電位ＨＶＣとさ
れ、情報蓄積キャパシタＣｓｔの両電極間には電圧が印
加されない。非反転ビット線Ｂ０Ｔの電位Ｖｄｔならび
にダミー容量ＣｍのスイッチＳ１側のノードも、やはり
プリチャージにより接地電位ＶＳＳとされる。

【００１６】一方、メモリアレイＭＡＲＹの反転ビット
線Ｂ０Ｂは、図３（ｂ）に示されるように、ダミーワー
ド線ＤＷ０の非選択レベルを受けてアドレス選択ＭＯＳ
ＦＥＴＱｙｂがオフ状態とされるためにダミーセルの情
報蓄積キャパシタＣｙｂから切り離され、ダミー容量回
路ＤＣのスイッチＳ１がオフ状態とされるためにダミー
容量Ｃｍからも切り離される。このとき、ダミーセルの
情報蓄積キャパシタＣｙｂの情報蓄積ノードの電位Ｖｙ
ｂは、プリチャージよって中間電位ＨＶＣとされ、情報
蓄積キャパシタＣｙｂの両電極間には電圧が印加されな
い。反転ビット線Ｂ０Ｂの電位Ｖｄｂも、接地電位ＶＳ
Ｓとされる。

【００１７】周知のように、情報蓄積キャパシタＣｓｔ
の両電極間に電圧が印加されないとき、強誘電体メモリ
セルの分極状態は、図２に示されるように、例えばそれ
が論理“１”のデータを保持するとき、点Ｂにあって電
荷＋Ｑｒに相当する正方向の残留分極を有し、それが論
理“０”のデータを保持するときには、点Ｄにあって電
荷−Ｑｒに相当する負方向の残留分極を有するものとさ
れる。また、相補ビット線Ｂ０＊の非反転及び反転信号
線に結合されるビット線容量Ｃｄｔ及びＣｄｂには、そ
の両電極の電位が接地電位ＶＳＳとされるために電荷の
蓄積はなく、ダミー容量回路ＤＣのダミー容量Ｃｍにも
電荷は蓄積されない。

【００１８】強誘電体ＲＡＭが選択状態とされると、指
定されたワード線Ｗ０が高電圧ＶＣＨの選択レベルとさ
れ、この偶数番号のワード線Ｗ０に対応するダミーワー
ド線ＤＷ０が高電圧ＶＣＨの選択レベルとされる。この
ため、メモリアレイＭＡＲＹの非反転ビット線Ｂ０Ｔに
着目した場合、図３（ｃ）に示されるように、ワード線
Ｗ０の選択レベルを受けてアドレス選択ＭＯＳＦＥＴＱ
ｓｔがオン状態とされるために情報蓄積キャパシタＣｓ
ｔの情報蓄積ノードと対応する非反転ビット線Ｂ０Ｔと
の間が接続状態とされ、ダミー容量回路ＤＣのスイッチ
Ｓ０がオン状態とされるためにダミー容量Ｃｍとの間も
接続状態とされる。

【００１９】一方、メモリアレイＭＡＲＹの反転ビット
線Ｂ０Ｂに着目した場合、図３（ｄ）に示されるよう
に、ダミーワード線ＤＷ０の選択レベルを受けてアドレ
ス選択ＭＯＳＦＥＴＱｙｂがオン状態とされ、ダミーセ
ルの情報蓄積キャパシタＣｙｂの情報蓄積ノードと反転
ビット線Ｂ０Ｂとの間が接続状態とされるが、ダミー容
量回路ＤＣの対応するダミー容量Ｃｍとの間は、スイッ
チＳ１がオフ状態とされるために切り離されたままとさ
れる。

【００２０】ここで、選択されたメモリセルの情報蓄積
キャパシタＣｓｔ又はダミーセルの情報蓄積キャパシタ
Ｃｙｂの情報蓄積ノードとの間が接続状態とされること
による非反転ビット線Ｂ０Ｔ及び反転ビット線Ｂ０Ｂの
電位変化を具体的に検討してみよう。まず、非反転ビッ
ト線Ｂ０Ｔに結合された選択メモリセルが論理“１”の
データを保持するとき、その情報蓄積キャパシタＣｓｔ
の残留分極に相当する電荷＋Ｑｒは、チャージシェアに
より負荷容量Ｃｄつまり非反転ビット線Ｂ０Ｔのビット
線容量Ｃｄｔとダミー容量回路ＤＣのダミー容量Ｃｍと
に分配される。このため、情報蓄積キャパシタＣｓｔの
電荷量は、残留分極に相当する電荷量＋ＱｒからＱ１へ
変化し、非反転ビット線Ｂ０Ｔの電位Ｖｄｔは、プリチ
ャージレベルつまり接地電位ＶＳＳから電位Ｖｔに変化
する。

【００２１】すなわち、情報蓄積キャパシタＣｓｔ，ビ
ット線容量Ｃｄｔならびにダミー容量Ｃｍの容量値をそ
れぞれＣｓｔ，ＣｄｔならびにＣｍとするとき、情報蓄
積キャパシタＣｓｔの残留分極に相当する電荷量＋Ｑｒ
は、 ＋Ｑｒ＝Ｑ１＋（Ｃｄｔ＋Ｃｍ）×Ｖｔ としてビット線容量Ｃｄｔ及びダミー容量Ｃｍにチャー
ジシェアされるため、チャージシェア後の情報蓄積キャ
パシタＣｓｔの電荷量Ｑ１は、 Ｑ１＝＋Ｑｒ−（Ｃｄｔ＋Ｃｍ）×Ｖｔ …………………………………（１） となる。前記のように、ダミー容量Ｃｍの容量値Ｃｍ
は、非反転ビット線Ｂ０Ｔのビット線容量Ｃｄｔとほぼ
同一値とされるため、上記（１）式は、 Ｑ１＝＋Ｑｒ−２Ｃｄｔ×Ｖｔ ……………………………………………（２） となる。言うまでもなく、上式は、情報蓄積キャパシタ
Ｃｓｔの負荷容量つまりビット線容量Ｃｄｔ及びダミー
容量Ｃｍに対する負荷特性を示すものであって、図２に
示されるように、電荷量＋Ｑｒ及び接地電位ＶＳＳの交
点つまり点Ｅを起点としその傾きを−２Ｃｄｔとする直
線１により表される。

【００２２】情報蓄積キャパシタＣｓｔの分極状態は、
その情報蓄積ノードに非反転ビット線Ｂ０Ｔのプリチャ
ージ電位つまり接地電位ＶＳＳが印加されたのを受け
て、図２のヒステリシス曲線に沿って変化し、このヒス
テリシス曲線と上記直線１との交点Ｆに落ちつく。この
結果、非反転ビット線Ｂ０Ｔの電位Ｖｔは、点Ｆに対応
する電位Ｖｓ１に落ちつき、この電位Ｖｓ１が非反転ビ
ット線Ｂ０Ｔの論理“１”データに対応した読み出し信
号レベルとなる。

【００２３】一方、非反転ビット線Ｂ０Ｔに結合された
選択メモリセルが論理“０”のデータを保持するとき、
その情報蓄積キャパシタＣｓｔの残留分極に相当する電
荷−Ｑｒは、やはりチャージシェアにより負荷容量Ｃｄ
つまり非反転ビット線Ｂ０Ｔのビット線容量Ｃｄｔとダ
ミー容量回路ＤＣのダミー容量Ｃｍとに分配される。こ
のため、情報蓄積キャパシタＣｓｔの電荷量は、残留分
極に相当する電荷量−ＱｒからＱ０へ変化し、非反転ビ
ット線Ｂ０Ｔの電位Ｖｄｔは、プリチャージレベルつま
り接地電位ＶＳＳから電位Ｖｔに変化する。

【００２４】すなわち、情報蓄積キャパシタＣｓｔの残
留分極に相当する電荷量−Ｑｒは、 −Ｑｒ＝Ｑ０＋（Ｃｄｔ＋Ｃｍ）×Ｖｔ としてビット線容量Ｃｄｔ及びダミー容量Ｃｍにチャー
ジシェアされ、チャージシェア後の情報蓄積キャパシタ
Ｃｓｔの電荷量Ｑ０は、 Ｑ０＝−Ｑｒ−（Ｃｄｔ＋Ｃｍ）×Ｖｔ つまり、 Ｑ０＝−Ｑｒ−２Ｃｄｔ×Ｖｔ ……………………………………………（３） となる。この式（３）は、同様に情報蓄積キャパシタＣ
ｓｔの負荷容量つまりビット線容量Ｃｄｔ及びダミー容
量Ｃｍに対する負荷特性を示すものであって、図２に示
されるように、電荷量−Ｑｒ及び接地電位ＶＳＳの交点
つまり点Ｇを起点としその傾きを−２Ｃｄｔとする直線
２によって表される。

【００２５】情報蓄積キャパシタＣｓｔの分極状態は、
その情報蓄積ノードに接地電位ＶＳＳが印加されたのを
受けて図２のヒステリシス曲線に沿って変化し、このヒ
ステリシス曲線と直線２との交点Ｈに落ちつく。この結
果、非反転ビット線Ｂ０Ｔの電位Ｖｔは、点Ｈに対応す
る電位Ｖｓ０に落ちつき、この電位Ｖｓ０が非反転ビッ
ト線Ｂ０Ｔの論理“０”データに対応した読み出し信号
レベルとなる。

【００２６】ところで、ダミーワード線ＤＷ０に結合さ
れたダミーセルは、前述のように、常に論理“０”のデ
ータを保持するものとされ、しかもそのデバイス構造
は、通常のメモリセルと同一構造とされる。しかし、ダ
ミーワード線ＤＷ０の選択レベルを受けてダミーセルが
接続状態とされる反転ビット線Ｂ０Ｂには、ダミー容量
回路ＤＣのダミー容量Ｃｍが接続されないため、情報蓄
積キャパシタＣｙｂの残留分極に相当する電荷量−Ｑｒ
は、反転ビット線Ｂ０Ｂのビット線容量Ｃｄｂを負荷容
量としてチャージシェアされて電荷量Ｑｙに変化し、反
転ビット線Ｂ０Ｂの電位Ｖｄｂは接地電位ＶＳＳからＶ
ｂに変化する。

【００２７】すなわち、反転ビット線Ｂ０Ｂのビット線
容量Ｃｄｂ及び情報蓄積キャパシタＣｙｂの容量値をそ
れぞれＣｄｂ及びＣｙｂとするとき、ダミーセルの情報
蓄積キャパシタＣｙｂの残留分極に相当する電荷量−Ｑ
ｒは、 −Ｑｒ＝Ｑ０＋Ｃｄｔ×Ｖｂ としてビット線容量Ｃｄｂにチャージシェアされるた
め、チャージシェア後の情報蓄積キャパシタＣｓｔの電
荷量Ｑｙは、 Ｑｙ＝−Ｑｒ−Ｃｄｔ×Ｖｂ ………………………………………………（４） となる。この式（４）は、情報蓄積キャパシタＣｙｂの
負荷容量つまりビット線容量Ｃｄｂに対する負荷特性を
示すものであって、図２に示されるように、電荷量−Ｑ
ｒ及び接地電位ＶＳＳの交点つまり点Ｇを起点としその
傾きを上記直線１及び直線２とは約半分の−Ｃｄｔとす
る直線３によって表される。

【００２８】ダミーセルの情報蓄積キャパシタＣｙｂの
分極状態は、その情報蓄積ノードに反転ビット線Ｂ０Ｂ
のプリチャージ電位つまり接地電位ＶＳＳが印加された
のを受けて図２のヒステリシス曲線に沿って変化し、こ
のヒステリシス曲線と直線３との交点Ｉに落ちつく。し
たがって、反転ビット線Ｂ０Ｂの電位Ｖｂは、点Ｉに対
応する電位Ｖｒに落ちつき、この電位が参照電圧レベル
となる。また、この電位Ｖｒは、反転ビット線Ｂ０Ｂの
負荷容量が非反転ビット線Ｂ０Ｔの約半分とされること
で、上記論理“１”に対応する読み出し電位Ｖｓ１と論
理“０”に対応する読み出し電位Ｖｓ０との間のほぼ中
間電位となり、さらに、ダミーセルを構成する情報蓄積
キャパシタＣｙｂ及びアドレス選択ＭＯＳＦＥＴＱｙｂ
がデータ保持用のメモリセルを構成する情報蓄積キャパ
シタＣｓｔ及びアドレス選択ＭＯＳＦＥＴＱｓｔと同一
のデバイス構造とされることで、プロセス変動や温度変
化の影響を受けにくい安定した電位となる。

【００２９】以上の結果、この実施例の強誘電体ＲＡＭ
では、ダミーセルによって得られる参照電圧Ｖｒのプロ
セスバラツキ及び温度変化等を抑制して、そのレベルを
比較的容易に最適化することができるとともに、参照電
圧生成のためのタイミング条件も簡素化することができ
る。この結果、強誘電体ＲＡＭの読み出しマージンを拡
大し、その信頼性を高めることができるものとなる。

【００３０】なお、相補ビット線Ｂ０＊の非反転及び反
転信号線に出力される微小読み出し信号つまり読み出し
信号Ｖｓ１又はＶｓ０は、センスアンプＳＡの対応する
単位増幅回路ＵＳＡ０により、参照電圧Ｖｒを基準電位
として増幅され、電源電圧ＶＣＣのようなハイレベル又
は接地電位ＶＳＳのようなロウレベルの２値読み出し信
号とされる。読み出し信号Ｖｓ１が電源電圧ＶＣＣのよ
うなハイレベルとされるとき、対応するメモリセルの分
極状態は、図２の点Ａに移行し、回復される。また、読
み出し信号Ｖｓ０が接地電位ＶＳＳのようなロウレベル
とされるとき、対応するメモリセルの分極状態は、図２
の点Ｃに移行し、同様に回復される。各強誘電体メモリ
セルの分極状態は、強誘電体ＲＡＭが非選択状態とされ
その情報蓄積ノードが中間電位ＨＶＣにプリチャージさ
れることで、図２の点Ｂ又は点Ｄに移行し、不揮発デー
タの保持状態となる。

【００３１】図４には、この発明が適用された強誘電体
ＲＡＭの一実施例のブロック図が示されている。同図を
もとに、この発明が適用された強誘電体ＲＡＭの構成及
び動作の概要について説明する。なお、図４の各ブロッ
クを構成する回路素子は、特に制限されないが、公知の
ＭＯＳＦＥＴ集積回路の製造技術により、単結晶シリコ
ンのような１個の半導体基板面上に形成される。

【００３２】図４において、この実施例の強誘電体ＲＡ
Ｍは、強誘電体メモリセルが格子状に配置されてなるメ
モリアレイＭＡＲＹをその基本構成要素とする。メモリ
アレイＭＡＲＹは、いわゆる１セル・１トランジスタ型
アレイとされ、図の垂直方向に平行して配置されるｍ＋
１本のワード線ならびに２本のダミーワード線と、図の
水平方向に平行して配置されるｎ＋１組の相補ビット線
とをそれぞれ含む。これらのワード線及びダミーワード
線と相補ビット線との交点には、それぞれ強誘電体キャ
パシタ及びアドレス選択ＭＯＳＦＥＴからなる合計（ｍ
＋３）×（ｎ＋１）個の強誘電体メモリセルが格子状に
配置される。メモリアレイＭＡＲＹの具体的構成につい
ては、後で詳細に説明する。

【００３３】メモリアレイＭＡＲＹを構成するワード線
及びダミーワード線は、その下方において対応するＸア
ドレスデコーダＸＤに結合され、所定の条件で選択的に
選択レベルとされる。ＸアドレスデコーダＸＤには、Ｘ
アドレスバッファＸＢからｉ＋１ビットの内部アドレス
信号Ｘ０〜Ｘｉが供給され、タイミング発生回路ＴＧか
ら内部制御信号ＸＧが供給される。また、Ｘアドレスバ
ッファＸＢには、アドレス入力端子Ａ０〜Ａｉを介して
Ｘアドレス信号ＡＸ０〜ＡＸｉが時分割的に供給され、
タイミング発生回路ＴＧから内部制御信号ＸＬが供給さ
れる。

【００３４】ＸアドレスバッファＸＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＸアドレス信号ＡＸ
０〜ＡＸｉを内部制御信号ＸＬに従って取り込み、保持
するとともに、これらのＸアドレス信号ＡＸ０〜ＡＸｉ
をもとに内部アドレス信号Ｘ０〜Ｘｉを形成し、Ｘアド
レスデコーダＸＤに供給する。最下位ビットの内部アド
レス信号Ｘ０は、タイミング発生回路ＴＧにも供給され
る。

【００３５】ＸアドレスデコーダＸＤは、内部制御信号
ＸＧのハイレベルを受けて選択的に動作状態とされ、Ｘ
アドレスバッファＸＢから供給される内部アドレス信号
Ｘ０〜Ｘｉをデコードして、メモリアレイＭＡＲＹの対
応するワード線及びダミーワード線を選択的に高電圧Ｖ
ＣＨのような選択レベルとする。

【００３６】次に、メモリアレイＭＡＲＹを構成する相
補ビット線は、その左方においてセンスアンプＳＡの対
応する単位回路に結合され、その右方においてダミー容
量回路ＤＣの対応する単位回路に結合される。センスア
ンプＳＡには、タイミング発生回路ＴＧからプリチャー
ジ制御信号ＰＣならびにコモンソース信号ＣＳＰ及びＣ
ＳＮが供給され、ＹアドレスデコーダＹＤから図示され
ないｎ＋１ビットのビット線選択信号ＹＳ０〜ＹＳｎが
供給される。また、ダミー容量回路ＤＣには、タイミン
グ発生回路ＴＧからスイッチ制御信号ＳＣ０及びＳＣ１
が供給される。このうち、スイッチ制御信号ＳＣ０及び
ＳＣ１は、強誘電体ＲＡＭが非選択状態とされるときと
もに高電圧ＶＣＨのようなハイレベルとされ、強誘電体
ＲＡＭが選択状態とされるときには、メモリアレイＭＡ
ＲＹの偶数番号のワード線が選択レベルとされることを
条件に選択的にスイッチ制御信号ＳＣ１が接地電位ＶＳ
Ｓのロウレベルとされ、奇数番号のワード線が選択レベ
ルとされることを条件に選択的にスイッチ制御信号ＳＣ
０がロウレベルとされる。

【００３７】センスアンプＳＡは、メモリアレイＭＡＲ
Ｙの各相補ビット線に対応して設けられるｎ＋１個の単
位回路を備え、これらの単位回路のそれぞれは、一対の
ＣＭＯＳ（相補型ＭＯＳ）が交差結合されてなる単位増
幅回路と、Ｎチャンネル型の３個のプリチャージＭＯＳ
ＦＥＴが直並列結合されてなるプリチャージ回路と、Ｎ
チャンネル型の一対のスイッチＭＯＳＦＥＴとを含む。
このうち、単位増幅回路は、コモンソース信号ＣＳＰに
電源電圧ＶＣＣが供給されコモンソース信号ＣＳＮに接
地電位ＶＳＳが供給されることで選択的にかつ一斉に動
作状態とされ、メモリアレイＭＡＲＹの選択されたワー
ド線に結合されるｎ＋１個の強誘電体メモリセルから対
応する相補ビット線を介して出力される微小読み出し信
号を増幅して、ハイレベル又はロウレベルの２値読み出
し信号とする。

【００３８】一方、各単位回路のプリチャージ回路を構
成する３個のプリチャージＭＯＳＦＥＴは、プリチャー
ジ制御信号ＰＣのハイレベルを受けて選択的にかつ一斉
にオン状態となり、メモリアレイＭＡＲＹの対応する相
補ビット線の非反転及び反転信号線を所定のプリチャー
ジレベルとする。この実施例において、相補ビット線の
プリチャージレベルとなるプリチャージ電圧ＶＣは、後
述するように、強誘電体ＲＡＭが非選択状態とされる
間、接地電位ＶＳＳとされ、強誘電体ＲＡＭが選択状態
とされる所定の期間においては中間電位ＨＶＣとされ
る。

【００３９】センスアンプＳＡの各単位回路を構成する
スイッチＭＯＳＦＥＴは、ＹアドレスデコーダＹＤから
供給されるビット線選択信号ＹＳ０〜ＹＳｎの択一的な
ハイレベルを受けて選択的にオン状態となり、メモリア
レイＭＡＲＹの対応する相補ビット線と相補共通データ
線ＣＤ＊との間を選択的に接続状態とする。

【００４０】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｉ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｉが供給され、タイミング発生回路ＴＧから内部制
御信号ＹＧが供給される。また、ＹアドレスバッファＹ
Ｂには、上記アドレス入力端子Ａ０〜Ａｉを介してＹア
ドレス信号ＡＹ０〜ＡＹｉが時分割的に供給され、タイ
ミング発生回路ＴＧから内部制御信号ＹＬが供給され
る。

【００４１】ＹアドレスバッファＹＢは、強誘電体ＲＡ
Ｍが選択状態とされるとき、アドレス入力端子Ａ０〜Ａ
ｉを介して時分割的に供給されるＹアドレス信号ＡＹ０
〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持す
るとともに、これらのＹアドレス信号をもとに内部アド
レス信号Ｙ０〜Ｙｉを形成し、ＹアドレスデコーダＹＤ
に供給する。このとき、ＹアドレスデコーダＹＤは、内
部制御信号ＹＧのハイレベルを受けて選択的に動作状態
とされ、ＹアドレスバッファＹＢから供給される内部ア
ドレス信号Ｙ０〜Ｙｉをデコードして、対応するビット
線選択信号ＹＳ０〜ＹＳｎを択一的に電源電圧ＶＣＣの
ようなハイレベルとする。

【００４２】メモリアレイＭＡＲＹの指定された相補ビ
ット線が択一的に接続状態とされる相補共通データ線Ｃ
Ｄ＊は、データ入出力回路ＩＯに結合される。データ入
出力回路ＩＯは、それぞれ１個のデータ入力バッファ，
データ出力バッファ，ライトアンプならびにメインアン
プを含む。このうち、データ入力バッファの入力端子は
データ入力端子Ｄｉｎに結合され、その出力端子はライ
トアンプの入力端子に結合される。また、データ出力バ
ッファの入力端子はメインアンプの出力端子に結合さ
れ、その出力端子はデータ出力端子Ｄｏｕｔに結合され
る。ライトアンプの出力端子及びメインアンプの入力端
子は、相補共通データ線ＣＤ＊に共通結合される。ライ
トアンプには、タイミング発生回路ＴＧから内部制御信
号ＷＣが供給され、データ出力バッファには内部制御信
号ＯＣが供給される。

【００４３】データ入出力回路ＩＯのデータ入力バッフ
ァは、強誘電体ＲＡＭが書き込みモードで選択状態とさ
れるとき、データ入力端子Ｄｉｎを介して入力される書
き込みデータを取り込み、ライトアンプに伝達する。こ
のとき、ライトアンプは、内部制御信号ＷＣのハイレベ
ルを受けて選択的に動作状態とされ、データ入力バッフ
ァから伝達される書き込みデータを所定の相補書き込み
信号に変換した後、相補共通データ線ＣＤ＊からセンス
アンプＳＡを介してメモリアレイＭＡＲＹの選択された
１個の強誘電体メモリセルに書き込む。

【００４４】一方、データ入出力回路ＩＯのメインアン
プは、強誘電体ＲＡＭが読み出しモードで選択状態とさ
れるとき、メモリアレイＭＡＲＹの選択された１個の強
誘電体メモリセルからセンスアンプＳＡ及び相補共通デ
ータ線ＣＤ＊を介して出力される２値読み出し信号をさ
らに増幅して、データ出力バッファに伝達する。このと
き、データ出力バッファは、内部制御信号ＯＣのハイレ
ベルを受けて選択的に動作状態とされ、メインアンプか
ら伝達される読み出し信号をデータ出力端子Ｄｏｕｔか
ら外部のアクセス装置に出力する。

【００４５】タイミング発生回路ＴＧは、外部装置から
起動制御信号として供給されるロウアドレスストローブ
信号ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳ
Ｂ，ライトイネーブル信号ＷＥＢならびに出力イネーブ
ル信号ＯＥと、ＸアドレスバッファＸＢから供給される
最下位ビットの内部アドレス信号Ｘ０とをもとに、強誘
電体ＲＡＭの動作モードを決定し、上記各種内部制御信
号ならびに各種制御信号を選択的に形成して、強誘電体
ＲＡＭの各部に供給する。

【００４６】図５には、図４の強誘電体ＲＡＭに含まれ
るメモリアレイＭＡＲＹ及びその周辺部の部分的な回路
図が示されている。同図をもとに、図４の強誘電体ＲＡ
ＭのメモリアレイＭＡＲＹ，センスアンプＳＡならびに
ダミー容量回路ＤＣの具体的構成及び動作について説明
する。

【００４７】図５において、この実施例の強誘電体ＲＡ
Ｍを構成するメモリアレイＭＡＲＹは、図の垂直方向に
平行して配置されるｍ＋１本のワード線Ｗ０〜Ｗｍなら
びに２本のダミーワード線ＤＷ０〜ＤＷ１と、水平方向
に平行して配置されるｎ＋１組の相補ビット線Ｂ０＊〜
Ｂｎ＊とを含む。これらのワード線及びダミーワード線
と相補ビット線との交点には、情報蓄積キャパシタＣｓ
ｔ又はＣｓｂならびにアドレス選択ＭＯＳＦＥＴＱｓｔ
又はＱｓｂからなるデータ保持用の（ｍ＋１）×（ｎ＋
１）個のメモリセルあるいは情報蓄積キャパシタＣｙｔ
又はＣｙｂならびにアドレス選択ＭＯＳＦＥＴＱｙｔ又
はＱｙｂからなる２×（ｎ＋１）個のダミーセルが格子
状に配置される。

【００４８】メモリアレイＭＡＲＹの同一列に配置され
るｍ＋１個のメモリセルの強誘電体キャパシタＣｓｔ又
はＣｓｂの一方の電極は、その情報蓄積ノードとして、
対応するＮチャンネル型のアドレス選択ＭＯＳＦＥＴＱ
ｓｔ又はＱｓｂを介して相補ビット線Ｂ０＊〜Ｂｎ＊の
非反転又は反転信号線に所定の規則性をもって交互に共
通結合される。また、メモリアレイＭＡＲＹの同一行に
配置されるｎ＋１個のメモリセルのアドレス選択ＭＯＳ
ＦＥＴＱｓｔ及びＱｓｂのゲートは、対応するワード線
Ｗ０〜Ｗｍににそれぞれ共通結合される。

【００４９】一方、メモリアレイＭＡＲＹの左側ｎ＋１
個のダミーセルの強誘電体キャパシタＣｙｂの一方の電
極は、その情報蓄積ノードとして、対応するアドレス選
択ＭＯＳＦＥＴＱｙｂを介して相補ビット線Ｂ０＊〜Ｂ
ｎ＊の反転信号線にそれぞれ結合され、右側ｎ＋１個の
ダミーセルの強誘電体キャパシタＣｙｔの一方の電極
は、対応するアドレス選択ＭＯＳＦＥＴＱｙｔを介して
相補ビット線Ｂ０＊〜Ｂｎ＊の非反転信号線にそれぞれ
結合される。左側ダミーセルのアドレス選択ＭＯＳＦＥ
ＴＱｙｂのゲートは、ダミーワード線ＤＷ０に共通結合
され、右側ダミーセルのアドレス選択ＭＯＳＦＥＴＱｙ
ｔのゲートは、ダミーワード線ＤＷ１に共通結合され
る。メモリアレイＭＡＲＹを構成するすべてのメモリセ
ル及びダミーセルの強誘電体キャパシタＣｓｔ，Ｃｓｂ
ならびにＣｙｔ，Ｃｙｂの他方の電極つまりプレートに
は、所定のプレート電圧ＶＰが共通に供給される。な
お、プレート電圧ＶＰは、電源電圧及び接地電位間の中
間電位ＨＶＣとされる。

【００５０】次に、センスアンプＳＡは、メモリアレイ
ＭＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊に対応して設け
られるｎ＋１個の単位回路を備え、これらの単位回路の
それぞれは、ＰチャンネルＭＯＳＦＥＴＰ１及びＮチャ
ンネルＭＯＳＦＥＴＮ１ならびにＰチャンネルＭＯＳＦ
ＥＴＰ２及びＮチャンネルＭＯＳＦＥＴＮ２からなる一
対のＣＭＯＳインバータが互いに交差結合されてなる単
位増幅回路を含む。このうち、各単位増幅回路を構成す
るＰチャンネルＭＯＳＦＥＴＰ１及びＰ２のソースは、
コモンソース信号線ＣＳＰに共通結合され、Ｎチャンネ
ルＭＯＳＦＥＴＮ１及びＮ２のソースは、コモンソース
信号線ＣＳＮに共通結合される。また、ＭＯＳＦＥＴＰ
１及びＮ１の共通結合されたドレインならびにＭＯＳＦ
ＥＴＰ２及びＮ２の共通結合されたゲートは、各単位増
幅回路の非反転入出力ノードとして対応する相補ビット
線Ｂ０＊〜Ｂｎ＊の非反転信号線に結合され、ＭＯＳＦ
ＥＴＰ１及びＮ１の共通結合されたゲートならびにＭＯ
ＳＦＥＴＰ２及びＮ２の共通結合されたドレインは、各
単位増幅回路の反転入出力ノードとして対応する相補ビ
ット線Ｂ０＊〜Ｂｎ＊の反転信号線に結合される。

【００５１】センスアンプＳＡの各単位回路は、さら
に、Ｎチャンネル型の３個のプリチャージＭＯＳＦＥＴ
Ｎ３〜Ｎ５が直並列結合されてなるプリチャージ回路
と、Ｎチャンネル型の一対のスイッチＭＯＳＦＥＴＮ６
及びＮ７とをそれぞれ含む。このうち、各単位回路のプ
リチャージ回路を構成するＭＯＳＦＥＴＮ３〜Ｎ５のゲ
ートには、タイミング発生回路ＴＧからプリチャージ制
御信号ＰＣが共通に供給され、ＭＯＳＦＥＴＮ３及びＮ
４の共通結合されたソースには、所定のプリチャージ電
圧ＶＣが共通に供給される。また、各単位回路のスイッ
チＭＯＳＦＥＴＮ６及びＮ７のドレインは、メモリアレ
イＭＡＲＹの対応する相補ビット線Ｂ０＊〜Ｂｎ＊の非
反転又は反転信号線にそれぞれ結合され、そのソース
は、相補共通データ線ＣＤ＊の非反転又は反転信号線に
共通結合される。これらのスイッチＭＯＳＦＥＴの共通
結合されたゲートには、ＹアドレスデコーダＹＤから対
応するビット線選択信号ＹＳ０〜ＹＳｎがそれぞれ供給
される。

【００５２】センスアンプＳＡの各単位回路の単位増幅
回路は、コモンソース信号線ＣＳＰに電源電圧ＶＣＣが
供給されコモンソース信号線ＣＳＮに接地電位ＶＳＳが
供給されることで選択的にかつ一斉に動作状態とされ、
メモリアレイＭＡＲＹの選択されたワード線に結合され
るｎ＋１個のメモリセルから対応する相補ビット線Ｂ０
＊〜Ｂｎ＊の非反転又は反転信号線を介して出力される
微小読み出し信号を、選択されたダミーワード線に結合
されるｎ＋１個のダミーセルから対応する相補ビット線
Ｂ０＊〜Ｂｎ＊の反転又は非反転信号線を介して出力さ
れる参照電圧Ｖｒを基準電位としてそれぞれ増幅し、ハ
イレベル又はロウレベルの２値読み出し信号とする。ま
た、各単位回路のスイッチＭＯＳＦＥＴＮ６及びＮ７
は、対応するビット線選択信号ＹＳ０〜ＹＳｎのハイレ
ベルを受けて選択的にオン状態となり、メモリアレイＭ
ＡＲＹの対応する相補ビット線Ｂ０＊〜Ｂｎ＊と相補共
通データ線ＣＤ＊との間を選択的に接続状態とする。

【００５３】ダミー容量回路ＤＣは、メモリアレイＭＡ
ＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊に対応して設けられ
るｎ＋１個の単位回路を備え、これらの単位回路のそれ
ぞれは、１個のダミー容量Ｃｍを含む。前述のように、
ダミー容量Ｃｍは、メモリアレイＭＡＲＹの相補ビット
線Ｂ０＊〜Ｂｎ＊の非反転又は反転信号線に結合される
ビット線容量とほぼ同一の容量値を有するものとされ
る。ダミー容量Ｃｍの一方の電極は、Ｎチャンネル型の
一対のスイッチＭＯＳＦＥＴＮ８及びＮ９を介してメモ
リアレイＭＡＲＹの対応する相補ビット線Ｂ０＊〜Ｂｎ
＊の非反転又は反転信号線にそれぞれ結合され、その他
方の電極は接地電位ＶＳＳに共通結合される。各単位回
路のスイッチＭＯＳＦＥＴＮ８のゲートには、タイミン
グ発生回路ＴＧからスイッチ制御信号ＳＣ０が共通に供
給され、スイッチＭＯＳＦＥＴＮ９のゲートには、スイ
ッチ制御信号ＳＣ１が共通に供給される。なお、スイッ
チ制御信号ＳＣ０及びＳＣ１は、強誘電体ＲＡＭが非選
択状態とされるとき、ともに高電圧ＶＣＨのようなハイ
レベルとされる。また、強誘電体ＲＡＭが選択状態とさ
れるときには、メモリアレイＭＡＲＹの偶数番号のワー
ド線が選択レベルとされることを条件に選択的にスイッ
チ制御信号ＳＣ１が接地電位ＶＳＳのようなロウレベル
とされ、奇数番号のワード線が選択レベルとされること
を条件に選択的にスイッチ制御信号ＳＣ０がロウレベル
とされる。

【００５４】これらのことから、ダミー容量回路ＤＣの
各単位回路のダミー容量Ｃｍは、強誘電体ＲＡＭが非選
択状態とされるとき、メモリアレイＭＡＲＹの対応する
相補ビット線Ｂ０＊〜Ｂｎ＊の非反転及び反転信号線に
結合され、センスアンプＳＡの各単位回路によるプリチ
ャージ動作を受ける。また、強誘電体ＲＡＭが選択状態
とされメモリアレイＭＡＲＹの偶数番号のワード線が選
択レベルとされると、スイッチ制御信号ＳＣ１を受ける
スイッチＭＯＳＦＥＴＮ９が一斉にオフ状態となってダ
ミー容量Ｃｍは対応する相補ビット線Ｂ０＊〜Ｂｎ＊の
非反転信号線のみに結合され、メモリアレイＭＡＲＹの
奇数番号のワード線が選択レベルとされるときには、ス
イッチ制御信号ＳＣ０を受けるスイッチＭＯＳＦＥＴＮ
８が一斉にオフ状態となってダミー容量Ｃｍは対応する
相補ビット線Ｂ０＊〜Ｂｎ＊の反転信号線のみに結合さ
れる。この結果、メモリアレイＭＡＲＹの選択されたメ
モリセルが結合される非反転ビット線Ｂ０Ｔ〜ＢｎＴあ
るいは反転ビット線Ｂ０Ｂ〜ＢｎＢ側のビット線容量
が、選択されたダミーセルが結合される反転ビット線Ｂ
０Ｂ〜ＢｎＢあるいは非反転ビット線Ｂ０Ｔ〜ＢｎＴ側
のビット線容量の約２倍となり、所定の参照電圧Ｖｒが
得られるものとなる。

【００５５】図６には、図４の強誘電体ＲＡＭの読み出
しモードの一実施例の信号波形図が示されている。同図
をもとに、この実施例の強誘電体ＲＡＭの読み出しモー
ドの具体的動作について説明する。なお、以下の記述で
は、メモリアレイＭＡＲＹのワード線Ｗ０と対応するダ
ミーワード線ＤＷ０が選択レベルとされる場合を例と
し、相補ビット線Ｂ０＊に着目して具体的説明を進め
る。

【００５６】図６において、ロウアドレスストローブ信
号ＲＡＳＢ及びカラムアドレスストローブ信号ＣＡＳＢ
がハイレベルとされ強誘電体ＲＡＭが非選択状態とされ
るとき、センスアンプＳＡでは、各単位回路を構成する
プリチャージＭＯＳＦＥＴＮ３〜Ｎ５が内部制御信号Ｐ
Ｃのハイレベルを受けてオン状態となり、メモリアレイ
ＭＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊の非反転及び反
転信号線はともにプリチャージ電圧ＶＣつまり接地電位
ＶＳＳにプリチャージされる。このとき、ダミー容量回
路ＤＣのダミー容量Ｃｍは、スイッチ制御信号ＳＣ０及
びＳＣ１がともに高電圧ＶＣＨとされることでメモリア
レイＭＡＲＹの対応する相補ビット線Ｂ０＊〜Ｂｎ＊の
非反転及び反転信号線に接続され、接地電位ＶＳＳにプ
リチャージされる。また、コモンソース信号線ＣＳＰ及
びコモンソース線ＣＳＮには、無効レベルとなる接地電
位ＶＳＳ及び電源電圧ＶＣＣがそれぞれ供給され、セン
スアンプＳＡの各単位回路の単位増幅回路は非動作状態
とされる。

【００５７】なお、強誘電体ＲＡＭが非選択状態にある
とき、メモリアレイＭＡＲＹを構成する各強誘電体メモ
リセルでは、強誘電体キャパシタの電極間に設けられた
強誘電体の分極状態がその保持データの論理値に応じて
選択的に図２の点Ｂ又は点Ｄにあるが、後述するプリチ
ャージ動作によって各強誘電体キャパシタの情報蓄積ノ
ードは中間電位ＨＶＣにプリチャージされるため、その
電極間容量には保持データの論理値に応じた電荷がほと
んど蓄積されていない。

【００５８】強誘電体ＲＡＭは、図示されないライトイ
ネーブル信号ＷＥＢをハイレベルとされたままロウアド
レスストローブ信号ＲＡＳＢ及びカラムアドレスストロ
ーブ信号ＣＡＳＢが順次ロウレベルに変化されること
で、読み出し動作を開始する。このとき、アドレス入力
端子Ａ０〜Ａｉには、ロウアドレスストローブ信号ＲＡ
ＳＢの立ち下がりエッジに同期してワード線を指定する
ためのＸアドレス信号ＡＸ０〜ＡＸｉが供給され、カラ
ムアドレスストローブ信号ＣＡＳＢの立ち下がりエッジ
に同期して相補ビット線を指定するためのＹアドレス信
号ＡＹ０〜ＡＹｉが供給される。また、ロウアドレスス
トローブ信号ＲＡＳＢの立ち下がりを受けて、まずプリ
チャージ制御信号ＰＣがロウレベルとされるともに、ス
イッチ制御信号ＳＣ１が接地電位ＶＳＳとされ、続いて
プリチャージ電圧ＶＣが接地電位ＶＳＳから中間電位Ｈ
ＶＣに変化される。さらに、やや遅れてメモリアレイＭ
ＡＲＹの指定されたワード線Ｗ０と対応するダミーワー
ド線ＤＷ０が高電圧ＶＣＨの選択レベルとされた後、所
定時間をおいてコモンソース信号線ＣＳＰ及びＣＳＮに
電源電圧ＶＣＣ及び接地電位ＶＳＳがそれぞれ供給され
る。

【００５９】強誘電体ＲＡＭでは、プリチャージ制御信
号ＰＣのロウレベルを受けて、センスアンプＳＡの各単
位回路のプリチャージ回路による相補ビット線のプリチ
ャージ動作が停止される。また、スイッチ制御信号ＳＣ
１のロウレベルを受けて、ダミー容量回路ＤＣのスイッ
チＭＯＳＦＥＴＮ９がオフ状態となり、各ダミー容量Ｃ
ｍとメモリアレイＭＡＲＹの対応する相補ビット線Ｂ０
＊〜Ｂｎ＊の反転信号線との間の接続が断たれる。さら
に、ワード線Ｗ０の選択レベルを受けて、メモリアレイ
ＭＡＲＹの対応するｎ＋１個のメモリセルのアドレス選
択ＭＯＳＦＥＴＱｓｔが一斉にオン状態となり、ダミー
ワード線ＤＷ０の選択レベルを受けて、メモリアレイＭ
ＡＲＹの対応するｎ＋１個のダミーセルのアドレス選択
ＭＯＳＦＥＴＱｙｂが一斉にオン状態となる。この結
果、相補ビット線Ｂ０＊〜Ｂｎ＊の非反転信号線には、
選択されたメモリセルの保持データに応じて選択的に読
み出し信号Ｖｓ１又はＶｓ０がそれぞれ出力され、相補
ビット線Ｂ０＊〜Ｂｎ＊の反転信号線には、ダミーセル
による参照電圧Ｖｒが出力される。

【００６０】メモリアレイＭＡＲＹの相補ビット線Ｂ０
＊〜Ｂｎ＊の非反転及び反転信号線における読み出し信
号Ｖｓ１又はＶｓ０と参照電圧Ｖｒとの間の電位差は、
コモンソース線ＣＳＰに電源電圧ＶＣＣが供給されコモ
ンソース線ＣＳＮに接地電位ＶＳＳが供給されること
で、センスアンプＳＡの対応する単位増幅回路によって
それぞれ増幅され、電源電圧ＶＣＣのようなハイレベル
又は接地電位ＶＳＳのようなロウレベルの２値読み出し
信号とされる。これらの２値読み出し信号は、選択ワー
ド線Ｗ０に結合されたｎ＋１個の強誘電体メモリセルに
再書き込みされるとともに、センスアンプＳＡにおいて
Ｙアドレス信号ＡＹ０〜ＡＹｉに従って択一的に選択さ
れた後、データ入出力回路ＩＯに伝達され、データ出力
端子Ｄｏｕｔを介して外部のアクセス装置に出力され
る。

【００６１】ロウアドレスストローブ信号ＲＡＳＢ及び
カラムアドレスストローブ信号ＣＡＳＢがハイレベルに
戻され、一連の読み出し動作が終了すると、強誘電体Ｒ
ＡＭでは、まずプリチャージ制御信号ＰＣがハイレベル
とされる。また、少し遅れてワード線Ｗ０及びダミーワ
ード線ＤＷ０が非選択レベルとされ、最後にプリチャー
ジ電圧ＶＣが中間電位ＨＶＣから接地電位ＶＳＳに戻さ
れる。

【００６２】強誘電体ＲＡＭでは、プリチャージ制御信
号ＰＣのハイレベルを受けてセンスアンプＳＡの各単位
回路のプリチャージＭＯＳＦＥＴＮ３〜Ｎ５がオン状態
となり、相補ビット線Ｂ０＊〜Ｂｎ＊つまり選択された
メモリセル及びダミーセルの情報蓄積ノードが中間電位
ＨＶＣにプリチャージされる。これらのプリチャージ電
位は、プリチャージ電圧ＶＣが中間電位ＨＶＣとされる
間にワード線Ｗ０及びダミーワード線ＤＷ０が非選択レ
ベルとされることでそのままメモリセル及びダミーセル
の情報蓄積ノードに保持され、これによって強誘電体キ
ャパシタＣｓｔ及びＣｙｂの両電極間に電圧が印加され
ない状態とされる。最後に、プリチャージ制御信号ＰＣ
がハイレベルとされたままプリチャージ電圧ＶＣが中間
電位ＨＶＣから接地電位ＶＳＳに戻されると、相補ビッ
ト線Ｂ０＊〜Ｂｎ＊の非反転及び反転信号線ならびにダ
ミー容量回路ＤＣのダミー容量Ｃｍが接地電位ＶＳＳに
プリチャージされ、強誘電体ＲＡＭは初期の状態に戻さ
れる。

【００６３】ところで、この実施例では、センスアンプ
ＳＡの各単位増幅回路による増幅動作が行われる間、ダ
ミーワード線ＤＷ０は選択レベルのままとされるため、
選択メモリセルが論理“０”のデータを保持する場合に
は、対応するダミーセルの保持データが論理“０”から
“１”に反転する。これに対処するため、一連の読み出
し動作が終了した時点でダミーセルに論理“０”のデー
タを再書き込みする必要が生じるが、図６に点線で示さ
れるように、相補ビット線Ｂ０＊〜Ｂｎ＊の反転信号線
に参照電圧Ｖｒが出力された時点でダミーワード線ＤＷ
０を非選択レベルとするとともに、センスアンプＳＡの
各プリチャージ回路による相補ビット線Ｂ０＊〜Ｂｎ＊
のプリチャージが再開された時点でダミーワード線ＤＷ
０を再度一時的に選択レベルとすることで、ダミーセル
の反転を防止し、その強誘電体キャパシタの分極反転を
防止することが可能となる。これにより、ダミーセルの
再書き込みの必要性をなくし、その劣化を防止すること
ができる。

【００６４】図７には、この発明が適用された強誘電体
ＲＡＭに含まれるメモリアレイＭＡＲＹ及びその周辺部
の第２の実施例の部分的な回路図が示され、図８には、
その読み出しモードにおける一実施例の信号波形図が示
されている。なお、この実施例は、前記図４ないし図６
の実施例を基本的に踏襲するものであるため、これらの
実施例と異なる部分についてのみ説明を追加する。

【００６５】図７において、この実施例の強誘電体ＲＡ
Ｍは、いわゆるシェアドセンス方式を採り、センスアン
プＳＡを共有する一対のメモリアレイＡＲＹＬ及びＡＲ
ＹＲを備える。このうち、メモリアレイＡＲＹＬは、図
の垂直方向に平行して配置されるｍ＋１本のワード線Ｗ
Ｌ０〜ＷＬｍならびに２本のダミーワード線ＤＷＬ０〜
ＤＷＬ１と、水平方向に平行して配置されるｎ＋１組の
相補ビット線ＢＬ０＊〜ＢＬｎ＊とを含み、メモリアレ
イＡＲＹＲは、垂直方向に平行して配置されるｍ＋１本
のワード線ＷＲ０〜ＷＲｍならびに２本のダミーワード
線ＤＷＲ０〜ＤＷＲ１と、水平方向に平行して配置され
るｎ＋１組の相補ビット線ＢＲ０＊〜ＢＲｎ＊とを含
む。これらのワード線又はダミーワード線ならびに相補
ビット線の交点には、所定の強誘電体メモリセルが格子
状に配置される。

【００６６】メモリアレイＡＲＹＬ及びＡＲＹＲを構成
するワード線ＷＬ０〜ＷＬｍ，ダミーワード線ＤＷＬ０
〜ＤＷＬ１ならびにＷＲ０〜ＷＲｍ，ダミーワード線Ｄ
ＷＲ０〜ＤＷＲ１は、その下方において対応するＸアド
レスデコーダに結合され、それぞれ所定の条件で選択的
に高電圧ＶＣＨのような選択レベルとされる。

【００６７】一方、メモリアレイＡＲＹＬを構成する相
補ビット線ＢＬ０＊〜ＢＬｎ＊は、その右側においてＮ
チャンネル型の一対のシェアドＭＯＳＦＥＴＮＡ及びＮ
Ｂを介してセンスアンプＳＡの対応する単位回路にそれ
ぞれ結合され、メモリアレイＡＲＹＲを構成する相補ビ
ット線ＢＲ０＊〜ＢＲｎ＊は、その左側においてＮチャ
ンネル型の一対のシェアドＭＯＳＦＥＴＮＣ及びＮＤを
介してセンスアンプＳＡの対応する単位回路に結合され
る。シェアドＭＯＳＦＥＴＮＡのゲートには、タイミン
グ発生回路ＴＧからシェアド制御信号ＳＨＬ０が共通に
供給され、シェアドＭＯＳＦＥＴＮＢのゲートには、シ
ェアド制御信号ＳＨＬ１が共通に供給される。また、シ
ェアドＭＯＳＦＥＴＮＣのゲートには、タイミング発生
回路ＴＧからシェアド制御信号ＳＨＲ０が共通に供給さ
れ、シェアドＭＯＳＦＥＴＮＤのゲートには、シェアド
制御信号ＳＨＲ１が共通に供給される。

【００６８】この実施例において、メモリアレイＡＲＹ
Ｌ及びＡＲＹＲは、最上位ビットのＸアドレス信号Ｘｉ
に従って択一的に活性状態とされる。また、シェアド制
御信号ＳＨＬ０〜ＳＨＬ１ならびにＳＨＲ０〜ＳＨＲ１
は、図８に示されるように、強誘電体ＲＡＭが非選択状
態とされるときすべて高電圧ＶＣＨのようなハイレベル
とされ、強誘電体ＲＡＭが選択状態とされるときには、
所定の条件に従って択一的に接地電位ＶＳＳのようなロ
ウレベルとされる。

【００６９】すなわち、強誘電体ＲＡＭが選択状態とさ
れ左側のメモリアレイＡＲＹＬが活性状態とされる場
合、シェアド制御信号ＳＨＬ０及びＳＨＬ１はともに高
電圧ＶＣＨのままとされるとともに、シェアド制御信号
ＳＨＲ１が、活性状態とされるメモリアレイＡＲＹＬに
おいて偶数番号のワード線が選択レベルとされることを
条件に選択的にロウレベルとされ、シェアド制御信号Ｓ
ＨＲ０が、活性状態とされるメモリアレイＡＲＹＬにお
いて奇数番号のワード線が選択レベルとされることを条
件に選択的にロウレベルとされる。また、強誘電体ＲＡ
Ｍが選択状態とされ右側のメモリアレイＡＲＹＲが活性
状態とされる場合には、シェアド制御信号ＳＨＲ０及び
ＳＨＲ１がともに高電圧ＶＣＨのままとされるととも
に、シェアド制御信号ＳＨＬ１が、活性状態とされるメ
モリアレイＡＲＹＲにおいて偶数番号のワード線が選択
レベルとされることを条件に選択的にロウレベルとさ
れ、シェアド制御信号ＳＨＬ０が、メモリアレイＡＲＹ
Ｒにおいて奇数番号のワード線が選択レベルとされるこ
とを条件に選択的にロウレベルとされる。

【００７０】例えば、センスアンプＳＡの左側のメモリ
アレイＡＲＹＬが活性状態とされそのワード線ＷＬ０が
択一的に高電圧ＶＣＨのような選択レベルとされると
き、強誘電体ＲＡＭでは、図８に示されるように、ロウ
アドレスストローブ信号ＲＡＳＢのロウレベル変化を受
けてシェアド制御信号ＳＨＲ１が接地電位ＶＳＳのよう
なロウレベルとされる。このため、センスアンプＳＡの
対応する単位回路の非反転入出力ノードには、メモリア
レイＡＲＹＬの対応する相補ビット線ＢＬ０＊〜ＢＬｎ
＊の非反転信号線のビット線容量が接続されるととも
に、非活性状態にあるメモリアレイＡＲＹＲの対応する
相補ビット線ＢＲ０＊〜ＢＲｎ＊の非反転信号線のビッ
ト線容量が接続される。ところが、センスアンプＳＡの
対応する単位回路の反転入出力ノードには、シェアド制
御信号ＳＨＲ１がロウレベルとされシェアドＭＯＳＦＥ
ＴＮＤがオフ状態とされるため、センスアンプＳＡの対
応する単位回路の反転入出力ノードには非活性状態にあ
るメモリアレイＡＲＹＲの対応する相補ビット線Ｂ０＊
〜Ｂｎ＊の反転信号線は接続されず、その負荷容量値は
非反転入出力ノード側の約二分の一となる。

【００７１】つまり、この実施例の強誘電体ＲＡＭで
は、ダミー容量を設けることなく、言い換えるならば非
活性状態とされる一方のメモリアレイのビット線容量が
活性状態とされる他方のメモリアレイの各相補ビット線
に対するダミー容量として利用される訳であって、前記
図４〜図６の実施例と同様、選択メモリセルの保持デー
タに応じた読み出し信号Ｖｓ１又はＶｓ１ならびに参照
電圧Ｖｒを生成することができる。この結果、参照電圧
のプロセスバラツキ及び温度変化等を抑制して、そのレ
ベルを比較的容易に最適化でき、これによって強誘電体
ＲＡＭの読み出しマージンを拡大し、その信頼性を高め
ることができるものである。

【００７２】図９には、この発明が適用された強誘電体
ＲＡＭを含むコンピュータシステムの一実施例のブロッ
ク図が示されている。同図をもとに、この実施例の強誘
電体ＲＡＭの応用システムの概要とその特徴について説
明する。

【００７３】図９において、この実施例のコンピュータ
システムは、いわゆるストアドプログラム方式の中央処
理装置ＣＰＵをその基本構成要素とする。中央処理装置
ＣＰＵには、システムバスＳＢＵＳを介して、例えば通
常のスタティック型ＲＡＭからなるランダムアクセスメ
モリＲＡＭ１とこの発明が適用された強誘電体ＲＡＭか
らなるＲＡＭ２とが結合される。システムバスＳＢＵＳ
には、さらにマスクＲＯＭ等からなるリードオンリーメ
モリＲＯＭと、ディスプレイ制御装置ＤＰＹＣ及び周辺
装置コントローラＰＥＲＣとが結合される。ディスプレ
イ制御装置ＤＰＹＣにはディスプレイ装置ＤＰＹが結合
され、周辺装置コントローラＰＥＲＣにはキーボードＫ
ＢＤ及び外部記憶装置ＥＸＭが結合される。

【００７４】中央処理装置ＣＰＵは、予めリードオンリ
ーメモリＲＯＭに格納された制御プログラムに従ってス
テップ動作し、コンピュータシステムの各部を制御・統
轄する。また、ランダムアクセスメモリＲＡＭ１は、例
えばキャッシュメモリ等として使用され、ランダムアク
セスメモリＲＡＭ２は、例えばリードオンリーメモリＲ
ＯＭから中央処理装置ＣＰＵに伝達される制御プログラ
ムや演算データ等を一時的に格納し、中継するバッファ
メモリとして使用される。さらに、ディスプレイ制御装
置ＤＰＹＣは、ディスプレイ装置ＤＰＹの表示制御に供
され、周辺装置コントローラＰＥＲＣは、キーボードＫ
ＢＤ及び外部記憶装置ＥＸＭ等の各種周辺装置を制御す
る。コンピュータシステムは、電源装置ＰＯＷＳを備
え、この電源装置ＰＯＷＳは、所定の交流入力電源電圧
をもとに安定した所定の直流電源電圧を形成して、コン
ピュータシステムの各部に供給する。

【００７５】この実施例において、ランダムアクセスメ
モリＲＡＭ２に記憶されるデータ等は、このランダムア
クセスメモリＲＡＭ２が強誘電体ＲＡＭからなること
で、電源切断後も保持され、失われることがない。ま
た、ランダムアクセスメモリＲＡＭ２を構成する強誘電
体ＲＡＭは、前記のように、データ保持用の強誘電体メ
モリセルと同一デバイス構造とされるダミーセルと、選
択された相補ビット線の非反転又は反転信号線に選択的
に接続されるダミー容量とを含むため、読み出し動作に
必要な参照電圧を容易にかつ安定化して生成でき、ラン
ダムアクセスメモリＲＡＭ２としての信頼性が高められ
る。この結果、コンピュータシステム全体としての動作
が安定化され、その信頼性が高められるものとなる。

【００７６】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）参照電圧生成用のダミーセルを備える強誘電体Ｒ
ＡＭ等の強誘電体メモリにおいて、ダミーセルを、通常
の強誘電体メモリセルと同一のバイス構造とするととも
に、不揮発モードによる読み出し動作時、選択された強
誘電体メモリセルが接続される側のビット線に所定の容
量値を有するダミー容量を接続し、これらのビット線の
容量値をダミーセルが接続される側のビット線の約２倍
とすることで、ダミーセルにより得られる参照電圧のプ
ロセスバラツキ及び温度変化等を抑制し、そのレベルを
比較的容易に最適化できるとともに、参照電圧生成のた
めのタイミング制御を簡素化することがという効果が得
られる。

【００７７】（２）上記（１）項において、強誘電体Ｒ
ＡＭ等がシェアドセンス方式を採り選択的に活性状態と
される少なくとも一対のメモリアレイを具備する場合に
は、非活性状態とされる一方のメモリアレイのビット線
容量を、活性状態とされる他方のメモリアレイの各ビッ
ト線に対するダミー容量として利用することで、ダミー
容量を設けることなく、参照電圧を生成できるという効
果が得られる。 （３）上記（１）項及び（２）項により、強誘電体ＲＡ
Ｍ等の読み出しマージンを拡大し、その信頼性を高める
ことができるという効果が得られる。

【００７８】（４）上記（１）項ないし（３）項におい
て、ダミーセルが結合されるダミーワード線を、参照電
圧が得られた後に非選択レベルとし、ビット線のプリチ
ャージ動作が行われるときに再度一時的に選択レベルと
することで、ダミーセルに対する再書き込みの必要性を
なくすことができるとともに、ダミーセルの分極反転を
防止し、その劣化を抑制することができるという効果が
得られる。 （５）上記（１）項ないし（４）項の強誘電体ＲＡＭ等
を、コンピュータシステム等に応用することで、コンピ
ュータシステム等の動作を安定化し、その信頼性を高め
ることができるという効果が得られる。

【００７９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図４，図５ならびに図７において、各メモリアレイ
は、その直接周辺回路を含めて複数のメモリマットに分
割することができるし、任意数の冗長素子を含むことも
できる。また、強誘電体ＲＡＭは、例えば×４ビット，
×８ビットあるいは×１６ビット等、任意のビット構成
を採りうるし、そのブロック構成や起動制御信号及び内
部制御信号の名称，組み合わせ及び有効レベルならびに
電源電圧の極性等も、任意に設定することができる。強
誘電体ＲＡＭは、いわゆる２セル・２トランジスタ型
等、各種アレイ構成を採りうるし、各メモリアレイ及び
その周辺部の具体的構成も種々の実施形態を採りうる。
強誘電体ＲＡＭの非選択時における相補ビット線の非反
転及び反転信号線のプリチャージ電位は、電源電圧ＶＣ
Ｃとしてもよい。この場合、ダミーセルの保持データ
は、論理“１”とする必要がある。

【００８０】図７において、強誘電体ＲＡＭは、さら
に、データ保持用の強誘電体メモリセルが接続される側
のビット線とダミーセル用の強誘電体メモリセルが接続
される側のビット線の容量比を微調整するためのダミー
容量を備えることができる。また、この実施例では、シ
ェアド制御信号ＳＨＬ０〜ＳＨＬ１ならびにＳＨＲ０〜
ＳＨＲ１のいずれかを選択的にロウレベルとすること
で、ビット線容量を選択的に切り換えているが、例え
ば、シェアド制御信号は同時に制御しながら、ワード線
及びダミーワード線の選択タイミングをずらすことで、
ビット線容量を切り換えるようにしてもよい。図６及び
図８において、各起動制御信号及び内部制御信号等の名
称及び絶対的時間関係及ならびに有効レベル等は、任意
に設定できる。図９において、コンピュータシステムの
ブロック構成は、種々の実施形態を採りうるし、強誘電
体ＲＡＭの応用範囲もこの実施例の限りではない。

【００８１】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である強誘
電体ＲＡＭに適用した場合について説明したが、それに
限定されるものではなく、例えば、不揮発モード及び揮
発モードを併せ持つシャドーＲＡＭや不揮発モードを有
する各種の強誘電体メモリならびにこのような強誘電体
メモリを含む各種システムに広く適用できる。

【００８２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、参照電圧生成用のダミーセ
ルを備える強誘電体ＲＡＭ等の強誘電体メモリにおい
て、ダミーセルを、通常の強誘電体メモリセルと同一の
デバイス構造とするとともに、不揮発モードによる読み
出し動作時、選択された強誘電体メモリセルが接続され
る側のビット線に所定の容量値を有するダミー容量を接
続し、これらのビット線の容量値をダミーセルが接続さ
れる側のビット線の例えば約２倍とする。また、強誘電
体ＲＡＭ等がシェアドセンス方式を採り選択的に活性状
態とされる少なくとも一対のメモリアレイを具備する場
合には、非活性状態とされる一方のメモリアレイのビッ
ト線容量を、活性状態とされる他方のメモリアレイの各
ビット線に対するダミー容量として利用する。これによ
り、ダミーセルにより得られる参照電圧のプロセスバラ
ツキ及び温度変化等を抑制して、そのレベルを比較的容
易に最適化し、参照電圧の生成タイミングを簡素化する
ことができる。この結果、ダミーセルを備える強誘電体
ＲＡＭ等の強誘電体メモリの読み出しマージンを拡大
し、その信頼性を高めることができ、これによっで強誘
電体ＲＡＭ等を含むコンピュータシステム等の動作を安
定化し、その信頼性を高めることができる。

【図面の簡単な説明】

【図１】この発明が適用された強誘電体ＲＡＭの基本原
理を説明するための接続図である。

【図２】図１の強誘電体ＲＡＭのメモリアレイを構成す
る強誘電体メモリセルの一実施例を示す情報保持特性図
である。

【図３】図１の強誘電体ＲＡＭの一実施例を示す基本動
作条件図である。

【図４】この発明が適用された強誘電体ＲＡＭの一実施
例を示すブロック図である。

【図５】図４の強誘電体ＲＡＭに含まれるメモリアレイ
及びその周辺部の第１の実施例を示す部分的な回路図で
ある。

【図６】図４の強誘電体ＲＡＭの読み出しモードの一実
施例を示す信号波形図である。

【図７】この発明が適用された強誘電体ＲＡＭに含まれ
るメモリアレイ及びその周辺部の第２の実施例を示す部
分的な回路図である。

【図８】図７の強誘電体ＲＡＭの読み出しモードの一実
施例を示す信号波形図である。

【図９】この発明が適用された強誘電体ＲＡＭを含むコ
ンピュータシステムの一実施例を示すシステム構成図で
ある。

【符号の説明】

ＭＡＲＹ……メモリアレイ、ＳＡ……センスアンプ、Ｕ
ＳＡ０……単位センスアンプ、ＤＣ……ダミー容量回
路、Ｃｍ……ダミー容量、Ｗ０〜Ｗ１……ワード線、Ｄ
Ｗ０〜ＤＷ１……ダミーワード線、Ｂ０Ｔ……非反転ビ
ット線、Ｂ０Ｂ……反転ビット線、Ｃｓｔ，Ｃｓｂ，Ｃ
ｙｔ，Ｃｙｂ……強誘電体キャパシタ、Ｑｓｔ，Ｑｓ
ｂ，Ｑｙｔ，Ｑｙｂ……アドレス選択ＭＯＳＦＥＴ、Ｃ
ｄｔ，Ｃｄｂ……ビット線容量、Ｓ１〜Ｓ２……スイッ
チ、ＶＰ……プレート電圧、ＶＣＨ……高電圧、ＶＣＣ
……電源電圧、ＶＳＳ……接地電位。ＸＤ……Ｘアドレ
スデコーダ、ＸＢ……Ｘアドレスバッファ、ＹＤ……Ｙ
アドレスデコーダ、ＹＢ……Ｙアドレスバッファ、ＩＯ
……データ入出力回路、ＴＧ……タイミング発生回路、
Ｄｉｎ……データ入力端子、Ｄｏｕｔ……データ出力端
子、ＲＡＳＢ……ロウアドレスストローブ信号入力端
子、ＣＡＳＢ……カラムアドレスストローブ信号入力端
子、ＷＥＢ……ライトイネーブル信号入力端子、ＯＥＢ
……出力イネーブル信号入力端子、Ａ０〜Ａｉ……アド
レス入力端子。Ｗ０〜Ｗｍ……ワード線、Ｂ０＊〜Ｂｎ
＊……相補ビット線、ＹＳ０〜ＹＳｎ……ビット線選択
信号、ＣＤＴ……非反転共通データ線、ＣＤＢ……反転
共通データ線、ＰＣ……プリチャージ制御信号、ＣＳ
Ｐ，ＣＳＮ……コモンソース線、ＶＣ……プリチャージ
電圧、ＳＣ０〜ＳＣ１……スイッチ制御信号。ＷＬ０〜
ＷＬｍ，ＷＲ０〜ＷＲｍ……ワード線、ＤＷＬ０〜ＤＷ
Ｌ１，ＤＷＲ０〜ＤＷＲ１……ダミーワード線、ＢＬ０
＊〜ＢＬｎ＊，ＢＲ０＊〜ＢＲｎ＊……相補ビット線、
ＳＨＬ０〜ＳＨＬ１，ＳＨＲ０〜ＳＨＲ１……シェアド
制御信号。Ｐ１〜Ｐ２……ＰチャンネルＭＯＳＦＥＴ、
Ｎ１〜ＮＤ……ＮチャンネルＭＯＳＦＥＴ。ＣＰＵ……
中央処理装置、ＳＢＵＳ……システムバス、ＲＡＭ１〜
ＲＡＭ２……ランダムアクセスメモリ、ＲＯＭ……リー
ドオンリーメモリ、ＤＰＹＣ……ディスプレイ制御装
置、ＤＰＹ……ディスプレイ装置、ＰＥＲＣ……周辺装
置コントローラ、ＫＢＤ……キーボード、ＥＸＭ……外
部記憶装置、ＰＯＷＳ……電源装置。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 河原 尊之 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 指定された強誘電体メモリセルが選択的
   に接続される第１のビット線と、 上記第１のビット線に選択的に接続されるダミー容量
   と、 所定のダミーセルが選択的に接続される第２のビット線
   と、 その一方の入力端子が上記第１のビット線に接続されそ
   の他方の入力端子が上記第２のビット線に接続される差
   動型のセンスアンプとを具備することを特徴とする強誘
   電体メモリ。
2. 【請求項２】 請求項１において、 上記第１のビット線に上記ダミー容量が接続されるとき
   における上記第１のビット線の容量値は、上記第２のビ
   ット線の容量値の２倍又は約２倍とされるものであるこ
   とを特徴とする強誘電体メモリ。
3. 【請求項３】 請求項１又は請求項２において、 上記強誘電体メモリは、非反転及び反転ビット線からな
   る相補ビット線を具備するものであって、 上記第１のビット線は、上記相補ビット線の非反転又は
   反転ビット線であり、上記第２のビット線は、上記相補
   ビット線の反転又は非反転ビット線であることを特徴と
   する強誘電体メモリ。
4. 【請求項４】 請求項１，請求項２又は請求項３におい
   て、 上記強誘電体メモリセル及びダミーセルは、実質的に同
   一のデバイス構造とされるものであることを特徴とする
   強誘電体メモリ。
5. 【請求項５】 請求項１，請求項２，請求項３又は請求
   項４において、 上記強誘電体メモリは、シェアドセンス方式を採り、選
   択的に活性状態とされる少なくとも一対のメモリアレイ
   を具備するものであって、 活性状態にある一方の上記メモリアレイの各ビット線に
   対する上記ダミー容量は、非活性状態にある他方の上記
   メモリアレイの対応するビット線の寄生容量からなるも
   のであることを特徴とする強誘電体メモリ。
6. 【請求項６】 上記請求項１，請求項２，請求項３，請
   求項４又は請求項５の強誘電体メモリを具備することを
   特徴とするシステム。