JPH07262768A - 基準電位発生装置および半導体メモリ装置 - Google Patents
基準電位発生装置および半導体メモリ装置Info
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- JPH07262768A JPH07262768A JP6050271A JP5027194A JPH07262768A JP H07262768 A JPH07262768 A JP H07262768A JP 6050271 A JP6050271 A JP 6050271A JP 5027194 A JP5027194 A JP 5027194A JP H07262768 A JPH07262768 A JP H07262768A
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Abstract
(57)【要約】
【目的】 正確な基準電位を発生させ、半導体メモリ装
置において、読み出したデータの“０”または“１”の
判定を正確なものとする。 【構成】 ２本の信号線２１，２２と、これらに電位を
付与するための電荷を供給する電荷供給回路２３と、第
１の制御信号によって電荷供給回路２３と２本の信号線
２１，２２との間を接続し、それぞれに電荷を供給する
第１の接続手段２４ａ，２４ｂと、第２の制御信号によ
って２本の信号線間２１，２２を接続し、供給された電
荷量と各信号線２１，２２の負荷容量とで決まる電位を
平均化した後、２本の信号線２１，２２間を切り離す第
２の接続手段２５とを備えた。半導体メモリ装置はこの
構成を内蔵し、それによる基準電位とビット線に読み出
した信号電位との電位差を増幅器で増幅し、出力する。
置において、読み出したデータの“０”または“１”の
判定を正確なものとする。 【構成】 ２本の信号線２１，２２と、これらに電位を
付与するための電荷を供給する電荷供給回路２３と、第
１の制御信号によって電荷供給回路２３と２本の信号線
２１，２２との間を接続し、それぞれに電荷を供給する
第１の接続手段２４ａ，２４ｂと、第２の制御信号によ
って２本の信号線間２１，２２を接続し、供給された電
荷量と各信号線２１，２２の負荷容量とで決まる電位を
平均化した後、２本の信号線２１，２２間を切り離す第
２の接続手段２５とを備えた。半導体メモリ装置はこの
構成を内蔵し、それによる基準電位とビット線に読み出
した信号電位との電位差を増幅器で増幅し、出力する。
Description
【０００１】
【産業上の利用分野】本発明は、電子回路に使用する基
準電位発生装置および半導体メモリ装置に関する。
準電位発生装置および半導体メモリ装置に関する。
【０００２】
【従来の技術】電子回路特にデジタル回路では、扱う信
号が“Ｈ”か“Ｌ”かを判定する回路が必要であるが、
その基準となるのが基準電位である。たとえば、半導体
メモリ装置では、メモリセルから読み出したデータが
“１”であるか“０”であるかを正確に判定する必要が
ある。最近では、データを読み出すビット線と対になっ
たビット線に基準電位を与え、この基準電位と読み出し
たデータとを比較して、読み出したデータが“１”であ
るか、“０”であるかを判定する方法がとられている。
号が“Ｈ”か“Ｌ”かを判定する回路が必要であるが、
その基準となるのが基準電位である。たとえば、半導体
メモリ装置では、メモリセルから読み出したデータが
“１”であるか“０”であるかを正確に判定する必要が
ある。最近では、データを読み出すビット線と対になっ
たビット線に基準電位を与え、この基準電位と読み出し
たデータとを比較して、読み出したデータが“１”であ
るか、“０”であるかを判定する方法がとられている。
【０００３】しかしながら、最近の半導体メモリ装置で
は、高密度化、高集積化によりメモリセルを構成するト
ランジスタおよびメモリセルキャパシタの寸法が小さく
なってきており、蓄積される電荷量が小さくなってきて
いる。したがって、データ“１”とデータ“０”との差
が小さくなっており、それだけ半導体メモリ装置から出
力されるデータの信頼性を確保するために精度の高い基
準電位が要求されるようになってきた。
は、高密度化、高集積化によりメモリセルを構成するト
ランジスタおよびメモリセルキャパシタの寸法が小さく
なってきており、蓄積される電荷量が小さくなってきて
いる。したがって、データ“１”とデータ“０”との差
が小さくなっており、それだけ半導体メモリ装置から出
力されるデータの信頼性を確保するために精度の高い基
準電位が要求されるようになってきた。
【０００４】また半導体メモリ装置では、半導体メモリ
装置内に形成されたメモリセルキャパシタに電荷を蓄積
し、その電荷の有無によりデータを記憶する方式が主に
用いられている（一般にダイナミック方式メモリ、以下
ＤＲＡＭと呼ぶ）。このメモリセルキャパシタには、従
来はシリコン酸化膜を容量絶縁膜として使用していた。
装置内に形成されたメモリセルキャパシタに電荷を蓄積
し、その電荷の有無によりデータを記憶する方式が主に
用いられている（一般にダイナミック方式メモリ、以下
ＤＲＡＭと呼ぶ）。このメモリセルキャパシタには、従
来はシリコン酸化膜を容量絶縁膜として使用していた。
【０００５】最近になって、強誘電体材料をメモリセル
キャパシタの容量絶縁膜として使用し、記憶データの不
揮発性を実現しようとする半導体メモリ装置が考案され
ている。
キャパシタの容量絶縁膜として使用し、記憶データの不
揮発性を実現しようとする半導体メモリ装置が考案され
ている。
【０００６】以下、従来の基準電位発生装置およびそれ
を用いた半導体メモリ装置について、強誘電体材料をメ
モリセルキャパシタの容量絶縁膜として用いた半導体メ
モリ装置について説明する。
を用いた半導体メモリ装置について、強誘電体材料をメ
モリセルキャパシタの容量絶縁膜として用いた半導体メ
モリ装置について説明する。
【０００７】図２７は従来の半導体メモリの回路構成
図、図２８は同半導体メモリ装置の動作タイミングを示
す図、図２９は同半導体メモリ装置のメモリセルキャパ
シタの強誘電体膜のヒステリシス特性を示す図、図３０
は同半導体メモリ装置のリファレンスセルキャパシタの
強誘電体膜のヒステリシス特性を示す図である。
図、図２８は同半導体メモリ装置の動作タイミングを示
す図、図２９は同半導体メモリ装置のメモリセルキャパ
シタの強誘電体膜のヒステリシス特性を示す図、図３０
は同半導体メモリ装置のリファレンスセルキャパシタの
強誘電体膜のヒステリシス特性を示す図である。
【０００８】図２７において、１はワード線、２はリフ
ァレンスワード線、３，４はビット線、５はプレート電
極、６はリファレンスセルプレート電極、７はセンスア
ンプ、８ａ〜８ｅはメモリセル、９，１０はリファレン
スセル、１１，１２はＭＯＳトランジスタ、１３はメモ
リセルキャパシタ、１４はリファレンスセルキャパシタ
である。
ァレンスワード線、３，４はビット線、５はプレート電
極、６はリファレンスセルプレート電極、７はセンスア
ンプ、８ａ〜８ｅはメモリセル、９，１０はリファレン
スセル、１１，１２はＭＯＳトランジスタ、１３はメモ
リセルキャパシタ、１４はリファレンスセルキャパシタ
である。
【０００９】図２７に示す従来の半導体メモリ装置の回
路構成は、センスアンプ７にビット線３，４が接続さ
れ、このビット線３，４のそれぞれにメモリセル８ａ，
８ｂ，８ｃ，８ｄ，８ｅとリファレンスセル９，１０が
接続されている。メモリセル８ａはＭＯＳトランジスタ
１１とメモリセルキャパシタ１３とで構成され、ＭＯＳ
トランジスタ１１のゲートはワード線１に接続され、Ｍ
ＯＳトランジスタ１１のドレインはビット線３に接続さ
れ、ＭＯＳトランジスタ１１のソースはメモリセルキャ
パシタ１３の第１の電極に接続され、メモリセルキャパ
シタ１３の第２の電極はセルプレート電極５に接続され
ている。同様に、リファレンスセル９はＭＯＳトランジ
スタ１２とリファレンスセルキャパシタ１４で構成さ
れ、ＭＯＳトランジスタ１２のゲートはリファレンスワ
ード線２に接続され、ＭＯＳトランジスタ１２のドレイ
ンはビット線４に接続され、ＭＯＳトランジスタ１２の
ソースはリファレンスセルキャパシタ１４の第１の電極
に接続され、リファレンスセルキャパシタ１４の第２の
電極はリファレンスセルプレート電極６に接続されてい
る。
路構成は、センスアンプ７にビット線３，４が接続さ
れ、このビット線３，４のそれぞれにメモリセル８ａ，
８ｂ，８ｃ，８ｄ，８ｅとリファレンスセル９，１０が
接続されている。メモリセル８ａはＭＯＳトランジスタ
１１とメモリセルキャパシタ１３とで構成され、ＭＯＳ
トランジスタ１１のゲートはワード線１に接続され、Ｍ
ＯＳトランジスタ１１のドレインはビット線３に接続さ
れ、ＭＯＳトランジスタ１１のソースはメモリセルキャ
パシタ１３の第１の電極に接続され、メモリセルキャパ
シタ１３の第２の電極はセルプレート電極５に接続され
ている。同様に、リファレンスセル９はＭＯＳトランジ
スタ１２とリファレンスセルキャパシタ１４で構成さ
れ、ＭＯＳトランジスタ１２のゲートはリファレンスワ
ード線２に接続され、ＭＯＳトランジスタ１２のドレイ
ンはビット線４に接続され、ＭＯＳトランジスタ１２の
ソースはリファレンスセルキャパシタ１４の第１の電極
に接続され、リファレンスセルキャパシタ１４の第２の
電極はリファレンスセルプレート電極６に接続されてい
る。
【００１０】図２７に示す従来の半導体メモリ装置で
は、基準電位はリファレンスセル９、およびリファレン
スセル１０で作成され、リファレンスセル９の基準電位
はビット線４に供給され、リファレンスセル１０の基準
電位はビット線３に供給されるが、ビット線３とビット
線４で基準電位に差がないことが望ましい。そのために
は、リファレンスセルキャパシタ１４の面積、容量絶縁
膜の厚さを一定にしなければならないという、きわめて
厳しい条件が付けられる。
は、基準電位はリファレンスセル９、およびリファレン
スセル１０で作成され、リファレンスセル９の基準電位
はビット線４に供給され、リファレンスセル１０の基準
電位はビット線３に供給されるが、ビット線３とビット
線４で基準電位に差がないことが望ましい。そのために
は、リファレンスセルキャパシタ１４の面積、容量絶縁
膜の厚さを一定にしなければならないという、きわめて
厳しい条件が付けられる。
【００１１】次に従来の半導体メモリ装置の動作につい
て、図２８の動作タイミング図、図２９のメモリセルキ
ャパシタの強誘電体膜のヒステリシス特性図、および図
３０のリファレンスセルキャパシタの強誘電体膜のヒス
テリシス特性図を参照しながら説明する。
て、図２８の動作タイミング図、図２９のメモリセルキ
ャパシタの強誘電体膜のヒステリシス特性図、および図
３０のリファレンスセルキャパシタの強誘電体膜のヒス
テリシス特性図を参照しながら説明する。
【００１２】図２９および図３０において、横軸はメモ
リセルキャパシタ１３にかかる電界を、縦軸はそのとき
の電荷量を示している。このように電界が０のときで
も、点Ｂ、点Ｅ、点Ｋ、および点Ｈのように残留分極が
残るので、電源をオフした後にも強誘電体キャパシタに
残った残留分極を不揮発性データとして利用し、不揮発
性半導体メモリ装置を実現している。なお、メモリセル
キャパシタ１３は、メモリセル８ａのデータが“１”で
ある場合には、図２９の点Ｂの状態にあり、メモリセル
８ａのデータが“０”である場合には、点Ｅの状態にあ
る。またリファレンスセルキャパシタ１４の初期状態
は、図３０の点Ｋの状態とする。
リセルキャパシタ１３にかかる電界を、縦軸はそのとき
の電荷量を示している。このように電界が０のときで
も、点Ｂ、点Ｅ、点Ｋ、および点Ｈのように残留分極が
残るので、電源をオフした後にも強誘電体キャパシタに
残った残留分極を不揮発性データとして利用し、不揮発
性半導体メモリ装置を実現している。なお、メモリセル
キャパシタ１３は、メモリセル８ａのデータが“１”で
ある場合には、図２９の点Ｂの状態にあり、メモリセル
８ａのデータが“０”である場合には、点Ｅの状態にあ
る。またリファレンスセルキャパシタ１４の初期状態
は、図３０の点Ｋの状態とする。
【００１３】次にメモリセル８ａのデータの読み出しに
ついて説明する。初期状態として、ビット線３，４、ワ
ード線１、リファレンスワード線２、セルプレート電極
５、およびリファレンスセルプレート電極６をそれぞれ
論理電圧“Ｌ”とする。その後、ビット線３，４をフロ
ーティング状態とする。次にワード線１、リファレンス
ワード線２、セルプレート電極５、およびリファレンス
セルプレート電極６を論理電圧“Ｈ”にする。ここで、
ＭＯＳトランジスタ１１，１２がオンするため、メモリ
セルキャパシタ１３およびリファレンスセルキャパシタ
１４に電界がかかり、メモリセル８ａのデータが“１”
である場合には、図２９の点Ｂの状態から点Ｄの状態に
なり、電荷Ｑ1がビット線３に読み出される。メモリセ
ル８ａのデータが“０”である場合には、図２９の点Ｅ
の状態から点Ｄの状態になり、電荷Ｑ0がビット線３に
読み出される。そして、メモリセル８ａのデータを読み
出したビット線３の電位とリファレンスセル９のデータ
を読み出したビット線４の電位との差をセンスアンプ７
で増幅し、メモリセル８ａのデータが読み出される。
ついて説明する。初期状態として、ビット線３，４、ワ
ード線１、リファレンスワード線２、セルプレート電極
５、およびリファレンスセルプレート電極６をそれぞれ
論理電圧“Ｌ”とする。その後、ビット線３，４をフロ
ーティング状態とする。次にワード線１、リファレンス
ワード線２、セルプレート電極５、およびリファレンス
セルプレート電極６を論理電圧“Ｈ”にする。ここで、
ＭＯＳトランジスタ１１，１２がオンするため、メモリ
セルキャパシタ１３およびリファレンスセルキャパシタ
１４に電界がかかり、メモリセル８ａのデータが“１”
である場合には、図２９の点Ｂの状態から点Ｄの状態に
なり、電荷Ｑ1がビット線３に読み出される。メモリセ
ル８ａのデータが“０”である場合には、図２９の点Ｅ
の状態から点Ｄの状態になり、電荷Ｑ0がビット線３に
読み出される。そして、メモリセル８ａのデータを読み
出したビット線３の電位とリファレンスセル９のデータ
を読み出したビット線４の電位との差をセンスアンプ７
で増幅し、メモリセル８ａのデータが読み出される。
【００１４】メモリセル８ａは、そのデータが“１”の
ときには、ビット線３が論理電圧“Ｈ”となり、セルプ
レート電極５が論理電圧“Ｈ”であり、メモリセルキャ
パシタ１３に電界がかからなくなるため、図２９で点Ｅ
の状態になる。その後、メモリセルキャパシタ１３のデ
ータの状態を図２９で点Ｂの状態に戻すために、セルプ
レート電極５の論理電圧を“Ｌ”とし、一度点Ａの状態
とした後にワード線１を論理電圧“Ｌ”にしている。ワ
ード線１を論理電圧“Ｌ”とすると、メモリセルキャパ
シタ１３には電界がかからなくなるため、図２９の点Ｂ
の状態に戻る。
ときには、ビット線３が論理電圧“Ｈ”となり、セルプ
レート電極５が論理電圧“Ｈ”であり、メモリセルキャ
パシタ１３に電界がかからなくなるため、図２９で点Ｅ
の状態になる。その後、メモリセルキャパシタ１３のデ
ータの状態を図２９で点Ｂの状態に戻すために、セルプ
レート電極５の論理電圧を“Ｌ”とし、一度点Ａの状態
とした後にワード線１を論理電圧“Ｌ”にしている。ワ
ード線１を論理電圧“Ｌ”とすると、メモリセルキャパ
シタ１３には電界がかからなくなるため、図２９の点Ｂ
の状態に戻る。
【００１５】同様に、メモリセル８ａのデータが“０”
のときには、ビット線３が論理電圧“Ｌ”となり、セル
プレート電極５が論理電圧“Ｈ”であり、メモリセルキ
ャパシタ１３は図２９で点Ｄの状態である。その後、セ
ルプレート電極５の論理電圧を“Ｌ”とすると、メモリ
セルキャパシタ１３には電界がかからなくなるため、図
２９で点Ｅの状態となる。その後、ワード線１を論理電
圧“Ｌ”とするが、メモリセルキャパシタ１３に電界が
かからない状態は変わらず、図２９の点Ｅの状態にあ
る。
のときには、ビット線３が論理電圧“Ｌ”となり、セル
プレート電極５が論理電圧“Ｈ”であり、メモリセルキ
ャパシタ１３は図２９で点Ｄの状態である。その後、セ
ルプレート電極５の論理電圧を“Ｌ”とすると、メモリ
セルキャパシタ１３には電界がかからなくなるため、図
２９で点Ｅの状態となる。その後、ワード線１を論理電
圧“Ｌ”とするが、メモリセルキャパシタ１３に電界が
かからない状態は変わらず、図２９の点Ｅの状態にあ
る。
【００１６】一方、リファレンスセル９は、メモリセル
８ａのデータが“１”のときは、ビット線４が論理電圧
“Ｌ”となり、セルプレート電極６は論理電圧“Ｈ”で
あるため、リファレンスセルキャパシタ１４は図３０で
点Ｊの状態にある。その後、リファレンスワード線２を
論理電圧“Ｌ”とすると同時に、リファレンスセルプレ
ート電極６の論理電圧を“Ｌ”にすると、リファレンス
セルキャパシタ１４に電界がかからない状態は変わら
ず、図３０の点Ｋの状態に戻る。
８ａのデータが“１”のときは、ビット線４が論理電圧
“Ｌ”となり、セルプレート電極６は論理電圧“Ｈ”で
あるため、リファレンスセルキャパシタ１４は図３０で
点Ｊの状態にある。その後、リファレンスワード線２を
論理電圧“Ｌ”とすると同時に、リファレンスセルプレ
ート電極６の論理電圧を“Ｌ”にすると、リファレンス
セルキャパシタ１４に電界がかからない状態は変わら
ず、図３０の点Ｋの状態に戻る。
【００１７】同様に、メモリセル８ａのデータがゼロの
ときは、ビット線４が論理電圧“Ｈ”となり、セルプレ
ート電極６は論理電圧“Ｈ”であるため、リファレンス
セルキャパシタ１４は図３０で点Ｋの状態にある。その
後、リファレンスワード線２を論理電圧“Ｌ”とすると
同時にリファレンスセルプレート電極６の論理電圧を
“Ｌ”にすると、リファレンスセルキャパシタ１４に電
界がかからない状態は変わらず、図３０の点Ｋの状態で
ある。
ときは、ビット線４が論理電圧“Ｈ”となり、セルプレ
ート電極６は論理電圧“Ｈ”であるため、リファレンス
セルキャパシタ１４は図３０で点Ｋの状態にある。その
後、リファレンスワード線２を論理電圧“Ｌ”とすると
同時にリファレンスセルプレート電極６の論理電圧を
“Ｌ”にすると、リファレンスセルキャパシタ１４に電
界がかからない状態は変わらず、図３０の点Ｋの状態で
ある。
【００１８】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、基準電位を発生するためのリファレンス
セル９が１個のＭＯＳトランジスタ１２と１個のリファ
レンスセルキャパシタ１４とで構成されているために、
強誘電体キャパシタの面積、容量絶縁膜の厚さなど寸法
上のばらつきによって基準電位が変動するという課題を
有していた。
来の構成では、基準電位を発生するためのリファレンス
セル９が１個のＭＯＳトランジスタ１２と１個のリファ
レンスセルキャパシタ１４とで構成されているために、
強誘電体キャパシタの面積、容量絶縁膜の厚さなど寸法
上のばらつきによって基準電位が変動するという課題を
有していた。
【００１９】また上記の従来の構成では、製造工程直後
の初期状態としてリファレンスセルキャパシタが図３０
の点Ｋの状態になるとは限らないために、初期状態がた
とえば図３０の点Ｈの状態にあると、１回目の読み出し
時に誤動作するという課題を有していた。
の初期状態としてリファレンスセルキャパシタが図３０
の点Ｋの状態になるとは限らないために、初期状態がた
とえば図３０の点Ｈの状態にあると、１回目の読み出し
時に誤動作するという課題を有していた。
【００２０】また上記の従来の構成では、メモリセルか
らデータを読み出し、センスアンプ７でビット線３に読
み出された電荷を増幅した後に、リファレンスワード線
２とリファレンスセルプレート電極６とを同時に論理電
圧“Ｌ”としているため、リファレンスワード線２の寄
生容量が大きく、リファレンスワード線２の立ち下がり
がリファレンスセルプレート電極６の立ち下がりより遅
い場合には、メモリセル８ａのデータが“０”のとき、
ビット線４が論理電圧“Ｈ”でリファレンスセルプレー
ト電極６の論理電圧“Ｌ”の状態が生じ、リファレンス
セルキャパシタ１４の状態は図３０の点Ｇとなる。その
後、リファレンスセルプレート電極６が論理電圧“Ｌ”
になれば、リファレンスセルキャパシタ１４の状態は図
３０の点Ｈとなり、リファレンスセルキャパシタ１４の
初期状態である図３０の点Ｋの状態にないため、次回の
メモリセル読み出し時に誤動作するという課題を有して
いた。
らデータを読み出し、センスアンプ７でビット線３に読
み出された電荷を増幅した後に、リファレンスワード線
２とリファレンスセルプレート電極６とを同時に論理電
圧“Ｌ”としているため、リファレンスワード線２の寄
生容量が大きく、リファレンスワード線２の立ち下がり
がリファレンスセルプレート電極６の立ち下がりより遅
い場合には、メモリセル８ａのデータが“０”のとき、
ビット線４が論理電圧“Ｈ”でリファレンスセルプレー
ト電極６の論理電圧“Ｌ”の状態が生じ、リファレンス
セルキャパシタ１４の状態は図３０の点Ｇとなる。その
後、リファレンスセルプレート電極６が論理電圧“Ｌ”
になれば、リファレンスセルキャパシタ１４の状態は図
３０の点Ｈとなり、リファレンスセルキャパシタ１４の
初期状態である図３０の点Ｋの状態にないため、次回の
メモリセル読み出し時に誤動作するという課題を有して
いた。
【００２１】またワード線１、リファレンスワード線
２、セルプレート電極５およびリファレンスセルプレー
ト電極６の立ち上がりと立ち下がりとが同時であるの
で、これらを駆動するために消費電力が集中するという
課題を有していた。
２、セルプレート電極５およびリファレンスセルプレー
ト電極６の立ち上がりと立ち下がりとが同時であるの
で、これらを駆動するために消費電力が集中するという
課題を有していた。
【００２２】本発明は上記従来の課題を解決するもの
で、正確な基準電位を発生する基準電位発生装置および
この基準電位発生装置を内蔵し、読み出したデータの
“１”、“０”を正確な基準電位によって判定すること
によって、つねに正しいデータを出力できる半導体メモ
リ装置を提供することを目的とする。
で、正確な基準電位を発生する基準電位発生装置および
この基準電位発生装置を内蔵し、読み出したデータの
“１”、“０”を正確な基準電位によって判定すること
によって、つねに正しいデータを出力できる半導体メモ
リ装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】この目的を達成するため
に本発明の基準電位発生装置は、２本の信号線と、この
２本の信号線に電位を付与するための電荷を供給する電
荷供給手段と、第１の制御信号によって電荷供給手段と
２本の信号線との間を接続し、２本の信号線にそれぞれ
電荷を供給する第１の接続手段と、第２の制御信号によ
って２本の信号線間を接続し、供給された電荷量と各信
号線の負荷容量とで決まる２本の信号線の電位を平均化
した後、２本の信号線間を切り離す第２の接続手段とを
備えた構成を有している。
に本発明の基準電位発生装置は、２本の信号線と、この
２本の信号線に電位を付与するための電荷を供給する電
荷供給手段と、第１の制御信号によって電荷供給手段と
２本の信号線との間を接続し、２本の信号線にそれぞれ
電荷を供給する第１の接続手段と、第２の制御信号によ
って２本の信号線間を接続し、供給された電荷量と各信
号線の負荷容量とで決まる２本の信号線の電位を平均化
した後、２本の信号線間を切り離す第２の接続手段とを
備えた構成を有している。
【００２４】また本発明の半導体メモリ装置は、メモリ
セルと、メモリセルからデータを読み出すためのビット
線と、基準電位発生手段と、メモリセルから読み出した
データと基準電位とを入力とし、その電位差を増幅して
出力する増幅器とを備えた構成を有している。
セルと、メモリセルからデータを読み出すためのビット
線と、基準電位発生手段と、メモリセルから読み出した
データと基準電位とを入力とし、その電位差を増幅して
出力する増幅器とを備えた構成を有している。
【００２５】
【作用】この構成によって、基準電位発生装置としてつ
ねに正確で安定した基準電位を発生させることが可能と
なり、さらにこのような基準電位発生装置を備えた半導
体メモリ装置では、メモリセルから読み出した電位と正
確な基準電位との電位差をセンスアンプで増幅すること
になり、データの正確な読み出しができる。
ねに正確で安定した基準電位を発生させることが可能と
なり、さらにこのような基準電位発生装置を備えた半導
体メモリ装置では、メモリセルから読み出した電位と正
確な基準電位との電位差をセンスアンプで増幅すること
になり、データの正確な読み出しができる。
【００２６】
【実施例】以下、本発明の基準電位発生装置の実施例に
ついて説明する。
ついて説明する。
【００２７】〔実施例１〕図１は本発明の第１の実施例
における基準電位発生装置の回路ブロック図である。図
１において、２１，２２は信号線、２３は電荷供給回
路、２４ａ，２４ｂは第１のスイッチ回路、２５は第２
のスイッチ回路である。
における基準電位発生装置の回路ブロック図である。図
１において、２１，２２は信号線、２３は電荷供給回
路、２４ａ，２４ｂは第１のスイッチ回路、２５は第２
のスイッチ回路である。
【００２８】まず、それぞれ第１のスイッチ回路２４
ａ，２４ｂを介して、電荷供給回路２３から電荷を信号
線２１，２２に付与した後、第１のスイッチ回路２４ａ
と第２のスイッチ回路２４ｂとを切断する。この段階
で、信号線２１と信号線２２の浮遊容量、および電気抵
抗値などが等しく、かつ電荷供給回路２３から同一量の
電荷が供給されておれば、信号線２１と信号線２２とに
は同じ電位が発生することになるが、浮遊容量、および
電気抵抗値などが異なれば、同一電荷量が供給されても
信号線間で電位が異なる。その場合、本実施例では第２
のスイッチ回路２５をオンして、信号線２１と信号線２
２とを電気的に短絡し、電荷を移動させて、両者の電位
を等しくしている。
ａ，２４ｂを介して、電荷供給回路２３から電荷を信号
線２１，２２に付与した後、第１のスイッチ回路２４ａ
と第２のスイッチ回路２４ｂとを切断する。この段階
で、信号線２１と信号線２２の浮遊容量、および電気抵
抗値などが等しく、かつ電荷供給回路２３から同一量の
電荷が供給されておれば、信号線２１と信号線２２とに
は同じ電位が発生することになるが、浮遊容量、および
電気抵抗値などが異なれば、同一電荷量が供給されても
信号線間で電位が異なる。その場合、本実施例では第２
のスイッチ回路２５をオンして、信号線２１と信号線２
２とを電気的に短絡し、電荷を移動させて、両者の電位
を等しくしている。
【００２９】また浮遊容量、および電気抵抗値などが等
しい信号線２１と信号線２２とに、電荷供給回路２３か
らそれぞれ異なる電荷量を供給した場合には、その電荷
量に比例した電位が各信号線に発生する。本実施例では
それらの電位を第２のスイッチ回路２５をオンすること
によって平均化して、ちょうど中間の電位を２本の信号
線に発生させている。ここで、第２のスイッチ回路２５
をオンする前に各信号線に発生していた異なる電位を比
較するのに、スイッチ回路２５をオンした後に発生する
平均化電位を基準にすれば、その基準電位が比較する電
位のちょうど中間電位であることからもっとも比較しや
すい基準電位となる。
しい信号線２１と信号線２２とに、電荷供給回路２３か
らそれぞれ異なる電荷量を供給した場合には、その電荷
量に比例した電位が各信号線に発生する。本実施例では
それらの電位を第２のスイッチ回路２５をオンすること
によって平均化して、ちょうど中間の電位を２本の信号
線に発生させている。ここで、第２のスイッチ回路２５
をオンする前に各信号線に発生していた異なる電位を比
較するのに、スイッチ回路２５をオンした後に発生する
平均化電位を基準にすれば、その基準電位が比較する電
位のちょうど中間電位であることからもっとも比較しや
すい基準電位となる。
【００３０】〔実施例２〕本発明の第２の実施例におけ
る半導体メモリ装置について、図面を参照しながら説明
する。
る半導体メモリ装置について、図面を参照しながら説明
する。
【００３１】図２は本発明の第２の実施例における半導
体メモリ装置の回路ブロック図である。図２において、
３０ａ，３０ｂ，３０ｃはメモリセル、３１は第１のビ
ット線、３２は第２のビット線、３３は第３のビット
線、３４は第４のビット線、３５ａ，３５ｂは電荷供給
回路、３６ａは電荷供給回路３５ａを第３のビット線３
３に接続するスイッチ素子、３６ｂは電荷供給回路３５
ｂを第４のビット線３４に接続するスイッチ素子、３７
は制御信号によって第３のビット線３３と第４のビット
線３４を接続するスイッチ素子、３８は第１のビット線
３１と第２のビット線３２の電位差を増幅する増幅器３
８である。
体メモリ装置の回路ブロック図である。図２において、
３０ａ，３０ｂ，３０ｃはメモリセル、３１は第１のビ
ット線、３２は第２のビット線、３３は第３のビット
線、３４は第４のビット線、３５ａ，３５ｂは電荷供給
回路、３６ａは電荷供給回路３５ａを第３のビット線３
３に接続するスイッチ素子、３６ｂは電荷供給回路３５
ｂを第４のビット線３４に接続するスイッチ素子、３７
は制御信号によって第３のビット線３３と第４のビット
線３４を接続するスイッチ素子、３８は第１のビット線
３１と第２のビット線３２の電位差を増幅する増幅器３
８である。
【００３２】なお、本実施例の半導体メモリセル装置に
おいて、第３のビット線３３、第４のビット線３４、電
荷供給回路３５ａ，３５ｂ、およびスイッチング素子３
６ａ，３６ｂ，３７で構成される部分が、実施例１の基
準電位発生装置に相当する基準電位発生手段である。
おいて、第３のビット線３３、第４のビット線３４、電
荷供給回路３５ａ，３５ｂ、およびスイッチング素子３
６ａ，３６ｂ，３７で構成される部分が、実施例１の基
準電位発生装置に相当する基準電位発生手段である。
【００３３】以上のように構成された半導体メモリ装置
について、以下にその動作について説明する。なお、メ
モリセル３０ａ〜３０ｃにはすでにデータが書き込まれ
ているものとする。
について、以下にその動作について説明する。なお、メ
モリセル３０ａ〜３０ｃにはすでにデータが書き込まれ
ているものとする。
【００３４】まず最初に、各ビット線３１〜３４を一定
の電位、たとえば接地電位にプリチャージする。次にス
イッチ素子３６ａ，３６ｂをオンにして電荷供給回路３
５ａ，３５ｂから第３のビット線３３、第４のビット線
３４にそれぞれ電荷を供給する。その結果、第３のビッ
ト線３３および第４のビット線３４の電位は、それぞれ
供給された電荷量と各ビット線の負荷容量で決まる値に
なる。次にスイッチ素子３６ａ，３６ｂをオフにし、ス
イッチ素子３７をオンにして第３のビット線３３と第４
のビット線３４の間で電荷の移動を生じさせる。この電
荷の移動は電荷量とビット線の負荷容量とで決まる電位
が等しくなる点で停止し、その結果、第３のビット線３
３と第４のビット線３４の電位は、スイッチング素子３
７をオンする前の各ビット線の電位の中間の電位に平均
化される。次にスイッチ素子３７をオフにする。ここで
ビット線３１，３３，３４の負荷容量をすべて等しくし
て、ビット線３３にはメモリセル３０ａからデータ
“０”を読み出すときの電荷量が供給され、ビット線３
４にはメモリセル３０ａからデータ“１”を読み出すと
きの電荷量が供給されれば、それらの中間の電位が発生
する。これを基準電位として以下のようにデータの読み
出しを行う。なお、スイッチ素子３６ａ，３６ｂとスイ
ッチ素子３７とをタイミングをずらせてオンにしている
が、同時にオンにしても支障はない。
の電位、たとえば接地電位にプリチャージする。次にス
イッチ素子３６ａ，３６ｂをオンにして電荷供給回路３
５ａ，３５ｂから第３のビット線３３、第４のビット線
３４にそれぞれ電荷を供給する。その結果、第３のビッ
ト線３３および第４のビット線３４の電位は、それぞれ
供給された電荷量と各ビット線の負荷容量で決まる値に
なる。次にスイッチ素子３６ａ，３６ｂをオフにし、ス
イッチ素子３７をオンにして第３のビット線３３と第４
のビット線３４の間で電荷の移動を生じさせる。この電
荷の移動は電荷量とビット線の負荷容量とで決まる電位
が等しくなる点で停止し、その結果、第３のビット線３
３と第４のビット線３４の電位は、スイッチング素子３
７をオンする前の各ビット線の電位の中間の電位に平均
化される。次にスイッチ素子３７をオフにする。ここで
ビット線３１，３３，３４の負荷容量をすべて等しくし
て、ビット線３３にはメモリセル３０ａからデータ
“０”を読み出すときの電荷量が供給され、ビット線３
４にはメモリセル３０ａからデータ“１”を読み出すと
きの電荷量が供給されれば、それらの中間の電位が発生
する。これを基準電位として以下のようにデータの読み
出しを行う。なお、スイッチ素子３６ａ，３６ｂとスイ
ッチ素子３７とをタイミングをずらせてオンにしている
が、同時にオンにしても支障はない。
【００３５】第１のビット線３１と第２のビット線３２
はともに接地電位にプリチャージされており、その状態
でメモリセル３０ａから第１のビット線３１へデータを
読み出す。また第３のビット線３３または第４のビット
線３４の電位は第２のビット線３２に転送される。増幅
器３８では、第１のビット線３１の電位が第２のビット
線３２の電位に比べて、高いか低いかを増幅して“１”
または“０”の信号として出力される。
はともに接地電位にプリチャージされており、その状態
でメモリセル３０ａから第１のビット線３１へデータを
読み出す。また第３のビット線３３または第４のビット
線３４の電位は第２のビット線３２に転送される。増幅
器３８では、第１のビット線３１の電位が第２のビット
線３２の電位に比べて、高いか低いかを増幅して“１”
または“０”の信号として出力される。
【００３６】このように本実施例では、データ“０”を
読み出したときのビット線の電位と“１”を読み出した
ときのビット線の電位のちょうど中間の基準電位を発生
させ、それと比較して読み出したデータの“１”、
“０”を判定するため、より正確なデータの読み出しが
可能となる。
読み出したときのビット線の電位と“１”を読み出した
ときのビット線の電位のちょうど中間の基準電位を発生
させ、それと比較して読み出したデータの“１”、
“０”を判定するため、より正確なデータの読み出しが
可能となる。
【００３７】なお、電荷供給回路３５ａ，３５ｂをキャ
パシタで、スイッチング素子３６ａ，３６ｂをＭＯＳト
ランジスタで構成した場合には次のようになる。
パシタで、スイッチング素子３６ａ，３６ｂをＭＯＳト
ランジスタで構成した場合には次のようになる。
【００３８】キャパシタにはあらかじめ電荷が蓄えられ
ており、キャパシタの両電極間に発生する電圧は、ＭＯ
Ｓトランジスタをオフにしておくことにより、保持され
ている。ＭＯＳトランジスタをオンにすることによりキ
ャパシタに蓄えられていた電荷がビット線に供給される
が、ビット線の電位とキャパシタの両電極間の電位とが
等しくなったところで、電荷の移動が停止し、ビット線
に電位が発生することになる。電荷供給以降の動作は前
に述べたとおりである。
ており、キャパシタの両電極間に発生する電圧は、ＭＯ
Ｓトランジスタをオフにしておくことにより、保持され
ている。ＭＯＳトランジスタをオンにすることによりキ
ャパシタに蓄えられていた電荷がビット線に供給される
が、ビット線の電位とキャパシタの両電極間の電位とが
等しくなったところで、電荷の移動が停止し、ビット線
に電位が発生することになる。電荷供給以降の動作は前
に述べたとおりである。
【００３９】また、メモリセル３０ａ〜３０ｃがキャパ
シタとＭＯＳトランジスタで構成され、かつ電荷供給回
路３５ａ，３５ｂを構成するキャパシタをメモリセル３
０ａ〜３０ｃのキャパシタと同一設計、同一容量のもの
とすれば、ビット線３３や３４にメモリセルからデータ
“０”または“１”を読み出すときの電荷を供給するの
に、メモリセルのキャパシタにデータ“０”または
“１”を書き込むのと同じ電荷量を電荷供給装置のキャ
パシタに蓄積すればよい。すなわち、電荷供給装置のキ
ャパシタに論理電圧“Ｈ”で書き込みを行い、もう一つ
のキャパシタに論理電圧“Ｌ”で書き込みを行って、そ
れぞれの電荷をビット線に供給して平均化すれば基準電
位を発生できる。
シタとＭＯＳトランジスタで構成され、かつ電荷供給回
路３５ａ，３５ｂを構成するキャパシタをメモリセル３
０ａ〜３０ｃのキャパシタと同一設計、同一容量のもの
とすれば、ビット線３３や３４にメモリセルからデータ
“０”または“１”を読み出すときの電荷を供給するの
に、メモリセルのキャパシタにデータ“０”または
“１”を書き込むのと同じ電荷量を電荷供給装置のキャ
パシタに蓄積すればよい。すなわち、電荷供給装置のキ
ャパシタに論理電圧“Ｈ”で書き込みを行い、もう一つ
のキャパシタに論理電圧“Ｌ”で書き込みを行って、そ
れぞれの電荷をビット線に供給して平均化すれば基準電
位を発生できる。
【００４０】また、製造上でキャパシタのでき具合に変
動が生じた場合でも、メモリセルと電荷供給装置のキャ
パシタとが同じ変動を受ければ、結果として基準電位は
データ“０”と“１”を読み出したときの中間の電位か
らずれない。それに対して、メモリセルと電荷供給装置
で異なるキャパシタを使用している場合には、製造上の
変動が与える影響も異なり、電荷の供給量のずれの差も
大きくなって、基準電位は中間点からずれてしまうこと
もある。
動が生じた場合でも、メモリセルと電荷供給装置のキャ
パシタとが同じ変動を受ければ、結果として基準電位は
データ“０”と“１”を読み出したときの中間の電位か
らずれない。それに対して、メモリセルと電荷供給装置
で異なるキャパシタを使用している場合には、製造上の
変動が与える影響も異なり、電荷の供給量のずれの差も
大きくなって、基準電位は中間点からずれてしまうこと
もある。
【００４１】また、メモリセル３０ａ，３０ｂ，３０ｃ
および電荷供給回路３５ａ，３５ｂを構成するキャパシ
タとして強誘電体膜を容量絶縁膜とする強誘電体キャパ
シタを用いた場合、上記の場合と同様に基準電位を発生
させてデータの読み出しができるとともに、強誘電体キ
ャパシタは自発分極によってデータを記憶するものであ
るから、不揮発性半導体メモリ装置を構成することがで
きる。
および電荷供給回路３５ａ，３５ｂを構成するキャパシ
タとして強誘電体膜を容量絶縁膜とする強誘電体キャパ
シタを用いた場合、上記の場合と同様に基準電位を発生
させてデータの読み出しができるとともに、強誘電体キ
ャパシタは自発分極によってデータを記憶するものであ
るから、不揮発性半導体メモリ装置を構成することがで
きる。
【００４２】〔実施例３〕本発明の第３の実施例におけ
る半導体メモリ装置について、図面を参照しながら説明
する。本実施例は、図２に示す第２の実施例において、
第２のビット線３２と第３のビット線３３とを共通に
し、その回路構成をより簡略化したものである。
る半導体メモリ装置について、図面を参照しながら説明
する。本実施例は、図２に示す第２の実施例において、
第２のビット線３２と第３のビット線３３とを共通に
し、その回路構成をより簡略化したものである。
【００４３】図３は本発明の第３の実施例における半導
体メモリ装置の回路ブロック図である。図３において、
４０ａ，４０ｂ，４０ｃはメモリセル、４１はメモリセ
ル４０ａ〜４０ｃからデータを読み出すための第１のビ
ット線、４２は第２のビット線、４３は第２のビット線
４２と対になって基準電位を発生させる第３のビット
線、４４ａ，４４ｂは電荷供給回路、４５ａ，４５ｂ，
４６はスイッチング素子、４７は第１のビット線４１と
第２のビット線４２が接続された増幅器である。
体メモリ装置の回路ブロック図である。図３において、
４０ａ，４０ｂ，４０ｃはメモリセル、４１はメモリセ
ル４０ａ〜４０ｃからデータを読み出すための第１のビ
ット線、４２は第２のビット線、４３は第２のビット線
４２と対になって基準電位を発生させる第３のビット
線、４４ａ，４４ｂは電荷供給回路、４５ａ，４５ｂ，
４６はスイッチング素子、４７は第１のビット線４１と
第２のビット線４２が接続された増幅器である。
【００４４】以上のように構成された半導体メモリ装置
について、以下にその動作について説明する。なお、メ
モリセル４０ａ〜４０ｂにはすでにデータが書き込まれ
ているものとして説明する。
について、以下にその動作について説明する。なお、メ
モリセル４０ａ〜４０ｂにはすでにデータが書き込まれ
ているものとして説明する。
【００４５】まず、第１のビット線４１、第２のビット
線４２および第３のビット線４３を一定の電位、たとえ
ば接地電位にプリチャージする。次に、スイッチ素子４
５ａ，４５ｂをオンにして、電荷供給回路４４ａおよび
電荷供給回路４４ｂから第２のビット線４２および第３
のビット線４３に電荷を供給する。その結果、第２のビ
ット線４２と第３のビット線４３の電位は、それぞれ供
給された電荷量と各ビット線の負荷容量とによって決ま
る値になる。次に、スイッチ素子４６をオンにすると、
第２のビット線４２と第３のビット線４３との間で電荷
の移動、再配分が行われ、その結果、第２のビット線４
２と第３のビット線４３の電位は、スイッチ素子４６を
オンする前の第２のビット線４２と第３のビット線４３
の電位の中間にある等しい電位に平均化される。その後
にスイッチ素子４６をオフにして、第２のビット線４２
と第３のビット線４３とを切り離す。なお、ここではス
イッチ素子４６とスイッチ素子４５ａ，４５ｂとは別々
にオンさせているが、同時にオンさせても支障はない。
これで第２のビット線４２に基準電位が発生したことに
なる。
線４２および第３のビット線４３を一定の電位、たとえ
ば接地電位にプリチャージする。次に、スイッチ素子４
５ａ，４５ｂをオンにして、電荷供給回路４４ａおよび
電荷供給回路４４ｂから第２のビット線４２および第３
のビット線４３に電荷を供給する。その結果、第２のビ
ット線４２と第３のビット線４３の電位は、それぞれ供
給された電荷量と各ビット線の負荷容量とによって決ま
る値になる。次に、スイッチ素子４６をオンにすると、
第２のビット線４２と第３のビット線４３との間で電荷
の移動、再配分が行われ、その結果、第２のビット線４
２と第３のビット線４３の電位は、スイッチ素子４６を
オンする前の第２のビット線４２と第３のビット線４３
の電位の中間にある等しい電位に平均化される。その後
にスイッチ素子４６をオフにして、第２のビット線４２
と第３のビット線４３とを切り離す。なお、ここではス
イッチ素子４６とスイッチ素子４５ａ，４５ｂとは別々
にオンさせているが、同時にオンさせても支障はない。
これで第２のビット線４２に基準電位が発生したことに
なる。
【００４６】次に、第１のビット線４１にメモリセル４
０ａに記憶されているデータを読み出すが、このステッ
プはメモリセル４０ａから電荷を読み出す方法で行われ
る。第１のビット線４１の電位は、読み出した電荷量と
第１のビット線４１の負荷容量によって決まる値にな
る。
０ａに記憶されているデータを読み出すが、このステッ
プはメモリセル４０ａから電荷を読み出す方法で行われ
る。第１のビット線４１の電位は、読み出した電荷量と
第１のビット線４１の負荷容量によって決まる値にな
る。
【００４７】ここで、第２のビット線４２と第３のビッ
ト線４３の負荷容量とそれぞれに供給する電荷量を調整
することによって、たとえば第２のビット線４２と第３
のビット線４３との間での電荷量の移動、再配分によっ
て発生させる基準電位として、“０”が記憶されている
メモリセルのデータを読み出したときの第１のビット線
４１の電位と、“１”が記憶されているメモリセルのデ
ータを読み出したときの第１のビット線の電位との中間
の値になるように調整でき、第２のビット線４２に発生
する基準電位と第１のビット線４１の電位の差を増幅器
４７で増幅することによって、半導体メモリ装置からデ
ータを出力することができる。
ト線４３の負荷容量とそれぞれに供給する電荷量を調整
することによって、たとえば第２のビット線４２と第３
のビット線４３との間での電荷量の移動、再配分によっ
て発生させる基準電位として、“０”が記憶されている
メモリセルのデータを読み出したときの第１のビット線
４１の電位と、“１”が記憶されているメモリセルのデ
ータを読み出したときの第１のビット線の電位との中間
の値になるように調整でき、第２のビット線４２に発生
する基準電位と第１のビット線４１の電位の差を増幅器
４７で増幅することによって、半導体メモリ装置からデ
ータを出力することができる。
【００４８】以上のように本実施例では、第２の実施例
に比べて簡略化した回路ではあるが、同様にメモリセル
からデータをビット線に読み出した電位を、データ
“０”と“１”とをビット線に読み出したときの中間の
電位と比較できるため、より正確なデータの読み出しが
できる。
に比べて簡略化した回路ではあるが、同様にメモリセル
からデータをビット線に読み出した電位を、データ
“０”と“１”とをビット線に読み出したときの中間の
電位と比較できるため、より正確なデータの読み出しが
できる。
【００４９】〔実施例４〕本発明の第４の実施例におけ
る半導体メモリ装置について、図面を参照しながら説明
する。本実施例は、図３に示す第３の実施例を基本にし
て、より拡張させたものであり、図３に示す第１のビッ
ト線４１を複数本にした場合に相当する。
る半導体メモリ装置について、図面を参照しながら説明
する。本実施例は、図３に示す第３の実施例を基本にし
て、より拡張させたものであり、図３に示す第１のビッ
ト線４１を複数本にした場合に相当する。
【００５０】図４は本発明の第４の実施例における半導
体メモリ装置の回路構成図、図５は同半導体装置の動作
を説明するタイミング図である。図４において、ＢＬ
0，／ＢＬ0、ＢＬ1，／ＢＬ1はメモリセルのビット線で
あり、ビット線／ＢＬ0はメモリセルからデータを読み
出す際にビット線ＢＬ0とは逆の論理電圧になるビット
線を表している（以下、逆の論理電圧になるビット線に
は符号の前に／を付けて表す）。ＣＰ0，ＣＰ1はビット
線とは平行に配置されたセルプレート電極、ＷＬ0，Ｗ
Ｌ1，ＷＬ2，ＷＬ3はメモリセルのワード線、ＳＡ0はセ
ンスアンプ、Ｃ00，Ｃ10，Ｃ20，Ｃ30，Ｃ01，Ｃ11，Ｃ
21，Ｃ31はメモリセル強誘電体キャパシタ、Ｑn00，Ｑn
10，Ｑn20，Ｑn30，Ｑn01，Ｑn11，Ｑn21，Ｑn31はメモ
リセルを構成するＭＯＳトランジスタ、Ｑn00CG，Ｑn01
CG，Ｑn02CG，Ｑn03CGは複数のビット線を選択してセン
スアンプＳＡ0と接続するＭＯＳトランジスタ、ＣＧ0，
ＣＧ1，ＣＧ2，ＣＧ3はメモリセルのコラムを選択する
コラムゲート信号、ＤＢＬ，／ＤＢＬは基準電位を発生
するためのリファレンスセルのビット線、ＤＣＰ0はリ
ファレンスセルのセルプレート電極、ＤＷＬ0，ＤＷＬ1
はリファレンスセルのワード線、ＢＥＱはビット線イコ
ライズ信号（以下イコライズ信号という）、Ｃ00D，Ｃ1
0Dはリファレンスセル強誘電体キャパシタ、Ｑn00D，Ｑ
n01Dはリファレンスセルを構成するＭＯＳトランジス
タ、ＱnBEQDはイコライズ信号ＢＥＱによってビット線
ＤＢＬとビット線／ＤＢＬとを接続または非接続にする
ＭＯＳトランジスタ、ＤＣＧ0，ＤＣＧ1はリファレンス
セルのコラムを選択するコラムゲート信号、Ｑn00DCG，
Ｑn01DCGはリファレンスセルのビット線を選択してセン
スアンプＳＡ0に接続するＭＯＳトランジスタ、ＧＢ
Ｌ，／ＧＢＬはグローバルビット線、ＢＰはビット線Ｇ
ＢＬとビット線／ＧＢＬとを接地電位に揃えるためのビ
ット線プリチャージ信号（以下プリチャージ信号とい
う）、Ｑn00BP，Ｑn10BPはビット線ＧＢＬとビット線／
ＧＢＬを接地電位に揃えるためのＭＯＳトランジスタ、
Ｖssは接地電位、ＳＡＥはセンスアンプの作動、非作動
の制御信号（以下センスアンプ制御信号という）であ
る。
体メモリ装置の回路構成図、図５は同半導体装置の動作
を説明するタイミング図である。図４において、ＢＬ
0，／ＢＬ0、ＢＬ1，／ＢＬ1はメモリセルのビット線で
あり、ビット線／ＢＬ0はメモリセルからデータを読み
出す際にビット線ＢＬ0とは逆の論理電圧になるビット
線を表している（以下、逆の論理電圧になるビット線に
は符号の前に／を付けて表す）。ＣＰ0，ＣＰ1はビット
線とは平行に配置されたセルプレート電極、ＷＬ0，Ｗ
Ｌ1，ＷＬ2，ＷＬ3はメモリセルのワード線、ＳＡ0はセ
ンスアンプ、Ｃ00，Ｃ10，Ｃ20，Ｃ30，Ｃ01，Ｃ11，Ｃ
21，Ｃ31はメモリセル強誘電体キャパシタ、Ｑn00，Ｑn
10，Ｑn20，Ｑn30，Ｑn01，Ｑn11，Ｑn21，Ｑn31はメモ
リセルを構成するＭＯＳトランジスタ、Ｑn00CG，Ｑn01
CG，Ｑn02CG，Ｑn03CGは複数のビット線を選択してセン
スアンプＳＡ0と接続するＭＯＳトランジスタ、ＣＧ0，
ＣＧ1，ＣＧ2，ＣＧ3はメモリセルのコラムを選択する
コラムゲート信号、ＤＢＬ，／ＤＢＬは基準電位を発生
するためのリファレンスセルのビット線、ＤＣＰ0はリ
ファレンスセルのセルプレート電極、ＤＷＬ0，ＤＷＬ1
はリファレンスセルのワード線、ＢＥＱはビット線イコ
ライズ信号（以下イコライズ信号という）、Ｃ00D，Ｃ1
0Dはリファレンスセル強誘電体キャパシタ、Ｑn00D，Ｑ
n01Dはリファレンスセルを構成するＭＯＳトランジス
タ、ＱnBEQDはイコライズ信号ＢＥＱによってビット線
ＤＢＬとビット線／ＤＢＬとを接続または非接続にする
ＭＯＳトランジスタ、ＤＣＧ0，ＤＣＧ1はリファレンス
セルのコラムを選択するコラムゲート信号、Ｑn00DCG，
Ｑn01DCGはリファレンスセルのビット線を選択してセン
スアンプＳＡ0に接続するＭＯＳトランジスタ、ＧＢ
Ｌ，／ＧＢＬはグローバルビット線、ＢＰはビット線Ｇ
ＢＬとビット線／ＧＢＬとを接地電位に揃えるためのビ
ット線プリチャージ信号（以下プリチャージ信号とい
う）、Ｑn00BP，Ｑn10BPはビット線ＧＢＬとビット線／
ＧＢＬを接地電位に揃えるためのＭＯＳトランジスタ、
Ｖssは接地電位、ＳＡＥはセンスアンプの作動、非作動
の制御信号（以下センスアンプ制御信号という）であ
る。
【００５１】上記の構成において、たとえば１個のメモ
リセルは、メモリセルキャパシタＣ00，Ｃ10とＭＯＳト
ランジスタＱn00，Ｑn10とで構成される。基準電位を発
生するためのリファレンスセルは、リファレンスセルキ
ャパシタＣ00D，Ｃ10DとＭＯＳトランジスタＱn00D，Ｑ
n10Dとで構成される。また、上記の構成において、セル
プレート電極ＣＰ0がビット線に平行に走っているの
は、センスアンプＳＡ0が一つであるので、あるワード
線で選択された複数のメモリセルのうち所定のメモリセ
ルのみを動作させるためである。
リセルは、メモリセルキャパシタＣ00，Ｃ10とＭＯＳト
ランジスタＱn00，Ｑn10とで構成される。基準電位を発
生するためのリファレンスセルは、リファレンスセルキ
ャパシタＣ00D，Ｃ10DとＭＯＳトランジスタＱn00D，Ｑ
n10Dとで構成される。また、上記の構成において、セル
プレート電極ＣＰ0がビット線に平行に走っているの
は、センスアンプＳＡ0が一つであるので、あるワード
線で選択された複数のメモリセルのうち所定のメモリセ
ルのみを動作させるためである。
【００５２】以上のように構成された半導体メモリ装置
について、以下にその動作について図５を参照しながら
説明する。なお、前提としてメモリセルキャパシタＣ00
にはデータ“１”が、メモリセルキャパシタＣ10にはデ
ータ“０”が、またリファレンスセルキャパシタＣ00D
にはデータ“１”が、リファレンスセルキャパシタＣ10
Dにはデータ“０”がそれぞれあらかじめ書き込まれて
いるものとする。
について、以下にその動作について図５を参照しながら
説明する。なお、前提としてメモリセルキャパシタＣ00
にはデータ“１”が、メモリセルキャパシタＣ10にはデ
ータ“０”が、またリファレンスセルキャパシタＣ00D
にはデータ“１”が、リファレンスセルキャパシタＣ10
Dにはデータ“０”がそれぞれあらかじめ書き込まれて
いるものとする。
【００５３】まず、イコライズ信号ＢＥＱとプリチャー
ジ信号ＢＰを論理電圧“Ｈ”にして、ＭＯＳトランジス
タＱnBEQD，Ｑn00BP，Ｑn10BPをオンし、グローバルビ
ット線ＧＢＬ，／ＧＢＬを接地電位とにした後、プリチ
ャージ信号ＢＰを論理電圧“Ｌ”にしてグローバルビッ
ト線ＧＢＬと同／ＧＢＬとを切り離す。
ジ信号ＢＰを論理電圧“Ｈ”にして、ＭＯＳトランジス
タＱnBEQD，Ｑn00BP，Ｑn10BPをオンし、グローバルビ
ット線ＧＢＬ，／ＧＢＬを接地電位とにした後、プリチ
ャージ信号ＢＰを論理電圧“Ｌ”にしてグローバルビッ
ト線ＧＢＬと同／ＧＢＬとを切り離す。
【００５４】この状態でコラムゲート信号ＣＧ0，ＤＣ
Ｇ0を論理電圧“Ｈ”にして、ＭＯＳトランジスタＱn00
CG，Ｑn00DCGをオンすることによって、ビット線ＢＬ
0，／ＤＢＬが接地電位になる。次に、ワード線ＷＬ0，
ＤＷＬ0，ＤＷＬ1、およびセルプレート電極ＣＰ0，Ｄ
ＣＰ0をそれぞれ論理電圧“Ｈ”にすることにより、ビ
ット線ＢＬ0にはメモリセルキャパシタＣ00からデータ
“１”が読み出され、またビット線／ＤＢＬにはデータ
“１”が、ビット線ＤＢＬにはデータ“０”がそれぞれ
読み出される。このとき、ＭＯＳトランジスタＱnBEQD
がオンしており、ビット線ＤＢＬとビット線／ＤＢＬの
電位が平均化され、その平均化された電位、すなわち基
準電位がそれぞれのビット線に現れる。
Ｇ0を論理電圧“Ｈ”にして、ＭＯＳトランジスタＱn00
CG，Ｑn00DCGをオンすることによって、ビット線ＢＬ
0，／ＤＢＬが接地電位になる。次に、ワード線ＷＬ0，
ＤＷＬ0，ＤＷＬ1、およびセルプレート電極ＣＰ0，Ｄ
ＣＰ0をそれぞれ論理電圧“Ｈ”にすることにより、ビ
ット線ＢＬ0にはメモリセルキャパシタＣ00からデータ
“１”が読み出され、またビット線／ＤＢＬにはデータ
“１”が、ビット線ＤＢＬにはデータ“０”がそれぞれ
読み出される。このとき、ＭＯＳトランジスタＱnBEQD
がオンしており、ビット線ＤＢＬとビット線／ＤＢＬの
電位が平均化され、その平均化された電位、すなわち基
準電位がそれぞれのビット線に現れる。
【００５５】したがって、グローバルビット線ＧＢＬに
はデータ“１”に対応する電位が、グローバルビット線
／ＧＢＬにはデータ“０”と“１”の平均に対応する電
位がそれぞれ読み出され、これらの電位の差がセンスア
ンプＳＡ0で増幅されて出力される。
はデータ“１”に対応する電位が、グローバルビット線
／ＧＢＬにはデータ“０”と“１”の平均に対応する電
位がそれぞれ読み出され、これらの電位の差がセンスア
ンプＳＡ0で増幅されて出力される。
【００５６】次に再書き込みに移るのであるが、センス
アンプＳＡ0からグローバルビット線ＧＢＬにはデータ
“１”が、グローバルビット線／ＧＢＬにはデータ
“０”がそれぞれ戻される。このとき、セルプレートＣ
Ｐ0を論理電圧“Ｌ”に、ワード線ＷＬ0を論理電圧
“Ｈ”にすることにより、メモリセルキャパシタＣ00に
データ“１”を再書き込みできる。また、ＭＯＳトラン
ジスタＱn00DCGはオンしており、コラムゲート信号ＤＣ
Ｇ1を論理電圧“Ｈ”にしてＭＯＳトランジスタＱn01DC
Gをオンにすると、リファレンスセルキャパシタＣ00Dに
はグローバルビット線／ＧＢＬおよびビット線／ＤＢＬ
を介してデータ“０”が再書き込みされ、リファレンス
セルキャパシタＣ01Dにはグローバルビット線ＧＢＬお
よびビット線ＤＢＬを介してデータ“１”が再書き込み
される。
アンプＳＡ0からグローバルビット線ＧＢＬにはデータ
“１”が、グローバルビット線／ＧＢＬにはデータ
“０”がそれぞれ戻される。このとき、セルプレートＣ
Ｐ0を論理電圧“Ｌ”に、ワード線ＷＬ0を論理電圧
“Ｈ”にすることにより、メモリセルキャパシタＣ00に
データ“１”を再書き込みできる。また、ＭＯＳトラン
ジスタＱn00DCGはオンしており、コラムゲート信号ＤＣ
Ｇ1を論理電圧“Ｈ”にしてＭＯＳトランジスタＱn01DC
Gをオンにすると、リファレンスセルキャパシタＣ00Dに
はグローバルビット線／ＧＢＬおよびビット線／ＤＢＬ
を介してデータ“０”が再書き込みされ、リファレンス
セルキャパシタＣ01Dにはグローバルビット線ＧＢＬお
よびビット線ＤＢＬを介してデータ“１”が再書き込み
される。
【００５７】なお、本実施例では再書き込みをセンスア
ンプＳＡ0に接続されたビット線対のデータを用いて行
っているが、再書き込み専用回路から行ってもよい。
ンプＳＡ0に接続されたビット線対のデータを用いて行
っているが、再書き込み専用回路から行ってもよい。
【００５８】以上のように、本実施例ではマトリックス
状に配置されたメモリセルと基準電位を発生させるリフ
ァレンスセルとの組み合わせを簡略化した回路構成によ
って実現しているが、基準電位として“０”と“１”の
平均に対応する電位を発生させ、その基準電位と読み出
したデータとの電位差をセンスアンプＳＡ0で増幅する
点に関しては上記他の実施例と同じであり、同様に正確
なデータの読み出しとメモリセルへの再書き込みができ
る。
状に配置されたメモリセルと基準電位を発生させるリフ
ァレンスセルとの組み合わせを簡略化した回路構成によ
って実現しているが、基準電位として“０”と“１”の
平均に対応する電位を発生させ、その基準電位と読み出
したデータとの電位差をセンスアンプＳＡ0で増幅する
点に関しては上記他の実施例と同じであり、同様に正確
なデータの読み出しとメモリセルへの再書き込みができ
る。
【００５９】〔実施例５〕本発明の第５の実施例におけ
る半導体メモリ装置について、図面を参照しながら説明
する。本実施例は、図２に示す第２の実施例を基本にし
て、拡張させたものである。その基本形は、第１のビッ
ト線３１と第２のビット線３２とからなるビット線対を
２組配置し、そのビット線対の間に基準電位発生手段を
設けたものである。
る半導体メモリ装置について、図面を参照しながら説明
する。本実施例は、図２に示す第２の実施例を基本にし
て、拡張させたものである。その基本形は、第１のビッ
ト線３１と第２のビット線３２とからなるビット線対を
２組配置し、そのビット線対の間に基準電位発生手段を
設けたものである。
【００６０】図６は本発明の第５の実施例における半導
体メモリ装置の回路構成図、図７は同半導体メモリ装置
の動作タイミングを示す図である。図６において、ＷＬ
0，ＷＬ1，ＷＬ2，ＷＬ3はワード線、ＣＰ0，ＣＰ2はメ
モリセルのセルプレート電極、ＢＬ0，／ＢＬ0、ＢＬ
1，／ＢＬ1、ＢＬ2，／ＢＬ2、ＢＬ3，／ＢＬ3はビット
線、ＤＷＬ0，ＤＷＬ1は基準電位を発生させるためのリ
ファレンスセルのワード線、ＤＣＰ0はリファレンスセ
ルのセルプレート電極、ＢＥＱ0，ＢＥＱ1はビット線対
間でビット線同士を電気的に接続、非接続にするための
ビット線イコライズ信号、ＢＰ0，ＢＰ1はデータを読み
出す前に一度ビット線の電位を論理電圧“Ｌ”に揃える
ためのプリチャージ信号、Ｖccは電源電位、Ｖssは接地
電位、ＤＰ0，ＤＰ1はリファレンスセルキャパシタにデ
ータを書き込むためのデータプリチャージ信号、ＳＡ
0，ＳＡ1はセンスアンプ、ＳＡＥはセンスアンプ制御信
号である。
体メモリ装置の回路構成図、図７は同半導体メモリ装置
の動作タイミングを示す図である。図６において、ＷＬ
0，ＷＬ1，ＷＬ2，ＷＬ3はワード線、ＣＰ0，ＣＰ2はメ
モリセルのセルプレート電極、ＢＬ0，／ＢＬ0、ＢＬ
1，／ＢＬ1、ＢＬ2，／ＢＬ2、ＢＬ3，／ＢＬ3はビット
線、ＤＷＬ0，ＤＷＬ1は基準電位を発生させるためのリ
ファレンスセルのワード線、ＤＣＰ0はリファレンスセ
ルのセルプレート電極、ＢＥＱ0，ＢＥＱ1はビット線対
間でビット線同士を電気的に接続、非接続にするための
ビット線イコライズ信号、ＢＰ0，ＢＰ1はデータを読み
出す前に一度ビット線の電位を論理電圧“Ｌ”に揃える
ためのプリチャージ信号、Ｖccは電源電位、Ｖssは接地
電位、ＤＰ0，ＤＰ1はリファレンスセルキャパシタにデ
ータを書き込むためのデータプリチャージ信号、ＳＡ
0，ＳＡ1はセンスアンプ、ＳＡＥはセンスアンプ制御信
号である。
【００６１】次に本実施例の基本構成について、ビット
線ＢＬ0，／ＢＬ0からなるビット線対に着目して説明す
る。
線ＢＬ0，／ＢＬ0からなるビット線対に着目して説明す
る。
【００６２】メモリセルはメモリセルキャパシタＣ00〜
Ｃ30とＭＯＳトランジスタＱn00〜Ｑn30との組合せで構
成され、ＭＯＳトランジスタＱn00のドレインはビット
線ＢＬ0に、ゲートはワード線ＷＬ0に、ソースはメモリ
セルキャパシタＣ00の第１の電極にそれぞれ接続されて
おり、メモリセルキャパシタＣ00の第２の電極はセルプ
レート電極ＣＰ0に接続されている。他のＭＯＳトラン
ジスタおよびメモリセルキャパシタも同様にして接続さ
れてメモリセルを構成している。
Ｃ30とＭＯＳトランジスタＱn00〜Ｑn30との組合せで構
成され、ＭＯＳトランジスタＱn00のドレインはビット
線ＢＬ0に、ゲートはワード線ＷＬ0に、ソースはメモリ
セルキャパシタＣ00の第１の電極にそれぞれ接続されて
おり、メモリセルキャパシタＣ00の第２の電極はセルプ
レート電極ＣＰ0に接続されている。他のＭＯＳトラン
ジスタおよびメモリセルキャパシタも同様にして接続さ
れてメモリセルを構成している。
【００６３】リファレンスセルもメモリセルと同様に、
リファレンスセルキャパシタＣ00D，Ｃ10DとＭＯＳトラ
ンジスタＱn00D，Ｑn10Dとの組合せで構成され、ＭＯＳ
トランジスタＱn00Dのドレインはビット線ＢＬ0に、ゲ
ートはリファレンスセルのワード線ＤＷＬ0に、ソース
はリファレンスセルキャパシタＣ00Dの第１の電極にそ
れぞれ接続されており、リファレンスセルキャパシタＣ
00Dの第２の電極はセルプレート電極ＤＣＰ0に接続され
ている。他のＭＯＳトランジスタおよびメモリセルキャ
パシタも同様にして接続されて、リファレンスセルを構
成している。
リファレンスセルキャパシタＣ00D，Ｃ10DとＭＯＳトラ
ンジスタＱn00D，Ｑn10Dとの組合せで構成され、ＭＯＳ
トランジスタＱn00Dのドレインはビット線ＢＬ0に、ゲ
ートはリファレンスセルのワード線ＤＷＬ0に、ソース
はリファレンスセルキャパシタＣ00Dの第１の電極にそ
れぞれ接続されており、リファレンスセルキャパシタＣ
00Dの第２の電極はセルプレート電極ＤＣＰ0に接続され
ている。他のＭＯＳトランジスタおよびメモリセルキャ
パシタも同様にして接続されて、リファレンスセルを構
成している。
【００６４】またビット線ＢＬ0，／ＢＬ0はセンスアン
プＳＡ0に接続されており、センスアンプＳＡ0はセンス
アンプ制御信号ＳＡＥ0で制御され、ＳＡＥ0が論理電圧
“Ｈ”のときに動作する。ビット線ＢＬ0は、ゲートが
プリチャージ信号ＢＰ0によって制御されるＭＯＳトラ
ンジスタＱn00BPを介して接地電位Ｖssに、またビット
線／ＢＬ0は、ゲートがプリチャージ信号ＢＰ1によって
制御されるＭＯＳトランジスタＱn10BPを介して接地電
位Ｖssにそれぞれ接続されている。
プＳＡ0に接続されており、センスアンプＳＡ0はセンス
アンプ制御信号ＳＡＥ0で制御され、ＳＡＥ0が論理電圧
“Ｈ”のときに動作する。ビット線ＢＬ0は、ゲートが
プリチャージ信号ＢＰ0によって制御されるＭＯＳトラ
ンジスタＱn00BPを介して接地電位Ｖssに、またビット
線／ＢＬ0は、ゲートがプリチャージ信号ＢＰ1によって
制御されるＭＯＳトランジスタＱn10BPを介して接地電
位Ｖssにそれぞれ接続されている。
【００６５】本実施例における半導体メモリ装置は、以
上のビット線対が複数個配置されており、そのビット線
対の間がイコライズ信号ＢＥＱ0または同ＢＥＱ1によっ
て制御されるＭＯＳトランジスタＱn0EQ，Ｑn1EQにより
接続されている。
上のビット線対が複数個配置されており、そのビット線
対の間がイコライズ信号ＢＥＱ0または同ＢＥＱ1によっ
て制御されるＭＯＳトランジスタＱn0EQ，Ｑn1EQにより
接続されている。
【００６６】以上のように構成された本実施例の動作に
ついて、図６および図７を参照しながら、ビット線ＢＬ
1，／ＢＬ1、ＢＬ2，／ＢＬ2に着目して説明する。な
お、前提としてメモリセルキャパシタＣ11にはデータ
“１”が、メモリセルキャパシタＣ12にはデータ“０”
が、またリファレンスセルキャパシタＣ01Dにはデータ
“１”が、リファレンスセルキャパシタＣ02Dにはデー
タ“０”がそれぞれあらかじめ書き込まれているものと
する。
ついて、図６および図７を参照しながら、ビット線ＢＬ
1，／ＢＬ1、ＢＬ2，／ＢＬ2に着目して説明する。な
お、前提としてメモリセルキャパシタＣ11にはデータ
“１”が、メモリセルキャパシタＣ12にはデータ“０”
が、またリファレンスセルキャパシタＣ01Dにはデータ
“１”が、リファレンスセルキャパシタＣ02Dにはデー
タ“０”がそれぞれあらかじめ書き込まれているものと
する。
【００６７】初期状態では、ワード線ＷＬ0，ＷＬ1、セ
ルプレート電極ＣＰ0、リファレンスセルのワード線Ｄ
ＷＬ0，ＤＷＬ1、リファレンスセルのプレート電極ＤＣ
Ｐ0、データプリチャージ信号ＤＰ0，ＤＰ1、およびセ
ンスアンプ制御信号ＳＡＥ0は論理電圧“Ｌ”に、イコ
ライズ信号ＢＥＱ0，ＢＥＱ1、およびプリチャージ信号
ＢＰ0，ＢＰ1は論理電圧“Ｈ”にある。
ルプレート電極ＣＰ0、リファレンスセルのワード線Ｄ
ＷＬ0，ＤＷＬ1、リファレンスセルのプレート電極ＤＣ
Ｐ0、データプリチャージ信号ＤＰ0，ＤＰ1、およびセ
ンスアンプ制御信号ＳＡＥ0は論理電圧“Ｌ”に、イコ
ライズ信号ＢＥＱ0，ＢＥＱ1、およびプリチャージ信号
ＢＰ0，ＢＰ1は論理電圧“Ｈ”にある。
【００６８】まずイコライズ信号ＢＥＱ1、およびプリ
チャージ信号ＢＰ0，ＢＰ1を論理電圧“Ｌ”にし、セル
プレート電極ＣＰ0、ワード線ＷＬ1、リファレンスワー
ド線ＤＷＬ0、およびリファレンスセルプレート電極Ｄ
ＣＰ0を論理電圧“Ｈ”にすると、ＭＯＳトランジスタ
Ｑn10，Ｑn11，Ｑn12，Ｑn13および同Ｑn00D，Ｑn01D，
Ｑn02D，Ｑn03Dがオンする。したがって、ビット線／Ｂ
Ｌ1にはメモリセルキャパシタＣ11からデータ“１”
が、ビット線／ＢＬ2にはメモリセルキャパシタＣ12か
らデータ“０”がそれぞれ読み出され、ビット線ＢＬ1
にはリファレンスセルキャパシタＣ01Dからデータ
“１”が、ビット線ＢＬ2にはリファレンスセルキャパ
シタＣ02Dからデータ“０”がそれぞれ読み出される。
チャージ信号ＢＰ0，ＢＰ1を論理電圧“Ｌ”にし、セル
プレート電極ＣＰ0、ワード線ＷＬ1、リファレンスワー
ド線ＤＷＬ0、およびリファレンスセルプレート電極Ｄ
ＣＰ0を論理電圧“Ｈ”にすると、ＭＯＳトランジスタ
Ｑn10，Ｑn11，Ｑn12，Ｑn13および同Ｑn00D，Ｑn01D，
Ｑn02D，Ｑn03Dがオンする。したがって、ビット線／Ｂ
Ｌ1にはメモリセルキャパシタＣ11からデータ“１”
が、ビット線／ＢＬ2にはメモリセルキャパシタＣ12か
らデータ“０”がそれぞれ読み出され、ビット線ＢＬ1
にはリファレンスセルキャパシタＣ01Dからデータ
“１”が、ビット線ＢＬ2にはリファレンスセルキャパ
シタＣ02Dからデータ“０”がそれぞれ読み出される。
【００６９】一方、イコライズ信号ＢＥＱ0は論理電圧
“Ｈ”にあるためＭＯＳトランジスタＱn1EQはオンし、
ビット線ＢＬ1とビット線ＢＬ2とが短絡されて、その電
位が平均化されて両ビット線に基準電位が発生する。次
に、イコライズ信号ＢＥＱ0を論理電圧“Ｌ”にし、セ
ンスアンプ制御信号ＳＡＥ0を論理電圧“Ｈ”にしてセ
ンスアンプＳＡ0〜ＳＡ3を動作させると、ビット線／Ｂ
Ｌ1とビット線ＢＬ1の電位差がセンスアンプＳＡ1で増
幅され、ビット線ＢＬ2とビット線／ＢＬ2の電位差がセ
ンスアンプＳＡ2で増幅される。そして、センスアンプ
からそれぞれのビット線を介して、メモリセルキャパシ
タにデータの再書き込みがなされ、イコライズ信号ＢＥ
Ｑ0，ＢＥＱ1、プリチャージ信号ＢＰ0，ＢＰ1を論理電
圧“Ｈ”にして、初期状態に戻る。なお、ワード線ＷＬ
1を論理電圧“Ｌ”にした後プリチャージ信号ＤＰ0を論
理電圧“Ｈ”にしてＭＯＳトランジスタＱn00DP，Ｑn01
DP，Ｑn02DP，Ｑn03DPをオンし、リファレンスセルキャ
パシタＣ00D，Ｃ02Dには接地電位Ｖssを、リファレンス
セルキャパシタＣ01D，Ｃ03Dに電源電位Ｖccをそれぞれ
書き込んでいる。
“Ｈ”にあるためＭＯＳトランジスタＱn1EQはオンし、
ビット線ＢＬ1とビット線ＢＬ2とが短絡されて、その電
位が平均化されて両ビット線に基準電位が発生する。次
に、イコライズ信号ＢＥＱ0を論理電圧“Ｌ”にし、セ
ンスアンプ制御信号ＳＡＥ0を論理電圧“Ｈ”にしてセ
ンスアンプＳＡ0〜ＳＡ3を動作させると、ビット線／Ｂ
Ｌ1とビット線ＢＬ1の電位差がセンスアンプＳＡ1で増
幅され、ビット線ＢＬ2とビット線／ＢＬ2の電位差がセ
ンスアンプＳＡ2で増幅される。そして、センスアンプ
からそれぞれのビット線を介して、メモリセルキャパシ
タにデータの再書き込みがなされ、イコライズ信号ＢＥ
Ｑ0，ＢＥＱ1、プリチャージ信号ＢＰ0，ＢＰ1を論理電
圧“Ｈ”にして、初期状態に戻る。なお、ワード線ＷＬ
1を論理電圧“Ｌ”にした後プリチャージ信号ＤＰ0を論
理電圧“Ｈ”にしてＭＯＳトランジスタＱn00DP，Ｑn01
DP，Ｑn02DP，Ｑn03DPをオンし、リファレンスセルキャ
パシタＣ00D，Ｃ02Dには接地電位Ｖssを、リファレンス
セルキャパシタＣ01D，Ｃ03Dに電源電位Ｖccをそれぞれ
書き込んでいる。
【００７０】今度はイコライズ信号ＢＥＱ0を論理電圧
“Ｌ”、ワード線ＷＬ0、セルプレート電極ＣＰ0、リフ
ァレンスワード線ＤＷＬ1、およびリファレンスセルプ
レート電極ＤＣＰ0を論理電圧“Ｈ”にし、その他は同
様にして、メモリセルキャパシタＣ01，Ｃ02のデータを
読み出し、上記の説明と同様にしてデータの読み出し、
再書き込みを行う。
“Ｌ”、ワード線ＷＬ0、セルプレート電極ＣＰ0、リフ
ァレンスワード線ＤＷＬ1、およびリファレンスセルプ
レート電極ＤＣＰ0を論理電圧“Ｈ”にし、その他は同
様にして、メモリセルキャパシタＣ01，Ｃ02のデータを
読み出し、上記の説明と同様にしてデータの読み出し、
再書き込みを行う。
【００７１】本実施例では、基準電位の発生をビット線
対で行うのではなく、隣接するビット線対のそれぞれ一
方のビット線を用いて行っており、ビット線の負荷容量
のばらつきをなくし、より正確な基準電位の発生が可能
となり、データの読み出し、再書き込み時のエラーがな
くなるとともに、基準電位を発生させてからデータを読
み出す前にビット線を一度接地電位にプリチャージする
という過程を省略することができ、アクセスタイムを短
縮できる。
対で行うのではなく、隣接するビット線対のそれぞれ一
方のビット線を用いて行っており、ビット線の負荷容量
のばらつきをなくし、より正確な基準電位の発生が可能
となり、データの読み出し、再書き込み時のエラーがな
くなるとともに、基準電位を発生させてからデータを読
み出す前にビット線を一度接地電位にプリチャージする
という過程を省略することができ、アクセスタイムを短
縮できる。
【００７２】〔実施例６〕本発明の第６の実施例におけ
る半導体メモリ装置について、図面を参照しながら説明
する。図８は本発明の第６の実施例における半導体メモ
リ装置の回路構成図、図８は同半導体メモリ装置の動作
タイミングを示す図である。
る半導体メモリ装置について、図面を参照しながら説明
する。図８は本発明の第６の実施例における半導体メモ
リ装置の回路構成図、図８は同半導体メモリ装置の動作
タイミングを示す図である。
【００７３】本実施例は、図６に示す第５の実施例を基
本にして、それを拡張させたものであり、同一箇所には
同一符号を付して説明を省略し、異なる点について説明
する。なお、本実施例も、ビット線対の間に基準電位発
生手段を設けた構造となっている。
本にして、それを拡張させたものであり、同一箇所には
同一符号を付して説明を省略し、異なる点について説明
する。なお、本実施例も、ビット線対の間に基準電位発
生手段を設けた構造となっている。
【００７４】本実施例は、図６に示す第５の実施例の回
路構成に加えて、ビット線ＢＬ0とビット線／ＢＬ1との
間を接続するＭＯＳトランジスタＱn0T、ビット線ＢＬ1
とビット線／ＢＬ2との間を接続するＭＯＳトランジス
タＱn3T、ビット線ＢＬ2とビット線／ＢＬ3との間を接
続するＭＯＳトランジスタＱn2Tを設置するとともに、
センスアンプＳＡ0，ＳＡ2を同一センスアンプ制御信号
ＳＡＥ0で、センスアンプＳＡ1，ＳＡ3を同一センスア
ンプ制御信号ＳＡＥ1でそれぞれ制御するようにしたも
のである。なお、上記のＭＯＳトランジスタによるビッ
ト線間の接続およびセンスアンプの制御はこの範囲だけ
でなく、全てのビット線に関して実施されるものであ
る。また、図６に示した第５の実施例におけるリファレ
ンスセルへのデータ書き込みに必要なＭＯＳトランジス
タおよびそれを制御する信号は、本実施例では不要であ
り、削除している。
路構成に加えて、ビット線ＢＬ0とビット線／ＢＬ1との
間を接続するＭＯＳトランジスタＱn0T、ビット線ＢＬ1
とビット線／ＢＬ2との間を接続するＭＯＳトランジス
タＱn3T、ビット線ＢＬ2とビット線／ＢＬ3との間を接
続するＭＯＳトランジスタＱn2Tを設置するとともに、
センスアンプＳＡ0，ＳＡ2を同一センスアンプ制御信号
ＳＡＥ0で、センスアンプＳＡ1，ＳＡ3を同一センスア
ンプ制御信号ＳＡＥ1でそれぞれ制御するようにしたも
のである。なお、上記のＭＯＳトランジスタによるビッ
ト線間の接続およびセンスアンプの制御はこの範囲だけ
でなく、全てのビット線に関して実施されるものであ
る。また、図６に示した第５の実施例におけるリファレ
ンスセルへのデータ書き込みに必要なＭＯＳトランジス
タおよびそれを制御する信号は、本実施例では不要であ
り、削除している。
【００７５】以上のように構成された本実施例につい
て、以下にその動作について説明する。
て、以下にその動作について説明する。
【００７６】まずワード線ＷＬ1，ＤＷＬ0、セルプレー
ト電極ＣＰ0，ＤＣＰ0、およびイコライズ信号ＢＥＱ0
を論理電圧“Ｈ”にし、所定のＭＯＳトランジスタをオ
ンする。そして、ビット線ＢＬ1とビット線ＢＬ2の間に
基準電位を発生させるとともに、ビット線／ＢＬ1，／
ＢＬ2にメモリセルからデータを読み出し、そのデータ
と基準電位との差をセンスアンプで増幅するところまで
は、第５の実施例と同じである。次に、センスアンプ制
御信号ＳＡＥ1を論理電圧“Ｌ”にし、続いて信号ＤＴ0
を論理電圧“Ｈ”にする。このとき、センスアンプＳＡ
0，ＳＡ2は作動状態、センスアンプＳＡ1，ＳＡ3は非作
動状態で、かつＭＯＳトランジスタＱn3Tはオンしてい
る。したがって、ビット線ＢＬ1にはビット線／ＢＬ2と
同じデータが与えられ、ビット線ＢＬ2にはビット線／
ＢＬ3と同じデータが与えられ、リファレンスセルキャ
パシタＣ01D，Ｃ02Dにデータがそれぞれ書き込まれる。
ト電極ＣＰ0，ＤＣＰ0、およびイコライズ信号ＢＥＱ0
を論理電圧“Ｈ”にし、所定のＭＯＳトランジスタをオ
ンする。そして、ビット線ＢＬ1とビット線ＢＬ2の間に
基準電位を発生させるとともに、ビット線／ＢＬ1，／
ＢＬ2にメモリセルからデータを読み出し、そのデータ
と基準電位との差をセンスアンプで増幅するところまで
は、第５の実施例と同じである。次に、センスアンプ制
御信号ＳＡＥ1を論理電圧“Ｌ”にし、続いて信号ＤＴ0
を論理電圧“Ｈ”にする。このとき、センスアンプＳＡ
0，ＳＡ2は作動状態、センスアンプＳＡ1，ＳＡ3は非作
動状態で、かつＭＯＳトランジスタＱn3Tはオンしてい
る。したがって、ビット線ＢＬ1にはビット線／ＢＬ2と
同じデータが与えられ、ビット線ＢＬ2にはビット線／
ＢＬ3と同じデータが与えられ、リファレンスセルキャ
パシタＣ01D，Ｃ02Dにデータがそれぞれ書き込まれる。
【００７７】次に、イコライズ信号ＢＥＱ0，ＢＥＱ1、
およびプリチャージ信号ＢＰ0，ＢＰ1を論理電圧“Ｈ”
にして、初期状態に戻る。今度は、ワード線ＷＬ0、セ
ルプレート電極ＣＰ0を論理電圧“Ｈ”にして、ビット
線ＢＬ1とビット線ＢＬ2とからメモリセルキャパシタＣ
01，Ｃ02のデータを読み出し、信号ＤＴ1を論理電圧
“Ｈ”にして同様にリファレンスセルへデータの書き込
みを行う。
およびプリチャージ信号ＢＰ0，ＢＰ1を論理電圧“Ｈ”
にして、初期状態に戻る。今度は、ワード線ＷＬ0、セ
ルプレート電極ＣＰ0を論理電圧“Ｈ”にして、ビット
線ＢＬ1とビット線ＢＬ2とからメモリセルキャパシタＣ
01，Ｃ02のデータを読み出し、信号ＤＴ1を論理電圧
“Ｈ”にして同様にリファレンスセルへデータの書き込
みを行う。
【００７８】本実施例では、再書き込み時のリファレン
スセルキャパシタへの書き込みを、隣接するビット線対
の一方のビット線と同一データを用いて書き込んでお
り、それぞれのリファレンスセルキャパシタ間で電位の
差がなくなり、結果的にはより正確な基準電位の発生が
可能となり、データの読み出し、再書き込み時のエラー
がなくなるとともに、リファレンスセルキャパシタへの
データの再書き込み回路が不必要になり、回路を簡素化
できる。
スセルキャパシタへの書き込みを、隣接するビット線対
の一方のビット線と同一データを用いて書き込んでお
り、それぞれのリファレンスセルキャパシタ間で電位の
差がなくなり、結果的にはより正確な基準電位の発生が
可能となり、データの読み出し、再書き込み時のエラー
がなくなるとともに、リファレンスセルキャパシタへの
データの再書き込み回路が不必要になり、回路を簡素化
できる。
【００７９】〔実施例７〕本発明の第７の実施例におけ
る半導体メモリ装置について、図面を参照しながら説明
する。図１０は本発明の第７の実施例における半導体メ
モリ装置の回路構成図、図１１は同半導体メモリ装置の
動作タイミングを示す図である。本実施例は、図６に示
す第５の実施例を基本にして、拡張させたものであり、
同一箇所には同一符号を付して説明を省略し、異なる点
について説明する。
る半導体メモリ装置について、図面を参照しながら説明
する。図１０は本発明の第７の実施例における半導体メ
モリ装置の回路構成図、図１１は同半導体メモリ装置の
動作タイミングを示す図である。本実施例は、図６に示
す第５の実施例を基本にして、拡張させたものであり、
同一箇所には同一符号を付して説明を省略し、異なる点
について説明する。
【００８０】本実施例は、図６に示す第５の実施例の回
路構成に加えて、ビット線ＢＬ0とビット線ＢＬ1とを接
続するＭＯＳトランジスタＱn1EQ、同一信号によって制
御されビット線ＢＬ0とビット線／ＢＬ1、ビット線／Ｂ
Ｌ0とビット線ＢＬ1とを接続するＭＯＳトランジスタＱ
n0T，Ｑn1Tを設置するとともに、センスアンプＳＡ0，
ＳＡ1を異なるセンスアンプ制御信号ＳＡＥ0，ＳＡＥ1
で制御するようにしたものである。なお、上記のＭＯＳ
トランジスタによるビット線間の接続、およびセンスア
ンプの制御はこの範囲だけでなく、全てのビット線に関
して実施されるものである。また、図６に示す第５の実
施例におけるリファレンスセルへのデータ書き込みに必
要なＭＯＳトランジスタおよびそれを制御する信号は、
本実施例では不要であり、削除している。
路構成に加えて、ビット線ＢＬ0とビット線ＢＬ1とを接
続するＭＯＳトランジスタＱn1EQ、同一信号によって制
御されビット線ＢＬ0とビット線／ＢＬ1、ビット線／Ｂ
Ｌ0とビット線ＢＬ1とを接続するＭＯＳトランジスタＱ
n0T，Ｑn1Tを設置するとともに、センスアンプＳＡ0，
ＳＡ1を異なるセンスアンプ制御信号ＳＡＥ0，ＳＡＥ1
で制御するようにしたものである。なお、上記のＭＯＳ
トランジスタによるビット線間の接続、およびセンスア
ンプの制御はこの範囲だけでなく、全てのビット線に関
して実施されるものである。また、図６に示す第５の実
施例におけるリファレンスセルへのデータ書き込みに必
要なＭＯＳトランジスタおよびそれを制御する信号は、
本実施例では不要であり、削除している。
【００８１】すなわち、本実施例が基本的に第６の実施
例と異なる点は、ビット線／ＢＬ0、ビット線／ＢＬ1お
よびＭＯＳトランジスタＱn0EQで構成される第１の基準
電位発生手段と、ビット線ＢＬ0、ビット線ＢＬ1および
ＭＯＳトランジスタＱn1EQで構成される第２の基準電位
発生手段とを備えた構成となっている点である。
例と異なる点は、ビット線／ＢＬ0、ビット線／ＢＬ1お
よびＭＯＳトランジスタＱn0EQで構成される第１の基準
電位発生手段と、ビット線ＢＬ0、ビット線ＢＬ1および
ＭＯＳトランジスタＱn1EQで構成される第２の基準電位
発生手段とを備えた構成となっている点である。
【００８２】以上のように構成された本実施例の動作に
ついて、図１１を参照しながら説明する。
ついて、図１１を参照しながら説明する。
【００８３】まず、ワード線ＷＬ1，ＤＷＬ0、セルプレ
ート電極ＣＰ0，ＤＣＰ0、およびイコライズ信号ＢＥＱ
0を論理電圧“Ｈ”にし、所定のＭＯＳトランジスタを
オンする。そして、ビット線ＢＬ0とビット線ＢＬ1との
間に基準電位を発生させるとともに、ビット線／ＢＬ
0，／ＢＬ1にメモリセルからデータを読み出し、そのデ
ータと基準電位との差をセンスアンプＳＡ0，ＳＡ1で増
幅するところまでは第５の実施例と同じである。次に、
センスアンプ制御信号ＳＡＥ1を論理電圧“Ｌ”にし、
続いて信号ＤＴ0を論理電圧“Ｈ”にする。このとき、
センスアンプＳＡ0は作動状態で、センスアンプＳＡ1は
非作動状態であり、ＭＯＳトランジスタＱn0T，Ｑn1Tは
オンしている。したがって、ビット線／ＢＬ1にはビッ
ト線ＢＬ0と同じデータが与えられ、ビット線ＢＬ1には
ビット線／ＢＬ0と同じデータが与えられ、リファレン
スセルキャパシタＣ00D，Ｃ01Dにデータがそれぞれ書き
込まれる。
ート電極ＣＰ0，ＤＣＰ0、およびイコライズ信号ＢＥＱ
0を論理電圧“Ｈ”にし、所定のＭＯＳトランジスタを
オンする。そして、ビット線ＢＬ0とビット線ＢＬ1との
間に基準電位を発生させるとともに、ビット線／ＢＬ
0，／ＢＬ1にメモリセルからデータを読み出し、そのデ
ータと基準電位との差をセンスアンプＳＡ0，ＳＡ1で増
幅するところまでは第５の実施例と同じである。次に、
センスアンプ制御信号ＳＡＥ1を論理電圧“Ｌ”にし、
続いて信号ＤＴ0を論理電圧“Ｈ”にする。このとき、
センスアンプＳＡ0は作動状態で、センスアンプＳＡ1は
非作動状態であり、ＭＯＳトランジスタＱn0T，Ｑn1Tは
オンしている。したがって、ビット線／ＢＬ1にはビッ
ト線ＢＬ0と同じデータが与えられ、ビット線ＢＬ1には
ビット線／ＢＬ0と同じデータが与えられ、リファレン
スセルキャパシタＣ00D，Ｃ01Dにデータがそれぞれ書き
込まれる。
【００８４】次に、イコライズ信号ＢＥＱ0，ＢＥＱ1、
およびプリチャージ信号ＢＰ0，ＢＰ1を論理電圧“Ｈ”
にして、初期状態に戻る。今度は、ワード線ＷＬ0、お
よびセルプレート電極ＣＰ0を論理電圧“Ｈ”にして、
ビット線ＢＬ1とビット線ＢＬ2からメモリセルキャパシ
タＣ01，Ｃ02のデータを読み出し、信号ＤＴ1を論理電
圧“Ｈ”にして同様にリファレンスセルへデータの書き
込みを行う。
およびプリチャージ信号ＢＰ0，ＢＰ1を論理電圧“Ｈ”
にして、初期状態に戻る。今度は、ワード線ＷＬ0、お
よびセルプレート電極ＣＰ0を論理電圧“Ｈ”にして、
ビット線ＢＬ1とビット線ＢＬ2からメモリセルキャパシ
タＣ01，Ｃ02のデータを読み出し、信号ＤＴ1を論理電
圧“Ｈ”にして同様にリファレンスセルへデータの書き
込みを行う。
【００８５】本実施例では、隣接するビット線対への再
書き込みを一つのセンスアンプによって行うため、それ
ぞれのリファレンスセルキャパシタ間で電位の差がなく
なり、結果的にはより正確な基準電位の発生が可能とな
り、データの読み出し、再書き込み時のエラーがなくな
るとともに、データをビット線からビット線へ転送する
ための回路が簡略化できる。
書き込みを一つのセンスアンプによって行うため、それ
ぞれのリファレンスセルキャパシタ間で電位の差がなく
なり、結果的にはより正確な基準電位の発生が可能とな
り、データの読み出し、再書き込み時のエラーがなくな
るとともに、データをビット線からビット線へ転送する
ための回路が簡略化できる。
【００８６】〔実施例８〕本発明の第８の実施例におけ
る半導体メモリ装置について、図面を参照しながら説明
する。図１２は本発明の第８の実施例における半導体メ
モリ装置の回路構成図、図１３は同半導体メモリ装置の
動作タイミングを示す図である。本実施例は図６に示す
第５の実施例を基本にして、拡張させたものであり、同
一箇所には同一符号を付して説明を省略し、異なる点に
ついて説明する。
る半導体メモリ装置について、図面を参照しながら説明
する。図１２は本発明の第８の実施例における半導体メ
モリ装置の回路構成図、図１３は同半導体メモリ装置の
動作タイミングを示す図である。本実施例は図６に示す
第５の実施例を基本にして、拡張させたものであり、同
一箇所には同一符号を付して説明を省略し、異なる点に
ついて説明する。
【００８７】本実施例は、図６に示す第５の実施例の回
路構成に加えて、ビット線ＢＬ0とビット線ＢＬ1とを接
続するＭＯＳトランジスタＱn1EQ、ビット線ＢＬ0とビ
ット線／ＢＬ1とを接続するＭＯＳトランジスタＱn0Tを
設置するとともに、センスアンプＳＡ0とＳＡ1を異なる
センスアンプ制御信号ＳＡＥ0，ＳＡＥ1で制御するよう
にしたものである。なお、上記のＭＯＳトランジスタに
よるビット線間の接続、およびセンスアンプの制御はこ
の範囲だけでなく、全てのビット線に関して実施される
ものである。また、図６に示す第５の実施例におけるリ
ファレンスセルへのデータ書き込みに必要なＭＯＳトラ
ンジスタおよびそれを制御する信号は本実施例では不要
であり、削除している。
路構成に加えて、ビット線ＢＬ0とビット線ＢＬ1とを接
続するＭＯＳトランジスタＱn1EQ、ビット線ＢＬ0とビ
ット線／ＢＬ1とを接続するＭＯＳトランジスタＱn0Tを
設置するとともに、センスアンプＳＡ0とＳＡ1を異なる
センスアンプ制御信号ＳＡＥ0，ＳＡＥ1で制御するよう
にしたものである。なお、上記のＭＯＳトランジスタに
よるビット線間の接続、およびセンスアンプの制御はこ
の範囲だけでなく、全てのビット線に関して実施される
ものである。また、図６に示す第５の実施例におけるリ
ファレンスセルへのデータ書き込みに必要なＭＯＳトラ
ンジスタおよびそれを制御する信号は本実施例では不要
であり、削除している。
【００８８】すなわち、本実施例が基本的に第６の実施
例と異なる点は、ビット線／ＢＬ0、ビット線／ＢＬ1お
よびＭＯＳトランジスタＱn0EQで構成される第１の基準
電位発生手段と、ビット線ＢＬ0、ビット線ＢＬ1および
ＭＯＳトランジスタＱn1EQで構成される第２の基準電位
発生手段とを備えた構成となっている点である。
例と異なる点は、ビット線／ＢＬ0、ビット線／ＢＬ1お
よびＭＯＳトランジスタＱn0EQで構成される第１の基準
電位発生手段と、ビット線ＢＬ0、ビット線ＢＬ1および
ＭＯＳトランジスタＱn1EQで構成される第２の基準電位
発生手段とを備えた構成となっている点である。
【００８９】以上のように構成された本実施例の動作に
ついて、図１３を参照しながら説明する。
ついて、図１３を参照しながら説明する。
【００９０】まず、ワード線ＷＬ1，ＤＷＬ0、セルプレ
ート電極ＣＰ0，ＤＣＰ0、およびイコライズ信号ＢＥＱ
0を論理電圧“Ｈ”にし、所定のＭＯＳトランジスタを
オンする。そして、ビット線ＢＬ0とビット線ＢＬ1との
間に基準電位を発生させるとともに、ビット線／ＢＬ
0，／ＢＬ1にメモリセルからデータを読み出し、そのデ
ータと基準電位との差をセンスアンプＳＡ0，ＳＡ1で増
幅するところまでは第５の実施例と同じである。次に、
センスアンプ制御信号ＳＡＥ0を論理電圧“Ｌ”にし、
続いて信号ＤＴ0を論理電圧“Ｈ”にする。このとき、
センスアンプＳＡ0は非作動状態、センスアンプＳＡ1は
作動状態であり、かつＭＯＳトランジスタＱn0Tはオン
している。したがって、ビット線ＢＬ0にはビット線／
ＢＬ1と同じデータが与えられ、リファレンスセルキャ
パシタＣ00Dにそのデータが書き込まれる。
ート電極ＣＰ0，ＤＣＰ0、およびイコライズ信号ＢＥＱ
0を論理電圧“Ｈ”にし、所定のＭＯＳトランジスタを
オンする。そして、ビット線ＢＬ0とビット線ＢＬ1との
間に基準電位を発生させるとともに、ビット線／ＢＬ
0，／ＢＬ1にメモリセルからデータを読み出し、そのデ
ータと基準電位との差をセンスアンプＳＡ0，ＳＡ1で増
幅するところまでは第５の実施例と同じである。次に、
センスアンプ制御信号ＳＡＥ0を論理電圧“Ｌ”にし、
続いて信号ＤＴ0を論理電圧“Ｈ”にする。このとき、
センスアンプＳＡ0は非作動状態、センスアンプＳＡ1は
作動状態であり、かつＭＯＳトランジスタＱn0Tはオン
している。したがって、ビット線ＢＬ0にはビット線／
ＢＬ1と同じデータが与えられ、リファレンスセルキャ
パシタＣ00Dにそのデータが書き込まれる。
【００９１】次に、イコライズ信号ＢＥＱ0，ＢＥＱ1、
およびプリチャージ信号ＢＰ0，ＢＰ1を論理電圧“Ｈ”
にして、初期状態に戻る。今度は、ワード線ＷＬ0、お
よびセルプレート電極ＣＰ0を論理電圧“Ｈ”にして、
ビット線ＢＬ0とビット線ＢＬ1にメモリセルからデータ
を読み出し、信号ＤＴ0を論理電圧“Ｈ”にして同様に
リファレンスセルへデータの書き込みを行う。このと
き、センスアンプＳＡＥ0は作動状態、ＳＡＥ１は非作
動状態であり、ビット線／ＢＬ1にはビット線ＢＬ0と同
じデータが与えられ、リファレンスセルキャパシタＣ11
Dにそのデータが書き込まれる。
およびプリチャージ信号ＢＰ0，ＢＰ1を論理電圧“Ｈ”
にして、初期状態に戻る。今度は、ワード線ＷＬ0、お
よびセルプレート電極ＣＰ0を論理電圧“Ｈ”にして、
ビット線ＢＬ0とビット線ＢＬ1にメモリセルからデータ
を読み出し、信号ＤＴ0を論理電圧“Ｈ”にして同様に
リファレンスセルへデータの書き込みを行う。このと
き、センスアンプＳＡＥ0は作動状態、ＳＡＥ１は非作
動状態であり、ビット線／ＢＬ1にはビット線ＢＬ0と同
じデータが与えられ、リファレンスセルキャパシタＣ11
Dにそのデータが書き込まれる。
【００９２】本実施例も、第７の実施例と同様に、隣接
するビット線対への再書き込みを一つのセンスアンプに
よって行っており、それぞれのリファレンスセルキャパ
シタ間で電位の差がなくなり、結果的にはより正確な基
準電位の発生が可能となり、データの読み出し、再書き
込み時のエラーがなくなるとともに、データをビット線
からビット線へ転送するための回路が簡略化できる。
するビット線対への再書き込みを一つのセンスアンプに
よって行っており、それぞれのリファレンスセルキャパ
シタ間で電位の差がなくなり、結果的にはより正確な基
準電位の発生が可能となり、データの読み出し、再書き
込み時のエラーがなくなるとともに、データをビット線
からビット線へ転送するための回路が簡略化できる。
【００９３】〔実施例９〕本発明の第９の実施例におけ
る半導体メモリ装置について、図面を参照しながら説明
する。本実施例は図２に示す第２の実施例を基本にし
て、拡張させたものである。その基本形は、図２におけ
る第１のビット線３１と第３のビット線３３、第２のビ
ット線３２と第４のビット線３４とをそれぞれ共通とし
たものであり、図１２に示す第８の実施例をさらに簡略
化したものである。
る半導体メモリ装置について、図面を参照しながら説明
する。本実施例は図２に示す第２の実施例を基本にし
て、拡張させたものである。その基本形は、図２におけ
る第１のビット線３１と第３のビット線３３、第２のビ
ット線３２と第４のビット線３４とをそれぞれ共通とし
たものであり、図１２に示す第８の実施例をさらに簡略
化したものである。
【００９４】図１４は本発明の第９の実施例における半
導体メモリ装置の回路構成図、図１５は同半導体メモリ
装置の動作タイミングを示す図である。なお、図１４お
よび図１５において、図１２および図１３に示す第８の
実施例と同一箇所には同一符号を付して説明を省略し、
異なる点について説明する。
導体メモリ装置の回路構成図、図１５は同半導体メモリ
装置の動作タイミングを示す図である。なお、図１４お
よび図１５において、図１２および図１３に示す第８の
実施例と同一箇所には同一符号を付して説明を省略し、
異なる点について説明する。
【００９５】本実施例が図１２に示す第８の実施例と異
なる点は、メモリセルからデータを読み出すためのビッ
ト線対の両ビット線間にＭＯＳトランジスタＱn0EQを設
置し、両ビット線間に基準電位を発生させるようにした
点である。
なる点は、メモリセルからデータを読み出すためのビッ
ト線対の両ビット線間にＭＯＳトランジスタＱn0EQを設
置し、両ビット線間に基準電位を発生させるようにした
点である。
【００９６】以下に本実施例の動作について、ビット線
ＢＬ0，／ＢＬ0に着目して説明する。ＭＯＳトランジス
タＱn00とメモリセルキャパシタＣ00とで構成されるメ
モリセルのデータを読み出すために、まず初期状態とし
て、ワード線ＷＬ0、セルプレート電極ＣＰ0、ワード線
ＤＷＬ0，ＤＷＬ1、セルプレート電極ＤＣＰ0，および
センスアンプ制御信号ＳＡＥをそれぞれ論理電圧“Ｌ”
とし、イコライズ信号ＢＥＱおよびプリチャージ信号Ｂ
Ｐ0，ＢＰ1を論理電圧“Ｈ”とする。このとき、ＭＯＳ
トランジスタＱn0EQ，Ｑn00BP，Ｑn10BPはオンしてお
り、各ビット線間で電位の差はなく、かつビット線ＢＬ
0，／ＢＬ0は接地電位Ｖss、すなわち論理電圧“Ｌ”に
される。次に、プリチャージ信号ＢＰ0，ＢＰ1を論理電
圧“Ｌ”にする。このとき、ＭＯＳトランジスタＱn00B
P，Ｑn10BPはオフし、ビット線ＢＬ0，／ＢＬ0はフロー
ティング状態となるが、ＭＯＳトランジスタＱn0EQはオ
ンしている。次に、ワード線ＤＷＬ0，ＤＷＬ1およびセ
ルプレート電極ＤＣＰ0を論理電圧“Ｈ”にすることに
よって、ＭＯＳトランジスタＱn00D，Ｑn10Dがオンし、
ビット線ＢＬ0，／ＢＬ0にリファレンスセルキャパシタ
Ｃ00Dから、リファレンスセルキャパシタＣ10Dから電荷
がそれぞれ流れ込むが、ＭＯＳトランジスタＱn0EQがオ
ンしているために、各ビット線の電荷は両方の電位が等
しくなるまで移動し、結果として電位が平均化される。
すなわち、最初にリファレンスセルキャパシタＣ00Dの
データに論理電圧“Ｈ”が、リファレンスセルキャパシ
タＣ10Dに論理電圧“Ｌ”がそれぞれ書き込まれている
と、ビット線の容量はほぼ等しいので、ＭＯＳトランジ
スタＱn0EDがオンしたときに電荷を受けとめる容量はビ
ット線が１本のときの２倍になる。したがって、基準電
位はほぼ論理電圧“Ｈ”のとき読み出される電荷量と論
理電圧“Ｌ”のとき読み出される電荷量の和をビット線
の容量値で除して得られる電位となる。
ＢＬ0，／ＢＬ0に着目して説明する。ＭＯＳトランジス
タＱn00とメモリセルキャパシタＣ00とで構成されるメ
モリセルのデータを読み出すために、まず初期状態とし
て、ワード線ＷＬ0、セルプレート電極ＣＰ0、ワード線
ＤＷＬ0，ＤＷＬ1、セルプレート電極ＤＣＰ0，および
センスアンプ制御信号ＳＡＥをそれぞれ論理電圧“Ｌ”
とし、イコライズ信号ＢＥＱおよびプリチャージ信号Ｂ
Ｐ0，ＢＰ1を論理電圧“Ｈ”とする。このとき、ＭＯＳ
トランジスタＱn0EQ，Ｑn00BP，Ｑn10BPはオンしてお
り、各ビット線間で電位の差はなく、かつビット線ＢＬ
0，／ＢＬ0は接地電位Ｖss、すなわち論理電圧“Ｌ”に
される。次に、プリチャージ信号ＢＰ0，ＢＰ1を論理電
圧“Ｌ”にする。このとき、ＭＯＳトランジスタＱn00B
P，Ｑn10BPはオフし、ビット線ＢＬ0，／ＢＬ0はフロー
ティング状態となるが、ＭＯＳトランジスタＱn0EQはオ
ンしている。次に、ワード線ＤＷＬ0，ＤＷＬ1およびセ
ルプレート電極ＤＣＰ0を論理電圧“Ｈ”にすることに
よって、ＭＯＳトランジスタＱn00D，Ｑn10Dがオンし、
ビット線ＢＬ0，／ＢＬ0にリファレンスセルキャパシタ
Ｃ00Dから、リファレンスセルキャパシタＣ10Dから電荷
がそれぞれ流れ込むが、ＭＯＳトランジスタＱn0EQがオ
ンしているために、各ビット線の電荷は両方の電位が等
しくなるまで移動し、結果として電位が平均化される。
すなわち、最初にリファレンスセルキャパシタＣ00Dの
データに論理電圧“Ｈ”が、リファレンスセルキャパシ
タＣ10Dに論理電圧“Ｌ”がそれぞれ書き込まれている
と、ビット線の容量はほぼ等しいので、ＭＯＳトランジ
スタＱn0EDがオンしたときに電荷を受けとめる容量はビ
ット線が１本のときの２倍になる。したがって、基準電
位はほぼ論理電圧“Ｈ”のとき読み出される電荷量と論
理電圧“Ｌ”のとき読み出される電荷量の和をビット線
の容量値で除して得られる電位となる。
【００９７】次に、イコライズ信号ＢＥＱを論理電圧
“Ｌ”にしてＭＯＳトランジスタＱn0EQをオフする。次
に、リファレンスワード線ＤＷＬ0を論理電圧“Ｌ”に
し、同時にプリチャージ信号ＢＰ0を論理電圧“Ｈ”に
してＭＯＳトランジスタＱn00BPをオンさせ、ビット線
ＢＬ0を接地電位Ｖss、すなわち論理電圧“Ｌ”にす
る。なお、ビット線ＢＬ0を論理電圧“Ｌ”にした後、
プリチャージ信号ＢＰ0を論理電圧“Ｌ”にする。この
ときビット線／ＢＬ0には基準電位が保持されている。
“Ｌ”にしてＭＯＳトランジスタＱn0EQをオフする。次
に、リファレンスワード線ＤＷＬ0を論理電圧“Ｌ”に
し、同時にプリチャージ信号ＢＰ0を論理電圧“Ｈ”に
してＭＯＳトランジスタＱn00BPをオンさせ、ビット線
ＢＬ0を接地電位Ｖss、すなわち論理電圧“Ｌ”にす
る。なお、ビット線ＢＬ0を論理電圧“Ｌ”にした後、
プリチャージ信号ＢＰ0を論理電圧“Ｌ”にする。この
ときビット線／ＢＬ0には基準電位が保持されている。
【００９８】この状態で、ワード線ＷＬ0、およびセル
プレート電極ＣＰ0を論理電圧“Ｈ”にすることによ
り、ＭＯＳトランジスタＱn00をオンし、メモリセルキ
ャパシタＣ00のデータをビット線ＢＬ0に読み出す。次
に、センスアンプ制御信号ＳＡＥを論理電圧“Ｈ”にす
ることによりセンスアンプＳＡ0が活性化され、メモリ
セルキャパシタＣ00に“１”が書き込まれていたとする
と、センスアンプＳＡ0にはビット線ＢＬ0からのデータ
“１”に対応する電位とビット線／ＢＬ0からの基準電
位との差が入力され、増幅されてデータ“１”が出力さ
れる。
プレート電極ＣＰ0を論理電圧“Ｈ”にすることによ
り、ＭＯＳトランジスタＱn00をオンし、メモリセルキ
ャパシタＣ00のデータをビット線ＢＬ0に読み出す。次
に、センスアンプ制御信号ＳＡＥを論理電圧“Ｈ”にす
ることによりセンスアンプＳＡ0が活性化され、メモリ
セルキャパシタＣ00に“１”が書き込まれていたとする
と、センスアンプＳＡ0にはビット線ＢＬ0からのデータ
“１”に対応する電位とビット線／ＢＬ0からの基準電
位との差が入力され、増幅されてデータ“１”が出力さ
れる。
【００９９】次に、ワード線ＤＷＬ0を論理電圧“Ｈ”
にしてＭＯＳトランジスタＱn00Dをオンし、さらにセル
プレート電極ＣＰ0とセルプレート電極ＤＣＰ0を論理電
圧“Ｌ”にして、メモリセルキャパシタＣ00とリファレ
ンスセルキャパシタＣ00Dとにデータ“１”をそれぞれ
再書き込みする。次に、ワード線ＷＬ0、およびリファ
レンスワード線ＤＷＬ0，ＤＷＬ1を論理電圧“Ｌ”にし
た後、センスアンプ制御信号ＳＡＥを論理電圧“Ｌ”に
し、イコライズ信号ＢＥＱ、およびプリチャージ信号Ｂ
Ｐ0，ＢＰ1を論理電圧“Ｈ”にして、初期状態に戻る。
にしてＭＯＳトランジスタＱn00Dをオンし、さらにセル
プレート電極ＣＰ0とセルプレート電極ＤＣＰ0を論理電
圧“Ｌ”にして、メモリセルキャパシタＣ00とリファレ
ンスセルキャパシタＣ00Dとにデータ“１”をそれぞれ
再書き込みする。次に、ワード線ＷＬ0、およびリファ
レンスワード線ＤＷＬ0，ＤＷＬ1を論理電圧“Ｌ”にし
た後、センスアンプ制御信号ＳＡＥを論理電圧“Ｌ”に
し、イコライズ信号ＢＥＱ、およびプリチャージ信号Ｂ
Ｐ0，ＢＰ1を論理電圧“Ｈ”にして、初期状態に戻る。
【０１００】なお、メモリセルキャパシタＣ00にデータ
“０”が書き込まれていた場合にも、上記と同様のステ
ップを経てデータ“０”が読み出され、必要な再書き込
みが行われて初期状態に戻る。
“０”が書き込まれていた場合にも、上記と同様のステ
ップを経てデータ“０”が読み出され、必要な再書き込
みが行われて初期状態に戻る。
【０１０１】以上のように本実施例では、メモリセルが
トランジスタと強誘電体キャパシタとで構成され、かつ
メモリセルと同じ構成のリファレンスセルを有している
例について説明した。この場合、基準電位はリファレン
スセルキャパシタＣ00DとＣ10Dに記憶されているデータ
の平均値となる。したがって、つねに正確な基準電位を
供給することができるため、誤ったデータの読み出し、
書き込みがなくなる。
トランジスタと強誘電体キャパシタとで構成され、かつ
メモリセルと同じ構成のリファレンスセルを有している
例について説明した。この場合、基準電位はリファレン
スセルキャパシタＣ00DとＣ10Dに記憶されているデータ
の平均値となる。したがって、つねに正確な基準電位を
供給することができるため、誤ったデータの読み出し、
書き込みがなくなる。
【０１０２】〔実施例１０〕本発明の第１０の実施例に
おける半導体メモリ装置について、図面を参照しながら
説明する。本実施例は、データ読み出し時にビット線間
で負荷容量を等しくし、負荷容量のバランスが崩れるこ
とによる電位の変動をなくしたものである。
おける半導体メモリ装置について、図面を参照しながら
説明する。本実施例は、データ読み出し時にビット線間
で負荷容量を等しくし、負荷容量のバランスが崩れるこ
とによる電位の変動をなくしたものである。
【０１０３】図１６は本発明の第１０の実施例における
半導体メモリ装置の回路構成図、図１７は同半導体メモ
リ装置の動作タイミングを示す図である。なお、基本的
な構成は、図１４に示す第９の実施例と同じであり、同
一箇所には同一符号を付して説明を省略し、異なる点に
ついて説明する。
半導体メモリ装置の回路構成図、図１７は同半導体メモ
リ装置の動作タイミングを示す図である。なお、基本的
な構成は、図１４に示す第９の実施例と同じであり、同
一箇所には同一符号を付して説明を省略し、異なる点に
ついて説明する。
【０１０４】本実施例が図１４に示す第９の実施例と異
なる点は、リファレンスセルを構成するＭＯＳトランジ
スタＱn00D，Ｑn10Dのゲートを共通接続とし、同一信号
で制御するようにした点である。
なる点は、リファレンスセルを構成するＭＯＳトランジ
スタＱn00D，Ｑn10Dのゲートを共通接続とし、同一信号
で制御するようにした点である。
【０１０５】以下に本実施例の動作について、ビット線
ＢＬ0，／ＢＬ0に着目して説明する。第９の実施例と同
様にして、イコライズ信号ＢＥＱ0を論理電圧“Ｈ”に
し、ＭＯＳトランジスタＱn0EQをオンにした状態で、リ
ファレンスセルキャパシタＣ00Dからビット線ＢＬ0へ、
リファレンスセルキャパシタＣ10Dからビット線／ＢＬ0
へそれぞれデータを読み出し、電位を平均化して基準電
位を作る。そして、リファレンスセルのワード線ＤＷＬ
0を論理電圧“Ｌ”にしてＭＯＳトランジスタＱn00D，
Ｑn10Dをオフにし、ビット線ＢＬ0，／ＢＬ0から切り離
す。このとき、イコライズ信号ＢＥＱ0を論理電圧
“Ｌ”にしてＭＯＳトランジスタＱnEQをビット線ＢＬ
0，／ＢＬ0から切り離すと、両ビット線の負荷容量が変
わり、その分基準電位が低下するが、この基準電位の低
下分は後に説明するようにして補正される。
ＢＬ0，／ＢＬ0に着目して説明する。第９の実施例と同
様にして、イコライズ信号ＢＥＱ0を論理電圧“Ｈ”に
し、ＭＯＳトランジスタＱn0EQをオンにした状態で、リ
ファレンスセルキャパシタＣ00Dからビット線ＢＬ0へ、
リファレンスセルキャパシタＣ10Dからビット線／ＢＬ0
へそれぞれデータを読み出し、電位を平均化して基準電
位を作る。そして、リファレンスセルのワード線ＤＷＬ
0を論理電圧“Ｌ”にしてＭＯＳトランジスタＱn00D，
Ｑn10Dをオフにし、ビット線ＢＬ0，／ＢＬ0から切り離
す。このとき、イコライズ信号ＢＥＱ0を論理電圧
“Ｌ”にしてＭＯＳトランジスタＱnEQをビット線ＢＬ
0，／ＢＬ0から切り離すと、両ビット線の負荷容量が変
わり、その分基準電位が低下するが、この基準電位の低
下分は後に説明するようにして補正される。
【０１０６】次に、プリチャージ信号ＢＰ0を論理電圧
“Ｈ”にして、ビット線ＢＬ0のみを接地電位Ｖssにす
る。このときビット線／ＢＬ0の電位は基準電位であ
る。次に、ワード線ＷＬ0、およびセルプレート電極Ｃ
Ｐ0をそれぞれ論理電圧“Ｈ”にし、メモリセルキャパ
シタＣ00のデータをビット線ＢＬ0に読み出した後、ワ
ード線ＷＬ0を論理電圧“Ｌ”にしてＭＯＳトランジス
タＱn00をビット線ＢＬ0から切り離すことによって、ビ
ット線ＢＬ0の負荷容量が変わり、その分ビット線ＢＬ0
の電位が低下する。この電位の低下分が上に述べた基準
電位の低下分に相当し、ここでその低下分が補正された
ことになる。
“Ｈ”にして、ビット線ＢＬ0のみを接地電位Ｖssにす
る。このときビット線／ＢＬ0の電位は基準電位であ
る。次に、ワード線ＷＬ0、およびセルプレート電極Ｃ
Ｐ0をそれぞれ論理電圧“Ｈ”にし、メモリセルキャパ
シタＣ00のデータをビット線ＢＬ0に読み出した後、ワ
ード線ＷＬ0を論理電圧“Ｌ”にしてＭＯＳトランジス
タＱn00をビット線ＢＬ0から切り離すことによって、ビ
ット線ＢＬ0の負荷容量が変わり、その分ビット線ＢＬ0
の電位が低下する。この電位の低下分が上に述べた基準
電位の低下分に相当し、ここでその低下分が補正された
ことになる。
【０１０７】次に、両ビット線から全てのＭＯＳトラン
ジスタが切り離された状態で、センスアンプ制御信号Ｓ
ＡＥを論理電圧“Ｈ”にし、データを読み込み、増幅す
る。再書き込み時には、再度メモリセルのワード線ＷＬ
0およびリファレンスセルのワード線ＤＷＬ0を論理電圧
“Ｈ”にし、データを書き込み、初期状態に戻る。
ジスタが切り離された状態で、センスアンプ制御信号Ｓ
ＡＥを論理電圧“Ｈ”にし、データを読み込み、増幅す
る。再書き込み時には、再度メモリセルのワード線ＷＬ
0およびリファレンスセルのワード線ＤＷＬ0を論理電圧
“Ｈ”にし、データを書き込み、初期状態に戻る。
【０１０８】以上のように本実施例では、基準電位作成
後ＭＯＳトランジスタＱn0EQをビット線ＢＬ0から切り
離したときに生ずる基準電位低下分を、メモリセルから
データを読み出した後にＭＯＳトランジスタＱn00をビ
ット線から切り離したときに生ずる電位低下分で相殺し
ており、さらにビット線ＢＬ0とビット線／ＢＬ0の電位
差をセンスアンプＳＡＥ0で増幅する際に両ビット線の
容量をビット線容量のみとしているため、より正確にデ
ータの読み出し、再書き込みができることになる。
後ＭＯＳトランジスタＱn0EQをビット線ＢＬ0から切り
離したときに生ずる基準電位低下分を、メモリセルから
データを読み出した後にＭＯＳトランジスタＱn00をビ
ット線から切り離したときに生ずる電位低下分で相殺し
ており、さらにビット線ＢＬ0とビット線／ＢＬ0の電位
差をセンスアンプＳＡＥ0で増幅する際に両ビット線の
容量をビット線容量のみとしているため、より正確にデ
ータの読み出し、再書き込みができることになる。
【０１０９】なお、図１４に示す第９の実施例において
も、基準電位の低下分を補正する同様の動作をさせるこ
とは可能である。すなわち、第９の実施例においてビッ
ト線ＢＬ0，／ＢＬ0の電位差をセンスアンプＳＡ0で増
幅する際、メモリセルのワード線ＷＬ0およびリファレ
ンスセルのワード線ＤＷＬ1を論理電圧“Ｈ”とし、Ｍ
ＯＳトランジスタＱn00，Ｑn10Dをオンし、両ビット線
間の負荷容量を等しくしてやることにより、両ビット線
の電位低下分を等しくしてやることができ、本実施例と
同様に、より正確にデータの読み出し、再書き込みがで
きることになる。また図１４に示す第９の実施例におい
ては、図１５の動作タイミング図に示すように、ＭＯＳ
トランジスタＱn10Dをオンした状態でＭＯＳトランジス
タＱn00をオンして、メモリセルキャパシタＣ00からデ
ータを読み出すことにより、ビット線ＢＬ0にはＭＯＳ
トランジスタＱn00の容量が、ビット線／ＢＬ0にはＭＯ
ＳトランジスタＱn10Dの容量がそれぞれ付加されたこと
になり、両ビット線の負荷容量が等しくなる。
も、基準電位の低下分を補正する同様の動作をさせるこ
とは可能である。すなわち、第９の実施例においてビッ
ト線ＢＬ0，／ＢＬ0の電位差をセンスアンプＳＡ0で増
幅する際、メモリセルのワード線ＷＬ0およびリファレ
ンスセルのワード線ＤＷＬ1を論理電圧“Ｈ”とし、Ｍ
ＯＳトランジスタＱn00，Ｑn10Dをオンし、両ビット線
間の負荷容量を等しくしてやることにより、両ビット線
の電位低下分を等しくしてやることができ、本実施例と
同様に、より正確にデータの読み出し、再書き込みがで
きることになる。また図１４に示す第９の実施例におい
ては、図１５の動作タイミング図に示すように、ＭＯＳ
トランジスタＱn10Dをオンした状態でＭＯＳトランジス
タＱn00をオンして、メモリセルキャパシタＣ00からデ
ータを読み出すことにより、ビット線ＢＬ0にはＭＯＳ
トランジスタＱn00の容量が、ビット線／ＢＬ0にはＭＯ
ＳトランジスタＱn10Dの容量がそれぞれ付加されたこと
になり、両ビット線の負荷容量が等しくなる。
【０１１０】〔実施例１１〕本発明の第１１の実施例に
おける半導体メモリ装置について、図面を参照しながら
説明する。本実施例は、リファレンスセルへのデータ書
き込みに関するものである。たとえば、図１４に示す第
９の実施例ではリファレンスセルへのデータの書き込み
をビット線から行った例を示している。
おける半導体メモリ装置について、図面を参照しながら
説明する。本実施例は、リファレンスセルへのデータ書
き込みに関するものである。たとえば、図１４に示す第
９の実施例ではリファレンスセルへのデータの書き込み
をビット線から行った例を示している。
【０１１１】図１８は本発明の第１１の実施例における
半導体メモリ装置の回路構成図、図１９は同半導体メモ
リ装置の動作タイミングを示す図である。なお、基本的
な構成は、図１４に示す第９の実施例と同じであり、同
一箇所には同一符号を付して説明を省略し、異なる点に
ついて説明する。
半導体メモリ装置の回路構成図、図１９は同半導体メモ
リ装置の動作タイミングを示す図である。なお、基本的
な構成は、図１４に示す第９の実施例と同じであり、同
一箇所には同一符号を付して説明を省略し、異なる点に
ついて説明する。
【０１１２】本実施例が図１４に示す第９の実施例と異
なる点は、リファレンスセルを構成するリファレンスセ
ルキャパシタＣ00Dの一方の電極とＭＯＳトランジスタ
Ｑn00Dの接続点と接地電位Ｖssとを、ＭＯＳトランジス
タＱn00DPを介して接続し、かつリファレンスセルキャ
パシタＣ10Dの一方の電極とＭＯＳトランジスタＱn10D
の接続点と電源電位ＶccとをＭＯＳトランジスタＱn10D
Pを介して接続し、ＭＯＳトランジスタＱn00DP，Ｑn10D
Pを同じプリチャージ信号ＤＰ0で制御するようにした点
である。
なる点は、リファレンスセルを構成するリファレンスセ
ルキャパシタＣ00Dの一方の電極とＭＯＳトランジスタ
Ｑn00Dの接続点と接地電位Ｖssとを、ＭＯＳトランジス
タＱn00DPを介して接続し、かつリファレンスセルキャ
パシタＣ10Dの一方の電極とＭＯＳトランジスタＱn10D
の接続点と電源電位ＶccとをＭＯＳトランジスタＱn10D
Pを介して接続し、ＭＯＳトランジスタＱn00DP，Ｑn10D
Pを同じプリチャージ信号ＤＰ0で制御するようにした点
である。
【０１１３】以上のように構成された本実施例の動作に
ついて、以下に説明する。まず初期状態において、プリ
チャージ信号ＤＰ0を論理電圧“Ｈ”にし、ＭＯＳトラ
ンジスタＱn00DP，Ｑn10DPをオンする。そうすることに
よって、リファレンスセルキャパシタＣ00Dの電位は接
地電位Ｖssに、リファレンスセルＣ10Dの電位は電源電
位Ｖccとなる。以降、リファレンスセルからビット線Ｂ
Ｌ0，／ＢＬ0へデータを読み出し、平均化して基準電位
を作り、ビット線ＢＬ0を接地電位Ｖssにした後、メモ
リセルキャパシタＣ00からビット線ＢＬ0へデータを読
み出し、センスアンプＳＡ0で増幅し、メモリセルキャ
パシタへの再書き込みで一連の動作が終了する点は図１
５に示す第９の実施例の動作タイミングと同じである。
ついて、以下に説明する。まず初期状態において、プリ
チャージ信号ＤＰ0を論理電圧“Ｈ”にし、ＭＯＳトラ
ンジスタＱn00DP，Ｑn10DPをオンする。そうすることに
よって、リファレンスセルキャパシタＣ00Dの電位は接
地電位Ｖssに、リファレンスセルＣ10Dの電位は電源電
位Ｖccとなる。以降、リファレンスセルからビット線Ｂ
Ｌ0，／ＢＬ0へデータを読み出し、平均化して基準電位
を作り、ビット線ＢＬ0を接地電位Ｖssにした後、メモ
リセルキャパシタＣ00からビット線ＢＬ0へデータを読
み出し、センスアンプＳＡ0で増幅し、メモリセルキャ
パシタへの再書き込みで一連の動作が終了する点は図１
５に示す第９の実施例の動作タイミングと同じである。
【０１１４】なお、以上の説明においてリファレンスセ
ルへの書き込み電位を接地電位Ｖss、電源電位Ｖccとし
たが、特にこの電位に限定されるものではなく、任意の
電位を書き込んでも問題はない。
ルへの書き込み電位を接地電位Ｖss、電源電位Ｖccとし
たが、特にこの電位に限定されるものではなく、任意の
電位を書き込んでも問題はない。
【０１１５】以上のように、本実施例においてはリファ
レンスセルキャパシタへ外部専用回路を通して任意の電
位を書き込めるようにしたものであり、リファレンスセ
ルには動作直前につねに一定の電位が書き込まれるた
め、安定したデータの読み出し、書き込みが可能とな
る。
レンスセルキャパシタへ外部専用回路を通して任意の電
位を書き込めるようにしたものであり、リファレンスセ
ルには動作直前につねに一定の電位が書き込まれるた
め、安定したデータの読み出し、書き込みが可能とな
る。
【０１１６】〔実施例１２〕本発明の第１２の実施例に
おける半導体メモリ装置について、図面を参照しながら
説明する。本実施例も第１１の実施例と同様、リファレ
ンスセルへのデータ書き込みに関するものである。
おける半導体メモリ装置について、図面を参照しながら
説明する。本実施例も第１１の実施例と同様、リファレ
ンスセルへのデータ書き込みに関するものである。
【０１１７】図２０は本発明の第１２の実施例における
半導体メモリ装置の回路構成図、図２１は同半導体メモ
リ装置の動作タイミングを示す図である。なお、基本的
な構成は、図１４に示す第９の実施例と同じであり、同
一箇所には同一符号を付して説明を省略し、異なる点に
ついて説明する。
半導体メモリ装置の回路構成図、図２１は同半導体メモ
リ装置の動作タイミングを示す図である。なお、基本的
な構成は、図１４に示す第９の実施例と同じであり、同
一箇所には同一符号を付して説明を省略し、異なる点に
ついて説明する。
【０１１８】本実施例が図１４に示す第９の実施例と異
なる点は、リファレンスセルキャパシタＣ00Dの一方の
電極とＭＯＳトランジスタＱn00Dとの接続点をＭＯＳト
ランジスタＱn00DPを介して接地電位Ｖssに、ＭＯＳト
ランジスタＱn00DP2を介して電源電位Ｖccにそれぞれ接
続し、かつリファレンスセルキャパシタＣ10Dの一方の
電極とＭＯＳトランジスタＱn10Dとの接続点をＭＯＳト
ランジスタＱn10DPを介して電源電位Ｖccに、ＭＯＳト
ランジスタＱn10DP2を介して接地電位Ｖssにそれぞれ接
続している点である。なお、ＭＯＳトランジスタＱn00D
P，Ｑn10DPは同じプリチャージ信号ＤＰ0で制御され、
ＭＯＳトランジスタＱn00DP2，Ｑn10DP2は同じプリチャ
ージ信号ＤＰ1で制御されるように結線されている。
なる点は、リファレンスセルキャパシタＣ00Dの一方の
電極とＭＯＳトランジスタＱn00Dとの接続点をＭＯＳト
ランジスタＱn00DPを介して接地電位Ｖssに、ＭＯＳト
ランジスタＱn00DP2を介して電源電位Ｖccにそれぞれ接
続し、かつリファレンスセルキャパシタＣ10Dの一方の
電極とＭＯＳトランジスタＱn10Dとの接続点をＭＯＳト
ランジスタＱn10DPを介して電源電位Ｖccに、ＭＯＳト
ランジスタＱn10DP2を介して接地電位Ｖssにそれぞれ接
続している点である。なお、ＭＯＳトランジスタＱn00D
P，Ｑn10DPは同じプリチャージ信号ＤＰ0で制御され、
ＭＯＳトランジスタＱn00DP2，Ｑn10DP2は同じプリチャ
ージ信号ＤＰ1で制御されるように結線されている。
【０１１９】以上のように構成された本実施例の動作に
ついて、以下に説明する。まず初期状態において、プリ
チャージ信号ＤＰ0を論理電圧“Ｈ”にし、ＭＯＳトラ
ンジスタＱn00DP，Ｑn10DPをオンする。そうすることに
よって、リファレンスセルキャパシタＣ00Dの電位は接
地電位Ｖssに、リファレンスセルＣ10Dの電位は電源電
位Ｖccとなる。以降、リファレンスセルからビット線Ｂ
Ｌ0，／ＢＬ0へデータを読み出し、平均化して基準電位
を作り、ビット線ＢＬ0を接地電位Ｖssにした後、メモ
リセルキャパシタＣ00からビット線ＢＬ0へデータを読
み出し、センスアンプＳＡ0で増幅し、メモリセルキャ
パシタへの再書き込みで一連の動作が終了する点は図１
５に示す第９の実施例の動作タイミングと同じである。
ついて、以下に説明する。まず初期状態において、プリ
チャージ信号ＤＰ0を論理電圧“Ｈ”にし、ＭＯＳトラ
ンジスタＱn00DP，Ｑn10DPをオンする。そうすることに
よって、リファレンスセルキャパシタＣ00Dの電位は接
地電位Ｖssに、リファレンスセルＣ10Dの電位は電源電
位Ｖccとなる。以降、リファレンスセルからビット線Ｂ
Ｌ0，／ＢＬ0へデータを読み出し、平均化して基準電位
を作り、ビット線ＢＬ0を接地電位Ｖssにした後、メモ
リセルキャパシタＣ00からビット線ＢＬ0へデータを読
み出し、センスアンプＳＡ0で増幅し、メモリセルキャ
パシタへの再書き込みで一連の動作が終了する点は図１
５に示す第９の実施例の動作タイミングと同じである。
【０１２０】上記の説明とは逆に、初期状態でプリチャ
ージ信号ＤＰ1を論理電圧“Ｈ”にして、リファレンス
セルキャパシタＣ00Dの電位を電源電位Ｖccに、リファ
レンスセルキャパシタＣ10Dの電位を接地電位Ｖssにし
てもよい。
ージ信号ＤＰ1を論理電圧“Ｈ”にして、リファレンス
セルキャパシタＣ00Dの電位を電源電位Ｖccに、リファ
レンスセルキャパシタＣ10Dの電位を接地電位Ｖssにし
てもよい。
【０１２１】以上のように、本実施例においてはリファ
レンスセルキャパシタへ外部専用回路を通して任意の電
位を書き込めるようにしたものであり、リファレンスセ
ルには動作直前につねに一定の電位が書き込まれるた
め、安定したデータの読み出し、書き込みが可能とな
る。
レンスセルキャパシタへ外部専用回路を通して任意の電
位を書き込めるようにしたものであり、リファレンスセ
ルには動作直前につねに一定の電位が書き込まれるた
め、安定したデータの読み出し、書き込みが可能とな
る。
【０１２２】なお、以上の説明においてリファレンスセ
ルへの書き込み電位を接地電位、電源電位としたが、特
にこの電位に限定されるものではなく、任意の電位を書
き込むこともできる。
ルへの書き込み電位を接地電位、電源電位としたが、特
にこの電位に限定されるものではなく、任意の電位を書
き込むこともできる。
【０１２３】〔実施例１３〕本発明の第１３の実施例に
おける半導体メモリ装置について説明する。本実施例
は、リファレンスセルキャパシタとして容量絶縁膜が強
誘電体膜で構成された強誘電体キャパシタを用いた場合
に特に有効となるものである。
おける半導体メモリ装置について説明する。本実施例
は、リファレンスセルキャパシタとして容量絶縁膜が強
誘電体膜で構成された強誘電体キャパシタを用いた場合
に特に有効となるものである。
【０１２４】すなわち、強誘電体膜は電源が切断されて
も自発分極によってそのデータを保持するという便利さ
はあるものの、自発分極の反転の繰り返し回数が限界回
数を越えると、強誘電体膜が劣化し始め、それにともな
って蓄積される電荷量が減少する。リファレンスセルは
つねにデータが書き換えられるため、半導体メモリ装置
の寿命がリファレンスセルキャパシタの寿命で決まるこ
とになって、都合が悪い。そのために、リファレンスセ
ルキャパシタに交互に論理電圧“Ｈ”，“Ｌ”を書き込
むようにすれば、本来論理電圧“Ｈ”が書き込まれるべ
き強誘電体キャパシタの寿命は２倍になる。
も自発分極によってそのデータを保持するという便利さ
はあるものの、自発分極の反転の繰り返し回数が限界回
数を越えると、強誘電体膜が劣化し始め、それにともな
って蓄積される電荷量が減少する。リファレンスセルは
つねにデータが書き換えられるため、半導体メモリ装置
の寿命がリファレンスセルキャパシタの寿命で決まるこ
とになって、都合が悪い。そのために、リファレンスセ
ルキャパシタに交互に論理電圧“Ｈ”，“Ｌ”を書き込
むようにすれば、本来論理電圧“Ｈ”が書き込まれるべ
き強誘電体キャパシタの寿命は２倍になる。
【０１２５】たとえば、図２０に示す第１２の実施例の
ように外部専用回路を設けた例では、プリチャージ信号
ＤＰ0とプリチャージ信号ＤＰ1を交互に切り換える回路
を外部に設けておき、順次切り換えて使用すればリファ
レンスセルキャパシタには論理電圧“Ｈ”，“Ｌ”が交
互に書き込まれることになる。
ように外部専用回路を設けた例では、プリチャージ信号
ＤＰ0とプリチャージ信号ＤＰ1を交互に切り換える回路
を外部に設けておき、順次切り換えて使用すればリファ
レンスセルキャパシタには論理電圧“Ｈ”，“Ｌ”が交
互に書き込まれることになる。
【０１２６】また図１４に示すように、リファレンスセ
ルへの書き込みがビット線を通して行われる場合には、
図２２に示すように、ワード線ＤＷＬ0を論理電圧
“Ｈ”にしたままワード線ＷＬ0を論理電圧“Ｌ”に
し、センスアンプＳＡ0からの再書き込み信号を反転し
てリファレンスセルキャパシタに書き込むようにすれば
よい。
ルへの書き込みがビット線を通して行われる場合には、
図２２に示すように、ワード線ＤＷＬ0を論理電圧
“Ｈ”にしたままワード線ＷＬ0を論理電圧“Ｌ”に
し、センスアンプＳＡ0からの再書き込み信号を反転し
てリファレンスセルキャパシタに書き込むようにすれば
よい。
【０１２７】〔実施例１４〕本発明の第１４の実施例に
おける半導体メモリ装置について、図面を参照しながら
説明する。本実施例も第１３の実施例と同様、リファレ
ンスセルキャパシタとして容量絶縁膜が強誘電体膜で構
成された強誘電体キャパシタを用いた場合に、その寿命
を少なくとも２倍にできる半導体メモリ装置に関するも
のである。
おける半導体メモリ装置について、図面を参照しながら
説明する。本実施例も第１３の実施例と同様、リファレ
ンスセルキャパシタとして容量絶縁膜が強誘電体膜で構
成された強誘電体キャパシタを用いた場合に、その寿命
を少なくとも２倍にできる半導体メモリ装置に関するも
のである。
【０１２８】図２３は本発明の第１４の実施例における
半導体メモリ装置の回路構成図である。本実施例の基本
的な構成および動作タイミングは、図１４に示す第９の
実施例と同じであり、同一箇所には同一符号を付して説
明を省略し、異なる点について説明する。
半導体メモリ装置の回路構成図である。本実施例の基本
的な構成および動作タイミングは、図１４に示す第９の
実施例と同じであり、同一箇所には同一符号を付して説
明を省略し、異なる点について説明する。
【０１２９】本実施例が図１４に示す第９の実施例と異
なる点は、図１４では１個であったリファレンスセルを
本実施例ではリファレンスセル群ＲＣ0とリファレンス
セル群ＲＣ1の２個設けた点である。
なる点は、図１４では１個であったリファレンスセルを
本実施例ではリファレンスセル群ＲＣ0とリファレンス
セル群ＲＣ1の２個設けた点である。
【０１３０】以上のように本実施例では２個のリファレ
ンスセルを備えた構成とすることにより、作動するリフ
ァレンスセルをメモリセルによって分担させたり、各々
のリファレンスセル群を交互に使用したりすることがで
き、読み出し、書き込み回数による強誘電体膜の劣化を
防止することができる。このような例について、以下に
説明する。
ンスセルを備えた構成とすることにより、作動するリフ
ァレンスセルをメモリセルによって分担させたり、各々
のリファレンスセル群を交互に使用したりすることがで
き、読み出し、書き込み回数による強誘電体膜の劣化を
防止することができる。このような例について、以下に
説明する。
【０１３１】まず、２個のリファレンスセル群がそれぞ
れ分担するメモリセルが異なる場合について、リファレ
ンスセル群が２個、本体メモリのワード線が８本の場合
を例として説明する。
れ分担するメモリセルが異なる場合について、リファレ
ンスセル群が２個、本体メモリのワード線が８本の場合
を例として説明する。
【０１３２】表１に示すように、第１のリファレンスセ
ル群ＲＣ0がワード線ＷＬ0，ＷＬ1，ＷＬ4，ＷＬ5を担
当し、第２のリファレンスセル群ＲＣ1がワード線ＷＬ
2，ＷＬ3，ＷＬ6，ＷＬ7を担当することにして、表２に
示すように担当のワード線がアクセスされた場合に動作
するようにすれば、リファレンスセルキャパシタがつね
に同じ状態にあることが少なくなり、強誘電体膜からな
る容量絶縁膜にかかるストレスが分散するため、強誘電
体キャパシタの寿命が延びる。
ル群ＲＣ0がワード線ＷＬ0，ＷＬ1，ＷＬ4，ＷＬ5を担
当し、第２のリファレンスセル群ＲＣ1がワード線ＷＬ
2，ＷＬ3，ＷＬ6，ＷＬ7を担当することにして、表２に
示すように担当のワード線がアクセスされた場合に動作
するようにすれば、リファレンスセルキャパシタがつね
に同じ状態にあることが少なくなり、強誘電体膜からな
る容量絶縁膜にかかるストレスが分散するため、強誘電
体キャパシタの寿命が延びる。
【０１３３】
【表１】
【０１３４】
【表２】
【０１３５】次に、２個のリファレンスセル群が交互に
切り換えられて使用される場合について、リファレンス
セル群が２個、メモリセルのワード線が８本の場合を例
として説明する。
切り換えられて使用される場合について、リファレンス
セル群が２個、メモリセルのワード線が８本の場合を例
として説明する。
【０１３６】
【表３】
【０１３７】表３に示すように、ワード線がどのように
アクセスされても、リファレンスセルが交互に動作する
ことによって、強誘電体膜からなる容量絶縁膜にかかる
ストレスが分散されるため強誘電体キャパシタの寿命を
延ばすことができる。
アクセスされても、リファレンスセルが交互に動作する
ことによって、強誘電体膜からなる容量絶縁膜にかかる
ストレスが分散されるため強誘電体キャパシタの寿命を
延ばすことができる。
【０１３８】〔実施例１５〕本発明の第１５の実施例に
おける半導体メモリ装置について、図面を参照しながら
説明する。本実施例は、ビット線につながったＭＯＳト
ランジスタのオンオフによって基準電位が変動するのを
補正する補正回路を設けたものである。
おける半導体メモリ装置について、図面を参照しながら
説明する。本実施例は、ビット線につながったＭＯＳト
ランジスタのオンオフによって基準電位が変動するのを
補正する補正回路を設けたものである。
【０１３９】図２４は本発明の第１５の実施例における
半導体メモリ装置の回路構成図、図２５は同半導体メモ
リ装置の動作タイミングを示す図である。本実施例の基
本的な構成は、図１４に示す第９の実施例と同じであ
り、同一箇所には同一符号を付して説明を省略し、異な
る点について説明する。
半導体メモリ装置の回路構成図、図２５は同半導体メモ
リ装置の動作タイミングを示す図である。本実施例の基
本的な構成は、図１４に示す第９の実施例と同じであ
り、同一箇所には同一符号を付して説明を省略し、異な
る点について説明する。
【０１４０】本実施例が図１４に示す第９の実施例と異
なる点は、ビット線ＢＬ0とビット線ＢＬ1とを、イコラ
イズ信号ＢＥＱ0で制御されるＭＯＳトランジスタＱn00
BEQを介して接続し、ビット線／ＢＬ0とビット線／ＢＬ
1とを、イコライズ信号ＢＥＱ1で制御されるＭＯＳトラ
ンジスタＱn10BEQを介して接続した点である。
なる点は、ビット線ＢＬ0とビット線ＢＬ1とを、イコラ
イズ信号ＢＥＱ0で制御されるＭＯＳトランジスタＱn00
BEQを介して接続し、ビット線／ＢＬ0とビット線／ＢＬ
1とを、イコライズ信号ＢＥＱ1で制御されるＭＯＳトラ
ンジスタＱn10BEQを介して接続した点である。
【０１４１】以上のように構成された本実施例の半導体
メモリ装置の動作について、図２５を参照しながら説明
する。なお、イコライズ信号ＢＥＱ，ＢＥＱ0，ＢＥＱ1
を除いては図１５に示す第９の実施例の動作タイミング
と基本的には同じであり、説明を省略し、イコライズ信
号ＢＥＱ，ＢＥＱ0，ＢＥＱ1に関係する動作を中心に説
明する。
メモリ装置の動作について、図２５を参照しながら説明
する。なお、イコライズ信号ＢＥＱ，ＢＥＱ0，ＢＥＱ1
を除いては図１５に示す第９の実施例の動作タイミング
と基本的には同じであり、説明を省略し、イコライズ信
号ＢＥＱ，ＢＥＱ0，ＢＥＱ1に関係する動作を中心に説
明する。
【０１４２】ＭＯＳトランジスタＱn00とメモリセルキ
ャパシタＣ00で構成されるメモリセルのデータを読み出
す前の初期状態として、イコライズ信号ＢＥＱは論理電
圧“Ｈ”の状態にある。まず最初に、図１５に示す第９
の実施例における動作タイミングと同じ動作を行って、
ビット線ＢＬ0，／ＢＬ0に基準電位を作り出す。次に、
イコライズ信号ＢＥＱを論理電圧“Ｌ”にして、トラン
ジスタＱn0EQをオフにする。このとき、ビット線ＢＬ0
とビット線／ＢＬ0の負荷容量が変動して、両ビット線
の電位に変化が生じる。この電位の変動分は後に説明す
るようにして補正される。
ャパシタＣ00で構成されるメモリセルのデータを読み出
す前の初期状態として、イコライズ信号ＢＥＱは論理電
圧“Ｈ”の状態にある。まず最初に、図１５に示す第９
の実施例における動作タイミングと同じ動作を行って、
ビット線ＢＬ0，／ＢＬ0に基準電位を作り出す。次に、
イコライズ信号ＢＥＱを論理電圧“Ｌ”にして、トラン
ジスタＱn0EQをオフにする。このとき、ビット線ＢＬ0
とビット線／ＢＬ0の負荷容量が変動して、両ビット線
の電位に変化が生じる。この電位の変動分は後に説明す
るようにして補正される。
【０１４３】次に、プリチャージ信号ＢＰ0を論理電圧
“Ｈ”にしてＭＯＳトランジスタＱn00BPをオンし、ビ
ット線ＢＬ0を接地電位Ｖssにするとともに、イコライ
ズ信号ＢＥＱ0を論理電圧“Ｈ”にしてトランジスタＱn
0BEQをオンにして、ビット線ＢＬ0とビット線ＢＬ1を接
続する。このとき、ビット線ＢＬ1，／ＢＬ1においても
ビット線ＢＬ0，／ＢＬ0とまったく同様の動作が行われ
ており、ビット線ＢＬ1も接地電位Ｖssにされている。
次に、ビット線ＢＬ0とＢＬ1とを接地電位Ｖssかつフロ
ーティング状態にしてから、イコライズ信号ＢＥＱ0を
論理電圧“Ｌ”にしてトランジスタＱn00BEQをオフにし
て、ビット線ＢＬ0，ＢＬ1を切り離す。このとき、ビッ
ト線ＢＬ0，／ＢＬ0を切り離したときと同様の電位の変
化がビット線ＢＬ0，ＢＬ1にも発生する。次に、ワード
線ＷＬ0、およびセルプレート電極ＣＰ0を論理電圧
“Ｈ”にして、メモリセルキャパシタＣ00からビット線
ＢＬ0へデータを読み出す。このときにはビット線ＢＬ0
の電位が下がっているため、読み出したデータもその分
電位が低下することになり、上述した基準電位の低下分
が補正されることになる。以降のセンスアンプＳＡ0に
よる増幅、およびデータの再書き込みについては、図１
４に示す第９の実施例の動作と同じであり、省略する。
“Ｈ”にしてＭＯＳトランジスタＱn00BPをオンし、ビ
ット線ＢＬ0を接地電位Ｖssにするとともに、イコライ
ズ信号ＢＥＱ0を論理電圧“Ｈ”にしてトランジスタＱn
0BEQをオンにして、ビット線ＢＬ0とビット線ＢＬ1を接
続する。このとき、ビット線ＢＬ1，／ＢＬ1においても
ビット線ＢＬ0，／ＢＬ0とまったく同様の動作が行われ
ており、ビット線ＢＬ1も接地電位Ｖssにされている。
次に、ビット線ＢＬ0とＢＬ1とを接地電位Ｖssかつフロ
ーティング状態にしてから、イコライズ信号ＢＥＱ0を
論理電圧“Ｌ”にしてトランジスタＱn00BEQをオフにし
て、ビット線ＢＬ0，ＢＬ1を切り離す。このとき、ビッ
ト線ＢＬ0，／ＢＬ0を切り離したときと同様の電位の変
化がビット線ＢＬ0，ＢＬ1にも発生する。次に、ワード
線ＷＬ0、およびセルプレート電極ＣＰ0を論理電圧
“Ｈ”にして、メモリセルキャパシタＣ00からビット線
ＢＬ0へデータを読み出す。このときにはビット線ＢＬ0
の電位が下がっているため、読み出したデータもその分
電位が低下することになり、上述した基準電位の低下分
が補正されることになる。以降のセンスアンプＳＡ0に
よる増幅、およびデータの再書き込みについては、図１
４に示す第９の実施例の動作と同じであり、省略する。
【０１４４】また同様の補正回路は図２６に示す回路構
成でも実現できる。図２６は本発明の第１５の実施例に
おける半導体メモリ装置の他の回路構成図である。本実
施例の基本的な構成は、図１４に示す第９の実施例と同
じであり、同一箇所には同一符号を付して説明を省略
し、異なる点について説明する。
成でも実現できる。図２６は本発明の第１５の実施例に
おける半導体メモリ装置の他の回路構成図である。本実
施例の基本的な構成は、図１４に示す第９の実施例と同
じであり、同一箇所には同一符号を付して説明を省略
し、異なる点について説明する。
【０１４５】本実施例が図１４に示す第９の実施例と異
なる点は、ビット線対の間を、イコライズ信号ＢＥＱ0
または同ＢＥＱ1で制御されるＭＯＳトランジスタＱn01
EQまたは同Ｑn12EQで接続した点である。この場合は、
イコライズ信号ＢＥＱ0を論理電圧“Ｈ”にしてＭＯＳ
トランジスタＱn12EQをオンさせて、ビット線ＢＬ1とビ
ット線ＢＬ2とを接続した状態で、プリチャージ信号Ｂ
Ｐ0を論理電圧“Ｈ” にし、ＭＯＳトランジスタＱn11B
P，Ｑn02BPをオンし、ビット線ＢＬ1、ＢＬ2を接地電位
Ｖssにした後、イコライズ信号ＢＥＱ0を論理電圧
“Ｌ”にしてＭＯＳトランジスタＱn12EQをオフし、ビ
ット線ＢＬ1，ＢＬ2を切り離す。このようにすることに
より、ビット線ＢＬ0の電位は負荷容量が変動した分変
動する。この変動分が基準電位を作ったときのビット線
の電位の変動分を補正することになる。
なる点は、ビット線対の間を、イコライズ信号ＢＥＱ0
または同ＢＥＱ1で制御されるＭＯＳトランジスタＱn01
EQまたは同Ｑn12EQで接続した点である。この場合は、
イコライズ信号ＢＥＱ0を論理電圧“Ｈ”にしてＭＯＳ
トランジスタＱn12EQをオンさせて、ビット線ＢＬ1とビ
ット線ＢＬ2とを接続した状態で、プリチャージ信号Ｂ
Ｐ0を論理電圧“Ｈ” にし、ＭＯＳトランジスタＱn11B
P，Ｑn02BPをオンし、ビット線ＢＬ1、ＢＬ2を接地電位
Ｖssにした後、イコライズ信号ＢＥＱ0を論理電圧
“Ｌ”にしてＭＯＳトランジスタＱn12EQをオフし、ビ
ット線ＢＬ1，ＢＬ2を切り離す。このようにすることに
より、ビット線ＢＬ0の電位は負荷容量が変動した分変
動する。この変動分が基準電位を作ったときのビット線
の電位の変動分を補正することになる。
【０１４６】以上のように本実施例では、所定のビット
線に他のビット線を接続することによって負荷容量を調
整し、そのときビット線に生じる電位の変動を利用して
基準電位の変動を補正しており、誤ったデータの読み出
し、再書き込みがなくなる。
線に他のビット線を接続することによって負荷容量を調
整し、そのときビット線に生じる電位の変動を利用して
基準電位の変動を補正しており、誤ったデータの読み出
し、再書き込みがなくなる。
【０１４７】
【発明の効果】本発明は、２本の信号線に供給する電荷
を発生させる電荷供給手段と、第１の制御信号によって
電荷供給手段と２本の信号線との間を接続し２本の信号
線にそれぞれ電荷を供給する第１の接続手段と、第２の
制御信号によって２本の信号線間を接続し、共有された
電荷と信号線の容量とで決まる２本の信号線間の電位差
を平均化した後、２本の信号線間を切り離す第２の接続
手段とを備え、正確な基準電位を発生する基準電位発生
装置を実現できるものである。
を発生させる電荷供給手段と、第１の制御信号によって
電荷供給手段と２本の信号線との間を接続し２本の信号
線にそれぞれ電荷を供給する第１の接続手段と、第２の
制御信号によって２本の信号線間を接続し、共有された
電荷と信号線の容量とで決まる２本の信号線間の電位差
を平均化した後、２本の信号線間を切り離す第２の接続
手段とを備え、正確な基準電位を発生する基準電位発生
装置を実現できるものである。
【０１４８】また本発明は、メモリセルと、２本のビッ
ト線と、２本のビット線に供給する電荷を発生させる電
荷供給手段、第１の制御信号によって電荷供給手段と２
本のビット線との間を接続し、２本のビット線にそれぞ
れ電荷を供給する第１の接続手段からなる基準電位発生
手段と、第２の制御手段によって２本のビット線間を接
続し、ビット線に供給された電荷とビット線の容量とで
決まる２本のビット線間の電位差を平均化した後、２本
のビット線間を切り離す第２の接続手段とを備え、消費
電力の低減をはかり、基準電位の変動を抑制し、誤動作
を防止する優れた半導体メモリ装置を実現できるもので
ある。
ト線と、２本のビット線に供給する電荷を発生させる電
荷供給手段、第１の制御信号によって電荷供給手段と２
本のビット線との間を接続し、２本のビット線にそれぞ
れ電荷を供給する第１の接続手段からなる基準電位発生
手段と、第２の制御手段によって２本のビット線間を接
続し、ビット線に供給された電荷とビット線の容量とで
決まる２本のビット線間の電位差を平均化した後、２本
のビット線間を切り離す第２の接続手段とを備え、消費
電力の低減をはかり、基準電位の変動を抑制し、誤動作
を防止する優れた半導体メモリ装置を実現できるもので
ある。
【図１】本発明の第１の実施例における基準電位発生装
置の回路ブロック図
置の回路ブロック図
【図２】本発明の第２の実施例における半導体メモリ装
置の回路ブロック図
置の回路ブロック図
【図３】本発明の第３の実施例における半導体メモリ装
置の回路構成図
置の回路構成図
【図４】本発明の第４の実施例における半導体メモリ装
置の回路構成図
置の回路構成図
【図５】同半導体メモリ装置の動作タイミングを示す図
【図６】本発明の第５の実施例における半導体メモリ装
置の回路構成図
置の回路構成図
【図７】同半導体メモリ装置の動作タイミングを示す図
【図８】本発明の第６の実施例における半導体メモリ装
置の回路構成図
置の回路構成図
【図９】同半導体メモリ装置の動作タイミングを示す図
【図１０】本発明の第７の実施例における半導体メモリ
装置の回路構成図
装置の回路構成図
【図１１ 】同半導体メモリ装置の動作タイミングを示
す図
す図
【図１２】本発明の第８の実施例における半導体メモリ
装置の回路構成図
装置の回路構成図
【図１３】同半導体メモリ装置の動作タイミングを示す
図
図
【図１４】本発明の第９の実施例における半導体メモリ
装置の回路構成図
装置の回路構成図
【図１５】同半導体メモリ装置の動作タイミングを示す
図
図
【図１６】本発明の第１０の実施例における半導体メモ
リ装置の回路構成図
リ装置の回路構成図
【図１７】同半導体メモリ装置の動作タイミングを示す
図
図
【図１８】本発明の第１１の実施例における半導体メモ
リ装置の回路構成図
リ装置の回路構成図
【図１９】同半導体メモリ装置の動作タイミングを示す
図
図
【図２０】本発明の第１２の実施例における半導体メモ
リ装置の回路構成図
リ装置の回路構成図
【図２１】同半導体メモリ装置の動作タイミングを示す
図
図
【図２２】本発明の第１３の実施例における半導体メモ
リ装置の動作タイミングを示す図
リ装置の動作タイミングを示す図
【図２３】本発明の第１４の実施例における半導体メモ
リ装置の回路構成図
リ装置の回路構成図
【図２４】本発明の第１５の実施例における半導体メモ
リ装置の回路構成図
リ装置の回路構成図
【図２５】同半導体メモリ装置の動作タイミングを示す
図
図
【図２６】本発明の第１５の実施例における半導体メモ
リ装置の他の回路構成図
リ装置の他の回路構成図
【図２７】従来の半導体メモリ装置の回路構成図
【図２８】同半導体メモリ装置の動作タイミングを示す
図
図
【図２９】同半導体メモリ装置のメモリセルキャパシタ
の強誘電体のヒステリシス特性を示す図
の強誘電体のヒステリシス特性を示す図
【図３０】同半導体メモリ装置のリファレンスセルキャ
パシタの強誘電体のヒステリシス特性を示す図
パシタの強誘電体のヒステリシス特性を示す図
２１，２２ 信号線 ２３ 電荷供給回路 ２４ａ，２４ｂ 第１のスイッチ回路（第１の接続手
段） ２５ 第２のスイッチ回路（第２の接続手段）
段） ２５ 第２のスイッチ回路（第２の接続手段）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中熊 哲治 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 角 辰己 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 森脇 信行 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (24)
- 【請求項１】 ２本の信号線と、前記２本の信号線に供
給する電荷を発生させる電荷供給手段と、第１の制御信
号によって前記電荷供給手段と前記２本の信号線との間
を接続し、前記２本の信号線にそれぞれ電荷を供給する
第１の接続手段と、第２の制御信号によって前記２本の
信号線間を接続し、前記電荷と前記信号線の容量とで決
まる２本の信号線間の電位を平均化した後、前記２本の
信号線間を切り離す第２の接続手段とを有する基準電位
発生装置。 - 【請求項２】 メモリセルと、前記メモリセルからデー
タを読み出すための第１のビット線および第２のビット
線と、基準電位を発生させるための第３のビット線およ
び第４のビット線、前記第３のビット線および第４のビ
ット線に電荷を供給する電荷供給手段、第１の制御信号
によって前記電荷供給手段と前記第３のビット線および
前記第４のビット線との間を接続する第１の接続手段、
第２の制御信号によって前記第３のビット線と前記第４
のビット線との間を接続し、前記第３のビット線に供給
された電荷と前記第３のビット線の容量とで決まる第１
の電位と前記第４のビット線に供給された電荷と前記第
４のビット線の容量とで決まる第２の電位とを平均化し
た後、前記第３のビット線と前記第４のビット線との間
を切り離す第２の接続手段を備えた基準電位発生手段
と、前記第１のビット線と前記第２のビット線を入出力
とする増幅器とを有する半導体メモリ装置。 - 【請求項３】 メモリセルと、前記メモリセルからデー
タを読み出すための第１のビット線と、基準電位を発生
させるための第２のビット線および第３のビット線、前
記第２のビット線および前記第３のビット線に電荷を供
給する電荷供給手段、第１の制御信号によって前記電荷
供給手段と前記第２のビット線および前記第３のビット
線との間を接続する第１の接続手段、第２の制御信号に
よって前記第２のビット線と前記第３のビット線との間
を接続し、前記第２のビット線に供給された電荷と前記
第２のビット線の容量とで決まる第１の電位と前記第３
のビット線に供給された電荷と前記第３のビット線の容
量とで決まる第２の電位とを平均化した後、前記第２の
ビット線と前記第３のビット線との間を切り離す第２の
接続手段を備えた基準電位発生手段と、前記第１のビッ
ト線と前記第２のビット線を入力とする増幅器とを有す
る半導体メモリ装置。 - 【請求項４】 メモリセルからデータを読み出すための
第１のビット線を複数本備え、前記第１のビット線がそ
れぞれ異なる信号によって制御されるスイッチ素子を介
して増幅器に接続されている請求項３記載の半導体メモ
リ装置。 - 【請求項５】 第１のビット線と第３のビット線とがス
イッチ素子を介して接続されている請求項３または４記
載の半導体メモリ装置。 - 【請求項６】 第１のメモリセルと、前記第１のメモリ
セルからデータを読み出すための第１のビット線と、基
準電位を発生させるための第２のビット線および第３の
ビット線と、第２のメモリセルと、前記第２のメモリセ
ルからデータを読み出すための第４のビット線と、前記
第２のビット線および前記第３のビット線に電荷を供給
する第１の電荷供給手段、第１の制御信号によって前記
第１の電荷供給手段と前記第２のビット線および前記第
３のビット線との間を接続する第１の接続手段、第２の
制御信号によって前記第２のビット線と前記第３のビッ
ト線との間を接続し、前記第２のビット線に供給された
電荷と前記第２のビット線の容量とで決まる第１の電位
と前記第３のビット線に供給された電荷と前記第３のビ
ット線の容量とで決まる第２の電位とを平均化した後、
前記第２のビット線と前記第３のビット線との間を切り
離す第２の接続手段を備えた第１の基準電位発生手段
と、前記第１のビット線と前記第２のビット線を入出力
とする第１の増幅器と、前記第３のビット線と前記第４
のビット線を入出力とする第２の増幅器とを有する半導
体メモリ装置。 - 【請求項７】 第３のビット線にデータを読み出す第３
のメモリセルと、第４のビット線との間に基準電位を発
生させる第５のビット線と、第４のメモリセルと、前記
第４のメモリセルからデータを読み出すための第６のビ
ット線と、前記第４のビット線および前記第５のビット
線に電荷を供給する第２の電荷供給手段、第３の制御信
号によって前記第２の電荷供給手段と前記第４のビット
線および前記第５のビット線との間を接続する第３の接
続手段、第４の制御信号によって前記第４のビット線と
前記第５のビット線との間を接続する第４の接続手段を
備えた第２の基準電位発生手段と、前記第５のビット線
と前記第６のビット線を入出力とする第３の増幅器とを
有し、かつ第２のビット線と第４のビット線、第３のビ
ット線と第５のビット線がスイッチ素子を介して接続さ
れている請求項６記載の半導体メモリ装置。 - 【請求項８】 第１のビット線および第４のビット線、
前記第１のビット線および前記第４のビット線に電荷を
供給する第２の電荷供給手段、第３の制御信号によって
前記第２の電荷供給手段と前記第１のビット線および前
記第４のビット線との間を接続する第３の接続手段、第
４の制御信号によって前記第１のビット線と前記第４の
ビット線との間を接続する第４の接続手段を備えた第２
の基準電位発生手段を有し、かつ第１のビット線と第３
のビット線、第２のビット線と第４のビット線とがそれ
ぞれ異なる信号によって制御されるスイッチ素子を介し
て接続されている請求項６記載の半導体メモリ装置。 - 【請求項９】 第１のビット線および第４のビット線、
前記第１のビット線および前記第４のビット線に電荷を
供給する第２の電荷供給手段、第３の制御信号によって
前記第２の電荷供給手段と前記第１のビット線および前
記第４のビット線との間を接続する第３の接続手段、第
４の制御信号によって前記第１のビット線と前記第４の
ビット線との間を接続する第４の接続手段を備えた第２
の基準電位発生手段を有し、かつ第１のビット線と第３
のビット線間がスイッチ素子を介して接続されている請
求項６記載の半導体メモリ装置。 - 【請求項１０】 メモリセルと、前記メモリセルからデ
ータを読み出すための第１のビット線および第２のビッ
ト線と、前記第１のビット線および前記第２のビット線
に電荷を供給する電荷供給手段、第１の制御信号によっ
て前記電荷供給手段と前記第１のビット線および前記第
２のビット線との間を接続する第１の接続手段、第２の
制御信号によって前記第１のビット線と前記第２のビッ
ト線との間を接続し、前記第１のビット線に供給された
電荷と前記第１のビット線の容量とで決まる第１の電位
と前記第２のビット線に供給された電荷と前記第２のビ
ット線の容量とで決まる第２の電位とを平均化した後、
前記第１のビット線と前記第２のビット線との間を切り
離す第２の接続手段を備えた基準電位発生手段と、前記
第１のビット線と前記第２のビット線を入出力とする増
幅器とを有する半導体メモリ装置。 - 【請求項１１】 電荷供給手段が複数個のキャパシタを
有している請求項２，３，６または１０記載の半導体メ
モリ装置。 - 【請求項１２】 メモリセルおよび電荷供給手段がほぼ
同一設計のキャパシタを含む回路で構成されている請求
項２，３，６または１０記載の半導体メモリ装置。 - 【請求項１３】 電荷供給手段を構成するキャパシタ
が、論理電圧“Ｈ”が書き込まれたキャパシタと論理電
圧“Ｌ”が書き込まれたキャパシタを含む請求項１１ま
たは１２記載の半導体メモリ装置。 - 【請求項１４】 キャパシタが強誘電体膜を容量絶縁膜
とする強誘電体キャパシタである請求項１１，１２また
は１３記載の半導体メモリ装置。 - 【請求項１５】 メモリセルからデータを読み出すと
き、第１のビット線と第２のビット線の増幅器側からみ
た容量をほぼ等しくする容量均等化手段を有する請求項
１０記載の半導体メモリ装置。 - 【請求項１６】 第１の接続手段において、第１のビッ
ト線と電荷供給手段の接続と第２のビット線と電荷供給
手段の接続とを異なる信号で制御する請求項１０記載の
半導体メモリ装置。 - 【請求項１７】 メモリセルをビット線から切り離して
増幅器を動作させる請求項１０記載の半導体メモリ装
置。 - 【請求項１８】 電荷供給手段を構成するキャパシタへ
再書き込みする際の電荷供給がビット線を通して行なわ
れるものである請求項１１記載の半導体メモリ装置。 - 【請求項１９】 電荷供給手段を構成するキャパシタへ
再書き込みする際の電荷供給が専用回路を通して行なわ
れるものである請求項１１記載の半導体メモリ装置。 - 【請求項２０】 電荷供給手段を構成するキャパシタ
が、再書き込み毎に論理電圧“Ｈ”と論理電圧“Ｌ”と
を交互に書き込まれるものである請求項１８または１９
記載の半導体メモリ装置。 - 【請求項２１】 複数個の電荷供給手段がそれぞれが異
なる信号で制御される第１の接続手段を介して基準電位
を発生させるビット線に接続されている請求項２，３，
６または１０記載の半導体メモリ装置。 - 【請求項２２】 複数個の電荷供給手段のうち、データ
の読み出しを行うメモリセル群によって動作させる電荷
供給手段をあらかじめ決めている請求項２１記載の半導
体メモリ装置。 - 【請求項２３】 複数個の電荷供給手段のうち、メモリ
セルからのデータ読み出し毎に動作させる電荷供給手段
を順次切り替える請求項２１記載の半導体メモリ装置。 - 【請求項２４】 基準電位を発生させているビット線の
間の第２の接続手段を切り離すことによって生じる基準
電位の変動と同じ電位の変動を、データを読み出すビッ
ト線のプリチャージ電位に発生させる手段を有する請求
項２，３，６または１０記載の半導体メモリ装置。
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