KR950027821A - 기준전위발생장치 및 그것을 구비한 반도체메모리장치 - Google Patents

기준전위발생장치 및 그것을 구비한 반도체메모리장치 Download PDF

Info

Publication number
KR950027821A
KR950027821A KR1019950004869A KR19950004869A KR950027821A KR 950027821 A KR950027821 A KR 950027821A KR 1019950004869 A KR1019950004869 A KR 1019950004869A KR 19950004869 A KR19950004869 A KR 19950004869A KR 950027821 A KR950027821 A KR 950027821A
Authority
KR
South Korea
Prior art keywords
bit line
supply means
memory device
charge supply
capacitor
Prior art date
Application number
KR1019950004869A
Other languages
English (en)
Other versions
KR100233387B1 (ko
Inventor
토시오 무쿠노키
히로시게 히라노
죠지 나카네
테츠지 나카쿠마
타츠미 스미
노부유키 모리와키
Original Assignee
모리시타 요이찌
마쯔시다덴기산교 가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모리시타 요이찌, 마쯔시다덴기산교 가부시기가이샤 filed Critical 모리시타 요이찌
Publication of KR950027821A publication Critical patent/KR950027821A/ko
Application granted granted Critical
Publication of KR100233387B1 publication Critical patent/KR100233387B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Abstract

본 발명은 전자회로에 사용하는 기준전위발생장치 및 그것을 구비환 반도체메모리 장치에 관한 것이며, 본 발명의 기준전위 발생장치는 2개의 신호선(21), (22)과, 이 2개의 신호선(21), (22)에 전위을 부여하기 위한 전하를 공급하는 전하공급수단(23)과 제1제어신호에 의해서 전하공급수단(23)과 2개의 신호선 (21), (22)과의 사이를 접속하고, 각각에 전하를 공급하는 제1접속단(24a), (24b)과, 제2제어 신호에 의해서 2개의 신호선(21), (22)간을 접속하고, 공급된 전하량과 각 신호선의 부하용량에 의해서 결정되는 전위를 평균화한 후, 2개의 신호선(21), (22)간을 분리하는 제2접속수단(25)를 구비한 구성을 가지고 있다. 또 본 발명의 반도체 메모리장치는 상기한 기준전위발생장치를 재장하고, 비트선에 판독한 신호전위와 이 기준전위와의 전위차를 센스앰프에 의해서 증폭하고 출력함으로서 전확한 기준준위를 발생하는 기준전위발생장치 및 그것을 내장하고, 판독한 데이터의 “0”, “1”을 정확하게 판정하여 출력할 수 있는 반도체메모리장치를 제공하는 것이다.

Description

기준전위발생장치 및 그것을 구비한 반도체메모리장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 제1실시예에 있어서의 기준전위발샐장치의 회로블록도,
제2도는 본 발명의 제2실시예에 있어서의 반도체메모리장치의 회로블럭도,
제3도는 본 발명의 제3실시예에 있어서의 반도체메모리장치의 회로구성도,
제4도는 본 발명의 제4실시예에 있어서의 반도체메모리장치의 회로구성도,
제6도는 본 발명의 제5실시예에 있어서의 반도체메모리장치의 회로구성도.

Claims (29)

  1. 2개의 신호선과, 상기 2개의 신호선에 공급하는 전하를 발생시키는 전하공급수단과, 상기 신호선의 각각과 상기 전하공급수단과의 사이를 접속하는 스위치기능을 가진 제1접속과, 상기 2개의 신호선간을 접속하는 스위치 기능을 가진 제2접속단으로 이루어진 것을 특징으로 하는 기준전위발생장치.
  2. 메모리셀과, 상기 메모리셀로부터 데이터를 판독하기 위한 제1비트선, 및 제2비트선과 기준전위를 발생시키기 위한 제3비트선 및 제4비트선, 상기 제3비트선 및 제4비트선에 전하를 공급하는 전하공급수단, 상기 전하공급수단과 상기 제3비급선과의 사이 및 상기 전하공급수단과 상기 제4비트선과의 사이를 각각 접속하는 스위치기능을 가진 제1접속수단, 상기 제3비트선과 상기 제4비트선과의 사이를 접속하는 스위칭기능을 가진 제2접속수단으로 이루어진 기준전위발생수단과, 상기 제1비트선 및 상기 제2비트선을 입출력으로 하는 센스앰프로 이루어진 것을 특징으로 하는 반도체메모리장치.
  3. 메모리셀과, 상기 메모리셀로부터 데이터를 판독하기 위한 제1비티선과, 기준전위를 발생시키기 위한 제2비트선 및 제3비트선, 상기 제2비트선 및 상기 제3비트선에 전하를 공급하는 전하공급수단, 상기 전하공급수단과 상기 제2비트선과의 사이 및 상기 전하공급수단과 상기 제3비트선과의 사이를 각각 접속하는 스위치기능을 가진 제1접속수단, 상기 제2비트선과 상기 제3비트선과의 사이를 접속하는 스위치기능을 가진 제2접속수단으로 이루어진 기준전위발생수단과, 상기 제1비트선 및 상기 제2비트선을 입출력으로 하는 센스앰프로 이루어진 것을 특징으로 하는 반도체메모리장치.
  4. 제3항에 있어서, 상기 제1비트선을 복수개 구비하고, 상기 복수게의 제1비트선의 각각의 서로 다른 신호에 의해서 제어되는 스위치소자를 게재해서 상기 센스앰프에 접속되어 있는 것을 특징으로 하는 반도체메모리장치.
  5. 제3항 또는 제4항에 있어서, 상기 제1비트선과 상기 제3비트선이 스위치소자를 개재해서 접속되어 있는 것을 특징으로 하는 반도체메모리장치.
  6. 메모리셀과, 상기 메모리셀로부터 데이터를 판독하기 위한 제1비트선과, 기준전위를 발생시키기 위한 제2비트선 및 제3비트선과, 제2메모리셀과, 상기 제2메모리셀로부터 데이터를 판독하기 위한 제4비트선과, 상기 제2비트선 및 상기 제3비트선에 전하를 공급하는 제1전하공급수단, 상기 제1전하공급수단과 상기 제2비트선과의 사이 및 상기 제1전하공급수단과 상기 제3비트선과의 사이를 각각 접속하는 스위치기능을 가진 제1접속수단, 상기 제2비트선과 상기 제3비트선과의 사이를 접속하는 스위치 기능을 가진 제2전속수단으로 이루어진 제1기준전위발생 수단과, 상기 제1비트선 및 상기 제2비트선을 입출력으로 하는 제1센스앰프와, 상기 제3비트선 및 상기 제4비트선을 입출력으로 하는 제2센스앰프로 이루어진 것을 특징으로 하는 반도체메모리장치.
  7. 제6항에 있어서, 상기 제3비트선에 데이터를 판독하는 제3메모리셀과, 상기 제4비트선과의 사이에 기준전위를 발생시키는 제5비트선과, 제4메모리셀과 상기 제4메모리셀로부터 데이터를 판독하기 위한 제6비트선과 상기 제4비트선과 및 상기 제5비트선에 전하를 공급하는 제2전하공급수단, 상기 제2전하공급수단과 상기 제4비트선과의 사익 및 상기 제2전하공급수단과 상기 제5비트선과의 사이를 각각 접속하는 스위치기능을 가진 제3접속수단, 상기 제4비트선과 상기 제5비트선과의 사이를 접속하는 스위치기능을 가진 제4접속수단으로이루어진 제2기준전위 발생수단과, 상기 제5비트선 및 상기 제6비트선을 입출력으로 하는 제3센스앰프를 또 가지고, 또한 상기 제2비트선과 상기 제4비트선과의 사이 및 상기 제3비트선과 상기 제4비트선과의 사이가, 각각 스위치소자를 게재해서 접속되어 있는 것을 특징으로 하는 반도체메모리장치.
  8. 제6항에 있어서, 상기 제1비트선 및 상기 제4비트선, 상기 제1비트선 및 상기 제4비트선에 전하를 공급하는 제2전하공급수단, 상기 제2전하공급수단과 상기 제1비트선과의 사이 및 상기 제2전하공급수단과 상기 제4비트선과의 사이를 각각 접속하는 스위치기능을 가진 제3접속수단, 상기 제3비트선과 상기 제4비트선과의 사이를 접속하는 스위치기능을 가진 제4접속수단으로 이루어진 제2기준전위발생수단을 또 가지고 또한 상기 제1비트선과 상기 제3비트선과의 쌍 및 상기 제2비트선과 상기 제4비트선과의 쌍이 각각 다른 신호에 의해서 제어되는 스위치 소자를 게재해서 접속되어 있는 것을 특징으로 하는 반도체메모리장치.
  9. 제6항에 있어서, 상기 제1비트선 및 상기 제4비트선, 상기 제1비트선 및 상기 제4비트선에 전하를 공급하는 제2전하공급수단, 상기 제2전하공급수단과 상기 제1비트선과의 상기 및 상기 제2전하공급수단과 상기 제4비트선과의 사이를 각각 접속하는 스위치기능을 가진 제3접속수단, 상기 제1비트선과 상기 제4비트선과의 사이를 접속하는 스위치기능을 가진 제4접속수단으로 이루어진 제2기준전위발생수단을 또 가지고, 또한 상기 제1비트선과 상기 제3비트선과의 사이가 스위치소자를 게재해서 접속되어 있는 것을 특징으로 하는 반도체메모리장치.
  10. 메모리셀과, 상기 메모리셀로부터 데이터를 판독하기 위한 제1비트선 및 제2비트선과, 상기 제1비트선 및 상기 제2비트선에 전하를 공급하는 전하공급수단, 상기 전하공급수단과 상기 제1비트선과의 사이 및 상기 전하공급수단과 상기 제2비트선과의 사이를 접속하는 스위치기능을 가진 제1접속수단, 상기 제1비트선과 상기 제2비트선과의 사이를 접속하는 스위치기능을 가진 제2접속수단으로 이루어진 기준전위발생수단과, 상기 제1비트선 및 상기 제1비트선 및 상기 제2비트선를 입출력으로하는 센스앰프로 이루어진 것을 특징으로 하는 반도체메모리장치.
  11. 제2항, 제3항, 제6항또는 제10항에 있어서, 상기 전하공급수단이 커패시로 이루어진 것을 특징으로 하는 반도체메모리장치.
  12. 제2항, 제3항, 제6항또는 제10항에 있어서, 상기 메모리셀 및 상기 저하공급수단이 거의 동일설게의 커패시터를 포함한회로로 구성되어 있는 것을 특징으로 하는 반도체메모리장치.
  13. 제11항에 있어서, 상기 커패시터가 논리전압 “H”가 기록된 커패시터와 논리전압 “L”이 기로된 커패시터로 이루어진 것을 특징으로 하는 반도체메모리장치.
  14. 제12항에 있어서, 상기 커캐시터가 논리전압 “H”기록된 커패시터와 논리전압 “L”이 기록된 커패시터로 이루어진 것을 특징으로 하는 반도체메모리장치.
  15. 제11항에 있어서, 상기 커패시터가 강유전체막을 용량절연막으로 하는 강유체커패시터로 이루어진 것을 특징으로 하는 반도체메모리장치.
  16. 제12항에 있어서, 상기 커패시터가 강유전체막을 용량절연막으로 하는 강유전체커패시터로 이루어진 것을 특징으로 하는 반도체메모리장치.
  17. 제13항에 있어서, 상기 커패시터가 강유전체막을 용량절연막으로 하는 강유전체커패시터로 이루어진 것을 특징으로 하는 반도체메모리장치.
  18. 제14항에 있어서, 상기 커패시터가 강유전체막을 용량절연막으로 하는 강유전체커패시터로 이루어진 것을 특징으로 하는 반도체메모리장치.
  19. 제10항에 있어서, 상기 메모리셀로부터 데이터를 판독할 때, 상기 제1비트선 및 상기 제2비트선의 센스앰프쪽으로 본 용량을 거의 동등하게 하는 용량규동화수단을 가질 것을 특징으로 하는 반도체메모리장치.
  20. 제10항에 있어서, 상기 제1접속수단에 있어서, 상기 제1비트선과 상기 전하공급수단과의 접속수단과 상기 제2비트선과 상기 전하공급수단을, 다른 신호에 위해서 제어하는 것을 특징으로 하는 반도체메모리장치.
  21. 제10항에 있어서, 상기 메모리셀을 상기 제1및 제2비트선으로부터 분리해서 상기 센스앰프를 동작시키는 것을 특징으로 하는 반도체메모리장치.
  22. 제11항에 있어서, 상기 커패시터에 재기록할때의 전하공급이, 비트을 통해서행해지는 것임을 특징으로 하는 반도체메모리장치.
  23. 제11항에 있어서, 상기 커패시터에 재기록할때의 전하공급이, 그 전용회로를 통해서 행해지는 것임을 특징으로 하는 반도체메모리장치.
  24. 제22항에 있어서, 상기 커패시터에 재기록할때, 제기록마다 논리전압 “H” 와 전압전압 “L”을 교호로 기록하는 것임을 특징으로 하는 반도체메모리장치.
  25. 제23항에 있어서, 상기 커패시터에 재기록할때, 제기록마다 논리전압 “H” 와 전압전압 “L”을 교호로 기록하는 것임을 특징으로 하는 반도체메모리장치.
  26. 제2, 제3 제6항 또는 제10항에 있어서, 상기 전하공급수단이 복수개으로 이루어지고, 이들 복수개의 전하공급수단이 각각 다른 신호에 의해서 제어되는 상기 제1접속수단을 개재해서 기준전위를 발생시키는 비츠선에 접속되어 있는 것을 특징으로 하는 반도체메모리장치.
  27. 제26항에 있어서, 상기 복수개의 전하공급수단중, 데이터의 판독을 행하는 메모리셀에 의해서 동작시키는 전하공급을 전하공급수단을 미리 결정하고 있는 것을 특징으로 하는 반도체메모리장치.
  28. 제26항에 있어서, 상기 복수개의 전하공급수단중, 메모리셀로부터 데이터판독마다 동작시키는 전하공급수단을 순차 절환하는 것을 특징으로 하는 반도체메모리장치.
  29. 제2항, 제3항, 제6항 또는 제10항에 있어서, 기준전위를 발생시키고 있는 비타선의 사이의 상기 제2접속수단을 분리함으로써 발생하는 기준전위의 변동과 동일한 전위의 변동을 데이터를 판독하는 비트선의 프리차지전위로 발생시키는 발생수단을 가진 것을 특징으로 하는 반도체메모리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950004869A 1994-03-22 1995-03-10 기준전위발생장치 및 그것을 구비한 반도체메모리장치 KR100233387B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP05027194A JP3218844B2 (ja) 1994-03-22 1994-03-22 半導体メモリ装置
JP94-50271 1994-03-22

Publications (2)

Publication Number Publication Date
KR950027821A true KR950027821A (ko) 1995-10-18
KR100233387B1 KR100233387B1 (ko) 1999-12-01

Family

ID=12854294

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950004869A KR100233387B1 (ko) 1994-03-22 1995-03-10 기준전위발생장치 및 그것을 구비한 반도체메모리장치

Country Status (7)

Country Link
US (3) US5828615A (ko)
EP (1) EP0674317B1 (ko)
JP (1) JP3218844B2 (ko)
KR (1) KR100233387B1 (ko)
CN (1) CN1129910C (ko)
DE (1) DE69427184T2 (ko)
TW (1) TW385445B (ko)

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3218844B2 (ja) * 1994-03-22 2001-10-15 松下電器産業株式会社 半導体メモリ装置
JPH0997496A (ja) * 1995-09-29 1997-04-08 Nec Corp 強誘電体メモリ装置及びデータ読出方法
US5808929A (en) * 1995-12-06 1998-09-15 Sheikholeslami; Ali Nonvolatile content addressable memory
CN1183166A (zh) * 1996-03-25 1998-05-27 松下电子工业株式会社 强电介质存储器件
JP3535326B2 (ja) * 1996-10-21 2004-06-07 株式会社日立製作所 強誘電体メモリ
JP3786521B2 (ja) * 1998-07-01 2006-06-14 株式会社日立製作所 半導体集積回路及びデータ処理システム
DE19845124C2 (de) * 1998-09-30 2000-10-26 Siemens Ag Layout für einen Halbleiterspeicher
DE19852570A1 (de) * 1998-11-13 2000-05-25 Siemens Ag Ferroelektrische Speicheranordnung
DE19913108A1 (de) * 1999-03-23 2000-10-05 Siemens Ag Integrierter Speicher mit Speicherzellen und Referenzzellen sowie Betriebsverfahren für einen solchen Speicher
DE19913109C2 (de) * 1999-03-23 2001-01-25 Siemens Ag Integrierter Speicher mit Speicherzellen und Referenzzellen und entsprechendes Betriebsverfahren
US6272049B1 (en) 1999-05-12 2001-08-07 Matsushita Electric Industrial Co., Ltd. Non-volatile semiconductor memory device having increased operating speed
KR100348576B1 (ko) * 1999-09-30 2002-08-13 동부전자 주식회사 강유전체 메모리
JP4299428B2 (ja) * 2000-01-19 2009-07-22 三星電子株式会社 可変容量半導体記憶装置
KR100335133B1 (ko) * 2000-01-28 2002-05-04 박종섭 불휘발성 강유전체 메모리 장치 및 그에 따른 구동방법
JP3775716B2 (ja) * 2000-05-25 2006-05-17 シャープ株式会社 強誘電体型記憶装置およびそのテスト方法
JP4049519B2 (ja) * 2000-07-17 2008-02-20 松下電器産業株式会社 強誘電体記憶装置
EP1332416A2 (en) 2000-09-06 2003-08-06 Infineon Technologies AG Bist for parallel testing of on-chip memory
JP4450963B2 (ja) * 2000-09-14 2010-04-14 ローム株式会社 半導体記憶装置
KR100379513B1 (ko) * 2000-10-24 2003-04-10 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치 및 그의 구동방법
JP4405094B2 (ja) * 2001-01-29 2010-01-27 Ｏｋｉセミコンダクタ株式会社 強誘電体メモリ
US6385109B1 (en) * 2001-01-30 2002-05-07 Motorola, Inc. Reference voltage generator for MRAM and method
KR100432879B1 (ko) * 2001-03-05 2004-05-22 삼성전자주식회사 강유전체 랜덤 액세스 메모리 장치의 데이터 감지 방법
US6545904B2 (en) * 2001-03-16 2003-04-08 Micron Technology, Inc. 6f2 dram array, a dram array formed on a semiconductive substrate, a method of forming memory cells in a 6f2 dram array and a method of isolating a single row of memory cells in a 6f2 dram array
US6411555B1 (en) 2001-03-19 2002-06-25 Micron Technology, Inc. Reference charge generator, a method for providing a reference charge from a reference charge generator, a method of operating a reference charge generator and a dram memory circuit formed using memory cells having an area of 6f2
US6456521B1 (en) * 2001-03-21 2002-09-24 International Business Machines Corporation Hierarchical bitline DRAM architecture system
JP4659307B2 (ja) * 2001-09-28 2011-03-30 Ｏｋｉセミコンダクタ株式会社 強誘電体メモリ
US6853597B2 (en) * 2001-10-03 2005-02-08 Infineon Technologies Aktiengesellschaft Integrated circuits with parallel self-testing
KR100410988B1 (ko) * 2001-11-15 2003-12-18 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 비트 라인 센싱 방법
JP3796457B2 (ja) * 2002-02-28 2006-07-12 富士通株式会社 不揮発性半導体記憶装置
US6809949B2 (en) * 2002-05-06 2004-10-26 Symetrix Corporation Ferroelectric memory
JP2004022073A (ja) * 2002-06-17 2004-01-22 Elpida Memory Inc 半導体記憶装置
US6721217B2 (en) * 2002-06-27 2004-04-13 Texas Instruments Incorporated Method for memory sensing
JP4146680B2 (ja) 2002-07-18 2008-09-10 松下電器産業株式会社 強誘電体記憶装置及びその読み出し方法
KR100500944B1 (ko) * 2002-12-11 2005-07-14 주식회사 하이닉스반도체 전류 이득 트랜지스터의 크기 조절을 통해 기준 전압을생성하는 강유전체 메모리 장치
JP3751602B2 (ja) * 2003-04-15 2006-03-01 沖電気工業株式会社 メモリ回路及びデータ読み出し方法
KR100492781B1 (ko) * 2003-05-23 2005-06-07 주식회사 하이닉스반도체 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치
JP2004362720A (ja) * 2003-06-09 2004-12-24 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP4074279B2 (ja) 2003-09-22 2008-04-09 株式会社東芝 半導体集積回路装置、デジタルカメラ、デジタルビデオカメラ、コンピュータシステム、携帯コンピュータシステム、論理可変ｌｓｉ装置、ｉｃカード、ナビゲーションシステム、ロボット、画像表示装置、光ディスク記憶装置
JP4672702B2 (ja) * 2003-09-22 2011-04-20 株式会社東芝 半導体集積回路装置
US7269048B2 (en) 2003-09-22 2007-09-11 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device
JP2005235366A (ja) * 2004-01-20 2005-09-02 Matsushita Electric Ind Co Ltd 強誘電体記憶装置
KR100568866B1 (ko) * 2004-02-09 2006-04-10 삼성전자주식회사 강유전체 메모리에서 기준전압 발생장치 및 그에 따른구동방법
US7221605B2 (en) * 2004-08-31 2007-05-22 Micron Technology, Inc. Switched capacitor DRAM sense amplifier with immunity to mismatch and offsets
US7236415B2 (en) * 2004-09-01 2007-06-26 Micron Technology, Inc. Sample and hold memory sense amplifier
KR100669548B1 (ko) * 2004-11-17 2007-01-15 주식회사 하이닉스반도체 불휘발성 강유전체 메모리
JP4647313B2 (ja) * 2005-01-06 2011-03-09 富士通セミコンダクター株式会社 半導体メモリ
US7471569B2 (en) * 2005-06-15 2008-12-30 Infineon Technologies Ag Memory having parity error correction
US7342819B2 (en) * 2006-03-03 2008-03-11 Infineon Technologies Ag Methods for generating a reference voltage and for reading a memory cell and circuit configurations implementing the methods
KR102630180B1 (ko) * 2016-02-22 2024-01-26 삼성전자주식회사 수직형 메모리 장치의 레이아웃 검증 방법
US10170182B2 (en) * 2016-03-16 2019-01-01 Imec Vzw Resistance change memory device configured for state evaluation based on reference cells
US10163480B1 (en) * 2017-07-27 2018-12-25 Micron Technology, Inc. Periphery fill and localized capacitance
US10032496B1 (en) 2017-07-27 2018-07-24 Micron Technology, Inc. Variable filter capacitance

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4363111A (en) * 1980-10-06 1982-12-07 Heightley John D Dummy cell arrangement for an MOS memory
JPS61158095A (ja) * 1984-12-28 1986-07-17 Toshiba Corp ダイナミツク型メモリのビツト線プリチヤ−ジ回路
CA1233565A (en) * 1985-05-28 1988-03-01 Robert A. Penchuk Dynamic mos memory reference voltage generator
JPH01119984A (ja) * 1987-10-31 1989-05-12 Toshiba Corp ダイナミック型半導体メモリ
JPH01171195A (ja) * 1987-12-25 1989-07-06 Sony Corp メモリ装置
JPH0713877B2 (ja) * 1988-10-19 1995-02-15 株式会社東芝 半導体メモリ
KR930002470B1 (ko) * 1989-03-28 1993-04-02 가부시키가이샤 도시바 전기적인 독출/기록동작이 가능한 불휘발성 반도체기억장치 및 그 정보독출방법
US5218566A (en) * 1991-08-15 1993-06-08 National Semiconductor Corporation Dynamic adjusting reference voltage for ferroelectric circuits
KR970000870B1 (ko) * 1992-12-02 1997-01-20 마쯔시다덴기산교 가부시기가이샤 반도체메모리장치
JP3278981B2 (ja) * 1993-06-23 2002-04-30 株式会社日立製作所 半導体メモリ
JP3218844B2 (ja) * 1994-03-22 2001-10-15 松下電器産業株式会社 半導体メモリ装置

Also Published As

Publication number Publication date
DE69427184D1 (de) 2001-06-13
EP0674317B1 (en) 2001-05-09
US5953277A (en) 1999-09-14
EP0674317A2 (en) 1995-09-27
DE69427184T2 (de) 2001-10-11
EP0674317A3 (en) 1996-04-17
CN1117643A (zh) 1996-02-28
TW385445B (en) 2000-03-21
JP3218844B2 (ja) 2001-10-15
KR100233387B1 (ko) 1999-12-01
US6067265A (en) 2000-05-23
US5828615A (en) 1998-10-27
JPH07262768A (ja) 1995-10-13
CN1129910C (zh) 2003-12-03

Similar Documents

Publication Publication Date Title
KR950027821A (ko) 기준전위발생장치 및 그것을 구비한 반도체메모리장치
US4122546A (en) MOS Semiconductor storage module
KR970000329B1 (ko) 다이나믹형 반도체 기억장치
US4069475A (en) MOS Dynamic random access memory having an improved sense and restore circuit
US4606010A (en) Dynamic memory device
KR880004479A (ko) 다이나믹형 반도체기억장치
KR930003138A (ko) 다이나믹형 반도체 기억장치
KR920008753A (ko) 반도체 기억장치
KR970010078B1 (ko) 반도체 기억장치
KR880013172A (ko) 반도체 메모리
KR910001744A (ko) 반도체 기억장치
KR960027258A (ko) 차동 증폭 회로, cmos 인버터, 펄스폭 변조용 복조 회로 및 샘플링 회로
KR920010622A (ko) 반도체집적회로장치
KR840005888A (ko) 반도체 기억장치(半導體記憶置裝)
KR970067366A (ko) 복수 비트 데이타를 기억하는 메모리 셀을 가진 디램
KR910020731A (ko) 반도체장치 및 그 번인방법
KR920018756A (ko) 반도체 기억장치
KR940007888A (ko) 반도체 기억장치
US4069474A (en) MOS Dynamic random access memory having an improved sensing circuit
KR900004634B1 (ko) 모스 다이나믹 램의 더미 워드선 구동회로
KR950010084A (ko) 반도체 메모리 장치
US6314018B1 (en) Integrated memory with at least two plate segments
KR960013840B1 (ko) 반도체 메모리 장치
KR960030237A (ko) 강유전체 메모리 장치 및 그 동작 제어 방법
KR950001773A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090910

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee