JP2004362720A - 半導体記憶装置 - Google Patents
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Abstract
【課題】強誘電体メモリーでは、基準電位の微調整ができず、歩留まり向上に課題がある。また、リテンション後の基準電位はばらつきが大きくなるという課題がある。
【解決手段】基準電位の発生するためにリファレンスセル容量に対して、“０”データ、“１”データを任意に書き込むことができる構成とし、書き込むデータを記憶させる不揮発性容量を備えた。この構成で、マスク修正なしで基準電位の微調整が可能となり、歩留まりが向上できる。また、リファレンスセル容量のみを書き換える手段を備えた。この構成で、リファレンス電位のばらつきを抑えることができ、歩留まりが向上する。
【選択図】 図１
【解決手段】基準電位の発生するためにリファレンスセル容量に対して、“０”データ、“１”データを任意に書き込むことができる構成とし、書き込むデータを記憶させる不揮発性容量を備えた。この構成で、マスク修正なしで基準電位の微調整が可能となり、歩留まりが向上できる。また、リファレンスセル容量のみを書き換える手段を備えた。この構成で、リファレンス電位のばらつきを抑えることができ、歩留まりが向上する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は不揮発性メモリー装置に関するものであり、詳しくは１Ｔ１Ｃ型強誘電体メモリーの読み出し動作における参照電位の発生技術に関するものである。
【０００２】
【従来の技術】
従来の１Ｔ１Ｃ型強誘電体メモリーの構成を図１１に示す。
１ロウ２ｎコラム１Ｉ／Ｏ構成のメモリーセルアレイを示したもので、ｎは任意の整数とすることができる。
【０００３】
１００１〜１００８は１Ｔ１Ｃ型強誘電体メモリーセルである。１０１１〜１０１４は相補関係にあるビット線ＢＬｔ［２ｎ＋１：０］、ＢＬｂ［２ｎ＋１：０］の電位差を増幅するセンスアンプである。Ｃｂはビット線の寄生容量である。１０２１〜１０２４は基準電位を発生するリファレンスセルである。１０３１は基準電位の調整を行うリファレンス電位調整器である。
【０００４】
なお、ＢＬｔ［２ｎ＋１：０］は、ＢＬｔ［０］，ＢＬｔ［１］，〜ＢＬｔ［２ｎ＋１］の全体を表し、ＢＬｂ［２ｎ＋１：０］は、ＢＬｂ［０］，ＢＬｂ［１］，〜ＢＬｂ［２ｎ＋１］の全体を表す。これらのうちでビット線ＢＬｔ［０］とＢＬｂ［０］、ビット線ＢＬｔ［１］とＢＬｂ［１］、ビット線ＢＬｔ［２ｎ＋１］とＢＬｂ［２ｎ＋１］等がそれぞれ相補関係にある。
【０００５】
ＷＬは、１Ｔ１Ｃ型強誘電体メモリーセルにおける強誘電体容量の第１の端子を選択的にビット線に接続する選択信号である。
ＣＰは、１Ｔ１Ｃ型強誘電体メモリーセルにおける強誘電体容量の第２の端子に電源電圧もしくはグランド電位を印加するセルプレート線である。
【０００６】
ＲＥＦＷＬは、リファレンスセルの強誘電体容量の第１の端子をビット線に接続する選択信号である。
ＲＥＦＣＰは、リファレンスセルの強誘電体容量の第２の端子に電源電圧もしくはグランド電位を印加するリファレンスセルプレート線である。
【０００７】
ＲＥＦＥＱは、ビット線の電位をイコライズするためのイコライズトランジスタを導通させる制御信号である。
ＥＱＮは、ビット線間を接続するノードである。
【０００８】
ＲＥＦＳＴは、リファレンスセルの強誘電体容量に所定の電圧印加を行うための選択信号である。
ＲＥＦＳＥＴは、リファレンスセルの強誘電体容量に電源電圧もしくはグランド電位を印加するリファレンスセル書き込み線である。
【０００９】
ＦＥ＿ｔｂ［ｍ：０］は、基準電位を調整するための電荷を蓄積する強誘電体容量である。
ＥＱＬＥＶＥＬは、基準電位を調節するためのＦＥ＿ｔｂ［ｍ：０］に電荷を蓄積する電位である。
【００１０】
ＥＱＳＥＴは、ＦＥ＿ｔｂ［ｍ：０］に電荷を蓄積するための制御信号である。
ＥＱＡＤＪＵＳＴは、ＥＱＮＡとＥＱＮを接続することで、ＦＥ＿ｔｂ［ｍ：０］に蓄積された電荷を放出し基準電位の調整を行う制御信号である。
【００１１】
図１２にこの従来技術のタイミングチャートを示す。
タイミングｔ１では、ＷＬ，ＲＥＦＷＬがＶＰＰレベル（電源電圧ＶＤＤ＋“ＮＭＯＳ Ｖｔ”）となり、強誘電体メモリーセルの強誘電体容量の第１の端子がＢＬｔ［２ｎ＋１：０］にそれぞれ接続され、リファレンスセルの強誘電体容量の第１の端子もＢＬｂ［２ｎ＋１：０］にそれぞれ接続される。
【００１２】
タイミングｔ２では、ＣＰ，ＲＥＦＣＰがＶＤＤレベル（電源電圧レベル）となり、タイミングｔ３でＣＰ，ＲＥＦＣＰがグランドレベルになることで、ＢＬｔ［２ｎ＋１：０］に強誘電体メモリーセルの読み出しが行われ（読み出し原理の詳細は（特許文献１）を参照）、ＢＬｂ［２ｎ＋１：０］にリファレンスセルに書き込まれていたデータが読み出される。
【００１３】
タイミングｔ４では、ＢＬｂ［２ｎ＋１：０］の全てのＢＬｂ［２ｎ＋１：０］がイコライズされる。リファレンスセルの強誘電体容量ＦＥ＿ｂ［ｎ：０］には“１”データ、ＦＥ＿ｔ［ｎ：０］には“０”データがあらかじめ書き込まれている。このイコライズによってＢＬｂ［２ｎ＋１：０］の電位は基準電位となる。ＢＬｔ［２ｎ＋１：０］に読み出された“１”データの電位をｖＨとし、“０”データの電位をｖＬとすると、このイコライズ時の基準電位Ｖｒｅｆ＿ｅは、
Ｖｒｅｆ＿ｅ ＝ （ ｖＨ ＋ ｖＬ ） ／ ２
となる。
【００１４】
タイミングｔ４ａでは、ＥＱＮとＥＱＮＡが接続される。この場合、ＲＥＦＬＥＶＥＬをグランドレベルとしているので、ＥＱＮＡに接続しているＦＥ＿ｔｂ［ｍ：０］の容量に応じて電荷再分配が行われ、ＥＱＮの電位が下がる。この動作が基準電位Ｖｒｅｆの調節動作である。
【００１５】
タイミングｔ５では、ＥＱＡＤＪＵＳＴがグランドレベルとなり、基準電位の調整動作が終了する。
タイミングｔ６では、センスアンプが起動され、ＢＬｔ［２ｎ＋１：０］、基準電位ＢＬｂ［２ｎ＋１：０］の増幅動作が行われる。
【００１６】
タイミングｔ７では、リファレンスセルの強誘電体容量がＢＬｂ［２ｎ＋１：０］から切断される。
タイミングｔ８では、基準電位調整ノードＥＱＮＡのプリチャージの開始と、ＲＥＦＳＴがＶＰＰレベルとなり、タイミングｔ９でリファレンスセルのＦＥ＿ｔ［ｎ：０］に“０”データの書き込みが開始される。
【００１７】
タイミングｔ１０では、ＣＰがＶＤＤレベルとなり、１Ｔ１Ｃ強誘電体メモリーセルの“０”データの再書き込みが行われ、タイミングｔ１１で“０”データの再書き込みが終わる。
【００１８】
タイミングｔ１２でＷＬがグランドレベルとなり、１Ｔ１Ｃメモリーセルの強誘電体容量がＢＬｔ［２ｎ＋１：０］から切断される。
タイミングｔ１３でＲＥＦＳＥＴがグランドレベルとなり、リファレンスセルの強誘電体容量ＦＥ＿ｔ［ｎ：０］への“０”データの書き込みが終わり、ＲＥＦＳＴがグランドレベルとなり、リファレンスセルＦＥ＿ｔ［ｎ：０］の第１の端子がＲＥＦＳＥＴより切断され、ＦＥ＿ｂ［ｎ：０］の第１の端子がグランドより切断される。
【００１９】
タイミングｔ１５では、ビット線ＢＬｔ［２ｎ＋１：０］、ＢＬｂ［２ｎ＋１：０］がグランドレベルにディスチャージされ読み出し動作が完了する（例えば、特許文献１参照）。
【００２０】
【特許文献１】
特開平８−１１５５９６号公報（第１２頁、第１６図）
【００２１】
【発明が解決しようとする課題】
しかしながら、従来の手法では基準電位Ｖｒｅｆは、１Ｔ１Ｃ型強誘電体メモリーセルから読み出されたビット線に出力される「“１”データ」と「“０”データ」のちょうど中間電位となる。そして、その調節は、一定電圧ΔＶｒｅｆを加えるか、減少させるかの調整のみが可能である。つまり、従来の手法では、基準電位として、
ＶｒｅｆＨ ＝ Ｖｒｅｆ ＋ ΔＶｒｅｆ
ＶｒｅｆＭ ＝ Ｖｒｅｆ
ＶｒｅｆＬ ＝ Ｖｒｅｆ − ΔＶｒｅｆ
Ｖｒｅｆ：１Ｔ１Ｃ型強誘電体メモリーセルから読み出されたビット線に出力される「“１”データ」と「“０”データ」のちょうど中間電位の３値のみの設定に限定される。これでは、１Ｔ１Ｃの動作上最も重要である基準電位の微調整を行うことができず、歩留まり向上に課題がある。また、リテンション後の基準電位はばらつきが大きくなるため、強誘電体メモリーはリテンションに課題がある。
【００２２】
【課題を解決するための手段】
本発明の請求項１記載の半導体記憶装置は、第１，第２，第３および第４の強誘電体メモリーセルがそれぞれ接続される第１，第２，第３および第４のビット線と、前記第１，第２，第３および第４のビット線とそれぞれ対をなしてセンスアンプ回路に接続される第５，第６，第７および第８のビット線と、リファレンスワード線が活性化されたときそれぞれ前記第５，第６，第７および第８のビット線に接続される第１，第２，第３および第４のリファレンスセル容量と、リファレンスセル書き込み制御線選択信号が活性化されたときそれぞれ前記第１，第２，第３および第４のリファレンスセル容量に接続される第１，第２，第３および第４のリファレンスセル書き込み制御線と、イコライズ制御信号が活性化されたとき前記第５，第６，第７および第８のビット線の電位をイコライズするイコライズ回路と前記第１，第２，第３および第４のリファレンスセル書き込み制御線のうち少なくとも１つの電位を、他のリファレンスセル書き込み制御線の少なくとも１つとは独立して第１の電位もしくは第２の電位に選択的に設定する電位設定回路とを備えたことを特徴とし、この構成によって、複数備えたリファレンスセル容量に所望のデータを書き込むことができる。リファレンスセル容量に書き込む「“０”データ」と「“１”データ」の割合を変更することで、基準電位の微調整が可能になり、歩留まりを向上させることができる。
【００２３】
本発明の請求項２記載の半導体記憶装置は、請求項１において、前記電位設定回路による前記第１，第２，第３および第４のリファレンスセル書き込み制御線の電位設定を、不揮発性記憶手段の記憶データによって行うよう構成したことを特徴とする。
【００２４】
本発明の請求項３記載の半導体記憶装置は、請求項１において、前記第１，第２，第３および第４のリファレンスセル容量が強誘電体容量であることを特徴とする。
【００２５】
本発明の請求項４記載の半導体記憶装置は、請求項３において、前記電位設定回路による前記第１，第２，第３および第４のリファレンスセル書き込み制御線の電位設定を、読み出すサイクルごと前記不揮発性記憶手段の記憶データによって変更するよう構成したことを特徴とし、読み出しサイクル毎に、リファレンスセルへの書き込みデータを変更することができ。読み出しを行う毎にリファレンスセルへの書き込みデータを変更すればインプリントを抑制することができる。また、動作環境を検出する回路（温度検知など）を搭載し、動作環境に応じて基準電位を調整することができ、基準電位の最適設定による歩留まり向上が可能である。
【００２６】
本発明の請求項５記載の半導体記憶装置は、請求項１において、前記リファレンスワード線の活性化によって前記第１のリファレンスセル容量の第１の端子、前記第２のリファレンスセル容量の第１の端子、前記第３のリファレンスセル容量の第１の端子および前記第４のリファレンスセル容量の第１の端子がそれぞれ前記第５，第６，第７および第８のビット線に接続され、前記書き込み制御信号の活性化によって前記第１のリファレンスセル容量の前記第１の端子、前記第２のリファレンスセル容量の前記第１の端子、前記第３のリファレンスセル容量の前記第１の端子、前記第４のリファレンスセル容量の前記第１の端子がそれぞれ前記第１，第２，第３および第４のリファレンスセル書き込み制御線に接続されるよう構成したことを特徴とする。
【００２７】
本発明の請求項６記載の半導体記憶装置は、請求項５において、前記第１，第２，第３および第４のリファレンスセル容量が強誘電体容量であることを特徴とする。
【００２８】
本発明の請求項７記載の半導体記憶装置は、請求項６において、前記第１，第２，第３および第４の強誘電体メモリーセルを含むメモリーセルアレイが選択されていないときに、前記第１のリファレンスセル容量の前記第１の端子、前記第２のリファレンスセル容量の前記第１の端子、前記第３のリファレンスセル容量の前記第１の端子、前記第４のリファレンスセル容量の前記第１の端子をそれぞれ前記第１，第２，第３および第４のリファレンスセル書き込み制御線に接続し、前記第１のリファレンスセル容量の第２の端子、前記第２のリファレンスセル容量の第２の端子、前記第３のリファレンスセル容量の第２の端子および前記第４のリファレンスセル容量の第２の端子を制御して前記第１、第２、第３および第４のリファレンスセル容量にデータを書き込むことができるよう構成したことを特徴とし、基準電位はリテンション後にばらつきが大きくなり、基準電位のばらつきが原因でリテンション不良になる課題があるが、この構成によれば、リファレンスセルの書き込み動作を独立して行うことが可能であるため、メモリーセルの読み出しを行う直前にリファレンスセルの書き込み動作を行うことで、基準電位のばらつきが減少し、読み出し動作マージンが拡大し、リテンション不良の改善ができる。また、リファレンスセルの書き込み動作は、任意に実行可能である。
【００２９】
本発明の請求項８記載の半導体記憶装置は、請求項７において、電源検知回路を備え、電源投入後に前記第１，第２，第３および第４のリファレンスセル容量にデータを再書き込みするリファレンスセル再書き込み動作を自動的に実行するよう構成したことを特徴とし、この構成によって、電源投入で自動的にリファレンスセルの書き込みが行われるので、ユーザーがリファレンスセル書き込み動作を行うことなく、前記リテンション不良の改善ができる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態を図１〜図１０に基づいて説明する。
図１は本発明の一実施の形態の１Ｔ１Ｃ型強誘電体記憶装置の構成を示したものである。
【００３１】
１０１〜１０８は、１Ｔ１Ｃ型強誘電体メモリーセルである。
１１１〜１１４はビット線ＢＬｔ［２ｎ＋１：０］とＢＬｂ［２ｎ＋１：０］の電位差を増幅するセンスアンプである。
【００３２】
１２１〜１２４は基準電位をビット線ＢＬｂ［２ｎ＋１：０］に出力するリファレンスセルである。ＦＥ＿ｔ［ｎ：０］、ＦＥ＿ｂ［ｎ：０］は強誘電体容量である。Ｃｂは、ビット線ＢＬｔ［２ｎ＋１：０］とＢＬｂ［２ｎ＋１：０］の寄生容量である。
【００３３】
ＷＬは、１Ｔ１Ｃ型メモリーセル１０１〜１０８の強誘電体容量の第１の端子をビット線ＢＬｔ［２ｎ＋１：０］に接続する選択信号が印加されるワード線である。
【００３４】
ＣＰは、１Ｔ１Ｃ型メモリーセル１０１〜１０８の強誘電体容量１０１〜１０８の第２の端子をＶＤＤもしくはグランドレベルに駆動するセルプレート線である。
【００３５】
ＲＥＦＷＬは、リファレンスセル１２１〜１２４の強誘電体容量ＦＥ＿ｔ［ｎ：０］とＦＥ＿ｂ［ｎ：０］の第１の端子をビット線ＢＬｂ［２ｎ＋１：０］に接続する選択信号が印加されるリファレンスワード線である。
【００３６】
ＲＥＦＣＰは、リファレンスセル１２１〜１２４の強誘電体容量ＦＥ＿ｔ［ｎ：０］とＦＥ＿ｂ［ｎ：０］の第２の端子をＶＤＤもしくはグランドレベルに駆動するセルプレート線である。
【００３７】
ＲＥＦＳＴは、リファレンスセル１２１〜１２４の強誘電体容量ＦＥ＿ｔ［ｎ：０］とＦＥ＿ｂ［ｎ：０］の第１の端子をそれぞれリファレンスセル書き込み制御線ＲＥＦＳＥＴ＿ｔ［ｎ：０］とＲＥＦＳＥＴｂ［ｎ：０］に接続する選択信号である。
【００３８】
ＥＱＮは、ＢＬｂ［２ｎ＋１：０］をイコライズするためのイコライズ線であり、このイコライズ線ＥＱＮとそれに接続されたトランジスタＱ１〜Ｑ４とで、イコライズ制御信号ＲＥＦＥＱが活性化されたとき第５，第６，第７および第８のビットＢＬｂ［０］，ＢＬｂ［１］，ＢＬｂ［２］，ＢＬｂ［３］電位をイコライズするイコライズ回路を構成している。
【００３９】
読み出し動作について、図２のタイミングチャートを用いて説明する。
タイミングｔ１では、ＷＬ，ＲＥＦＷＬがＶＰＰレベル（電源電圧ＶＤＤ＋“ＮＭＯＳ Ｖｔ”以上）となり、強誘電体メモリーセルの強誘電体容量の第１の端子がＢＬｔ［２ｎ＋１：０］にそれぞれ接続され、リファレンスセルの強誘電体容量の第１の端子もＢＬｂ［２ｎ＋１：０］にそれぞれ接続される。
【００４０】
タイミングｔ２では、さらにＣＰ，ＲＥＦＣＰがＶＤＤレベル（電源電圧レベル）となり、タイミングｔ３でＣＰ，ＲＥＦＣＰがグランドレベルになることで、ＢＬｔ［２ｎ＋１：０］に強誘電体メモリーセルの読み出しが行われ（読み出し原理の詳細は、特許文献１と同様）、ＢＬｂ［２ｎ＋１：０］にリファレンスセルに書き込まれていたデータが読み出される。
【００４１】
タイミングｔ４では、全てのＢＬｂ［２ｎ＋１：０］がイコライズされる。このイコライズによってＢＬｂ［２ｎ＋１：０］の電位基準電位Ｖｒｅｆとなる。
リファレンスセルの強誘電体容量ＦＥ＿ｔ［ｎ：０］とＦＥ＿ｂ［ｎ：０］に書き込まれているデータは、それぞれＲＥＦＳＥＴ＿ｔ［ｎ：０］とＲＥＦＳＥＴ＿ｂ［ｎ：０］によって個別に制御可能であり、“１”データを書き込んだリファレンスセルの強誘電体容量の数をｎＨ、“０”データを書き込んだリファレンスセルの強誘電体容量の数をｎＬとし、ＢＬｔ［２ｎ＋１：０］に読み出された“１”データの電位をｖＨ、“０”テ゛ータの電位をｖＬとすると、基準電位Ｖｒｅｆは
Ｖｒｅｆ ＝ ｖＬ ＋ （ ｖＨ − ｖＬ ） × ｎＨ ／ （ ｎＨ ＋ ｎＬ ）
ｎＨ ： “１”ータを書き込んだリファレンスセルの強誘電体容量の数
ｎＬ ： “０”データを書き込んだリファレンスセルの強誘電体容量の数で表すことができ、基準電位の微調整が可能になる。
【００４２】
タイミングｔ６では、センスアンプが起動され、ＢＬｔ［２ｎ＋１：０］、基準電位ＢＬｂ［２ｎ＋１：０］の増幅動作が行われる。
タイミングｔ７では、リファレンスセルの強誘電体容量がＢＬｂ［２ｎ＋１：０］から切断される。
【００４３】
タイミングｔ８では、ＲＥＦＳＴがＶＰＰレベルとなり、タイミングｔ９でＲＥＦＳＥＴ＿ｔ［ｎ：０］とＲＥＦＳＥＴ＿ｂ［ｎ：０］をＶＤＤレベルとしたリファレンスセルのＦＥ＿ｔ［ｎ：０］、ＦＥ＿ｂ［ｎ：０］に“１”データが書き込まれる（リファレンスセル“１”書き込み）。図２では、ＲＥＦＳＥＴ＿ｔ［０］のみ、ＶＤＤレベルとしたため、ＦＥ＿ｔ［０］に“１”が書き込まれる。
【００４４】
タイミングｔ１０では、ＣＰとＲＥＦＣＰがＶＤＤレベルとなり、１Ｔ１Ｃ強誘電体メモリーセルの“０”データの再書き込みと、ＲＥＦＳＥＴ＿ｔ［ｎ：０］とＲＥＦＳＥＴ＿ｂ［ｎ：０］をグランドレベルとしたリファレンスセルのＦＥ＿ｔ［ｎ：０］、ＦＥ＿ｂ［ｎ：０］に“０”データが書き込まれる（リファレンスセル“０”書き込み）。この実施例では、ＲＥＦＳＥＴ＿ｔ［１］とＲＥＦＳＥＴ＿ｂ［１：０］をグランドレベルとしているので、ＦＥ＿ｔ［１］とＦＥ＿ｂ［１：０］が“０”書き込みされる。
【００４５】
タイミングｔ１１では、ＣＰとＲＥＦＣＰがグランドレベルとなり、“０”データの再書き込みが終わる。
タイミングｔ１２では、ＷＬがグランドレベルとなり、１Ｔ１Ｃメモリーセルの強誘電体容量がＢＬｔ［２ｎ＋１：０］から切断される。
【００４６】
タイミングｔ１３では、ＲＥＦＳＥＴがグランドレベルとなり、リファレンスセルの強誘電体容量ＦＥ＿ｔ［ｎ：０］への“０”データの書き込みが終わり、ＲＥＦＳＴがグランドレベルとなり、リファレンスセルＦＥ＿ｔ［ｎ：０］、ＦＥ＿ｂ［ｎ：０］の第１の端子がそれぞれＲＥＦＳＥＴ＿ｔ［ｎ：０］、ＲＥＦＳＥＴ＿ｔ［ｎ：０］より切断される。
【００４７】
タイミングｔ１５では、ビット線ＢＬｔ［２ｎ＋１：０］、ＢＬｂ［２ｎ＋１：０］がグランドレベルにディスチャージされ読み出し動作が完了する。
図３は、図１の構成を適用して１ロウ、ｉコラム、８Ｉ／Ｏ構成のメモリーセルアレイを示したものである。ｉは任意の整数とすることができる。
【００４８】
図１に示したリファレンスセルのＲＥＦＳＥＴ＿ｔ［ｎ：０］、ＲＥＦＳＥＴ＿ｂ［ｎ：０］を８Ｉ／Ｏ単位でＲＥＦＳＥＴ［０］〜ＲＥＦＳＥＴ［ｉ］にまとめた実施形態である。つまり、ＲＥＦＳＥＴ＿ｔ［３：０］とＲＥＦＳＥＴ＿ｂ［３：０］をＲＥＦＳＥＴ［０］とし、順次ＲＥＦＳＥＴ＿ｔ［７：４］とＲＥＦＳＥＴ＿ｂ［７：４］をＲＥＦＳＥＴ［１］として駆動する。図４はＩ／Ｏ＝８の場合で、あるリファレンスセルのデータを書き込みデータを固定する場合の構成を示す。
【００４９】
この構成によって、ＲＥＦＳＥＴ＿ｔ［ｎ：０］、ＲＥＦＳＥＴ＿ｂ［ｎ：０］の信号線数を１／１６に削減でき、レイアウト面積の大幅な削減効果がある。また、ＲＥＦＳＥＴ［ｉ］は、基準電位の微調整に必要な数だけ駆動すればよく、更に面積の削減は可能であることは言うまでもない（図４参照）。
【００５０】
また、同一のＲＥＦＣＰに接続されるリファレンスセルの強誘電体容量ＦＥ＿ｔ［ｎ：０］、ＦＥ＿ｂ［ｎ：０］に書き込むデータを全て同一のデータとすることができるためノイズ対策ができる。ノイズは、図２におけるタイミングｔ１３の時点で生じる。タイミングｔ１３の時点の同一データが書き込まれた場合のＲＥＦＣＰおよびＲＥＦＳＥＴの関係を図５に示す。
【００５１】
また、異なるデータが混在した場合（この例では、図１においてｎ＝３で、１個の“０”データと７個の“１”データをリファレンスセルに書き込む場合）のＲＥＦＣＰとＲＥＦＳＥＴ＿ｔ［３：０］、ＲＥＦＳＥＴ＿ｂ［３：０］の関係を図６に示す。
【００５２】
この図６のタイミングチャートでは、“０”データを書き込むＦＥ＿ｂ［３］にタイミングｔ１３〜ｔ１３ａの期間にΔＶｎだけ“１”データ書き込みが行われてしまう（セルプレートノイズと称する）。このため、基準電位が所望の電位からずれる。図５では、全て同一データであるため逆書き込みは生じないため、所望の基準電位が得られる。
【００５３】
図７は、リファレンスセル書き込み制御線の電位を選択的に設定するための回路構成の一例を示す。
３０１は、リファレンスセルと１Ｔ１Ｃ型ＦｅＲＡＭメモリーセル、センスアンプを含んだメモリーセルアレイであり、図１に示したものである。
【００５４】
３０２は不揮発性記憶手段であり２ｎビットの記憶容量を持つ。３０３は前記第１，第２，第３および第４のリファレンスセル書き込み制御線ＲＥＦＳＥＴ＿ｔ［０］，ＲＥＦＳＥＴ＿ｂ［０］，ＲＥＦＳＥＴ＿ｔ［１］，ＲＥＦＳＥＴ＿ｂ［１］のうち少なくとも１つの電位を、他のリファレンスセル書き込み制御線の少なくとも１つとは独立して第１の電位もしくは第２の電位に選択的に設定する電位設定回路としてのリセット制御回路である。ＳＥＴＯＵＴ＿ｔ［ｎ：０］とＳＥＴＯＵＴ＿ｂ［ｎ：０］は、不揮発性記憶手段３０２の出力データで、ＲＥＦＳＥＴは、ＲＥＦＳＥＴ＿ｔ［ｎ：０］，ＲＥＦＳＥＴ＿ｂ［ｎ：０］を制御する信号である。不揮発性記憶手段３０２に所望のデータを記憶させることで、ＲＥＦＳＥＴ＿ｔ［ｎ：０］，ＲＥＦＳＥＴ＿ｂ［ｎ：０］を所望に制御することができるため、リファレンスレベルの調整ができる。
【００５５】
なお、不揮発性記憶手段３０２としては半導体記憶素子の他、レーザーヒューズなどによっても実現できる。
図８は、リファレンスセル書き込み制御線の電位を選択的に設定するための回路構成の他の例を示す。
【００５６】
４０１はリファレンスセルと１Ｔ１Ｃ型ＦｅＲＡＭメモリーセル、センスアンプを含んだメモリーセルアレイであり図１に示したものである。
４０２はメモリー制御回路、４０３はリセット制御回路、４０４は不揮発性記憶手段としての２ｎビットのシフトレジスタである。ＡＣＣはメモリーセルの読み出しアクセス認識信号であり、アクセスが入るとＶＤＤに遷移し、アクセスが終了するとグランドレベルに遷移する信号である。
【００５７】
このＡＣＣをクロックとして、シフトレジスタのシフトが行われる。シフトレジスタを所望のデータで初期化しておけば、ＲＥＦＳＥＴ＿ｔ［ｎ：０］、ＲＥＦＳＥＴ＿ｂ［ｎ：０］に対して所望の制御が可能で、参照電位の調整ができる。
【００５８】
さらに、読み出しアクセスごとにＳＥＴＯＵＴ＿ｔ［ｎ：０］とＳＥＴＯＵＴ＿ｂ［ｎ：０］のデータがシフトするため、参照電位を変えることなくリファレンスセルの書き込みデータが２ｎ回のアクセスで必ず変更されるので、インプリントを抑制できる。
【００５９】
上に説明した実施の形態では、リファレンスセルのインプリントの抑制対策として、第１，第２の強誘電体容量の第１の端子を、それぞれ選択的に第１の電位もしくは第２の電位に接続する制御を読み出すサイクルごとに変更するよう構成したが、これは基準電位が温度依存性など動作環境に対して依存性を持つ場合、温度検知回路などの検知回路を搭載し、読み出しサイクル毎に温度など動作環境に依存して基準電位を制御し最適化することもできる。
【００６０】
図９は、電源電圧を検出してリファレンスセルの書き込みを行うよう構成した本発明の一実施の形態の回路構成を示す。
５０１はリファレンスセルと１Ｔ１Ｃ型ＦｅＲＡＭメモリーセル、センスアンプを含んだメモリーセルアレイであり、図１に示したものである。
【００６１】
５０２はメモリー制御回路、５０３は電源検出器である。ＰＤＥＴは電源検知信号で、電源電圧が設定値以下でグランドレベルとなり設定値以上でＶＤＤレベルとなる信号である。
【００６２】
図１０にタイミングチャートを示す。
タイミングｔ０で電源が設定値以上となったためＰＤＥＴがＶＤＤに遷移する。タイミングｔ８では、ＲＥＦＳＴがＶＰＰレベルとなり、タイミングｔ９でＲＥＦＳＥＴ＿ｔ［ｎ：０］とＲＥＦＳＥＴ＿Ｂ［ｎ：０］をＶＤＤレベルとしたリファレンスセルのＦＥ＿ｔ［ｎ：０］、ＦＥ＿ｂ［ｎ：０］に“１”データが書き込まれる（リファレンスセル“１”書き込み）。図１０では、ＲＥＦＳＥＴ＿ｔ［０］のみ、ＶＤＤレベルとしたため、ＦＥ＿ｔ［０］に“１”が書き込まれる。
【００６３】
タイミングｔ１０では、ＲＥＦＣＰがＶＤＤレベルとなり、１Ｔ１Ｃ強誘電体メモリーセルの“０”データの再書き込みと、ＲＥＦＳＥＴ＿ｔ［ｎ：０］とＲＥＦＳＥＴ＿ｂ［ｎ：０］をグランドレベルとしたリファレンスセルのＦＥ＿ｔ［ｎ：０］、ＦＥ＿ｂ［ｎ：０］に“０”データが書き込まれる（リファレンスセル“０”書き込み）。この実施例では、ＲＥＦＳＥＴ＿ｔ［１］とＲＥＦＳＥＴ＿ｂ［１：０］をグランドレベルとしているので、ＦＥ＿ｔ［１］とＦＥ＿ｂ［１：０］が“０”書き込みされる。
【００６４】
タイミングｔ１１では、ＲＥＦＣＰがグランドレベルとなり、“０”データの再書き込みが終わる。
タイミングｔ１３では、ＲＥＦＳＥＴがグランドレベルとなり、リファレンスセルの強誘電体容量ＦＥ＿ｔ［ｎ：０］への“０”データの書き込みが終わり、ＲＥＦＳＴがグランドレベルとなり、リファレンスセルＦＥ＿ｔ［ｎ：０］、ＦＥ＿ｂ［ｎ：０］の第１の端子がそれぞれＲＥＦＳＥＴ＿ｔ［ｎ：０］、ＲＥＦＳＥＴ＿ｔ［ｎ：０］より切断され、リファレンスセルの書き込み動作が完了する。
【００６５】
なお、上に説明した実施の形態では、電源投入後にリファレンスセルのみの書き込みを自動的に行うことで基準電位の安定化が可能になるが、リファレンスセルの書き込み動作のみを任意に実施することができる。また、動作環境の変化（温度・電圧変化など）に応じて、基準電位を微調整する必要が生じ場合、リファレンスセルの書き込みデータを、図８に示したリファレンスセル書き込み制御線の電位を選択的に設定するための回路構成の技術を用いて再設定でき、動作環境に応じたリファレンスレベルの微調整が可能になることは言うまでもない。
【００６６】
なお、上記の実施の形態では強誘電体容量を用いた基準電位発生方式の関して詳細に述べたが、常誘電体を使用した基準電位発生方式にも適用可能である。更に、オープンビット線方式のメモリーセルアレイの構成について詳細に説明したが、フォールデット型ビット線の構成についても適用可能である。
【００６７】
【発明の効果】
以上のように本発明によれば、強誘電体メモリーにおいて、マスク修正なしで基準電位の微調整が可能になり、これによって読み出し動作マージンを向上でき、歩留まりを改善することができる。
【００６８】
また、不揮発性記憶手段を備えることで、検査後や組み立て工程後の基準電位の微調整が可能である。
また、リファレンスセルのみの書き込み動作を行うことが可能な構成としたことで、リファレンス電位を安定化できる（リテンション特性改善など）ものである。
【図面の簡単な説明】
【図１】本発明の一実施の形態における半導体記憶装置の構成図
【図２】本発明の一実施の形態におけるタイミングチャート
【図３】本発明の一実施の形態におけるＩ／Ｏ＝８の場合の半導体記憶装置の構成図
【図４】本発明の一実施の形態におけるＩ／Ｏ＝８の場合で、あるリファレンスセルのデータを書き込みデータを固定する場合の半導体記憶装置の構成図
【図５】本発明の一実施の形態におけるセルプレートあたり、同一データのみ書き込む場合のタイムチャート
【図６】本発明の一実施の形態におけるセルプレートあたり、異なるデータを書き込む場合のタイムチャート
【図７】同実施の形態におけるリファレンスセル書き込み制御線の電位を設定する回路の一例を示す図
【図８】同実施の形態におけるリファレンスセル書き込み制御線の電位を設定する回路の他の例を示す図
【図９】電源電圧を検出してリファレンスセルの書き込みを行う場合の本発明の一実施形態における半導体記憶装置の構成図
【図１０】図９のタイミングチャート
【図１１】従来例の半導体記憶装置の構成図
【図１２】同従来例のタイミングチャート
【符号の説明】
１０１〜１０４ １Ｔ１Ｃ型強誘電体メモリーセル（第１〜第４の強誘電体メモリーセル）
１１１〜１１４ ビット線ＢＬｔ［２ｎ＋１：０］とＢＬｂ［２ｎ＋１：０］の電位差を増幅するセンスアンプ
１２１〜１２４ 基準電位をビット線ＢＬｂ［２ｎ＋１：０］に出力するリファレンスセル
ＢＬｔ［０］，ＢＬｔ［１］，ＢＬｔ［２］，ＢＬｔ［３］ ビット線（第１〜第４のビット線）
ＢＬｂ［０］，ＢＬｂ［１］，ＢＬｂ［２］，ＢＬｂ［３］ ビット線（第５〜第８のビット線）
Ｃｂ ビット線ＢＬｔ［０］〜ＢＬｔ［３］，ＢＬｂ［０］〜ＢＬｂ［３］の寄生容量
ＦＥｔ［０］，ＦＥｂ［０］，ＦＥｔ［１］，ＦＥｂ［１］ ビット線（第１〜第４のビット線）
ＢＬｂ［０］，ＢＬｂ［１］，ＢＬｂ［２］，ＢＬｂ［３］ 強誘電体容量（第１〜第４のリファレンスセル容量）
ＦＥ＿ｂ［ｎ］ 強誘電体容量
ＷＬ １Ｔ１Ｃ型メモリーセル選択信号
ＣＰ １Ｔ１Ｃ型メモリーセルのセルプレート線
ＲＥＦＷＬ リファレンスワード線
ＲＥＦＣＰ リファレンスセルの強誘電体容量を駆動するセルプレート線
ＲＥＦＳＴ リファレンスセル書き込み制御線選択信号
ＲＥＦＳＥＴ＿ｔ［０］，ＲＥＦＳＥＴ＿ｂ［０］，ＲＥＦＳＥＴ＿ｔ［１］，ＲＥＦＳＥＴ＿ｂ［１］ 第１〜第４のリファレンスセル書き込み制御線
ＲＥＦＥＱ イコライズ制御信号
ＥＱＮ ＢＬｂ［２ｎ＋１：０］をイコライズするためのイコライズ線
３０３ リセット制御回路（電位設定回路）
【発明の属する技術分野】
本発明は不揮発性メモリー装置に関するものであり、詳しくは１Ｔ１Ｃ型強誘電体メモリーの読み出し動作における参照電位の発生技術に関するものである。
【０００２】
【従来の技術】
従来の１Ｔ１Ｃ型強誘電体メモリーの構成を図１１に示す。
１ロウ２ｎコラム１Ｉ／Ｏ構成のメモリーセルアレイを示したもので、ｎは任意の整数とすることができる。
【０００３】
１００１〜１００８は１Ｔ１Ｃ型強誘電体メモリーセルである。１０１１〜１０１４は相補関係にあるビット線ＢＬｔ［２ｎ＋１：０］、ＢＬｂ［２ｎ＋１：０］の電位差を増幅するセンスアンプである。Ｃｂはビット線の寄生容量である。１０２１〜１０２４は基準電位を発生するリファレンスセルである。１０３１は基準電位の調整を行うリファレンス電位調整器である。
【０００４】
なお、ＢＬｔ［２ｎ＋１：０］は、ＢＬｔ［０］，ＢＬｔ［１］，〜ＢＬｔ［２ｎ＋１］の全体を表し、ＢＬｂ［２ｎ＋１：０］は、ＢＬｂ［０］，ＢＬｂ［１］，〜ＢＬｂ［２ｎ＋１］の全体を表す。これらのうちでビット線ＢＬｔ［０］とＢＬｂ［０］、ビット線ＢＬｔ［１］とＢＬｂ［１］、ビット線ＢＬｔ［２ｎ＋１］とＢＬｂ［２ｎ＋１］等がそれぞれ相補関係にある。
【０００５】
ＷＬは、１Ｔ１Ｃ型強誘電体メモリーセルにおける強誘電体容量の第１の端子を選択的にビット線に接続する選択信号である。
ＣＰは、１Ｔ１Ｃ型強誘電体メモリーセルにおける強誘電体容量の第２の端子に電源電圧もしくはグランド電位を印加するセルプレート線である。
【０００６】
ＲＥＦＷＬは、リファレンスセルの強誘電体容量の第１の端子をビット線に接続する選択信号である。
ＲＥＦＣＰは、リファレンスセルの強誘電体容量の第２の端子に電源電圧もしくはグランド電位を印加するリファレンスセルプレート線である。
【０００７】
ＲＥＦＥＱは、ビット線の電位をイコライズするためのイコライズトランジスタを導通させる制御信号である。
ＥＱＮは、ビット線間を接続するノードである。
【０００８】
ＲＥＦＳＴは、リファレンスセルの強誘電体容量に所定の電圧印加を行うための選択信号である。
ＲＥＦＳＥＴは、リファレンスセルの強誘電体容量に電源電圧もしくはグランド電位を印加するリファレンスセル書き込み線である。
【０００９】
ＦＥ＿ｔｂ［ｍ：０］は、基準電位を調整するための電荷を蓄積する強誘電体容量である。
ＥＱＬＥＶＥＬは、基準電位を調節するためのＦＥ＿ｔｂ［ｍ：０］に電荷を蓄積する電位である。
【００１０】
ＥＱＳＥＴは、ＦＥ＿ｔｂ［ｍ：０］に電荷を蓄積するための制御信号である。
ＥＱＡＤＪＵＳＴは、ＥＱＮＡとＥＱＮを接続することで、ＦＥ＿ｔｂ［ｍ：０］に蓄積された電荷を放出し基準電位の調整を行う制御信号である。
【００１１】
図１２にこの従来技術のタイミングチャートを示す。
タイミングｔ１では、ＷＬ，ＲＥＦＷＬがＶＰＰレベル（電源電圧ＶＤＤ＋“ＮＭＯＳ Ｖｔ”）となり、強誘電体メモリーセルの強誘電体容量の第１の端子がＢＬｔ［２ｎ＋１：０］にそれぞれ接続され、リファレンスセルの強誘電体容量の第１の端子もＢＬｂ［２ｎ＋１：０］にそれぞれ接続される。
【００１２】
タイミングｔ２では、ＣＰ，ＲＥＦＣＰがＶＤＤレベル（電源電圧レベル）となり、タイミングｔ３でＣＰ，ＲＥＦＣＰがグランドレベルになることで、ＢＬｔ［２ｎ＋１：０］に強誘電体メモリーセルの読み出しが行われ（読み出し原理の詳細は（特許文献１）を参照）、ＢＬｂ［２ｎ＋１：０］にリファレンスセルに書き込まれていたデータが読み出される。
【００１３】
タイミングｔ４では、ＢＬｂ［２ｎ＋１：０］の全てのＢＬｂ［２ｎ＋１：０］がイコライズされる。リファレンスセルの強誘電体容量ＦＥ＿ｂ［ｎ：０］には“１”データ、ＦＥ＿ｔ［ｎ：０］には“０”データがあらかじめ書き込まれている。このイコライズによってＢＬｂ［２ｎ＋１：０］の電位は基準電位となる。ＢＬｔ［２ｎ＋１：０］に読み出された“１”データの電位をｖＨとし、“０”データの電位をｖＬとすると、このイコライズ時の基準電位Ｖｒｅｆ＿ｅは、
Ｖｒｅｆ＿ｅ ＝ （ ｖＨ ＋ ｖＬ ） ／ ２
となる。
【００１４】
タイミングｔ４ａでは、ＥＱＮとＥＱＮＡが接続される。この場合、ＲＥＦＬＥＶＥＬをグランドレベルとしているので、ＥＱＮＡに接続しているＦＥ＿ｔｂ［ｍ：０］の容量に応じて電荷再分配が行われ、ＥＱＮの電位が下がる。この動作が基準電位Ｖｒｅｆの調節動作である。
【００１５】
タイミングｔ５では、ＥＱＡＤＪＵＳＴがグランドレベルとなり、基準電位の調整動作が終了する。
タイミングｔ６では、センスアンプが起動され、ＢＬｔ［２ｎ＋１：０］、基準電位ＢＬｂ［２ｎ＋１：０］の増幅動作が行われる。
【００１６】
タイミングｔ７では、リファレンスセルの強誘電体容量がＢＬｂ［２ｎ＋１：０］から切断される。
タイミングｔ８では、基準電位調整ノードＥＱＮＡのプリチャージの開始と、ＲＥＦＳＴがＶＰＰレベルとなり、タイミングｔ９でリファレンスセルのＦＥ＿ｔ［ｎ：０］に“０”データの書き込みが開始される。
【００１７】
タイミングｔ１０では、ＣＰがＶＤＤレベルとなり、１Ｔ１Ｃ強誘電体メモリーセルの“０”データの再書き込みが行われ、タイミングｔ１１で“０”データの再書き込みが終わる。
【００１８】
タイミングｔ１２でＷＬがグランドレベルとなり、１Ｔ１Ｃメモリーセルの強誘電体容量がＢＬｔ［２ｎ＋１：０］から切断される。
タイミングｔ１３でＲＥＦＳＥＴがグランドレベルとなり、リファレンスセルの強誘電体容量ＦＥ＿ｔ［ｎ：０］への“０”データの書き込みが終わり、ＲＥＦＳＴがグランドレベルとなり、リファレンスセルＦＥ＿ｔ［ｎ：０］の第１の端子がＲＥＦＳＥＴより切断され、ＦＥ＿ｂ［ｎ：０］の第１の端子がグランドより切断される。
【００１９】
タイミングｔ１５では、ビット線ＢＬｔ［２ｎ＋１：０］、ＢＬｂ［２ｎ＋１：０］がグランドレベルにディスチャージされ読み出し動作が完了する（例えば、特許文献１参照）。
【００２０】
【特許文献１】
特開平８−１１５５９６号公報（第１２頁、第１６図）
【００２１】
【発明が解決しようとする課題】
しかしながら、従来の手法では基準電位Ｖｒｅｆは、１Ｔ１Ｃ型強誘電体メモリーセルから読み出されたビット線に出力される「“１”データ」と「“０”データ」のちょうど中間電位となる。そして、その調節は、一定電圧ΔＶｒｅｆを加えるか、減少させるかの調整のみが可能である。つまり、従来の手法では、基準電位として、
ＶｒｅｆＨ ＝ Ｖｒｅｆ ＋ ΔＶｒｅｆ
ＶｒｅｆＭ ＝ Ｖｒｅｆ
ＶｒｅｆＬ ＝ Ｖｒｅｆ − ΔＶｒｅｆ
Ｖｒｅｆ：１Ｔ１Ｃ型強誘電体メモリーセルから読み出されたビット線に出力される「“１”データ」と「“０”データ」のちょうど中間電位の３値のみの設定に限定される。これでは、１Ｔ１Ｃの動作上最も重要である基準電位の微調整を行うことができず、歩留まり向上に課題がある。また、リテンション後の基準電位はばらつきが大きくなるため、強誘電体メモリーはリテンションに課題がある。
【００２２】
【課題を解決するための手段】
本発明の請求項１記載の半導体記憶装置は、第１，第２，第３および第４の強誘電体メモリーセルがそれぞれ接続される第１，第２，第３および第４のビット線と、前記第１，第２，第３および第４のビット線とそれぞれ対をなしてセンスアンプ回路に接続される第５，第６，第７および第８のビット線と、リファレンスワード線が活性化されたときそれぞれ前記第５，第６，第７および第８のビット線に接続される第１，第２，第３および第４のリファレンスセル容量と、リファレンスセル書き込み制御線選択信号が活性化されたときそれぞれ前記第１，第２，第３および第４のリファレンスセル容量に接続される第１，第２，第３および第４のリファレンスセル書き込み制御線と、イコライズ制御信号が活性化されたとき前記第５，第６，第７および第８のビット線の電位をイコライズするイコライズ回路と前記第１，第２，第３および第４のリファレンスセル書き込み制御線のうち少なくとも１つの電位を、他のリファレンスセル書き込み制御線の少なくとも１つとは独立して第１の電位もしくは第２の電位に選択的に設定する電位設定回路とを備えたことを特徴とし、この構成によって、複数備えたリファレンスセル容量に所望のデータを書き込むことができる。リファレンスセル容量に書き込む「“０”データ」と「“１”データ」の割合を変更することで、基準電位の微調整が可能になり、歩留まりを向上させることができる。
【００２３】
本発明の請求項２記載の半導体記憶装置は、請求項１において、前記電位設定回路による前記第１，第２，第３および第４のリファレンスセル書き込み制御線の電位設定を、不揮発性記憶手段の記憶データによって行うよう構成したことを特徴とする。
【００２４】
本発明の請求項３記載の半導体記憶装置は、請求項１において、前記第１，第２，第３および第４のリファレンスセル容量が強誘電体容量であることを特徴とする。
【００２５】
本発明の請求項４記載の半導体記憶装置は、請求項３において、前記電位設定回路による前記第１，第２，第３および第４のリファレンスセル書き込み制御線の電位設定を、読み出すサイクルごと前記不揮発性記憶手段の記憶データによって変更するよう構成したことを特徴とし、読み出しサイクル毎に、リファレンスセルへの書き込みデータを変更することができ。読み出しを行う毎にリファレンスセルへの書き込みデータを変更すればインプリントを抑制することができる。また、動作環境を検出する回路（温度検知など）を搭載し、動作環境に応じて基準電位を調整することができ、基準電位の最適設定による歩留まり向上が可能である。
【００２６】
本発明の請求項５記載の半導体記憶装置は、請求項１において、前記リファレンスワード線の活性化によって前記第１のリファレンスセル容量の第１の端子、前記第２のリファレンスセル容量の第１の端子、前記第３のリファレンスセル容量の第１の端子および前記第４のリファレンスセル容量の第１の端子がそれぞれ前記第５，第６，第７および第８のビット線に接続され、前記書き込み制御信号の活性化によって前記第１のリファレンスセル容量の前記第１の端子、前記第２のリファレンスセル容量の前記第１の端子、前記第３のリファレンスセル容量の前記第１の端子、前記第４のリファレンスセル容量の前記第１の端子がそれぞれ前記第１，第２，第３および第４のリファレンスセル書き込み制御線に接続されるよう構成したことを特徴とする。
【００２７】
本発明の請求項６記載の半導体記憶装置は、請求項５において、前記第１，第２，第３および第４のリファレンスセル容量が強誘電体容量であることを特徴とする。
【００２８】
本発明の請求項７記載の半導体記憶装置は、請求項６において、前記第１，第２，第３および第４の強誘電体メモリーセルを含むメモリーセルアレイが選択されていないときに、前記第１のリファレンスセル容量の前記第１の端子、前記第２のリファレンスセル容量の前記第１の端子、前記第３のリファレンスセル容量の前記第１の端子、前記第４のリファレンスセル容量の前記第１の端子をそれぞれ前記第１，第２，第３および第４のリファレンスセル書き込み制御線に接続し、前記第１のリファレンスセル容量の第２の端子、前記第２のリファレンスセル容量の第２の端子、前記第３のリファレンスセル容量の第２の端子および前記第４のリファレンスセル容量の第２の端子を制御して前記第１、第２、第３および第４のリファレンスセル容量にデータを書き込むことができるよう構成したことを特徴とし、基準電位はリテンション後にばらつきが大きくなり、基準電位のばらつきが原因でリテンション不良になる課題があるが、この構成によれば、リファレンスセルの書き込み動作を独立して行うことが可能であるため、メモリーセルの読み出しを行う直前にリファレンスセルの書き込み動作を行うことで、基準電位のばらつきが減少し、読み出し動作マージンが拡大し、リテンション不良の改善ができる。また、リファレンスセルの書き込み動作は、任意に実行可能である。
【００２９】
本発明の請求項８記載の半導体記憶装置は、請求項７において、電源検知回路を備え、電源投入後に前記第１，第２，第３および第４のリファレンスセル容量にデータを再書き込みするリファレンスセル再書き込み動作を自動的に実行するよう構成したことを特徴とし、この構成によって、電源投入で自動的にリファレンスセルの書き込みが行われるので、ユーザーがリファレンスセル書き込み動作を行うことなく、前記リテンション不良の改善ができる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態を図１〜図１０に基づいて説明する。
図１は本発明の一実施の形態の１Ｔ１Ｃ型強誘電体記憶装置の構成を示したものである。
【００３１】
１０１〜１０８は、１Ｔ１Ｃ型強誘電体メモリーセルである。
１１１〜１１４はビット線ＢＬｔ［２ｎ＋１：０］とＢＬｂ［２ｎ＋１：０］の電位差を増幅するセンスアンプである。
【００３２】
１２１〜１２４は基準電位をビット線ＢＬｂ［２ｎ＋１：０］に出力するリファレンスセルである。ＦＥ＿ｔ［ｎ：０］、ＦＥ＿ｂ［ｎ：０］は強誘電体容量である。Ｃｂは、ビット線ＢＬｔ［２ｎ＋１：０］とＢＬｂ［２ｎ＋１：０］の寄生容量である。
【００３３】
ＷＬは、１Ｔ１Ｃ型メモリーセル１０１〜１０８の強誘電体容量の第１の端子をビット線ＢＬｔ［２ｎ＋１：０］に接続する選択信号が印加されるワード線である。
【００３４】
ＣＰは、１Ｔ１Ｃ型メモリーセル１０１〜１０８の強誘電体容量１０１〜１０８の第２の端子をＶＤＤもしくはグランドレベルに駆動するセルプレート線である。
【００３５】
ＲＥＦＷＬは、リファレンスセル１２１〜１２４の強誘電体容量ＦＥ＿ｔ［ｎ：０］とＦＥ＿ｂ［ｎ：０］の第１の端子をビット線ＢＬｂ［２ｎ＋１：０］に接続する選択信号が印加されるリファレンスワード線である。
【００３６】
ＲＥＦＣＰは、リファレンスセル１２１〜１２４の強誘電体容量ＦＥ＿ｔ［ｎ：０］とＦＥ＿ｂ［ｎ：０］の第２の端子をＶＤＤもしくはグランドレベルに駆動するセルプレート線である。
【００３７】
ＲＥＦＳＴは、リファレンスセル１２１〜１２４の強誘電体容量ＦＥ＿ｔ［ｎ：０］とＦＥ＿ｂ［ｎ：０］の第１の端子をそれぞれリファレンスセル書き込み制御線ＲＥＦＳＥＴ＿ｔ［ｎ：０］とＲＥＦＳＥＴｂ［ｎ：０］に接続する選択信号である。
【００３８】
ＥＱＮは、ＢＬｂ［２ｎ＋１：０］をイコライズするためのイコライズ線であり、このイコライズ線ＥＱＮとそれに接続されたトランジスタＱ１〜Ｑ４とで、イコライズ制御信号ＲＥＦＥＱが活性化されたとき第５，第６，第７および第８のビットＢＬｂ［０］，ＢＬｂ［１］，ＢＬｂ［２］，ＢＬｂ［３］電位をイコライズするイコライズ回路を構成している。
【００３９】
読み出し動作について、図２のタイミングチャートを用いて説明する。
タイミングｔ１では、ＷＬ，ＲＥＦＷＬがＶＰＰレベル（電源電圧ＶＤＤ＋“ＮＭＯＳ Ｖｔ”以上）となり、強誘電体メモリーセルの強誘電体容量の第１の端子がＢＬｔ［２ｎ＋１：０］にそれぞれ接続され、リファレンスセルの強誘電体容量の第１の端子もＢＬｂ［２ｎ＋１：０］にそれぞれ接続される。
【００４０】
タイミングｔ２では、さらにＣＰ，ＲＥＦＣＰがＶＤＤレベル（電源電圧レベル）となり、タイミングｔ３でＣＰ，ＲＥＦＣＰがグランドレベルになることで、ＢＬｔ［２ｎ＋１：０］に強誘電体メモリーセルの読み出しが行われ（読み出し原理の詳細は、特許文献１と同様）、ＢＬｂ［２ｎ＋１：０］にリファレンスセルに書き込まれていたデータが読み出される。
【００４１】
タイミングｔ４では、全てのＢＬｂ［２ｎ＋１：０］がイコライズされる。このイコライズによってＢＬｂ［２ｎ＋１：０］の電位基準電位Ｖｒｅｆとなる。
リファレンスセルの強誘電体容量ＦＥ＿ｔ［ｎ：０］とＦＥ＿ｂ［ｎ：０］に書き込まれているデータは、それぞれＲＥＦＳＥＴ＿ｔ［ｎ：０］とＲＥＦＳＥＴ＿ｂ［ｎ：０］によって個別に制御可能であり、“１”データを書き込んだリファレンスセルの強誘電体容量の数をｎＨ、“０”データを書き込んだリファレンスセルの強誘電体容量の数をｎＬとし、ＢＬｔ［２ｎ＋１：０］に読み出された“１”データの電位をｖＨ、“０”テ゛ータの電位をｖＬとすると、基準電位Ｖｒｅｆは
Ｖｒｅｆ ＝ ｖＬ ＋ （ ｖＨ − ｖＬ ） × ｎＨ ／ （ ｎＨ ＋ ｎＬ ）
ｎＨ ： “１”ータを書き込んだリファレンスセルの強誘電体容量の数
ｎＬ ： “０”データを書き込んだリファレンスセルの強誘電体容量の数で表すことができ、基準電位の微調整が可能になる。
【００４２】
タイミングｔ６では、センスアンプが起動され、ＢＬｔ［２ｎ＋１：０］、基準電位ＢＬｂ［２ｎ＋１：０］の増幅動作が行われる。
タイミングｔ７では、リファレンスセルの強誘電体容量がＢＬｂ［２ｎ＋１：０］から切断される。
【００４３】
タイミングｔ８では、ＲＥＦＳＴがＶＰＰレベルとなり、タイミングｔ９でＲＥＦＳＥＴ＿ｔ［ｎ：０］とＲＥＦＳＥＴ＿ｂ［ｎ：０］をＶＤＤレベルとしたリファレンスセルのＦＥ＿ｔ［ｎ：０］、ＦＥ＿ｂ［ｎ：０］に“１”データが書き込まれる（リファレンスセル“１”書き込み）。図２では、ＲＥＦＳＥＴ＿ｔ［０］のみ、ＶＤＤレベルとしたため、ＦＥ＿ｔ［０］に“１”が書き込まれる。
【００４４】
タイミングｔ１０では、ＣＰとＲＥＦＣＰがＶＤＤレベルとなり、１Ｔ１Ｃ強誘電体メモリーセルの“０”データの再書き込みと、ＲＥＦＳＥＴ＿ｔ［ｎ：０］とＲＥＦＳＥＴ＿ｂ［ｎ：０］をグランドレベルとしたリファレンスセルのＦＥ＿ｔ［ｎ：０］、ＦＥ＿ｂ［ｎ：０］に“０”データが書き込まれる（リファレンスセル“０”書き込み）。この実施例では、ＲＥＦＳＥＴ＿ｔ［１］とＲＥＦＳＥＴ＿ｂ［１：０］をグランドレベルとしているので、ＦＥ＿ｔ［１］とＦＥ＿ｂ［１：０］が“０”書き込みされる。
【００４５】
タイミングｔ１１では、ＣＰとＲＥＦＣＰがグランドレベルとなり、“０”データの再書き込みが終わる。
タイミングｔ１２では、ＷＬがグランドレベルとなり、１Ｔ１Ｃメモリーセルの強誘電体容量がＢＬｔ［２ｎ＋１：０］から切断される。
【００４６】
タイミングｔ１３では、ＲＥＦＳＥＴがグランドレベルとなり、リファレンスセルの強誘電体容量ＦＥ＿ｔ［ｎ：０］への“０”データの書き込みが終わり、ＲＥＦＳＴがグランドレベルとなり、リファレンスセルＦＥ＿ｔ［ｎ：０］、ＦＥ＿ｂ［ｎ：０］の第１の端子がそれぞれＲＥＦＳＥＴ＿ｔ［ｎ：０］、ＲＥＦＳＥＴ＿ｔ［ｎ：０］より切断される。
【００４７】
タイミングｔ１５では、ビット線ＢＬｔ［２ｎ＋１：０］、ＢＬｂ［２ｎ＋１：０］がグランドレベルにディスチャージされ読み出し動作が完了する。
図３は、図１の構成を適用して１ロウ、ｉコラム、８Ｉ／Ｏ構成のメモリーセルアレイを示したものである。ｉは任意の整数とすることができる。
【００４８】
図１に示したリファレンスセルのＲＥＦＳＥＴ＿ｔ［ｎ：０］、ＲＥＦＳＥＴ＿ｂ［ｎ：０］を８Ｉ／Ｏ単位でＲＥＦＳＥＴ［０］〜ＲＥＦＳＥＴ［ｉ］にまとめた実施形態である。つまり、ＲＥＦＳＥＴ＿ｔ［３：０］とＲＥＦＳＥＴ＿ｂ［３：０］をＲＥＦＳＥＴ［０］とし、順次ＲＥＦＳＥＴ＿ｔ［７：４］とＲＥＦＳＥＴ＿ｂ［７：４］をＲＥＦＳＥＴ［１］として駆動する。図４はＩ／Ｏ＝８の場合で、あるリファレンスセルのデータを書き込みデータを固定する場合の構成を示す。
【００４９】
この構成によって、ＲＥＦＳＥＴ＿ｔ［ｎ：０］、ＲＥＦＳＥＴ＿ｂ［ｎ：０］の信号線数を１／１６に削減でき、レイアウト面積の大幅な削減効果がある。また、ＲＥＦＳＥＴ［ｉ］は、基準電位の微調整に必要な数だけ駆動すればよく、更に面積の削減は可能であることは言うまでもない（図４参照）。
【００５０】
また、同一のＲＥＦＣＰに接続されるリファレンスセルの強誘電体容量ＦＥ＿ｔ［ｎ：０］、ＦＥ＿ｂ［ｎ：０］に書き込むデータを全て同一のデータとすることができるためノイズ対策ができる。ノイズは、図２におけるタイミングｔ１３の時点で生じる。タイミングｔ１３の時点の同一データが書き込まれた場合のＲＥＦＣＰおよびＲＥＦＳＥＴの関係を図５に示す。
【００５１】
また、異なるデータが混在した場合（この例では、図１においてｎ＝３で、１個の“０”データと７個の“１”データをリファレンスセルに書き込む場合）のＲＥＦＣＰとＲＥＦＳＥＴ＿ｔ［３：０］、ＲＥＦＳＥＴ＿ｂ［３：０］の関係を図６に示す。
【００５２】
この図６のタイミングチャートでは、“０”データを書き込むＦＥ＿ｂ［３］にタイミングｔ１３〜ｔ１３ａの期間にΔＶｎだけ“１”データ書き込みが行われてしまう（セルプレートノイズと称する）。このため、基準電位が所望の電位からずれる。図５では、全て同一データであるため逆書き込みは生じないため、所望の基準電位が得られる。
【００５３】
図７は、リファレンスセル書き込み制御線の電位を選択的に設定するための回路構成の一例を示す。
３０１は、リファレンスセルと１Ｔ１Ｃ型ＦｅＲＡＭメモリーセル、センスアンプを含んだメモリーセルアレイであり、図１に示したものである。
【００５４】
３０２は不揮発性記憶手段であり２ｎビットの記憶容量を持つ。３０３は前記第１，第２，第３および第４のリファレンスセル書き込み制御線ＲＥＦＳＥＴ＿ｔ［０］，ＲＥＦＳＥＴ＿ｂ［０］，ＲＥＦＳＥＴ＿ｔ［１］，ＲＥＦＳＥＴ＿ｂ［１］のうち少なくとも１つの電位を、他のリファレンスセル書き込み制御線の少なくとも１つとは独立して第１の電位もしくは第２の電位に選択的に設定する電位設定回路としてのリセット制御回路である。ＳＥＴＯＵＴ＿ｔ［ｎ：０］とＳＥＴＯＵＴ＿ｂ［ｎ：０］は、不揮発性記憶手段３０２の出力データで、ＲＥＦＳＥＴは、ＲＥＦＳＥＴ＿ｔ［ｎ：０］，ＲＥＦＳＥＴ＿ｂ［ｎ：０］を制御する信号である。不揮発性記憶手段３０２に所望のデータを記憶させることで、ＲＥＦＳＥＴ＿ｔ［ｎ：０］，ＲＥＦＳＥＴ＿ｂ［ｎ：０］を所望に制御することができるため、リファレンスレベルの調整ができる。
【００５５】
なお、不揮発性記憶手段３０２としては半導体記憶素子の他、レーザーヒューズなどによっても実現できる。
図８は、リファレンスセル書き込み制御線の電位を選択的に設定するための回路構成の他の例を示す。
【００５６】
４０１はリファレンスセルと１Ｔ１Ｃ型ＦｅＲＡＭメモリーセル、センスアンプを含んだメモリーセルアレイであり図１に示したものである。
４０２はメモリー制御回路、４０３はリセット制御回路、４０４は不揮発性記憶手段としての２ｎビットのシフトレジスタである。ＡＣＣはメモリーセルの読み出しアクセス認識信号であり、アクセスが入るとＶＤＤに遷移し、アクセスが終了するとグランドレベルに遷移する信号である。
【００５７】
このＡＣＣをクロックとして、シフトレジスタのシフトが行われる。シフトレジスタを所望のデータで初期化しておけば、ＲＥＦＳＥＴ＿ｔ［ｎ：０］、ＲＥＦＳＥＴ＿ｂ［ｎ：０］に対して所望の制御が可能で、参照電位の調整ができる。
【００５８】
さらに、読み出しアクセスごとにＳＥＴＯＵＴ＿ｔ［ｎ：０］とＳＥＴＯＵＴ＿ｂ［ｎ：０］のデータがシフトするため、参照電位を変えることなくリファレンスセルの書き込みデータが２ｎ回のアクセスで必ず変更されるので、インプリントを抑制できる。
【００５９】
上に説明した実施の形態では、リファレンスセルのインプリントの抑制対策として、第１，第２の強誘電体容量の第１の端子を、それぞれ選択的に第１の電位もしくは第２の電位に接続する制御を読み出すサイクルごとに変更するよう構成したが、これは基準電位が温度依存性など動作環境に対して依存性を持つ場合、温度検知回路などの検知回路を搭載し、読み出しサイクル毎に温度など動作環境に依存して基準電位を制御し最適化することもできる。
【００６０】
図９は、電源電圧を検出してリファレンスセルの書き込みを行うよう構成した本発明の一実施の形態の回路構成を示す。
５０１はリファレンスセルと１Ｔ１Ｃ型ＦｅＲＡＭメモリーセル、センスアンプを含んだメモリーセルアレイであり、図１に示したものである。
【００６１】
５０２はメモリー制御回路、５０３は電源検出器である。ＰＤＥＴは電源検知信号で、電源電圧が設定値以下でグランドレベルとなり設定値以上でＶＤＤレベルとなる信号である。
【００６２】
図１０にタイミングチャートを示す。
タイミングｔ０で電源が設定値以上となったためＰＤＥＴがＶＤＤに遷移する。タイミングｔ８では、ＲＥＦＳＴがＶＰＰレベルとなり、タイミングｔ９でＲＥＦＳＥＴ＿ｔ［ｎ：０］とＲＥＦＳＥＴ＿Ｂ［ｎ：０］をＶＤＤレベルとしたリファレンスセルのＦＥ＿ｔ［ｎ：０］、ＦＥ＿ｂ［ｎ：０］に“１”データが書き込まれる（リファレンスセル“１”書き込み）。図１０では、ＲＥＦＳＥＴ＿ｔ［０］のみ、ＶＤＤレベルとしたため、ＦＥ＿ｔ［０］に“１”が書き込まれる。
【００６３】
タイミングｔ１０では、ＲＥＦＣＰがＶＤＤレベルとなり、１Ｔ１Ｃ強誘電体メモリーセルの“０”データの再書き込みと、ＲＥＦＳＥＴ＿ｔ［ｎ：０］とＲＥＦＳＥＴ＿ｂ［ｎ：０］をグランドレベルとしたリファレンスセルのＦＥ＿ｔ［ｎ：０］、ＦＥ＿ｂ［ｎ：０］に“０”データが書き込まれる（リファレンスセル“０”書き込み）。この実施例では、ＲＥＦＳＥＴ＿ｔ［１］とＲＥＦＳＥＴ＿ｂ［１：０］をグランドレベルとしているので、ＦＥ＿ｔ［１］とＦＥ＿ｂ［１：０］が“０”書き込みされる。
【００６４】
タイミングｔ１１では、ＲＥＦＣＰがグランドレベルとなり、“０”データの再書き込みが終わる。
タイミングｔ１３では、ＲＥＦＳＥＴがグランドレベルとなり、リファレンスセルの強誘電体容量ＦＥ＿ｔ［ｎ：０］への“０”データの書き込みが終わり、ＲＥＦＳＴがグランドレベルとなり、リファレンスセルＦＥ＿ｔ［ｎ：０］、ＦＥ＿ｂ［ｎ：０］の第１の端子がそれぞれＲＥＦＳＥＴ＿ｔ［ｎ：０］、ＲＥＦＳＥＴ＿ｔ［ｎ：０］より切断され、リファレンスセルの書き込み動作が完了する。
【００６５】
なお、上に説明した実施の形態では、電源投入後にリファレンスセルのみの書き込みを自動的に行うことで基準電位の安定化が可能になるが、リファレンスセルの書き込み動作のみを任意に実施することができる。また、動作環境の変化（温度・電圧変化など）に応じて、基準電位を微調整する必要が生じ場合、リファレンスセルの書き込みデータを、図８に示したリファレンスセル書き込み制御線の電位を選択的に設定するための回路構成の技術を用いて再設定でき、動作環境に応じたリファレンスレベルの微調整が可能になることは言うまでもない。
【００６６】
なお、上記の実施の形態では強誘電体容量を用いた基準電位発生方式の関して詳細に述べたが、常誘電体を使用した基準電位発生方式にも適用可能である。更に、オープンビット線方式のメモリーセルアレイの構成について詳細に説明したが、フォールデット型ビット線の構成についても適用可能である。
【００６７】
【発明の効果】
以上のように本発明によれば、強誘電体メモリーにおいて、マスク修正なしで基準電位の微調整が可能になり、これによって読み出し動作マージンを向上でき、歩留まりを改善することができる。
【００６８】
また、不揮発性記憶手段を備えることで、検査後や組み立て工程後の基準電位の微調整が可能である。
また、リファレンスセルのみの書き込み動作を行うことが可能な構成としたことで、リファレンス電位を安定化できる（リテンション特性改善など）ものである。
【図面の簡単な説明】
【図１】本発明の一実施の形態における半導体記憶装置の構成図
【図２】本発明の一実施の形態におけるタイミングチャート
【図３】本発明の一実施の形態におけるＩ／Ｏ＝８の場合の半導体記憶装置の構成図
【図４】本発明の一実施の形態におけるＩ／Ｏ＝８の場合で、あるリファレンスセルのデータを書き込みデータを固定する場合の半導体記憶装置の構成図
【図５】本発明の一実施の形態におけるセルプレートあたり、同一データのみ書き込む場合のタイムチャート
【図６】本発明の一実施の形態におけるセルプレートあたり、異なるデータを書き込む場合のタイムチャート
【図７】同実施の形態におけるリファレンスセル書き込み制御線の電位を設定する回路の一例を示す図
【図８】同実施の形態におけるリファレンスセル書き込み制御線の電位を設定する回路の他の例を示す図
【図９】電源電圧を検出してリファレンスセルの書き込みを行う場合の本発明の一実施形態における半導体記憶装置の構成図
【図１０】図９のタイミングチャート
【図１１】従来例の半導体記憶装置の構成図
【図１２】同従来例のタイミングチャート
【符号の説明】
１０１〜１０４ １Ｔ１Ｃ型強誘電体メモリーセル（第１〜第４の強誘電体メモリーセル）
１１１〜１１４ ビット線ＢＬｔ［２ｎ＋１：０］とＢＬｂ［２ｎ＋１：０］の電位差を増幅するセンスアンプ
１２１〜１２４ 基準電位をビット線ＢＬｂ［２ｎ＋１：０］に出力するリファレンスセル
ＢＬｔ［０］，ＢＬｔ［１］，ＢＬｔ［２］，ＢＬｔ［３］ ビット線（第１〜第４のビット線）
ＢＬｂ［０］，ＢＬｂ［１］，ＢＬｂ［２］，ＢＬｂ［３］ ビット線（第５〜第８のビット線）
Ｃｂ ビット線ＢＬｔ［０］〜ＢＬｔ［３］，ＢＬｂ［０］〜ＢＬｂ［３］の寄生容量
ＦＥｔ［０］，ＦＥｂ［０］，ＦＥｔ［１］，ＦＥｂ［１］ ビット線（第１〜第４のビット線）
ＢＬｂ［０］，ＢＬｂ［１］，ＢＬｂ［２］，ＢＬｂ［３］ 強誘電体容量（第１〜第４のリファレンスセル容量）
ＦＥ＿ｂ［ｎ］ 強誘電体容量
ＷＬ １Ｔ１Ｃ型メモリーセル選択信号
ＣＰ １Ｔ１Ｃ型メモリーセルのセルプレート線
ＲＥＦＷＬ リファレンスワード線
ＲＥＦＣＰ リファレンスセルの強誘電体容量を駆動するセルプレート線
ＲＥＦＳＴ リファレンスセル書き込み制御線選択信号
ＲＥＦＳＥＴ＿ｔ［０］，ＲＥＦＳＥＴ＿ｂ［０］，ＲＥＦＳＥＴ＿ｔ［１］，ＲＥＦＳＥＴ＿ｂ［１］ 第１〜第４のリファレンスセル書き込み制御線
ＲＥＦＥＱ イコライズ制御信号
ＥＱＮ ＢＬｂ［２ｎ＋１：０］をイコライズするためのイコライズ線
３０３ リセット制御回路（電位設定回路）
Claims (8)
- 第１，第２，第３および第４の強誘電体メモリーセルがそれぞれ接続される第１，第２，第３および第４のビット線と、
前記第１，第２，第３および第４のビット線とそれぞれ対をなしてセンスアンプ回路に接続される第５，第６，第７および第８のビット線と、
リファレンスワード線が活性化されたときそれぞれ前記第５，第６，第７および第８のビット線に接続される第１，第２，第３および第４のリファレンスセル容量と、
リファレンスセル書き込み制御線選択信号が活性化されたときそれぞれ前記第１，第２，第３および第４のリファレンスセル容量に接続される第１，第２，第３および第４のリファレンスセル書き込み制御線と、
イコライズ制御信号が活性化されたとき前記第５，第６，第７および第８のビット線の電位をイコライズするイコライズ回路と
前記第１，第２，第３および第４のリファレンスセル書き込み制御線のうち少なくとも１つの電位を、他のリファレンスセル書き込み制御線の少なくとも１つとは独立して第１の電位もしくは第２の電位に選択的に設定する電位設定回路とを備えた半導体記憶装置。 - 前記電位設定回路による前記第１，第２，第３および第４のリファレンスセル書き込み制御線の電位設定を、不揮発性記憶手段の記憶データによって行うよう構成した
請求項１記載の半導体記憶装置。 - 前記第１，第２，第３および第４のリファレンスセル容量が強誘電体容量である
請求項１記載の半導体記憶装置。 - 前記電位設定回路による前記第１，第２，第３および第４のリファレンスセル書き込み制御線の電位設定を、読み出すサイクルごと前記不揮発性記憶手段の記憶データによって変更するよう構成した
請求項３記載の半導体記憶装置。 - 前記リファレンスワード線の活性化によって前記第１のリファレンスセル容量の第１の端子、前記第２のリファレンスセル容量の第１の端子、前記第３のリファレンスセル容量の第１の端子および前記第４のリファレンスセル容量の第１の端子がそれぞれ前記第５，第６，第７および第８のビット線に接続され、
前記書き込み制御信号の活性化によって前記第１のリファレンスセル容量の前記第１の端子、前記第２のリファレンスセル容量の前記第１の端子、前記第３のリファレンスセル容量の前記第１の端子、前記第４のリファレンスセル容量の前記第１の端子がそれぞれ前記第１，第２，第３および第４のリファレンスセル書き込み制御線に接続されるよう構成した
請求項１記載の半導体記憶装置。 - 前記第１，第２，第３および第４のリファレンスセル容量が強誘電体容量である
請求項５記載の半導体記憶装置。 - 前記第１，第２，第３および第４の強誘電体メモリーセルを含むメモリーセルアレイが選択されていないときに、前記第１のリファレンスセル容量の前記第１の端子、前記第２のリファレンスセル容量の前記第１の端子、前記第３のリファレンスセル容量の前記第１の端子、前記第４のリファレンスセル容量の前記第１の端子をそれぞれ前記第１，第２，第３および第４のリファレンスセル書き込み制御線に接続し、前記第１のリファレンスセル容量の第２の端子、前記第２のリファレンスセル容量の第２の端子、前記第３のリファレンスセル容量の第２の端子および前記第４のリファレンスセル容量の第２の端子を制御して前記第１、第２、第３および第４のリファレンスセル容量にデータを書き込むことができるよう構成した
請求項６記載の半導体記憶装置。 - 電源検知回路を備え、電源投入後に前記第１，第２，第３および第４のリファレンスセル容量にデータを再書き込みするリファレンスセル再書き込み動作を自動的に実行するよう構成した
請求項７記載の半導体記憶装置。
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