KR20040105628A

KR20040105628A - 반도체 기억장치

Info

Publication number: KR20040105628A
Application number: KR1020040042340A
Authority: KR
Inventors: 무라쿠키야수오
Original assignee: 마츠시타 덴끼 산교 가부시키가이샤
Priority date: 2003-06-09
Filing date: 2004-06-09
Publication date: 2004-12-16
Also published as: US6999335B2; CN100442386C; CN1574074A; US20040246763A1; JP2004362720A

Abstract

기준 전위를 발생시키기 위하여 참조 셀 용량에 대해서 "0" 데이터, "1" 데이터를 임의로 기록할 수 있는 구성으로 하고, 기록 데이터를 기억시키는 불휘발성 용량을 구비하였다. 이 구성으로 마스크 수정없이 기준 전위의 미세조정이 가능하게 되고, 수율을 향상할 수 있다. 또한, 참조 셀 용량만을 재기록하는 수단을 구비하였다. 이 구성으로, 참조 전위의 불균일을 억제할 수 있고, 수율이 향상된다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 불휘발성 메모리장치에 관한 것이고, 상세하게는 1T1C형 강유전체 메모리[FRAM(Ferroelectrics Random Access Memory)]의 판독 동작에 있어서의 참조 전위의 발생 기술에 관한 것이다.

종래의 1T1C(1트랜지스터 1커패시터)형 강유전체 메모리의 구성을 도 11에 도시한다.

1로우2n칼럼1I/O 구성의 메모리 셀 어레이를 도시한 것으로서, n은 임의의 정수로 할 수 있다.

1001~1008은 1T1C형 강유전체 메모리 셀이다. 1011~1014는 상보관계에 있는 비트선(BLt[2n+1:0],BLb[2n+1:0])의 전위차를 증폭하는 센스 증폭기이다. Cb는 비트선의 기생용량이다. 1021~1024는 기준 전위를 발생하는 참조 셀이다. 1031은 기준 전위의 조정을 행하는 참조 전위 조정기이다.

또한, BLt[2n+1:0]는 BLt[0],BLt[1],~BLt[2n+1]의 전체를 표시하고, BLb[2n+1:0]는 BLb[0],BLb[1],~BLb[2n+1]의 전체를 표시한다. 이들 중에서 비트선BLt[0]와 BLb[0], 비트선 BLt[1]와 BLb[1], 비트선 BLt[2n+1]와 BLb[2n+1] 등이 각각 상보관계에 있다.

WL은 1T1C형 강유전체 메모리 셀에 있어서의 강유전체 용량의 제 1 단자를 선택적으로 비트선에 접속하는 선택신호이다.

CP는 1T1C형 강유전체 메모리 셀에 있어서의 강유전체 용량의 제 2 단자에 전원 전압 또는 그라운드 전위를 인가하는 셀 플레이트(cell plate) 선이다.

REFWL은 참조 셀의 강유전체 용량의 제 1 단자를 비트선에 접속하는 선택신호이다.

REFCP는 참조 셀의 강유전체 용량의 제 2 단자에 전원 전압 또는 그라운드 전위를 인가하는 참조 셀 플레이트 선이다.

REFEQ는 비트선의 전위를 이퀄라이즈(equalize)하기 위한 이퀄라이즈 트랜지스터를 도통시키는 제어신호이다.

EQN은 비트선 간을 접속하는 노드이다.

REFST는 참조 셀의 강유전체 용량에 소정의 전압 인가를 행하기 위한 선택신호이다.

REFSET는 참조 셀의 강유전체 용량에 전원 전압 또는 그라운드 전위를 인가하는 참조 셀 기록 선이다.

FE_tb[m:0]는 기준 전위를 조정하기 위한 전하를 축적하는 강유전체 용량이다.

EQLEVEL은 기준 전위를 조절하기 위한 FE_tb[m:0]에 전하를 축적하는 전위이다.

EQSET는 FE_tb[m:0]에 전하를 축적하기 위한 제어신호이다.

EQADJUST는 EQNA와 EQN을 접속함으로써 FE_tb[m:0]에 축적된 전하를 방출하여 기준 전위의 조정을 행하는 제어신호이다.

도 12에 종래기술의 타이밍 차트를 도시한다.

타이밍(t1)에서는 WL, REFWL이 VPP 레벨[전원 전압(VDD)+"NMOS Vt"]로 되고, 강유전체 메모리 셀의 강유전체 용량의 제 1 단자가 BLt[2n+1:0]에 각각 접속되고, 참조 셀의 강유전체 용량의 제 1 단자도 BLb[2n+1:0]에 각각 접속된다.

타이밍(t2)에서는 CP, REFCP가 VDD 레벨(전원 전압 레벨)로 되고, 타이밍 (t3)에서 CP, REFCP가 그라운드 레벨로 됨으로써 BLt[2n+1:0]에 강유전체 메모리 셀의 판독이 행해지고(판독 원리의 상세한 내용은 일본 특허 공개 평8-15596호 공보를 참조), BLb(2n+1:0)에 참조 셀에 기록되어 있던 데이터가 판독된다.

타이밍(t4)에서는 BLb[2n+1:0]의 전체에서의 BLb[2n+1:0]가 이퀄라이즈된다. 참조 셀의 강유전체 용량(FE_b[n:0])에는 "1" 데이터, FE_t[n:0]에는 "0" 데이터가 미리 기록되어 있다. 상기 이퀄라이즈에 의해서 BLb[2n+1:0]의 전위는 기준 전위가 된다. BLt[2n+1:0]에 판독된 "1" 데이터의 전위를 vH로 하고, "0" 데이터의 전위를 vL로 하면 상기 이퀄라이즈 시의 기준 전위(Vref_e)는

Vref_e =( vH + vL ) / 2

로 된다.

타이밍(t4a)에서는 EQN과 EQNA가 접속된다. 이 경우, REFLEVEL을 그라운드레벨로 하고 있으므로 EQNA에 접속하고 있는 FE_tb[m:0]의 용량에 따라서 전하 재분배가 행해지고, EQN의 전위가 내려간다. 이 동작이 기준 전위(Vref)의 조절 동작이다.

타이밍(t5)에서는 EQADJUST가 그라운드 레벨로 되고, 기준 전위의 조정 동작이 종료한다.

타이밍(t6)에서는 센스 증폭기가 기동되고, BLt[2n+1:0], 기준 전위 (BLb[2n+1:0])의 증폭 동작이 행해진다.

타이밍(t7)에서는 참조 셀의 강유전체 용량이 BLb[2n+1:0]로부터 절단된다.

타이밍(t8)에서는 기준 전위 조정 노드(EQNA)의 프리차지(precharge)의 개시와, REFST가 VPP 레벨로 되고, 타이밍(t9)에서 참조 셀의 FE_t[n:0]에 "0" 데이터의 기록이 개시된다.

타이밍(t10)에서는 CP가 VDD 레벨로 되고, 1T1C 강유전체 메모리 셀의 "0" 데이터의 재기록이 행해지고, 타이밍(t11)에서 "0" 데이터의 재기록이 종료한다.

타이밍(t12)에서 WL이 그라운드 레벨로 되고, 1T1C 메모리 셀의 강유전체 용량이 BLt[2n+1:0]로부터 절단된다.

타이밍(t13)에서는 REFSET가 그라운드 레벨로 되고, 참조 셀의 강유전체 용량(FE_t[n:0])으로의 "0" 데이터의 기록이 종료되고, REFST가 그라운드 레벨로 되고, 참조 셀(FE_t[n:0])의 제 1 단자의 REFSET로부터 절단되고, FE_b[n:0]의 제 1 단자가 그라운드로부터 절단된다.

타이밍(t15)에서는 비트선(BLt[2n+1:0], BLb[2n+1:0])이 그라운드 레벨로 방전되어 판독 동작이 완료한다(예컨대, 일본 특허 공개 평8-115596호 공보의 제12페이지, 제16도를 참조).

그러나, 종래의 방법에서는 기준 전위(Vref)는 1T1C형 강유전체 메모리 셀로부터 판독된 비트선에 출력되는 「"1" 데이터」 와 「"0" 데이터」의 정확히 중간 전위로 된다. 또한, 그 조절은 일정 전압(ΔVref)을 가하거나 감소시키는 것의 조정만이 가능하다. 즉, 종래의 방법에서는 기준 전위로서,

VrefH = Vref + ΔVref

VrefM = Vref

VrefL = Vref - ΔVref

Vref:1T1C형 강유전체 메모리 셀로부터 판독된 비트선에 출력되는 「"1" 데이터」와 「"0" 데이터」의 정확히 중간 전위의 3값만의 설정에 한정된다. 이것에서는 1T1C의 동작상 가장 중요한 기준 전위의 미세조정을 행할 수 없고, 수율 향상에 과제가 있다. 또한, 잔류(retention) 후의 기준 전위는 불균일이 크게 되기 때문에 강유전체 메모리 셀은 잔류에 과제가 있다.

본 발명의 반도체 기억장치는 제 1, 제 2, 제 3 및 제 4 강유전체 메모리 셀이 각각 접속되는 제 1, 제 2, 제 3 및 제 4 비트선과, 상기 제 1, 제 2, 제 3 및 제 4 비트선과 각각 쌍을 이루어 센스 증폭기 회로에 접속되는 제 5, 제 6, 제 7 및 제 8 비트선과, 참조 워드선이 활성화되었을 때, 각각 상기 제 5, 제 6, 제 7 및 제 8 비트선에 접속되는 제 1, 제 2, 제 3 및 제 4 참조 셀 용량과, 참조 셀 기록 제어선 선택신호가 활성되었을 때, 각각 상기 제 1, 제 2, 제 3 및 제 4 참조 셀 용량에 접속되는 제 1, 제 2, 제 3 및 제 4 참조 셀 기록 제어선과, 이퀄라이즈 제어신호가 활성화되었을 때, 상기 제 5, 제 6, 제 7 및 제 8 비트선의 전위를 이퀄라이즈하는 이퀄라이즈 회로와, 상기 제 1, 제 2, 제 3 및 제 4 참조 셀 기록 제어선 중 1개이상의 전위를, 다른 참조 셀 기록 제어선 중 1개이상과는 독립해서, 제 1 전위 또는 제 2 전위에 선택적으로 설정하는 전위 설정회로를 구비한 것을 특징으로 하고, 이 구성에 의해서 복수개 구비한 참조 셀 용량에 소정의 데이터를 기록할 수 있다. 참조 셀 용량에 기록하는 「"0" 데이터」와 「"1" 데이터」의 비율을 변경함으로써 기준 전위의 미세 조정이 가능하게 되고, 수율을 향상시킬 수 있다.

또한, 상기 전위 설정회로에 의한 상기 제 1, 제 2, 제 3 및 제 4 참조 셀 기록 제어선의 전위 설정을 불휘발성 기억수단의 기억 데이터에 의해서 행하도록 구성한 것을 특징으로 한다.

또한, 상기 제 1, 제 2, 제 3 및 제 4 참조 셀 용량이 강유전체 용량인 것을 특징으로 한다.

또한, 상기 전위 설정회로에 의한 상기 제 1, 제 2, 제 3 및 제 4 참조 셀 기록 제어선의 전위 설정을 판독 사이클마다 상기 불휘발성 기억수단의 기억 데이터에 의해서 변경하도록 구성한 것을 특징으로 하고, 판독 사이클마다 참조 셀로의 기록 데이터를 변경할 수 있고, 판독을 행할 때마다 참조 셀로의 기록 데이터를 변경하면 임프린트(imprint)를 억제할 수 있다. 동작 환경을 검출하는 회로(온도 검지 등)를 탑재하고, 동작 환경에 따라서 기준 전위를 조정할 수 있고, 기준 전위의 최적 설정에 의한 수율 향상이 가능하다.

또한, 상기 참조 셀 워드선의 활성화에 의해서 상기 제 1 참조 셀 용량의 제 1 단자, 상기 제 2 참조 셀 용량의 제 1 단자, 상기 제 3 참조 셀 용량의 제 1 단자 및 상기 제 4 참조 셀 용량의 제 1 단자가 각각 상기 제 5, 제 6, 제 7 및 제 8 비트선에 접속되고, 상기 기록 제어신호의 활성화에 의해서 상기 제 1 참조 셀 용량의 상기 제 1 단자, 상기 제 2 참조 셀 용량의 상기 제 1 단자, 상기 제 3 참조 셀 용량의 상기 제 1 단자, 상기 제 4 참조 셀 용량의 상기 제 1 단자가 각각 상기 제 1, 제 2, 제 3 및 제 4 참조 셀 기록 제어선에 접속되도록 구성한 것을 특징으로 한다.

또한, 상기 제 1, 제 2, 제 3 및 제 4 강유전체 메모리 셀을 포함하는 메모리 셀 어레이가 선택되어 있지 않을 때에 상기 제 1 참조 셀 용량의 상기 제 1 단자, 상기 제 2 참조 셀 용량의 상기 제 1 단자, 상기 제 3 참조 셀 용량의 상기 제 1 단자, 상기 제 4 참조 셀 용량의 상기 제 1 단자를 각각 상기 제 1, 제 2, 제 3 및 제 4 참조 셀 기록 제어선에 접속하고, 상기 제 1 참조 셀 용량의 제 2 단자, 상기 제 2 참조 셀 용량의 제 2 단자, 상기 제 3 참조 셀 용량의 제 2 단자 및 상기 제 4 참조 셀 용량의 제 2 단자를 제어하여 상기 제 1, 제 2, 제 3 및 제 4 참조 셀 용량에 데이터를 기록할 수 있도록 구성한 것을 특징으로 하고, 기준 전위는잔류 후에 불균일이 크게 되고, 기준 전위의 불균일이 원인으로 잔류 불량으로 되는 과제가 있지만 이 구성에 의하면 참조 셀의 기록 동작을 독립해서 행하는 것이 가능하므로 메모리 셀의 판독을 행하기 직전에 참조 셀의 기록 동작을 행함으로써 기준 전위의 불균일이 감소하고, 판독 동작 마진이 확대되고, 잔류 불량의 개선이 가능하다. 또한, 참조 셀의 기록 동작은 임의로 실행가능하다.

또한, 전원 검지회로를 구비하고, 전원투입 후에 상기 제 1, 제 2, 제 3 및 제 4 참조 셀 용량에 데이터를 재기록하는 참조 셀 재기록 동작을 자동적으로 실행하도록 구성한 것을 특징으로 하고, 이 구성에 의해서 전원 투입으로 자동적으로 참조 셀의 기록이 행해지므로 유저가 참조 셀 기록 동작을 행하는 일없이 상기 잔류 불량의 개선이 가능하다.

도 1은 본 발명의 일실시형태에 있어서의 반도체 기억장치의 구성도이다.

도 2는 본 발명의 일실시형태에 있어서의 타이밍 차트이다.

도 3은 본 발명의 일실시형태에 있어서의 I/O=8인 경우의 반도체 기억장치의 구성도이다.

도 4는 본 발명의 일실시형태에 있어서의 I/O=8인 경우로, 소정 참조 (reference) 셀의 데이터를 기록 데이터로 고정하는 경우의 반도체 기억장치의 구성도이다.

도 5는 본 발명의 일실시형태에 있어서의 셀 플레이트당, 동일 데이터만 기록하는 경우의 타이밍 차트이다.

도 6은 본 발명의 일실시형태에 있어서의 셀 플레이트당, 다른 데이터를 기록하는 경우의 타이밍 차트이다.

도 7은 본 발명의 일실시형태에 있어서의 참조 셀 기록 제어선의 전위를 설정하는 회로의 일례를 도시하는 도면이다.

도 8은 본 발명의 일실시형태에 있어서의 참조 셀 기록 제어선의 전위를 설정하는 회로의 다른 예를 도시하는 도면이다.

도 9는 전원 전압을 검출하여 참조 셀의 기록을 행하는 경우의 본 발명의 일실시형태에 있어서의 반도체 기억장치의 구성도이다.

도 10은 도 9의 타이밍 차트이다.

도 11은 종래예의 반도체 기억장치의 구성도이다.

도 12는 도 11의 종래예의 타이밍 차트이다.

이하, 본 발명의 실시형태를 도 1~도 10에 기초하여 설명한다.

도 1은 본 발명의 일실시형태의 1TIC형 강유전체 기억장치의 구성을 도시한 것이다.

101~108은 1TIC형 강유전체 메모리 셀이다.

111~114는 비트선(BLt[2n+1:0],BLb[2n+1:0])의 전위차를 증폭하는 센스 증폭기이다.

121~124는 기준전위를 비트선(BLb[2n+1:0])에 출력하는 참조 셀이다. FE_t[n:0], FE_b[n:0]는 강유전체 용량이다. Cb는 비트선(BLt[2n+1:0], BLb[2n+1:0])의 기생용량이다.

WL은 1T1C형 메모리 셀(101~108)의 강유전체 용량의 제 1 단자를 비트선 (BLt[2n+1:0])에 접속하는 선택신호가 인가되는 워드 선이다.

CP는 1T1C형 메모리 셀(101~108)의 강유전체 용량(101~108)의 제 2 단자를 VDD 또는 그라운드 레벨로 구동하는 셀 플레이트 선이다.

REFWL은 참조 셀(121~124)의 강유전체 용량(FE_t[n:0],FE_b[n:0])의 제 1 단자의 비트선(BLb[2n+1:0])에 접속하는 선택신호가 인가되는 참조 워드 선이다.

REFCP는 참조 셀(121~124)의 강유전체 용량(FE_t[n:0],FE_b[n:0])의 제 2 단자를 VDD 또는 그라운드 레벨로 구동하는 셀 플레이트 선이다.

REFST는 참조 셀(121~124)의 강유전체 용량(FE_t[n:0],FE_b[n:0])의 제 1 단자를 각각 참조 셀 기록 제어선(REFSET_t[n:0],REFSET_b[n:0])에 접속하는 선택신호이다.

EQN은 BLb[2n+1:0]를 이퀄라이즈하기 위한 이퀄라이즈 선이고, 이 이퀄라이즈 선(EQN)과 이것에 접속된 트랜지스터(Q1~Q4)에서, 이퀄라이즈 제어신호(REFEQ)가 활성화되었을 때, 제 5, 제 6, 제 7 및 제 8의 비트(BLb[0], BLb[1], BLb[2], BLb[3]) 전위를 이퀄라이즈하는 이퀄라이즈 회로를 구성하고 있다.

판독 동작에 관해서 도 2의 타이밍 차트를 이용하여 설명한다.

타이밍(t1)에서는 WL, REFWL이 VPP 레벨[전원 전압(VDD)+"NMOS Vt" 이상]로 되고, 강유전체 메모리 셀의 강유전체 용량의 제 1 단자가 BLt[2n+1:0]에 각각 접속되고, 참조 셀의 강유전체 용량의 제 1 단자도 BLb[2n+1:0]에 각각 접속된다.

타이밍(t2)에서는 추가로 CP, REFCP가 VDD 레벨(전원 전압 레벨)로 되고, 타이밍(t3)에서 CP, REFCP가 그라운드 레벨로 됨으로써, BLt[2n+1:0]에 강유전체 메모리 셀의 판독이 행해지고(판독 원리의 상세한 내용은 일본 특허 공개 평8-115596호 공보와 마찬가지이다), BLb[2n+1:0]에 참조 셀에 기록되어 있던 데이터가 판독된다.

타이밍(t4)에는 모든 BLb[2n+1:0]가 이퀄라이즈된다. 이 이퀄라이즈에 의해서 BLb[2n+1:0]의 기준전위(Vref)로 된다.

참조 셀의 강유전체 용량(FE_t[n:0],FE_b[n:0])에 기록되어 있는 데이터는 각각 REFSET_t[n:0]와 REFSET_b[n:0]에 의해서 개별적으로 제어가능하고, "1" 데이터를 기록한 참조 셀의 강유전체 용량의 수를 nH, "0" 데이터를 기록한 참조 셀의 강유전체 용량의 수를 nL로 하고, BLt[2n+1:0]에 판독된 "1" 데이터의 전위를 vH, "0" 데이터의 전위를 vL로 하면 기준전위(Vref)는

Vref = vL +( vH - vL ) × nH /( nH + nL )

nH : "1" 데이터를 기록한 참조 셀의 강유전체 용량의 수

nL : "0" 데이터를 기록한 참조 셀의 강유전체 용량의 수

로 표시할 수 있고, 기준전위의 미세 조정이 가능하게 된다.

타이밍(t6)에서는 센스 증폭기가 기동되고, BLt[2n+1:0], 기준전위 (BLb[2n+1:0])의 증폭 동작이 행해진다.

타이밍(t8)에서는 REFST가 VPP 레벨로 되고, 타이밍(t9)에서 REFSET_t[n:0]와 REFSET_b[n:0]를 VDD 레벨로 한 참조 셀의 FE_t[n:0], FE_b[n:0]에 "1" 데이터가 기록된다(참조 셀 "1" 기록). 도 2에서는 REFSET_t[0]만, VDD 레벨로 하였기 때문에 FE_t[0]에 "1"이 기록된다.

타이밍(t10)에서는 CP와 REFCP가 VDD 레벨로 되고, 1T1C 강유전체 메모리 셀의 "0" 데이터의 재기록과, REFSET_t[n:0]와 REFSET_b[n:0]를 그라운드 레벨로 한 참조 셀의 FE_t[n:0], FE_b[n:0]에 "0" 데이터가 기록된다(참조 셀 "0" 기록). 이 실시예에서는 REFSET_t[1]와 REFSET_b[1:0]를 그라운드 레벨로 하고 있으므로 FE_t[1]와 FE_b[1:0]가 "0" 기록된다.

타이밍(t11)에서는 CP와 REFCP가 그라운드 레벨로 되고, "0" 데이터의 재기록이 종료한다.

타이밍(t12)에서는 WL이 그라운드 레벨로 되고, 1T1C 메모리 셀의 강유전체 용량이 BLt[2n+1:0]로부터 절단된다.

타이밍(t13)에서는 REFSET가 그라운드 레벨로 되고, 참조 셀의 강유전체 용량(FE_t[n:0])으로의 "0" 데이터의 기록이 종료하고, REFST가 그라운드 레벨로 되고, 참조 셀(FE_t[n:0],FE_b[n:0])의 제 1 단자가 각각 REFSET_t[n:0], REFSET_t[n:0]로부터 절단된다.

타이밍(t15)에서는 비트선(BLt[2n+1:0],BLb[2n+1:0])이 그라운드 레벨로 방전되어 판독 동작이 완료한다.

도 3은 도 1의 구성을 적용하여 1로우, i칼럼, 8I/O 구성의 메모리 셀 어레이를 나타낸 것이고, i는 임의의 정수로 할 수 있다.

도 1에 도시한 참조 셀의 REFSET_t[n:0], REFSET_b[n:0]를 8I/O 단위로REFSET[0]~REFSET[i]로 통합한 실시형태이다. 즉, REFSET_t[3:0]와 REFSET_b[3:0]를 REFSET[0]로 하고, 순차 REFSET_t[7:0]와 REFSET_b[7:0]를 REFSET[1]로서 구성한다. 도 4는 I/O=8인 경우에, 소정 참조 셀의 데이터를 기록 데이터로 고정하는 경우의 구성을 나타낸다.

이 구성에 의해서 REFSET_t[n:0], REFSET_b[n:0]의 신호선수를 1/16로 삭감할 수 있고, 레이아웃 면적의 대폭적인 삭감효과가 있다.

또한, REFSET[i]는 기준전위의 미세 조정에 필요한 수만큼 구동하면 좋고, 또한, 면적의 삭감이 가능한 것은 말할 필요도 없다(도 4 참조).

또한, 동일한 REFCP에 접속되는 참조 셀의 강유전체 용량(FE_t[n:0], FE_b[n:0])에 기록하는 데이터를 모두 동일한 데이터로 할 수 있기 때문에 사이즈 대책이 가능하다. 노이즈는 도 2에 있어서의 타이밍(t13)의 시점에서 생긴다. 타이밍(t13)의 시점의 동일 데이터가 기록된 경우의 REFCP 및 REFSET의 관계를 도 5에 나타낸다.

또한, 다른 데이터가 혼재한 경우(이 예에서는 도 1에 있어서 n=3에서, 1개의 "0" 데이터와 7개의 "1" 데이터를 참조 셀에 기록하는 경우)의 REFCP와 REFSET_t[3:0], REFSET_b[3:0]의 관계를 도 6에 나타낸다.

상기 도 6의 타이밍 차트에서는 "0" 데이터를 기록하는 FE_b[3]에 타이밍 (t13~t13a)의 기간에 ΔVn만큼 "1" 데이터 기록이 행하여져 버린다(셀 플레이트 노이즈라고 칭한다). 이 때문에 기준 전위가 소정 전위로부터 어긋난다. 도 5에서는 모두 동일 데이터이기 때문에 역 기록은 생기지 않으므로 소정의 기준전위가 얻어진다.

도 7은 참조 셀 기록 제어선의 전위를 선택적으로 설정하기 위한 회로구성의 일예를 나타낸다.

301은 참조 셀과 1T1C형 FeRAM 메모리 셀, 센스 증폭기를 포함한 메모리 셀 어레이이고, 도 1에 나타낸 것이다.

302는 불휘발성 기억수단이고 2n비트의 기억용량을 가진다. 303은 상기 제 1, 제 2, 제 3 및 제 4 참조 셀 기록 제어선(REFSET_t[0], REFSET_b[0], REFSET_t[1], REFSET_b[1]) 중 적어도 1개의 전위를, 다른 참조 셀 기록 제어선 중 적어도 1개와는 독립해서 제 1 전위 또는 제 2 전위에 선택적으로 설정하는 전위 설정회로로서의 리셋 제어회로이다. SETOUT_t[n:0]와 SETOUT_b[n:0]는 불휘발성 기억수단(302)의 출력 데이터이고, REFSET는 REFSET_t[n:0], REFSET_b[n:0]를 제어하는 신호이다. 불휘발성 기억수단(302)에 소정 데이터를 기억시킴으로써 REFSET_t[n:0], REFSET_b[n:0]를 원하는데로 제어할 수 있기 때문에 참조 셀의 조정이 가능하다.

또한, 불휘발성 기억수단(302)으로서는 반도체 기억소자 외에 레이저 퓨즈 등에 의해서도 실현가능하다.

도 8은 참조 셀 기록 제어선의 전위를 선택적으로 설정하기 위한 회로구성의 다른 예를 나타낸다.

401은 참조 셀과 1T1C형 FeRAM 메모리 셀, 센스 증폭기를 포함한 메모리 셀 어레이이고 도 1에 나타낸 것이다.

402는 메모리 제어회로, 403은 리셋 제어회로, 404는 불휘발성 기억수단으로서의 2n비트의 시프트 레지스터이다. ACC는 메모리 셀의 판독 액세스 인식신호이고, 액세스가 들어오면 VDD로 천이하고, 액세스가 종료하면 그라운드 레벨로 천이하는 신호이다.

상기 ACC를 클럭으로 하여, 시프트 레지스터의 시프트가 행해진다. 시프트 레지스터를 소정의 데이터로 초기화하여 두면 REFSET_t[n:0], REFSET_b[n:0]에 대해서 소정의 제어가 가능하며, 참조 전위의 조정이 가능하다.

또한, 판독 액세스마다 SETOUT_t[n:0]와 SETOUT_b[n:0]의 데이터가 시프트하기 때문에 참조 전위를 바꾸는 일없이 참조 셀의 기록 데이터가 2n회의 액세스로 반드시 변경되므로 임프린트를 억제할 수 있다.

위에 설명한 실시형태에서는 참조 셀의 임프린트의 억제대책으로서, 제 1, 제 2 강유전체 용량의 제 1 단자를, 각각 선택적으로 제 1 전위 또는 제 2 전위에 접속하는 제어를 판독하는 사이클마다 변경하도록 구성하였지만 이것은 기준 전위가 온도 의존성 등 동작 환경에 대해서 의존성을 가지는 경우, 온도 검지회로 등의 검지회로를 탑재하고, 판독 사이클마다 온도 등 동작환경에 의존하여 기준전위를 억제하여 최적화할 수 있다.

도 9는 전원 전압을 검출하여 참조 셀의 기록을 행하도록 구성한 본 발명의 일실시형태의 회로구성을 나타낸다.

501은 참조 셀과 1T1C형 FeRAM 메모리 셀, 센스 증폭기를 포함한 메모리 셀 어레이이고, 도 1에 나타낸 것이다.

502는 메모리 제어회로, 503은 전원 검출기이다. PDET는 전원 검출신호로, 전원 전압이 설정값 이하에서 그라운드 레벨로 되고 설정값 이상에서 VDD 레벨로 되는 신호이다.

도 10에 타이밍 차트를 나타낸다.

타이밍(t0)에서 전원이 설정값 이상으로 되었기 때문에 PDET가 VDD로 천이한다. 타이밍(t8)에서는 REFST가 VPP 레벨로 되고, 타이밍(t9)에서 REFSET_t[n:0]와 REFSET_b[n:0]를 VDD 레벨로 한 참조 셀의 FE_t[n:0], FE_b[n:0]에 "1" 데이터가 기록된다(참조 셀 "1" 기록). 도 10에서는 REFSET_t[0]만, VDD 레벨로 하였기 때문에 FE_t[0]에 "1"이 기록된다.

타이밍(t10)에서는 REFCP가 VDD 레벨로 되고, 1T1C 강유전체 메모리 셀의 "0" 데이터의 재기록과, REFSET_t[n:0]와 REFSET_b[n:0]를 그라운드 레벨로 한 참조 셀의 FE_t[n:0], FE_b[n:0]에 "0" 데이터가 기록된다(참조 셀 "0" 기록). 이 실시예에서는 REFSET_t[1]와 REFSET_b[1:0]를 그라운드 레벨로 하고 있으므로 FE_t[1]와 FE_b[1]가 "0" 기록된다.

타이밍(t11)에서는 REFCP가 그라운드 레벨로 되고, "0" 데이터의 재기록이 종료한다.

타이밍(t13)에서는 REFSET가 그라운드 레벨로 되고, 참조 셀의 강유전체 용량(FE_t[n:0])으로의 "0" 데이터의 기록이 종료하고, REFST가 그라운드 레벨로 되고, 참조 셀(FE_t[n:0], FE_b[n:0])의 제 1 단자가 각각 REFSET_t[n:0], REFSET_t[n:0]로부터 절단되고, 참조 셀의 기록 동작이 종료한다.

또한, 위에 설명한 실시형태에서는 전원투입 후에 참조 셀만의 기록을 자동적으로 행함으로써 기준전위의 안정화가 가능하게 되지만 참조 셀의 기록 동작만을 임의로 실시할 수 있다. 또한, 동작 환경의 변화(온도ㆍ전압 변화 등)에 따라 기준 전위를 미세 조정할 필요가 생기는 경우, 참조 셀의 기록 데이터를, 도 8에 도시한 참조 셀 기록 제어선의 전위를 선택적으로 설정하기 위한 회로구성의 기술을 이용하여 재설정할 수 있고, 동작환경에 따른 참조 셀의 미세 조정이 가능하게 되는 것은 말할 필요도 없다.

또한, 상기 실시형태에서는 강유전체 용량을 이용한 기준 전위 발생방식의 관해서 상세하게 서술하지만 상유전체(常誘電體)를 사용한 기준 전위 발생방법에도 적용가능하다. 또한, 오픈 비트선 방식의 메모리 셀 어레이의 구성에 관해서 상세하게 설명하였지만 폴디드형 비트선(folded type bit line)의 구성에 관해서도 적용가능하다.

이상과 같이 본 발명에 의하면 강유전체 메모리에 있어서 마스크 수정없이 기준 전위의 미세 조정이 가능하게 되고, 이로써 판독 동작 마진을 향상시킬 수 있고, 수율을 개선할 수 있다.

또한, 불휘발성 기억수단을 구비함으로써 검사후나 조립공정후의 기준전위의 미세 조정이 가능하다.

또한, 참조 셀만의 기록 동작을 행하는 것이 가능한 구성으로 하였으므로 참조 전위를 안정화할 수 있는(잔류 특성 개선 등) 것이다.

Claims

제 1, 제 2, 제 3 및 제 4 강유전체 메모리 셀(101,102,103,104)이 각각 접속되는 제 1, 제 2, 제 3 및 제 4 비트선(BLt[0],BLt[1],BLt[2],BLt[3]);

상기 제 1, 제 2, 제 3 및 제 4 비트선과 각각 쌍을 이루어 센스 증폭기 회로(111,112)에 접속되는 제 5, 제 6, 제 7 및 제 8 비트선(BLb[0], BLb[1], BLb[2], BLb[3]);

참조 워드선(REFWL)이 활성화되었을 때, 각각 상기 제 5, 제 6, 제 7 및 제 8 비트선에 접속되는 제 1, 제 2, 제 3 및 제 4 참조 셀 용량(FEt_[0], FEb_[0], FEt_[1], FEb_[1]);

참조 셀 기록 제어선 선택신호(REFST)가 활성되었을 때, 각각 상기 제 1, 제 2, 제 3 및 제 4 참조 셀 용량에 접속되는 제 1, 제 2, 제 3 및 제 4 참조 셀 기록 제어선(REFSET_t[0],REFSET_b[0],REFSET_t[1],REFSET_b[1]);

이퀄라이즈 제어신호(REFEQ)가 활성화되었을 때, 상기 제 5, 제 6, 제 7 및 제 8 비트선의 전위를 이퀄라이즈하는 이퀄라이즈 회로[EQN 및 EQN에 접속되는 4개의 트랜지스터(Q1~Q4)]; 및

상기 제 1, 제 2, 제 3 및 제 4 참조 셀 기록 제어선 중 1개이상의 전위를, 다른 참조 셀 기록 제어선 중 1개이상과는 독립해서, 제 1 전위 또는 제 2 전위에 선택적으로 설정하는 전위 설정회로(예컨대, 도 7의 303)를 구비한 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 전위 설정회로에 의한 상기 제 1, 제 2, 제 3 및 제 4 참조 셀 기록 제어선의 전위 설정을 불휘발성 기억수단의 기억 데이터에 의해서 행하도록 구성한 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 제 1, 제 2, 제 3 및 제 4 참조 셀 용량이 강유전체 용량인 것을 특징으로 하는 반도체 기억장치.
제3항에 있어서, 상기 전위 설정회로에 의한 상기 제 1, 제 2, 제 3 및 제 4 참조 셀 기록 제어선의 전위 설정을 판독 사이클마다 상기 불휘발성 기억수단의 기억 데이터에 의해서 변경하도록 구성한 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 참조 워드선의 활성화에 의해서 상기 제 1 참조 셀 용량의 제 1 단자, 상기 제 2 참조 셀 용량의 제 1 단자, 상기 제 3 참조 셀 용량의 제 1 단자 및 상기 제 4 참조 셀 용량의 제 1 단자가 각각 상기 제 5, 제 6, 제 7 및 제 8 비트선에 접속되고,

상기 기록 제어신호의 활성화에 의해서 상기 제 1 참조 셀 용량의 상기 제 1 단자, 상기 제 2 참조 셀 용량의 상기 제 1 단자, 상기 제 3 참조 셀 용량의 상기 제 1 단자, 상기 제 4 참조 셀 용량의 상기 제 1 단자가 각각 상기 제 1, 제 2, 제 3 및 제 4 참조 셀 기록 제어선에 접속되도록 구성한 것을 특징으로 하는 반도체기억장치.
제5항에 있어서, 상기 제 1, 제 2, 제 3 및 제 4 참조 셀 용량이 강유전체 용량인 것을 특징으로 하는 반도체 기억장치.
제6항에 있어서, 상기 제 1, 제 2, 제 3 및 제 4 강유전체 메모리 셀을 포함하는 메모리 셀 어레이가 선택되어 있지 않을 때에 상기 제 1 참조 셀 용량의 상기 제 1 단자, 상기 제 2 참조 셀 용량의 상기 제 1 단자, 상기 제 3 참조 셀 용량의 상기 제 1 단자, 상기 제 4 참조 셀 용량의 상기 제 1 단자를 각각 상기 제 1, 제 2, 제 3 및 제 4 참조 셀 기록 제어선에 접속하고, 상기 제 1 참조 셀 용량의 제 2 단자, 상기 제 2 참조 셀 용량의 제 2 단자, 상기 제 3 참조 셀 용량의 제 2 단자 및 상기 제 4 참조 셀 용량의 제 2 단자를 제어하여 상기 제 1, 제 2, 제 3 및 제 4 참조 셀 용량에 데이터를 기록할 수 있도록 구성한 것을 특징으로 하는 반도체 기억장치.
제7항에 있어서, 전원 검지회로를 구비하고, 전원 투입후에 상기 제 1, 제 2, 제 3 및 제 4 참조 셀 용량에 데이터를 재기록하는 참조 셀 재기록 동작을 자동적으로 실행하도록 구성한 것을 특징으로 하는 반도체 기억장치.