CN1183166A - 强电介质存储器件 - Google Patents
强电介质存储器件 Download PDFInfo
- Publication number
- CN1183166A CN1183166A CN97190242A CN97190242A CN1183166A CN 1183166 A CN1183166 A CN 1183166A CN 97190242 A CN97190242 A CN 97190242A CN 97190242 A CN97190242 A CN 97190242A CN 1183166 A CN1183166 A CN 1183166A
- Authority
- CN
- China
- Prior art keywords
- memory cell
- ferro
- electric materials
- materials capacitor
- main body
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 148
- 239000002305 electric material Substances 0.000 claims description 139
- 102000003729 Neprilysin Human genes 0.000 abstract description 23
- 108090000028 Neprilysin Proteins 0.000 abstract description 23
- 101000851376 Homo sapiens Tumor necrosis factor receptor superfamily member 8 Proteins 0.000 abstract description 20
- 102100036857 Tumor necrosis factor receptor superfamily member 8 Human genes 0.000 abstract description 20
- 102100022005 B-lymphocyte antigen CD20 Human genes 0.000 abstract description 18
- 101000897405 Homo sapiens B-lymphocyte antigen CD20 Proteins 0.000 abstract description 18
- 238000012935 Averaging Methods 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 13
- 102100024616 Platelet endothelial cell adhesion molecule Human genes 0.000 description 10
- 239000013256 coordination polymer Substances 0.000 description 9
- 102100032768 Complement receptor type 2 Human genes 0.000 description 5
- 101000941929 Homo sapiens Complement receptor type 2 Proteins 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 238000005755 formation reaction Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
本发明目的在于提供一种能进一步减小基准存储单元系统中基准电位偏差的强电介质存储器件。为实现上述目的,本发明的强电介质存储器件如图1所示,具有基准电位产生电路,其工作方式是从存储高电平数据的2个基准存储单元用强电介质电容器CD00、CD20,和从存储低电平数据的2个基准存储单元用强电介质电容器CD10和CD30分别读出电位,对这些电位取平均值,从而生成基准电位。
Description
技术领域
本发明涉及强电介质存储器件。
背景技术
近年来，人们不断设计将强电介质材料用于存储单元中的电容器以实现非易失性存储数据的强电介质存储器件。强电介质电容器具有迟滞特性，即使电场为零也不会残留极性随经历而异的残留极化。故可用强电介质电容器的残留极化代表存储数据，从而实现非易失性存储器件。
在美国专利No.4873664说明书中揭示有两种类型的强电介质存储器件。
第一类为每位由一个晶体管及一个电容器(1T1C)构成存储单元，如每256个主体存储单元用的强电介质电容器(标准单元)设有一个基准存储单元用的强电介质电容器。
第二类不设置基准存储单元用的强电介质电容器，其存储单元每位由2个晶体管及2个电容器(2T2C)构成，一对互补数据存储在一对主体存储单元用的强电介质电容器中。
1T1C型有利于大容量存储器，此时，为了低电压、长寿命工作，故对主体存储单元用的强电介质电容器设计基准单元用的强电介质电容器变得重要起来。
作为构成电容器的强电介质材料，已知有KNO3，PbLa2O3-ZrO2-TiO2，及PbTiO3-PbZrO3等。
根据PCT国际公开No.WO93/12542公报，还获知有适合于强电介质存储器件的其疲劳比PbTiO3-PbZrO3小得多的强电介质材料。
下面，对已有1T1C型强电介质存储器件，简单说明其结构。
图7为存储单元结构图；图8为读出放大器电路图，图9为工作时序图。
图7中，C00～C37为主体存储单元用的强电介质电容器，CD00～CD31为基准存储单元用的强电介质电容器。CPD为单元板极驱动器，REWO～REW1为基准存储单元重写信号线。SA0～SA3为读出放大器，CP为单元板极信号线。WL0～WL7为字线，RWL0～RWL1为基准字线，BL0～BL3、/BL0～/BL3为位线。在图8和图9中，BP为位线预充电信号，/SAP、SAN为读出放大器控制信号。VSS为接地电压，VDD为电源电压。
如上图所示，作为存储单元结构，如位线BL0和/BL0连接于读出放大器SA0。然后，位线BL0上经以字线WL0为栅极的N沟道型MOS晶体管Tr1连接有主体存储单元用的强电介质电容器C00。位线/BL0上经以基准字线RWL0为栅极的N沟道型MOS晶体管Tr2连接有基准存储单元用的强电介质电容器CD00。强电介质电容器C00、CD00连接于受单元板极驱动器CPD驱动的单元板极信号线CP。
位线/BL0和/BL1经以基准字线RWL0为栅极的N沟道型MOS晶体管Tr3相互连接。位线BL0和基准存储单元用的强电介质电容器CD00，经以基准存储单元重写信号线REW0为栅极的N沟道型MOS晶体管Tr5，相互连接。
如图8所示，读出放大器SA0在电路结构上受读出放大器控制信号/SAP、SAN控制，位线BL0和/BL0的预充电受位线预充电信号BP控制。
该已有技术的1T1C结构的强电介质存储器件的读出方法是用与主体存储单元所用强电介质电容器大致同样规格的2个强电介质电容器，分别读出一个“H”(高)的数据和一个“L”(低)的数据，再取这两个数据的平均(参看特开平7-262768公开公报)。
下面，参照图9，以选择字线WL0情况为要点说明上述已有技术的1T1C结构的强电介质存储器件的工作。
首先，位线预充电信号BP为H时，将位线BL0和/BL0预充电到逻辑电压“L”。同样，位线BL1和/BL1也预充电到逻辑电压“L”。
接着，若位线预充电信号BP回到逻辑电压“L”时，则位线BL0和/BL0、及位线BL1和/BL1变为浮置状态。
下面，使字线WL0和基准字线RWL0为逻辑电压“H”，再使单元板极信号线CP为逻辑电压“H”。这里，字线WL0的逻辑电压“H”的电平为大于电源电压VDD的电压。通过使基准字线RWL0为逻辑电压“H”，使N沟道型MOS晶体管Tr2～Tr4成为导通(ON)状态。在本说明书中，如上所述，所谓如字线WL0为逻辑电压“H”，也就是说使字线WL0的电位为逻辑电压“H”。
此时，强电介质电容器C00、CD00、C10、CD10的两电极分别加上电场，各电位大小取决于强电介质电容器与位线电容的电容比。然后，从各位线BL0、/BL0、BL1、/BL1读出上述各电位。
此时，从基准存储单元用的强电介质电容器CD00及CD10读出的数据，由于N沟道型MOS晶体管Tr2～Tr4呈ON状态而使位线/BL0和/BL1电气接通，故成为两个电容器原数据取平均后的数据(电位)。这里，基准存储单元用的强电介质电容器CD00、CD01上记录着“H”(高)数据，而基准存储单元用的强电介质电容器CD10、CD11上记录着“L”(低)数据。
下面，使基准字线RWL0为逻辑电压“L”，由于N沟道型MOS晶体管Tr2～Tr4呈截止(OFF)状态，故电气上切断位线/BL0和位线/BL1的连接。
此后，使读出放大器控制信号/SAP为逻辑电压“L”，使SAN为逻辑电压“H”，从而使读出放大器工作。
由此，将读至位线的电位放大至电源电压VDD和接地电压VSS。
接着，使基准存储单元重写信号线REW0为逻辑电压“H”，对基准存储单元用的强电介质电容器CD00及CD10写入“H”(高)和“L”(低)电位，以进行下次读出操作。
下面，作为重写操作，使单元板极信号线CP为逻辑电压“L”。之后，使位线预充电信号BP为逻辑电压“H”，位线BL0和/BL0预充电到逻辑电压“L”，再使字线WL0和基准字线RWL0为逻辑电压“L”，从而回到初始状态。
如上所述，上述已有技术1T1C型强电介质存储器件，在选择了字线WL0的情况下，读出位线BL0和位线BL1电位时所用基准电压为基准存储单元用的强电介质电容器CD00和CD10电位的平均值。该平均值从位线/BL0和/BL1读出。读出位线BL2和位线BL3电位时所用基准电位为基准存储单元用的强电介质电容器CD20和CD30电位的平均值。该平均值从位线/BL0和/BL1读出。
在选择了字线WL1的情况下，位线对的作用与上述情况相反，基准存储单元用的强电介质电容器也不同。
即，读出位线/BL0和位线/BL1电位时所用基准电位基准存储单元用的强电介质电容器CD01和CD11电位的平均值。该平均值从位线BL0和BL1读出。读出位线/BL2和位线/BL3电位时所用基准电位为基准存储单元用的强电介质电容器CD21和CD31电位的平均值。该平均值从位线BL0和BL1读出。
因此，在图7所示结构中，对于8根字线WL0～WL7，有四种基准电位。
然而，作为已有技术1T1C型强电介质存储器件的基准存储单元方式，存在如下问题。
即在已有技术中，将写有“H”(高)和“L”(低)数据的各一个基准用强电介质电容器(例如，基准存储单元用的强电介质电容器CD00和CD10)电气连通，取两者的平均电位作为基准电位，用于读出其数据。因此，这些基准存储单元用的强电介质电容器的性能不一致会引起各基准电位的偏差。故会出现得不到原本应为等值的理想基准电位的情况，从而导致强电介质存储器件成品率下降的问题。
尤其是，这些基准存储单元用的强电介质电容器的性能不一致对布局中的位置安排影响大，存在基准存储单元用的强电介质电容器和主体存储单元用的强电介质电容器相互距离远时，可能得不到理想基准电位的问题。
此外，对于已有1T1C型强电质存储器件的基准存储单元方式，每根位线都要有控制信号、作为开关元件的N沟道型MOS晶体管及基准存储单元用的强电介质电容器，故存在布局上占用面积大的问题。
本发明揭示
本发明考虑到上述已有技术存在的问题，其目的在于提供一种基准电位偏差比已有技术小得多的强电介质存储器件。
权利要求1所记载的本发明是一种强电介质存储器件，其特征在于，主体存储单元用强电介质电容器中存储非易失性数据，而且所述存储器件具有：
实质上存储高电平数据的多个第一强电介质存储单元；
实质上存储低电平数据的多个第二强电介质存储单元；
对分别从所述第一及第二强电介质存储单元读出的电位进行平均的均值电路手段；
用所述平均后的电位作为基准电位对存储在所述主体存储单元用强电介质电容器中的数据进行读出的读出手段。
权利要求7记载的本发明是一种强电介质存储器件，其特征在于，选择主体存储单元用强电介质电容器的字线和从所述主体存储单元用强电介质电容器读出数据用的位线配置成矩阵形，一个所述主体存储单元用强电介质电容器存储一位非易失性数据，而且所述存储器件还具有：
对不同的所述字线公用的基准用强电介质存储单元；
利用根据从所述基准用强电介质存储单元读出的电位所获得的基准电位，对所述主体存储单元用强电介质电容器进行所述数据读出的读出手段。
附图简单说明
图1为本发明第一实施形态的存储单元结构图；
图2为本发明第二实施形态的存储单元结构图；
图3为本发明第三实施形态的存储单元结构图；
图4为本发明第三实施形态中另一例存储单元结构图；
图5为本发明第四实施形态的存储单元结构图；
图6为本发明第四实施形态中另一例存储单元结构图；
图7为已有技术例存储单元结构图；
图8为已有技术例读出放大电路图；
图9为已有技术例工作时序图。
符号说明
C00～C37为主体存储单元用强电介质电容器；CD00～CD31为基准存储单元用强电介质电容器；CPD为单元板极驱动器；SA0～SA3为读出放大器；CP为单元板极信号线；WL0～WL7为字线；RWL0～RWL1为基准字线；REW0～REW1为基准存储单元重写信号线；EQ0～EQ1为基准电位信号线；BL0～BL3，/BL0～/BL3为位线；BP为位线预充电信号；/SAP，SAN为读出放大器控制信号；VSS为接地电压；VDD为电源电压。
实施本发明的最佳形态
下面，参照附图说明本发明的实施形态。
实施形态1
图1为本发明第一实施形态强电介质存储器件的存储单元结构图，用该图说明本实施形态的结构。
读出放大电路和工作时序图与已有技术例的图8及图9相同。
如图1所示，C00～C37为主体存储单元用强电介质电容器，CD00～CD31为基准存储单元用强电介质电容器。CPD为单元板极驱动器(cell platedriver)，REW0～REW1为基准存储单元重写信号线。基准存储单元用强电介质电容器CD00、CD20记录着“H”(高)数据，而基准存储单元用强电介质存储单元用强电介质电容器CD10、CD30记录着“L”(低)数据。又，基准存储单元用强电介质电容器CD01、CD21记录着“H”(高)数据，而基准存储单元用强电介质电容器CD11、CD31记录着“L”(低)数据。
EQ0～EQ1为基准电位信号线，SA0～SA3为读出放大器，CP为单元板极信号线。WL0～WL7为字线，RWL0～RWL1为基准字线，BL0～BL3、/BL0～/BL3为位线。BP为位线预充电信号，/SAP、SAN为读出放大器控制信号。VSS为接地电位，VDD为电源电压。基准电位信号线EQ0～EQ1在分别选择基准字线RWL0～RWL1时，成为产生基准电位的信号线。
如上图所示，选择主体存储单元用强电介质电容器的上述各字线，和用于读出电位的上述各位线配置成矩阵形。再用主体存储单元用强电介质电容器等构成下面要描述的存储单元阵列。
存储单元陈列结构，如图1所示，位线BL0～BL3和/BL3～/BL3连接于读出放大器SA0～SA3。然而，主体存储单元用强电介质电容器C00、C10、C20、C30，通过以字线WL0为栅极的N沟道型MSOS晶体管连接于位线BL0～BL3。而基准存储单元用强电介质电容器CD00、CD10、CD20、CD30分别通过以字线RWL0为栅极的N沟道型MOS晶体管Tr2、Tr4、Tr7、Tr9连接于位线/BL0、/BL1、/BL2、/BL3。
均值电路为N沟道型MOS晶体管Tr0、Tr3、Tr6、Tr8等构成的电路。也即，均值电路是一种从位线/BL0、/BL1、/BL2、/BL3读出分别存储在基准存储单元用强电介质电容器CD00、CD10、CD20、CD30中的上述各种数据作为各种电位时，将这些电位取平均值的电路。均值电路取平均后的电位作为读出放大器放大从主体存储单元用强电介质电容器读出的数据时的基准电位。
强电介质电容器C00～C37、CD00～CD31连接于单元板极驱动器CPD驱动的单元板极信号线CP。
通过以基准存储单元重写信号线REW0为栅极的N沟道型MOS晶体管Tr5，位线BL0和基准存储单元用强电介质电容器CD00相连接。其它位线/BL0、BL2、/BL2，与位线BL0一样，也是通过各N沟道型MOS晶体管，分别连接于基准存储单元用强电介质电容器CD10、CD20、CD30。
读出放大器SA0是一种受读出放大器控制信号/SAP、SAN控制，并用位线预充电信号BP控制位线BL0～BL3和/BL0～/BL3预充电的电路。本发明的读出手段对应于读出放大器SA0等。
第一实施形态涉及一种使用与主体存储单元用强电介质电容器大体相同规格的4个强电介质电容器，分别从其内2个读出“H”数据，从另外2个读出“L”数据，将这些数据平均的方法。
下面，说明本实施形态的工作。
本实施形态工作的时序与图9所示已有技术例相同。
这里，将描述与已有技术例的主要不同点。也即，在已有技术中，如上所述，使用一个H数据和一个L数据，将两者取平均后获得基准电位，与此相反，在本实施例中，使用多个H数据和多个L数据，将它们取平均后获得基准电位。这一点与已有技术不同。
由此，在本实施形态的强电介质存储器件中，当选择了字线WL0时，读出位线BL0、BL1、BL2、BL3的电位中所用的基准电位是基准存储单元用强电介质电容器CD00、CD10、CD20和CD30电位的平均值。该平均值分别从位线/BL0、/BL1、/BL2、/BL3读出。
当选择了字线WL1时，位线对的作用与上述情况相反，基准存储单元用强电介质电容器也不同。
也即，读出位线/BL0、/BL1、/BL2、/BL3的电位时所用的基准电位是基准存储单元用强电介质电容器CD01、CD1 1、CD21和CD31电位的平均值。该平均值分别从位线BL0、BL1、BL2和BL3读出。
因此，在图1所示结构中，对应于8根字线WL0～WL7有2种基准电位。本发明的第一强电介质存储单元，如对应于基准存储单元用强电介质电容器CD00、CD20，第二强电介质存储单元对应于基准存储单元用强电介质电容器CD10、CD30。
第一实施形态的特征是将多个“H”(高)数据和多个“L”(低)数据取平均，故即使基准存储单元用强电介质电容器存在性能不一致，也能减小其影响，从而获得接近理想的基准电位。
这里虽描述了对4个基准存储单元用强电介质电容器(CD00～CD30)取平均的实施形态，但并不限于此，如可增加取平均的基准存储单元用强电介质电容器的个数。
由此清楚可见，随作取平均的基准存储单元用强电介质电容器个数的增加，这些基准存储单元用强电介质电容器性能不一致的影响就越小。
例如，若将取16个平均与取2个平均作比较，则应输出“H”(高)数据的一个强电介质电容器输出“L”(低)时，偏离理想基准电位的误差可抑制到1/8。
由此，因为将偏离理想基准电位的误差抑制得小，只要确保读出放大器有一些工作余量，就能获得工作更正常的强电介质存储器件。
实施形态2
图2为本发明第二实施形态强电介质存储器件的存储单元结构图，用该图说明本实施形态的结构和工作。
本实施形态的结构，除下面所述的以外，包括电气连接基本上与第一实施形态相同。
即，本实施形态的特征在于，如图2所示，将包含基准存储单元用强电介质电容器CD00～CD31及均值电路的基准电位产生电路，和单元板极驱动电路CPD，配置在位线长度方向的中央附近。
如图2所示，本实施形态的均值电路由第一均值电路A和第二均值电路B构成。
即，第一均值电路A由N沟道型MOS晶体管Tr0、Tr3、Tr6、Tr8等构成。均值电路也就是从位线/BL0、/BL1、/BL2、/BL3分别将存储在基准存储单元用强电介质电容器CD00、CD10、CD20、CD30中的上述各数据作为各种电位读出时，对这些电位取平均值的电路。该平均后的电位产生在信号线EQ0上。
第二均值电路B的设置与第一均值电路A一样。也即，第二均值电路B就是从位线BL0、BL1、BL2、BL3分别将存储在基准存储单元用强电介质电容器CD01、CD11、CD21、CD31中的上述各种数据作为各种电位读出时，对这些电位取平均值的电路。该平均后的电位产生在信号线EQ1上。
如上图所示，基准电位产生电路配置在位线长度方向的中央附近，故有如下效果。
即，虽然强电介质电容器因配置部位引起特性不一致，但由于基准存储单元用强电介质电容器位于主体存储单元用强电介质电容器群的中央附近，能减小其影响。
如上图所示，单元板极驱动器CPD位于位线/BL3的右侧，且配置在各位线长度方向中央附近，故有如下效果。
即，能减小单元板极驱动器CPD产生的驱动时间延迟差的影响，从而能高速工作。也即，选择了主体存储单元用强电介质电容器C00和选择了主体存储单元用强电介质电容器C06时的单元板极信号的时间延迟差小。具体而言，图2情况的时间延迟差是图1所示结构的约1/2。
实施形态3
图3为本发明第三实施形态强电介质存储器件的存储单元结构图，参照该图说明本实施形态的结构和工作。
本实施形态的结构，除下面所述的以外，基本上与第一实施形态类同。
即，本实施形态的第一特征在于将基准存储单元用强电介质电容器分散配置于位线长度方向的多个位置处。
具体而言，将基准存储单元用强电介质电容器CD00、CD01、CD10、CD11配置在读出放大器SA0、SA1附近，将基准存储单元用强电介质电容器CD20、CD21、CD30、CD31配置在离读出放大器SA2、SA3远的位置。
第二特征如图3所示，，均值电路D配置在位线长度方向的中央附近。
这样，将基准存储单元用强电介质电容器分散配置，故能减小强电介质电容器在配置上特性不一致的影响，同时还能减小“H”数据和“L”数据取平均时，其平均后的电位因位线长度方向时间差而不同的影响，从而能高速工作。
也即，在图3中，接于基准存储单元强电介质电容器CD00、CD10的单元板极信号线，因靠近单元板极驱动电路CDP，故电位出现的早。而接于基准存储单元强电介质电容器CD20、CD30的单元板极信号线，因远离单元板极驱动电路CDP，故其电位出现迟。这样，通过对基准存储单元强电介质电容器CD00、CD10、CD20和CD30取平均，也平均了基准电位出现的速度。因此，可减小因位线长度方向时间差引起基准电位不同的影响。
这里，产生基准电位用的位线均值电路虽集中配置在位线长度方向的中央附近，但不言而喻，也可配置在读出放大器的近端和远端。进而，也可将基准存储单元用强电介质电容器配置在位线长度方向的中央附近。
下面，简单说明图4所示另一实施形态。
即如上图所示，该列与图3描述结构相比，其不同点在于将单元板极驱动器CPD沿着多根位线阵列并配置在该阵列中实质上为中央的位置处。其它结构与图3所示相同，故省略其说明。
上述配置使单元板极信号线CP至各基准存储单元用强电介质电容器的长度均等。因此，减小了单元板极驱动电路CPD驱动时延迟时间对部位的依赖性，故可获得减小时间差的效果。
实施形态4
图5为本发明第四实施形态强电介质存储器件的存储单元结构图，参照该图说明本实施形态的结构和工作。
该第四实施形态的特征在于，将一个基准存储单元用强电介质电容器有选择的连接于多根位线，故能减小产生基准电位用的基准存储单元用强电介质电容器等的配置面积。
如图5所示，存储单元结构为，位线BL0～BL3和/BL0、/BL3连接于读出放大器SA0～SA3。主体存储单元用强电介质电容器C00、C10、C20、C30通过以字线WL0为栅极的N沟道型MOS晶体管连接于位线BL0～BL3。基准存储单元用强电介质电容器CD00、CD10、CD20、CD30通过以基准字线RWL0为栅极的N沟道型MOS晶体管连接于位线/BL0～/BL3。基准存储单元用强电介质电容器CD00、CD10、CD20、CD30通过以基准字线RWL1为栅极的N沟道型MOS晶体管连接于位线BL0～BL3。也即，结构上基准存储单元用强电介质电容器CD00、CD10、CD20、CD30即可连接于位线BL3～BL3，又可以连接于位线/BL0～/BL3。
强电介质电容器C00～C37、CD00～CD30连接于单元板极驱动器CPD驱动的单元板极信号线CP。又通过以基准字线RWL0为栅极的N沟道型MOS晶体管连接位线/BL0～/BL3。位线BL0～BL3通过以基准存储单元重写信号线REW0为栅极的N沟道型MOS晶体管，连接基准存储单元用强电介质电容器CD00、CD10、CD20、CD30。
读出放大器SA0是一种受读出放大器控制信号/SAP、SAN控制，并借助位线预充电信号BP对位线BL0～BL3和/BL0～/BL3进行预充电控制的电路。
该第四实施形态所用的方法与第一实施形态相同，也是采用4个与主体存储单元用强电介质电容器大致相同规格的强电介质电容器，分别从其内2个读出“H”数据，从另2个读出“L”数据，再将这些数据平均。
按照上述方法，本实施形态强电介质存储器件，当选择字线WL0时读出位线BL0～BL3电位中用的基准电位为基准存储单元用强电介质电容器CD00、CD10、CD20和CD30电位的平均值。该平均值分别从位线/BL0～/BL3读出。
当选择字一WL1时，位线对的作用与上述情况相反，但所用基准存储单元用强电介质电容器与上述情况相同。
因此，在图5所示结构中，对应于8根字线WL0～WL7的基准电位只有一种。本发明第一强电介质存储单元，如对应于基准存储单元用强电介质电容器CD00、CD20，而第二强电介质存储单元对应于基准存储单元用强电介质电容器CD10、CD30。
这里，虽结构上2根位线对公用一个基准存储单元用强电介质电容器，但也可与更多的位线公用。按照该第四实施形态，2根位线对公用时的布局，其配线层少，实现比较简单。第四实施形态的配置面积与第一实施形态的相比，基准存储单元用强电介质电容器的个数为1/2。
其基准电位产生电路和产生基准电位用的位线均值电路，不言而喻，也可配置在位线长度方向的中央附近。
下面，简单说明图6所示另一实施形态。
如该图所示，本实施形态为图5所示实施形态的另一例。
也即，如在图5中，基准存储单元用强电介质电容器CD00在一个位线对(如，连接于某个读出放大器SA0的位线对BL0和/BL0)中公用。与此相反，图6中不在同一位线对中公用。如图6所示，基准存储单元强电介质电容器CD00在位线/BL0和位线BL1中公用。
这样，按照本实施形态，由于可对不同的字线公用基准存储单元用强电介质电容器，故与上述实施形态一样，可减少基准存储单元用强电介质电容器的个数。
按照上述实施形态，即使基准存储单元用强电介质电容器存在性能不一致，其影响也小，能获得接近理想的基准电位，同时能提高成品率。
通过对基准存储单元用强电介质电容器和均值电路的配置，能获得更接近理想的基准电位，从而能作成高速工作的强电介质存储器件。
还能获得减小产生基准电位用的基准存储单元用强电介质电容器的配置面积的效果。
从以上描述，清楚可见，权利要求1记载的本发明，由于对从存储高电平数据的多个基准存储单元用强电介质电容器和从存储低电平数据的多个基准存储单元用强电介质电容器所读出的各电位取平均值，故其作用在于，即使各基准存储单元用强电介质电容器存在性能不一致，也能减小其影响，从而能获得比已有技术偏差更小的基准电位。另外，结构作成将均值电路连接于多根位线间，故其效果在于，与已有技术相比，不增大产生基准电位用的基准存储单元用强电介质电容器等的配置面积就能实现。
权利要求2记载的本发明，由于在权利要求1记载的发明中，例如将均值电路接入多个位线间，而且配置在位线长度方向中央附近，故具有的效果是，能减小部位对位线均值状态的影响，从而获得接近理想的基准电位。
权利要求3记载的本发明，由于在权利要求1记载的发明中将如基准存储单元用强电介质电容器接入多根位线，并配置在位线长度方向中央附近，故获得的效果是，能减小基准存储单元用强电介质电容器和主体存储单元用强电介质电容器的配置部位产生的影响，即使各基准存储单元用强电介质电容器存在性能不一致，也能减小其影响，从而能得到接近理想的基准电位。
权利要求4记载的本发明，由于在权利要求1记载的发明中，例如将基准用强电介质存储单元接入多根位线，并配置在位线长度方向的多个位置处，故取得的效果是，可进一步减小基准存储单元用强电介质电容器和主体存储单元用强电介质电容器的配置部位产生的影响，即使各基准存储单元用强电介质电容器存在性能不一致，也能减小其影响，从而能获得接近理想的基准电位。
权利要求5记载的本发明，与权利要求6记载的发明大致相同，能减少单元板极驱动器CPD产生的驱动时间延迟差的影响，从而能高速工作。
权利要求2～6所记载的任一发明，由于能获得更接近理想的基准电位，故能有效地实现高速工作的强电介质存储器件。
权利要求7记载的本发明，由于例如某一个基准用强电介质存储单元通过开关元件接入多根位线，故能获得产生基准电位用的基准用强电介质存储单元等的配置面积比已有技术小的效果。通过与权利要求1记载的发明结构组合运用，能减小基准用强电介质存储单元电容器性能不一致的影响，从而得到更接近理想的基准电位，且配置面积也小。
权利要求8记载的本发明，由于对接于读出放大器的2根为一对的位线通过各自的开关元件连接一个基准用强电介质存储单元，故能获得产生基准电位用的基准用强电介质存储单元等的配置面比已有技术小的效果。该情况与上述例相比，由于仅对2根为一对的位线公用基准用强电介质存储单元，故基准用强电介质存储单元的使用频度小，有利于使用寿命。因只对相邻的位线对设置开关元件，故配置面积小。
工业上的可应用性
按照以上说明，本发明的强电介质存储器件具有例如：实质上存储高电平数据的多个第一强电介质存储单元；实质上存储低电平数据的多个第二强电介质存储单元；对分别从第一及第二强电介质存储单元读出的电位进行平均的均值电路手段；用取平均值后的电位作为基准电位，读出存储在主体存储单元用强电介质电容器的数据的读出手段。因此，基准电位的偏差比已有技术的小得多。
Claims (8)
1.一种强电介质存储器件，其特征在于，主体存储单元用强电介质电容器中存储非易失性数据，而且所述存储器件具有：
实质上存储高电平数据的多个第一强电介质存储单元；
实质上存储低电平数据的多个第二强电介质存储单元；
对分别从所述第一及第二强电介质存储单元读出的电位进行平均的均值电路手段；
用所述平均后的电位作为基准电位对存储在所述主体存储单元用强电介质电容器中的数据进行读出的读出手段。
2.如权利要求1所述的存储器件，其特征在于，选择所述主体存储单元用强电介质电容器的字线和用于读出所述电位的位线排列成矩阵形，所述主体存储单元用强电介质电容器构成存储单元阵列，
所述均值电路手段连接于所述多根位线内全部或部分位线，且配置在所述位线长度方向的中央附近。
3.如权利要求1所述的存储器件，其特征在于，选择所述主体存储单元用强电介质电容器的字线和用于读出所述电位的位线排列成矩阵形，所述主体存储单元用强电介质电容器构成存储单元阵列，
所述第一及第二强电介质存储单元连接于所述多根位线内全部或部分位线，且配置在所述位线长度方向的中央附近。
4.如权利要求1所述的存储器件，其特征在于，选择所述主体存储单元用强电介质电容器的字线和用于读出所述电位的位线排列成矩阵形，所述主体存储单元用强电介质电容器构成存储单元阵列，
所述第一及第二强电介质存储单元连接于所述多根位线，且分散配置在所述位线长度方向的多个位置处。
5.如权利要求1所述的存储器件，其特征在于，选择所述主体存储单元用强电介质电容器的字线和用于读出所述电位的位线排列成矩阵形，所述主体存储单元用强电介质电容器构成存储单元阵列，
所述单元板极驱动手段配置在所述位线长度方向的中央附近。
6.如权利要求1所述的存储器件，其特征在于，还进一步备有对所述主体存储单元用强电介质电容器施加预定电位的单元板极驱动手段，
选择所述主体存储单元用强电介质电容器的字线和用于读出所述电位的位线排列成矩阵形，所述主体存储单元用强电介质电容器构成存储单元阵列，
所述单元板极驱动手段配置在多根所述位线的所述阵列中实质上为中央的附近。
7.一种强电介质存储器件，其特征在于，选择主体存储单元用强电介质电容器的字线和从所述主体存储单元用强电介质电容器读出数据用的位线配置成矩阵形，所述主体存储单元用强电介质电容器存储非易失性数据，而且所述存储器件还具有：
对不同的所述字线公用的基准用强电介质存储单元；
利用根据从所述基准用强电介质存储单元读出的电位所获得的基准电位，对所述主体存储单元用强电介质电容器进行所述数据读出的读出手段。
8.如权利要求7所述的存储器件，其特征在于，连接于读出放大器的2根位线通过各自的开关元件连接所述基准用强电介质存储单元。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6774096 | 1996-03-25 | ||
| JP67740/96 | 1996-03-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1183166A true CN1183166A (zh) | 1998-05-27 |
Family
ID=13353655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN97190242A Pending CN1183166A (zh) | 1996-03-25 | 1997-03-19 | 强电介质存储器件 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5969979A (zh) |
| EP (2) | EP1320103B1 (zh) |
| JP (1) | JP3753331B2 (zh) |
| KR (1) | KR100446120B1 (zh) |
| CN (1) | CN1183166A (zh) |
| DE (2) | DE69723182T2 (zh) |
| WO (1) | WO1997036300A1 (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100446119C (zh) * | 2003-10-31 | 2008-12-24 | 精工爱普生株式会社 | 强电介质存储器装置及电子设备 |
| CN110322908A (zh) * | 2019-06-24 | 2019-10-11 | 上海华虹宏力半导体制造有限公司 | 双分离栅存储器单元的编程电压产生电路 |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3196829B2 (ja) * | 1997-12-26 | 2001-08-06 | 日本電気株式会社 | 強誘電体メモリ装置 |
| KR100548847B1 (ko) * | 1998-10-28 | 2006-03-31 | 주식회사 하이닉스반도체 | 수명을 연장시킨 강유전체 메모리 장치 |
| DE19852570A1 (de) * | 1998-11-13 | 2000-05-25 | Siemens Ag | Ferroelektrische Speicheranordnung |
| JP2000268581A (ja) * | 1999-03-17 | 2000-09-29 | Fujitsu Ltd | Ｒｏｍデータを保持する強誘電体メモリ装置 |
| KR100338552B1 (ko) * | 1999-07-28 | 2002-05-27 | 윤종용 | 불휘발성 강유전체 랜덤 액세스 메모리 장치 및 그것의 데이터읽기 방법 |
| JP4031904B2 (ja) * | 2000-10-31 | 2008-01-09 | 富士通株式会社 | データ読み出し回路とデータ読み出し方法及びデータ記憶装置 |
| US6515906B2 (en) * | 2000-12-28 | 2003-02-04 | Intel Corporation | Method and apparatus for matched-reference sensing architecture for non-volatile memories |
| KR100407578B1 (ko) * | 2001-01-08 | 2003-12-01 | 삼성전자주식회사 | 강유전체 메모리 장치 |
| US6459609B1 (en) * | 2001-12-13 | 2002-10-01 | Ramtron International Corporation | Self referencing 1T/1C ferroelectric random access memory |
| US6809949B2 (en) * | 2002-05-06 | 2004-10-26 | Symetrix Corporation | Ferroelectric memory |
| JP4146680B2 (ja) | 2002-07-18 | 2008-09-10 | 松下電器産業株式会社 | 強誘電体記憶装置及びその読み出し方法 |
| EP1605468B1 (en) * | 2003-03-19 | 2008-08-06 | Fujitsu Limited | Semiconductor memory |
| JP2004362720A (ja) * | 2003-06-09 | 2004-12-24 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US20050063212A1 (en) * | 2003-09-18 | 2005-03-24 | Michael Jacob | Reference circuit implemented to reduce the degradation of reference capacitors providing reference voltages for 1T1C FeRAM devices |
| JP2005122781A (ja) | 2003-10-14 | 2005-05-12 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| KR100527539B1 (ko) * | 2003-12-26 | 2005-11-09 | 주식회사 하이닉스반도체 | 고속 센싱을 위한 불휘발성 강유전체 메모리 장치 |
| JP2005235366A (ja) * | 2004-01-20 | 2005-09-02 | Matsushita Electric Ind Co Ltd | 強誘電体記憶装置 |
| JP4008907B2 (ja) | 2004-08-24 | 2007-11-14 | 株式会社東芝 | 半導体記憶装置 |
| KR100669548B1 (ko) * | 2004-11-17 | 2007-01-15 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 |
| KR100673901B1 (ko) * | 2005-01-28 | 2007-01-25 | 주식회사 하이닉스반도체 | 저전압용 반도체 메모리 장치 |
| JP2006338747A (ja) * | 2005-05-31 | 2006-12-14 | Matsushita Electric Ind Co Ltd | 強誘電体記憶装置 |
| US20080056041A1 (en) * | 2006-09-01 | 2008-03-06 | Corvin Liaw | Memory circuit |
| JP5060403B2 (ja) * | 2008-06-19 | 2012-10-31 | 株式会社東芝 | 半導体記憶装置 |
| KR102060488B1 (ko) | 2012-12-27 | 2019-12-30 | 삼성전자주식회사 | 불휘발성 랜덤 액세스 메모리 장치 및 그것의 데이터 읽기 방법 |
| JP6385752B2 (ja) | 2013-12-02 | 2018-09-05 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | 送風装置及び空気調和装置用室外機 |
| US10032496B1 (en) | 2017-07-27 | 2018-07-24 | Micron Technology, Inc. | Variable filter capacitance |
| US10163480B1 (en) | 2017-07-27 | 2018-12-25 | Micron Technology, Inc. | Periphery fill and localized capacitance |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4873664A (en) * | 1987-02-12 | 1989-10-10 | Ramtron Corporation | Self restoring ferroelectric memory |
| DE4110407A1 (de) * | 1990-03-30 | 1991-10-02 | Toshiba Kawasaki Kk | Halbleiter-speicheranordnung |
| WO1993012542A1 (en) * | 1991-12-13 | 1993-06-24 | Symetrix Corporation | Layered superlattice material applications |
| JP3193972B2 (ja) * | 1993-02-02 | 2001-07-30 | 松下電器産業株式会社 | 半導体記憶装置 |
| US5373463A (en) * | 1993-07-06 | 1994-12-13 | Motorola Inc. | Ferroelectric nonvolatile random access memory having drive line segments |
| JP3218844B2 (ja) * | 1994-03-22 | 2001-10-15 | 松下電器産業株式会社 | 半導体メモリ装置 |
| US5572459A (en) * | 1994-09-16 | 1996-11-05 | Ramtron International Corporation | Voltage reference for a ferroelectric 1T/1C based memory |
-
1997
- 1997-03-19 DE DE69723182T patent/DE69723182T2/de not_active Expired - Lifetime
- 1997-03-19 CN CN97190242A patent/CN1183166A/zh active Pending
- 1997-03-19 JP JP53423197A patent/JP3753331B2/ja not_active Expired - Fee Related
- 1997-03-19 KR KR1019970708447A patent/KR100446120B1/ko not_active IP Right Cessation
- 1997-03-19 EP EP03005835A patent/EP1320103B1/en not_active Expired - Lifetime
- 1997-03-19 US US08/952,898 patent/US5969979A/en not_active Expired - Lifetime
- 1997-03-19 DE DE69736080T patent/DE69736080T2/de not_active Expired - Lifetime
- 1997-03-19 WO PCT/JP1997/000893 patent/WO1997036300A1/ja active IP Right Grant
- 1997-03-19 EP EP97907378A patent/EP0829882B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100446119C (zh) * | 2003-10-31 | 2008-12-24 | 精工爱普生株式会社 | 强电介质存储器装置及电子设备 |
| CN110322908A (zh) * | 2019-06-24 | 2019-10-11 | 上海华虹宏力半导体制造有限公司 | 双分离栅存储器单元的编程电压产生电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1320103A3 (en) | 2004-07-14 |
| KR19990021972A (ko) | 1999-03-25 |
| US5969979A (en) | 1999-10-19 |
| WO1997036300A1 (fr) | 1997-10-02 |
| EP0829882A4 (en) | 1998-05-27 |
| EP0829882B1 (en) | 2003-07-02 |
| EP1320103A8 (en) | 2003-08-20 |
| DE69723182T2 (de) | 2004-01-08 |
| DE69723182D1 (de) | 2003-08-07 |
| KR100446120B1 (ko) | 2004-12-08 |
| EP1320103A2 (en) | 2003-06-18 |
| EP1320103B1 (en) | 2006-06-07 |
| DE69736080T2 (de) | 2006-10-19 |
| JP3753331B2 (ja) | 2006-03-08 |
| DE69736080D1 (de) | 2006-07-20 |
| EP0829882A1 (en) | 1998-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1183166A (zh) | 强电介质存储器件 | |
| CN1096680C (zh) | 半导体存储装置 | |
| CN1228786C (zh) | 非易失性半导体存储器的编程方法 | |
| CN1288757C (zh) | 半导体器件和半导体存储器件 | |
| JP2710521B2 (ja) | 反転層を含む半導体メモリ・セルおよびメモリ・アレイ | |
| CN1119812C (zh) | 半导体存储器 | |
| CN1040706C (zh) | 半导体存储装置 | |
| CN1151510C (zh) | 半导体存储器件及其制造方法 | |
| US6493262B1 (en) | Method for operating nonvolatile memory cells | |
| CN1560871A (zh) | 闪速存储器阵列 | |
| US7859899B1 (en) | Non-volatile memory and method of operating the same | |
| CN1163966C (zh) | 半导体存储器件及其制造方法 | |
| CN1467851A (zh) | 非易失性半导体存储器 | |
| CN1877742A (zh) | 非易失存储器补偿读取源极线的装置 | |
| EP0637035B1 (en) | Circuit structure for a memory matrix and corresponding manufacturing method | |
| CN1905062A (zh) | 铁电存储装置 | |
| CN1832037A (zh) | 非易失存储器和其驱动方法 | |
| CN1806294A (zh) | 铁电存储器件 | |
| CN1758373A (zh) | 半导体存储装置 | |
| CN1426584A (zh) | 强电介质存储装置及对由强电介质电容器构成的存储单元的操作方法 | |
| CN1447433A (zh) | 半导体存储装置及其驱动方法 | |
| CN1181555C (zh) | 非易失性半导体存储装置 | |
| CN1822370A (zh) | 可正确写入数据的半导体存储装置 | |
| CN1215211A (zh) | 具有阈值补偿功能的动态型半导体存储器件 | |
| CN1397951A (zh) | 半导体存储器以及驱动半导体存储器的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C01 | Deemed withdrawal of patent application (patent law 1993) | ||
| WD01 | Invention patent application deemed withdrawn after publication |