CN1758373A - 半导体存储装置 - Google Patents

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Abstract

根据本发明一种实施方案的半导体存储装置包括：单元阵列，每个具有连接到一对第一和第二位线的多个存储单元；以及读出放大器，每个对应于该对第一和第二位线而提供并读出从待读出存储单元中读出的数据，其中读出放大器的每个包括电流反射镜电路，其具有直接或间接连接到该对第一和第二位线的第一和第二电流通路；以及该电流反射镜电路包括：第一晶体管，其具有彼此短接的栅极和漏极，并且使参考电流在源极和漏极之间流动；以及第二晶体管，其栅极共同地连接到第一晶体管的栅极，并且使经过待读出存储单元的电流在其源极和漏极之间流动。

Description

半导体存储装置
相关申请的交叉引用
本申请基于2004年8月31日提交的在先日本专利申请2004-252846号并要求其优先权益，在此引用其全部内容作为参考。
技术领域
本发明涉及一种包括读出放大器以读出存储单元中的数据的半导体存储装置。
背景技术
关于由一个晶体管和包括沟槽式电容器或堆叠式电容器的一个电容器构成的常规DRAM单元，有这样的担忧即随着它变得更细它的制造可能变得困难。作为将来DRAM单元的候选，新的存储单元FBC(浮体单元)被提出(参见日本专利申请公开2003-68877和2002-246571号)。在FBC中，多数载流子在SOI(绝缘体硅)等上所形成的FET(场效应晶体管)的浮体中形成，以便存储信息。
在这种FBC中，用于存储一个位信息的元件单元仅由一个MISFET(金属绝缘体半导体场效应晶体管)构成。因此，一个单元的占用面积很小，并且具有大容量的存储元件可以在有限硅面积上形成。人们认为FBC可以有助于存储容量的增加。
PD-SOI(部分耗尽-SOI)上所形成的FBC的写和读的原理可以通过取N型MISFET作为实例如下描述。状态“1”定义为有较多空穴的状态。相反地，空穴的数量较少的状态定义为“0”。
FBC包括在例如SOI上形成的nFET。它的源极连接到GND(0V)并且它的漏极连接到位线(BL)，而它的栅极连接到字线(WL)。它的体在电漂浮。为了将“1”写入到FBC中，晶体管在饱和状态下工作。例如，字线WL被偏置到1.5V，并且位线BL被偏置到1.5V。在这种状态下，通过碰撞电离，大量的电子空穴对在漏极附近产生。在它们之中，电子被吸引到漏极端。但是，空穴被存储到具有低电势的体中。体电压达到平衡状态，其中通过碰撞电离生成空穴的电流平衡体和源极之间的p-n结的正向电流。体电压大约为0.7V。
现在将描述写数据“0”的方法。为了写“0”，位线BL降低到负电压。例如，位线BL降低到-1.5V。作为该操作的结果，体中的p区和连接到位线BL的n区被极大地正向偏置。因此，存储于体中的大部分空穴发射到n区中。作为结果发生的空穴的数量已减少的状态是“0”状态。对于数据读出，“1”和“0”通过以下操作来区分，即把字线WL设置到例如1.5V并把位线BL设置到低至例如0.2V的电压，在线性区中操作晶体管，以及通过使用晶体管的阈值电压(Vth)依赖于存储于体中的空穴数量的差异而不同的效应(体效应)检测电流差。
该实例中在读出时位线电压设置成低至0.2V的电压的原因如下：如果位线电压做得很高并且晶体管偏置到饱和状态，那么有这样的担忧即应当读作“0”的数据可能因为碰撞电离而被认为是“1”，从而“0”不能正确地检测。
FBC存储器包括多个包含多个FBC的单元阵列，以及读出放大器。每个读出放大器读出从单元阵列中的特定FBC中读出的数据。常规FBC存储器中的读出放大器具有配置，其中选自多个位线的一个节点和读出放大器为所选位线而布置。这种配置可以被采用的理由是，非破坏性读出对于FBC应当是可能的。换句话说，FBC被认为具有这样的特征，即没有读出的单元中的数据不会被毁坏，即使字线被选择，并且数据继续被保持原来那样，如果字线恢复到保持电平的话。
但是，在FBC的随后的特性评估中，已经发现FBC不一定是非破坏性读出单元。因为已经发现电荷泵现象影响单元的特性。如果晶体管的栅极被多次抽吸从而硅表面上的反转状态和聚集状态交替地重复，空穴逐渐在硅表面和SiO2之间的界面处消失。这就是电荷泵现象。因反转和聚集之间一次状态改变而消失的空穴的数量取决于Si-SiO2界面处的界面电平的密度Nit。例如，假设Nit＝1×1010cm-2，并且单元晶体管的W(通道宽度)/L(通道长度)＝0.1μm/0.1μm，Si-SiO2界面的面积变成1.0×10-10cm2每单元，从而每单元的界面电平的数值变成平均大约为一。
存储于一个FBC中的空穴的数量具有大约1,000的差值。如果字线WL经受抽吸大约1,000次，因此数据“1”完全变成数据“0”。实际上，如果字线WL经受抽吸大约500次，那么数据“1”的读出裕度失去，并且可能出现失败的风险变高。因此，FBC既不是破坏性读出单元也不是完全非破坏性读出单元。FBC因此称作“半非破坏性读出单元”。
如果常规方案的读出放大器电路应用于这种FBC，数据不会写回，即使字线被选择。因此，如果字线在刷新操作间隔大约500次期间激活，出现数据“1”变成“0”的失败。因此，不管单元是否被选择来读写，设计一种读出放大器，具有对付在字线被激活的所有“1”数据单元上发生的电荷泵现象的某种措施，变得必要。
此外，常规读出放大器具有一个问题，即刷新操作的繁忙率变高，因为在刷新操作时同时激活的读出放大器的数量很小。
发明内容
根据本发明一种实施方案的半导体存储装置包括：
一对第一和第二位线；
具有连接到第一或第二位线的多个存储单元的单元阵列；
读出放大器，其对应于一对第一和第二位线而提供并读出从存储单元中读出的数据；
其中读出放大器包括电流反射镜电路，其具有直接或间接连接到该对第一和第二位线的第一和第二电流通路；以及
电流反射镜电路包括：
第一晶体管，其具有彼此短接的栅极和漏极，并且使参考电流在其源极和漏极之间流动；以及
第二晶体管，其栅极连接到第一晶体管的栅极，并且使经过待读出存储单元的电流在其源极和漏极之间流动。
根据本发明一种实施方案的半导体存储装置，包括：
一对第一和第二位线；
具有连接到第一或第二位线的多个存储单元的单元阵列；
读出放大器，其对应于一对第一和第二位线而提供并读出从存储单元中读出的数据；
其中读出放大器包括电流反射镜电路，其具有直接或间接连接到该对第一和第二位线的第一和第二电流通路；以及
电流反射镜电路包括：
第一和第二晶体管，其直接或间接连接到该对第一和第二位线，并且其栅极彼此连接；
第三晶体管，其控制第一晶体管的栅极和漏极是否短接；以及
第四晶体管，其控制第二晶体管的栅极和漏极是否短接，
所述第一或第二晶体管具有彼此短接的栅极和漏极并且使参考电流在源极和漏极之间流动，而另一个使经过待读出存储单元的电流在源极和漏极之间流动，基于第三和第四晶体管是ON还是OFF。
附图说明
图1是显示根据本发明第一实施方案的半导体存储装置内部配置的电路图。
图2是显示在图1中所示的半导体存储装置中提供的读出放大器1内部配置的详细电路图。
图3是显示在图2中所示的读出放大器中提供的读出核心单元内部配置的详细电路图。
图4是显示根据本实施方案的半导体存储装置的操作时序的图。
图5是显示字线和读出节点的电势变化的图。
图6是显示在字线WLR0和虚设字线DWLR1被激活的情况下的时序图。
图7是与图6对应的电路图。
图8是与图4对应的电路图。
图9A是显示图7和8中所示的虚设单元5侧的电流通路上晶体管的I-V特性曲线的图，并且图9B是显示FBC 3侧的电流通路上晶体管的I-V特性曲线的图。
图10是显示当虚设单元连接到PFET的电流通路时在电流反射镜电路和虚设单元之间的连接关系的电路图。
图11是显示当FBC连接到PFET的电流通路时在电流反射镜电路和虚设单元之间的连接关系的电路图。
图12A是显示电流负载电路21中FBC 3侧的电流通路上晶体管的I-V特性曲线的图，并且图12B是显示电流负载电路21中虚设单元5侧的电流通路上晶体管的I-V特性曲线的图。
图13是显示根据本发明第二实施方案的半导体存储装置内部配置的电路图。
图14是在图13中所示的半导体存储装置中提供的读出放大器1附近外围的详细电路图。
图15是在字线WLR1被激活的情况下根据第二实施方案的操作时序图。
图16是在字线WLR0被激活的情况下根据第二实施方案的操作时序图。
图17是与图16对应的电路图。
图18是与图15对应的电路图。
图19是在字线WLR0被激活的情况下的等价电路图。
图20是在字线WLR1被激活的情况下的等价电路图。
图21A和21B是图19中所示电路的I-V特性曲线图。
图22A和22B是图20中所示电路的I-V特性曲线图。
图23是显示电流源Iref的内部配置的一个实例的电路图。
图24是显示电流源Iref的第一变体的电路图。
图25是显示电流源Iref的第二变体的电路图。
图26是在经由晶体管提供电源电压的情况下读出放大器周围的电路图。
图27是显示与图26对应的读出放大器的内部配置的电路图。
图28是显示代表修改实例的读出放大器的内部配置的电路图。
具体实施方式
在下文中，本发明的实施方案将参考附图来描述。
(第一实施方案)
图1是显示根据本发明第一实施方案的半导体存储装置的内部配置的电路图。图2是显示在图1中所示半导体存储装置中提供的读出放大器1的内部配置的详细电路图。图3是显示在图2中所示读出放大器中提供的读出核心单元的内部配置的详细电路图。
图1中所示的半导体存储装置包括大致并排布置在中央的多个读出放大器1，以及布置在读出放大器1左侧和右侧的单元阵列2。虽然在图1中省略，根据本实施方案的半导体存储装置包括读/写控制电路例如列解码器和行解码器。
如图1中所示，单元阵列2包括布置在读出放大器1的左侧或右侧的256个字线和1024个位线。两个相邻的位线成对。FBC 3分别布置在偶数字线和各个位线的真线的交叉点以及奇数字线和各个位线的补线的交叉点附近。这样，图1中所示的半导体存储装置具有与折曲位线方案相对应的单元布局。
布置在读出放大器1的左侧和右侧的单元阵列2的每个包括将位线短接到FBC 3的源极电势的位线均衡晶体管4，以及虚设单元5。位线均衡晶体管4连接到均衡信号线EQLL0、EQLL1、EQLR0和EQLR1跟位线的交叉点附近。虚设单元5连接到虚设字线DWLL0、DWLL1、DWLR0和DWLR1跟位线的交叉点附近。在FBC 3的读操作之前，数据“1”和“0”在字线方向上由随后将描述的电路交替地写入到虚设单元5中。
NMOS晶体管6连接在包含于位线对中的一根线和包含于相邻位线对中的一根线之间。信号AVL0、AVR0，AVL1和AVR1提供到NMOS晶体管6的栅极。这些NMOS晶体管6的每个用来通过将连接到存储“1”的虚设单元5的位线短接到存储“0”的虚设单元5的位线来产生中间电势。
如图2中所示，读出放大器1包括读出核心单元7及其外围电路部分。由NMOS晶体管构成的传输门8连接在读出核心单元7与一对位线之间。这些传输门8由ФTL和ФTR切换到导通或关闭。此后，与传输门8相比位于读出核心单元7侧的通路称作读出节点SN0，BSN0，SN1和BSN1。
用于切换以将读出节点交叉连接到位线的传输门9提供在读出核心单元7的外围电路中。传输门9中的NMOS晶体管由信号FBL0、FBL1、FBR0和FBR1控制，而传输门9中的PMOS晶体管由信号BFBL0、BFBL1、BFBR0和BFBR1控制。
晶体管10连接到位线BLL0、BBLL0、BLR0和BBLR0，以将位线连接到负电压VBLL。这些晶体管10由信号DCWL0和DCWL1控制以导通或关闭并且将“0”写入连接到位线BLL0、BBLL0、BLR0和BBLR0的虚设单元5中。晶体管11连接到相邻位线BLL1、BBLL1、BLR1和BBLR1的每个，以将位线连接到正电压VBLH。这些晶体管11由信号BDCWL0和BDCWL1控制以导通或关闭并且将“1”写入连接到位线BLL1、BBLL1、BLR1和BBLR1的虚设单元5中。
例如，现在假设位于读出放大器1左侧的单元阵列2中的字线WLL0被激活。在该情况下，虚设字线DWLL1和信号AVL1也同时被激活。结果，FBC 3连接到位线BLL0和BLL1。同时，具有“0”写入其中的虚设单元5连接到位线BBLL0，并且具有“1”写入其中的虚设单元5连接到位线BBLL1。并且晶体管6导通，位线BBLL0和BBLL1彼此短接。因此，流过两个虚设单元5的电流被平均。这等效于“1”和“0”单元电流之间的中间电流流过位线BBLL0和BBLL1。因此，在“0”单元的情况下，读出节点SN0和SN1上的电势变得比在读出节点BSN0和BSN1上出现的参考电势高。在“1”单元的情况下，读出节点SN0和SN1上的电势变得比在读出节点BSN0和BSN1上出现的参考电势低。当这些电势差已足够地壮大时，信号BSAN变成低电平，并且信号SAP变成高电平。
如图3中所示，读出核心单元7包括由电流反射镜电路构成的电流负载电路21，以及连接到一对读出节点SN0和BSN0的动态闩锁电路22和23。信号BSAN输入到构成动态闩锁电路22的两个NMOS晶体管之间的连接节点上。信号SAP输入到构成动态闩锁电路23的两个PMOS晶体管之间的连接节点上。当该对读出节点SN0和BSN0或者SN1和BSN1之间的电势差已足够壮大并且信号BSAN和SAP分别变成低电平和高电平时，动态闩锁电路22和23实施闩锁操作。
电流负载电路21包括在电压VBLH和读出节点SN0之间串联的PFET 24和25，在电压VBLH和读出节点BSN0之间串联的PFET 26和27，连接在PFET 25的栅极和读出节点SN0之间的PFET 28，以及连接在PFET 27的栅极和读出节点BSN0之间PFET 29。信号BLOADON提供到PFET 24和26的栅极，并且信号CM提供到PET28的栅极。信号BCM提供到PET 29的栅极。PET 25和27的栅极彼此短接以形成电流反射镜电路。
如随后描述的，电流负载电路21在电流反射镜电路和读出节点之间切换连接，以便保证将虚设单元5连接到在包含于电流负载电路21的电流反射镜电路中经过其栅极短接到其漏极的PET 25或27的电流通路。连接切换由晶体管28和29实施。此后，其栅极短接到其漏极的晶体管称作电流反射镜连接晶体管。
NFET 30和31连接在数据线对DQ0、BDQ0、DQ1和BDQ1以及读出节点SN0、BSN0、SN1和BSN1之间。NFET 30和31由列选择线CSL01控制以导通或关闭。
图4是显示根据本实施方案的半导体存储装置操作时序的图。图4显示图1中所示的读出放大器1右侧的单元阵列2中的字线WLR1和虚设字线DWLR0被激活的情况。因为左侧的单元阵列2保持非激活，左侧的位线均衡信号EQLL0和EQLL1保持处于高电平。但是，右侧的两个激活的位均衡信号EQLR0和EQLR1从高电平下降到低电平，并且位线变成浮动。
非激活状态侧的虚设单元5的平均信号AVL0和AVL1保持处于高电平。激活状态侧的虚设单元5的平均信号AVR0保持高电平。但是，平均信号AVR1变成低电平，并且连接到单元的所有位线被单独分离。
在用于控制位线和读出核心单元之间的传输门8的信号中，非激活状态侧信号ФTL在时间t1变成低电平，并且相应的传输门8被切断。但是，激活状态侧信号ФTR保持处于高电平，并且相应的传输门8保持连接状态。
几乎与字线和虚设字线在时间t1被激活同时，用于切换电流反射镜电路的连接的信号CM变成低电平。但是，信号BCM保持其高电平。作为该操作的结果，连接到虚设单元5的读出节点SN0侧是所连接的电流反射镜。换句话说，读出节点SN0侧连接到电流反射镜电路中其栅极短接到其漏极的晶体管。
几乎与t1同时，信号BLOADON变成低电平，并且相等的负载电流从正电压VBLH流到读出节点SN0和BSN0。此时在读出节点SN0和BSN0处的电压改变在图5中显示，它是电压波形图。
当足够的电势差在该对读出节点SN0和BSN0之间产生时(时间t2)，信号BSAN变成负电压VBLL并且信号SAP变成正电压VBLH。结果，该对读出节点SN0和BSN0之间的信号由动态闩锁电路22放大。
几乎同时(时间t2)，信号ФTR变成低电平并且传输门8被切断。信号FBR1和BFBR1分别变成高电平和低电平，并且在连接到右侧单元阵列2中的FBC 3的位线与读出节点SN0之间的传输门9导通。结果，由动态闩锁电路22放大的信号反馈到FBC 3侧，并且实施数据重写。
几乎同时(t2)，信号DCWR0和BDCWR0分别变成高电平和低电平，并且负电压VBLL和正电压VBLH分别施加到对应的虚设位线。结果，数据“0”和“1”分别写入连接到虚设位线的虚设单元5中。因为此时传输门8被切断，连接到虚设单元的位线与读出节点分离，并且到虚设单元5中的写入可以实施，而不管读出节点处的状态。换句话说，读出到读出节点上的信号被闩锁，并且到虚设单元5中的写入也几乎与状态写回FBC 3同时实施。
图6是显示在字线WLR0和虚设字线DWLR1被激活的情况下的时序图。在图6中，信号AVR0和AVR1的逻辑、信号FBR0和FBR1的逻辑、信号BFBR0和BFBR1的逻辑、信号DCWR0和DCWR1的逻辑，以及信号BDCWR0和BDCWR1的逻辑与图4相比分别相互交换。
在图4中，输入到读出放大器1的信号处于低电平，并且信号BCM处于高电平。但是，在图6中，信号BCM处于低电平，并且信号CM处于高电平。电流负载电路21中电流反射镜电路与读出节点之间的连接关系与图5相比由这些信号CM和BCM中的逻辑交换而反转，并且连接到虚设单元5的读出节点BSN0侧连接到电流反射镜电路中其栅极短接到其漏极的PFET的电流通路。
作为前面所描述的操作的结果，参考电势总是从虚设单元5中产生并传送到FBC 3侧。因此，它变得对晶体管阈值中分散的影响较不敏感。
图7和8是等价地显示电流负载电路21中的连接关系的电路图。图7显示与图6(字线WLR0和虚设字线DWLR1被激活的情况)对应的电路图。图8显示与图4(字线WLR1和虚设字线DWLR0被激活的情况)对应的电路图。
对于本实施方案中的读出放大器1,256个字线WLR0-WLR255被激活。但是，所选虚设字线依赖于是偶数编号字线被激活还是奇数编号字线被激活而不同。例如，当激活偶数编号字线时，需要选择虚设字线DWLR1。当激活奇数编号字线时，需要选择虚设字线DWLR0。
不管是偶数编号字线被激活还是奇数编号字线被激活，在本实施方案中，虚设单元5保证连接到经过包含于构成电流反射镜电路的两个晶体管25和27中其栅极短接到其漏极的晶体管的电流通路，而FBC 3保证连接到另一个晶体管。
图9A是显示图7和8中所示的虚设单元5侧的电流通路上晶体管的I-V特性曲线的图。图9B是显示FBC 3侧的电流通路上晶体管的I-V特性曲线的图。
对于在激活状态侧的虚设单元5，平均由信号AVR0实施，并且虚设单元的阈值是Vth1/2。如图9A中所示，因此，PFET的栅电压由Vref表示。
另一方面，FBC 3的I-V特性曲线依赖于数据“0”被存储还是数据“1”被存储而不同。因此，在PFET和NFET之间的连接节点处的电压变成V0或V1。因此，依赖于“0”被存储于FBC 3中还是“1”被存储于FBC 3中，在PFET和NFET之间的连接节点处的电压与参考电压Vref之间的电压差变成ΔV1或ΔV0。
另一方面，图10和11是显示电流反射镜电路和虚设单元5之间的连接关系不根据激活字线的种类而改变的实例的电路图。在图10中所示的电路中，虚设单元连接到电流反射镜电路中其栅极短接到其漏极的PFET 25或27的电流通路。在图11中所示的电路中，FBC 3连接到电流反射镜电路中其栅极短接到其漏极的PFET 25或27的电流通路。
在图10的情况下，参考电势以与图7和8相同的方式在连接到虚设单元的读出节点上产生。但是，在图11的情况下，参考电势在连接到FBC 3的读出节点侧上产生。
图10的情况下的I-V特性曲线变得与图9A和9B中所示的类似。但是，图11的情况下的I-V特性曲线变成如图12A和12B中所示。图12A是显示电流负载电路21中FBC 3侧的电流通路上晶体管的I-V特性曲线的图。图12B是显示电流负载电路21中虚设单元5侧的电流通路上晶体管的I-V特性曲线的图。
在图11中所示的电路的情况下，NFET的I-V特性曲线依赖于是“0”被存储还是“1”被存储于FBC 3中而不同。因此，在PFET和NFET之间的连接节点处的电压也变成VREF0或VREF1。
以相同的方式，在PFET和NFET之间的连接节点处的电压如图12B中所示根据存储于FBC 3中的数据而变成电压V0或V1。在该情况下，信号电平变成ΔV1＝V1-Vref1或ΔV0＝Vref0-V0。在任何情况下，存储“1”的FBC 3单元侧的读出节点在电压方面变得低于虚设单元5侧的读出节点，而存储“0”的FBC 3单元侧的读出节点在电压方面变得高于虚设单元5侧的读出节点。
即使在如图10和图11中所示电流反射镜电路和读出节点之间的连接关系不根据激活字线的种类而改变的情况下，读出放大器1可以实施正常的读出操作。但是，可以看到对于其相关虚设单元通过平均晶体管6连接的两个单元具有相反数据的情况，信号变得小于这两个单元具有相同数据的情况。并且该状况变得更严重，如果少数“1”(“0”)单元准备从多数“0”(“1”)单元之中读出，对于许多虚设单元通过晶体管6的一系列连接而同时平均的系统。但是，通过总是将连接到虚设单元5的读出节点连接到电流反射镜电路中其栅极短接到其漏极的PFET，而不管如图7中所示字线的激活中的差异，不受附近数据模式影响的读出放大器1的稳定操作可以实施。
因此，在本实施方案中，虚设单元5总是连接到读出放大器1中的电流反射镜电路中其栅极短接到其漏极的电流通路，即使激活的字线改变。因此，没有受到附近单元数据模式的影响，更稳定的读出裕度可以保证，并且由读出放大器1实施的读出操作中的稳定性可以获得。
(第二实施方案)
在第二实施方案中，FBC 3的读出通过使用参考电压VREF代替虚设单元5来实施。
图13是显示根据本发明第二实施方案的半导体存储装置内部配置的电路图。图14是在图13中所示半导体存储装置中提供的读出放大器1附近外围的详细电路图。第二实施方案中的读出放大器1由与图3中所示类似的电路形成。
在图13和14中，与图1和2中所示那些共同的组件由相似字符来表示，在下文中将主要描述差异。在图13中所示的半导体存储装置中，虚设单元5和虚设字线从图1中消除。代替地，用于供给参考电压VREFCELL到位线的晶体管31以及控制信号PASSL0、PASSL1、PASSR0和PASSR1被提供。
在第二实施方案中，参考电压VREFCELL施加到包含于读出放大器1的一对读出节点中与连接到FBC 3的读出节点不同的读出节点。施加有参考电压VREFCELL的读出节点由每个在其栅极上施加有控制信号PASSL0、PASSL1、PASSR0或PASSR1的晶体管31来决定。
图15和16是根据第二实施方案的半导体存储装置的操作时序图。图15显示字线WLR1被激活的情况。图16显示字线WLR0被激活的情况。
在图15中的时间t1，字线WLR1被激活，并且信号CM和PASSR0分别变成低电平和高电平。结果，参考电压VREFCELL施加到与连接到FBC 3的读出节点BSN0成对的读出节点SN0，并且与第一实施方案中流过虚设单元5的电流等价的电流流过读出节点SN0。这样，存储于FBC 3中的数据被读出。
图17和18是等价地显示电流负载电路21的连接关系的电路图。图17显示与图16(字线WLR0被激活的情况)对应的电路图。图18显示与图15(字线WLR1被激活的情况)对应的电路图。
如图17和18中所示，参考电压VREFCELL与电流源Iref的提供等价。用于切换和控制包含于一对读出节点中并施加有参考电压VREFCELL的读出节点的晶体管31串联到电流源Iref。
在图17和18中所示的两种情况中，电流反射镜电路中其栅极短接到其漏极的晶体管25或27连接到电流Iref侧上。结果，稳定的读出裕度可以与图7和8相同的方式保证。
这里，作为图17和18的比较实例，在FBC 3或电流源Iref通过激活字线WLR0或WLR1连接到电流反射镜电路中其栅极短接到其漏极的晶体管侧的情况下的特性曲线现在将描述。图19是在字线WLR0被激活的情况下的等价电路图。图20是在字线WLR1被激活的情况下的等价电路图。在图19的情况下，电流反射镜电路中其栅极短接到其漏极的晶体管25或27连接到电流源侧的读出节点。另一方面，在图20的情况下，晶体管25或27连接到FBC 3侧的读出节点。
图21A和21B是图19中所示电路的I-V特性曲线图。图22A和22B是图20中所示电路的I-V特性曲线图。图21A和22B显示电流源Iref侧的电流通路上晶体管的I-V特性曲线。图21B和22A显示FBC 3的电流通路上晶体管的I-V特性曲线。
不管是“0”存储于FBC 3中还是“1”存储于FBC 3中，通过总是供给来自电流源Iref的固定电流，在图21的情况下设计电流负载电路21而没有特别的困难是可能的。图17和18中所示电路的I-V特性曲线也变得类似于图21A和21B中所示的特性曲线。
在图20中所示电路的情况下，电流反射镜电路的参考电压改变，并且读出节点之一取决于是“0”存储还是“1”存储于FBC 3中而变成参考电压Vref0或Vref1。因为电流源连接到读出节点的另一个，在读出节点的另一个处的电压变成V0或V1。在图20中所示电路的情况下，在正电压区中没有操作点，因此如图22B中所示，电压V0下降到0V。因为两个信号量ΔV0和ΔV1可以保证，但是正确的读出可以实施。
这样，即使在如图19和20中所示电流反射镜电路和电流源Iref之间的连接关系根据存储于FBC 3中的数据种类而改变的情况下，读出操作看起来是可能的。但是，值得注意，对于图22B中的每个读出放大器，我们假设恒定的电流源。在实际状况中，情况不是这样。行中所有读出放大器的总电流是常数，所以行中所有读出放大器彼此相互影响。并且，与第一实施方案的情况一样，可以显示对于少数“1”(“0”)单元将从多数“0”(“1”)单元中读出的情况，信号变小。但是，如果如图17和18中所示电流反射镜电路与电流源之间的连接关系总是相同，那么可以实现读出放大器1，其对于单元数据模式中的变化实施更稳定的读出操作。
此后，图17和18中所示电流源Iref的芯片级发生器将被描述。图23是显示电流源Iref的芯片级发生器的一个实例的电路图。图23中所示的电流源Iref包括在正电压VBLH和地电压VSL之间串联的PFET41、PFET 42、NFET 43和FBC 44，以相同方式在正电压VBLH和地电压VSL之间串联的PFET 45、NFET 46和NFET 47，结合NFET 46构成电流反射镜电路的NFET 48，以及施加信号BLOADON的反转信号到NFET 47的栅极的反相器50。多个FBC 44并联。
图23中所示的电路具有与图17和18中所示的电路相同的基本电路配置。但是，在图23中所示的电路中，元件尺寸成比例关系。在图23中，W0-W4表示通道宽度并且L0-L4表示通道长度。图23中所示晶体管的通道宽度/通道长度彼此不同。FBC 44具有W0/L0。PFET 42具有W2×n/L2。PFET 45具有W2×n×N/L2。NFET 43具有W3×n/L3。NFET 46具有W4/L4。NFET 48具有W4×M/L4。
W4/L4可以具有任意值，只要它足够大以至于能够流动与由具有W2×n×N/L2的PFET所流动的电流对应的电流。
图23中所示的PFET 42和45构成电流反射镜电路。在位于该电流反射镜电路中左侧的电流通路中，具有阈值Vth1/2以及几乎相同尺寸的n个FBC 44并联，其中Vth1/2是Vth0(数据“0”的阈值)和Vth1(数据“1”的阈值)之间的中间值。由于这种电路配置，与n个虚设单元5对应的电流流过电流反射镜电路中的左侧电流通路。
从正电压VBLH到地电压VSL变化的电流通路与等价于n个虚设单元5的FBC 44，等价于n FET 8的NMOS传输门43，等价于n pFET 25或27的PMOS电流反射镜晶体管42，以及等价于n个虚设单元5的PMOS开关晶体管41的驱动对应。流过该电流通路的电流由电流反射镜电路42和45放大N倍，然后由电流反射镜电路46和48进一步放大M倍。结果，虚设单元5中的电流放大成n×N×M倍。与n×N×M个虚设单元对应的电流流到参考电压端VREFCELL作为参考电流Iref。
假设n×N×M是读出放大器1的数量，流过这些读出放大器1的电流从参考电压端VREFCELL取出。结果，n×N×M个读出放大器1所需的虚设单元5电流被供给。因此，正确的读出可以实施。
图24是显示电流源Iref的第一变体的电路图。图24中所示的电流源Iref与图23中所示的电流源Iref不同，在于晶体管41-45的放大倍数是图23中对应组件的一半。等于具有阈值Vth1的数据“1”的单元电流I1的(n/2)×N×M倍的电流作为参考电流流动。如果数据“0”的单元电流大约为0，Iref＝(n/2)×N×M×I1对应于虚设单元5的电流的总和。
图25是显示电流源Iref的第二变体的电路图。在图25中所示的电流源Iref中，晶体管41-44的通道长度L和通道宽度W与图23和24相比变大。适当的参考电流Iref可以通过调节这些晶体管的体电压来提供。体电势VCB在某些情况下由芯片内的发生电路产生或者从外部施加。
图23-25中的电流源Iref的每个包括两个电流反射镜电路。即使偶数编号对的电流反射镜电路被提供，但是，类似的效果可以获得。
这样，在第二实施方案中，存储于FBC 3中的数据通过使用参考电压VREFCELL而不使用虚设单元5来读出。作为结果的效果不同。作为代表性效果，下面的效果(1)-(5)被获得。
(1)因为虚设单元5变得不必要，单元面积可以减小。
(2)因为虚设字线变得不必要，行解码器和字线驱动电路的电路尺寸可以减小。
(3)因为虚设单元5的写操作变得不必要，半导体存储装置的工作频率可以增加。
(4)因为虚设单元5的写操作变得不必要，功耗可以减小。
(5)因为虚设单元5的写电路变得不必要，半导体存储装置的尺寸可以减小。
(其他实施方案)
图3中所示的读出放大器1中的动态闩锁电路22和23施加有信号BSAN和SAP。代替地，电压VBLL和VBLH可以经由晶体管51和52提供到动态闩锁电路22。在该情况下，读出放大器1周围的电路图变成如图26中所示，并且读出放大器1的内部配置变成如图27中所示。
在图26中，输入到读出放大器1的信号的种类不同于图2中所示的那些。代替信号BSAN和SAP，信号SEN、VBLL、SEP和VBLH被输入。
图27中所示的电路与图3中所示的电路相同，除了晶体管51和52由信号SEN和SEP导通和关闭，并且连接到这些晶体管的电压VBLL和VBLH是新增的。
以相同的方式，图14中所示电路中的读出放大器1可以变成与图27中所示类似的电路。在该情况下，电路图变成如图28中所示。

Claims (14)

1.一种半导体存储装置，包括：
一对第一和第二位线；
具有连接到第一或第二位线的多个存储单元的单元阵列；
读出放大器，其对应于一对第一和第二位线而提供并读出从存储单元中读出的数据；
其中读出放大器包括电流反射镜电路，其具有直接或间接连接到该对第一和第二位线的第一和第二电流通路；以及
电流反射镜电路包括：
第一晶体管，其具有彼此短接的栅极和漏极，并且使参考电流在其源极和漏极之间流动；以及
第二晶体管，其栅极连接到第一晶体管的栅极，并且使经过待读出存储单元的电流在其源极和漏极之间流动。
2.根据权利要求1的半导体存储装置，还包括参考单元，其分别由参考字线选择，并且与具有预先指定值的存储单元具有相同的尺寸、形状和电学性质，
其中参考电流由参考单元产生。
3.根据权利要求2的半导体存储装置，其中参考单元存储具有存储于存储单元中的数据“1”和“0”之间的中间电势的数据。
4.根据权利要求2的半导体存储装置，其中每个参考单元对应于该对第一和第二位线而提供；
连接到第一位线的参考单元与连接到第二位线的参考单元由彼此不同的参考字线选择性地控制。
5.一种半导体存储装置，包括：
一对第一和第二位线；
具有连接到第一或第二位线的多个存储单元的单元阵列；
读出放大器，其对应于一对第一和第二位线而提供并读出从存储单元中读出的数据；
其中读出放大器包括电流反射镜电路，其具有直接或间接连接到该对第一和第二位线的第一和第二电流通路；以及
电流反射镜电路包括：
第一和第二晶体管，其直接或间接连接到该对第一和第二位线，并且其栅极彼此连接；
第三晶体管，其控制第一晶体管的栅极和漏极是否短接；以及
第四晶体管，其控制第二晶体管的栅极和漏极是否短接，
所述第一或第二晶体管具有彼此短接的栅极和漏极并且使参考电流在源极和漏极之间流动，而另一个使经过待读出存储单元的电流在源极和漏极之间流动，基于第三和第四晶体管是ON还是OFF。
6.根据权利要求5的半导体存储装置，其中第三和第四晶体管基于电流反射镜控制信号控制导通或关闭；以及
电流反射镜控制信号的逻辑电平基于用于控制存储单元的选择的字线的逻辑电平和用于控制参考单元的选择的虚设字线的逻辑电平而改变。
7.根据权利要求1的半导体存储装置，其中第一位线提供有连接到奇数编号字线的存储单元；
第二位线提供有连接到偶数编号字线的存储单元；以及
不同的虚设单元取决于是连接到偶数编号字线的存储单元被选择还是连接到奇数编号字线的存储单元被选择而选择。
8.根据权利要求1的半导体存储装置，还包括产生与流过存储单元的电流成比例的恒定电流的参考电流源，
其中参考电流由参考电流源产生。
9.根据权利要求8的半导体存储装置，其中参考电流源与存储单元和读出放大器具有相同的电路配置，并且通过使用具有与读出放大器中那些成比例的元件尺寸的元件形成。
10.根据权利要求9的半导体存储装置，其中参考电流源通过使用具有根据读出放大器数量的元件尺寸的元件形成。
11.根据权利要求8的半导体存储装置，还包括：
恒定电流控制晶体管，其分别对应于该对第一和第二位线而提供，并且控制恒定电流从参考电流源供给到相应第一还是第二位线。
12.根据权利要求1的半导体存储装置，还包括：
对应于第一和第二位线而提供的一对读出节点；
当该对读出节点之间的电势差达到指定值时闩锁该对读出节点的电势的动态闩锁电路；以及
输出控制电路，其以指定时序输出由动态闩锁电路闩锁的电势并且将输出反馈到第一和第二位线上以将其重写到读出的存储单元中。
13.根据权利要求1的半导体存储装置，其中读出放大器布置在相邻两个单元阵列之间。
14.根据权利要求1的半导体存储装置，其中存储单元是FBC(浮体单元)。
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