CN1551363A - 半导体存储装置 - Google Patents

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Abstract

提供一种具有在SOI基板上形成的1个晶体管/1个单元结构的存储器单元、可高速读出的半导体存储装置。半导体存储装置包括具有通过绝缘层与底基板分离的半导体层的元件基板、和在上述元件基板的半导体层上排列形成的多个存储器件单元，各存储器件单元具有持有浮动状态的主体的MOS晶体管结构，具有通过该主体的多数载流子储存状态存储数据的存储器单元阵列；和读出上述存储器单元阵列的选择存储器单元的数据并存储在数据锁存器中、将该读出数据输送到输出电路的同时向上述选择存储器单元进行回写的读出放大器电路。

Description

半导体存储装置
技术领域
本发明涉及具有在SOI基板上形成的1个晶体管/1个单元结构的存储器单元的半导体存储装置。
背景技术
最近为了替代现有的DRAM，提出一种用更简单的单元结构可进行动态存储的半导体存储器(参考非专利文献1)。存储器单元由1个晶体管构成，该晶体管具有在SOI基板上形成的浮动的主体(沟道主体)。该存储器单元将主体中储存了过剩的多数载流子的状态设为第一数据状态(例如数据“1”)、将从主体释放出过剩的多数载流子的状态设为第二数据状态(例如数据“0”)，进行二值存储。
下面将这种存储器单元叫作“FBC”(Floating Body Cell)、将使用FBC的半导体存储器叫作“FBC存储器”。FBC存储器像通常的DRAM一样，由于不使用电容器，存储器单元阵列的结构简单，单位单元面积减小，因此具有容易高集成化的长处。
FBC存储器的数据“1”的写入中，利用存储器单元的漏极附近的冲击离子化。即，提供存储器单元中流过较大沟道电流的偏置条件，通过冲击离子化产生的多数载流子储存在主体中。通过将漏极与主体之间的PN结设为正偏置状态、向漏极侧释放出主体的多数载流子来进行数据“0”写入。
主体的载流子储存状态的不同表现为晶体管的临界值不同。因此，通过向栅极提供某读出电压、检测出单元电流的有无或大小，可检测出数据“0”、“1”。主体的过剩的多数载流子在长时间放置时经源极与漏极之间的PN结而脱离。因此，与DRAM同样，需要按预定周期进行刷新动作。
为改善FBC存储器的特性，还提出一种除存储器单元的主栅极外还设置与主体进行电容耦合的辅助栅极的方案(参考专利文献1和专利文献2)。
【非专利文献1】
T.Ohsawa et al.，“Memory Design Using One-Transistor GainCell on SOI”，ISSCC Digest of Technical Papers，pp152-153，2002
【专利文献1】
特开2002-246571号公报
【专利文献2】
特开2003-31693号公报
FBC存储器由于以替代原来的DRAM为目的，要求具有与原来的DRAM同等或其以上的高速性能。但是，FBC存储器的数据读出时的位线电平为了抑制冲击离子化而必须降低，从而不容易流过大的单元电流，难以得到高的检测灵敏度。如果不能流过大的单元电流，则与存储器单元的漏极连接的位线的充放电需要占用时间，从而不能高速读出。
发明内容
本发明的目的是提供一种具有在SOI基板上形成的1个晶体管/1个单元结构的存储器单元、可高速读出的半导体存储装置。
本发明的半导体存储装置，其特征在于具有：元件基板，具有通过绝缘层与底基板分离的半导体层；存储器单元阵列，具有在上述元件基板的半导体层上排列形成的多个存储器件单元，各存储器件单元电气上具有持有浮动状态的主体的MOS晶体管结构，通过该主体的多数载流子储存状态存储数据；和读出放大器电路，读出上述存储器单元阵列的选择存储器单元的数据并存储在数据锁存器中、将该读出数据输送到输出电路的同时向上述选择存储器单元进行回写。
附图说明
图1是表示本发明实施例的FBC存储器的读出放大器电路的结构的图；
图2是表示读出放大器电路的另一结构例的图；
图3是表示读出放大器电路的又一结构例的图；
图4是用于说明图1的读出放大器电路进行的读出动作的波形图；
图5是用于说明刷新动作的波形图；
图6是用于说明图3的读出放大器电路进行的读出动作的波形图；
图7是表示存储器单元阵列的布局的图；
图8是图7的I-I’截面图；
图9是图7的II-II’截面图；
图10是图7的III-III’截面图；
图11是存储器单元阵列的等效电路；
图12是表示存储器单元的数据“1”写入的原理的图；
图13是表示存储器单元的数据“0”写入的原理的图；
图14是表示存储器单元的读出原理的图；
图15是表示存储器单元的电流特性的图；
图16是表示存储器芯片的结构的图；
图17是表示实施例的读出动作顺序的图；
图18是与原来例子相比表示实施例的读出循环时间的图；
图19是表示单元电流的位线依赖性的图；
图20是表示单元读出需要的时间和到数据破坏的时间的位线电压依赖性的图。
具体实施方式
下面参考附图说明本发明的实施例。
首先，说明本发明的实施例的FBC存储器的存储器单元阵列的结构。图7是存储器单元阵列的平面图，图8，图9和图10分别是图7沿I-I’、II-II’和III-III’的截面图。
在P型硅基板10的表面上形成N+型层11，其表面用硅氧化膜等绝缘层12覆盖。由此在该绝缘层12上形成与基板10分离的成为活性层的P型硅层13。在这种SOI基板的硅层13上形成栅极15、N型源极，漏极扩散层16a，16b后，构成由具有浮动的主体的N沟道MOS晶体管晶体管构成的存储器单元MC。
硅层13与后面形成的位线(BL)19同样，按多根的条状来布图，其周围用层间绝缘膜14填埋。这种条状图案的各硅层13上排列多个存储器单元，使得相邻的存储器单元之间共用源极、漏极扩散层16a，16b。栅极15形成为跨过在与位线(BL)19交叉的方向上并列的多个存储器单元MC而连续的图案，成为字线WL。存储器单元的源极扩散层16a都连接于和字线并行的源极线(SL)21。单元阵列上用层间绝缘膜17覆盖，其上配置位线19。位线19经接触插头18连接于各存储器单元MC的漏极扩散层16b。
绝缘膜12，14中埋入多晶硅的立柱20，使其位于各位线19之间的空间中。立柱20贯通绝缘膜12，下端与N+型硅层11接触，上端部位于绝缘膜14内，电容耦合于各存储器单元MC的主体下端部。该立柱20充当用于控制存储器单元的主体电位的辅助栅极。例如，通过经硅层11向立柱20提供负电压，可长时间维持累积存储器单元MC的主体空穴的状态(数据“1”状态)。
这样，如图7所示，得到存储器单元MC按矩阵排列的存储器单元阵列。存储器单元MC由1个晶体管构成，因此单位单元面积如图7的虚线所示变小。因此，可高密度集成。
接着参考图12～图15说明FBC存储器的动作原理。源极线SL通常为接地电位GND。在数据“1”写入中，向选择字线和选择位线中提供由此选择的存储器单元在5极管区域(电流饱和区域)动作的电压。例如图12所示，向选择字线WL提供1.5V、向选择位线BL提供1.5V。由此，选择存储器单元在5极管区域动作并流过沟道电流的同时，在漏极附近产生冲击离子化。作为由于冲击离子化而生成的多数载流子的空穴向主体下方移动并储存在那里。该储存主体的过剩空穴的状态为数据“1”。
在数据“0”写入中，利用存储器单元的漏极与主体之间的PN结的正偏置电流。例如图13所示，在向选择字线WL提供1.5V的状态下向选择位线BL提供-1V。由此，选择存储器单元的主体的空穴经正偏置的PN结而脱离到位线BL中。这样得到的主体中没有过剩空穴的状态是数据“0”。
在写入数据后，通过向字线WL施加负的保持电压(例如-1.5V)、将位线设为0V，来保持数据。通过将存储器单元偏置到不产生冲击离子化的导通导通状态后检测出单元电流来进行数据读出。例如图14所示，向选择字线WL提供1.5V的状态下向选择位线BL提供0.2V。由此，存储器单元为3极管动作区域(线性区域)的导通状态。对应数据“0”、“1”的不同的空穴储存状态造成了后偏置(back bais)的不同，从而存储器单元的临界值不同。因此，存储器单元的电流特性如图15所示，在数据“0”、“1”下是不同的，通过检测出二者的单元电流差ΔIds，可判别数据“0”、“1”。
在读出数据时，通过利用不引起冲击离子化的线性区域来防止选择存储器单元中的数据破坏。未选择存储器单元通过将字线WL保持在-1.5V、将位线BL保持在0V而不产生数据破坏。
以上动作说明是FBC存储器的基本写入和读出动作，但本实施例以高速读出为目的。因此，在实际的数据读出中，使用(i)与上述基本读出动作条件相比，适用更容易产生冲击离子化的偏置条件以及(ii)使用所谓的直接回写读出数据这样的读出方案。该读出动作的细节在后面说明。
图16表示该实施例的FBC存储器的芯片100的结构。存储器单元阵列101最好按多条位线的每个范围构成单元单位。各单元单位的位线BL由位线选择器102选择。由于FBC存储器以替代DRAM为目的，因此与DRAM同样，利用通过列地址选通/CAS、行地址选通/RAS控制的地址复用。行地址信号由行地址缓冲器106取出，经预解码器107提供给行解码器105。行解码器105对应于行地址信号进行存储器单元阵列101的字线WL选择。列地址信号由列地址缓冲器108取出后，提供给位线选择器102，进行位线选择。
由位线选择器102选择的位线BL连接读出放大器电路103。读出放大器电路103经输送电路104选择地连接读出数据线Q，/Q、写入数据线D。写入数据从数据输入垫(pad)Din经输入缓冲器109提供给写入数据线D。数据线D的写入数据经读出放大器电路103提供给由位线选择器102选择的位线BL。读出数据经读出数据线Q，/Q、经输出电路输出到数据输出垫Dout。输出电路由输出缓冲器110和片外驱动器(off chip driver)111构成。
存储器芯片100除此之外还设置有用于产生种种控制信号的控制器112、用于产生种种内部电压的电压产生电路113。
接着参考图1说明该实施例的FBC存储器的检测电路系统的具体结构。读出放大器电路103具有放大从单元阵列101的位线输送读出数据的检测节点N1和提供参考电压VSAR的参考节点N2之间的差电压的运算放大器41。检测节点N1经箝位电路44，再经位线选择器102而连接单元阵列101的位线BL。检测节点N1经连接二极管的负载PMOS晶体管MP1、经读出放大器激活用PMOS晶体管MP3而连接电源端子Vcc。也可用电阻元件替代负载PMOS晶体管MP1。向参考节点N2提供的参考电压VSAR是在检测节点N1处得到的数据“1”，“0”的读出电压的中间电压值，由参考电压产生电路120产生。
箝位电路44为了设定在读出时向选择存储器单元的漏极提供的电压值，而对位线BL的电压进行箝位，由插入检测节点N1和位线选择器102的节点N0之间的箝位用NMOS晶体管MN1和反馈位线电压后控制晶体管MN1的栅极的运算放大器42构成。运算放大器42的参考输入端子被提供参考电压VBLR，由此将读出时的位线BL的电压设定为VBLR。
运算放大器41的输出节点N11上连接用于保持读出数据和写入数据的数据锁存器43。通过数据锁存器43的2个节点N11，N12控制栅极的NMOS晶体管MN3，MN4、和插入这些漏极与数据线Q，/Q之间的NMOS晶体管MN5，MN6构成用于输出读出数据的输送电路104a。NMOS晶体管MN5，MN6在输出读出数据时通过控制信号RCS驱动其栅极而导通。
插入到写入用数据线D和位线选择器102的节点N0之间的NMOS晶体管MN7构成向单元阵列输送写入数据用的输送电路104b。写入数据也可以经该NMOS晶体管MN7、经绕过箝位电路44的写入数据输送线46而直接输送到位线选择器102的节点N0。但是，本实施例中，写入数据暂时经NMOS晶体管MN2存储在数据锁存器43中。
因此，连接在数据锁存器43的节点N11和写入数据输送线46之间的NMOS晶体管MN2构成用于将写入数据输送到单元阵列101的写入数据输送用的输送电路104c。该输送电路104c在该实施例中也用于将在数据锁存器43中读出的数据回写到单元阵列101的选择单元中。
读出放大器电路103的参考电压VSAR在读出数据为“1”，“0”时等于在检测节点N1得到的电压的中间值是必要的。因此，该实施例中，参考电压产生电路120中使用写入数据“1”的参考单元RMC1和写入数据“0”的参考单元RMC0共2个。参考电压产生电路120构成为通过合成该2个参考单元RMC1，RMC0的单元电流I1，I0而生成参考电压VSAR。
参考单元RMC1，RMC0具有和存储器单元MC同样的结构，通过相同的字线WL同时被驱动。参考单元RMC1，RMC0分别连接的参考位线RBL1，RBL0经开关电路102a、经伪箝位电路44A而连接到参考节点N2。开关电路102a具有在数据读出同时被驱动、用于将2个参考位线RBL1，RBL0一起连接于参考节点N2的作为伪选择栅极的输送栅极SW1a，SW0a。
开关电路102a为了向参考单元RMC1，RMC0写入“1”，“0”的参考数据而具有输送栅极SW1b，SW0b。即，这些输送栅极SW1b，SW0b分别连接用于输出在参考数据写入中所需的位线电压1.5V，-1V的电源线Vd1，Vd0。
伪箝位电路44a通过在读出时对参考位线RBL1，RBL0的电压进行箝位，与箝位电路44同样构成。参考节点N2与连接了2个二极管的负载PMOS晶体管MP2a，MP2b连接。这些负载PMOS晶体管MP2a，MP2b的尺寸与负载PMOS晶体管MP1相同，具有相同的电流驱动能力。也可以使用具有检测节点N1侧的负载PMOS晶体管MP1的2倍电流驱动能力的1个负载PMOS晶体管来替代2个负载PMOS晶体管MP2a，MP2b。
通过使用这样的参考电压产生装置120，向负载PMOS晶体管MP2a，MP2b中流过将2个参考单元RMC1，RMC0的单元电流相加后取1/2的电流。即，单元阵列101的某存储器单元被选择时，对应数据“1”，“0”流过单元电流Icell1，Icell2。此时，在参考电压产生装置120中，同时选择参考单元RMC1，RMC0，在其中分别流过单元电流I1，I0。通过这些单元电流I1，I0，使连接到参考节点N2的负载PMOS晶体管MP2a，MP2b中分别流过为(I0+I1)/2的电流。由此，在参考节点N2中得到数据“1”，“0”的读出电压的中间值的参考电压VSAR。
接着说明该实施例的FBC存储器的数据读出动作。
首先说明概要，该实施例中，第一，读出时的位线电压(即漏极电压)比原来更高。如果提高位线电压，则单元电流增加，因此高速进行位线的充放电。由于检测节点的电压振幅增大，因此检测灵敏度提高。另一方面，当读出时的位线电压提高时，引起冲击离子化，出现“0”数据被破坏的可能性。但是，如果位线电压比写入“1”数据时的电压(约1.5V)低，则能够抑制冲击离子化产生的空穴生成量，在1次读出中不会产生数据破坏。
即使在1次读出中不破坏数据，但反复几次读出动作时，会产生数据破坏。因此，本实施例中，第二，在每次读出数据时进行回写。即如图17所示，使用按比原来的读出动作中的位线电压Va高的位线电压Vb进行读出(STEP1)，接着回写该读出数据(STEP2)的读出顺序。
但是，读出动作中受到干扰的仅仅是“0”数据单元，因此仅在“0”数据的情况下需要进行数据回写。“0”数据写入对单元的漏极侧PN结进行正偏置，使主体的空穴脱离。因此，与通过冲击离子化慢慢将空穴累积在主体中的“1”写入相比，缩短了写入时间。但是，在本实施例中，所谓读出时的漏极电压比原来高，就是通过将其抑制为比“1”写入时的电压低的值，在读出期间生成的空穴量减少，也可稍稍抑制与“0”数据的临界值的偏差。因此，回写需要的时间可比通常的写入时间短。通过以上，根据该实施例的读出顺序，如图18所示，读出时间和写入时间相加的读出循环(cycle)时间比原来的读出时间短。
接着具体说明本实施例中读出时的位线电压Vb的设定方法。
图19表示数据“1”，“0”读出时的单元电流Icell和位线电压(漏极电压)VBL的关系。如图19所示，单元电流特性对应位线电压VBL可分为3个区域A，B，C。区域A中位线电压VBL低至几乎不引起冲击离子化的程度。若使用该范围的位线电压，即便在刷新单元数据之前反复读出动作，数据也不会被破坏。原来考虑使用这样的位线电压。
区域B中位线电压比区域A高。该区域B中引起一定程度的冲击离子化，但与区域A相比，单元电流大。数据“1”，“0”的单元电流差ΔIb比区域A的ΔIa大。但是，冲击离子化引起的空穴生成量比写入数据“1”时少。因此，在1次读出动作中，不产生“0”数据破坏，但在刷新循环内反复多次读出时，将产生“0”数据破坏。
区域C中位线电压VBL位于比区域B还高的范围。冲击离子化引起的空穴生成量比区域B还大。因此，在1次读出动作中，不产生“0”数据破坏，单元电流和数据“1”，“0”的单元电流差与区域B相比，没有大的差别。
在本实施例中，使用区域B的位线电压VBL。通过使用这样的位线电压，数据“1”，“0”的单元电流差增大，因此检测灵敏度提高，下面说明这一点。
读出时的字线电压为VWL时，单元的临界值为Vth时的单元电流Icell用下式表示。
【式1】
Icell＝β(VWL-Vth-VBL/2)VBL
其中β为常数。单元数据为“1”，“0”的情况下的单元临界值分别为Vth1，Vth0时，两种情况的单元电流差ΔIcell用下式表示。
【式2】
ΔIcell＝β(Vth0-Vth1)VBL
从式2可知，提高读出时的位线电压VBL，则单元电流差ΔIcell增大所提高的电压大小，检测灵敏度提高。
接着如图19所示，将区域A，B，C的边界的位线电压设为Va，Vb，在本实施例中，作为位线电压，使用Vb或其以下的值。该位线电压Vb如下确定。
图20将在读出时到把单元数据存储到数据锁存器中为止所需要的时间tR和维持读出状态时到由于数据破坏而不能读出为止的时间tD作为位线电压VBL的函数表示出来。tR如下表示。
【式3】
tR＝CBLΔVBL/Icell+toffset
CBL是位线电容，ΔVBL是数据检测需要的位线电压振幅，toffset是读出时间中占据的检测时间以外的部分(字线电压迁移、数据输出等)。tR在单元电流大时缩短。单元电流在线性区域(3极管区域)中在位线电压高时增大，但在饱和区域(5极管区域)中不依赖于位线电压。因此，即便是位线电压提高tR也不会降低到某值以下。
另一方面，tD是持续读出状态的情况下“0”数据的临界值变化，到不能进行与“1”数据的判别之前的时间。临界值移动怎样的程度就不能判别数据由读出放大器电路决定。该临界值的移动量记为ΔVth0。“0”数据的临界值电压偏离ΔVth0需要的时间tD由冲击离子化得到的空穴生成量决定。冲击离子化通过单元晶体管进入饱和区域而变得明显。进入饱和区域后，提高位线电压，空穴生成量进一步增多。
从以上，如图20所示，tR和tD的曲线在某点交叉。该实施例中，为了1次读出中不产生数据破坏，需要使用tR不超出tD的位线电压范围。即，tR和tD的曲线交叉点的位线电压VBL为该实施例使用的读出位线电压的上限值Vb。tD为刷新循环时间tRF时的位线电压Va为原来的读出位线电压。
接着根据图1所示的读出放大器电路说明读出动作。图4表示读出时的主要信号的动作波形。读出动作如上所述，按2个步骤STEP1、STEP2进行。第一步骤STEP1中，分别将读出放大器激活信号SAEN，SAENn设位“H”，“L”，将锁存信号LTC设为“H”，激活读出放大器电路103。字线WL和位线BL选择的单元的数据经位线选择器102、经箝位电路44输送到检测节点N1中。
参考电压产生电路120中，此时，开关电路102a内的输送栅极SW0a，SW1a导通、SWb0，SW1b断开。由此，参考单元RMC1，RMC0的数据同时被读出，将参考电压VSAR提供给读出放大器电路103的参考节点N2。通过在检测节点N1得到的读出电压与参考节点N2的参考电压VSAR相比决定运算放大器41的输出的“H”、“L”。读出数据存储到数据锁存器43中。
该读出期间，向箝位电路44提供的参考电压VBLR设定为VBLR＝Vb。即，选择单元的位线电压控制为Vb。参考电压产生电路120侧同样向伪箝位电路44a提供参考电压VBLR＝Vb，连接参考单元RMC1，RMC0的参考位线电压控制为Vb。
第二步骤STEP2中，与读出数据的输出动作同时，进行回写。即，读出输送电路104a的控制信号RCS为“H”，数据锁存器43中读出的数据输送到数据线Q，/Q，经输出缓冲器输出到芯片外部。与控制信号RSC同时，写入输送电路104c的控制信号SAON为“H”，数据锁存器43的数据经输送电路104c输送到单元阵列，进行回写。具体说，读出数据为“1”，“0”时，数据锁存器43的节点N11分别为“L”(例如-1V)，“H”(例如1.5V)。该节点N11的电压输送到选择位线，进行数据“1”，“0”的写入动作(参考图12和图13)。
数据回写的时间(即SAON＝“H”的时间)τ1比读出数据输出的时间(即RCS＝“H”的时间)短，也比图5所示的通常的数据刷新动作的回写时间τ2短。其理由如下。为了防止由于“1”数据单元的空穴储存量的衰减引起的数据消失，数据刷新是必须。因此，需要按一定周期进行充分回写。与此不同，本实施例的回写只要可返回加速读出条件的结果的“0”数据的临界值移动就足够了。本实施例中，读出数据为“1”的情况下，第二步骤STEP2中进行回写。但是，1“数据不受读出的干扰，因此刷新时不需要长的回写时间。
第二步骤STEP2中，参考单元RMC1，RMC0的回写也同时进行。此时，开关电路102a中，与控制信号SAON同步导通输送栅极SW0b，SW1b、断开输送栅极，参考单元RMC1，RMC0中分别进行“1”，“0”的回写。该回写时向参考位线RBL提供的电压1.5V，-1V从专用的电源线Vd1，Vd0提供。
如上所述，具有可同时向参考单元RMC1，RMC0写入“1”，“0”数据的功能时，也可同时进行参考单元RMC1，RMC0的刷新。参考单元RMC1，RMC0的刷新动作可与常规单元MC的刷新同时执行。因此，刷新动作需要的时间可缩短。即，使用图1所示的开关电路102a的刷新时间的缩短方式在不采用上述的2步骤的读出造成的读出时间缩短方式的情况下也有意义。
接着说明数据写入动作。从芯片外部提供的写入数据从写入用数据线D经输送电路104b，104a暂时装载到读出放大器电路103中。该写入数据经输送电路104c，输送线46、再经位线选择器102提供给位线BL。向位线BL输送的电压对应数据“1”，“0”分别为1.5V，-1V(参考图12，13)。但是，写入数据不装载到锁存电路43中，而从数据线D直接输送到单元阵列进行写入也可以。
对参考单元RMC1，RMC0的数据写入将1.5V，-1V的电源线Vd1，Vd0的电压经开关电路102a同时输送到参考位线RBL1，RBL0来进行。
如以上说明，该实施例中，使用包含读出时的位线电压设定得比原来高的读出步骤STEP1和读出后的数据进行回写的步骤STEP2的顺序。由此，实现FBC存储器单元的读出时间的缩短。通过使用高的位线电压，提高检测灵敏度。
说明几个读出放大器电路的其他结构例子。图1中，为向参考单元MC1，MC0写入“1”，“0”数据，准备提供固有的内部电源电压的电源线。与此不同，图2是配置了用于向参考单元RMC1，RMC0分别进行写入的与外部端子相连的写如用数据线DR1，DR0的例子。此外与图1相同。
准备这样的数据线DR1，DR0，则通过选择从芯片外部向数据线DR1，DR0供给的数据，可变更参考单元RMC1，RMC0的数据。例如参考单元RMC1，RMC0的数据“2”，“0”不固定，每次刷新循环把数据倒过来。这是为了抑制持续写入数据“1”产生的单元晶体管的恶化。而且，测试工序中也可任意选择参考单元RMC1，RMC0的写入数据，因此测试工序灵活性增加。
图3是其他读出放大器电路103的构成例子。图1和图2的读出放大器电路中，控制信号SAON控制的输送电路104c在通常数据写入中、在读出时都可使用。因此，读出数据“1”的情况下，也进行回写。如上所述，“1”数据的回写可以说是不需要的，由于进行无用的位线的充放电动作，在降低功耗方面是不利的。
图3的读出放大器电路103改善这一点，在写入数据输送电路104c之外，包括仅在进行“0”数据读出时进行回写的回写电路45。回写电路45由连接写入数据输送线46的NMOS晶体管MN8，MN9的串联电路构成。NMOS晶体管MN9的源极连接成为“0”写入用位线电压的-1V的电源线Vd，栅极由回写用的控制信号WB驱动。NMOS晶体管MN8的栅极由数据锁存器43的节点N12驱动。
使用图3的读出放大器电路103时的数据读出动作波形在图6表示。第一步骤STEP1与图4相同。第二步骤STEP2的数据回写使控制信号SAON为“H”、使回写控制信号WB为“H”。步骤STEP1读出的数据为0的情况下，数据锁存器43的节点N12为“H”。因此，此时，回写电路45的NMOS晶体管MN8，MN9都导通，-1V输送到位线，由此，进行“0”数据的回写。步骤STEP1的读出数据为“1”的情况下，NMOS晶体管MN8保持断开，不进行回写。此时，位线电压终止在0≤VBL≤Vb的范围，单元数据被保持下来。
控制信号WB为“H”的回写的时间τ1可比用于读出数据输出的控制信号RCS＝“H”的时间短，也比图5所示的刷新时的回写时间τ2短，与使用图1和图2的读出放大器电路的情况下相同。
本发明不限定于上述实施例。例如在实施例中，说明了存储器单元为NMOS晶体管结构的例子，但可使用PMOS晶体管结构。在PMOS晶体管结构的存储器单元的情况下，使各电路要素的PMOS晶体管、NMOS晶体管互逆的同时，电压关系可与实施例相反。
此外，本发明可在不脱离其主旨的范围中进行种种变形来实施。
发明效果
根据本发明，可提供一种具有在SOI基板上形成的1个晶体管/1个单元结构的存储器单元、可高速读出的半导体存储装置。

Claims (16)

1.一种半导体存储装置，其特征在于具有：
元件基板，具有通过绝缘层与底基板分离的半导体层；
存储器单元阵列，具有在上述元件基板的半导体层上排列形成的多个存储器单元，各存储器单元具有电气上持有浮动状态的主体的MOS晶体管结构，依据该主体的多数载流子储存状态来存储数据；和
读出放大器电路，读出从上述存储器单元阵列中选择的存储器单元的数据后存储在数据锁存器中并在将该读出数据输送到输出电路的同时向上述选择存储器单元进行回写。
2.根据权利要求1所述的半导体存储装置，其特征在于由上述读出放大器电路进行的上述选择存储器单元的读出动作是在施加了使选择存储器单元导通的栅极电压和漏极电压后检测出单元电流的动作，该漏极电压设定为高于第一漏极电压且等于或低于第二漏极电压的值，其中该第一漏极电压是即便将读出状态持续与上述存储器单元阵列的数据刷新周期相当的时间也不破坏数据的电压，第二漏极电压是通过1次读出动作就破坏数据的电压。
3.根据权利要求2所述的半导体存储装置，其特征在于上述选择存储器单元读出时的漏极电压被设定在读出上述选择存储器单元的数据后存储到上述数据锁存器中之前所需要的时间不超出在上述选择存储器单元的读出状态持续的情况下数据被破坏之前的时间的电压范围内。
4.根据权利要求1所述的半导体存储装置，其特征在于由上述读出放大器电路进行的上述选择存储器单元的回写动作的时间比通常的写入动作的时间短。
5.根据权利要求1所述的半导体存储装置，其特征在于由上述读出放大器电路进行的上述选择存储器单元的回写动作的时间比数据刷新时的回写动作的时间短。
6.根据权利要求1所述的半导体存储装置，其特征在于具有：
第一输送电路，用于将在上述读出放大器电路的数据锁存器中读出的数据输送到上述输出电路；
第二输送电路，用于将在上述数据锁存器中读出的数据回写到上述存储器单元阵列的选择存储器单元中的、具有与上述第一输送电路同时导通的期间。
7.根据权利要求6所述的半导体存储装置，其特征在于上述第二输送电路在通常写入动作和数据刷新动作中也用于将上述数据锁存器保持的数据输送到上述存储器单元阵列。
8.根据权利要求7所述的半导体存储装置，其特征在于当向上述选择存储器单元回写时，第二输送电路导通的期间比通常写入动作时和数据刷新动作时导通的期间短。
9.根据权利要求1所述的半导体存储装置，其特征在于上述读出放大器电路具有回写电路，用于仅在上述数据锁存器中读出的数据是二值数据中读出时受到干扰的数据的情况下将该数据回写到上述选择存储器单元中。
10.根据权利要求9所述的半导体存储装置，其特征在于上述回写电路具有：
第一晶体管，串联连接在用于将写入数据输送到上述存储器单元阵列的位线的输送线和回写用电源线之间，由上述数据锁存器的一个数据节点控制栅极；
第二晶体管，由用于回写的控制信号控制栅极。
11.根据权利要求1所述的半导体存储装置，其特征在于上述读出放大器电路具有：
运算放大器，将一个输入端子设为输送单元数据的检测节点、将另一个输入端子设为提供参考电压的参考节点；
上述数据锁存器，连接上述运算放大器的输出端子并保持读出数据；
第一电流源负载，连接到上述检测节点；
参考电压产生电路，包含连接到上述参考节点的第二电流源负载，用于产生上述参考电压。
12.根据权利要求11所述的半导体存储装置，其特征在于上述参考电压产生电路包括：
第一和第二参考单元，分别连接第一和第二参考位线，写入不同的参考数据；
开关电路，具有用于在读出时使上述第一和第二参考位线共同连接于上述参考节点的第一和第二输送栅极和用于在写入时分别向上述第一和第二参考位线提供不同的参考数据写入用电压的第三和第四输送栅极，
并且上述第二电流源负载的电流驱动能力为上述第一电流源负载的电流驱动能力的2倍。
13.根据权利要求12所述的半导体存储装置，其特征在于上述第一和第二参考单元在上述选择存储器单元回写的同时写入参考数据。
14.根据权利要求12所述的半导体存储装置，其特征在于具有经上述第三和第四输送栅极分别连接上述第一和第二参考位线、提供不同的上述参考数据写入用电压的第一和第二电源线。
15.根据权利要求12所述的半导体存储装置，其特征在于具有经上述第三和第四输送栅极分别连接上述第一和第二参考位线、向上述第一和第二参考单元写入参考数据用的第一和第二数据线。
16.根据权利要求1所述的半导体存储装置，其特征在于上述读出放大器电路具有用于在读出时对连接到上述检测节点的上述存储器单元阵列的位线电压进行箝位的箝位电路，
上述参考电压产生电路在上述参考节点和上述开关电路之间具有用于在读出时对连接到上述参考节点的上述第一和第二参考位线的电压进行箝位的伪箝位电路。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102906819A (zh) * 2010-12-16 2013-01-30 松下电器产业株式会社 半导体存储装置
CN103366827A (zh) * 2013-06-26 2013-10-23 上海宏力半导体制造有限公司 存储器、通过测试机台对存储器进行测试的方法
CN110827868A (zh) * 2019-10-31 2020-02-21 西安紫光国芯半导体有限公司 一种改善灵敏放大器读稳定性的回写电路及方法
CN110942789A (zh) * 2018-09-21 2020-03-31 合肥格易集成电路有限公司 一种灵敏放大器电路及非易失存储器

Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4110115B2 (ja) * 2004-04-15 2008-07-02 株式会社東芝 半導体記憶装置
US7547945B2 (en) * 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
JP4568084B2 (ja) * 2004-10-28 2010-10-27 株式会社東芝 半導体記憶装置
US7384849B2 (en) 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US7317641B2 (en) * 2005-06-20 2008-01-08 Sandisk Corporation Volatile memory cell two-pass writing method
US7764549B2 (en) * 2005-06-20 2010-07-27 Sandisk 3D Llc Floating body memory cell system and method of manufacture
FR2888388A1 (fr) * 2005-07-05 2007-01-12 St Microelectronics Sa Memoire a lecture seule
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7867851B2 (en) 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
US7606066B2 (en) 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
TW200721163A (en) * 2005-09-23 2007-06-01 Zmos Technology Inc Low power memory control circuits and methods
JP2007157322A (ja) * 2005-12-07 2007-06-21 Samsung Electronics Co Ltd 半導体メモリ装置
JP2007157296A (ja) * 2005-12-08 2007-06-21 Toshiba Corp 半導体記憶装置
US7700441B2 (en) 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
KR100675299B1 (ko) 2006-02-15 2007-01-29 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법
KR100714309B1 (ko) * 2006-02-21 2007-05-02 삼성전자주식회사 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치
US7764540B2 (en) * 2006-03-01 2010-07-27 Renesas Technology Corp. Semiconductor memory device
US7492632B2 (en) 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
WO2007128738A1 (en) * 2006-05-02 2007-11-15 Innovative Silicon Sa Semiconductor memory cell and array using punch-through to program and read same
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7542340B2 (en) 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
US7602001B2 (en) 2006-07-17 2009-10-13 Micron Technology, Inc. Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells
US7772632B2 (en) * 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US7589995B2 (en) * 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
KR100870937B1 (ko) 2006-10-27 2008-12-01 삼성전자주식회사 캐패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치 및 이 장치의 데이터 라이트 및 리드 방법
KR100843706B1 (ko) 2006-11-17 2008-07-04 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 동작 방법
US7675771B2 (en) 2006-11-24 2010-03-09 Samsung Electronics Co., Ltd. Capacitor-less DRAM circuit and method of operating the same
KR20080058798A (ko) 2006-12-22 2008-06-26 삼성전자주식회사 커패시터리스 동적 반도체 메모리 장치 및 이 장치의 동작방법
US8264041B2 (en) * 2007-01-26 2012-09-11 Micron Technology, Inc. Semiconductor device with electrically floating body
WO2009031052A2 (en) 2007-03-29 2009-03-12 Innovative Silicon S.A. Zero-capacitor (floating body) random access memory circuits with polycide word lines and manufacturing methods therefor
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
JP2009032384A (ja) * 2007-06-29 2009-02-12 Toshiba Corp 半導体記憶装置の駆動方法および半導体記憶装置
US7630262B2 (en) * 2007-07-04 2009-12-08 Hynix Semiconductor, Inc. One-transistor type dram
US7733718B2 (en) * 2007-07-04 2010-06-08 Hynix Semiconductor, Inc. One-transistor type DRAM
KR100919573B1 (ko) * 2007-07-04 2009-10-01 주식회사 하이닉스반도체 1-트랜지스터형 디램
WO2009039169A1 (en) 2007-09-17 2009-03-26 Innovative Silicon S.A. Refreshing data of memory cells with electrically floating body transistors
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8349662B2 (en) * 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) * 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
JP2009199675A (ja) 2008-02-22 2009-09-03 Seiko Instruments Inc 不揮発性半導体記憶装置
JP2009205724A (ja) * 2008-02-27 2009-09-10 Toshiba Corp 半導体記憶装置
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
KR20090110494A (ko) 2008-04-18 2009-10-22 삼성전자주식회사 반도체 메모리 장치
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7933140B2 (en) * 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) * 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8223574B2 (en) * 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
JP5005713B2 (ja) * 2009-02-12 2012-08-22 パナソニック株式会社 半導体記憶装置
US8319294B2 (en) * 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
US8710566B2 (en) * 2009-03-04 2014-04-29 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
WO2010114890A1 (en) 2009-03-31 2010-10-07 Innovative Silicon Isi Sa Techniques for providing a semiconductor memory device
KR101080200B1 (ko) * 2009-04-14 2011-11-07 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 리프레쉬 제어 방법
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8498157B2 (en) * 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8537610B2 (en) * 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8199595B2 (en) * 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8310893B2 (en) * 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8576631B2 (en) * 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8411513B2 (en) * 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8369177B2 (en) * 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
CN102812552B (zh) 2010-03-15 2015-11-25 美光科技公司 半导体存储器装置及用于对半导体存储器装置进行偏置的方法
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
JP2012009701A (ja) * 2010-06-25 2012-01-12 Toshiba Corp 不揮発性半導体記憶装置
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
JP6560508B2 (ja) * 2014-03-13 2019-08-14 株式会社半導体エネルギー研究所 半導体装置
US9799385B2 (en) 2014-09-08 2017-10-24 Toshiba Memory Corporation Resistance change memory
CN116665735A (zh) * 2016-09-21 2023-08-29 合肥睿科微电子有限公司 存储装置
TWI772034B (zh) * 2021-05-21 2022-07-21 國立中山大學 記憶體內運算系統

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH023165A (ja) 1988-06-20 1990-01-08 Hitachi Ltd 半導体記憶装置
JPH06176585A (ja) * 1992-12-07 1994-06-24 Fujitsu Ltd 半導体記憶装置
JPH103790A (ja) 1996-06-18 1998-01-06 Mitsubishi Electric Corp 半導体記憶装置
KR100329024B1 (ko) 1998-03-27 2002-03-18 아끼구사 나오유끼 파괴 읽기형 메모리 회로, 이를 위한 리스토어 회로 및 감지 증폭기
US6111778A (en) 1999-05-10 2000-08-29 International Business Machines Corporation Body contacted dynamic memory
KR100313027B1 (ko) * 1999-05-20 2001-11-05 김태진 리프레쉬를 자동수행하는 반도체 메모리 장치
US6188615B1 (en) 1999-10-29 2001-02-13 Hewlett-Packard Company MRAM device including digital sense amplifiers
JP3449354B2 (ja) * 2000-12-15 2003-09-22 セイコーエプソン株式会社 不揮発性メモリトランジスタを有する半導体装置
JP2002237195A (ja) * 2001-02-13 2002-08-23 Mitsubishi Electric Corp 半導体記憶装置
JP4216483B2 (ja) 2001-02-15 2009-01-28 株式会社東芝 半導体メモリ装置
JP2002270704A (ja) * 2001-03-07 2002-09-20 Seiko Epson Corp 不揮発性半導体記憶装置およびその製造方法
KR20030001611A (ko) * 2001-06-25 2003-01-08 주식회사 하이닉스반도체 플래쉬 메모리 장치 및 이를 이용한 프로그램 방법
EP1288955A3 (en) * 2001-08-17 2004-09-22 Kabushiki Kaisha Toshiba Semiconductor memory device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102906819A (zh) * 2010-12-16 2013-01-30 松下电器产业株式会社 半导体存储装置
CN102906819B (zh) * 2010-12-16 2016-01-06 株式会社索思未来 半导体存储装置
CN103366827A (zh) * 2013-06-26 2013-10-23 上海宏力半导体制造有限公司 存储器、通过测试机台对存储器进行测试的方法
CN110942789A (zh) * 2018-09-21 2020-03-31 合肥格易集成电路有限公司 一种灵敏放大器电路及非易失存储器
CN110827868A (zh) * 2019-10-31 2020-02-21 西安紫光国芯半导体有限公司 一种改善灵敏放大器读稳定性的回写电路及方法
CN110827868B (zh) * 2019-10-31 2021-10-22 西安紫光国芯半导体有限公司 一种改善灵敏放大器读稳定性的回写电路及方法

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