TWI239632B - Semiconductor memory device - Google Patents

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TWI239632B
TWI239632B TW093111744A TW93111744A TWI239632B TW I239632 B TWI239632 B TW I239632B TW 093111744 A TW093111744 A TW 093111744A TW 93111744 A TW93111744 A TW 93111744A TW I239632 B TWI239632 B TW I239632B
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Tamio Ikehashi
Takashi Ohsawa
Katsuyuki Fujita
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Toshiba Corp
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Description

1239632 九、發明說明： 【發明所屬之技術領域】 本發明是關於具有於一 S0I基板形成而具有一個電晶體/ 一個單元構造的記憶體單元之一半導體記憶裝置。 【先前技術】 最近為了取代傳統的DRAM，提出一種以更單純的單元 構造來做可動態記憶的半導體記憶體。（參考非專利文獻 1)。其圯憶體單元具有一種於S0I基板所形成的浮動狀態本 體（頻道本體）的電晶體構成。該記憶體單元藉由實體内儲存 過多的多數載子的第一資料狀態（例如資料” 1Π)、實體内釋 放過多的多數載子的第二資料狀態（例如資料"〇π)做二進位 記憶。 該種記憶體單元以下簡稱為”FBC(浮動本體單元，
Floating B〇dy CeU)”，使用FBC的半導體記憶體簡稱為”fbc 記憶體"，該種FBC記憶體不同於一般的DRAM，並沒有使 用電容器，所以其記憶體矩陣的構造很單純，單位單元面 積小’擁有容易高度集積化的長處。 將FBC圮憶體寫入丨”是利用鄰近記憶體單元的汲極的脈 衝離子化。即是給予記憶體單元大量通道電流流過的偏壓 條件，藉由脈衝離子化將多數載子儲存於實體。寫入,，〇，，則 是利用汲極與實體之間的PN接合面予以順向偏壓狀態而將 實體内的多數載子放出到汲極。 本體之載子儲存狀態的不同係以電晶體之臨限值的不同 而呈現。所以藉由給予閘極一種讀出電壓，利用檢測單元 92739.doc 1239632 電流的有無及大小，得以感測資料的，，〇，，，，，1，，。實體過多的 多數載子一旦長時間放置，會藉由源極及沒極之間的ΡΝ接 合面漏掉。因此與DRAM同樣必須在一定的週期實行更新 操作。 為了改善FBC記憶體的特性，提議在記憶體單元的主閘 極之外設置與實體容量相結合的輔助閘極。（參考專利文獻 1及專利文獻2) [專利文獻1] T.Ohsawa et al.5 "Memory Design Using One-Transistor
Gain Cell on SOI-, ISSCC Digest of Technical Papers, PP152-153, 2002 [專利文獻1 ] 2002-246571專利公報 [專利文獻2] 2003-31693專利公報 【發明内容】 [本發明想克服的課題] FBC。己It體為了 *代傳統的DRAM，速度性能必須做到盘
傳統的D_以更快。但是為了抑制脈衝離子化,FBC 記憶體於讀出資料時位元綠μ、、隹 ;^ ^ 70綠位準，必須壓低，以讓大的單 兀電飢通豸目此不易得到高感測敏感度。如果不能有大 的單元電流通過’與記憶體單元較極連接的位元線的 充、放電將十分耗時，導致無法快速讀出。 本發明的目的在提出—括曰+ 種具有一於SOI基板形成而為一 92739.doc 1239632 個電晶體/ 一個單 導體記憶裝置。 元構造的記憶體單 元之可快速讀出的半 [為解決課題而採用之方法] 本發明係有關— 一利用絕緣層與 一記憶單元陣列， 置形成的複數個記 為浮動狀態的本體 半導體記憶裝置，其特徵包含： 下4基板分離的半導體層的元件基板， 具有在上述的元件基板的半導體層所配 憶體單元，各記憶體單元包含有電氣上 的一金氧半導體（MOS)電體構造，並利 用上述本體的夕數載子儲存狀態來記憶資料，以及一感測 放大為電路，用以將上述記憶體陣列所選擇記憶體單元之 資料唄出並將之儲存於貧料閂鎖，及將該讀出的資料傳輸 到-輸出電路並同時進行寫回至上述選擇的記憶體單元。 【實施方式】 以下請參考附圖以說明本發明的實施態樣。 百先利用本發明的實施態樣來說明FBC記憶體的記憶體 陣列的構造。圖7為該記憶體陣列的平面圖，圖8、圖9及圖 10分別顯示圖7的Ι-Γ，Π-ΙΓ，ΙΠ_ΙΠ，的剖面圖。 Ν+型層11於ρ型矽基板1〇的表面被形成，其表面覆蓋於 矽氧化膜等之絕緣層12。藉由上述步驟而於該絕緣層12上 幵y成由與基板1 〇分離的活性層所構成之ρ型石夕層1 3。在該 SOI基板的矽層13之上形成閘電極15、^^型源極16a、汲極擴 散層16b，由具有浮動本體的N通道金氧電晶體所做成的記 憶體單元MC因而構成。 石夕層1 3與其後形成的位元線（bl) 1 9相同，被圖樣化 92739.doc 1239632 (Pattternmg)成複數條之條狀（stripe)，並且在周圍填入層間 絕緣膜14。鄰接複數記憶體單元的源極擴散層16a、汲極擴 散層16b可被共有般的配置排列於上述條狀配線的矽層 · 13。閘極電極15跨過並列於位元線（]81〇19交叉方向的複數 · 記憶體單元MC形成連續圖樣，因而成為字線Wl。記憶體 單元的源極擴散層16a與平行於字線的源線（SL)21相連 接。單元矩陣上被覆盍層間絕緣膜1 7，其上被配置位元線 19。位元線19通過接觸插塞（contact plug)18與各記憶體 的汲極擴散層16b相連接。 _ 於絕緣膜12、14中，如同位於各位元線19之間的空間 (space)，多晶矽支柱20被埋入絕緣膜12 , 14之中。支柱2〇 貫穿絕緣膜12，其下端與N+型矽層11相接觸，其上端位於 絕緣膜14内’與各記憶體單元MC的本體下端相結合。該支 柱20可擔任控制記憶體本體電位的辅助閘極。例如，通過 石夕層11而給予支柱20負電壓，即可長時間維持記憶體單元 MC的本體之電洞（hole)儲存狀態（資料”丨，，狀態）。 0 如此一來就可以獲得如圖7所示將記憶體單元Mc排列為 矩陣（Matrix)的記憶體陣列。由於使用一個電晶體構成記懷 體單元MC，所以單位單元面積就如同圖7虛線所示一樣的 小，因而可實現高度積集化。 _ 接下來請參照圖12〜15以說明FBC記憶體操作原理。源極 · 線（SL)平時係於恆久接地電位GND。欲寫入資料”丨，，之時， 可給予選擇字線及選擇位元線被選擇的記憶體在5極管領 域（電流飽和領域）的操作電壓。例如圖12所示，給予選擇字 92739.doc 1239632 線WL1.5伏特、選擇位元線bL15伏特。並將5極管領域的 通道電流流過被選擇的記憶體。此時汲極附近將產生脈衝 離子化。脈衝離子化之結果所產生多數載子的電洞（h〇le) 往本體下方移動、儲存。資料”丨”就是這個本體儲存過多的 電洞（hole)的狀態。 欲寫入資料”0”之時，可使用記憶體單元的汲極與本體之 間的接合面PN的順向偏壓電流。例如如圖13所示，給予選 擇子線WL1.5伏特，給予選擇位元線bl-Ι伏特。藉此，被 選擇的記憶體單元的本體的電洞就會經由具有順向偏壓的 PN接合面，而自位元線BL漏出。得到的結果就是於本體沒 有過剩電洞，也就是資料”〇”的狀態。 寫入資料後，藉由字線WL的保持電壓為負（例如_丨·5伏 特）、位元線電壓為零，就可維持資料不變。要讀出資料時， 可利用在不使記憶體單元發生脈衝離子的開啟狀態予以順 向偏壓，並檢查單元電流來執行。例如如圖14所示，給予 ^擇子線1.5伏特，選擇字元線BL 〇·2伏特，於是記憶體單 元將處於三極管操作領域（線型領域）的開啟狀態。依據資料 ’’0”、ΠΓ’，不同本體電洞的儲存狀態，因負向電壓不同，記 憶體單元的臨限值也有所不同。於是記憶體單元的電流特 性^如同圖15所示，資料有τ、Μ，，的分別，藉由檢測兩者 之單儿電流的差值Mds來判別，，〇，，或”丨，，。 貝出 > 料時利用不引起脈衝離子化的線形領域，可防止 選擇記憶單元的資料被破壞。保持字線WL於-1.5伏特、位 一 ’含L·於〇伏特，非選擇記憶單元的資料就不會被破壞。 92739.doc -10- 1239632 上述的操作說明是關於FBC記憶體的基本寫入與讀出的 操作。但是本實施方式的主要目的是快速讀出。為了達成 目的，實際的資料讀取使用如下之設計··（1)比起上述的基 本讀取操作條件，適用更容易產生脈衝離子化的偏壓條 件而且（ii)快速寫回讀取資料。後面將詳細說明這個讀取 操作。 因16顯示利用本實施方式iFBC記憶體的晶片（chip)l〇〇 的構造。圮憶體單元陣列丨〇丨是在每個複數的位元線範圍内 5又置單το單位（unit)所構成。使用位元線選擇器1〇2選擇各 單元單位的位元線BL。因為FBC記憶體是用來取代 DRAM，所以它與DRAM同樣，使用行址閘門（c〇iumn address strobe)/CAS及列址閘門（row address str〇be)/RAS 的 控制來實行位址多重化。由列址暫存器1〇6取出列址訊號， 藉由前置解碼器1〇7供應給列址解碼器1〇5。列址解碼器1〇5 依照列址訊號選擇記憶體陣列1〇1的字線WL。由行址暫存 态108取出仃址訊號，以供應給位元線選擇器1〇2而選擇位 元線。 由位元線選擇器102選出的位元線BL與感測放大器電路 103連接。感測放大器1〇3透過轉送電路1〇4選擇與讀出資料 線Q，/Q或U人資料❹連接。寫人f料由資料輸入塾片 (Pad)Dln，經由輸人暫存㈣9提供給寫人資料線D。寫入 f料線D的資料藉由感測放大器電路103,給予位元線選擇 姦102所選擇的位元線机。讀出資料則是藉由資料線Q，/Q， 透過輸出電路輸出到資料輸出墊片D〇ut。輸出電路由輸出 92739.doc 1239632 暫存器110及晶片外驅動器111組成。 在記憶體晶片1 〇〇之中，除了上述的裝置之外還設計有產 生各種控制訊號的控制器1 12及產生各種内部電虔的電壓 產生電路113。 接著說明本實施方式的FBC記憶體在感測電路方面具體 的構造，請參照圖1。感測放大電路103，含有··-感測節點 Ν1，可轉送單元陣列101的位元線的讀出之資料，以及-操 作放大器41，可放大被給予參考電壓VSAR的參考節點 之間的電壓差。感測節點Ν1藉由箝位電路44及位元線選擇 器102與單元陣列1〇1的位元線BL連接。感測節點m藉由與 二極體（diode)連接的負荷PMOS電晶體MP1及藉由用以使 感測放大器致能的PMOS電晶體MP3而與電源端子Vcc連 接。也可使用電阻元件取代負荷PMOS電晶體MP1。給予參 考節點N2的參考電壓VSAR是感測節點N1得到資料，,ι，，或 ”〇"的讀出電壓的中間電壓值，並且藉由參考電壓產生電路 1 2 0產生。 為了設定讀出時給予選擇記憶體單元的汲極的電壓值及 將位元線BL的電壓箝位，箝位電路44含有在使用感測節點 N1及位元線選擇器1〇2的節點N〇之間插入箝位用 電晶體MN1，及用以控制位元線電壓回歸的電晶體“川的 之閘極操作放大器42。操作放大器42的參考輸入端子被給 予參考電壓VBLR，用以將讀出時位元線BL的電壓設定為 VBLR 〇 操作放大器41的輸出節點N11與可以保持讀出資料及寫 92739.doc -12- 1239632 入資料的資料閂鎖43相連接。用以輸出讀出資料的轉送電 路l〇4a含有由資料閂鎖43兩個節點NU及N12控制閘極的 NMOS電晶體MN3及MN4、上述電晶體的汲極、以及插入資 料線Q，/Q之間的NMOS電晶體MN5及MN6。在輸出讀出資料 的時候NMOS電晶體MN5及MN6會利用控制訊號Rcs驅動 閘極而成開啟狀態。 插入於寫入用資料線D及位元線選擇器1〇2的節點1^〇之 間的NMOS電晶體MN7組成了能夠將寫入資料傳送到單元 陣列的傳送電路104b。寫入資料經由該1^旭〇3電晶體及經由 可將箝位電路44旁路的寫入資料傳送線46而傳送到直接位 元線選擇器102的節點N0。但是在本實施方式之中，寫入資 料會藉由NMOS電晶體MN2暫時儲存在資料閂鎖43。 因此，連接於資料閂鎖43的節點Nil及寫入資料傳送線46 之間的NMOS電晶體MN2組成可將寫入資料傳送到單元陣 列101的寫入資料傳送用傳送電路1〇4c。在本實施方式之 中，該傳送電路1 〇4c用以將資料閂鎖43内的讀出資料寫回 單元陣列10 1的選擇單元。 感測放大器電路103的參考電壓VSar必須在讀出資料 1 ”之時可於感測節點N i得到的電壓之中間值。因此， 本實施方式使用了在參考電壓產生電路12〇中寫入資料i，， 的參考單元RMC1及寫入資料，，〇”的參考單元RMC〇兩者。使 用上述兩個參考單元rMC1&RMC0的單元電路仞及^產生 參考電壓產生電路120的參考電壓VSAR。 參考單元RMC1及RMC0的構造與記憶體單元MC相同，也 92739.doc -13- 1239632 被字線WL同時驅動。參考單元RMC1及RMCO連接各自的參 考位元線RBL1及RBL0,並透過開關電路102a及虛擬箝位電 路44a而與參考節點N2連接。開關電路102a為了與資料讀出 時同時開啟驅動的兩個參考位元線RBL1及RBLO共同連接 至節點N2，而含有虛擬選擇器閘極功能的傳送閘極SW1 a 及 SWOa 〇 開關電路102a另含有可將"Γ’、”0”的參考資料寫入參考單 元RMC1及RMC0的傳送閘極SWlb及SWOb。也就是說該傳 送閘極SWlb及SWOb分別與用以寫入參考資料時，提供位 元線電壓1.5V及-IV的電源線Vdl及VdO相連接。 虛擬箝位電路44a因在讀出時需箝位參考位元線RBL1及 RBL0之電壓，故具有與箝位電路44相同的構造。與兩個二 極體連接的負荷PMOS電晶體MP2a及MP2b在參考節點N2 相連接。該負荷PMOS電晶體MP2a及MP2b與負荷PMOS電 晶體MP 1的大小相同’具有相同的電流驅動能力。使用一 個具有感測節點N1側之負荷PMOS電晶體MP1的兩倍電流 驅動能力的負荷PMOS電晶體，取代兩個負荷PMOS電晶體 MP2a及MP2b也可以。 使用上述的參考電壓產生電路102可讓兩個參考單元 RMC 1及RMC0的單元電流累加後除以2的電流，流過負荷 PMOS電晶體MP2a及MP2b。也就是說在單元陣列101的一 個記憶體單元被選擇之時，讓對應資料’’ 1π或的單元電流 Icelll或Icell2流過。此時參考電壓產生電路120會同時選擇 參考單元RMC1及RMC0，並讓單元電流II及10流過該兩個 92739.doc -14- 1239632 麥考單兀。使用上述的單元電流11及10，可讓（ιι + ι〇)/2的 電流，流過與參考節點N2連接的負荷電晶體Mp2a& MP2b。參考節點N2藉此得到資料π丨，，及”〇，，的讀出電壓的中 間值的參考電壓VSAR。 接下來說明本實行方式的FBC記憶體資料讀出時的操 •乍首先。兒a月相兄要，本實行方式’第一，讀出時位元線電 壓（即及極電壓）比過去的方法要高。因為如果增加位元線電 壓’單元電流也會增加，並可提高位元線充、放電的速度。 2因為感測節點的電壓振幅加大，感測靈敏度也會提高。 -方面讀出時的位元線電壓增加，可能引起脈衝離子化， 並且破壞貧料"〇"。但是位元線電壓如果比寫入"1"時的電壓 (大约1 ·5 V)要低，則可抑制脈衝離子化的電洞產生量，可 確保一次讀出資料時不破壞資料。 即使能夠確保-次讀出資料時，資料不被破壞，但是如 果讀出動作重複許多次，資料仍會被破壞。本實施方式為 了對應此問顥，坌- 一 θ 一，母二人負料讀出後都會執行寫入操作。 : 圖i 7所不，使用比過去的讀出操作的位元線電壓 元線電壓Vb來進行讀出操作_ρΐ)，接著把該讀 出貝：寫回⑼⑽。使用上述的讀出設計。 但疋因為只有” 〇丨，咨 ^t ,、 、厂5貝出操作可能受到干擾，所以只在 資料時做寫回資料操作即可。寫入"〇，，資料必須把單
2 ’及極側的PN接合面順向偏壓，讓本體的電洞 而，可做到比寫入資斜 U 本體，更短的窝“ 子化造成電洞儲存於 時間。而且本實行方式在讀出時的汲極 92739.doc 1239632 電壓比過去的方半I古 次罟呵，可以壓低寫入，，丨”時 減少讀出期間產生的帝、πΑΑ ”而的電壓、 座生的包洞的量，也可減少 成的臨界值偏差。 貝才十〇日可造 口此，本寫回時間比過去的方法& @ 時間要短。上沭的奋γ + 乃忐的寫回 这的貝仃方式的讀出程序如圖18所示 日守間加上宫]g主认▲士 貝ffi …$間的碩出循環時間（cycle tlme)比過去的& 出時間要短。 、云的項 接者具體說明本實行方式在讀出時的位元 定方法。 t vb的设 圖19表示資料H，於讀出時，單元電流⑽ 電壓（汲極電壓）Vb之間的關係。如圖19所示，單元電= 性依據位元線電壓Vbl，可分成A、B、c三個領域。在領域 A中位元線電壓Vbl低得幾乎不會引起脈衝離子化。使用之 :範圍的位元線電壓的話，即使在資料更新前，重複讀： 早70資料操作也不會破壞資料。習用中這種電壓曾被 使用。 心 在領域B中，位元線電壓比領域A要高。於該領_中可 以引起某些程度之脈衝離子化’其單元電流比領域八要大。 而且資料，，丨，，'”〇，，的單元電流差AIb比領域A的要大。但 是，脈衝離子化導致的電洞產生量比寫入資料”1”時要少。 因此，雖然單次的讀出操作中不會破壞資料”〇|，，但是在更 新循環内做複數次讀出操作的話，會破壞資料”〇"。
在領域C中，位元線電壓的範圍比領域B要高，脈衝離子 化的電洞產生量也比領域B要大。因& 一次的讀出操作就會 破壞資料”0”。單元電流及資料” p、”〇”的電流差與領域B 92739.doc -16- 1239632 大致相同。 本實施方式中使用領域β的位元線電壓vBL。使用該位元 線電壓可讓資料”1”、”0”的單元電流差變大，導致感測靈敏 度提高，說明如下。讀出時字線電壓為VWL而單元的臨限值 為Vth時，單元電流Icell的關係式如下。 [關係式1 ]
Icell= ^(Vwl~ Vth-Vbl/2) VBL Θ為定數。如果單元資料為” 1 ”、”〇，，時資料的臨界值各為 Vthl、VthG，則這兩種情況的單元電流差關係是如下。 [關係式2]
△Icell= /3(Vth〇- Vthi)VBL 由關係式2可得知，讀出時位元線電壓Vbl越高，則單元 電k差△ I c e 11就越大’感測靈敏度也會更高。 接下來如圖19所示，將領域a、b、c範圍的位元線電壓 用Va、Vb、Vc表示。本實施方式使用％或％以下的位元線 電壓。該位元線電壓Vb由下列方式決定。 如圖20，讀出時單元資料存放到資料閂鎖所需時間設為 tR，維持讀出狀態而自資料被破壞至無法讀出的最長時間 设為tD，位元線電壓則是vBL。則tR的關係式如下。 [關係式3 ] y BL/ ~r CBL*位元線容量’△vBLm是資料感測所需要的位元線, 壓振幅，t offset則是讀出時間中感測時間以外的部分（字; 電壓遷移及輸出資料等等）。tR會隨著單元電流增1 = j 92739.doc -17- 1239632 短。雖秋I ; $ + , …、早疋電流、線形領域（3極管領域）會隨著位元線電 ^ "T* ^ 曰问 W大，但是到達飽和領域（5極管領域）之時，位元 線電壓依存性會消失。因此，即使位元線電壓增高，h仍 不會小於一值。 一方面，在維持讀出狀態，”〇”資料的臨界值將會變化， 田’交化達到不能與，，1 ’’資料區別的最大時間設為tD。臨界值 如果做一種程度的位移，則感測放大電路將會決定該資料 是否無法判別。該臨界值得位移量標示為Δν^Ο。”〇”資料 的臨界值電壓偏移到ΔναΟ所需時間為tD，該時間則是由脈 衝離子化形成的電洞產生量決定。脈衝離子化在單元電晶 體進入飽和領域之時會變得明顯。進入飽和領域後，電洞 產生量也會隨著位元線電壓增加而增多。 以上如圖20所示，。及tD的曲線在一點相交。根據該實行 方式，為了不在一次讀出之中就破壞資料，必須使用。不 超過tD的位元線電壓範圍。也就是說，tR&t〇的曲線交叉點 的位元線電壓VBL，將成為該實行方法的讀出位元線電壓的 上限值Vb。tD於更新循環之後變成tRF的位元線電壓va就是 過去方法讀出時的位元線電壓。 其次，即刻使用圖1所示的感測放大器電路說明讀出操 作。圖4顯示讀出時主要訊號的操作波形。讀出操作如上 述，分為步驟1 STEP 1、步驟2 STEP2兩個步驟。第一步驟 STEP1，藉由感測放大致能化訊號SAEN、SAENn，各自的 ，，H”、，，L”及Μ鎖訊號LTC調整為”H”，將感測放大電路103 致能化。由字線WL及位元線BL所選出的單元的資料，藉由 92739.doc ' 18* 1239632 位το線選擇器1G2及箝位電路44傳送到感測節點m。 此時參考電壓產生電路120、開關電路心内的傳送閘極 sw〇a、swl^開啟，SWOb、swlb被關閉。藉此，參考單 元RMC1、rMC〇的資料同時被讀出，並且將參考電壓vs錢 給予感測放大電路1()3的參考節點N2。由感測節點m得到 的讀出電壓與參考節電们的參考電壓VSAR相比較，藉此決 ㈣作放大114丨的輸出V，H”或是” L”。讀出請被儲存在 資料問鎖43。 籍位電路4 4在讀出㈣被Ή的參考電壓V B L R被設定 為VBLR=Vb。也就是說選擇單元的位元線電壓由％來操 控。參考電壓產生電路側也同樣，虛擬箝位電路仏被給予 參考電壓VBLR= Vb，連接單元職丨及讀㈣參考線電 壓也是由Vb來操控。 第二步驟STEP2 ’在讀出資料的輸出操作的同時也執行 寫回細作。也就是說讀出傳送電路1〇4a的控制訊號會 .支成Η ,貧料閂鎖43讀出的資料經由資料線傳送，透 過輸出暫存器輸出到晶片外部。同時寫人電路傳送電路 104c的控制訊號SA〇N與控制訊號rcs—起變成"η”，資料 問鎖43的㈣透過料電路肢料料轉列，執^寫 回操作。具體來說，讀出資料為"Γ，、"〇"的時候，資料節點 叫各自為”L"(例如_1V)、，,H"(例如ΐ5ν)。該資料門叫 之節點NU的電壓傳送到選擇單元線，執行資料”丨"、的 寫入操作。（參考圖12及圖13) 較佳者為資料寫回的時間（也就是SA〇N =，,H”的時間“ ^ 92739.doc 1239632 貝出貝料輸出的化間（也就是rcs :"『的時間）要短，而 且比圖5所示的通常資料更新操作的寫回時間r 2要短。該 理由如下所示。資料更新可以防止”1”資料單元的電洞儲存 量減少所造成的資料消失而為必要者。因此，在每隔一定 的週期内必須充分執行寫回操作。相較於此，本實行方式 、寫α “作中士σ果増加讀出條件的速度導致"資料的臨 界值偏移能夠被修正的話就充分可行。而且該實行的方式 在續出貧料為”1”的時候’第二步驟STEp2&會執行寫回操 作。但是讀出資料Μ，，時不會受到干擾，所以不需要與更新 時的寫回時間一樣長。 第:步驟STEP2之時，參考單元獄卜魏⑶寫回操作 同守進行此時，開關電路1 02a與控制訊號同步，傳送 1極^w〇b、swib被開啟，傳送閘極SWQa、請“被關閉， 參考單元RMC1、RMCG各自執行，，丨"、，，G，，之寫回。寫回操 乍之時參考位元線RBL被給予的電壓丨·5ν、_丨v ,由專用 的電源線Vdl、VdO供應。 以上所示’有同時將"卜"〇"資料寫入單元RMc卜職^ =功能及同時將參考單元RMC1、RMC0做同時更新的功 I而且參考單SRMC1、RMCG的更新操作可以與通常單 :MC的更新操作同時進行。因此，可以縮短更新操作所需 日"·間。也就是說，圖1所示，如果不實行上述的第二步驟讀 出的縮短讀出時間的方法’使用開關電路咖縮短更新時 間的方式仍有意義。 其次說明資料寫入操作。由晶片外部提供的寫入資料透 92739.doc -20- 1239632 過寫入用貧料線D ,在經過傳送電路1〇4b、i〇4c暫時載入咸 測放大器電路103的閃鎖電路43。該寫入資料經過傳送電路 104c、再經由傳送線46、位元線選擇器1〇2傳送到位元線 BL。被傳送到位元線]81^的電壓與資料，，丨，，及資料，，〇”對廡方 別是1·5 V及-1 v(參考圖12及13)。但是寫入資料可以不從 閂鎖電路43載入，而從資料線D傳送到單元陣列並進行寫入 操作也可以。 寫入參考單元RMC1、RMC0時，可以將丨.5 v、_丨v的電 源線Vdl、VdO的電壓可藉由開關電路102&同時傳送到參考 位元線RBL1、RBL0。 根據以上說明，讀出時步驟STEP1的位元線電壓設定比 過去南’讀出後瞬間的資料寫入的步驟STEP2，本實行方 式使用包含此兩步驟的程序。藉此，達到縮短FBc記憶體 讀出時間的目的。而且使用高位元線電壓讓感測靈敏度增 加0 說明幾個其他感測放大器電路的構造例子。在圖丨之中， 為了將”1”、”0”寫入參考單元MC1、MC〇，準備有提供固定 的内部電源電壓Vdl、VdO。相對的圖2之中，為了各自寫 入參考單元RMC1、RMC0，配置有連接外部端子的寫入用 資料線DR 1、DR0，除此之外都與圖j相同。 如果準備有上述的資料線DR1、DR0，則由選擇出晶片外 部的資料供給DR1、DR0，就可以變更參考單元rmci、 RMC0的資料。例如，不將參考單元RMC1、rmc〇的資料 1 〇固疋，而可以在母次更新循環中將資料改變。這是 92739.doc 21 1239632 為了防止連續寫入”丨，’之時所造成的單元電晶體劣化。而且 在測忒工私中，可以自由選擇參考單元1、⑶的寫 入資料而更增加了測試工程的柔軟性。 圖3顯示幾個其他的感測放大器電路1〇3的構造例子。在 圖1及圖2的感放放大電路之令，由控制訊號sa〇n控制的傳 达电路1 04c用在貧料寫入及讀出時的寫回操作。因此，在 讀出資料”1”的時候也進行寫回操作。如上述說明，與其說 缺點在於寫回資料"丨”並非必要操作，不如說在於做出'無意 義的位元線充、放電操作會不利於壓低電力消費。 圖3中的感測放大器電路1〇3針對上述缺點做了改善。於 寫入資料傳送電路104c:之外，具備_個專門給讀出資料τ 之時使用的寫回電路45。寫回電路45由連接寫人資料傳送 線46的NMOS電晶體MN8及應9的串聯電路構成。雇⑴電 晶體MN9的源極與帶有寫入”〇"用位元線電壓乂4的—π電源 線相連接，而閘極則是被寫回用的控制訊號WB驅動。NM〇s 電晶體MN8的閘極被資料閂鎖43的節點Nu驅動。 使用圖3感測器放大電路1〇3之時的資料讀出操作波形如 圖6所示。第一步驟STEP1與圖4相同。第二步驟STEp2的寫 回資料並不用將控制訊號SA〇N變為，，H"，而是將寫回控制 訊號WB變為” H”。步驟STEP1讀出資料為，,〇，，之時，資=閃 鎖43的節點N12為” H”。因此此時，寫回電路45的_仍電 晶體MN8、MN9—起被開啟，_lv傳送到位元線。藉此執行 ”〇·’資料的寫入操作。在步驟STEP1的讀出資料為，，”之時# NMOS電晶體MN8將維持關閉，寫回操作不會被執行。此時 92739.doc -22- 1239632 位元線笔壓的範圍為，單元資料可以維持不變。 較佳者為控制訊號WB變為”H"的寫回時間r i比讀出資 料輸出用的控制訊號RCS=”H”的時間要短，比圖$所示的 更新的寫回時間Γ 2要短，這與使用圖丨、圖2的感測放大器 電路的情況相同。 本毛明並不揭限於上述之實施方式。例如雖然於上述實 施方式中，記憶體單元以NMOS構造為例予以說明，但是改 用PMOS電晶體構造也可以。在PM〇s構造的電晶體單元的 情況下’將各電路元件的PM〇S電晶體、nm〇S電晶體顛 倒’同時將電壓關係的實行方式顛倒也可以。 要不超脫這個概念的範圍’其他發明要應用這個發明 也可以。 發明的功效 本發明含有SOI基板所形成的一個電晶體/一個單元構造 的一圮憶體單元，可以提供快速讀出功能的一半導體記憶 裝置。 【圖式簡單說明】 圖1顯示利用本發明的實施方式的FBC記憶體的感測放 大器電路的構造。 圖2顯示部分感測放大器電路其他例的構成。 圖3顯示部分感測放大器電路其他例的構成。 圖4說明圖1的感測放大器電路的讀出操作所形成的波形 圖。 圖5說明更新操作的波形圖。 92739.doc -23- 1239632 圖6說明圖3的感測放大器 圖。 兒路的頃出操作所形成的波形 圖7顯示記憶體陣列的佈局。 圖8圖7的Ι-Γ的斷面圖。 圖9圖7的ΙΙ-ΙΓ的斷面圖。 圖10圖7的ΙΙΙ-ΙΙΓ的斷面圖。 圖11記憶體陣列的等值電路。 圖12顯示記憶體單元寫入資料，，丨，，的原理。 圖13顯示記憶體單元寫入資料” 〇，，的原理。 圖14顯不記憶體單元的讀出操作的原理。 圖15顯示記憶體單元的電流特性。 圖16顯示§己憶體晶片構造的圖。 圖π顯示實施方式的讀出操作的程序的圖。 圖18顯示實施方式與習用例的讀出循環時間的比較圖。 圖19顯示單元電流的位元線依存性。 圖20顯示單元所需要的讀出時間及資料被破壞為止的時 間的位元線電壓依存性。 【主要元件符號說明】 10 z夕基板 11 N+型層 12 絕緣層 13 P型矽層 14 層間絕緣膜 15 閘電極（字線） 92739.doc -24- 1239632 16a 源極 16b 汲極 17 層間絕緣膜 18 接點 19 位元線 20 N+多晶矽支柱 21 源極線 41 操作放大器 42 操作放大器 43 資料閂鎖 44 箝位電路 44a 虛擬箝位迴路 45 寫回迴路 46 寫入資料傳送線 100 記憶體晶片 101 記憶體陣列 102 位元線選擇器 102a 開關電路 103 感測放大器 104a 傳送電路 104b 傳送電路 104c 傳送電路 104d 傳送電路 105 低階解碼器
92739.doc -25- 1239632 106 低階位址暫存器 107 前置解碼器 108 行址暫存器 109 資料輸入暫存器 110 資料輸出暫存器 111 晶片外驅動益 112 控制器 113 電壓產生迴路 120 參考電壓產生電武 MC 記憶體單位 MP1 負荷PMOS電晶體 MP2a 負荷PMOS電晶體 MP2b 負荷PMOS電晶體 N1 感測節點 N2 參考節點 92739.doc 26-

Claims (1)

1239632 十、申請專利範圍： 1. 一種半導體記憶裝置，复 /、符徵在於該裝置包含： 元件基板其具有利用絕緣層與下部基板分離的半 導體層的， 一記憶單元陣列，I t 〃有在上述的元件基板的半導體層 所配置形成的複數個記憶體單元，各記憶體單元包含有 ’予動狀悲本體的-金氧半導體（M〇s)電晶體構造，並利用 上述本體的多數載子健存狀態來記憶資料，以及 -《放大㈣路’用以將上述記憶體陣列所選擇記 憶體單元之資料讀出並將之儲存於資料問鎖，並將該讀 出的資料傳輸到-輸出電路與同時進行寫回上述選㈣ 記憶體單元。 2. 3. 如申請專利範圍第！項之半導體記憶裝置，其中利用上述 感測放大器電路讀取上述選擇記憶體單元的操作係為施 加旎使選擇記憶體單元開啟的閘極電壓及汲極電壓 測出單元電流，而該沒極電壓係設^於高於第—及極= 壓且低於第二汲極電壓之值，該第一汲極電壓即 與上述記憶體陣列的資料更新週期相同時間的讀、匕 也不會破壞資料，該第二汲極電壓做出—次 = 就會破壞資料。 ^時 如申請專利範圍第2項之半導體記憶裝置，其中难 、 圮憶體單元時的汲極電壓被設定在一電 上述 ^ # I祀園内，' 圍為上述記憶體單元讀出至儲存於上述資 Μ巳 時間不超過維持上述選擇記憶體於 所而要 狀怨時至資料姑 92739.doc 1239632 破壞的時間。 4·範圍第1項的半導體記憶裝置，其_利用上述 …上述選擇記憶體單元的操作 常的寫入時間要短。 乍守間比通 5. 如申請專利範圍第丨 n隱裝置，其中利用上述 感測放大電路寫回上述 — 、擇°己心體早π的操作時間比資 枓更新訏的寫回時間要短。 6. 如申請專利範圍第1項的半導體記憶裝置，其中包含一第 一傳輸電路，用以將於利 用上述感测放大電路的資料閂 鎖處項出的資料傳輸至上述的輸出電路，以及一第二傳 :電路’為將於上述資料問鎖所讀出的資料寫回上述記 t體陣列的選擇纪情許r $ 擇己體早兀’而具有與前述第-傳輸電 路同時開啟之時間。 和冤 7. 如申請專利範圍第6項的半導體記憶裝置，其中上述的第 二傳輸電路於通常的寫人操作及資料更《作時，可用 於將上述資料閃鎖保存的資料傳輸至上述的記憶體陣 列。 8. 如申請專利範圍第7項的半導體記憶裝置，其中寫回上述 選擇記憶體單元時，第二傳輸電路的開啟期㈣比通常 寫入時及 料更新操作時的開啟期間要短。 9. 如申請專利範圍第i項的半導體記憶裝置，其中上述感測 放大電路具有一寫回電路，用以將上述資料閃鎖處讀出 的育料，僅在二進位資料中之資料被讀出而受到干擾 時，才將之寫回上述選擇記憶體單元的寫回電路。 92739.doc 1239632 1〇·如申請求專利範圍第9項的半導體記憶裝置，1中上述的 =:Γ 一第一電晶體’其係串聯於-可傳輸寫入 ::至上述記憶體陣列的位元線之傳輸線與-寫回用電 極，以及第一電晶體，用以利用寫 :間’並由上述細鎖-側的資料節點控制間 閘極。 回的控制信號控制 η_π:求專利範圍第1項的半導體記憶裝置1中上述的 感測放大器電路包含·· 一運算放大器，i 一方之7 '、万之輸入端子可做為傳輸單元資 料之感測節點，而另一方輪 、 万之翰入知子可做為給予表 壓之參考節點， ^ -上述資料問鎖，其與上述運算放大器的輸出端子相 連接並且可以保持讀出資料， 一與上述感測節點相連接的第—電流源負荷，以及 ★ 一參考電壓產生電路，由與上述參考節點相連接的— 第二電流源負荷所構成，並用以產生上述參考電屋。 1 2·如申靖求專利範圍第丨丨項的半導體記憶裝置，其中上述 參考電壓產生電路包含： ^ 一第1參考早儿及一第2參考單元，分別與一第丨參考位 疋線與一第2參考位元線相連接並且被寫入不同的泉 資料， > 一開關電路，該電路包含^、第2、第3及第4傳輸問 極，該第1與第2傳輸閘極可在讀出時連接上述第丨與第2 參考位7L線與上述參考節點，該第3與第4閘極可在寫入 92739.doc 1239632 日^各自提供第1與第2參考位元線不同的電壓以便用於寫 入參考資料，而且上述第2電流源負荷有上述第丨電流源 負荷的兩倍電流驅動能力。 13.如申請求專利範圍第12項的半導體記憶裝置，其中當寫 回上述選擇記憶體單元的同時，參考資料會寫入上述第丄 及第2參考單元。 14·如申請求專利範圍第12項的半導體記憶裝置，其中包含 一第1及一第2電源線，經由上述第3第4傳送閘極而各自 /、上述第1及第2參考位元線相連接，並提供不同的電壓 用以寫入上述參考資料。 如申請求專利範圍第12項的半導體記憶裝置，其中具有 一第1及一第2資料線，經由上述第3第4傳送閘極而各自 與上述第1及第2參考位元線相連接，並可用於將參考資 料寫入上述第1及第2參考單元。 1 6 ·如申凊求專利範圍第丨項的半導體記憶裝置，其中上述感 測放大器電路具有一箝位電路，用以讀出時將連接於上 述感測節點之上述記憶體矩陣的位元線的電壓予以箝 位，上述參考電壓產生電路具有一虛擬箝位電路，該虛 擬箝位電路位在上述參考節點與上述開關電路之間，在 讀出時可將連接於上述參考節點之上述第丨及第2參考位 元線的電壓予以箝位。 92739.doc
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