WO2007099623A1 - 半導体記憶装置 - Google Patents

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WO2007099623A1
WO2007099623A1 PCT/JP2006/303874 JP2006303874W WO2007099623A1 WO 2007099623 A1 WO2007099623 A1 WO 2007099623A1 JP 2006303874 W JP2006303874 W JP 2006303874W WO 2007099623 A1 WO2007099623 A1 WO 2007099623A1
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transistor
bit
line
potential
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PCT/JP2006/303874
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Inventor
Fukashi Morishita
Kazutami Arimoto
Original Assignee
Renesas Technology Corp.
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    • G11C2211/4016—Memory devices with silicon-on-insulator cells

Definitions

  • the present invention relates to a semiconductor memory device, and more particularly to a dynamic memory capable of random access.
  • Non-Patent Document 1 a memory called a twin transistor random access memory (TT RAM) disclosed in Non-Patent Document 1 has been proposed.
  • TT RAM twin transistor random access memory
  • Non-Patent Document 1 IEEE2005 CUSTOM INTEGRATED CIRCUITS CONFERENCE pp43 5-438, ⁇ Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI ". Fukashi Morishita et al. [0009] As shown in Non-Patent Document 1, in TTRAM, one memory cell is configured by a structure in which a storage transistor having a storage node and an access transistor are connected in series. Data storage is realized by changing the state of the floating substrate potential, and a capacitor is not required for data storage.
  • TTRAM Capacitorless Twin-Transistor Random Access Memory
  • the storage transistor uses the body region below the channel formation region as a storage node, in which holes are accumulated (the threshold of the storage transistor! /, The value voltage is low !, the state) and , Holes are accumulated, and data (1) and data (0) are stored by creating a state (a threshold! /, A state where the value voltage is high), respectively.
  • the state in which no holes are accumulated in the storage node is created by the storage node being lowered from a high level to a low level by gate coupling (capacitive coupling generated between the gate and the body).
  • a state in which holes are accumulated in the node is created by increasing the potential of the storage node by gate coupling.
  • TTRAM when the power supply voltage is lowered, the amount of stored charge may be reduced and an operation margin may not be obtained. In order to make it possible to achieve both power consumption, some technical measure is required.
  • the present invention was made to solve the above-described problems, and even when the miniaturization of the transistor progresses, there is no problem in writing data.
  • TTRAM and dynamic voltage and frequency The purpose is to provide a TTRAM that can be controlled.
  • a first aspect of the semiconductor memory device is a plurality of memories arranged in a matrix.
  • a memory array section having a cell, a charge line, a word line, and a bit line, and each of the plurality of memory cells includes an access transistor and a storage transistor connected in series between the bit line and a power supply potential.
  • a gate of the storage transistor is connected to the charge line
  • a gate of the access transistor is connected to the first line
  • the storage transistor and the access transistor are electrically isolated from other adjacent memory cells.
  • a semiconductor memory device that stores binary data by setting the level to a high level or a low level, wherein the word line and the bit line are operated in parallel while the storage transistor is turned off.
  • the charge line and the word line are increased by the leakage current flowing from the connection node toward the body region. And controls the potential state of the bit line.
  • the period until the storage transistor is turned on by simultaneously activating the word line and the bit line while the storage transistor is turned off.
  • the potential state of the charge line, word line, and bit line is controlled so that the potential of the body region is increased by the leakage current that flows toward the body region, so that the potential of the body region can be achieved only by gate coupling.
  • the charge can be accumulated efficiently, and the amount of charge corresponding to the writing of the data “1” can be obtained reliably.
  • a second aspect of the semiconductor memory device includes a memory array section having a plurality of memory cells, charge lines, word lines, and bit lines arranged in a matrix, and the plurality of memory cells Each has an access transistor and a storage transistor connected in series between the bit line and a power supply potential, the gate of the storage transistor being on the charge line and the gate of the access transistor being the same.
  • the storage transistor and the access transistor are electrically isolated from other adjacent memory cells, and the access transistor is turned on. By switching the potential of the connection node between the storage transistor and the access transistor to a constant potential or a floating state by the switch, the potential of the body region of the storage transistor is set to a high level or a low level.
  • the bit line is disposed so as to be paired with a first bit line and a second bit line, and the plurality of memory cells are the access memory.
  • Second reference potential applying means for applying a reference potential to the bit line, and the semiconductor memory device applies to the charge line, the word line, and the control lines of the first and second reference potential applying means.
  • Program the signal combination to use the memory cells as 1-bit 2-cell memory cells that store 1-bit information in 2 memory cells, or to store 1-bit information in 1 memory cell Provided with a program unit used as a 1-bit 1-cell memory cell.
  • the memory array can be used as a 1-bit 2-cell memory cell, or as a 1-bit 1-cell memory cell, so that the memory array can be used as a configurable unified memory. it can.
  • FIG. 1 is an equivalent circuit diagram of a memory cell that is a structural unit of TTRAM.
  • FIG. 2 is a circuit diagram showing a part of a memory array of TTRAM.
  • FIG. 3 is a cross-sectional view showing the structure of a TTRAM memory cell.
  • FIG. 4 is an equivalent circuit diagram showing the capacitance in each part of the memory cell MC of TTRAM.
  • FIG. 5 is a diagram showing the relationship between the gate voltage and drain current of a MOS transistor.
  • FIG. 6 is a timing chart illustrating a data write operation using a GIDL current in the TTRAM according to the first embodiment of the present invention.
  • FIG. 7 is a block diagram showing an overall configuration of a semiconductor memory device according to the present invention.
  • FIG. 9 is a timing chart for explaining a data read operation from the memory array according to the second embodiment of the present invention.
  • FIG. 10 is a plan view showing an example of a configuration of a gate body directly connected transistor.
  • FIG. 11 is a cross-sectional view showing an example of the configuration of a gate directly connected transistor.
  • FIG. 12 is a plan view showing another example of the configuration of the gate body directly coupled transistor.
  • FIG. 13 is a cross-sectional view showing another example of the configuration of the gate directly connected transistor.
  • FIG. 15 is a timing chart for explaining a data read operation from the memory array according to the third embodiment of the present invention.
  • FIG. 17 is a timing chart for explaining a data read operation from the memory array according to the fourth embodiment of the present invention.
  • FIG. 18 is a diagram showing changes over time in retained data in a 1-bit 1-cell TTRAM.
  • FIG. 19 is a diagram showing a change with time of retained data in a 1-bit 2-cell TTRAM. 20] A circuit diagram showing a configuration of a memory array according to a fifth embodiment of the present invention.
  • FIG. 25 is a diagram showing a connection relationship between a memory cell unit and a program unit.
  • FIG. 26 is a diagram showing a configuration example of a program unit.
  • FIG. 27 is a diagram showing an output corresponding to an input in a program unit.
  • FIG. 28 is a diagram showing an output with respect to an input in a program unit.
  • FIG. 29 is a top view showing an example of a planar layout of a semiconductor memory device.
  • FIG. 30 is a top view showing an example of a planar layout of a semiconductor memory device.
  • FIG. 31 is a top view showing an example of a planar layout of a semiconductor memory device.
  • FIG. 32 is a circuit diagram showing a part of the memory array of TTRAM.
  • FIG. 33 is a cross-sectional view showing a cross-sectional structure of a semiconductor memory device.
  • FIG. 34 is a sectional view showing a sectional structure of a semiconductor memory device.
  • FIG. 35 is a sectional view showing a sectional structure of a semiconductor memory device.
  • FIG. 1 is a diagram showing an equivalent circuit of a memory cell MC that is a constituent unit of TTRAM.
  • the memory cell MC has a structure in which a storage transistor STr having a storage node SN, an access transistor ATr, and a force node PN (connection node) are connected in series.
  • a word line WL is connected to the gate of the access transistor ATr, and a bit line BL is connected to the source.
  • the storage transistor STr has a gate connected to the charge line CL, a drain connected to the source line SL, and the source line SL supplied with the power supply potential VDD.
  • the memory cell MC is composed of an N-channel MOS transistor (NMOS transistor) and is configured with a force P-channel MOS transistor (PMOS transistor). Needless to say. In that case, storage node S
  • N will store electrons.
  • FIG. 2 is a circuit diagram showing a part of a configuration example of a memory cell array in which the memory cells MC shown in FIG. 1 are arranged in a matrix.
  • the memory cell array extends along the row direction, and alternately A plurality of charge lines CL and a plurality of word lines WL arranged in parallel and a plurality of bit lines BL and a plurality extending in the column (Column) direction and arranged alternately in parallel Has a source line SL.
  • the charge line CL and the word line WL are shared by the plurality of memory cells MC arranged in the row direction, and the bit line BL and the source line SL are shared by the plurality of memory cells MC arranged in the column direction.
  • Memory cells MC are arranged at the intersections of the charge line CL and the word line WL and the bit line BL and the source line SL.
  • FIG. 3 shows a cross-sectional structure of the memory cell MC.
  • a memory cell MC is formed on an SOI substrate 14 in which a silicon substrate 11, a buried oxide film 12 and a silicon layer 13 (SOI layer) are laminated in this order.
  • the storage transistor STr has impurity diffusion regions 22 and 24 containing a relatively high concentration (N +) of N-type impurities, a gate oxide film 18 and a gate electrode 19.
  • the impurity diffusion regions 22 and 24 are formed so that the upper surface force of the silicon layer 13 reaches the upper surface of the buried oxide film 12, and the gate electrode 19 is formed on the silicon layer 13 between them. It is disposed through a chemical film 18.
  • the silicon layer 13 between the impurity diffusion regions 22 and 24 becomes a region called a body region, and the surface thereof becomes a channel region 23a.
  • the body region contains P-type impurities at a relatively low concentration (P—)!
  • the body region below the channel region 23a becomes the charge storage region 23b, that is, the storage node SN shown in FIG.
  • the impurity diffusion region 22 corresponds to the node PN shown in FIG. 1, corresponds to the impurity diffusion region 24 force S source, is electrically connected to the source line SL, and the gate electrode 19 is connected to the gate line GL. Is electrically connected.
  • the memory cell MC is surrounded by the element isolation insulating film 15, and the element isolation insulating film 15 is formed so that the upper surface force of the silicon layer 13 reaches the upper surface of the buried oxide film 12.
  • Each memory cell MC is electrically isolated from other adjacent memory cells MC.
  • Such an element isolation insulating film 15 is called a complete isolation insulating film. Therefore, the body region of the storage transistor STr is electrically isolated by the element isolation insulating film 15 and other adjacent memory cells MC force, and is in a floating state. The body region in the floating state constitutes the charge storage region 23b.
  • the storage transistor STr has a state where holes are accumulated in the charge accumulation region 23b (a state where the threshold voltage of the storage transistor STr is low) and a state where no holes are accumulated (the threshold voltage is high). Data "1" and data "0", respectively.
  • the access transistor ATr has impurity diffusion regions 20 and 22 containing a N-type impurity at a relatively high concentration (N +), a gate oxide film 16 and a gate electrode 17.
  • the impurity diffusion regions 20 and 22 are formed so that the upper surface force of the silicon layer 13 reaches the upper surface of the buried oxide film 12, and the gate electrode 17 is formed on the silicon layer 13 between them. It is disposed through a chemical film 16.
  • the silicon layer 13 between the impurity diffusion regions 22 and 24 becomes a region called a body region, and the surface thereof becomes a channel region 21.
  • the body region contains P-type impurities at a relatively low concentration (P—)!
  • the impurity diffusion region 20 is electrically connected to the bit line BL, and the gate electrode 17 is electrically connected to the word line WL.
  • the access transistor ATr in addition to the capacitance Cg generated between the gate and the body, the capacitance Cs generated between the body and the silicon substrate 11 (FIG. 3), the body And a parasitic capacitance Cdl generated between the impurity diffusion region 22 (FIG. 3) and a parasitic capacitance Cd2 generated between the body and the impurity diffusion region 24 (FIG. 3).
  • the access transistor ATr has a similar capacitance, but the description is omitted.
  • the potential of the storage node SN is raised and lowered to control the accumulation and discharge of holes at the storage node SN. ing.
  • the parasitic capacitances Cdl and Cd2 work to inhibit the coupling of the capacitance Cg, but if the capacitance Cg is sufficiently large compared to the parasitic capacitances Cdl and Cd2, the effect of the parasitic capacitances Cdl and Cd2
  • MOS transistors tend to be smaller and capacitance Cg tends to be smaller.
  • the ratio of the parasitic capacitance Cdl (also Cd2 is the same) of the MOS transistor in the current generation semiconductor device called 130 nm node to the capacitance Cg is called 65 nm node.
  • the next-generation semiconductor device is expected to decrease, and the effective gate capacitance is expected to decrease.
  • GIDL Gate Induced Drain Leakage
  • the GIDL current is a leakage current that flows toward the body region due to the high electric field applied to the end of the drain region under the gate electrode when the transistor is off.
  • FIG. 5 shows the relationship between the gate voltage (gate-source voltage) Vgs (V) and the drain current Id (A) so that the gate potential is positive with respect to the source potential.
  • V gate-source voltage
  • Id drain current
  • A— 2 1. Write operation of data “0”
  • the potential of the storage node SN that has dropped to OV is a force that shows a slight increase due to the inflow of holes by GIDL.
  • the access transistor is in the on state. Since the charge flows out to the bit line BL via the access transistor, the potential of the storage node SN does not rise above a certain level.
  • the charge line CL is raised from a low potential to a high potential while the bit line BL is maintained at a low potential.
  • the access transistor ATr is on and the node PN is kept at a low potential.
  • the low potential force of the charge line CL is also increased to a high potential.
  • the holes supplied from the source line SL to the storage node SN are accumulated in the storage node SN without being discharged to the bit line BL, and a data “1” state is created. Further, as shown in FIG. 6 (e), the potential of the node PN in the floating state is increased to the first high potential in conjunction with the increase of the potential of the storage node SN.
  • the potentials of the word line WL and the bit line BL are simultaneously increased and the potential of the charge line CL is increased.
  • holes can be accumulated more efficiently than when the potential of the storage node SN is increased only by gate coupling to accumulate holes. Thus, an amount of charge corresponding to writing of data “1” can be obtained with certainty.
  • FIG. 7 is a block diagram showing the overall configuration of the semiconductor memory device 1000 according to the present invention.
  • the semiconductor memory device 1000 receives an external address signal AD given from the outside to the memory cell section composed of the memory array 1 and a plurality of memory cells in the memory array 1. Writes data in response to an address decoder 2 for selecting a predetermined memory cell, a memory control circuit 3 for controlling a sense amplifier circuit section attached to the memory cell section, and external input data IN given from the outside. A write driver 4 to be performed and a delay timing generation circuit 7 that adjusts the timing of signals applied to the word line WL, the bit line BL, and the charge line CL are provided. Note that FIG. 7 shows only the configuration related to the present invention, and the actual semiconductor memory device has more configurations, and thus the description of the force is omitted.
  • the delay timing generation circuit 7 includes a plurality of inverters connected in series.
  • the delay timing generation circuit 7 receives an external command signal such as a write instruction signal WRITE or a read instruction signal READ, and outputs a signal from any inverter output.
  • the signal supply timing is adjusted depending on whether it is extracted.
  • a signal for deactivating the word line WL and the bit line BL (in the figure, WL , BL ⁇ ) is obtained from the output of the inverter at the subsequent stage from the inverter that has taken out the signal that activates the word line WL and the bit line BL, thereby obtaining a signal delayed by the number of inverters.
  • the number of inverters is set so that the time during which the word line WL and the bit line BL are active matches the delay time by the inverter.
  • the charge line CL is deactivated at the timing when the word line WL and the bit line BL are activated, so that the word line WL and the bit line BL are activated.
  • Inverter charge line from which the input signal is taken out A signal (denoted as CLI in the figure) that inactivates CL is taken out, and the word line WL and bit line BL are activated for a predetermined time.
  • the signal that activates the charge line CL (shown as CL ⁇ in the figure) is the inverter that extracts the signal that activates the word line WL and the bit line BL. Take out from the output of the inverter in the latter stage.
  • a signal for activating / deactivating the word line WL and the charge line CL is given to the address decoder 2, and a signal for activating / deactivating the bit line BL is given to the memory control circuit 3. It is done.
  • FIG. 8 shows the configuration of the memory array 1A according to the second embodiment.
  • the memory array 1A includes a memory cell portion including a plurality of TTRAM type memory cells, a sense amplifier circuit portion that amplifies the potentials of the bit lines BL and ZBL, and an initial potential of the bit lines BL and / BL. It includes a precharge section for setting and an IO gate section for inputting / outputting data of bit lines BL and ZBL.
  • the memory cell portion has a normal cell used for reading and writing data and a dummy cell for supplying a reference current at the time of reading.
  • FIG. 8 shows a configuration having a dummy cell DCO for supplying a reference current to the bit line BL and a dummy cell DC 1 for supplying a reference current to the bit line / BL.
  • Is composed of body-fixed transistors BTrl and BTr2 connected in series between the power supply line VDD and the bit line ZBL, and the body-fixed transistors BTrl and BTr2 connected in series between the power supply line VDD and the bit line ZBL. Consists of BTr2!
  • the body-fixed transistor is a MOS transistor whose body region potential is fixed to the source potential.
  • the body-fixed transistor B Trl connected to the power supply line VDD corresponds to the storage transistor, and the bit line
  • the body fixed transistor BTr2 connected to BL (ZBL) corresponds to the access transistor.
  • the body-fixed transistors BTrl and BTr2 of the dummy cell DCO have gates thereof.
  • the dummy charge line DCLO and the dummy word line DWLO are connected to each other, and the dummy charge line DCL1 and the dummy word line DWL1 are connected to the gates of the body fixing transistors BTrl and BTr2 of the dummy cell DC1, respectively.
  • the dummy cells DCO and DC1 are controlled to operate in a complementary manner. For example, when even-numbered word lines (WLO, WL2,... Are selected, odd-numbered dummy cells DC1 are selected and odd-numbered When the numbered word line (WL1, WL3, ⁇ is selected, the even numbered dummy cell DCO is selected.
  • FIG. 8 shows a configuration in which normal cells NCO and NC2 are connected to the bit line BL, and normal cells NC1 and NC3 are connected to the bit line ZBL. Needless to say, more normal cells are connected to the bit lines BL and ZBL.
  • the normal cells NCO to NC3 have the same configuration as the memory cell MC described with reference to FIG. 1, and the storage transistor STr connected to the power supply line VDD and the access connected to the bit line BL (ZBL). A transistor ATr.
  • the word line WLO and the charge line CLO are connected to the gates of the storage transistor STr and the access transistor ATr of the normal cell NCO, respectively.
  • the gates of the storage transistor STr and the access transistor ATr of the normal cell NC1 The word line WL1 and the charge line CL1 are connected to each other, and the storage transistor STr and the access transistor ATr of the normal cell NC2 are connected to the word line WL2 and the charge line CL2, respectively.
  • a word line WL3 and a charge line CL3 are connected to the gates of the access transistors ATr, respectively.
  • the sense amplifier circuit is a so-called cross-coupled circuit in which two inverters are cross-connected. That is, it has a PMOS transistor Q3 and an NMOS transistor Q4 connected in series constituting the inverter, and a PMOS transistor Q5 and an NMOS transistor Q6 connected in series constituting the inverter, and the PMOS transistor Q3 and the NMOS transistor Q4 Is connected to the bit line BL and the connection
  • the node is configured to be connected to the gates of a PMOS transistor Q5 and an NMOS transistor Q6.
  • the connection node between the PMOS transistor Q5 and the NMOS transistor Q6 is connected to the bit line ZBL, and the gates of the PMOS transistor Q3 and the NMOS transistor Q4 are connected to the connection node. .
  • NMOS transistors Q4 and Q6 use gate-body directly connected transistors.
  • the transistor can be reliably turned on even at a low gate voltage. For example, even when the initial precharge voltage (VPR) is at the ground potential (GND precharge), it is difficult to turn on the transistor. Does not occur, and malfunction can be prevented.
  • VPR initial precharge voltage
  • GND precharge ground potential
  • the PMOS transistors Q3 and Q5 are commonly connected to the PMOS transistor Q1, and are configured to be supplied with the bit line drive voltage VBL (here, 1Z2VDD) via the PMOS transistor Q1.
  • VBL bit line drive voltage
  • a sense amplifier active line / SOP is connected to the gate of the PMOS transistor Q1.
  • NMOS transistors Q4 and Q6 are commonly connected to the NMOS transistor Q2 and can be grounded via the NMOS transistor Q2.
  • the sense amplifier active line SON is connected to the gate of the NMOS transistor Q2.
  • the precharge portion includes NMOS transistors Q7 and Q8 that are connected in series between the bit lines BL and ZBL.
  • a precharge voltage VPC is applied to the connection node between the NMOS transistors Q7 and Q8, and the gates of the NMOS transistors Q7 and Q8 are connected to the precharge signal line BLP.
  • the IO gate part is composed of NMOS transistors Q9 and Q10 each having one main electrode connected to the bit lines BL and ZBL.
  • the other main electrode of each of the NMOS transistors Q9 and Q10 has an input / output line.
  • IO and ZIO are connected, and the column selection line CSL is connected to the gates of the NMOS transistors Q9 and Q10.
  • both the bit lines BL and ZBL have the initial precharge voltage. Initialized to VPR (OV).
  • the amplification operation is performed by the sense amplifier circuit unit.
  • the dummy cell selected complementarily to the memory cell is always in the potential state of 1Z2VDD.
  • the bit line potential is raised at a corresponding speed.
  • the potential of the bit line BL connected to the normal cell NCO increases at a speed corresponding to the potential state of the data “1”, that is, the potential VDD.
  • the bit line ZBL to which the complementary dummy cell DC1 is connected rises at a speed corresponding to the potential state of 1 / 2VDD, and at time T1, there is a clear potential difference with the bit line BL. Arise.
  • bit line BL to which the normal cell NCO is connected is at a speed corresponding to the potential state of the data "0", that is, OV.
  • the bit line ZBL connected to the dummy cell DC1 selected in a complementary manner rises at a speed corresponding to the potential state of 1Z2VDD, and the potential at the time T1 is the bit line / BL Is higher. Then, using this as a boundary, the power of the bit line BL The potential starts to decrease, and the potential of the bit line ZBL further increases.
  • column select line CSL is activated for a certain period of time, and data is input to input / output lines IO and / IO. Are read and transmitted.
  • dummy cells DCO and DC 1 are connected to bit lines BL and ZBL, respectively, and any one of the normal cells connected to bit line BL is selected.
  • the dummy cell DC1 is selected in a complementary manner, and if any of the normal cells connected to the bit line ZBL is selected, the dummy cell DCO is selected in a complementary manner, so that the bit line BL Since the configuration in which the potential difference between and / BL is clearly obtained is adopted, it is possible to prevent malfunctions in the sense operation in the sense amplifier circuit section.
  • the gate body directly connected transistor is used as the NMOS transistor, so that the NMOS transistor can be reliably turned on even at a low gate voltage.
  • a TTRAM memory cell which is a capacitorless memory, stable operation is possible even if the amount of stored charge is reduced when the power supply voltage is lowered to operate at a lower frequency to reduce the total power consumption when high speed operation is not required. Operation can be ensured.
  • FIG. 10 An example of the configuration of a gate-body directly connected transistor will be described with reference to FIGS. 10 and 11.
  • FIG. 10 An example of the configuration of a gate-body directly connected transistor will be described with reference to FIGS. 10 and 11.
  • FIG. 10 is a diagram showing a planar layout of the gate-body directly-connected transistor GBT1, in which the gate electrode GT and the gate wiring GW are arranged so as to form a T shape with respect to the gate electrode GT. .
  • FIG. 11 is a cross-sectional view showing the configuration of the cross-section in the direction of the arrows along line AA shown in FIG. As shown in FIG.
  • the gate body coupled transistor GBT1 is disposed on an SOI substrate 14 in which a silicon substrate 11, an embedded oxide film 12 and a silicon layer 13 (SOI layer) are stacked in this order.
  • a gate electrode GT is disposed on a body region BD containing a type impurity at a relatively low concentration (P—) via a gate oxide film GX.
  • Body region BD and body contact region BC are formed from the upper surface of silicon layer 13 to the upper surface of buried oxide film 12, and body contact region BC is in contact with the side surface of body region BD. ing.
  • the body region BD and the body contact region BC are electrically connected. If the body contact region BC is electrically connected to the gate electrode GT, the potential of the body region BD is set to the gate electrode GT. Can be the same as the potential.
  • a contact portion CH1 provided so as to reach the body contact region BC through the interlayer insulating film IF covering the gate body directly connected transistor GBT1 and the interlayer insulating film IF are penetrated.
  • the contact part CH2 provided to reach the gate wiring GW via the wiring layer WR provided on the interlayer insulating film IF the potential of the body region BD is the same as the potential of the gate electrode GT. I have to.
  • the gate body directly coupled transistor GBT1 is surrounded by the element isolation insulating film 15 so that the upper surface force of the silicon layer 13 reaches the upper surface of the buried oxide film 12 as well.
  • the other MOS transistors are electrically isolated from each other.
  • the element isolation insulating film 15 is also provided under the gate wiring GW between the body contact region BC and the source / drain region SD, and the body contact region BC and the source / drain region SD are electrically isolated. Yes.
  • Fig. 12 is a diagram showing a planar layout of the gate-body directly-coupled transistor GBT2, in which a contact layer CT extending outwardly on one end of the gate electrode in the gate width direction is arranged. It is installed.
  • N-type impurities are compared to the outer sides of both sides of the gate electrode GT in the gate length direction.
  • a relatively high concentration (N +) source / drain region SD is provided.
  • FIG. 13 is a cross-sectional view showing the configuration of the cross-section in the arrow direction along line BB shown in FIG.
  • the gate body coupled transistor GBT2 is disposed on the SOI substrate 14, and the gate oxide film G is formed on the body region BD containing P-type impurities at a relatively low concentration (P—).
  • a gate electrode GT is disposed through X.
  • a partial element isolation insulating film 151 is disposed on the surface of the SOI layer 13 outside the one end of the gate electrode GT in the gate width direction.
  • the subelement isolation insulating film 151 has a predetermined thickness of S between the bottom and the buried oxide film 12.
  • a trench is formed in the surface of the SOI layer 13 so that the OI layer 13 remains, and an insulator is embedded in the trench, and a P-type impurity is relatively placed under the partial element isolation insulating film 151.
  • the contact layer CT in which the force on the gate electrode GT extends over the partial element isolation insulating film 151 is also filled in the opening OP penetrating the partial element isolation insulating film 151, and the well region 131 It becomes the composition which touches.
  • the potential of the body region BD becomes the same as the potential of the gate electrode GT via the well region 131 and the contact layer CT.
  • a contact portion CH is provided so as to reach the contact layer CT through the interlayer insulating film IF that covers the gate directly connected transistor GBT2, and the contact portion CH is formed as an interlayer insulating film.
  • a predetermined potential By connecting to the wiring layer WR disposed on the IF, a predetermined potential (gate signal) can be applied to the gate electrode GT.
  • the periphery of the gate body directly connected transistor GBT2 is surrounded by the element isolation insulating film 15 except for the region where the partial element isolation insulating film 151 is disposed, and is electrically connected to other MOS transistors. Be separated!
  • Body-fixed transistor B constituting dummy cells DCO and DC1 shown in FIG.
  • Trl and BTr2 can also be configured by electrically connecting the body region to a desired portion via the body contact region, similarly to the gate body direct-coupled transistor GBT1 shown in FIGS. Like the gate body direct connection transistor GBT2 shown in 12 and 13, the body region is electrically connected to the desired portion through the well region under the partial element isolation insulating film.
  • the source is not the gate but the desired part.
  • FIG. 14 shows the configuration of the memory array 1B according to the third embodiment.
  • the memory array 1B is the same as the memory array 1A described with reference to FIG. 8 except for the memory cell portion.
  • the same components as those in the memory array 1A are denoted by the same reference numerals and are duplicated. Description is omitted.
  • the memory cell section has a normal cell used for reading and writing data and a dummy transistor for supplying a reference current at the time of reading.
  • FIG. 14 in place of the dummy cells DCO and DC1 of the memory array 1A shown in FIG. 8, a dummy transistor DTO that supplies a reference current to the bit line BL and a dummy transistor that supplies a reference current to the bit line ZBL A configuration with DT1 is shown.
  • the source of the dummy transistor DTO is connected to the reference voltage line VREF, the drain is connected to the bit line BL, and the dummy word line DWLO is connected to the gate.
  • the dummy transistor DT1 has a source connected to the reference voltage line VREF, a drain connected to the bit line / BL, and a gate connected to the dummy word line DWL1.
  • the voltage on the reference voltage line VREF is set to the voltage between the respective bit line voltages when data “0” is read and data “1” is read when the sense amplifier activation signal SON is activated
  • the voltage is supplied by a dedicated power circuit.
  • the number of MOS transistors required to supply the reference current is half that when dummy cells are used, and the memory cell area efficiency in the memory array can be increased. it can.
  • both the bit lines BL and / BL are initially pre- Initialized to charge voltage VPR (OV).
  • the dummy transistor selected complementarily to the memory cell is turned on at the same time as the reference voltage line VREF is turned on. Increase the potential of the bit line to a potential approximately equal to the potential.
  • the potential of the bit line BL connected to the normal cell NCO increases at a speed corresponding to the potential state of the data "1", that is, the potential VDD.
  • the bit line / BL to which the dummy transistor DT1 selected in a complementary manner is connected is rapidly increased in potential to almost equal to the potential of the reference voltage line VREF, and the bit line at time T1. A clear potential difference occurs with BL.
  • bit line BL to which the normal cell NCO is connected is at a speed corresponding to the potential state of the data "0", that is, OV.
  • the bit line / BL to which the dummy transistor DT1 that is selected in a complementary manner is connected rises rapidly and rises to a potential approximately equal to the potential of the reference voltage line VREF.
  • the potential at time T1 is higher on the bit line / BL. Then, at this point, the bit line BL potential starts to decrease, and the bit line BL The potential of ZBL will increase further.
  • the column selection line CSL is activated for a certain period of time, and data is input to the input / output lines IO and / IO. Are read and transmitted.
  • dummy transistors DTO and DT1 are connected to the bit lines BL and ZBL, respectively, and one of the normal cells connected to the bit line BL is selected.
  • the dummy cell transistor DT1 is selected complementarily, and if any of the normal cells connected to the bit line ZBL is selected, the dummy transistor DTO is selected complementarily. Since the configuration in which the potential difference between the bit lines BL and / BL is clearly obtained is adopted, it is possible to prevent a malfunction from occurring in the sense operation in the sense amplifier circuit section.
  • the number of MOS transistors required to supply the reference current can be half that of using a dummy cell. Cell area efficiency can be increased
  • FIG. 16 shows the configuration of the memory array 1C according to the fourth embodiment.
  • the memory array 1C is configured to correspond to the 1-bit 2-cell system in which the memory cell portion stores 1-bit information in two memory cells, and the 1-bit described with reference to FIG. This is different from the memory array 1A having the memory cell portion corresponding to the one-cell system.
  • the other configurations are the same as those of the memory array 1A described with reference to FIG. 8, and the same configurations as those of the memory array 1A are denoted by the same reference numerals, and redundant description is omitted.
  • normal cells are connected to bit lines BL and ZBL so as to form a pair with a common word line and charge line.
  • each access transistor ATr is commonly connected to the word line WLO
  • each storage transistor STr is connected to the charge line. Commonly connected to CLO.
  • the normal cell NC11 connected between the power supply line VDD and the bit line BL and the normal cell NC12 connected between the power supply line VDD and the bit line ZBL are connected to the access transistor ATr.
  • the word line WL1 are commonly connected to the word line WL1
  • the respective storage transistors STr are commonly connected to the charge line CL1.
  • the normal cell NC21 connected between the power supply line VDD and the bit line BL and the normal cell NC22 connected between the power supply line VDD and the bit line ZBL are connected to the access transistors ATr. Are commonly connected to the word line WL2, and the respective storage transistors STr are commonly connected to the charge line CL2.
  • the paired memory cells are controlled to operate simultaneously. For example, when the word line WLO is selected, the normal cells NC01 and NC02 respond to the charges held in the respective storage transistors STr. The applied potential is applied to bit lines BL and ZBL, respectively.
  • the opposite memory data (complementary data) is applied to the pair of memory cells when data is written, and a clear potential difference is generated between the bit lines BL and ZBL.
  • normal cells NC01, NC11 and NC21 are connected to the bit line BL
  • normal cells NC02, NC12 and NC22 are connected to the bit line ZBL.
  • bit lines BL and ZBL have more normal cells connected.
  • both the bit lines BL and / BL are initialized. Initialized to charge voltage VPR (OV).
  • VPR charge voltage
  • bit line BL to which the normal cell NC01 is connected has a speed corresponding to the potential state of the data “0”, that is, OV.
  • the bit line ZBL to which the normal cell NC02 selected at the same time is connected rises in the potential state of the data "1", that is, at a speed corresponding to the potential VDD.
  • T1 Is higher on the bit line / BL.
  • the potential of the bit line BL starts to decrease, and the potential of the bit line / BL further increases.
  • column select line CSL is activated for a certain period of time, and data is input / output lines IO and / IO. Are read and transmitted.
  • the memory cell portion of the memory array 1C has a 1-bit 2-cell system, and complementary data is given to the paired memory cells when data is written.
  • control is performed so that data is simultaneously read from the paired memory cells, so that the potential state when data "1" is read and the data "0" are read between the bit lines. Since only the potential difference corresponding to the potential state is generated, the potential difference between the bit lines can be increased by a factor of about 2 compared to the 1-bit 1-cell configuration.
  • FIGS. 18 and 19 the horizontal axis represents time, and the vertical axis represents the voltage value corresponding to the amount of charge of retained data in the TTRAM memory cell. This shows the case of "and data" L ". 18 shows the change over time in the 1-bit 1-cell system, and FIG. 19 shows the change over time in the 1-bit 2-cell system.
  • the 1-bit 1-cell method requires a reference potential VREF (in this case, 1 / 2VDD), and the charge amount of the low-potential side data (data "L”) and the reference potential If the difference from VREF is smaller than the sensitivity SS of the sense amplifier, data cannot be read. The time until this is reached is the reading limit.
  • VREF in this case, 1 / 2VDD
  • the storage transistors that make up the TTRAM memory cell (when configured as an NMOS transistor) specify the data of "1" or "0" based on the charge amount of holes accumulated in the storage node. In the case of data “0”, no charge is accumulated in the storage node. However, over time, the source line SL force is also increased through the PN junction. As holes flow in, holes must be discharged periodically, which is a refresh operation.
  • the time until this refresh operation is required corresponds to the read limit time.
  • the increase in the charge amount of the reference potential VREF and the low-potential side data It is prescribed by.
  • the reference potential VREF is not required, and the read limits are low potential side data (data “L”) and high potential side data (data “L”).
  • FIG. 20 shows the configuration of the memory array 1D according to the fifth embodiment.
  • the memory array 1D shown in FIG. 20 has a feature in the sense amplifier circuit section, and the configuration of the memory cell section may adopt the same 1-bit 1-cell system as the memory array 1A described with reference to FIG. In addition, the same 1-bit 2-cell system as the memory array 1C described with reference to FIG. Other configurations are the same as those of the memory array 1A described with reference to FIG. 8, and the same configurations as those of the memory array 1A are denoted by the same reference numerals, and redundant description is omitted.
  • the sense amplifier circuit portion of the memory array 1D includes a restore sense amplifier circuit and a read sense amplifier circuit.
  • the read sense amplifier circuit is connected in series between the bit line BL and the ground, and connected in series between the NMOS transistor Q11 and the NMOS transistor Q12, and between the bit line / BL and the ground.
  • NMOS transistor Q13 and NMOS transistor Q14, and the gates of NMOS transistor Q11 and NMOS transistor Q13 are connected to bit lines ZBL and BL, respectively.
  • a read activation line Read (providing a read activation signal Read) is connected to the gates of the NMOS transistors Q12 and Q14.
  • gate-body directly connected transistors are used for the NMOS transistors Q11 and Q13.
  • the gate line potential is low.
  • the minimum period during which amplification by the body directly connected transistor is necessary that is, the sense amplifier activation signals SON and ZS0P are Only during the period from when activation is activated until the potential difference between the bit lines BL becomes constant, the read activation signal is supplied from the read activation line READ and the read sense amplifier circuit is driven.
  • VPR initial precharge voltage
  • GND precharge ground potential
  • the read activation signal is stopped to perform an amplification operation by the restore sense amplifier circuit.
  • the gate-body directly-connected transistor has a large amount of reactive current, such as leakage current, that can surely turn on even with a low gate voltage, and it is not desirable to use it for a long time, but by adopting the above configuration, The time when the gate body direct connection transistor is on is limited, It is possible to improve the power efficiency by limiting the current flowing in the sense amplifier circuit to the minimum necessary.
  • the read activation signal Read can be created by AND processing with, for example, the sense amplifier activation signal SON based on the read instruction signal READ (FIG. 7) given from the outside.
  • the restore sense amplifier circuit has substantially the same configuration as the sense amplifier circuit of the memory array 1A shown in FIG. 9, and is a gate-body directly connected transistor of the sense amplifier circuit of the memory array 1A. Instead of the NMOS transistors Q4 and Q6, the normal NMOS transistors Q41 and Q61 are used.
  • restore sense amplifier circuit is also used for refresh operation of memory cells and data rewrite.
  • the sense amplifier circuit unit is configured by the restore sense amplifier circuit and the read sense amplifier circuit, and when reading data, the gate body directly coupled transistor Since the sensing is performed using the read sense amplifier circuit only during the minimum period in which amplification by (1) is required, the current flowing in the sense amplifier circuit section can be limited to the minimum necessary to improve the power efficiency.
  • FIG. 21 shows the configuration of the memory array 1E according to the sixth embodiment.
  • the memory array 1E shown in FIG. 21 has a feature in the sense amplifier circuit part, and the configuration of the memory cell part may adopt the same 1-bit 1-cell system as the memory array 1A described with reference to FIG. Since the 1-bit 2-cell system same as the memory array 1C described with reference to FIG. 16 may be adopted, the illustration is omitted. Other configurations are the same as those of the memory array 1A described with reference to FIG. 8, and the same configurations as those of the memory array 1A are denoted by the same reference numerals, and redundant description is omitted.
  • the sense amplifier circuit portion of the memory array 1E includes a restore sense amplifier circuit and a read sense amplifier circuit.
  • the read sense amplifier circuit is an NMOS transistor connected between the bit line BL and the ground. It has a transistor Q21 and an NMOS transistor Q22 connected in series between the bit line / BL and ground.
  • the read active line Read (giving a read active signal Read) is connected to the gates of the NMOS transistor Q21 and the NMOS transistor Q22, and the body region of the NMOS transistor Q21 is connected to the bit line ZBL.
  • the body region of the NMOS transistor Q22 is connected to the bit line BL.
  • restore sense amplifier circuit has the same configuration as the restore sense amplifier circuit of memory array 1D shown in FIG.
  • the read sense amplifier circuit performs the following operation when reading data.
  • bit line ZBL is easily pulled to the ground potential.
  • the ZBL potential further decreases.
  • the body potential of the NMOS transistor Q21 also decreases, making it difficult to turn on, and the potential of the bit line BL increases.
  • FIG. 22 shows the configuration of the memory array 1F according to the seventh embodiment.
  • the memory array 1F shown in FIG. 22 has a feature in the sense amplifier circuit portion, and the configuration of the memory cell portion may adopt the same 1-bit 1-cell system as the memory array 1A described with reference to FIG.
  • the same 1-bit 2-cell method as the memory array 1C described with reference to FIG. 16 may be adopted. Therefore, illustration is abbreviate
  • Other configurations are the same as those of the memory array 1A described with reference to FIG. 8, and the same configurations as those of the memory array 1A are denoted by the same reference numerals, and redundant description is omitted.
  • the sense amplifier circuit portion of the memory array 1F includes a restore sense amplifier circuit and a read sense amplifier circuit.
  • the read sense amplifier circuit includes an NMOS transistor Q21 connected between the bit line BL and the ground, and an NMOS transistor Q22 connected in series between the bit line / BL and the ground. And an NMOS transistor Q15 inserted in the bit line BL and an NMOS transistor Q16 inserted in the bit line / BL.
  • the read active line Read (giving a read active signal Read) is connected to the gates of the NMOS transistor Q21 and the NMOS transistor Q22, and the body region of the NMOS transistor Q21 is connected to the bit line ZBL.
  • the body region of the NMOS transistor Q22 is connected to the bit line BL.
  • the body region of the NMOS transistor Q21 is connected to the bit line ZBL to which the source of the NMOS transistor Q16 is connected.
  • the body region of the NMOS transistor Q22 is connected to the NMOS transistor Q15.
  • the bit line BL on the side to which the source is connected.
  • a write activation line Write (providing a write activation signal Write) is connected to the gates of the NMOS transistors Q15 and Q16.
  • the restore sense amplifier circuit has the same configuration as the restore sense amplifier circuit of memory array 1D shown in FIG.
  • the read sense amplifier circuit is basically the same in operation when reading data as the read sense amplifier circuit of the memory array 1E described with reference to FIG. 21.
  • the read active line Read is activated, but the write active line Write is deactivated, the NMOS transistors Q15 and Q16 are turned off, and the restore sense amplifier circuit is electrically disconnected from the bit lines BL and ZBL.
  • the memory cell portion is connected to the bit lines BL and ZBL, and there is a large parasitic capacitance associated therewith.
  • the size if the parasitic capacitance of the sense amplifier circuit unit is 1, the parasitic capacitance of the other bit lines is about 3.
  • the time during which the potential difference between the bit lines is opened when data is read is affected by the parasitic capacitance associated with the bit line. If the parasitic capacitance is large, the time until the potential difference is opened before sensing is possible. become longer.
  • the precharge signal BLP becomes inactive, data is read from the memory cell portion, and the write active line Write becomes inactive.
  • the potential is applied to the sense amplifier circuit section via the bit lines BL and ZBL, and after the write active line Write becomes inactive, amplification operation is performed by the restore sense amplifier circuit and the read sense amplifier circuit. Therefore, there is no problem if the bit lines BL and / BL are electrically disconnected.
  • the write activation line Write is activated and the NMOS transistors Q15 and Q16 are turned on. Therefore, the data written via the IO gate section is the restore sense amplifier. And can be transmitted to the bit line BL via the NMOS transistors Q15 and Q16.
  • the write activation signal Write can be generated, for example, by AND processing with the sense amplifier activation signal SON based on a write instruction signal WRITE (Fig. 7) given from the outside.
  • the configuration in which the parasitic capacitance of the bit line is separated from the sense amplifier circuit unit may be applied to any of the memory arrays 1A to 1D described in the second to fifth embodiments.
  • FIG. 23 shows the configuration of the memory array 1G according to the eighth embodiment.
  • the memory array 1G shown in FIG. 23 is characterized by a sense amplifier circuit portion, and has a memory cell portion.
  • the configuration may be the same 1-bit 1-cell system as memory array 1A described with reference to FIG. 8, or the same 1-bit 2-cell system as memory array 1C described with reference to FIG. Illustration is omitted because it is good.
  • Other configurations are the same as those of the memory array 1A described with reference to FIG. 8, and the same configurations as those of the memory array 1A are denoted by the same reference numerals, and redundant description is omitted.
  • the sense amplifier circuit portion of the memory array 1G includes a PMOS transistor Q31 and an NMOS transistor Q4 connected in series, and a PMOS transistor Q51 and an NMOS transistor Q6 connected in series.
  • the connection node between the PMOS transistor Q31 and the NMOS transistor Q4 is connected to the bit line BL, and the gates of the PMOS transistor Q51 and the NMOS transistor Q6 are connected to the connection node.
  • the connection node between the PMOS transistor Q51 and the NMOS transistor Q6 is connected to the bit line ZBL, and the connection node is connected to the gates of the PMOS transistor Q31 and the NMOS transistor Q4.
  • the NMOS transistors Q4 and Q6 use gate and body directly connected transistors, and the body region of the PMOS transistor Q31 is connected to the bit line BL, and the body region of the PMOS transistor Q51 is connected to the bit line ZBL. It has become.
  • all the MOS transistors constituting the sense amplifier circuit can operate at a low voltage, and the voltage of the memory array can be further lowered.
  • the PMOS transistor side is initially biased with the bit line drive voltage VBL (for example, 1Z2VDD) and the body force S0V.
  • VBL bit line drive voltage
  • Driving voltage VBL force It is smaller than the built-in potential of PMOS transistors (eg 0.6V)! / It can be said that this configuration is suitable for memory arrays.
  • bit line is connected directly to the body region (N-type) of the PMOS transistor, current flows in the body region (1Z2VDD) power source (GND of the sense amplifier). It is better to connect the body region (N-type) to the P-type diffusion region and use capacitive coupling by PN junction.
  • Embodiments 2 to 8 described above a memory array having a 1-bit 1-cell type memory cell unit or a semiconductor memory device having a memory array having a 1-bit 2-cell type memory cell unit has been described. However, a configuration in which both a memory array having a 1-bit 1-cell memory cell portion and a memory array having a 1-bit 2-cell memory cell portion in a single semiconductor memory device is also conceivable.
  • FIG. 24 is a block diagram showing an overall configuration of a semiconductor memory device 2000 having a configurable unified memory.
  • the memory array 1 is a memory array block.
  • the memory array block is a memory array including a plurality of word lines and a plurality of bit line pairs, and can also be handled as a bank (a block in which a row address can be independently accessed by an external signal).
  • Each memory array block includes a sense amplifier circuit portion, a precharge portion, an IO gate portion, etc., but each illustration is omitted.
  • memory array 1 is composed of eight memory array blocks, and each block can be arbitrarily programmed to either 1-bit 1-cell system or 1-bit 2-cell system. .
  • the IO bus that is input / output from each bank can be connected to a 1-bit 1-cell block and a 1-bit 2-cell block separately.
  • the IO bus BS1 is connected to the 1-bit 1-cell memory array block MCA2, MCA3, MCA4, MCA5 and MCA7, and the IO bus BS2 is connected to the 1-bit 2-cell memory array block MCAO.
  • An example of connection to MCA1 and MCA6 is shown.
  • the IO buses BS1 and BS2 are connected to a write driver 4 including a preamplifier.
  • IO bus BS2 to a high-speed bus (cache bus) and IO bus BS1 to a low-speed bus (main memory bus)
  • IO bus BS2 to a high-speed bus
  • main memory bus to a low-speed bus
  • a 1-bit 2-cell memory array The block can be handled as a cache memory and the 1-bit 1-cell memory array block as a main memory, and the memory array 1 can be operated as a configurable unified memory.
  • the configuration for programming the memory array block to either the 1-bit 1-cell system or the 1-bit 2-cell system is the program unit 6, which is arranged between the address decoder 2 and the peripheral circuit.
  • FIG. 25 shows an example of one of the memory array blocks in the memory array 1 and shows the connection relationship between the memory cell portion and the program unit 6 therein. For convenience, the address decoder between the two is not shown.
  • the program unit 6 activates and deactivates dummy word lines, word lines, and charge lines applied to the memory cell portion based on an external address signal AD and mode switching signal MD which are externally applied. By controlling this, the memory cell section is programmed to either the 1-bit 1-cell system or the 1-bit 2-cell system.
  • the memory cell portion shown in FIG. 25 is similar to the memory array 1A described with reference to FIG. 8, for example.
  • FIG. 26 is a diagram showing an example of the configuration of the program unit 6.
  • the program unit 6 has logic gates G1 to G7, and the output theory of each logic gate is based on the external address signals ADO and AD1 and the mode switching signal MD. By determining the logic and applying the output logic to the dummy word line, word line, and charge line, the memory cell unit can be programmed to either the 1-bit 1-cell system or the 1-bit 2-cell system. .
  • AND gate Gl, G2 and OR gate G7 receive external address signal ADO and mode switching signal MD, and outputs from external address signal AD1 and OR gate G7. Is configured to receive AND gates G3 to G6.
  • Each logic gate is configured as follows.
  • One of the inputs of the AND gate G1 is an inverting input, the external address signal ADO is given to the input, and the output is given to the dummy word line DWL1 and the dummy charge line DCL1.
  • One of the inputs of the OR gate G7 is an inverting input, and the mode switching signal MD is given to the input, and its output is given to the AND gates G3 to G6.
  • One of the inputs of the AND gate G4 is an inverting input, and the output of the OR gate G7 is given to the input, and the output is given to the word line WL2 and the charge line CL2.
  • One of the inputs of the AND gate G5 is an inverting input, the external address signal AD1 is applied to the input, and the output is applied to the word line WL1 and the charge line CL1.
  • the AND gate G6 has two inputs that are inverting inputs, and its output is applied to the word line WL0 and the charge line CL0.
  • FIG. 27 shows a truth table when the memory cell unit is programmed to the 1-bit 1-cell method by the program unit 6!
  • the mode switching signal MD is given as “H (High)”.
  • a signal “H” is applied to the dummy word line DWL1 and the dummy charge line DCL1
  • a signal “L” is applied to the dummy word line DWLO and the dummy charge line DCLO.
  • the dummy cell DC1 and the normal cell NCO are selected, and the data in the normal cell NCO and the dummy cell DC 1 are stored in the bit lines BL and ZBL, respectively. Therefore, the memory array block having the memory cell portion performs 1-bit 1-cell operation.
  • FIG. 28 shows a truth table when the memory unit is programmed to the 1-bit 2-cell system by the program unit 6! /.
  • the signal of the external address signal ADO can be either “L” or “H”, and is therefore “d (don't care term)”.
  • the signal “L” is applied to the dummy word line DWL1 and the dummy charge line DCL1, and the signal “L” is applied to the dummy word line DWLO and the dummy charge line DCLO. It is.
  • the memory array 1 is composed of a plurality of memory array blocks, and each block is either a 1-bit 1-cell system or a 1-bit 2-cell system. Therefore, the memory array 1 can be used as a configurable unified memory.
  • the refresh time becomes longer, the data retention current can be reduced, and the standby current can be reduced.
  • the 1-bit 1-cell type memory array block has twice the data holding amount as compared to the 1-bit 2-cell type, and is therefore suitable for a main memory that requires a large amount of data holding.
  • the standby voltage is low in the low-speed operation by setting the power supply voltage 1Z2VDD in the high-speed mode suitable for the cache memory.
  • Power saving mode, 1-bit 1-cell power supply voltage VDD makes it possible to select three modes for each memory array block: large-capacity memory mode suitable for large-capacity memory Unified configurable memory can be realized.
  • the 1-bit 1-cell system or the 1-bit 2-cell system is programmed for each memory array block.
  • the system may be changed depending on the part in the same memory array block. It is possible to classify the memory array more finely.
  • TTRAM planar layout An example of a TTRAM planar layout is shown using Figs.
  • bit line BL is omitted from Figure 29.
  • Fig. 32 is an equivalent circuit diagram corresponding to the layout shown in Fig. 29.
  • Figure 3 is an equivalent circuit diagram corresponding to the layout shown in Fig. 29.
  • FIG. 30 is a cross-sectional view showing a cross-sectional structure along positions XX—XX, XXI—XXI, and ⁇ — ⁇ shown in FIG.
  • the element isolation region IR and the element formation region AR are both formed extending in the first direction.
  • the element isolation insulating film 15 shown in FIGS. 34 and 35 is formed.
  • the element isolation insulating film 15 defines the element formation region AR extending in the first direction.
  • the element formation region AR extends continuously along the first direction without being separated by the element isolation insulating film 15.
  • the word line WL, the charge line CL, and the source line SL are
  • the second direction is perpendicular to the first direction Direction.
  • Charge lines CL are formed on both sides of the source line SL, and word lines WL are formed on the outer side of the charge line (on the side opposite to the source line SL).
  • An adjacent word line WL is formed outside the word line WL (on the side opposite to the charge line CL).
  • the source line SL is formed as the first layer wiring in the multilayer wiring structure, and is connected to the element formation region AR via the contact plug CP2.
  • bit line BL is formed to extend along the first direction above the element formation region AR.
  • the bit line BL is formed as the second layer wiring in the multilayer wiring structure, and is connected to the element formation region AR via the contact plug CP1. It is also possible to form the bit line BL as the first layer wiring and the source line SL as the second layer wiring.
  • a plurality of memory cells MC (MCa to MCf) are arranged along the bit line BL.
  • the bit line BL is shared by the plurality of memory cells MC arranged in the first direction.
  • one source line SL is shared by two memory cells MC adjacent to each other along the first direction.
  • the source line SL is shared by, for example, the leftmost memory cell MCa and the central memory cell MCb.
  • the word line WL, the charge line CL, and the source line SL are shared by a plurality of memory cells MC arranged in the second direction.
  • each memory cell MC has a storage transistor STr and an access transistor ATr.
  • the structure and operation of the storage transistor STr and access transistor ATr have been described with reference to FIG.
  • the SOI substrate 14 has a structure in which a silicon substrate 11, a buried oxide film layer 12, and a silicon layer 13 are laminated in this order.
  • the storage transistor STr includes N-type impurity diffusion regions 22, 24, a channel formation region 23a, a charge storage region 23b, a gate oxide film 18, and a charge line CL shown in FIGS.
  • a corresponding gate electrode 19 is provided.
  • the impurity diffusion regions 22 and 24 are formed so that the upper surface force of the silicon layer 13 reaches the upper surface of the buried oxide film layer 12. Are opposed to each other with a channel forming region 23a defined in the upper surface thereof interposed therebetween.
  • the gate oxide film 18 is formed on the channel formation region 23a, and the gate electrode 19 is formed on the gate oxide film 18.
  • the charge storage region 23b is formed below the channel formation region 23a.
  • the access transistor ATr includes N-type impurity diffusion regions 20, 22, a channel formation region 21, a gate oxide film 16, and a gate electrode 17 corresponding to the word line WL shown in FIGS. Have.
  • the impurity diffusion region 20 is formed so that the upper surface force of the silicon layer 13 reaches the upper surface of the buried oxide film layer 12, and the impurity diffusion region 20 is sandwiched between the channel formation region 21 defined in the upper surface of the silicon layer 13.
  • the gate oxide film 16 is formed on the channel formation region 21, and the gate electrode 17 is formed on the gate oxide film 16.
  • Sidewall spacers 104 made of an insulating film are formed on the side surfaces of the gate electrodes 17 and 19.
  • a silicide layer 100 is formed on the upper surface of the impurity diffusion region 20
  • a silicide layer 102 is formed on the upper surface of the impurity diffusion region 22
  • a silicide layer 103 is formed on the upper surface of the impurity diffusion region 24.
  • a silicide layer 101 is formed on the upper surfaces of the gate electrodes 17 and 19.
  • a contact plug 106 connected to the silicide layer 100 and a contact plug 107 connected to the silicide layer 103 are formed.
  • a metal film 108 connected to the contact plug 106 and a metal wiring 109 connected to the contact plug 107 are formed on the interlayer insulating film 105.
  • Contact plug 107 corresponds to contact plug CP2 shown in FIG.
  • the metal wiring 109 corresponds to the source line SU shown in FIGS.
  • a contact plug 111 connected to the metal film 108 is formed in the interlayer insulating film 110.
  • a metal wiring 112 connected to the contact plug 111 is formed on the interlayer insulating film 110.
  • Contact plugs 106 and 111 and metal film 108 correspond to contact plug CP1 shown in FIG.
  • the metal wiring 112 corresponds to the bit line BL shown in FIG.
  • the so-called full trench type element isolation insulating film 15 is It is formed so as to reach from the upper surface of the silicon layer 13 to the upper surface of the buried oxide film layer 12. That is, the element isolation insulating film 15 has a bottom surface in contact with the upper surface of the buried oxide film layer 12.
  • the element formation region AR is formed to continuously extend along the first direction, and the bit line BL extends along the first direction.
  • the charge line CL, the first drain line WL, and the source line SL extend along the second direction. Then, the bit line BL is shared by the plurality of memory cells MC arranged side by side in the first direction, and the source line SL is shared by two memory cells MC adjacent in the first direction.
  • the area of the memory cell array region can be reduced.
  • one source line SL is shared by two memory cells MC adjacent in the first direction, the area of the memory cell array region can be further reduced.

Abstract

　本発明は、トランジスタの微細化が進んだ場合でも、データの書き込みに支障が生じないＴＴＲＡＭおよびダイナミックな電圧および周波数の制御が可能なＴＴＲＡＭを提供することを目的とする。ストレージトランジスタ（ＳＴｒ）をオフした状態で、ワードライン（ＷＬ）およびビットライン（ＢＬ）を併行して活性化させることで、ストレージトランジスタ（ＳＴｒ）がオンするまでの期間に、接続ノードからボディ領域（２３ｂ）に向けて流れるリーク電流により、ボディ領域（２３ｂ）の電位を高めるように、チャージライン（ＣＬ）、ワードライン（ＷＬ）およびビットライン（ＢＬ）の電位状態を制御する。

Description

半導体記憶装置
技術分野
[0001] 本発明は半導体記憶装置に関し、特にランダムアクセスが可能なダイナミックメモリ に関する。
背景技術
[0002] 近年のシステム LSIでは、高速動作と低消費電力の両立を可能とするための種々 の手法が提案されているが、ダイナミックな電圧制御および周波数制御が非常に有 効な手法である。
[0003] すなわち、高速動作時は電圧を上げて高い周波数で動作させ、高速動作が必要 でな!/、時や必要でな!、ブロックには電圧を下げて低!、周波数で動作させることで、ト 一タルの消費電力を低減させる手法である。
[0004] ここで、一般のロジック回路には、上記のようなダイナミックな電圧および周波数の 制御が簡単に適用できる力 メモリの場合には以下の理由で適用が困難であり、シス テム全体の消費電力低減の課題となって 、た。
[0005] すなわち、 SRAM (Static Random Access Memory)の場合、電源電圧を下げて ヽ くとスタティックノイズマージンが低下するので、動作周波数が低くても電圧を下げる ことができない。
[0006] 一方、 DRAM (Dinamic Random Access Memory)の場合には、電源電圧を下げた 場合には、蓄積電荷量が減って動作マージンが得られなくなったり、ソフトエラー耐 性が大幅に低下する可能性があるので電圧を下げることができない。
[0007] ここで、最近では、例えば、非特許文献 1に開示されるツイントランジスタ RAM (TT RAM : Twin- Transistor Random Access Memory)と呼称されるメモリが提案されてい る。
[0008] 非特許文献 1： IEEE2005 CUSTOM INTEGRATED CIRCUITS CONFERENCE pp43 5-438, Ά Capacitorless Twin-Transistor Random Access Memory(TTRAM) on SOI" .Fukashi Morishita et al. [0009] 非特許文献 1に示されて 、るように、 TTRAMは、ストレージノードを有するストレー ジトランジスタと、アクセストランジスタとが直列に接続された構造によって 1つのメモリ セルが構成され、ストレージトランジスタのフローティングな基板電位の状態を変化さ せることでデータの記憶を実現させており、データの記憶のためのキャパシタを必要 としな 、構成となって 、る。
[0010] すなわち、ストレージトランジスタは、チャネル形成領域の下方のボディ領域をストレ ージノードとして利用し、そこにホールが蓄積されている状態 (ストレージトランジスタ のしき!/、値電圧が低!、状態）および、ホールが蓄積されて 、な 、状態（しき!/、値電圧 が高い状態)を作り出すことにより、それぞれデータ" 1"およびデータ" 0"を記憶する
[0011] そして、ストレージノードにホールが蓄積されていない状態は、ゲートカップリング（ ゲートとボディとの間に生じる容量結合）によって、ストレージノードがハイレベルから ロウレベルに低下することで作り出され、ストレージノードにホールが蓄積されて 、る 状態は、ゲートカップリングによってストレージノードの電位が上昇することで作り出さ れる。
発明の開示
[0012] 以上説明したように、 TTRAMにおいてはストレージトランジスタにおけるゲートカツ プリングを利用してデータの書き込みを行っている力 トランジスタの微細化が進む昨 今においては、実効的なゲート容量の低下が予想され、データ" 1"の書き込みに支 障が生じることが予想される。
[0013] また、 TTRAMにおいても、電源電圧を下げた場合には、蓄積電荷量が減って動 作マージンが得られなくなる可能性があるので、ダイナミックな電圧および周波数の 制御により、高速動作と低消費電力の両立を可能とするには、何らかの技術的なェ 夫が必要とされる。
[0014] 本発明は上記のような問題点を解消するためになされたもので、トランジスタの微細 化が進んだ場合でも、データの書き込みに支障が生じな ヽ TTRAMおよびダイナミ ックな電圧および周波数の制御が可能な TTRAMを提供することを目的とする。
[0015] 本発明に係る半導体記憶装置の第 1の態様は、行列状に配置された複数のメモリ セル、チャージライン、ワードラインおよびビットラインを有したメモリアレイ部を備え、 前記複数のメモリセルのそれぞれは、前記ビットラインと電源電位との間に直列に接 続されたアクセストランジスタおよびストレージトランジスタを有し、前記ストレージトラ ンジスタのゲートは前記チャージラインに、前記アクセストランジスタのゲートは前記ヮ 一ドラインに接続され、前記ストレージトランジスタおよび前記アクセストランジスタは、 隣接する他のメモリセルから電気的に分離され、前記アクセストランジスタのオン Zォ フによって、前記ストレージトランジスタおよびアクセストランジスタの接続ノードの電 位を一定電位またはフローティング状態に切り替えることにより、前記ストレージトラン ジスタのボディ領域の電位をハイレベルまたはロウレベルに設定することで、 2値のデ ータを記憶する半導体記憶装置であって、前記ストレージトランジスタをオフした状態 で前記ワードラインおよび前記ビットラインを併行して活性ィ匕させることで、前記ストレ ージトランジスタがオンするまでの期間に、前記接続ノードから前記ボディ領域に向 けて流れるリーク電流により、前記ボディ領域の電位を高めるように、前記チャージラ イン、前記ワードラインおよび前記ビットラインの電位状態を制御する。
[0016] 本発明に係る半導体記憶装置の第 1の態様によれば、ストレージトランジスタをオフ した状態で、ワードラインおよびビットラインを併行して活性化させることで、ストレージ トランジスタがオンするまでの期間に、接続ノード力もボディ領域に向けて流れるリー ク電流により、ボディ領域の電位を高めるように、チャージライン、ワードラインおよび ビットラインの電位状態を制御するので、ゲートカップリングだけでボディ領域の電位 を高めて電荷を蓄積する場合に比べて、効率よく電荷を蓄積することができ、データ "1"の書き込みに相当するだけの電荷量を確実に得ることができる。
[0017] 本発明に係る半導体記憶装置の第 2の態様は、行列状に配置された複数のメモリ セル、チャージライン、ワードラインおよびビットラインを有したメモリアレイ部を備え、 前記複数のメモリセルのそれぞれは、前記ビットラインと電源電位との間に直列に接 続されたアクセストランジスタおよびストレージトランジスタを有し、前記ストレージトラ ンジスタのゲートは前記チャージラインに、前記アクセストランジスタのゲートは前記ヮ 一ドラインに接続され、前記ストレージトランジスタおよび前記アクセストランジスタは、 隣接する他のメモリセルから電気的に分離され、前記アクセストランジスタのオン Zォ フによって、前記ストレージトランジスタおよびアクセストランジスタの接続ノードの電 位を一定電位またはフローティング状態に切り替えることにより、前記ストレージトラン ジスタのボディ領域の電位をハイレベルまたはロウレベルに設定することで、 2値のデ ータを記憶する半導体記憶装置であって、前記ビットラインは、第 1のビットラインと、 第 2のビットラインとで対をなすように配設され、前記複数のメモリセルは、前記ァクセ ストランジスタが前記第 1のビットラインに接続される第 1のメモリセルと、前記アクセス トランジスタが前記第 2のビットラインに接続される第 2のメモリセルと、を含み、前記メ モリアレイ部は、前記第 1のビットラインにリファレンス電位を与える第 1のリファレンス 電位付与手段と、前記第 2のビットラインにリファレンス電位を与える第 2のリファレン ス電位付与手段とを有し、前記半導体記憶装置は、前記チャージライン、前記ワード ラインおよび第 1および第 2のリファレンス電位付与手段の制御ラインに与える信号の 組み合わせをプログラムして、前記複数のメモリセルを、 1ビットの情報を 2つのメモリ セルで記憶する 1ビット 2セル方式のメモリセルとして使用、あるいは 1ビットの情報を 1 つのメモリセルで記憶する 1ビット 1セル方式のメモリセルとして使用するプログラムュ ニットを備える。
[0018] 本発明に係る半導体記憶装置の第 2の態様によれば、チャージライン、ワードライン および第 1および第 2のリファレンス電位付与手段の制御ラインに与える信号の組み 合わせをプログラムして、複数のメモリセルを、 1ビット 2セル方式のメモリセルとして使 用、あるいは 1ビット 1セル方式のメモリセルとして使用するプログラムユニットを備える ので、メモリアレイをコンフィギユラブルユニファイドメモリとして使用することができる。
[0019] この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによ つて、より明白となる。
図面の簡単な説明
[0020] [図 1]TTRAMの構成単位であるメモリセルの等価回路図である。
[図 2]TTRAMのメモリアレイの一部を抜き出して示す回路図である。
[図 3]TTRAMのメモリセルの構造を示す断面図である。
[図 4]TTRAMのメモリセル MCの、各部分における静電容量を示す等価回路図であ る。 [図 5]MOSトランジスタのゲート電圧とドレイン電流との関係を示す図である。
[図 6]本発明に係る実施の形態 1の TTRAMにおける GIDL電流を利用したデータ の書き込み動作を説明するタイミングチャートである。
圆 7]本発明に係る半導体記憶装置の全体構成を示すブロック図である。
圆 8]本発明に係る実施の形態 2のメモリアレイの構成を示す回路図である。
[図 9]本発明に係る実施の形態 2のメモリアレイからのデータの読み出し動作を説明 するタイミングチャートである。
[図 10]ゲート'ボディ直結トランジスタの構成の一例を示す平面図である。
[図 11]ゲート'ボディ直結トランジスタの構成の一例を示す断面図である。
[図 12]ゲート'ボディ直結トランジスタの構成の他の例を示す平面図である。
[図 13]ゲート'ボディ直結トランジスタの構成の他の例を示す断面図である。
圆 14]本発明に係る実施の形態 3のメモリアレイの構成を示す回路図である。
[図 15]本発明に係る実施の形態 3のメモリアレイからのデータの読み出し動作を説明 するタイミングチャートである。
圆 16]本発明に係る実施の形態 4のメモリアレイの構成を示す回路図である。
[図 17]本発明に係る実施の形態 4のメモリアレイからのデータの読み出し動作を説明 するタイミングチャートである。
[図 18]1ビット 1セル方式の TTRAMにおける保持データの経時変化を示す図である
[図 19]1ビット 2セル方式の TTRAMにおける保持データの経時変化を示す図である 圆 20]本発明に係る実施の形態 5のメモリアレイの構成を示す回路図である。
圆 21]本発明に係る実施の形態 6のメモリアレイの構成を示す回路図である。
圆 22]本発明に係る実施の形態 7のメモリアレイの構成を示す回路図である。
圆 23]本発明に係る実施の形態 8のメモリアレイの構成を示す回路図である。
圆 24]本発明に係る実施の形態 9の半導体記憶装置の全体構成を示すブロック図で ある。
[図 25]メモリセル部とプログラムユニットとの接続関係を示す図である。 [図 26]プログラムユニットの構成例を示す図である。
[図 27]プログラムユニットにおける入力に対する出力を示す図である。
[図 28]プログラムユニットにおける入力に対する出力を示す図である。
[図 29]半導体記憶装置の平面レイアウトの一例を示す上面図である。
[図 30]半導体記憶装置の平面レイアウトの一例を示す上面図である。
[図 31]半導体記憶装置の平面レイアウトの一例を示す上面図である。
[図 32]TTRAMのメモリアレイの一部を抜き出して示す回路図である。
[図 33]半導体記憶装置の断面構造を示す断面図である。
[図 34]半導体記憶装置の断面構造を示す断面図である。
[図 35]半導体記憶装置の断面構造を示す断面図である。
発明を実施するための最良の形態
[0021] 本発明に係る実施の形態の説明に先立って、 TTRAMの基本的な構成について 説明する。
[0022] 図 1は、 TTRAMの構成単位であるメモリセル MCを等価回路で表した図である。
図 1に示すように、メモリセル MCは、ストレージノード SNを有するストレージトランジ スタ STrと、アクセストランジスタ ATrと力 ノード PN (接続ノード）を介して直列に接 続された構造を有している。
[0023] アクセストランジスタ ATrのゲートにはワードライン WLが接続され、ソースにはビット ライン BLが接続される構成となっている。また、ストレージトランジスタ STrのゲートに はチャージライン CLが接続され、ドレインにはソースライン SLが接続され、ソースライ ン SLには電源電位 VDDが供給される構成となっている。
[0024] なお、図 1にお!/、ては、メモリセル MCを Nチャネル型 MOSトランジスタ（NMOSト ランジスタ）により構成する例を示した力 Pチャネル型 MOSトランジスタ（PMOSトラ ンジスタ）により構成しても良いことは言うまでもない。その場合は、ストレージノード S
Nには電子を蓄積することになる。
[0025] 図 2は、図 1に示したメモリセル MCが行列状に配設されたメモリセルアレイの構成 例の一部を抜き出して示す回路図である。
[0026] 図 2に示すように、メモリセルアレイは、行（Row:ロウ）方向に沿って延在し、交互に 並列して配設された複数のチャージライン CLおよび複数のワードライン WLと、列（C olumn:カラム)方向に沿って延在し、交互に並列して配設され複数のビットライン BL および複数のソースライン SLを有して 、る。
[0027] 行方向に並ぶ複数のメモリセル MCによって、チャージライン CLおよびワードライン WLは共有されており、列方向に並ぶ複数のメモリセル MCによって、ビットライン BL およびソースライン SLは共有されている。そして、チャージライン CLおよびワードライ ン WLと、ビットライン BLおよびソースライン SLとの交点に、メモリセル MCが配置され ている。
[0028] 図 3にメモリセル MCの断面構造を示す。
図 3に示すように、シリコン基板 11、埋め込み酸ィ匕膜 12およびシリコン層 13 (SOI 層）がこの順に積層された SOI基板 14上にメモリセル MCが形成される。
[0029] ストレージトランジスタ STrは、 N型不純物を比較的高濃度 (N+)に含んだ不純物拡 散領域 22および 24、ゲート酸ィ匕膜 18およびゲート電極 19を有している。
[0030] 不純物拡散領域 22および 24は、シリコン層 13の上面力も埋め込み酸ィ匕膜 12の上 面に達して形成されており、ゲート電極 19は両者の間のシリコン層 13上に、ゲート酸 化膜 18を介して配設されている。
[0031] ここで、不純物拡散領域 22および 24間のシリコン層 13がボディ領域と呼称される 領域となり、その表面がチャネル領域 23aとなる。なお、ボディ領域は P型不純物を比 較的低濃度 (P— )に含んで!/、る。
[0032] そして、チャネル領域 23aの下方のボディ領域が電荷蓄積領域 23b、すなわち図 1 に示したストレージノード SNとなる。
[0033] また、不純物拡散領域 22は、図 1に示したノード PNに相当し、不純物拡散領域 24 力 Sソースに相当し、ソースライン SLに電気的に接続され、ゲート電極 19はゲートライ ン GLに電気的に接続される。
[0034] ここで、メモリセル MCは、その周囲が素子分離絶縁膜 15によって囲まれ、素子分 離絶縁膜 15はシリコン層 13の上面力も埋め込み酸ィ匕膜 12の上面に達するように形 成されており、各メモリセル MCは隣接する他のメモリセル MC力 電気的に分離され ている。このような素子分離絶縁膜 15は完全分離絶縁膜と呼称される。 [0035] 従って、ストレージトランジスタ STrのボディ領域は、素子分離絶縁膜 15によって、 隣接する他のメモリセル MC力 電気的に分離されることとなり、フローティング状態と なっている。このフローティング状態にあるボディ領域によって電荷蓄積領域 23bが 構成されている。
[0036] ストレージトランジスタ STrは、電荷蓄積領域 23bにホールが蓄積されている状態（ ストレージトランジスタ STrのしきい値電圧が低い状態）と、ホールが蓄積されていな い状態 (しきい値電圧が高い状態）とを作り出すことにより、それぞれデーダ '1"およ びデータ" 0"を記憶する。
[0037] アクセストランジスタ ATrは、 N型不純物を比較的高濃度 (N+)に含んだ不純物拡 散領域 20および 22、ゲート酸ィ匕膜 16およびゲート電極 17を有している。
[0038] 不純物拡散領域 20および 22は、シリコン層 13の上面力も埋め込み酸ィ匕膜 12の上 面に達して形成されており、ゲート電極 17は両者の間のシリコン層 13上に、ゲート酸 化膜 16を介して配設されている。
[0039] ここで、不純物拡散領域 22および 24間のシリコン層 13がボディ領域と呼称される 領域となり、その表面がチャネル領域 21となる。なお、ボディ領域は P型不純物を比 較的低濃度 (P— )に含んで!/、る。
[0040] 不純物拡散領域 20はビットライン BLに電気的に接続され、ゲート電極 17はワード ライン WLに電気的に接続される。
[0041] 次に、以上説明したメモリセル MCについて、各部分における静電容量を等価回路 図として図 4に示す。
[0042] 図 4に示すように、ストレージトランジスタ STrにおいては、ゲートとボディとの間に生 じる容量 Cgの他に、ボディとシリコン基板 11 (図 3)との間に生じる容量 Cs、ボディと 不純物拡散領域 22 (図 3)との間に生じる寄生容量 Cdl、ボディと不純物拡散領域 2 4 (図 3)との間に生じる寄生容量 Cd2が存在する。なお、アクセストランジスタ ATrに も同様の容量が存在するが、説明は省略する。
[0043] メモリセル MCにおいては、ストレージトランジスタ STrの容量 Cgのカップリング（ゲ ートカップリング）を用いて、ストレージノード SNの電位を上げ下げすることで、ストレ ージノード SNでのホールの蓄積および排出を制御している。 [0044] ここで、寄生容量 Cdlおよび Cd2は容量 Cgのカップリングを阻害するように働くが、 寄生容量 Cdlおよび Cd2に比べて容量 Cgが充分に大きければ、寄生容量 Cdlおよ び Cd2による影響は小さいが、近年の半導体記憶装置の小型化、高集積化に伴い、 MOSトランジスタも小型化する傾向にあり、容量 Cgも小さくなる傾向にある。
[0045] 発明者達の試算によれば、 130nmノードと呼称される現行世代の半導体装置での MOSトランジスタの、容量 Cgに対する寄生容量 Cdl (Cd2も同じ）の比率は、 65nm ノードと呼称される次世代の半導体装置では低下し、実効的なゲート容量が減少す ることが予想されている。
[0046] 実効的なゲート容量が減少すると、カップリング効率が低下し、ストレージノード SN の電位が電源電位 VDDまで上がらないという事態が生じ、データ" 1"の書き込みに 相当するだけのホールをストレージノード SNに蓄積できないことになる。
[0047] これを解決するために、発明者達は、ストレージノード SNにホールを供給するメカ -ズムとして、ゲートカップリングに加えて GIDL (Gate Induced Drain Leakage)電流 を利用すると 、う技術思想に到達した。
[0048] A.実施の形態 1
A- 1. GIDL電流について
GIDL電流は、トランジスタがオフの状態において、ゲート電極下に存在するドレイ ン領域の端部に高い電界が力かることでドレイン領域力 ボディ領域に向けて流れる リーク電流であり、電子がボディ領域力 ドレイン領域に向けて移動し、ホールがドレ イン領域力 ボディ領域に向けて移動することで、ボディ領域にホールを注入するこ とがでさる。
[0049] 図 5にはゲート電圧（ゲート'ソース間電圧) Vgs (V)と、ドレイン電流 Id (A)との関係 を示しており、ソース電位に対してゲート電位が正電位となるようにバイアスした場合 にはソースからドレインに向けていわゆる主電流が支配的に流れる力 ソース電位に 対してゲート電位が負電位となるようにバイアスすると、 GIDL電流が支配的に流れる こととなり、ソース電位とゲート電位との差が大きくなるにつれて GIDL電流が大きくな る。
[0050] この GIDL電流を利用して、ストレージトランジスタ STr (図 1)のストレージノード SN にホールを供給するには、 TTRAMにおけるデータの書き込み動作を工夫しなけれ ばならない。
[0051] A— 2.書き込み動作
図 1を参照しつつ、図 6 (a)〜（e)に示すタイミングチャートを用いて、 TTRAMにお ける GIDL電流を利用したデータの書き込み動作について説明する。
[0052] A— 2— 1.データ" 0"の書き込み動作
図 6 (a)および (b)に示されるように、ビットライン BLを低電位 (OV)に設定した状態 で、ワードライン WLを低電位 (OV)から高電位（1Z2VDD)に上昇させ、チャージラ イン CLを高電位 (VDD)力も低電位 (OV)に低下させる。これにより、ノード PNが第 1 高電位（1Z2VDD近傍)から低電位 (OV)に低下するとともに、ゲートカップリングに よって、ストレージノード SNが第 1高電位 (VDD近傍)から低電位 (OV)に低下する。 その結果、ストレージノード SNには電荷蓄積されていない状態 (データ" 0")が作り 出される。なお、ー且、 OVにまで低下したストレージノード SNの電位は、 GIDLによ るホールの流入により若干の上昇を見せる力 データ" 0"の書き込みではアクセスト ランジスタがオンした状態なので、ある程度以上電荷が蓄積されるとアクセストランジ スタを介してビットライン BLに流出するので、ストレージノード SNの電位はある程度 以上は上昇しない。
[0053] 次に、図 6 (b)および (c)に示されるように、ビットライン BLを低電位に維持したまま 、チャージライン CLを低電位から高電位に上昇させる。このとき、ビットライン BLが低 電位であり、図 6 (a)に示されるようにワードライン WLが高電位であるため、アクセスト ランジスタ ATrがオンしており、ノード PNは低電位に保たれて!/、る。
[0054] なお、チャージライン CLの電位が上昇してストレージトランジスタ STrにチャネルが 形成されると、チャネルによってゲートカップリングが阻止され (チャネルブロック）、チ ヤージライン CLの電位が高電位にまで上昇してもストレージノード SNの電位はある 程度以上は上昇しない。
[0055] すなわち、ソースライン SLからストレージトランジスタ STrを介してノード PNに供給 されたホールは、アクセストランジスタ ATrを介してビットライン BLに排出され、ストレ ージノード SNにホールが蓄積されていない状態が維持され、ストレージトランジスタ S Trにデータ" 0"が書き込まれたことになる。なお、ノード PNが低電位 (OV)に保たれ ている期間をプリチャージ期間と呼称する。
[0056] その後、ワードライン WLを高電位力も低電位に低下させることにより、アクセストラン ジスタ ATrはオフし、図 6 (e)に示されるように、ノード PNが低電位から第 2高電位 (V DD近傍）に上昇する。
[0057] チャージライン CLが電源電圧 VDDにまで上昇しており、ソースライン SLも電源電 圧 VDDであるのでノード PNに向かってトランジスタのオン電流が流れ込み、ノード P Nの電位が上昇するが、ノード PNの電位がストレージトランジスタ STrのしきい値を 超えると、オン電流が流れなくなり、ノード PNの電位上昇も止まる。
[0058] A— 2— 2.データ" 1"の書き込み動作
データ" 1"の書き込みに際しては、図 6 (b)に示されるように、チャージライン CLの 電位を低電位まで下げると同時に、ワードライン WLおよびビットライン BLを低電位か ら高電位（1Z2VDD)に上昇させる。これ〖こより、図 6 (e)に示されるように、ノード PN が第 2高電位 (VDD近傍)から低下するとともに、図 6 (d)に示されるように、ストレー ジノード SNの電位がチャージライン CLからのカップリングにより、ー且低下した後、 徐々に増加を始める。この仕組みは以下の通りである。
[0059] すなわち、ワードライン WLとビットライン BLの電位が同時に高電位になることで、ァ クセストランジスタ ATrがオフし、ノード PNの電位がフローティング状態となる。
[0060] このとき、チャージライン CLは低電位 (OV)であるので、ストレージトランジスタ STr のゲート.ソース間には負の電位がバイアスされている。一方、ストレージトランジスタ
STrのドレインであるソースライン SLの電位は正電位となって!/、るので、ゲート電極 下に存在するドレイン領域の端部に高い電界がかかり、ドレイン領域力 ボディ領域 に向けて GIDL電流が流れる。
[0061] これにより、ホールがドレイン側からストレージノード SNに注入され、ホールの蓄積 に伴ってストレージノード SNの電位が徐々に増加することになる。
[0062] 次に、ストレージノード SNの電位が予め定めた電位 (VDDの近傍）に達するタイミ ングで、チャージライン CLを低電位力も高電位に上昇させる。
[0063] このとき、ビットライン BLおよびワードライン WLが何れも高電位であるため、ァクセ ストランジスタ ATrはオフしており、ノード PNの電位はフローティング状態である。こ の状態では、チャージライン CLの電位が上昇してもストレージトランジスタ STrにはチ ャネルが形成されないため、チャネルブロックされず、チャージライン CLの電位が上 昇に伴って、ゲートカップリングによってストレージノード SNの電位がさらに上昇し、 GIDL電流により補充されたホールの電荷による上昇分と合わせることで、例えば電 源電位 VDDよりも高くなる場合もある。
[0064] これにより、ソースライン SLからストレージノード SNに供給されたホールは、ビットラ イン BLに排出されずにストレージノード SNに蓄積され、データ" 1"の状態が作り出さ れる。また、図 6 (e)に示されるように、フローティング状態であるノード PNの電位は、 ストレージノード SNの電位の上昇に連動して、低電位力も第 1高電位に上昇する。
[0065] A— 3.特徴的作用効果
以上説明したように、実施の形態 1の半導体記憶装置においては、データ" 1"の書 き込みに際して、ワードライン WLとビットライン BLの電位を同時に高め、チャージライ ン CLの電位を高める前に、予め GIDL電流によりストレージノード SNにホールを供 給する構成を採用したので、ゲートカップリングだけでストレージノード SNの電位を 高めてホールを蓄積する場合に比べて、効率よくホールを蓄積することができ、デー タ" 1"の書き込みに相当するだけの電荷量を確実に得ることができる。
[0066] A— 4.ワードラインおよびビットラインへの電位同時設定のための装置構成
次に、図 7を用いてワードライン WLおよびビットライン BLへの電位同時設定のため の装置構成について説明する。
[0067] 図 7は、本発明に係る半導体記憶装置 1000の全体構成を示すブロック図である。
図 7に示すように、半導体記憶装置 1000は、メモリアレイ 1と、メモリアレイ 1内の複 数のメモリセルで構成されるメモリセル部に対して、外部から与えられる外部アドレス 信号 ADを受け、所定のメモリセルを選択するためのアドレスデコーダ 2と、メモリセル 部に付属するセンスアンプ回路部等を制御するメモリ制御回路 3と、外部から与えら れる外部入力データ INを受けてデータの書き込みを行うライトドライバ 4と、ワードライ ン WL、ビットライン BLおよびチャージライン CLに対して与えられる信号のタイミング を調整する遅延タイミング生成回路 7とを有して ヽる。 [0068] なお、図 7は本発明に関係する構成だけに限定して示すものであり、実際の半導体 記憶装置においてはさらに多くの構成を有して 、る力 説明は省略する。
[0069] 遅延タイミング生成回路 7は、直列に接続された複数のインバータを有して構成さ れ、書き込み指示信号 WRITEや読み出し指示信号 READ等の外部コマンド信号を 受け、どのインバータの出力から信号を取り出すかによつて信号の供給タイミングを 調整する構成となっている。
[0070] 例えば、データ" 1"の書き込みに際して、ワードライン WLとビットライン BLの電位を 同時に活性ィ匕するために、ワードライン WLおよびビットライン BLを活性ィ匕する信号（ 図中では WL†、 BL†として示す）は、同じインバータの出力カゝら取り出す。
[0071] また、活性化後、所定の時間を経てワードライン WLおよびビットライン BLを同時に 非活性ィ匕するので、ワードライン WLおよびビットライン BLを非活性ィ匕する信号（図中 では WL丄、 BL丄として示す）は、ワードライン WLおよびビットライン BLを活性ィ匕す る信号を取り出したインバータよりも後段のインバータの出力から取り出すことで、イン バータの個数分だけ遅れて信号を得ることができる。この場合、ワードライン WLおよ びビットライン BLが活性ィ匕している時間と、インバータによる遅延時間とがー致するよ うに、インバータの個数を設定することは言うまでもな 、。
[0072] なお、データ" 1"の書き込みに際して、チャージライン CLについては、ワードライン WLおよびビットライン BLが活性ィ匕するタイミングで非活性ィ匕するので、ワードライン WLおよびビットライン BLを活性ィ匕する信号を取り出したインバータカ チャージライ ン CLを非活性ィ匕する信号（図中では CL Iとして示す)を取り出し、また、ワードライン WLおよびビットライン BLが活性ィ匕した後、所定の時間を経てチャージライン CLを活 性ィ匕するので、チャージライン CLを活性ィ匕する信号（図中では CL†として示す）は、 ワードライン WLおよびビットライン BLを活性ィ匕する信号を取り出したインバータよりも 後段のインバータの出力から取り出す。
[0073] なお、ワードライン WLおよびチャージライン CLを活性化、非活性ィ匕する信号はアド レスデコーダ 2に与えられ、ビットライン BLを活性化、非活性化する信号はメモリ制御 回路 3に与えられる。
[0074] 以上説明した実施の形態 1においては、トランジスタの微細化が進んだ場合でも、 データ" 1"の書き込みに相当するだけの電荷量を確実に得ることができる TTRAM について説明した力 以下に説明する実施の形態 2〜8においては、 TTRAMにお いてダイナミックな電圧および周波数の制御を可能とするメモリアレイの構成につい て説明する。
[0075] B.実施の形態 2
B- 1.メモリアレイの構成
図 8に実施の形態 2に係るメモリアレイ 1Aの構成を示す。
図 8に示すようにメモリアレイ 1Aは、 TTRAM方式のメモリセルを複数含むメモリセ ル部と、ビットライン BLおよび ZBLの電位を増幅するセンスアンプ回路部と、ビットラ イン BLおよび/ BLの初期電位を設定するプリチャージ部と、ビットライン BLおよび ZBLのデータの入出力を行う IOゲート部とを備えている。
[0076] B— 1 1.メモリセル部の構成
メモリセル部は、データの読み出しおよび書き込みに用いられるノーマルセルと、読 み出し時のリファレンス電流を供給するためのダミーセルとを有している。
[0077] 図 8においては、ビットライン BLにリファレンス電流を供給するダミーセル DCOと、ビ ットライン/ BLにリファレンス電流を供給するダミーセル DC 1とを有した構成を示して おり、ダミーセル DCOは電源ライン VDDとビットライン BLとの間に直列に接続された ボディ固定トランジスタ BTrlおよび BTr2で構成され、ダミーセル DC 1は電源ライン VDDとビットライン ZBLとの間に直列に接続されたボディ固定トランジスタ BTrlおよ び BTr2で構成されて!、る。
[0078] なお、ボディ固定トランジスタとは、ボディ領域の電位がソース電位に固定されてい る MOSトランジスタである力 電源ライン VDDに接続されるボディ固定トランジスタ B Trlが、ストレージトランジスタに対応し、ビットライン BL (ZBL)に接続されるボディ 固定トランジスタ BTr2がアクセストランジスタに対応する。
[0079] このような構成を採ることで、ダミーセル DCOおよび DC1には、ストレージトランジス タのストレージノードのデータ力 の場合ど' 0"の場合の中間の電流が流れることに なり、ストレージノードの電位を常時 1Z2VDDに固定することができる。
[0080] また、ダミーセル DCOのボディ固定トランジスタ BTrlおよび BTr2のゲートには、そ れぞれダミーチャージライン DCLOおよびダミーワードライン DWLOが接続され、ダミ 一セル DC1のボディ固定トランジスタ BTrlおよび BTr2のゲートには、それぞれダミ 一チャージライン DCL1およびダミーワードライン DWL1が接続されている。
[0081] そして、ダミーセル DCOおよび DC1は相補的に動作するように制御され、例えば、 偶数番のワードライン (WLO, WL2, · · が選ばれたときには、奇数番のダミーセル DC1が選ばれ、奇数番のワードライン (WL1, WL3, · · が選ばれたときには、偶数 番のダミーセル DCOが選ばれる。
[0082] なお、図 8においては、ビットライン BLにノーマルセル NCOおよび NC2が接続され 、ビットライン ZBLにノーマルセル NC1および NC3が接続された構成を示して!/、る 力 これらはごく一部であり、ビットライン BLおよび ZBLにはさらに多くのノーマルセ ルが接続されて ヽることは言うまでもな 、。
[0083] ノーマルセル NCO〜NC3は、図 1を用いて説明したメモリセル MCと同じ構成を有 し、電源ライン VDDに接続されるストレージトランジスタ STrと、ビットライン BL (ZBL )に接続されるアクセストランジスタ ATrとを有している。
[0084] そして、ノーマルセル NCOのストレージトランジスタ STrおよびアクセストランジスタ ATrのゲートには、それぞれワードライン WLOおよびチャージライン CLOが接続され 、ノーマルセル NC1のストレージトランジスタ STrおよびアクセストランジスタ ATrのゲ ートには、それぞれワードライン WL1およびチャージライン CL1が接続され、ノーマ ルセル NC2のストレージトランジスタ STrおよびアクセストランジスタ ATrのゲートには 、それぞれワードライン WL2およびチャージライン CL2が接続され、ノーマルセル N C3のストレージトランジスタ STrおよびアクセストランジスタ ATrのゲートには、それぞ れワードライン WL3およびチャージライン CL3が接続されている。
[0085] B— 1 2.センスアンプ回路部の構成
センスアンプ回路は、 2つのインバータが交差接続された、いわゆるクロスカップル 回路である。すなわち、インバータを構成する直列に接続された PMOSトランジスタ Q3および NMOSトランジスタ Q4と、インバータを構成する直列に接続された PMO Sトランジスタ Q5および NMOSトランジスタ Q6とを有し、 PMOSトランジスタ Q3と N MOSトランジスタ Q4との接続ノードがビットライン BLに接続されるとともに、当該接続 ノードには、 PMOSトランジスタ Q5および NMOSトランジスタ Q6のゲートが接続され る構成となっている。また、 PMOSトランジスタ Q5と NMOSトランジスタ Q6との接続ノ ードがビットライン ZBLに接続されるとともに、当該接続ノードには、 PMOSトランジ スタ Q3および NMOSトランジスタ Q4のゲートが接続される構成となっている。
[0086] そして、 NMOSトランジスタ Q4および Q6はゲート'ボディ直結トランジスタを用いる 。このような構成を採ることで、低いゲート電圧でもトランジスタを確実にオンすること ができ、例えば初期プリチャージ電圧 (VPR)が接地電位であった場合 (GNDプリチ ヤージ)でも、オンしにくいという問題が生じず、誤動作を防止できる。
[0087] また、 PMOSトランジスタ Q3および Q5は共通して PMOSトランジスタ Q1に接続さ れ、 PMOSトランジスタ Q1を介してビットライン駆動電圧 VBL (ここでは 1Z2VDD) が与えられる構成となっている。なお、 PMOSトランジスタ Q1のゲートにはセンスアン プ活性ライン/ SOPが接続されて ヽる。
[0088] また、 NMOSトランジスタ Q4および Q6は共通して NMOSトランジスタ Q2に接続さ れ、 NMOSトランジスタ Q2を介して接地可能な構成となっている。なお、 NMOSトラ ンジスタ Q2のゲートにはセンスアンプ活性ライン SONが接続されている。
[0089] B— 1 3.プリチャージ部の構成
プリチャージ部は、ビットライン BLと ZBLとの間に直列に接続されて配設された N MOSトランジスタ Q7および Q8を有して構成されている。
[0090] そして、 NMOSトランジスタ Q7と Q8との接続ノードにはプリチャージ電圧 VPCが与 えられ、 NMOSトランジスタ Q7および Q8のゲートには、プリチャージ信号ライン BLP に接続されている。
[0091] B— 1 4. IOゲート部の構成
IOゲート部は、ビットライン BLおよび ZBLにそれぞれ一方の主電極が接続された 、 NMOSトランジスタ Q9および Q10によって構成され、 NMOSトランジスタ Q9およ び Q10のそれぞれの他方の主電極には、入出力ライン IOおよび ZIOが接続され、 NMOSトランジスタ Q9および Q 10のゲートには、コラム選択ライン CSLが接続され た構成となっている。
[0092] B- 2.メモリアレイの動作 次に、以上説明したメモリアレイ 1Aの動作について、図 9 (a)〜（e)に示すタイミン グチャートを用いて、読み出し動作を例に採って説明する。
[0093] 図 9 (a)に示すように、プリチャージ信号 BLPが活性ィ匕している期間は、図 9 (e)に 示すように、ビットライン BLおよび ZBLは、何れも初期プリチャージ電圧 VPR (OV) に初期化されている。
[0094] そして、プリチャージ信号 BLPが非活性になり、何れかのメモリセルが選択されると
、メモリセル部からのデータが読み出され始め、メモリセル部の記憶状態 (電位状態） に応じた速さでビットライン電位が上昇する。
[0095] そしてビットライン BLおよび ZBLの電位差が充分に開いたとき（時刻 T1)に、図 9 ( b)、 （c)に示すように、センスアンプ活性信号 SONおよび ZSOPを活性ィ匕することで
、センスアンプ回路部による増幅動作が行われる。
[0096] ここで、ダミーセル DCOおよび DC 1のストレージトランジスタのストレージノードの電 位は常時 1Z2VDDに固定されているので、メモリセルに対して相補的に選択される ダミーセルは、常に 1Z2VDDの電位状態に応じた速さでビットライン電位を上昇さ せる。
[0097] 例えば、ノーマルセル NCOからデータ" 1"を読み出す場合、ノーマルセル NCOが 接続されたビットライン BLは、データ" 1"の電位状態、すなわち電位 VDDに応じた 速さで電位が上昇するが、相補的に選択されるダミーセル DC1が接続されたビットラ イン ZBLは、 1/2VDDの電位状態に応じた速さで電位が上昇し、時刻 T1ではビッ トライン BLとの間で明確な電位差が生じる。
[0098] 図 9 (e)では、時刻 T1をもって電位差が充分に開いた時刻としている力 これを境と して、ビットライン/ BLの電位は減少に転じ、ビットライン BLの電位はさらに増加する ことになる。
[0099] なお、ノーマルセル NCOからデータ" 0"を読み出す場合は動作が逆転し、ノーマル セル NCOが接続されたビットライン BLは、データ" 0"の電位状態、すなわち OVに応 じた速さで電位が上昇し、相補的に選択されるダミーセル DC1が接続されたビットラ イン ZBLは、 1Z2VDDの電位状態に応じた速さで電位が上昇し、時刻 T1での電 位は、ビットライン/ BLの方が高くなる。そして、これを境として、ビットライン BLの電 位は減少に転じ、ビットライン ZBLの電位はさらに増加することになる。
[0100] ビットライン BLおよび ZBLの電位差がさらに開いた時刻 T2以後は、図 9 (d)に示 すように、一定期間コラム選択線 CSLが活性化され、入出力ライン IOおよび /IOに データが読み出され、伝送される。
[0101] B- 3.特徴的作用効果
以上説明したように、実施の形態 2の半導体記憶装置においては、ビットライン BL および ZBLに、それぞれダミーセル DCOおよび DC 1を接続し、ビットライン BLに複 数接続されるノーマルセルの何れかが選択された場合には、ダミーセル DC1を相補 的に選択し、ビットライン ZBLに複数接続されるノーマルセルの何れかが選択された 場合には、ダミーセル DCOを相補的に選択することで、ビットライン BLと/ BLとの間 の電位差が明確に得られる構成を採るので、センスアンプ回路部でのセンス動作に 誤動作が生じることが防止できる。
[0102] また、センスアンプ回路部においては、クロスカップル回路を構成するインバータの MOSトランジスタのうち、 NMOSトランジスタにゲート'ボディ直結トランジスタを用い ので、低いゲート電圧でも NMOSトランジスタを確実にオンすることができ、キャパシ タレスメモリである TTRAMメモリセルにおいて、高速動作が必要でない時に、電源 電圧を下げて低い周波数で動作させてトータルの消費電力を低減させるような場合 に、蓄積電荷量が減っても安定した動作を保障することができる。
[0103] B-4.ゲート'ボディ直結トランジスタの構成例
図 10および図 11を用いて、ゲート'ボディ直結トランジスタの構成の一例につ 、て 説明する。
[0104] 図 10はゲート'ボディ直結トランジスタ GBT1の平面レイアウトを示す図であり、ゲー ト電極 GTと、当該ゲート電極 GTに対して T字型をなすようにゲート配線 GWが配設 されている。
[0105] そして、ゲート電極 GTのゲート長方向の両側面外方には、それぞれ N型不純物を 比較的高濃度 (N+)ソース'ドレイン領域 SDが設けられ、ゲート配線 GWの線幅方向 の側面外方 (ソース ·ドレイン領域 SDが設けられた側とは反対側）には P型不純物を 比較的高濃度 (P+)に含んだボディコンタクト領域 BCが設けられて 、る。 [0106] 図 11は、図 10に示す A— A線での矢視方向断面の構成を示す断面図である。 図 11に示すように、ゲート'ボディ直結トランジスタ GBT1は、シリコン基板 11、埋め 込み酸ィ匕膜 12およびシリコン層 13 (SOI層）がこの順に積層された SOI基板 14上に 配設され、 P型不純物を比較的低濃度 (P—)に含んだボディ領域 BD上に、ゲート酸 化膜 GXを介してゲート電極 GTが配設されて 、る。
[0107] ボディ領域 BDおよびボディコンタクト領域 BCは、シリコン層 13の上面から埋め込 み酸ィ匕膜 12の上面に達して形成されており、ボディコンタクト領域 BCは、ボディ領域 BDの側面に接している。
[0108] 従って、ボディ領域 BDとボディコンタクト領域 BCとは電気的に接続されることとなり 、ボディコンタクト領域 BCをゲート電極 GTに電気的に接続すれば、ボディ領域 BD の電位をゲート電極 GTの電位と同じにできる。
[0109] 図 11においては、ゲート'ボディ直結トランジスタ GBT1上を覆う層間絶縁膜 IFを貫 通して、ボディコンタクト領域 BCに達するように設けられたコンタクト部 CH1と、層間 絶縁膜 IFを貫通してゲート配線 GWに達するように設けられたコンタクト部 CH2とを、 層間絶縁膜 IF上に配設された配線層 WRを介して接続することで、ボディ領域 BDの 電位をゲート電極 GTの電位と同じにしている。
[0110] ここで、ゲート'ボディ直結トランジスタ GBT1は、その周囲が素子分離絶縁膜 15に よって囲まれ、素子分離絶縁膜 15はシリコン層 13の上面力も埋め込み酸ィ匕膜 12の 上面に達するように形成されており、他の MOSトランジスタカゝら電気的に分離されて いる。なお、素子分離絶縁膜 15はボディコンタクト領域 BCとソース'ドレイン領域 SD との間のゲート配線 GWの下にも設けられ、ボディコンタクト領域 BCとソース'ドレイン 領域 SDとは電気的に分離されている。
[0111] ゲート'ボディ直結トランジスタの構成としては、図 12および図 13に示すような構成 ち考免られる。
[0112] 図 12はゲート'ボディ直結トランジスタ GBT2の平面レイアウトを示す図であり、ゲー ト電極 GTの、ゲート幅方向の一方の端部上力 外方に向けて延在するコンタクト層 C Tが配設されている。
[0113] また、ゲート電極 GTのゲート長方向の両側面外方には、それぞれ N型不純物を比 較的高濃度 (N+)ソース ·ドレイン領域 SDが設けられて 、る。
[0114] 図 13は、図 1に示す B— B線での矢視方向断面の構成を示す断面図である。
図 13に示すように、ゲート'ボディ直結トランジスタ GBT2は、 SOI基板 14上に配設 され、 P型不純物を比較的低濃度 (P—)に含んだボディ領域 BD上に、ゲート酸化膜 G
Xを介してゲート電極 GTが配設されて 、る。
[0115] ゲート電極 GTの、ゲート幅方向の一方の端部外方の SOI層 13の表面内には部分 素子分離絶縁膜 151が配設されて!/ヽる。
[0116] 部分素子分離絶縁膜 151は、その底部と埋め込み酸ィ匕膜 12との間に所定厚さの S
OI層 13が残るように SOI層 13の表面内にトレンチを形成し、該トレンチ内に絶縁物 を埋め込むことで形成されており、部分素子分離絶縁膜 151の下には P型不純物を 比較的低濃度 (P一）に含んだゥエル領域 131が存在して 、る。
[0117] そして、ゲート電極 GT上力も部分素子分離絶縁膜 151上にかけて延在するコンタ タト層 CTは、部分素子分離絶縁膜 151を貫通する開口部 OP内にも充填され、ゥェ ル領域 131に接触する構成となって ヽる。
[0118] 従って、ボディ領域 BDの電位は、ゥエル領域 131およびコンタクト層 CTを介してゲ ート電極 GTの電位と同じになる。
[0119] なお、ゲート'ボディ直結トランジスタ GBT2上を覆う層間絶縁膜 IFを貫通して、コン タクト層 CTに達するようにコンタクト部 CHを設け、当該コンタクト部 CHを層間絶縁膜
IF上に配設された配線層 WRに接続することで、ゲート電極 GTに所定の電位 (ゲー ト信号)を与えることができる。
[0120] ここで、ゲート'ボディ直結トランジスタ GBT2の周囲は、部分素子分離絶縁膜 151 が配設された領域以外は素子分離絶縁膜 15によって囲まれており、他の MOSトラ ンジスタから電気的に分離されて!、る。
[0121] なお、図 8に示したダミーセル DCOおよび DC1を構成するボディ固定トランジスタ B
Trl、 BTr2も、図 10、 11に示したゲート'ボディ直結トランジスタ GBT1と同様に、ボ ディ領域をボディコンタクト領域を介して所望の部分に電気的に接続する構成を採れ ば良ぐまた、図 12、 13に示したゲート'ボディ直結トランジスタ GBT2と同様に、ボデ ィ領域を部分素子分離絶縁膜下のゥエル領域を介して所望の部分に電気的に接続 する構成を採っても良ぐボディ固定トランジスタ BTrl、 BTr2の場合はゲートではな くソースが所望の部分と!/、うことになる。
[0122] C.実施の形態 3
C- 1.メモリアレイの構成
図 14に実施の形態 3に係るメモリアレイ 1Bの構成を示す。
図 14に示すようにメモリアレイ 1Bは、メモリセル部を除いて図 8を用いて説明したメ モリアレイ 1Aと同じであり、メモリアレイ 1Aと同一の構成については同一の符号を付 し、重複する説明は省略する。
[0123] メモリセル部は、データの読み出しおよび書き込みに用いられるノーマルセルと、読 み出し時のリファレンス電流を供給するためのダミートランジスタとを有している。
[0124] 図 14においては、図 8に示したメモリアレイ 1Aのダミーセル DCOおよび DC1の代 わりに、ビットライン BLにリファレンス電流を供給するダミートランジスタ DTOと、ビット ライン ZBLにリファレンス電流を供給するダミートランジスタ DT1とを有した構成を示 している。
[0125] ダミートランジスタ DTOはソースがリファレンス電圧ライン VREFに接続され、ドレイ ンがビットライン BLに接続され、ゲートにはダミーワードライン DWLOが接続されてい る。また、ダミートランジスタ DT1はソースがリファレンス電圧ライン VREFに接続され 、ドレインがビットライン/ BLに接続され、ゲートにはダミーワードライン DWL1が接 続されている。
[0126] リファレンス電圧ライン VREFの電圧は、センスアンプ活性化信号 SONが活性化さ れるときのデータ" 0"読み出し時とデータ" 1"読み出し時のそれぞれのビットライン電 圧の間の電圧に設定され、当該電圧は専用の電源回路力 供給する。
[0127] このような構成を採ることで、リファレンス電流を供給するために必要な MOSトラン ジスタの個数は、ダミーセルを使用する場合の半分で済み、メモリアレイにおけるメモ リセルの面積効率を上げることができる。
[0128] C- 2.メモリアレイの動作
次に、以上説明したメモリアレイ 1Bの動作について、図 15 (a)〜（e)に示すタイミン グチャートを用いて、読み出し動作を例に採って説明する。 [0129] 図 15 (a)に示すように、プリチャージ信号 BLPが活性ィ匕している期間は、図 15 (e) に示すよう〖こ、ビットライン BLおよび/ BLは、何れも初期プリチャージ電圧 VPR(OV )に初期化されている。
[0130] そして、プリチャージ信号 BLPが非活性になり、何れかのメモリセルが選択されると 、メモリセル部からのデータが読み出され始め、メモリセル部の記憶状態 (電位状態） に応じた速さでビットライン電位が上昇する。
[0131] そしてビットライン BLおよび ZBLの電位差が充分に開いたとき（時刻 T1)に、図 15
(b)、 （c)に示すように、センスアンプ活性信号 SONおよび ZSOPを活性ィ匕すること で、センスアンプ回路部による増幅動作が行われる。
[0132] ここで、ダミートランジスタ DTOおよび DT1のソースはリファレンス電圧ライン VREF に接続されているので、メモリセルに対して相補的に選択されるダミートランジスタは 、オンされると同時にリファレンス電圧ライン VREFの電位にほぼ等しい電位にまでビ ットラインの電位を上昇させる。
[0133] 例えば、ノーマルセル NCOからデータ" 1"を読み出す場合、ノーマルセル NCOが 接続されたビットライン BLは、データ" 1"の電位状態、すなわち電位 VDDに応じた 速さで電位が上昇するが、相補的に選択されるダミートランジスタ DT1が接続された ビットライン/ BLは、急速に電位が上昇してリファレンス電圧ライン VREFの電位に ほぼ等し 、電位にまで上昇し、時刻 T1ではビットライン BLとの間で明確な電位差が 生じる。
[0134] 図 15 (e)では、時刻 T1をもって電位差が充分に開いた時刻としている力 これを境 として、ビットライン/ BLの電位は減少に転じ、ビットライン BLの電位はさらに増加す ることになる。
[0135] なお、ノーマルセル NCOからデータ" 0"を読み出す場合は動作が逆転し、ノーマル セル NCOが接続されたビットライン BLは、データ" 0"の電位状態、すなわち OVに応 じた速さで電位が上昇し、相補的に選択されるダミートランジスタ DT1が接続された ビットライン/ BLは、急速に電位が上昇してリファレンス電圧ライン VREFの電位に ほぼ等しい電位にまで上昇し、この場合は時刻 T1での電位は、ビットライン/ BLの 方が高くなる。そして、これを境として、ビットライン BLの電位は減少に転じ、ビットライ ン ZBLの電位はさらに増加することになる。
[0136] ビットライン BLおよび ZBLの電位差がさらに開いた時刻 T2以後は、図 15 (d)に示 すように、一定期間コラム選択線 CSLが活性化され、入出力ライン IOおよび /IOに データが読み出され、伝送される。
[0137] C-3.特徴的作用効果
以上説明したように、実施の形態 3の半導体記憶装置においては、ビットライン BL および ZBLに、それぞれダミートランジスタ DTOおよび DT1を接続し、ビットライン B Lに複数接続されるノーマルセルの何れかが選択された場合には、ダミーセルトラン ジスタ DT1を相補的に選択し、ビットライン ZBLに複数接続されるノーマルセルの何 れかが選択された場合には、ダミートランジスタ DTOを相補的に選択することで、ビッ トライン BLと/ BLとの間の電位差が明確に得られる構成を採るので、センスアンプ 回路部でのセンス動作に誤動作が生じることが防止できる。
[0138] また、リファレンス電流の供給のためにダミートランジスタを使用することで、リファレ ンス電流の供給のために必要な MOSトランジスタの個数は、ダミーセルを使用する 場合の半分で済み、メモリアレイにおけるメモリセルの面積効率を上げることができる
[0139] D.実施の形態 4
D— 1.メモリアレイの構成
図 16に実施の形態 4に係るメモリアレイ 1Cの構成を示す。
図 16に示すようにメモリアレイ 1Cは、メモリセル部を 1ビットの情報を 2つのメモリセ ルで記憶する 1ビット 2セル方式に対応するように構成し、図 8を用いて説明した 1ビッ ト 1セル方式に対応したメモリセル部を有するメモリアレイ 1Aとはこの点において異な つている。なお、その他の構成においては図 8を用いて説明したメモリアレイ 1Aと同 じであり、メモリアレイ 1Aと同一の構成については同一の符号を付し、重複する説明 は省略する。
[0140] 図 16に示すメモリセル部においては、ビットライン BLおよび ZBLに、ワードライン およびチャージラインを共通として対をなすようにノーマルセルが接続されて 、る。
[0141] すなわち、電源ライン VDDとビットライン BLとの間に接続されたノーマルセル NCO 1および、電源ライン VDDとビットライン/ BLとの間に接続されたノーマルセル NCO 2は、それぞれのアクセストランジスタ ATrがワードライン WLOに共通に接続され、そ れぞれのストレージトランジスタ STrがチャージライン CLOに共通に接続されている。
[0142] 同様に、電源ライン VDDとビットライン BLとの間に接続されたノーマルセル NC11 および、電源ライン VDDとビットライン ZBLとの間に接続されたノーマルセル NC 12 は、それぞれのアクセストランジスタ ATrがワードライン WL1に共通に接続され、それ ぞれのストレージトランジスタ STrがチャージライン CL1に共通に接続されている。
[0143] また、電源ライン VDDとビットライン BLとの間に接続されたノーマルセル NC21およ び、電源ライン VDDとビットライン ZBLとの間に接続されたノーマルセル NC22は、 それぞれのアクセストランジスタ ATrがワードライン WL2に共通に接続され、それぞ れのストレージトランジスタ STrがチャージライン CL2に共通に接続されている。
[0144] そして、対をなすメモリセルは同時に動作するように制御され、例えば、ワードライン WLOが選ばれることで、ノーマルセル NC01および NC02から、それぞれのストレー ジトランジスタ STrに保持された電荷に応じた電位力 それぞれビットライン BLおよび ZBLに与えられることになる。
[0145] ここで、対をなすメモリセルにはデータの書き込み時に、正反対のデータ（相補デー タ）が与えられており、ビットライン BLおよび ZBLには、明確な電位差が生じることに なる。
[0146] なお、図 16においては、ビットライン BLにノーマルセル NC01、 NC11および NC2 1が接続され、ビットライン ZBLにノーマルセル NC02、 NC12および NC22が接続 された構成を示している力 これらはごく一部であり、ビットライン BLおよび ZBL〖こは さらに多くのノーマルセルが接続されて ヽることは言うまでもな 、。
[0147] D- 2.メモリアレイの動作
次に、以上説明したメモリアレイ 1Cの動作について、図 17 (a)〜（e)に示すタイミン グチャートを用いて、読み出し動作を例に採って説明する。
[0148] 図 17 (a)に示すように、プリチャージ信号 BLPが活性ィ匕している期間は、図 17 (e) に示すよう〖こ、ビットライン BLおよび/ BLは、何れも初期プリチャージ電圧 VPR(OV )に初期化されている。 [0149] そして、プリチャージ信号 BLPが非活性になり、何れかのメモリセル対が選択される と、メモリセル部力 のデータが読み出され始め、メモリセル部の記憶状態 (電位状態 )に応じた速さでビットライン電位が上昇する。
[0150] そしてビットライン BLおよび ZBLの電位差が充分に開いたとき（時刻 T1)に、図 17
(b)、 （c)に示すように、センスアンプ活性信号 SONおよび ZSOPを活性ィ匕すること で、センスアンプ回路部による増幅動作が行われる。
[0151] 例えば、ノーマルセル NC01からデータ" 1"を読み出す場合、ノーマルセル NC01 が接続されたビットライン BLは、データ" 1"の電位状態、すなわち電位 VDDに応じ た速さで電位が上昇し、同時に選択されるノーマルセル NC02が接続されたビットラ イン ZBLには、データ" 0"の電位状態、すなわち OVに応じた速さで電位が上昇する 。従って、時刻 T1ではデーダ '1"を読み出した場合の電位状態とデーダ '0"を読み 出した場合の電位状態に相当するだけの電位差 SVが生じることになり、その大きさ は、図 8を用いて説明したメモリアレイ 1Aや、図 15を用いて説明したメモリアレイ 1B でのビットライン間電位差の 2倍近くとなる。
[0152] 図 17 (e)では、時刻 T1をもって電位差が充分に開いた時刻としている力 これを境 として、ビットライン/ BLの電位は減少に転じ、ビットライン BLの電位はさらに増加す ることになる。
[0153] なお、ノーマルセル NC01からデータ" 0"を読み出す場合は動作が逆転し、ノーマ ルセル NC01が接続されたビットライン BLは、データ" 0"の電位状態、すなわち OV に応じた速さで電位が上昇し、同時に選択されるノーマルセル NC02が接続された ビットライン ZBLには、データ" 1"の電位状態、すなわち電位 VDDに応じた速さで 電位が上昇し、この場合は時刻 T1での電位は、ビットライン/ BLの方が高くなる。そ して、これを境として、ビットライン BLの電位は減少に転じ、ビットライン/ BLの電位 はさらに増加することになる。
[0154] ビットライン BLおよび ZBLの電位差がさらに開いた時刻 T2以後は、図 15 (d)に示 すように、一定期間コラム選択線 CSLが活性化され、入出力ライン IOおよび /IOに データが読み出され、伝送される。
[0155] D- 3.特徴的作用効果 以上説明したように、実施の形態 4の半導体記憶装置においては、メモリアレイ 1C のメモリセル部を 1ビット 2セル方式とし、対をなすメモリセルにはデータの書き込み時 に相補データが与えられる構成とし、データの読み出し時には対をなすメモリセルか ら同時にデータを読み出すように制御することで、ビットライン間には、データ" 1"を 読み出した場合の電位状態とデータ" 0"を読み出した場合の電位状態に相当するだ けの電位差を生させるようにするので、 1ビット 1セル方式で構成する場合に比べてビ ットライン間電位差を 2倍程度大きくできる。
[0156] 従って、ビットライン BLと ZBLとの間の電位差がより明確になって、センスアンプ回 路部でのセンス動作に誤動作が生じることを確実に防止できる。
[0157] また、読み出し信号量が多いので、高速センス動作が可能となり、高速アクセスが 可能となり、逆に、電源電圧 VDDを半分に低下させた場合でもセンス動作が可能な ので、高速動作が必要な時や必要なブロックには電圧を上げて高速アクセスを可能 とし、逆に、高速動作が必要でない時や必要でないブロックには電圧を下げて低い 周波数で動作させると 、うダイナミックな制御がメモリにつ ヽても適用可能となる。
[0158] また、 1ビット 2セル方式を採用することで、リフレッシュ動作が必要となるまでの時間 を長くすることができる。この特徴について図 18および図 19を用いて説明する。
[0159] 図 18および図 19は、横軸に時間を採り、縦軸に TTRAMメモリセルでの保持デー タの電荷量に対応する電圧値を採って、保持データの経時変化を、データ" H"の場 合とデータ" L"の場合とについて示している。なお、図 18には 1ビット 1セル方式の場 合の経時変化を示し、図 19には 1ビット 2セル方式の場合の経時変化を示している。
[0160] 図 18に示すように、 1ビット 1セル方式の場合、リファレンス電位 VREF (この場合は 1/2VDD)が必要であり、低電位側データ（データ" L")の電荷量とリファレンス電位 VREFとの差がセンスアンプの感度 SSより小さくなるとデータの読み出しができなく なる。ここに達するまでの時間が読み出し限界である。
[0161] そして、 TTRAMメモリセル（NMOSトランジスタ構成されて!ヽる場合）を構成するス トレージトランジスタは、ストレージノードに蓄積されたホールの電荷量で、 "1"または "0"のデータを規定しており、データ" 0"の場合は、ストレージノードに電荷が蓄積さ れていない状態である。しかし、時間とともにソースライン SL力も PN接合を介してホ ールが流入してくるので、定期的にホールを排出しなければならず、それがリフレツシ ュ動作である。
[0162] なお、データ" 1"の場合は、図 6 (d)を用いて説明したように、ストレージノードの電 位は VDDよりも少し高くなるように電荷が蓄積されており、また、時間とともに排出さ れるホールの電荷量は僅かなので、電荷量の減少は少な!/、。
[0163] このリフレッシュ動作が必要になるまでの時間が読み出し限界時間に相当し、 1ビッ ト 1セル方式の場合は上述したようにリファレンス電位 VREFと、低電位側データの電 荷量の増加度によって規定される。
[0164] そして、図 18に示すように、低電位側データの電荷は急速に増加するので、 1ビット
1セル方式の場合はリフレッシュ動作が必要となるまでの時間が短い。
[0165] 一方、図 19に示すように、 1ビット 2セル方式の場合はリファレンス電位 VREFが不 要であり、読み出し限界は、低電位側データ（データ" L")と高電位側データ (データ
"H")との電位差がセンスアンプの感度 SSより小さくなる時間によって規定されるの で、リフレッシュ動作が必要となるまでの時間が長くなる。
[0166] このように、リフレッシュ動作が必要となるまでの時間が長くなれば、データ保持電 流を低減でき、スタンノ ィ電流を低減することが可能となる。さらに、読み出し信号量 が多いので、低い電源電圧でデータ保持することで、一層、スタンバイ電流を低減さ せることち可會となる。
[0167] また、 2つのメモリセルで 1つのデータを保持するので、一方のメモリセルに不具合 が生じてデータが得られな 、場合でも、他方のメモリセルに保持されて 、るデータが 判れば、一方のメモリセルに保持されていたデータは、それとは正反対のデータであ るので、復元することも可能であり、データが完全に失われてしまうということがなぐ 冗長性を有したメモリを得ることができる。
[0168] E.実施の形態 5
E- 1.メモリアレイの構成
図 20に実施の形態 5に係るメモリアレイ 1Dの構成を示す。
図 20に示すメモリアレイ 1Dは、センスアンプ回路部に特徴を有し、メモリセル部の 構成は、図 8を用いて説明したメモリアレイ 1Aと同じ 1ビット 1セル方式を採用しても良 く、図 16を用いて説明したメモリアレイ 1Cと同じ 1ビット 2セル方式を採用しても良い ので図示は省略している。また、その他の構成は、図 8を用いて説明したメモリアレイ 1Aと同じであり、メモリアレイ 1Aと同一の構成については同一の符号を付し、重複す る説明は省略する。
[0169] 図 20に示すように、メモリアレイ 1Dのセンスアンプ回路部は、リストア用センスアン プ回路とリード用センスアンプ回路とで構成されている。
[0170] リード用センスアンプ回路は、ビットライン BLと接地との間に直列に接続された、 N MOSトランジスタ Q11および NMOSトランジスタ Q12と、ビットライン/ BLと接地との 間に直列に接続された、 NMOSトランジスタ Q 13および NMOSトランジスタ Q 14とを 有し、 NMOSトランジスタ Q11および NMOSトランジスタ Q13のゲートが、それぞれ ビットライン ZBLおよび BLに接続されている。また、 NMOSトランジスタ Q12および NMOSトランジスタ Q14のゲートには、読み出し活性ライン Read (読み出し活性信 号 Readを与える）が接続されて!、る。
[0171] そして、 NMOSトランジスタ Q11および Q13にはゲート'ボディ直結トランジスタを 用いている。
[0172] このような構成を採ることで、データの読み出し時には、ビットライン電位が低ぐゲ ート 'ボディ直結トランジスタによる増幅が必要な最小限の期間、すなわち、センスァ ンプ活性信号 SONおよび ZS0Pが活性ィ匕してから、ビットライン BL間の電位差が一 定になるまでの期間だけ、読み出し活性ライン READカゝら読み出し活性信号を与え てリード用センスアンプ回路を駆動し、低いゲート電圧でも確実にオンするゲート'ボ ディ直結トランジスタによりセンスを行うことで、例えば初期プリチャージ電圧 (VPR) が接地電位であった場合 (GNDプリチャージ)でも、オンしにく 、と ヽぅ問題が生じず 、誤動作を防止できる。
[0173] そして、ビットライン BL間の電位差が一定になった後は、読み出し活性信号を停止 することでリストア用センスアンプ回路による増幅動作を行う。
[0174] ゲート'ボディ直結トランジスタは、低いゲート電圧でも確実にオンする力 それだけ にリーク電流等の無効電流が多く流れ、長時間の使用は望ましくないが、上記のよう な構成を採ることで、ゲート'ボディ直結トランジスタがオンしている時間が限定され、 センスアンプ回路部に流れる電流を必要最低限に制限して、電力効率を改善するこ とがでさる。
[0175] なお、読み出し活性信号 Readは外部から与えられる読み出し指示信号 READ (図 7)に基づいて、例えばセンスアンプ活性信号 SONとの AND処理により作成すること ができる。
[0176] リストア用センスアンプ回路は、図 9に示したメモリアレイ 1Aのセンスアンプ回路とほ ぼ同様の構成を有しており、メモリアレイ 1Aのセンスアンプ回路の、ゲート'ボディ直 結トランジスタである NMOSトランジスタ Q4および Q6の代わりに、通常の NMOSトラ ンジスタ Q41および Q61を使用した構成となっている。
[0177] なお、リストア用センスアンプ回路は、メモリセルのリフレッシュ動作や、データの書 き換えに際しても使用する。
[0178] E- 2.特徴的作用効果
以上説明したように、実施の形態 5の半導体記憶装置においては、センスアンプ回 路部を、リストア用センスアンプ回路とリード用センスアンプ回路とで構成し、データの 読み出し時には、ゲート'ボディ直結トランジスタによる増幅が必要な最小限の期間 だけリード用センスアンプ回路を用いてセンスを行うので、センスアンプ回路部に流 れる電流を必要最低限に制限して、電力効率を改善することができる。
[0179] F.実施の形態 6
図 21に実施の形態 6に係るメモリアレイ 1Eの構成を示す。
図 21に示すメモリアレイ 1Eは、センスアンプ回路部に特徴を有し、メモリセル部の 構成は、図 8を用いて説明したメモリアレイ 1Aと同じ 1ビット 1セル方式を採用しても良 く、図 16を用いて説明したメモリアレイ 1Cと同じ 1ビット 2セル方式を採用しても良い ので図示は省略している。また、その他の構成は、図 8を用いて説明したメモリアレイ 1Aと同じであり、メモリアレイ 1Aと同一の構成については同一の符号を付し、重複す る説明は省略する。
[0180] 図 21に示すように、メモリアレイ 1Eのセンスアンプ回路部は、リストア用センスアン プ回路とリード用センスアンプ回路とで構成されている。
[0181] リード用センスアンプ回路は、ビットライン BLと接地との間に接続された、 NMOSト ランジスタ Q21と、ビットライン/ BLと接地との間に直列に接続された、 NMOSトラン ジスタ Q22とを有して!/、る。
[0182] そして、 NMOSトランジスタ Q21および NMOSトランジスタ Q22のゲートには、読 み出し活性ライン Read (読み出し活性信号 Readを与える）が接続され、 NMOSトラ ンジスタ Q21のボディ領域はビットライン ZBLに接続され、 NMOSトランジスタ Q22 のボディ領域はビットライン BLに接続されている。
[0183] なお、リストア用センスアンプ回路は、図 20に示したメモリアレイ 1Dのリストア用セン スアンプ回路と同じ構成である。
[0184] リード用センスアンプ回路はデータの読み出し時に以下のような動作を行う。
[0185] データの読み出し時に読み出し活性ライン Readを活性ィ匕すると、ビットライン BLお よび ZBL電位は接地電位に引かれて低下を始める。
[0186] ここで、例えばビットライン BL側にデータ" 1"が読み出される場合、ビットライン BL にボディ領域が接続される NMOSトランジスタ Q22のボディ電位が上昇し、電流が 流れやすくなる。
[0187] その結果、ビットライン ZBLの電位は接地電位に引かれやすくなつて、ビットライン
ZBLの電位がさらに低下する。
[0188] ビットライン ZBLの電位が低下すると、ビットライン ZBLにボディ領域が接続される
NMOSトランジスタ Q21のボディ電位も低下し、オンしにくくなることでビットライン BL の電位が上昇する。
[0189] このように、データの読み出し時には、 MOSトランジスタ Q21および Q22のボディ 電位のみを制御することで、トランジスタのしき 、値を変化させてビットライン BLおよ び ZBLの電位をセンスすることができるので、少な!/、MOSトランジスタでリード用セ ンスアンプ回路を実現することができる。
[0190] G.実施の形態 7
図 22に実施の形態 7に係るメモリアレイ 1Fの構成を示す。
図 22に示すメモリアレイ 1Fは、センスアンプ回路部に特徴を有し、メモリセル部の 構成は、図 8を用いて説明したメモリアレイ 1Aと同じ 1ビット 1セル方式を採用しても良 く、図 16を用いて説明したメモリアレイ 1Cと同じ 1ビット 2セル方式を採用しても良い ので図示は省略している。また、その他の構成は、図 8を用いて説明したメモリアレイ 1Aと同じであり、メモリアレイ 1Aと同一の構成については同一の符号を付し、重複す る説明は省略する。
[0191] 図 22に示すように、メモリアレイ 1Fのセンスアンプ回路部は、リストア用センスアン プ回路とリード用センスアンプ回路とで構成されている。
[0192] リード用センスアンプ回路は、ビットライン BLと接地との間に接続された、 NMOSト ランジスタ Q21と、ビットライン/ BLと接地との間に直列に接続された、 NMOSトラン ジスタ Q22と、ビットライン BLに介挿された NMOSトランジスタ Q15と、ビットライン/ BLに介挿された NMOSトランジスタ Q16とを有している。
[0193] そして、 NMOSトランジスタ Q21および NMOSトランジスタ Q22のゲートには、読 み出し活性ライン Read (読み出し活性信号 Readを与える）が接続され、 NMOSトラ ンジスタ Q21のボディ領域はビットライン ZBLに接続され、 NMOSトランジスタ Q22 のボディ領域はビットライン BLに接続されている。なお、 NMOSトランジスタ Q21の ボディ領域が接続されるのは、 NMOSトランジスタ Q16のソースが接続された側のビ ットライン ZBLであり、 NMOSトランジスタ Q22のボディ領域が接続されるのは、 NM OSトランジスタ Q15のソースが接続された側のビットライン BLである。
[0194] また、 NMOSトランジスタ Q15および Q16のゲートには、書き込み活性ライン Writ e (書き込み活性信号 Writeを与える）が接続されて!、る。
[0195] なお、リストア用センスアンプ回路は、図 20に示したメモリアレイ 1Dのリストア用セン スアンプ回路と同じ構成である。
[0196] リード用センスアンプ回路はデータの読み出し時の動作は、基本的には図 21を用 いて説明したメモリアレイ 1Eのリード用センスアンプ回路と同じである力 メモリアレイ 1Fにおいては、データの読み出し時には、読み出し活性ライン Readは活性ィ匕させる が書き込み活性ライン Writeを非活性として、 NMOSトランジスタ Q15および Q16を オフさせて、ビットライン BLおよび ZBLからリストア用センスアンプ回路を電気的に 切り離す。
[0197] これにより、リストア用センスアンプ回路の動作に対して、ビットライン BLおよび ZB Lに寄生する容量が影響を与えることを防止でき、センス動作を高速ィ匕できる。 [0198] すなわち、ビットライン BLおよび ZBLにはメモリセル部が接続されており、これに付 随する大きな寄生容量が存在している。その大きさは、センスアンプ回路部の寄生容 量を 1とすればその他のビットラインの寄生容量は 3程度となる。
[0199] ここで、データの読み出しに際してビットライン間の電位差が開く時間は、ビットライ ンに付随する寄生容量に影響を受け、寄生容量が大きいとセンス可能なまでに電位 差が開くまでの時間が長くなる。
[0200] しかし、ビットライン BLおよび ZBLからリストア用センスアンプ回路を電気的に切り 離すことで、センスアンプ回路部に存在する寄生容量以外の寄生容量が切り離され ることになるので、リストア用センスアンプ回路が動作を完了するための時間（容量の 充放電時間）を大幅に短縮して、センス動作を高速ィ匕できる。
[0201] なお、図 9 (a)を用いて説明したように、プリチャージ信号 BLPが非活性になってメ モリセル部からのデータが読み出され始め、書き込み活性ライン Writeが非活性にな るまでの間は、ビットライン BLおよび ZBLを介してセンスアンプ回路部に電位が与え られ、書き込み活性ライン Writeが非活性になった後は、リストア用センスアンプ回路 とリード用センスアンプ回路による増幅動作となるので、ビットライン BLおよび/ BLを 電気的に切り離しても問題はない。
[0202] また、書き込み動作時は、書き込み活性ライン Writeが活性ィ匕して、 NMOSトラン ジスタ Q 15および Q 16がオンするので、 IOゲート部を経由して書き込まれるデータは 、リストア用センスアンプでラッチされるとともに、 NMOSトランジスタ Q15および Q16 を介して、ビットライン BLに伝達することができる。
[0203] なお、書き込み活性信号 Writeは外部から与えられる書き込み指示信号 WRITE ( 図 7)に基づいて、例えばセンスアンプ活性信号 SONとの AND処理により作成する ことができる。
[0204] また、上述したように、ビットラインの寄生容量をセンスアンプ回路部から分離する構 成は、実施の形態 2〜5に示したメモリアレイ 1A〜1Dの何れに適用しても良い。
[0205] H.実施の形態 8
図 23に実施の形態 8に係るメモリアレイ 1Gの構成を示す。
図 23に示すメモリアレイ 1Gは、センスアンプ回路部に特徴を有し、メモリセル部の 構成は、図 8を用いて説明したメモリアレイ 1Aと同じ 1ビット 1セル方式を採用しても良 く、図 16を用いて説明したメモリアレイ 1Cと同じ 1ビット 2セル方式を採用しても良い ので図示は省略している。また、その他の構成は、図 8を用いて説明したメモリアレイ 1Aと同じであり、メモリアレイ 1Aと同一の構成については同一の符号を付し、重複す る説明は省略する。
[0206] 図 23に示すように、メモリアレイ 1Gのセンスアンプ回路部は、直列に接続された P MOSトランジスタ Q31および NMOSトランジスタ Q4と、直列に接続された PMOSト ランジスタ Q51および NMOSトランジスタ Q6とを有し、 PMOSトランジスタ Q31と N MOSトランジスタ Q4との接続ノードがビットライン BLに接続されるとともに、当該接続 ノードには、 PMOSトランジスタ Q51および NMOSトランジスタ Q6のゲートが接続さ れる構成となっている。また、 PMOSトランジスタ Q51と NMOSトランジスタ Q6との接 続ノードがビットライン ZBLに接続されるとともに、当該接続ノードには、 PMOSトラ ンジスタ Q31および NMOSトランジスタ Q4のゲートが接続される構成となっている。
[0207] そして、 NMOSトランジスタ Q4および Q6はゲート'ボディ直結トランジスタを使用し 、 PMOSトランジスタ Q 31のボディ領域をビットライン BLに接続し、 PMOSトランジス タ Q51のボディ領域をビットライン ZBLに接続する構成となっている。
[0208] これにより、センスアンプ回路を構成する全ての MOSトランジスタが低い電圧での 動作が可能となり、メモリアレイのさらなる低電圧化を実現することができる。
[0209] なお、ビットラインの初期プリチャージ電圧 VPRが接地電位の場合、 PMOSトラン ジスタ側は、当初はソースがビットライン駆動電圧 VBL (例えば 1Z2VDD)、ボディ 力 S0Vというバイアスになるため、ビットライン駆動電圧 VBL力 PMOSトランジスタの ビルトイン ·ポテンシャル（例えば 0. 6V)より小さ!/、メモリアレイに適した構成であると 言える。
[0210] また、実施の形態 2〜8においては NDプリチャージ方式を前提として説明したが、 1Z2VDDプリチャージ方式でもメモリアレイ 1Gのセンスアンプ回路部の構成は有効 である。
[0211] ただし、この場合、ビットラインを直接 PMOSトランジスタのボディ領域 (N型）に接 続すると、当該ボディ領域（1Z2VDD)力 ソース（センスアンプの GND)に電流が 流れて誤動作してしまうため、ボディ領域 (N型)をさらに P型拡散領域に接続し、 PN 接合による容量カップリングを用いると良い。
[0212] さらにその場合、上昇したボディ電位の初期化手法として、センス動作ごとにセンス アンプの GNDを負の電圧にするなどして、ボディリフレッシュ動作動作を行うと、なお 良い。
[0213] I.実施の形態 9
以上説明した実施の形態 2〜8においては、 1ビット 1セル方式のメモリセル部を有 するメモリアレイ、あるいは 1ビット 2セル方式のメモリセル部を有するメモリアレイを有 する半導体記憶装置について説明したが、 1つの半導体記憶装置内に、 1ビット 1セ ル方式のメモリセル部を有するメモリアレイ、および 1ビット 2セル方式のメモリセル部 を有するメモリアレイの両方を備えた構成も考えられる。
[0214] 以下、実施の形態 9として、 TTRAMのコンフィギユラブルユニファイドメモリを備え た半導体記憶装置について説明する。
[0215] I 1.装置構成
1- 1 - 1.全体構成
図 24は、コンフィギユラブルユニファイドメモリを備えた半導体記憶装置 2000の全 体構成を示すブロック図である。
図 24に示すように、半導体記憶装置 2000は、メモリアレイ 1がメモリアレイブロック
MCA0〜MCA7の 8つのブロックに分けられている。
[0216] メモリアレイブロックとは、複数のワードラインと複数のビットライン対を含むメモリァレ ィのことであり、バンク (外部信号により独立にロウアドレスアクセス可能なブロック）と して扱うこともできる。なお、各メモリアレイブロックにはセンスアンプ回路部やプリチヤ ージ部、 IOゲート部等を備えているが、個々の図示は省略する。
[0217] 図 24においては、メモリアレイ 1が 8つのメモリアレイブロックで構成され、各ブロック は、 1ビット 1セル方式あるいは 1ビット 2セル方式のどちらかに任意にプログラム可能 な構成となっている。
[0218] また、各バンクからの入出力である IOバスを、 1ビット 1セル方式のブロックおよび 1 ビット 2セル方式のブロックに対して、それぞれ別個に接続できるような 2ウェイのノ ス 構成を採っており、図 24においては IOバス BS1が 1ビット 1セル方式のメモリアレイブ ロック MCA2、 MCA3、 MCA4、 MCA5および MCA7に接続され、 IOバス BS2が 1 ビット 2セル方式のメモリアレイブロック MCAO、 MCA1および MCA6に接続される 例を示している。なお、 IOバス BS1および BS2はプリアンプを含むライトドライバ 4に 接続される。
[0219] このような構成を採ることで、例えば、 IOバス BS2を高速バス（キャッシュバス）、 IO バス BS1を低速バス (メインメモリバス）に接続することで、 1ビット 2セル方式のメモリ アレイブロックをキャッシュメモリ、 1ビット 1セル方式のメモリアレイブロックをメインメモ リとしてハンドリング可能となり、メモリアレイ 1をコンフィギユラブルなユニファイドメモリ として、動作させることが可能となる。
[0220] 1—1— 2.プログラムユニットの構成
メモリアレイブロックを 1ビット 1セル方式あるいは 1ビット 2セル方式のどちらかにプロ グラムするための構成がプログラムユニット 6であり、アドレスデコーダ 2と、周辺回路と の間に配設されている。
[0221] 図 25には、メモリアレイ 1内のメモリアレイブロックの 1つを例に採り、その中のメモリ セル部とプログラムユニット 6との接続関係を示す。なお、便宜的に両者の間のアドレ スデコーダは図示を省略する。
[0222] プログラムユニット 6は、外部から与えられる外部アドレス信号 ADやモード切替信 号 MDに基づいて、メモリセル部に与えられるダミーワードライン、ワードラインおよび チャージラインの活性ィ匕および非活性ィ匕を制御することで、メモリセル部を 1ビット 1セ ル方式あるいは 1ビット 2セル方式のどちらかにプログラムする構成となっている。
[0223] 図 25に示すメモリセル部は、例えば図 8を用いて説明したメモリアレイ 1Aと同様に
、 1ビット 1セル方式に対応可能に構成されており、ノーマルセルの他にダミーセルを 有している。なお、メモリアレイ 1Aと同じ構成については同一の符号を付し、重複す る説明は省略する。
[0224] 図 26は、プログラムユニット 6の構成の一例を示す図である。
図 26に示すように、プログラムユニット 6は論理ゲート G1〜G7を有し、外部アドレス 信号 ADOおよび AD1と、モード切替信号 MDとに基づいて各論理ゲートの出力論 理を決定し、当該出力論理をダミーワードライン、ワードラインおよびチャージラインに 与えることで、メモリセル部を 1ビット 1セル方式あるいは 1ビット 2セル方式のどちらか にプログラムする構成となって ヽる。
[0225] すなわち、図 26に示すプログラムユニット 6においては、外部アドレス信号 ADOお よびモード切替信号 MDを、 ANDゲート Gl、 G2および ORゲート G7が受け、外部ァ ドレス信号 AD1および ORゲート G7の出力を、 ANDゲート G3〜G6が受ける構成と なっている。
[0226] 各論理ゲートは、以下のように構成されている。
ANDゲート G1は入力の一方が反転入力であり、当該入力には外部アドレス信号 ADOが与えられ、その出力がダミーワードライン DWL1およびダミーチャージライン DCL1に与えられる。
[0227] ANDゲート G2の出力は、ダミーワードライン DWLOおよびダミーチャージライン D CLOに与えられる。
[0228] ORゲート G7は入力の 1つが反転入力であり、当該入力にはモード切替信号 MD が与えられ、その出力が ANDゲート G3〜G6に与えられる。
[0229] ANDゲート G3の出力は、ワードライン WL3およびチャージライン CL3に与えられ る。
[0230] ANDゲート G4は入力の一方が反転入力であり、当該入力には ORゲート G7の出 力が与えられ、その出力がワードライン WL2およびチャージライン CL2に与えられる
[0231] ANDゲート G5は入力の一方が反転入力であり、当該入力には外部アドレス信号 AD1が与えられ、その出力がワードライン WL1およびチャージライン CL1に与えら れる。
[0232] ANDゲート G6は 2つの入力が共に反転入力であり、その出力がワードライン WL0 およびチャージライン CL0に与えられる。
[0233] 1- 2.装置動作
図 27および図 28には、プログラムユニット 6における入力に対する出力を真理値表 として示す。 [0234] 図 27は、プログラムユニット 6により、メモリセル部を 1ビット 1セル方式にプログラム する場合の真理値表を示して!/、る。
[0235] 図 27に示すように、 1ビット 1セル方式にプログラムする場合は、モード切替信号 M Dが" H (High) "として与えられる。
[0236] そして、例えば、外部アドレス信号 ADOおよび AD1が共に信号" L (Low) "である 場合は、ワードライン WL3およびチャージライン CL3には信号" L"、ワードライン WL 2およびチャージライン CL2には信号" L"、ワードライン WL 1およびチャージライン C L1には信号" L"、ワードライン WLOおよびチャージライン CLOには信号" H"が与え られる。
[0237] また、ダミーワードライン DWL1およびダミーチャージライン DCL1には信号" H"が 、ダミーワードライン DWLOおよびダミーチャージライン DCLOには信号" L"が与えら れる。
[0238] 上記のような場合、図 25に示したメモリセル部においては、ダミーセル DC1および ノーマルセル NCOが選択されることとなり、ノーマルセル NCOおよびダミーセル DC 1 のデータが、それぞれビットライン BLおよび ZBLに読み出されることになり、当該メ モリセル部を有するメモリアレイブロックは 1ビット 1セル動作をすることになる。
[0239] 図 28は、プログラムユニット 6により、メモリセル部を 1ビット 2セル方式にプログラム する場合の真理値表を示して!/、る。
[0240] 図 28に示すように、 1ビット 2セル方式にプログラムする場合は、モード切替信号 M Dが" L"として与えられる。
[0241] そして、例えば、外部アドレス信号 AD1が信号" L (Low) "である場合は、ワードライ ン WL3およびチャージライン CL3には信号" L"、ワードライン WL2およびチャージラ イン CL2には信号" L"、ワードライン WL 1およびチャージライン CL 1には信号" H"、 ワードライン WLOおよびチャージライン CLOには信号" H"が与えられる。この場合、 外部アドレス信号 ADOの信号は" L"、 "H"何れでも良いので、 "d (don't care term) " としている。
[0242] また、ダミーワードライン DWL1およびダミーチャージライン DCL1には信号" L"が 、ダミーワードライン DWLOおよびダミーチャージライン DCLOには信号" L"が与えら れる。
[0243] 上記のような場合、図 25に示したメモリセル部においては、ダミーセル DCOおよび DC 1は何れも選択されず、ノーマルセル NCOおよび NC1が選択されることとなり、ノ 一マルセル NCOおよびノーマルセル NC1のデータが、それぞれビットライン BLおよ び ZBLに読み出されることになり、当該メモリセル部を有するメモリアレイブロックは 1 ビット 2セル動作をすることになる。
[0244] このように、チャージライン、ワードラインおよびダミーワードラインに与える信号の組 み合わせをプログラムすること力 メモリセル部を 1ビット 1セル方式にプログラムする、 あるいは 1ビット 2セル方式でプログラムすることを意味している。
[0245] 1- 3.特徴的作用効果
以上説明したように、図 24に示す半導体記憶装置 2000においては、メモリアレイ 1 を複数のメモリアレイブロックで構成し、各ブロックを、 1ビット 1セル方式あるいは 1ビ ット 2セル方式のどちらかに任意にプログラム可能な構成としているので、メモリアレイ 1をコンフィギユラブルユニファイドメモリとして使用することができる。
[0246] すなわち、 1ビット 2セル方式のメモリアレイブロックでは、読み出し信号量が多いの で、高速センス動作が可能となり高速アクセスが可能となる。従って、高速な読み出し が要求されるキャッシュメモリ等に適して 、る。
[0247] また、信号量が理論的には 2倍になるので、電源電圧 VDDの下限マージンが大き くなるので、低電圧動作が可能となる。
[0248] また、 2つのメモリセルで情報が記憶されているので、リフレッシュ時間が長くなり、 データ保持電流を低減して、スタンバイ電流を低減することが可能となる。
[0249] 一方、 1ビット 1セル方式のメモリアレイブロックでは、データ保持量が 1ビット 2セル 方式に比べて 2倍となるので、多くのデータ保持量を必要とするメインメモリに適して いる。
[0250] 以上より、 1ビット 2セル方式で電源電圧 VDDとすることで、キャッシュメモリに適した 高速モード、 1ビット 2セル方式で電源電圧 1Z2VDDとすることで、低速動作でスタ ンバイ電圧が低 、省電力モード、 1ビット 1セル方式で電源電圧 VDDとすることで、 大容量メモリに適した大容量メモリモードの 3つのモードを各メモリアレイブロックごと にプログラマブルできるユニファイドコンフィギユラブルメモリを実現できる。
[0251] 1-4.変形例
以上の説明にお 、ては、メモリアレイブロック単位で 1ビット 1セル方式あるいは 1ビ ット 2セル方式をプログラムするものとして説明したが、同一のメモリアレイブロック内の 部分によって方式を変えることもでき、メモリアレイをより細力べ機能分類できる。
[0252] その場合、 1ビット 1セル動作時には、 1ビット 2セル動作を想定して、メモリ領域への データの書き込みを行う。
[0253] 例えば、奇数番のロウアドレスのメモリセルだけにデータを書き込むものとし、リフレ ッシュ動作をする際に、偶数番のロウアドレスのメモリセルに、奇数番のロウアドレスの メモリセルとは正反対のデータを書き込むような動作が必要となる。
[0254] 反対に 1ビット 2セル動作から 1ビット 1セル動作に変更する場合は、偶数番、奇数 番一方のロウアドレスのメモリセルのデータを無視すれば良い。
[0255] J. TTRAMの平面レイアウト
図 29〜31を用いて、 TTRAMの平面レイアウトの一例を示す。
各層のレイアウトが明らかになるように、図 29からビットライン BLを省略したものが図
30〖こ相当し、図 30からワードライン WL、チャージライン CLおよびソースライン SLを 省略したものが図 31に相当する。
[0256] また、図 32は、図 29に示したレイアウトに対応する等価回路図である。さらに、図 3
3、 34および 35ίま、それぞれ図 29に示した XX— XX線、 XXI— XXI線、 ΧΧΠ— ΧΧΠ線に 沿った位置での断面構造を示す断面図である。
[0257] 図 29に示すように、素子分離領域 IRおよび素子形成領域 ARは、何れも第 1方向 に沿って延在して形成されている。素子形成領域 IR内には、図 34、 35に示された素 子分離絶縁膜 15が形成されている。つまり、素子分離絶縁膜 15が第 1方向に沿って 延在して形成されることにより、素子分離絶縁膜 15によって、第 1方向に延在する素 子形成領域 ARが規定される。素子形成領域 ARは、素子分離絶縁膜 15によって分 断されることなぐ第 1方向に沿って連続的に延在している。
[0258] 図 30に示すように、ワードライン WL、チャージライン CL、およびソースライン SLは
、何れも第 2方向に沿って延在して形成されている。第 2方向は、第 1方向に垂直な 方向である。
[0259] ソースライン SLの両側にチャージライン CLが形成されており、チャージラインじしの 外側（ソースライン SLとは反対側）にワードライン WLが形成されている。ワードライン WLの外側（チャージライン CLとは反対側）には、隣のワードライン WLが形成されて いる。ソースライン SLは、多層配線構造における第 1層配線として形成されており、コ ンタクトプラグ CP2を介して素子形成領域 ARに接続されている。
[0260] 図 29に示すように、ビットライン BLは、素子形成領域 ARの上方において、第 1方 向に沿って延在して形成されている。ビットライン BLは、多層配線構造における第 2 層配線として形成されており、コンタクトプラグ CP1を介して素子形成領域 ARに接続 されている。なお、ビットライン BLを第 1層配線として形成し、ソースライン SLを第 2層 配線として形成することも可能である。
[0261] ビットライン BLに沿って、複数のメモリセル MC (MCa〜MCf)が配置されている。
第 1方向に並ぶ複数のメモリセル MCによって、ビットライン BLが共有されている。ま た、第 1方向に沿って互いに隣接する 2つのメモリセル MCによって、 1本のソースライ ン SLが共有されている。
[0262] 図 29に示した例では、ソースライン SLは、例えば左端のメモリセル MCaと中央のメ モリセル MCbとによって共有されている。また、ワードライン WL、チャージライン CL、 およびソースライン SLは、第 2方向に並ぶ複数のメモリセル MCによって共有されて いる。
[0263] 図 32に示すように、各メモリセル MCはストレージトランジスタ STrとアクセストランジ スタ ATrとを有して!/、る。ストレージトランジスタ STrおよびアクセストランジスタ ATrの 構造および動作は図 1を用いて説明しているので、説明は省略する。
[0264] 図 33に示すように、 SOI基板 14は、シリコン基板 11、埋め込み酸ィ匕膜層 12、およ びシリコン層 13がこの順に積層された構造を有して 、る。
[0265] ストレージトランジスタ STrは、 N型の不純物拡散領域 22、 24、チャネル形成領域 2 3a、電荷蓄積領域 23b、ゲート酸ィ匕膜 18、および、図 29、 30に示したチャージライ ン CLに相当するゲート電極 19を有している。不純物拡散領域 22、 24は、シリコン層 13の上面力も埋め込み酸ィ匕膜層 12の上面に達して形成されており、シリコン層 13 の上面内に規定されたチャネル形成領域 23aを挟んで、互いに対向している。ゲート 酸化膜 18はチャネル形成領域 23a上に形成されており、ゲート電極 19はゲート酸化 膜 18上に形成されている。電荷蓄積領域 23bは、チャネル形成領域 23aの下方に 形成されている。
[0266] アクセストランジスタ ATrは、 N型の不純物拡散領域 20、 22、チャネル形成領域 21 、ゲート酸ィ匕膜 16、および、図 29、 30に示したワードライン WLに相当するゲート電 極 17を有している。不純物拡散領域 20は、シリコン層 13の上面力も埋め込み酸ィ匕 膜層 12の上面に達して形成されており、シリコン層 13の上面内に規定されたチヤネ ル形成領域 21を挟んで、不純物拡散領域 22に対向している。ゲート酸ィ匕膜 16はチ ャネル形成領域 21上に形成されており、ゲート電極 17はゲート酸化膜 16上に形成 されている。
[0267] ゲート電極 17、 19の側面には、絶縁膜から成るサイドウォールスぺーサ 104が形 成されている。不純物拡散領域 20の上面上にはシリサイド層 100が形成されており、 不純物拡散領域 22の上面上にはシリサイド層 102が形成されており、不純物拡散領 域 24の上面上にはシリサイド層 103が形成されており、ゲート電極 17、 19の上面上 にはシリサイド層 101が形成されている。
[0268] 層間絶縁膜 105内には、シリサイド層 100に接続されたコンタクトプラグ 106と、シリ サイド層 103に接続されたコンタクトプラグ 107とが形成されている。層間絶縁膜 105 上には、コンタクトプラグ 106に接続された金属膜 108と、コンタクトプラグ 107に接続 された金属配線 109とが形成されている。コンタクトプラグ 107は、図 30に示したコン タクトプラグ CP2に相当する。金属配線 109は、図 29、 30に示したソースライン SU 相当する。
[0269] 層間絶縁膜 110内には、金属膜 108に接続されたコンタクトプラグ 111が形成され ている。層間絶縁膜 110上には、コンタクトプラグ 111に接続された金属配線 112が 形成されている。コンタクトプラグ 106、 111および金属膜 108は、図 29に示したコン タクトプラグ CP1に相当する。金属配線 112は、図 29に示したビットライン BLに相当 する。
[0270] 図 34および図 35に示すように、いわゆるフルトレンチ型の素子分離絶縁膜 15が、 シリコン層 13の上面から埋め込み酸化膜層 12の上面にまで到達して形成されて ヽ る。つまり、素子分離絶縁膜 15は、埋め込み酸ィ匕膜層 12の上面に接触する底面を 有している。
[0271] 図 29〜31に示したように、素子形成領域 ARが第 1方向に沿って連続的に延在し て形成されており、ビットライン BLは第 1方向に沿って延在し、チャージライン CL、ヮ 一ドライン WLおよびソースライン SLは第 2方向に沿って延在している。そして、第 1 方向に並んで配置された複数のメモリセル MCによってビットライン BLが共有され、ま た、第 1方向に隣接する 2つのメモリセル MCによってソースライン SLが共有される。
[0272] 従って、第 1方向に隣接するメモリセル MC間に素子分離絶縁膜 15を形成せずに 済むので、メモリセルアレイ領域の面積を削減することができる。し力も、第 1方向に 隣接する 2つのメモリセル MCによって 1本のソースライン SLが共有されるため、メモリ セルアレイ領域の面積をより削減することができる。
[0273] 本発明は詳細に説明されたが、上記した説明は、全ての局面において、例示であ つて、本発明がそれに限定されるものではない。例示されていない無数の変形例力 本発明の範囲力 外れることなく想定され得るものと解される。

Claims

請求の範囲
[1] 行列状に配置された複数のメモリセル (MC)、チャージライン (CL)、ワードライン（ WL)およびビットライン (BL)を有したメモリアレイ部を備え、
前記複数のメモリセル (MC)のそれぞれは、前記ビットライン (BL)と電源電位 (VD D)との間に直列に接続されたアクセストランジスタ (ATr)およびストレージトランジス タ（STr)を有し、
前記ストレージトランジスタ（STr)のゲートは前記チャージライン (CL)に、前記ァク セストランジスタ (ATr)のゲートは前記ワードライン (WL)に接続され、
前記ストレージトランジスタ（STr)および前記アクセストランジスタ (ATr)は、隣接す る他のメモリセル (MC)から電気的に分離され、
前記アクセストランジスタ (ATr)のオン Zオフによって、前記ストレージトランジスタ（ STr)およびアクセストランジスタ (ATr)の接続ノードの電位を一定電位またはフロー ティング状態に切り替えることにより、前記ストレージトランジスタ（STr)のボディ領域（ 23b)の電位をノヽィレベルまたはロウレベルに設定することで、 2値のデータを記憶す る半導体記憶装置であって、
前記ストレージトランジスタ（STr)をオフした状態で、前記ワードライン (WL)および 前記ビットライン (BL)を併行して活性化させることで、前記ストレージトランジスタ（ST r)がオンするまでの期間に、ドレイン側力 前記ボディ領域（23b)に向けて流れるリ ーク電流により、前記ボディ領域（23b)の電位を高めるように、前記チャージライン（ CL)、前記ワードライン (WL)および前記ビットライン (BL)の電位状態を制御する半 導体記憶装置。
[2] 前記ビットライン (BL)は、第 1のビットライン (BL)と、第 2のビットライン (ZBL)とで 対をなすように配設され、
前記複数のメモリセル (MC)は、
前記アクセストランジスタ (ATr)が前記第 1のビットライン (BL)に接続される第 1のメ モリセルと、
前記アクセストランジスタ (ATr)が前記第 2のビットライン (/BL)に接続される第 2 のメモリセルと、を含み、 前記メモリアレイ部は、
前記第 1のビットライン (BL)にリファレンス電位を与える第 1のリファレンス電位付与 手段と、
前記第 2のビットライン (/BL)にリファレンス電位を与える第 2のリファレンス電位付 与手段と、を備え、
前記第 1のメモリセル (NCO, NC2)力ものデータの読み出し時には、第 2のリファレ ンス電位付与手段が併行して選択され、
前記第 2のメモリセル (NCI, NC3)力ものデータの読み出し時には、第 1のリファレ ンス電位付与手段が併行して選択される、請求項 1記載の半導体記憶装置。
[3] 前記第 1のリファレンス電位付与手段は、
電源電位 (VDD)と前記第 1のビットライン (BL)との間に直列に接続された、第 1お よび第 2の MOSトランジスタ（BTrl, BTr2)を備え、
前記第 2のリファレンス電位付与手段は、
前記電源電位 (VDD)と前記第 2のビットライン (ZBL)との間に直列に接続された 、第 3および第 4の MOSトランジスタ（BTrl, BTr2)を備え、
前記第 1ないし第 4の MOSトランジスタは、ボディ領域がソース電位に固定された ボディ固定トランジスタである、請求項 2記載の半導体記憶装置。
[4] 前記第 1のリファレンス電位付与手段は、
リファレンス電圧ライン (VREF)と前記第 1のビットライン (BL)との間に接続された、 第 1のトランジスタ (DTO)を備え、
前記第 2のリファレンス電位付与手段は、
前記リファレンス電圧ライン (VREF)と前記第 2のビットライン (ZBL)との間に接続 された、第 2のトランジスタ (DT1)を備える、請求項 2記載の半導体記憶装置。
[5] 前記ビットライン (BL)は、第 1のビットライン (BL)と、第 2のビットライン (ZBL)とで 対をなすように配設され、
前記複数のメモリセル (MC)は、
前記アクセストランジスタ (ATr)が前記第 1のビットライン (BL)に接続される第 1のメ モリセル（NC01)と、 前記アクセストランジスタ (ATr)が前記第 2のビットライン (/BL)に接続される第 2 のメモリセル（NC02)と、を含み、
前記第 1のメモリセル (NC01)および前記第 2のメモリセル (NC02)には、相補デ ータが対として記憶され、
前記第 1のメモリセル (NC01)および前記第 2のメモリセル (NC02)は、前記チヤ一 ジライン (CL)および前記ワードライン (WL)が共通に接続され、データ読み出し時に は前記相補データを併行して読み出す、請求項 1記載の半導体記憶装置。
[6] 前記メモリアレイ部は、
前記第 1および第 2のビットライン (BL, ZBL)の電位差を増幅するセンスアンプ回 路部を有し、
前記センスアンプ回路部は、
第 1のインバータと第 2のインバータとが交差接続されたクロスカップル回路を有し、 前記第 1および第 2のインバータのそれぞれの NMOSトランジスタ（Q4, Q6)は、 ゲートとボディ領域とが電気的に接続される、請求項 2または請求項 5記載の半導体 記憶装置。
[7] 前記メモリアレイ部は、
前記第 1および第 2のビットライン (BL, ZBL)の電位差を増幅するセンスアンプ回 路部を有し、
前記センスアンプ回路部は、
前記第 1のビットライン (BL)と接地との間に直列に接続された、第 1および第 2の N MOSトランジスタ（Ql l, Q12)と、前記第 2のビットライン (ZBL)と接地との間に直 列に接続された、第 3および第 4の NMOSトランジスタ（Q13, Q14)と、を有し、 前記第 1の NMOSトランジスタ (Q11)のゲートが前記第 2のビットライン (ZBL)に 接続され、前記第 2の NMOSトランジスタ (Q13)のゲートが前記第 1のビットライン (B L)に接続され、前記第 2および第 4の NMOSトランジスタ（Q12, Q14)のゲートに、 データの読み出し時に活性ィ匕する読み出し活性信号 (Read)が与えられる第 1のセ ンスアンプ回路と、
第 1のインバータと第 2のインバータとが交差接続されたクロスカップル回路で構成 される第 2のセンスアンプ回路と、を備え、
前記第 1および第 3の NMOSトランジスタ（Ql l, Q13)は、ゲートとボディ領域とが 電気的に接続される、請求項 2または請求項 5記載の半導体記憶装置。
[8] 前記メモリアレイ部は、
前記第 1および第 2のビットライン (BL, ZBL)の電位差を増幅するセンスアンプ回 路部を有し、
前記センスアンプ回路部は、
前記第 1のビットライン (BL)と接地との間に接続された、第 1の NMOSトランジスタ (Q21)と、前記第 2のビットライン (ZBL)と接地との間に接続された、第 2の NMOS トランジスタ（Q22)と、を有し
前記第 1の NMOSトランジスタ（Q21)のボディ領域力 前記第 2のビットライン (ZB L)に接続され、
前記第 2の NMOSトランジスタ（Q22)のボディ領域力 前記第 1のビットライン（BL )に接続され、
前記第 1および第 2の NMOSトランジスタ（Q21, Q22)のゲートに、データの読み 出し時に活性ィ匕する読み出し活性信号 (Read)が与えられる第 1のセンスアンプ回路 と、
第 1のインバータと第 2のインバータとが交差接続されたクロスカップル回路で構成 される第 2のセンスアンプ回路と、を備える、請求項 2または請求項 5記載の半導体記 憶装置。
[9] 前記メモリアレイ部は、
前記第 1および第 2のビットライン (BL, ZBL)の電位差を増幅するセンスアンプ回 路部を有し、
前記センスアンプ回路部は、
第 1のインバータと第 2のインバータとが交差接続されたクロスカップル回路を有し、 前記第 1および第 2のインバータのそれぞれの NMOSトランジスタ（Q4, Q6)は、 ゲートとボディ領域とが電気的に接続され、
前記第 1のインバータの PMOSトランジスタ（Q31)は、ボディ領域が前記第 1のビッ トライン (BL)に接続され、
前記第 2のインバータの PMOSトランジスタ（Q51)は、ボディ領域が前記第 2のビッ トライン (ZBL)に接続される、請求項 2または請求項 5記載の半導体記憶装置。
[10] 前記第 1および第 2のビットライン (BL, ZBL)と、前記センスアンプ回路部との間に それぞれ介挿された、第 1および第 2の MOSトランジスタ（Q15, Q16)をさらに備え 第 1および第 2の MOSトランジスタのゲートに、データの書き込み時には前記第 1 および第 2の MOSトランジスタをオンし、データの読み出し時にはオフする書き込み 活性信号 (Write)が与えられる、請求項 6ないし請求項 9の何れかに記載の半導体 記憶装置。
[11] 行列状に配置された複数のメモリセル (MC)、チャージライン (CL)、ワードライン（ WL)およびビットライン (BL)を有したメモリアレイ部を備え、
前記複数のメモリセル (MC)のそれぞれは、前記ビットライン (BL)と電源電位 (VD D)との間に直列に接続されたアクセストランジスタ (ATr)およびストレージトランジス タ（STr)を有し、
前記ストレージトランジスタ（STr)のゲートは前記チャージライン (CL)に、前記ァク セストランジスタ (ATr)のゲートは前記ワードライン (WL)に接続され、
前記ストレージトランジスタ（STr)および前記アクセストランジスタ (ATr)は、隣接す る他のメモリセル (MC)から電気的に分離され、
前記アクセストランジスタ (ATr)のオン Zオフによって、前記ストレージトランジスタ（ STr)およびアクセストランジスタ (ATr)の接続ノードの電位を一定電位またはフロー ティング状態に切り替えることにより、前記ストレージトランジスタ（STr)のボディ領域（ 23b)の電位をノヽィレベルまたはロウレベルに設定することで、 2値のデータを記憶す る半導体記憶装置であって、
前記ビットライン (BL)は、第 1のビットライン (BL)と、第 2のビットライン (ZBL)とで 対をなすように配設され、
前記複数のメモリセル (MC)は、
前記アクセストランジスタ (ATr)が前記第 1のビットライン (BL)に接続される第 1のメ モリセルと、
前記アクセストランジスタ (ATr)が前記第 2のビットライン (/BL)に接続される第 2 のメモリセルと、を含み、
前記メモリアレイ部は、
前記第 1のビットライン (BL)にリファレンス電位を与える第 1のリファレンス電位付与 手段と、
前記第 2のビットライン (/BL)にリファレンス電位を与える第 2のリファレンス電位付 与手段とを有し、
前記半導体記憶装置は、
前記チャージライン (CL)、前記ワードライン (WL)および第 1および第 2のリファレ ンス電位付与手段の制御ライン (DWLO, DWL1)に与える信号の組み合わせをプ ログラムして、前記複数のメモリセル（MC)を、 1ビットの情報を 2つのメモリセルで記 憶する 1ビット 2セル方式のメモリセルとして使用、あるいは 1ビットの情報を 1つのメモ リセルで記憶する 1ビット 1セル方式のメモリセルとして使用するプログラムユニット（6) を備える、半導体記憶装置。
[12] 前記メモリアレイ部は、それぞれが独立してロウアドレスアクセス可能な複数のメモリ アレイブロック（MCA0〜MCA7)に区分され、
前記プログラムユニット（6)は、前記複数のメモリアレイブロックのそれぞれごとに、 前記 1ビット 2セル方式ある 、は前記 1ビット 1セル方式となるように前記プログラムを 設定可能である、請求項 11記載の半導体記憶装置。
[13] 前記メモリアレイ部は、それぞれが独立してロウアドレスアクセス可能な複数のメモリ アレイブロック（MCA0〜MCA7)に区分され、
前記プログラムユニット（6)は、前記複数のメモリアレイブロックのそれぞれにおいて 、部分によって 1ビット 2セル方式あるいは 1ビット 1セル方式となるように前記プロダラ ムを設定可能である、請求項 11記載の半導体記憶装置。
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