JP2007305231A - 半導体記憶装置 - Google Patents

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Abstract

【課題】データ読出し時およびメモリアクセスが実行されない期間において、記憶データの保持性能を向上させる。
【解決手段】メモリセルＭＣに「１」データが記憶されている場合には、センス動作が完了すると、ビット線ＢＬは「Ｈ」レベル（制御線駆動電位ＶＢＬ）、ビット線／ＢＬは「Ｌ」レベル（基準電位）に駆動される。ベリファイライト動作が開始されると、チャージ線ＣＬが「Ｈ」レベル（電源電位ＶＤＤ）から「Ｌ」レベル（基準電位）に駆動される。ホールを一旦放出した後のストレージノードＳＮには、ソース線ＳＬからのＧＩＤＬ電流によりホールの再蓄積が開始され、ストレージノードＳＮの電位は「Ｈ」レベルに向けて上昇する（期間α）。チャージ線ＣＬが「Ｌ」レベルから「Ｈ」レベルへ駆動されと、ストレージノードＳＮの電位はさらに上昇する（期間β）。
【選択図】図６

Description

本発明は、ランダムアクセス可能な半導体記憶装置に関し、より特定的には、ストレージノードを有するトランジスタを含んで構成されるメモリセルを用いる技術に関する。
高密度の半導体記憶装置としては、スタック型やトレンチ型のメモリキャパシタと、スイッチング用のトランジスタとからなるＤＲＡＭ（Dynamic Random Access Memory）が主流であったが、メモリキャパシタの微細化の困難性から、スケーリング限界を迎えつつある。このような中で、ＤＲＡＭのようなメモリキャパシタを備える構成に代えて、トランジスタ自体をキャパシタ素子として用いるようなメモリセルが提案されている。
このような新たなメモリセルのうち有望なものとして、ツイントランジスタＲＡＭ（ＴＴＲＡＭ：Twin Transistor Random Access Memory）が提案されている。たとえば、非特許文献１には、ＳＯＩ（Silicon On Insulate）トランジスタのフローティングボディ領域に電荷を蓄積させて、データを記憶するキャパシタレス・ツイントランジスタＲＡＭが開示されている。
また、特許文献１には、電気的に浮遊状態のフローティングボディ領域に電荷を蓄積または放出することでデータを記憶するメモリセル（ＦＢＣ：Floating Body Cell）を備える半導体記憶装置が開示されている。
「ＳＯＩを用いたキャパシタレス・ツイントランジスタＲＡＭ（ＴＴＲＡＭ）」、情報処理学会 研究報告、２００５年１０月２０日 特開２００５−３０２０７７号公報
上述のようなトランジスタ自体をキャパシタ素子として用いるようなメモリセルでは、読出し電流が電荷を蓄積するストレージノードの近傍を流れ、また隣接するソース領域やドレイン領域との接合面を介した電流リークなども生じる。そのため、メモリセルと電気的に接続される制御線などからのダイナミックノイズに対する記憶データの保持性能が低いという問題があった。
そこで、この発明は、かかる問題を解決するためになされたものであり、第１の目的は、データ読出し時における記憶データの保持性能を向上させた半導体記憶装置を提供することである。また、第２の目的は、メモリアクセスが実行されない期間における記憶データの保持性能を向上させた半導体記憶装置を提供することである。
第１の発明によれば、行列状に配置される複数のメモリセルと、複数のメモリセルが配置される行の各々に対応して設けられるビット線と、ビット線からなるビット線対の各々に対応して設けられるセンスアンプ回路と、制御回路とを備える半導体記憶装置である。そして、メモリセルの各々は、データに応じた電荷量を蓄積するためのストレージノードを有するストレージトランジスタと、ストレージトランジスタと直列に接続されるアクセストランジスタとを含み、さらに、対応のビット線とソース線との間に接続され、ストレージノードに蓄積される電荷量に応じて、当該ビット線に流れる電流値を変化させるように構成される。また、センスアンプ回路は、メモリセルから対応のビット線に流れる電流値に基づいて当該メモリセルのデータを読出した後、読出しデータに応じた電圧値を当該ビット線対に供給する。そして、制御回路は、読出し対象のメモリセルのストレージトランジスタが活性化された状態で、当該メモリセルに対応のセンスアンプ回路により読出し動作が行なわれるように制御し、続いて、当該ストレージトランジスタを一旦非活性化した後に再度活性化させて当該メモリセルに対する当該読出しデータの再書込みが行なわれるように制御する。
第２の発明によれば、行列状に配置される複数のメモリセルと、複数のメモリセルが配置される行の各々に対応して設けられるビット線と、複数のメモリセルの各々に所定電位を供給するためのソース線と、制御回路とを備える半導体記憶装置である。そして、メモリセルの各々は、データに応じた電荷量を蓄積するためのストレージノードを有するストレージトランジスタを含む。また、ストレージトランジスタは、チャネル形成領域と、チャネル形成領域を挟んで対向する第１および第２の不純物拡散領域と、チャネル形成領域に近接して配置されたゲート電極とを含み、ストレージノードは、ゲート電極を配置される側と反対側においてチャネル形成領域と接するように形成され、ソース線は、第１の不純物拡散領域と電気的に接続される。さらに、制御回路は、メモリセルにおけるデータ保持時間を延長するために、ストレージノードと第１の不純物拡散領域との電位差を低減するデータ保持モードを実行可能に構成される。
この第１の発明によれば、データ読出し時における記憶データの保持性能を向上させた半導体記憶装置を実現できる。また、この第２の発明によれば、メモリアクセスが実行されない期間における記憶データの保持性能を向上させた半導体記憶装置を実現できる。
この発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当部分については、同一符号を付してその説明は繰返さない。
［実施の形態１］
図１は、本発明の実施の形態１に従う半導体記憶装置１の概略構成図である。
図１を参照して、半導体記憶装置１は、アドレスデコーダ２と、入出力回路３と、アドレスバッファ４と、クロックバッファ５と、制御信号バッファ６と、制御回路７と、メモリアレイ８と、センスアンプ９と、電源回路１０とからなる。
アドレスデコーダ２は、ロウアドレスデコータ（図示しない）およびコラムアドレスデコーダ（図示しない）を含んで構成される。そして、アドレスデコーダ２は、外部から半導体記憶装置１の端子に与えられるロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡ信号に基づく制御指令に従って、メモリアレイ８を列方向に沿って配置される複数のワード線ＷＬおよびチャージ線ＣＬ、ならびに、メモリアレイ８を行方向に沿って配置される複数のビット線ＢＬおよびソース線ＳＬを選択的に駆動する。
センスアンプ９は、隣接する２本のビット線ＢＬからなるビット線対の各々に対応するセンスアンプ回路を含んで構成される。
入出力回路３は、データ読出し時において、コラムアドレスデコーダによって選択されるセンスアンプ回路の出力を出力データＤＯＵＴとして、半導体記憶装置１の外部へ出力する。また、入出力回路３は、データ書込み動作時において、半導体記憶装置１の外部から与えられる入力データＤＩＮを増幅した後、ロウアドレスデコーダおよびコラムアドレスデコーダによって選択されたメモリセルに入力データＤＩＮを書込む。
アドレスバッファ４、クロックバッファ５および制御信号バッファ６は、それぞれ半導体記憶装置１の外部から与えられたアドレス信号（ロウアドレス信号ＲＡ、コラムアドレス信号ＣＡ信号）、クロック信号ＣＬＫおよび制御信号（読出信号Ｒｅａｄ、書込信号Ｗｒｉｔｅ、参照信号Ｒｅｆ、ページアクセスモード信号ＰＭＯＤなど）を制御回路７へ伝達する。
電源回路１０は、読出しや書込みなどの半導体記憶装置１の動作に必要な複数の電位（電源電位ＶＤＤ、参照電位Ｖｒｅｆおよび制御線駆動電位ＶＢＬなど）を生成する。
制御回路７は、半導体記憶装置１の外部から与えられる制御信号およびアドレス信号などに基づいて、アドレスデコーダ２へ制御指令を与えることで、半導体記憶装置１のデータ読出しやデータ書込みを制御する。
特に、本発明の実施の形態１においては、制御回路７は、メモリアレイ８に含まれる読出し対象のメモリセルからセンスアンプ９によりデータ読出しを行ない、続いて、当該メモリセルに対する当該読出しデータの再書込みを行なう（以下、「ベリファイライト動作」とも称す）。このようなベリファイライト動作を行なうことにより、読出し動作に伴うメモリセルへの誤書込み（いわゆる、「読出しディスターブ」）の影響を回避する。
図２は、半導体記憶装置１のメモリアレイ８およびセンスアンプ９の要部を示す概略構成図である。
図２を参照して、メモリアレイ８は、行列状に配置される複数のメモリセルＭＣを備える。そして、複数のメモリセルが配列される行の各々に対応してビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，・・・が配置される。複数のメモリセルＭＣの各々は、データ（たとえば、「０」または「１」の２値）に応じた電荷量を蓄積するための電荷蓄積ノード（以下では、「ストレージノード」とも称する）を有するストレージトランジスタＳＴＲと、ストレージトランジスタＳＴＲと直列に接続されるアクセストランジスタＡＴＲとを含んで構成される。そして、複数のメモリセルＭＣの各々は、対応のビット線とソース線ＳＬを介して供給される電源電位ＶＤＤとの間に接続され、ストレージノードに蓄積される電荷量に応じて、接続されるビット線に流れる電流値を変化させるように構成される。
さらに、メモリアレイ８は、ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，・・・の各々と参照電位Ｖｒｅｆとの間に接続されるダミーセルＤＭＣをさらに備える。ダミーセルＤＭＣは、メモリセルＭＣから接続先のビット線に流れる電流値の比較基準となる参照電流を供給する。具体的には、ダミーセルＤＭＣは、メモリセルＭＣに記憶される２値のデータ（「０」または「１」）にそれぞれ対応してビット線に流れる電流値の中間値の電流値を生じるように形成されたダミートランジスタＤＴＲと、ダミートランジスタと直列接続されるダミーアクセストランジスタＡＴＲｄとからなる。ダミートランジスタＤＴＲは、たとえば、ボディ固定トランジスタで構成され、ストレージノードの電位を電源電位ＶＤＤの半値（１／２ＶＤＤ）に固定される。
また、メモリアレイ８には、複数のメモリセルＭＣが配置される列の各々に対応してワード線対ＷＬ０，／ＷＬ０，ワード線対ＷＬ１，／ＷＬ１，・・・が設けられ、ダミーセルＤＭＣが配置される列方向にダミーワード線対ＤＷＬ，／ＤＷＬが設けられる。そして、たとえば、ワード線対ＷＬ０，／ＷＬ０を構成するワード線ＷＬ０，／ＷＬ０は、対応のメモリセルＭＣのうち、それぞれ偶数行目のメモリセルＭＣおよび奇数行目のメモリセルＭＣのアクセストランジスタＡＴＲに共有される。すなわち、ワード線ＷＬ０は、対応する列に配置されるメモリセルＭＣのうち、偶数行目のビット線ＢＬ０，ＢＬ１，・・・に接続されるメモリセルＭＣのアクセストランジスタＡＴＲのゲート電極とそれぞれ接続される。一方、ワード線／ＷＬ０は、対応する列に配置されるメモリセルＭＣのうち、奇数行目のビット線／ＢＬ０，／ＢＬ１，・・・に接続されるメモリセルＭＣのアクセストランジスタＡＴＲのゲート電極とそれぞれ接続される。また、ダミーワード線ＤＷＬおよび／ＤＷＬ０は、それぞれ偶数行目のダミーセルＤＭＣおよび奇数行目のダミーセルＤＭＣのダミーアクセストランジスタＡＴＲｄに共有される。
同様に、メモリアレイ８には、複数のメモリセルＭＣが配置される列の各々に対応して設けられるチャージ線対ＣＬ０，／ＣＬ０、ＣＬ１，／ＣＬ１、・・・が配置される。そして、たとえば、チャージ線対ＣＬ０，／ＣＬ０を構成するチャージ線ＣＬ０，／ＣＬ０は、対応のメモリセルＭＣのうち、それぞれ偶数行目のメモリセルＭＣおよび奇数行目のメモリセルＭＣのストレージトランジスタＳＴＲに共有される。すなわち、チャージ線ＣＬ０は、対応する列に配置されるメモリセルＭＣのうち、偶数行目のビット線ＢＬ０，ＢＬ１，・・・に接続されるメモリセルＭＣのストレージトランジスタＳＴＲのゲート電極とそれぞれ接続される。一方、チャージ線／ＣＬ０は、対応する列に配置されるメモリセルＭＣのうち、奇数行目のビット線／ＢＬ０，／ＢＬ１，・・・に接続されるメモリセルＭＣのストレージトランジスタＳＴＲのゲート電極とそれぞれ接続される。
以下の説明においては、ビット線対、ビット線、ワード線対、ワード線、チャージ線対およびチャージ線のそれぞれを総称して表現する場合には、それぞれ符号ＢＬ，／ＢＬ、ＢＬ（もしくは、／ＢＬ）、ＷＬ，／ＷＬ、ＷＬ（もしくは、／ＷＬ）、ＣＬ，／ＣＬおよびＣＬ（もしくは、／ＣＬ）を用いて表記する。また、信号、制御線およびデータなどの２値的な高電圧状態および低電圧状態をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称す。
一方、センスアンプ９には、隣接する２本のビット線ＢＬおよび／ＢＬからなるビット線対ＢＬ，／ＢＬの各々に対応してセンスアンプ回路ＳＡが設けられる。センスアンプ回路ＳＡは、ワード線ＷＬ（もしくは、／ＷＬ）により選択された読出し対象のメモリセルＭＣから対応のビット線ＢＬ（もしくは、／ＢＬ）に流れる電流値に基づいて当該メモリセルＭＣのデータを読出した後、読出しデータに応じた電圧値を対応のビット線対ＢＬ，／ＢＬに供給する。
具体的には、センスアンプ回路ＳＡは、トランジスタ３０Ａ，３０Ｂ，３１Ａ，３１Ｂ，３２，３３とからなり、トランジスタ３０Ａ，３０Ｂ，３１Ａ，３１Ｂは、いわゆるフリップフロップ回路を構成するとともに、トランジスタ３２および３３は、当該フリップフロップ回路を駆動するための駆動ゲートを構成する。すなわち、トランジスタ３０Ａおよび３１Ａは直列接続され、その接続ノードＮＡは、ビット線ＢＬに接続される。一方、トランジスタ３０Ｂおよび３１Ｂは直列接続され、その接続ノードＮＢは、ビット線／ＢＬに接続される。そして、ビット線／ＢＬは、それぞれトランジスタ３０Ａおよび３１Ａのゲート電極に接続され、ビット線ＢＬは、それぞれトランジスタ３０Ｂおよび３１Ｂのゲート電極に接続される。さらに、直列接続されたトランジスタ３０Ａ，３１Ａおよびトランジスタ３０Ｂ，３１Ｂは、トランジスタ３２および３３を介して、制御線駆動電位ＶＢＬと基準電位との間に並列接続される。なお、本発明の実施の形態１においては、制御線駆動電位ＶＢＬは、電源電位ＶＤＤの半値（１／２ＶＤＤ）と等しくなるように設計される。
また、センスアンプ９には、列方向にセンスアンプ駆動線対ＳＯＰ，／ＳＯＰが配置される。各センスアンプ回路ＳＡにおいて、センスアンプ駆動線ＳＯＰは、基準電位側に配置されるトランジスタ３３のゲート電極に接続される一方、センスアンプ駆動線／ＳＯＰは、制御線駆動電位ＶＢＬ側に配置されるトランジスタ３２のゲート電極に接続される。そのため、制御回路７（図１）からの制御指令に応じて、アドレスデコーダ２（図１）によりセンスアンプ駆動線対ＳＯＰ，／ＳＯＰが駆動されると、すべてのセンスアンプ回路ＳＡが活性化される。
なお、トランジスタ３０Ａ，３０Ｂ，３２は、一例として、ＰチャネルＭＯＳトランジスタからなり、トランジスタ３１Ａ，３１Ｂ，３３は、一例として、ＮチャネルＭＯＳトランジスタからなる。さらに、トランジスタ３１Ａ，３１Ｂの各々は、後述するように、ゲート電極とそのボディ領域とが電気的に接続されるゲート・ボディ直結型トランジスタで構成されることが望ましい。
さらに、センスアンプ９には、ビット線対ＢＬ，／ＢＬの各々に対応してプリチャージ回路ＰＣが配置される。プリチャージ回路ＰＣは、データ読出動作の開始前において、対応のビット線対ＢＬ，／ＢＬに対して、プリチャージ電位ＶＰＣを供給する。
具体的には、プリチャージ回路ＰＣは、ビット線ＢＬとビット線／ＢＬとの間に直列接続されたトランジスタ３４Ａおよび３４Ｂからなる。そして、その接続ノードＮＣには、プリチャージ電位ＶＰＣが供給される。
また、センスアンプ９には、列方向にビット線プリチャージ線ＢＬＰが配置される。各プリチャージ回路ＰＣにおいて、ビット線プリチャージ線ＢＬＰは、トランジスタ３４Ａ，３４Ｂのゲート電極とそれぞれ接続される。したがって、制御回路７（図１）からの制御指令に応じて、アドレスデコーダ２（図１）がビット線プリチャージ線ＢＬＰを駆動することにより、トランジスタ３４Ａおよび３４Ｂが活性化し、すべてのビット線対ＢＬおよび／ＢＬにプリチャージ電位ＶＰＣが供給される。なお、本発明の実施の形態１においては、プリチャージ電位ＶＰＣを基準電位と一致させる、いわゆるグランド・プリチャージ方式を用いる。
さらに、センスアンプ９には、ビット線対ＢＬ，／ＢＬの各々に介挿され、対応のセンスアンプ回路ＳＡとデータ入出力線対ＩＯ，／ＩＯとを電気的に接続／分離可能に構成される入出力ゲートＣＳＧが配置される。入出力ゲートＣＳＧは、各入出力ゲートＣＳＧと対応して設けられるコラム選択線ＣＳＬ０，ＣＳＬ１，ＣＳＬ２，ＣＳＬ３，・・・に応答して、対応のセンスアンプ回路ＳＡからビット線対ＢＬ，／ＢＬに供給される電圧値をデータ入出力線対ＩＯ，／ＩＯへ伝達する。
具体的には、入出力ゲートＣＳＧは、それぞれビット線ＢＬおよびビット線／ＢＬに介挿された２つのトランジスタからなる。そして、各トランジスタは、それぞれコラム選択線ＣＳＬ０，ＣＳＬ１，ＣＳＬ２，ＣＳＬ３，・・・が「Ｈ」レベルに駆動されると、活性化して導通状態となる。なお、以下の説明においては、コラム選択線を総称して表現する場合には、符号ＣＳＬを用いて表記する。
データ入出力線対ＩＯ，／ＩＯは、コラム選択線ＣＳＬにより選択された入出力ゲートＣＳＧから出力された電圧信号を入出力回路３（図１）へ伝達する。
さらに、センスアンプ９には、ビット線対ＢＬ，／ＢＬの各々に介挿され、センスアンプ回路ＳＡと対応のメモリセルＭＣとを電気的に接続／分離可能に構成される転送ゲートＴＧが配置される。転送ゲートＴＧは、列方向に配置されたビット分離線ＢＬＩを共有し、アドレスデコーダ２（図１）がビット分離線ＢＬＩを「Ｈ」レベルに駆動すると、活性化して導通状態となる。具体的には、転送ゲートＴＧは、それぞれビット線ＢＬおよびビット線／ＢＬに介挿された２つのトランジスタからなる。
図３は、メモリセルＭＣの等価回路を示す図である。
図３を参照して、メモリセルＭＣは、ストレージノードＳＮを有するストレージトランジスタＳＴＲと、アクセストランジスタＡＴＲとがノードＰＮを介して直列に接続された構造をしている。すなわち、１個のメモリセルＭＣは、１個のストレージトランジスタＳＴＲと、１個のアクセストランジスタＡＴＲとを含んで構成される。
そして、ストレージトランジスタＳＴＲにおけるノードＰＮと反対側のノードは、ソース線ＳＬと接続され、ストレージトランジスタＳＴＲのゲート電極は、チャージ線ＣＬと接続される。また、アクセストランジスタＡＴＲにおけるノードＰＮと反対側のノードは、ビット線ＢＬ（もしくは、／ＢＬ）と接続され、アクセストランジスタＡＴＲのゲート電極は、ワード線ＷＬ（もしくは、／ＷＬ）と接続される。
図４は、メモリセルＭＣの概略断面図である。
図４を参照して、メモリセルＭＣは、いわゆるＳＯＩ（Silicon On Insulation）トランジスタとして形成されており、ボディがフローティング電位（浮動電位）に保たれている。具体的には、半導体基板であるシリコン基板１１上に、絶縁層である埋め込み酸化層１２を挟んでシリコン層１３が形成される。そして、ストレージトランジスタＳＴＲは、シリコン層１３に形成された、チャネル形成領域２３と、ｎ型の不純物拡散領域２２および２４と、ゲート酸化膜１８と、ゲート電極１９とからなる。不純物拡散領域２２および２４は、シリコン層１３の上面からシリコン層１３を貫通して埋め込み酸化層１２に達するように形成されており、チャネル形成領域２３を挟んで対向する。なお、不純物拡散領域２２は、ノードＰＮ（図３）に相当する。
チャネル形成領域２３は、シリコン層１３内においてゲート電極１９が配置される側（図４においては、紙面上側）に形成される。そして、ゲート電極１９は、ゲート酸化膜１８を介して、チャネル形成領域２３に近接して（図４においては、紙面上側に）配置される。
ストレージノードＳＮは、シリコン層１３内においてゲート電極１９を配置される側と反対側（図４においては、紙面下側）に、チャネル形成領域２３と接するように形成される。また、ストレージノードＳＮは、素子分離絶縁膜（図示しない）によって電気的に分離される。したがって、シリコン基板１１とシリコン層１３との間に積層される埋め込み酸化層１２、および素子分離絶縁膜（図示しない）によって、ストレージノードＳＮはフローティング電位に保たれる。
さらに、不純物拡散領域２４はソース線ＳＬと接続される一方、ゲート電極１９はチャージ線ＣＬと接続される。
一方、アクセストランジスタＡＴＲは、シリコン層１３に形成された、チャネル形成領域２１と、ｎ型の不純物拡散領域２０および２２と、ゲート酸化膜１６と、ゲート電極１７とからなる。不純物拡散領域２０は、シリコン層１３の上面からシリコン層１３を貫通して埋め込み酸化層１２に達するように形成されている。そして、不純物拡散領域２０および２２は、チャネル形成領域２１を挟んで対向する。また、ゲート電極１７は、ゲート酸化膜１６を介して、チャネル形成領域２１に近接して（図４においては、紙面上側に）配置される。さらに、不純物拡散領域２０はビット線ＢＬ（もしくは、／ＢＬ）と接続される一方、ゲート電極１７はワード線ＷＬ（もしくは、／ＷＬ）と接続される。
上述のように、ストレージトランジスタＳＴＲは、フローティング電位に保たれるストレージノードＳＮにおいてホール（正孔）の蓄積量が多い状態（ストレージトランジスタＳＴＲのしきい値電圧が相対的に低い状態）と、ストレージノードＳＮにおいてホールの蓄積量が少ない状態（ストレージトランジスタＳＴＲのしきい値電圧が相対的に高い状態）とに対応付けて、２値データ（「０」または「１」）を記憶する。このような、ストレージノードＳＮに蓄積される電荷量（ホール数）に応じて、しきい値電圧が変化する現象は、「ボディ効果」とも称される。以下の説明においては、一例として、ホールの蓄積量が多い状態（しきい値電圧が相対的に低い状態）を「１」データに割当て、ホールの蓄積量が少ない状態（しきい値電圧が相対的に高い状態）を「０」データに割当てた場合について説明する。
なお、本発明の実施の形態１においては、チャネル形成領域２３が「第１のチャネル形成領域」が相当し、チャネル形成領域２１が「第２のチャネル形成領域」が相当し、不純物拡散領域２４が「第１の不純物拡散領域」に相当し、不純物拡散領域２２が「第２の不純物拡散領域」に相当し、不純物拡散領域２０が「第３の不純物拡散領域」に相当する。また、トランジスタ３０Ａが「第１のトランジスタ」に相当し、トランジスタ３１Ａが「第２のトランジスタ」に相当し、トランジスタ３０Ｂが「第３のトランジスタ」に相当し、トランジスタ３１Ｂが「第４のトランジスタ」に相当する。
ソース線ＳＬを介してストレージトランジスタＳＴＲに電源電位ＶＤＤが供給されると、しきい値電圧が相対的に高い場合には、ストレージトランジスタＳＴＲを流れる電流値は相対的に小さくなる一方、しきい値電圧が相対的に低い場合には、ストレージトランジスタＳＴＲを流れる電流値は相対的に大きくなる。そのため、ストレージトランジスタＳＴＲから対応のビット線ＢＬ（もしくは、／ＢＬ）に流れる電流値に基づいて、ストレージトランジスタＳＴＲに記憶されたデータを読出すことができる。
このように、ストレージトランジスタＳＴＲは、しきい値電圧を変化させるだけであるので、従来のＤＲＡＭに用いられるメモリキャパシタとは異なり、ストレージトランジスタＳＴＲ自体がセンスアンプ回路ＳＡに電荷（電流）を供給する必要はない。よって、ストレージトランジスタＳＴＲに対するデータ読出しは、データ読出しに伴って記憶データが完全に消滅する、いわゆる破壊読出しとはならない。
しかしながら、データ読出中においては、ソース線ＳＬから供給される読出し電流が、不純物拡散領域２４からチャネル形成領域２３を介して不純物拡散領域２２へ流れる。この読出し電流に伴って、ストレージノードＳＮには、ホールが注入されてしまう。そのため、「０」データが記憶されている場合、すなわちホールの蓄積量が少ない場合においては、当該読出し電流に伴ってホールの蓄積量が増大し、「０」データから「１」データに誤書込みされてしまう可能性がある（読出しディスターブ）。
このような読出しディスターブに対する記憶データの保持性能を向上させるために、本発明の実施の形態１に従う半導体記憶装置１においては、読出し対象のメモリセルから読出したデータを外部へ出力するとともに、当該メモリセルに読出したデータを再書込みする。以下、本発明の実施の形態１に従う半導体記憶装置１におけるデータ読出しについて説明する。
図５は、データ読出しにおける動作タイミング図である。なお、図５においては、図２に示すメモリアレイ８において偶数行目に配置される、すなわちビット線ＢＬと接続されるメモリセルＭＣに対するデータ読出しを行なう場合について例示する。
図５（ａ）は、ワード線ＷＬおよびダミーワード線／ＤＷＬの時間的変化を示す。図５（ｂ）は、チャージ線ＣＬの時間的変化を示す。図５（ｃ）は、ビット分離線ＢＬＩの時間的変化を示す。図５（ｄ）は、ビット線プリチャージ線ＢＬＰの時間的変化を示す。図５（ｅ）は、センスアンプ駆動線ＳＯＰの時間的変化を示す。図５（ｆ）は、センスアンプ駆動線／ＳＯＰの時間的変化を示す。図５（ｇ）は、コラム選択線ＣＳＬの時間的変化を示す。図５（ｈ）は、メモリセルＭＣに「１」データが記憶されている場合のビット線ＢＬおよび／ＢＬの時間的変化を示す。図５（ｉ）は、メモリセルＭＣに「０」データが記憶されている場合のビット線ＢＬおよび／ＢＬの時間的変化を示す。
（ｉ）読出し対象のメモリセルの選択
制御回路７（図１）は、図５（ａ）に示すように、ロウアドレス信号ＲＡに基づいて、読出し対象のメモリセルＭＣに対応するワード線ＷＬを「Ｈ」レベルに駆動させる。同時に、制御回路７は、読出し対象のメモリセルＭＣが接続されるビット線ＢＬの相補のビット線／ＢＬに接続されるダミーセルＤＭＣに対応する、ダミーワード線／ＤＷＬを「Ｈ」レベルに駆動させる。すると、メモリセルＭＣのアクセストランジスタＡＴＲが活性化されて、ストレージトランジスタＳＴＲがソース線ＳＬとビット線ＢＬとの間に電気的に接続される一方、ダミーセルＤＭＣのダミーアクセストランジスタＡＴＲｄが活性化されて、ダミートランジスタＤＴＲがソース線ＳＬとビット線／ＢＬとの間に電気的に接続される。
すなわち、読出し対象のセンスアンプ回路ＳＡは、ビット線ＢＬを介してストレージトランジスタＳＴＲと電気的に接続されるとともに、ビット線／ＢＬを介してダミートランジスタＤＴＲと電気的に接続される。なお、図５（ｄ）に示すように、時刻ｔ１以前においては、ビット線プリチャージ線ＢＬＰが「Ｈ」レベルに駆動されているため、プリチャージ回路ＰＣのトランジスタ３４Ａおよび３４Ｂはいずれも導通状態となっている。そのため、ビット線ＢＬおよび／ＢＬは、いずれもプリチャージ電位（基準電位）に維持される。
（ｉｉ）読出し動作
図５（ｂ）に示すように、制御回路７は、読出し対象のメモリセルＭＣのチャージ線ＣＬを「Ｈ」レベルに駆動し、ストレージトランジスタＳＴＲが活性化された状態（導通状態）で、当該メモリセルＭＣに対応のセンスアンプ回路ＳＡにより読出し動作が行なわれるように制御する。
まず、制御回路７は、図５（ａ）に示すように、ビット線プリチャージ線ＢＬＰを「Ｌ」レベルに駆動させる（時刻ｔ１）。すると、プリチャージ回路ＰＣのトランジスタ３４Ａおよび３４Ｂは、非導通状態に遷移し、ビット線ＢＬおよび／ＢＬには、それぞれメモリセルＭＣおよびダミーセルＤＭＣから読出し電流および参照電流の供給が開始される。図５（ｈ）および図５（ｉ）に示すように、この読出し電流および参照電流の供給に伴い、それぞれビット線ＢＬおよび／ＢＬの電位は上昇を開始する。なお、ビット線ＢＬおよび／ＢＬの電位上昇の速度は、供給される電流値、すなわち単位時間あたりの電荷量に応じて決まる。
そこで、センスアンプ回路ＳＡは、読出し対象のメモリセルＭＣを流れる読出し電流と、当該メモリセルＭＣと同一のビット線対ＢＬ，／ＢＬを構成する他方のビット線／ＢＬに接続されるダミーセルＤＭＣを流れる電流との比較に基づいて、データを読出す。
上述したように、ダミートランジスタＤＴＲは、メモリセルＭＣに記憶される「１」データまたは「０」データに対応するそれぞれの読出し電流の中間値に相当する参照電流を供給する。そのため、図５（ｈ）に示すように、メモリセルＭＣに「１」データが記憶されている場合には、ダミートランジスタＤＴＲからビット線／ＢＬに供給される参照電流に比較して、メモリセルＭＣからビット線ＢＬに供給される読出し電流は多くなる。そのため、ビット線ＢＬの電位は、ビット線／ＢＬに比較して高くなる。
一方、図５（ｉ）に示すように、メモリセルＭＣに「０」データが記憶されている場合には、ダミートランジスタＤＴＲからビット線／ＢＬに供給される参照電流に比較して、メモリセルＭＣからビット線ＢＬに供給される読出し電流は少なくなる。そのため、ビット線ＢＬの電位は、ビット線／ＢＬに比較して低くなる。
図５（ｈ）および図５（ｉ）に示すように、ビット線ＢＬおよび／ＢＬの電位上昇に所定の時定数を生じるのは、主としてメモリアレイ８に存在する寄生的容量に起因するものである。そのため、センスアンプ回路ＳＡのセンス動作（増幅動作）をより高速化するためには、このような寄生的容量を低減することが効果的である。そこで、制御回路７は、センスアンプ回路ＳＡにおける読出し動作に応じて、対応の転送ゲートＴＧを非導通状態にして対応のメモリセルＭＣと動作中のセンスアンプ回路ＳＡとを電気的に分離するように制御する。
具体的には、図５（ｃ）に示すように、ビット線ＢＬとビット線／ＢＬとの間の電位差がセンスアンプ回路ＳＡにおけるセンス動作に十分な程度まで大きくなる（時刻ｔ２）と、制御回路７は、ビット分離線ＢＬＩを「Ｌ」レベルに駆動する。再度、図２を参照して、ビット分離線ＢＬＩが「Ｌ」レベルに駆動されると、転送ゲートＴＧは非活性化し、メモリアレイ８とセンスアンプ回路ＳＡとが電気的に分離される。なお、センスアンプ回路ＳＡにおけるトランジスタ３１Ａおよび３１Ｂのドレイン−ゲート間電圧は、それぞれビット線ＢＬとビット線／ＢＬとの間の電位差に一致する。そのため、センス動作に十分な程度とは、ビット線ＢＬとビット線／ＢＬとの間の電位差がトランジスタ３１Ａおよび３１Ｂのしきい値電圧以上の電位差を意味する。
続いて、図５（ｅ）および図５（ｆ）に示すように、制御回路７は、時刻ｔ３において、センスアンプ駆動線ＳＯＰおよび／ＳＯＰをそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに駆動させる。すると、図２に示すセンスアンプ回路ＳＡのトランジスタ３２および３３が活性化されて、センスアンプ回路ＳＡは、制御線駆動電位ＶＢＬと基準電位との間に電気的に接続される。
メモリセルＭＣに「１」データが記憶されている場合には、時刻ｔ３より以前にトランジスタ３１Ｂが活性化されているため、ビット線／ＢＬには基準電位が供給される。すると、トランジスタ３０Ａのドレイン−ゲート間には、制御線駆動電位ＶＢＬと基準電位との電位差が供給されるので、トランジスタ３０Ａが活性化される。よって、ビット線ＢＬには制御線駆動電位ＶＢＬが供給される。
一方、メモリセルＭＣに「０」データが記憶されている場合には、時刻ｔ３より以前にトランジスタ３１Ａが活性化されているため、ビット線ＢＬには基準電位が供給される。すると、トランジスタ３０Ｂのドレイン−ゲート間には、制御線駆動電位ＶＢＬと基準電位との電位差が供給されるので、トランジスタ３０Ｂが活性化される。よって、ビット線／ＢＬには制御線駆動電位ＶＢＬが供給される。
このように、センスアンプ回路ＳＡは、読出し対象のメモリセルＭＣのデータを読出し、読出しデータに応じた電圧値をビット線対ＢＬ，／ＢＬに供給する。この結果、図５（ｈ）および図５（ｉ）に示すように、時刻ｔ３以降においては、ビット線ＢＬおよび／ＢＬの電位が読出しデータに応じて変化する。
センスアンプ回路ＳＡが読出しデータに応じた電圧値をビット線対ＢＬ，／ＢＬに供給している状態において、制御回路７は、図５（ｇ）に示すように、コラムアドレス信号ＣＡに基づいて、読出し対象のメモリセルＭＣに対応するコラム選択線ＣＳＬを「Ｈ」レベルに駆動させる（時刻ｔ４）。すると、対応の入出力ゲートＣＳＧが活性化され、センスアンプ回路ＳＡからビット線対ＢＬ，／ＢＬに供給される電圧値がデータ入出力線対ＩＯ，／ＩＯへ伝達される。そして、データ入出力線対ＩＯ，／ＩＯに伝達された電圧値は、入出力回路３（図１）を介して、出力データＤＯＵＴとして半導体記憶装置１の外部へ出力される。
また、図５（ｃ）に示すように、制御回路７は、後述するベリファイライト動作に備えて、ビット線ＢＬおよび／ＢＬがそれぞれ制御線駆動電位ＶＢＬまたは基準電位のいずれかに到達後の時刻ｔ５において、ビット分離線ＢＬＩを「Ｈ」レベルに駆動する。すると、図２に示す転送ゲートＴＧは活性化し、メモリアレイ８とセンスアンプ回路ＳＡとが電気的に再接続される。
（ｉｉｉ）ベリファイライト動作（読出しデータの再書込み動作）
上述したように、ストレージトランジスタＳＴＲからなるメモリセルＭＣにおいては、読出しディスターブが生じ得る。そこで、制御回路７は、読出し動作に続いて、読出し対象のメモリセルＭＣに対して読出しデータを再書込みするベリファイライト動作を行なうように制御する。
制御回路７は、図５（ｇ）に示すように、読出しデータの出力完了後である時刻ｔ６において、コラム選択線ＣＳＬを「Ｌ」レベルに駆動する。すると、対応の入出力ゲートＣＳＧが非活性化され、ビット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯとが電気的に分離される。
続いて、図５（ｂ）に示すように、センスアンプ回路ＳＡからビット線対ＢＬ，／ＢＬに読出しデータに応じた電圧値が供給されている状態において、制御回路７は、読出し対象のメモリセルＭＣに対応するチャージ線ＣＬを「Ｌ」レベル（基準電位）に駆動する。すると、メモリセルＭＣのストレージノードＳＮには、読出されたデータに応じたホールの蓄積状態が再形成される、すなわち読出しデータの再書込みが行なわれる。そして、制御回路７は、メモリセルＭＣのストレージノードＳＮにおけるホールの蓄積状態が再形成されるのに要する時間の経過後、チャージ線ＣＬを「Ｈ」レベル（電源電位ＶＤＤ）に駆動し、元の状態に復帰させる。
最終的に、ベリファイライト動作が完了する時刻ｔ７において、制御回路７は、各制御線を読出し動作前の状態に復帰させる。すなわち、制御回路７は、図５（ａ）に示すようにワード線ＷＬおよびダミーワード線／ＤＷＬを「Ｌ」レベルに駆動させ、図５（ｄ）に示すようにビット線プリチャージ線ＢＬＰを「Ｈ」レベルに駆動させ、図５（ｅ）および図５（ｆ）に示すようにセンスアンプ駆動線ＳＯＰおよび／ＳＯＰをそれぞれ「Ｌ」レベルおよび「Ｈ」レベルに駆動させる。
（ベリファイライト動作）
図６は、ベリファイライト動作をより詳細に説明するためのタイミングチャートである。
図６（ａ）は、メモリセルＭＣに「１」データが記憶されている場合を示す。
図６（ｂ）は、メモリセルＭＣに「０」データが記憶されている場合を示す。
図６（ａ）を参照して、読出し動作期間および保持動作期間において、ストレージトランジスタＳＴＲのゲート電極に接続されるチャージ線ＣＬは、「Ｈ」レベルに駆動されている。また、メモリセルＭＣに「１」データが記憶されている場合には、ストレージノードＳＮには、多くのホールが蓄積された状態に保たれる。この場合において、センスアンプ回路ＳＡにおけるセンス動作が完了すると、ビット線ＢＬは「Ｈ」レベル（制御線駆動電位ＶＢＬ）に駆動される一方、ビット線／ＢＬは「Ｌ」レベル（基準電位）に駆動される。
ここで、ベリファイライト動作が開始されると、チャージ線ＣＬが「Ｈ」レベル（電源電位ＶＤＤ）から「Ｌ」レベル（基準電位）に駆動される。すると、ストレージトランジスタＳＴＲは、一旦非活性化される。このチャージ線ＣＬの電位低下に伴い、ストレージトランジスタＳＴＲのゲート電極とボディ領域との容量結合（以下、「ゲートカップリング」とも称す）によって、ストレージノードＳＮの電位は、「Ｈ」レベル（電源電位ＶＤＤ）から「Ｌ」レベル（基準電位）に低下する。これにより、ストレージノードＳＮには、ホールの蓄積量が少ない状態（ホールの蓄積量が実質的にゼロの状態）が生成される。
また、ワード線ＷＬおよびビット線ＢＬの電位はいずれも「Ｈ」レベル（制御線駆動電位ＶＢＬ）であるので、メモリセルＭＣのアクセストランジスタＡＴＲ（図３）は、非活性化されている。そのため、ノードＰＮは、フローティング電位となっている。
そのため、ストレージノードＳＮとソース線ＳＬとの間には、電源電位ＶＤＤに相当する電位差が生じる。すなわち、図４に示すストレージノードＳＮと不純物拡散領域２４との接合面には、比較的高い電界が生じる。ストレージトランジスタＳＴＲのゲート電極には、「Ｌ」レベルの電位が印加されているため、ストレージトランジスタＳＴＲは非活性態であるが、不純物拡散領域２４からストレージノードＳＮに向けて、リーク電流（ホールの流れ）が生じる。このようなリーク電流は、ＧＩＤＬ（Gate Induced Drain Leakage）電流とも称される。
したがって、ホールを一旦放出した後のストレージノードＳＮには、ソース線ＳＬからのＧＩＤＬ電流によりホールの再蓄積が開始される。そのため、ストレージノードＳＮの電位は、「Ｌ」レベルから「Ｈ」レベルに向けて上昇する（期間α）。
ＧＩＤＬ電流によるストレージノードＳＮへのホール注入が十分行なわれた後、チャージ線ＣＬは、「Ｌ」レベルから「Ｈ」レベルに駆動される。すると、ストレージトランジスタＳＴＲは、再度活性化される。そして、ゲートカップリングの作用により、ストレージノードＳＮの電位はさらに上昇する（期間β）。
その後、ワード線ＷＬおよびビット線対ＢＬ，／ＢＬが「Ｌ」レベルに駆動されて、ベリファイライト動作が完了する。
一方、図６（ｂ）を参照して、メモリセルＭＣに「０」データが記憶されている場合には、ストレージノードＳＮには、ホールの蓄積量が少ない状態に保たれる。この場合において、センスアンプ回路ＳＡにおけるセンス動作が完了すると、ビット線ＢＬは「Ｌ」レベル（基準電位）に駆動される一方、ビット線／ＢＬは「Ｈ」レベル（制御線駆動電位ＶＢＬ）に駆動される。
ここで、図６（ａ）の場合と同様に、ベリファイライト動作が開始されると、チャージ線ＣＬが「Ｈ」レベルから「Ｌ」レベルに駆動される。このチャージ線ＣＬの電位低下に伴い、ゲートカップリングの作用によって、ストレージノードＳＮの電位は、「Ｈ」レベル（電源電位ＶＤＤ）から「Ｌ」レベル（基準電位）に低下する。これにより、ストレージノードＳＮには、ホールの蓄積量が少ない状態（ホールの蓄積量が実質的にゼロの状態）が生成される。
また、ワード線ＷＬは「Ｈ」レベルに駆動される一方、ビット線ＢＬは「Ｌ」レベルに駆動されるので、メモリセルＭＣのアクセストランジスタＡＴＲ（図３）は、活性化されている。そのため、ノードＰＮの電位は、ワード線ＷＬの電位、すなわち「Ｌ」レベル（基準電位）となる。したがって、ストレージノードＳＮにはホールが注入されることなく、ストレージノードＳＮの電位は「Ｌ」レベルに維持される。
その後、チャージ線ＣＬが「Ｌ」レベルから「Ｈ」レベルに駆動されるのに伴い、ストレージノードＳＮの電位は、ストレージトランジスタＳＴＲの順方向のしきい値電圧分だけ上昇するが、電源電位ＶＤＤに比較してその上昇分は小さいので誤書込みの問題は生じない。さらに、ワード線ＷＬおよびビット線対ＢＬ，／ＢＬが「Ｌ」レベルに駆動されて、ベリファイライト動作が完了する。
このように、本発明の実施の形態１に従う半導体記憶装置１は、メモリセルＭＣに対する読出し動作を行なった後、当該読出しデータの再書込みを行なう。
なお、図５および図６に係る説明においては、図２に示すメモリアレイ８において偶数行目に配置される、すなわちビット線ＢＬに接続されるメモリセルＭＣに対するデータ読出しを行なう場合について例示したが、奇数行目に配置される、すなわちビット線／ＢＬに接続されるメモリセルＭＣに対しても同様にデータ読出しを行なうことが可能である。奇数行目に配置されるメモリセルＭＣに対するデータ読出しを行なう場合には、上述の説明において、ワード線ＷＬ、ダミーワード線／ＤＷＬおよびチャージ線ＣＬに代えて、それぞれワード線／ＷＬ、ダミーワード線ＤＷＬおよびチャージ線／ＣＬを用いることになる。
（センスアンプ回路）
上述したように、センスアンプ回路ＳＡは、ビット線対ＢＬ，／ＢＬに生じる電位差を増幅して、メモリセルＭＣに記憶されるデータを読出す。本発明の実施の形態１に従う半導体記憶装置１においては、読出し動作前においてビット線対ＢＬ，／ＢＬに基準電位を供給するグランド・プリチャージ方式を採用する。そのため、上述の図５（ｈ）および図５（ｉ）に示すように、読出し動作の開始直後においては、ビット線ＢＬおよび／ＢＬの電位は、ほぼ基準電位となっている。この結果、センスアンプ回路ＳＡにおいて主体的に動作するトランジスタ３０Ａおよび３０Ｂ（図２）が活性化し難いという問題が生じ得る。
そこで、半導体記憶装置１においては、センスアンプ回路ＳＡを構成するトランジスタ３０Ａおよび３０Ｂとして、ゲート電極とそのボディ領域とが電気的に接続されるゲート・ボディ直結型トランジスタを用いることが好ましい。
図７は、ゲート・ボディ直結型トランジスタの構成の一例を示す平面図である。
図７に示すゲート・ボディ直結型トランジスタは、ＳＯＩ基板上に形成されたｎ型の不純物拡散領域４０および４２と、ボディ領域４１と、Ｔ型に形成されたゲート電極４３とからなる。不純物拡散領域４０および４２は、それぞれコンタクト４５および４６を介して、ビット線ＢＬ（もしくは、／ＢＬ）または他のトランジスタと電気的に接続される。また、ゲート電極４３は、コンタクト４４ａを介してビット線ＢＬ（もしくは、／ＢＬ）と電気的に接続されるとともに、ボディ領域４１に形成されたコンタクト４４ｂとも電気的に接続される。
このような構成により、ゲート電極４３とボディ領域４１との電位を一致させることができる。よって、ゲートカップリングによりボディ領域の電位を変化させるトランジスタに比較して、より低い電位で活性化するので、ビット線ＢＬおよび／ＢＬに生じる電位が低い場合であっても安定したセンス動作を行なうことができる。
図８は、ゲート・ボディ直結型トランジスタの構成の別の一例を示す平面図である。
図８（ａ）は、平面図である。
図８（ｂ）は、図８（ａ）におけるＶＩＩＩ（ｂ）−ＶＩＩＩ（ｂ）断面図である。
図８に示すゲート・ボディ直結型トランジスタは、ＳＯＩ基板上に形成されたｎ型の不純物拡散領域５０および５２と、ボディ領域５３と、ゲート電極５４とからなる。不純物拡散領域５０および５２は、それぞれコンタクト５６および５７を介して、ビット線ＢＬ（もしくは、／ＢＬ）または他のトランジスタと電気的に接続される。また、ゲート電極５４は、コンタクト５５を介してビット線ＢＬ（もしくは、／ＢＬ）と電気的に接続される。
図８（ｂ）に示すように、半導体基板であるシリコン基板６０上に、絶縁層である埋め込み酸化層５９を挟んでボディ領域５３が形成される。ゲート電極５４とボディ領域５３との間には、ゲート酸化膜５８が形成される。ここで、ボディ領域５３は、隣接する素子分離絶縁膜６１のシリコン基板側（紙面下部）にもその一部を形成され、さらに、コンタクト５５は、素子分離絶縁膜６１を貫通するように形成され、ボディ領域５３と電気的に接続される。
このような構成により、ゲート電極５４とボディ領域５３との電位を一致させることができる。よって、ゲートカップリングによりボディ領域の電位を変化させるトランジスタに比較して、より低い電位で活性化するので、ビット線ＢＬおよび／ＢＬに生じる電位が低い場合であっても安定したセンス動作を行なうことができる。
（ページアクセス動作）
上述の説明においては、１つのワード線ＷＬ（もしくは／ＷＬ）および１つのコラム選択線ＣＳＬを任意に選択して、対応のメモリセルＭＣのデータ読出しを行なうランダムアクセスについて説明した。しかしながら、図２に示す本発明の実施の形態１に従う半導体記憶装置１においては、それぞれ互いに異なるビット線対ＢＬ，／ＢＬに対応する少なくとも２個以上のメモリセルＭＣに対して、逐次的にデータ読出しを行なうページアクセスを実行することも可能である。
特に、このようなページアクセスは、同一の列に対応して連続的に配置された複数のメモリセルＭＣからデータを逐次的に読出すような場合に有効である。たとえば、グラフィックス描画処理などにおいて、画面表示される画素配置と一致させてメモリアレイ８に各画素データが記憶される場合などには、このようなページアクセスを用いることで、より高速なデータ読出しを実現できる。すなわち、画面表示される画素データは、所定の規則および周期に従って走査されるため、メモリアレイ８上において同一の列に対応して連続的に配置された複数のメモリセルＭＣに対して逐次的にデータ読出しが可能なページアクセスがより有効である。
さらに、本発明の実施の形態１に従う半導体記憶装置１においては、読出し動作後にベリファイライト動作が実行されるが、ページアクセスにおいては、読出し動作が行なわれた複数のメモリセルＭＣに対するベリファイライト動作（読出しデータの再書込み）が一括して実行される。
再度、図２を参照して、ページアクセス動作の一例として、ワード線ＷＬ０に接続され、かつ、それぞれビット線ＢＬ０、ＢＬ１、ＢＬ２およびＢＬ３に接続される４つのメモリセルＭＣに対する逐次的なデータ読出しを行なう場合について説明する。
図９は、ページアクセスにおける動作タイミング図である。
図９（ａ）は、チャージ線ＣＬ０の時間的変化を示す。図９（ｂ）は、ワード線ＷＬ０の時間的変化を示す。図９（ｃ）は、ビット線ＢＬ０および／ＢＬ０の時間的変化を示す。図９（ｄ）は、ビット線ＢＬ１および／ＢＬ１の時間的変化を示す。図９（ｅ）は、ビット線ＢＬ２および／ＢＬ２の時間的変化を示す。図９（ｆ）は、ビット線ＢＬ３および／ＢＬ３の時間的変化を示す。図９（ｇ）は、コラム選択線ＣＳＬ＜３：０＞の時間的変化を示す。図９（ｈ）は、データ入出力線ＩＯおよび／ＩＯの時間的変化を示す。図９（ｉ）は、出力データＤＯＵＴの時間的変化を示す。
図２および図９を参照して、制御回路７（図１）は、図９（ａ）に示すように、読出し対象のメモリセルＭＣが配置された列と対応するワード線ＷＬ０を「Ｈ」レベルに駆動させる。続いて、図５と同様に、制御回路７は、ビット線プリチャージ線ＢＬＰ、センスアンプ駆動線対ＳＯＰおよび／ＳＯＰを、それぞれ「Ｌ」レベル、「Ｈ」レベルおよび「Ｌ」レベルに駆動させる（図示しない）。
すると、それぞれビット線対ＢＬ０，／ＢＬ０〜ビット線対ＢＬ３，／ＢＬ３に対応する４つのセンスアンプ回路ＳＡを含む、すべてのセンスアンプ回路ＳＡがセンス動作を開始する。すなわち、各センスアンプ回路ＳＡは、メモリアレイ８の偶数行目に配置された、最左端の位置するメモリセルＭＣからデータ読出しを行なう。
たとえば、ビット線ＢＬ０およびＢＬ２に接続されたメモリセルＭＣには、「０」データが記憶され、ビット線ＢＬ１およびＢＬ３に接続されたメモリセルＭＣには、「１」データが記憶されていた場合には、ビット線対ＢＬ０，／ＢＬ０〜ビット線対ＢＬ３，／ＢＬ３の電位は、それぞれ図９（ｃ）〜図９（ｆ）に示すような時間的変化を生じる。
各センスアンプ回路ＳＡがセンス動作を完了し、対応のビット線対ＢＬ０，／ＢＬ０〜ビット線対ＢＬ３，／ＢＬ３に読出しデータに応じた電圧値が供給されるようになると、制御回路７は、読出しデータの出力動作を開始する。すなわち、制御回路７は、読出しデータを逐次的にデータ入出力線対ＩＯ，／ＩＯへ出力させる。
具体的には、制御回路７は、図９（ｇ）に示すように、まずコラム選択線ＣＳＬ０を「Ｈ」レベルに駆動させる（期間Ｒ０）。すると、ビット線対ＢＬ０，／ＢＬ０に生じている電圧値がデータ入出力線対ＩＯ，／ＩＯへ伝達される。続いて、制御回路７は、コラム選択線ＣＳＬ１を「Ｈ」レベルに駆動させる（期間Ｒ１）。すると、ビット線対ＢＬ１，／ＢＬ１に生じている電圧値がデータ入出力線対ＩＯ，／ＩＯへ伝達される。以下同様にして、制御回路７は、コラム選択線ＣＳＬ２およびＣＳＬ３を逐次的に「Ｈ」レベルに駆動させる（期間Ｒ２および期間Ｒ３）。
すると、コラム選択線ＣＳＬ０〜ＣＳＬ３の逐次的な選択駆動に伴って、データ入出力線対ＩＯ，／ＩＯには、図９（ｈ）のような電圧信号が現れる。さらに、入出力回路３（図１）がデータ入出力線対ＩＯ，／ＩＯの電圧信号を出力データＤＯＵＴとして半導体記憶装置１の外部へ出力する。したがって、出力データＤＯＵＴとして、図９（ｉ）のような電圧信号が出力される。
上述のようなデータ読出しが完了すると、制御回路７は、チャージ線ＣＬ０を「Ｌ」に駆動してそれぞれのメモリセルＭＣのストレージトランジスタＳＴＲを一旦非活性化した後に、チャージ線ＣＬ０を「Ｈ」に駆動して当該ストレージトランジスタＳＴＲを再度活性化させる。すると、各センスアンプ回路ＳＡに対してベリファイライト動作が一括して実行される（期間ＶＷ）。すなわち、チャージ線ＣＬ０は、各メモリセルＭＣで共有されるので、各メモリセルは、対応のビット線対ＢＬ，／ＢＬに生じている電圧値に応じたデータが再書込みされる。なお、各メモリセルＭＣにおけるベリファイライト動作の詳細な説明については、上述したので繰返さない。
ベリファイライト動作が完了すると、ワード線ＷＬ０を「Ｌ」に駆動して、データ読出しを終了する。
なお、制御回路７は、半導体記憶装置１の外部から与えられるページアクセスモード信号ＰＭＯＤなどに応じて、上述したランダムアクセスとページアクセスを選択的に実行可能に構成される。
本発明の実施の形態１によれば、制御回路７がメモリセルＭＣのストレージトランジスタＳＴＲが活性化された状態で、センスアンプ回路ＳＡにより読出し動作が行なわれるように制御し、続いて、当該ストレージトランジスタＳＴＲを一旦非活性化した後に再度活性化させて、読出しデータの再書込み（ベリファイライト動作）が行なわれるように制御する。これにより、データ読出し時におけるストレージノードＳＮへのノイズによる誤書込み（ディスターブ）を回避して、データ読出し時における記憶データの保持性能を向上できる。
また、本発明の実施の形態１によれば、制御回路７は、センスアンプ回路ＳＡにおける読出し動作に応じて、対応の転送ゲートＴＧを非導通状態にして対応のメモリセルＭＣと動作中のセンスアンプ回路ＳＡとを電気的に分離するように制御する。これにより、メモリアレイ８に存在する寄生的容量の影響を低減できるので、センスアンプ回路ＳＡのセンス動作（増幅動作）をより高速化することができる。よって、よりデータ読出しを高速化した半導体記憶装置を実現できる。
また、この発明の実施の形態１によれば、任意に選択される１つのメモリセルＭＣの単位でデータ読出しを行なうランダムアクセスに加えて、互いに異なるビット線対ＢＬ，／ＢＬに対応する少なくとも２個以上のメモリセルＭＣに対して、逐次的にデータ読出しを行なうページアクセスを実行可能に構成される。このページアクセスにおいては、各メモリセルＭＣに対する読出しデータの再書込み（ベリファイライト動作）が一括して実行される。これにより、同一の列に対応して連続的に配置された複数のメモリセルＭＣからデータが逐次的に読出される場合（たとえば、グラフィックス描画処理）などにおいて、１つのメモリセルＭＣの単位で読出し動作およびベリファイライト動作が繰返されるランダムアクセスに比較して、より高速なデータ読出しを実現できる。
また、この発明の実施の形態１によれば、センスアンプ回路ＳＡをゲート電極とそのボディ領域とが電気的に接続されるゲート・ボディ直結型トランジスタを用いて構成する。これにより、読出し動作前においてビット線対ＢＬ，／ＢＬに基準電位が供給されるグランド・プリチャージ方式を採用する場合であっても、センスアンプ回路ＳＡの誤動作を回避できる。よって、安定したデータ読出しを実現できる。
［実施の形態２］
本発明の実施の形態２に従う半導体記憶装置の概略構成図は、図１および２に示す本発明の実施の形態１に従う半導体記憶装置と同様であるので、詳細な説明は繰返さない。なお、本発明の実施の形態２においては、センスアンプの回路構成は問わないので、図２に示すセンスアンプ９以外の回路構成を採用してもよい。また、本発明の実施の形態２においては、チャネル形成領域２３が「チャネル形成領域」が相当し、不純物拡散領域２４が「第１の不純物拡散領域」に相当し、不純物拡散領域２２が「第２の不純物拡散領域」に相当する。
本発明の実施の形態２においては、メモリセルＭＣが「０」データを記憶する状態、すなわちストレージノードＳＮのホール蓄積量が少ない状態でのデータ保持動作について説明する。
図１０は、メモリセルＭＣが「０」データを記憶する場合において生じる現象を説明するための図である。
図１０（ａ）は、ソース線ＳＬを電源電位ＶＤＤで駆動する場合を示す。
図１０（ｂ）は、ソース線ＳＬを電源電位ＶＤＤより低い電位で駆動する場合を示す。
上述の図６（ｂ）において示したように、メモリセルＭＣが「０」データを記憶する場合には、ストレージノードＳＮは、「Ｌ」レベル（≒基準電位）に保たれる。一方、図１０（ａ）に示すように、ストレージノードに接する不純物拡散領域２４は、ソース線ＳＬと接続され、電源電位ＶＤＤが供給される。そのため、ストレージノードＳＮと不純物拡散領域２４との間には、電源電位ＶＤＤに相当する電位差が生じる。この結果、ストレージノードＳＮと不純物拡散領域２４との接合面に生じる比較的高い電界により、不純物拡散領域２４からストレージノードＳＮに向けて逆バイアスの接合リーク電流が生じる。
この接合リーク電流により、ストレージノードＳＮには、不純物拡散領域２４（ソース線ＳＬ）からのホールが注入されることになる。このホール注入により、ストレージノードＳＮのホール蓄積量が増大し、「１」データを記憶する状態に近付いていく。すなわち、メモリセルＭＣ内において「０」データの破壊が生じることを意味する。
したがって、図１０（ａ）に示すようなメモリセルＭＣを用いる場合には、「０」データが破壊される前にリフレッシュ動作（記憶データの再書込み）を行なう必要がある。なお、メモリセルＭＣに「１」データが記憶される場合には、十分なホールが蓄積されるので、データ破壊の問題は生じ難い。
ところで、リフレッシュ動作では、メモリセルＭＣに対するデータ読出しおよびデータ書込みが実行されるので、メモリアクセス（データ読出しおよびデータ書込みなど）が行なわれない期間、すなわち保持動作期間においても、リフレッシュ動作の頻度に応じた電力が消費されてしまう。
そこで、ストレージノードＳＮと不純物拡散領域２４との間の電位差を低減することで、「０」データが破壊されるまでの時間、すなわちデータ保持時間を延長できる。データ保持時間を延長することで、このようなリフレッシュ動作の頻度を少なくできる。
このようなデータ保持時間を延長する一つの方法として、図１０（ｂ）に示すように、ソース線ＳＬに電源電位ＶＤＤより低い電位を供給することで、ストレージノードＳＮと不純物拡散領域２４との間の電界強度を低減できる。なお、図１０（ｂ）には、ソース線ＳＬの電位として、制御線駆動電位ＶＢＬとしても用いられる電源電位ＶＤＤの半値（１／２ＶＤＤ）を使用する場合について例示している。
このように、ソース線ＳＬを介して不純物拡散領域２４に供給される電位を低減することで、ストレージノードＳＮと不純物拡散領域２４との間の電位差を低減し、リフレッシュ動作の頻度を抑制できる。
図１１は、ソース線ＳＬの電位低減によるメモリセルＭＣのデータ保持性能の向上を説明するための図である。図１１は、図２に示すようなメモリアレイ８において、メモリセルＭＣから対応のビット線ＢＬに流れる読出し電流値の時間的変化を、ソース線ＳＬに供給される電位別にプロットしたグラフである。
図１１を参照して、ソース線ＳＬに供給される電位が電源電位ＶＤＤである場合には、「０」データが記憶されたメモリセルＭＣからビット線ＢＬへ流れる読出し電流は、約０．１［ｓ］で増加を開始する。そして、この読出し電流値は、０．２〜０．３［ｓ］程度で「１」データが記憶されたメモリセルＭＣからの読出し電流値と等しくなる。そのため、このメモリセルＭＣでは、約０．１［ｓ］周期以内でリフレッシュ動作を行なう必要があるといえる。
一方、ソース線ＳＬに供給される電位を１／２ＶＤＤまで低減した場合には、「０」データが記憶されたメモリセルＭＣからビット線ＢＬに流れる読出し電流は、約１［ｓ］の間、増加することなくその電流値を維持する。すなわち、ソース線ＳＬに供給される電位を１／２ＶＤＤまで低減することで、リフレッシュ動作の周期を０．１［ｓ］から１［ｓ］に延長できる。これは、リフレッシュ動作の頻度を１／１０に抑制できることを意味する。
なお、「１」データが記憶されたメモリセルＭＣの読出し電流値は、ソース線ＳＬの電位にかかわらず、ほぼ等しい時間的変化を生じる。
そこで、本発明の実施の形態２に従う半導体記憶装置においては、メモリアクセス（データ読出しおよびデータ書込みなど）を実行可能な「通常モード」に加えて、メモリアクセスを停止してデータの保持時間を延長する「データ保持モード」を有する。なお、「データ保持モード」は、半導体記憶装置の外部から与えられる制御信号などに応じて選択的に実行可能に構成される。
図１２は、「通常モード」および「データ保持モード」における動作タイミング図である。なお、図１２においては、図２に示すメモリアレイ８において偶数行目に配置される、すなわちビット線ＢＬに接続されるメモリセルＭＣに対するデータ読出しを行なう場合について例示する。
図１２（ａ）は、メモリセルＭＣに「１」データが記憶されている場合を示す。
図１２（ｂ）は、メモリセルＭＣに「０」データが記憶されている場合を示す。
図１２（ａ）および図１２（ｂ）を参照して、「通常モード」で動作する場合には、それぞれ上述の図６（ａ）および図６（ｂ）と同様の動作が実行される。
そして、半導体記憶装置の外部から「データ保持モード」を指示する制御信号を入力されると、制御回路７（図２）は、ソース線ＳＬに供給される電位を電源電位ＶＤＤから１／２ＶＤＤに低減するように制御する。
図１２（ａ）に示すように、メモリセルＭＣに「１」データが記憶されている場合には、不純物拡散領域２４との容量結合により、ストレージノードＳＮの電位が若干低下する。しかしながら、「データ保持モード」を指示する制御信号の終了、もしくは「通常モード」を指示する新たな制御信号の入力により、ソース線ＳＬの電位が電源電位ＶＤＤに復帰されると、ストレージノードＳＮの電位も元の電位まで上昇する。そのため、「データ保持モード」の終了後においても、「データ保持モード」の開始前の動作を継続できる。
一方、図１２（ｂ）に示すように、メモリセルＭＣに「０」データが記憶されている場合には、ストレージノードＳＮの電位には影響がない。そのため、「データ保持モード」が終了し、ソース線ＳＬの電位が電源電位ＶＤＤまで回復すると「データ保持モード」の開始前の動作を継続できる。
このように、ソース線ＳＬに供給される電位を低減させることで「データ保持モード」に移行し、元の電位に戻すことで「通常モード」に復帰できるので、制御信号に応じてデータ保持モードを選択的に実行する構成を比較的容易に実現できる。
上述のように、「データ保持モード」においては、メモリアクセスを実行できないが、リフレッシュ動作にかかる消費電力を抑制できるので、低消費電力化の要求がアクセス速度（処理速度）の要求に優先するような用途（たとえば、モバイル端末など）に適用することができる。
なお、上述の説明においては、チャージ線ＣＬに供給する電源電位ＶＤＤを１／２ＶＤＤまで低減する構成について例示したが、この電位の値に制限されることはない。すなわち、「通常モード」におけるチャージ線ＣＬの電位値をより低い任意の電位値に低減することで、データ保持時間を延長することができる。
本発明の実施の形態２によれば、ストレージトランジスタＳＴＲのストレージノードＳＮと不純物拡散領域２４との間の電位差を低減して、不純物拡散領域２４からストレージノードＳＮに向けて流れる逆バイアスの接合リーク電流を抑制する。これにより、メモリセルＭＣにおけるデータ保持時間を延長することができるため、リフレッシュ周期を延長できる。よって、リフレッシュ動作の頻度を抑制して、半導体記憶装置全体の消費電力を低減できる。
また、本発明の実施の形態２によれば、ソース線ＳＬを介して供給される電位を低減することで、データ保持モードを実行可能に構成される。ソース線ＳＬは多くのメモリセルＭＣに共有されるので、多くのメモリセルＭＣで構成される半導体記憶装置であっても、電位を低減させるソース線ＳＬの数は比較的少ない。そのため、ソース線ＳＬに供給される電位を低減させるための回路を比較的簡素化でき、回路面積を維持したままでデータ保持モードを実現できる。
（変形例）
本発明の実施の形態２においては、ストレージノードＳＮと不純物拡散領域２４との間の電位差を低減する一例として、ソース線ＳＬに供給される電位を低減する構成について説明した。
一方、本発明の実施の形態２の変形例においては、ストレージノードＳＮが形成されるＳＯＩ基板に所定電位を供給することで、ストレージノードＳＮと不純物拡散領域２４との間の電位差を低減する構成について説明する。
図１３は、本発明の実施の形態２の変形例に従うメモリセルの概略断面図である。
図１３を参照して、本発明の実施の形態２の変形例に従うメモリセルは、図４に示す本発明の実施の形態１に従うメモリセルＭＣにおいて、シリコン基板１１に対して基板電位ＶＳＵＢを供給可能に構成されたものと等価である。なお、同一のメモリアレイを構成する複数のメモリセルは、同一のシリコン基板上に形成されることが一般的である。そのため、複数のメモリセルが配置される半導体記憶装置であっても、基板電位ＶＳＵＢの供給源（電源回路）と、シリコン基板１１の少なくとも１箇所とを電気的に接続するだけで済む。
このような構成によれば、シリコン基板１１の電位は、供給される基板電位ＶＳＵＢまで上昇する。すると、ストレージノードＳＮとシリコン基板１１との間の容量結合に起因して、フローティング電位に維持されるストレージノードＳＮの電位も上昇する。一方、不純物拡散領域２４とシリコン基板１１との間にも容量結合は存在するが、不純物拡散領域２４には、ソース線ＳＬを介して電源電位ＶＤＤが供給されるため、シリコン基板１１との間の容量結合による電位上昇は生じない。
すなわち、ストレージノードＳＮの電位は上昇する一方、不純物拡散領域２４の電位は変化しないので、ストレージノードＳＮと不純物拡散領域２４との間の電位差を低減することができる。これにより、データ保持時間を延長して、リフレッシュ動作の頻度を少なくできる。
本発明の実施の形態２の変形例においては、「データ保持モード」を指示する制御信号を受けると、シリコン基板１１に基板電位ＶＳＵＢを供給し、「データ保持モード」の終了を指示する制御信号を受けると、シリコン基板１１に供給する基板電位ＶＳＵＢを遮断する。その他の点については、上述した本発明の実施の形態２と同様であるので、詳細な説明は繰返さない。
本発明の実施の形態２の変形例によれば、メモリセルＭＣが形成される半導体基板に基板電位ＶＳＵＢを供給することで、データ保持モードを実行可能に構成される。一般的に同一の半導体基板上には多数のメモリセルＭＣが形成されるので、多くのメモリセルＭＣで構成される半導体記憶装置であっても、基板電位ＶＳＵＢを供給する対象となる半導体基板の数は少ない。そのため、半導体基板に基板電位ＶＳＵＢを供給するための回路を比較的簡素化でき、回路面積を維持したままでデータ保持モードを実現できる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明の実施の形態１に従う半導体記憶装置の概略構成図である。 半導体記憶装置のメモリアレイおよびセンスアンプの要部を示す概略構成図である。 メモリセルの等価回路を示す図である。 メモリセルの概略断面図である。 データ読出しにおける動作タイミング図である。 ベリファイライト動作をより詳細に説明するためのタイミングチャートである。 ゲート・ボディ直結型トランジスタの構成の一例を示す平面図である。 ゲート・ボディ直結型トランジスタの構成の別の一例を示す平面図である。 ページアクセスにおける動作タイミング図である。 メモリセルＭＣが「０」データを記憶する場合において生じる現象を説明するための図である。 ソース線ＳＬの電位低減によるメモリセルＭＣのデータ保持性能の向上を説明するための図である。 「通常モード」および「データ保持モード」における動作タイミング図である。 本発明の実施の形態２の変形例に従うメモリセルの概略断面図である。
符号の説明
１ 半導体記憶装置、２ アドレスデコーダ、３ 入出力回路、４ アドレスバッファ、５ クロックバッファ、６ 制御信号バッファ、７ 制御回路、８ メモリアレイ、９ センスアンプ、１０ 電源回路、１１，６０ シリコン基板、１２，５９ 埋め込み酸化層、１３ シリコン層、６１ 素子分離絶縁膜、１６，１８，５８ ゲート酸化膜、１７，１９，４３，５４ ゲート電極、２０，２２，２４，４０，５０ 不純物拡散領域、２１，２３ チャネル形成領域、３０Ａ，３０Ｂ，３１Ａ，３１Ｂ，３２，３３，３４Ａ，３４Ｂ トランジスタ、４１，５３ ボディ領域、４４ａ，４４ｂ，４５，５５，５６ コンタクト、ＡＴＲ アクセストランジスタ、ＡＴＲｄ ダミーアクセストランジスタ、ＢＬ，／ＢＬ ビット線対、ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，・・・，／ＢＬ０，／ＢＬ１，／ＢＬ２，／ＢＬ３，・・・ ビット線、ＢＬＩ ビット分離線、ＢＬＰ ビット線プリチャージ線、ＣＬ，／ＣＬ チャージ線対、ＣＬ０，ＣＬ１，・・・，／ＣＬ０，／ＣＬ１，・・・ チャージ線、ＣＳＬ０，ＣＳＬ１，ＣＳＬ２，ＣＳＬ３，・・・ コラム選択線、ＤＷＬ，／ＤＷＬ ダミーワード線対、ＣＡ コラムアドレス信号、ＣＬＫ クロック信号、ＣＳＧ 入出力ゲート、ＤＩＮ 入力データ、ＤＭＣ ダミーセル、ＤＯＵＴ 出力データ、ＤＴＲ ダミートランジスタ、ＩＯ，／ＩＯ データ入出力線対、ＭＣ メモリセル、ＳＯＰ，／ＳＯＰ センスアンプ駆動線対、ＷＬ，／ＷＬ ワード線対、ＷＬ０，ＷＬ１，・・・，／ＷＬ０，／ＷＬ１，・・・ ワード線、ＮＡ，ＮＢ，ＮＣ 接続ノード、ＰＣ プリチャージ回路、ＰＮ ノード、ＲＡ ロウアドレス信号、ＳＡ センスアンプ回路、ＳＬ ソース線、ＳＮ ストレージノード、ＳＴＲ ストレージトランジスタ、ＴＧ 転送ゲート、ＶＢＬ 制御線駆動電位、ＶＤＤ 電源電位、ＶＰＣ プリチャージ電位、Ｖｒｅｆ 参照電位、ＶＳＵＢ 基板電位。

Claims (12)

  1. 行列状に配置される複数のメモリセルと、
    前記複数のメモリセルが配置される行の各々に対応して設けられるビット線と、
    前記ビット線からなるビット線対の各々に対応して設けられるセンスアンプ回路と、
    制御回路とを備え、
    前記メモリセルの各々は、
    データに応じた電荷量を蓄積するためのストレージノードを有するストレージトランジスタと、前記ストレージトランジスタと直列に接続されるアクセストランジスタとを含み、さらに、
    対応の前記ビット線とソース線との間に接続され、前記ストレージノードに蓄積される電荷量に応じて、当該ビット線に流れる電流値を変化させるように構成され、
    前記センスアンプ回路は、前記メモリセルから対応の前記ビット線に流れる電流値に基づいて当該メモリセルのデータを読出した後、読出しデータに応じた電圧値を当該ビット線対に供給し、
    前記制御回路は、読出し対象の前記メモリセルの前記ストレージトランジスタが活性化された状態で、当該メモリセルに対応の前記センスアンプ回路により読出し動作が行なわれるように制御し、続いて、当該ストレージトランジスタを一旦非活性化した後に再度活性化させて当該メモリセルに対する当該読出しデータの再書込みが行なわれるように制御する、半導体記憶装置。
  2. 前記半導体記憶装置は、前記ビット線対の各々に介挿され、前記センスアンプ回路と対応の前記メモリセルとを電気的に接続／分離可能に構成された転送ゲートとをさらに備え、
    前記制御回路は、前記センスアンプ回路における読出し動作に応じて、対応の前記転送ゲートを非導通状態にして対応の前記メモリセルと当該センスアンプ回路とを電気的に分離するように制御する、請求項１に記載の半導体記憶装置。
  3. 前記半導体記憶装置は、前記複数のビット線の各々と参照電位との間に接続されるダミーセルをさらに備え、
    前記センスアンプ回路は、前記読出し対象のメモリセルを流れる電流と、当該メモリセルと同一の前記ビット線対を構成する他方のビット線に接続される前記ダミーセルを流れる電流との比較に基づいてデータを読出す、請求項１または２に記載の半導体記憶装置。
  4. 前記半導体記憶装置は、
    前記複数のメモリセルが配置される列の各々に対応して設けられるワード線対と、
    前記ビット線対の各々に介挿され、対応の前記センスアンプ回路とデータ入出力線とを電気的に接続／分離可能に構成された入出力ゲートと、
    前記入出力ゲートの各々と対応して設けられるコラム選択線とをさらに備え、
    前記ワード線対を構成するワード線は、対応の前記メモリセルのうち、それぞれ偶数行目のメモリセルおよび奇数行目のメモリセルのアクセストランジスタに共有され、
    前記制御回路は、１つの前記ワード線および１つの前記コラム選択線を任意に選択して、対応の前記メモリセルからデータを読出すランダムアクセスを可能に構成される、請求項１〜３のいずれか１項に記載の半導体記憶装置。
  5. 前記制御回路は、それぞれ互いに異なるビット線対に対応する少なくとも２個以上の前記メモリセルに対して、逐次的に読出し動作を行なうページアクセスを可能に構成され、
    前記ページアクセスにおいては、読出し動作が行なわれた前記少なくとも２個以上のメモリセルに対して、各読出しデータの再書込みが一括して実行される、請求項４に記載の半導体記憶装置。
  6. 前記制御回路は、制御信号に応じて、前記ランダムアクセスおよび前記ページアクセスを選択的に実行可能に構成される、請求項５に記載の半導体記憶装置。
  7. 前記メモリセルは、
    前記ストレージトランジスタを構成する第１のチャネル形成領域と、
    前記第１のチャネル形成領域を挟んで対向する第１および第２の不純物拡散領域と、
    前記第１のチャネル形成領域に近接して配置された前記ストレージトランジスタのゲート電極と、
    前記アクセストランジスタを構成する第２のチャネル形成領域と、
    前記第２のチャネル形成領域を挟んで前記第２の不純物拡散領域と対向する第３の不純物拡散領域と、
    前記第２のチャネル形成領域に近接して配置された前記アクセストランジスタのゲート電極とからなり、
    前記ストレージノードは、前記ストレージトランジスタのゲート電極を配置される側と反対側において前記第１のチャネル形成領域と接するように形成される、請求項１〜６のいずれか１項に記載の半導体記憶装置。
  8. 前記センスアンプ回路は、第１〜第４のトランジスタを含んで構成され、
    前記第１および第２のトランジスタは、直列接続され、かつ、その接続ノードは、対応の前記ビット線対のうち一方のビット線に接続され、
    前記第３および第４のトランジスタは、直列接続され、かつ、その接続ノードは、当該ビット線対のうち他方のビット線に接続され、
    当該他方のビット線は、さらに、前記第１および第２のトランジスタのゲート電極に接続され、
    当該一方のビット線は、さらに、前記第３および第４のトランジスタのゲート電極に接続され、
    前記第２および第４のトランジスタの各々は、そのゲート電極とそのボディ領域とが電気的に接続されて構成される、請求項１〜７のいずれか１項に記載の半導体記憶装置。
  9. 行列状に配置される複数のメモリセルと、
    前記複数のメモリセルが配置される行の各々に対応して設けられるビット線と、
    前記複数のメモリセルの各々に所定電位を供給するためのソース線と、
    制御回路とを備え、
    前記メモリセルの各々は、データに応じた電荷量を蓄積するためのストレージノードを有するストレージトランジスタを含み、
    前記ストレージトランジスタは、
    チャネル形成領域と、
    前記チャネル形成領域を挟んで対向する第１および第２の不純物拡散領域と、
    前記チャネル形成領域に近接して配置されたゲート電極とを含み、
    前記ストレージノードは、前記ゲート電極を配置される側と反対側において前記チャネル形成領域と接するように形成され、
    前記ソース線は、前記第１の不純物拡散領域と電気的に接続され、
    前記制御回路は、前記メモリセルにおけるデータ保持時間を延長するために、前記ストレージノードと前記第１の不純物拡散領域との電位差を低減するデータ保持モードを実行可能に構成される、半導体記憶装置。
  10. 前記制御回路は、前記ソース線を介して前記メモリセルに供給される電位を低減するように制御することで、前記第１の不純物拡散領域と前記チャネル形成領域との電位差を低減する、請求項９に記載の半導体記憶装置。
  11. 前記チャネル形成領域ならびに前記第１および第２の不純物拡散領域は、絶縁層を挟んで半導体基板上の形成され、
    前記制御回路は、前記半導体基板に所定電位を供給するように制御することで、前記第１の不純物拡散領域と前記チャネル形成領域との電位差を低減する、請求項９に記載の半導体記憶装置。
  12. 前記制御回路は、制御信号に応じて、前記データ保持モードを選択的に実行可能に構成される、請求項９〜１１のいずれか１項に記載の半導体記憶装置。
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