JP2005085954A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 ＭＯＳトランジスタを用いた不揮発性半導体記憶装置において、データ保持特性を向上させる共に動作の安定化を図れるようにする。
【解決手段】 ソース及びドレインが接続されてコントロールゲートをなす第１のＰＭＯＳトランジスタ１１並びに該第１のＰＭＯＳトランジスタ１１とフローティングゲート１２を共有する第１のＭＯＳトランジスタ１３を含む第１のビットセル１０と、ソース及びドレインが接続されてコントロールゲートをなす第２のＰＭＯＳトランジスタ２１並びに該第２のＰＭＯＳトランジスタ２１とフローティングゲートを共有する第２のＮＭＯＳトランジスタ２３を含む第２のビットセル２０と、第１のＮＭＯＳトランジスタ１３及び第２のＮＭＯＳトランジスタ２３の各ドレインから入力信号を受ける差動アンプ３０とを備えている。
【選択図】 図１

Description

本発明は、ＭＯＳトランジスタからなる不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置のなかでも、例えばフラッシュメモリは大容量のデータを不揮発的に保持可能なデバイスとして多用されている。

フラッシュメモリは、一般にフローティングゲートの上にコントロールゲートが積層されてなる１トランジスタ構造を有するフラッシュセルが用いられているが、微細化に伴い、製造工程が複雑化してプロセスコストが増大しつつある。従って、大規模なシステムＬＳＩに不揮発性メモリを搭載するような場合には、このような高コストとなる積層構造を持つトランジスタに代えて、通常のＭＯＳトランジスタを用いた低コストの不揮発性半導体記憶装置が求められている。

図７は従来のＭＯＳトランジスタを用いた不揮発性半導体記憶装置の構成例を示している（特許文献１参照。）。

図７に示すように、ビットセル１００は、ソース、ドレイン及び基板が電気的に接続されてコントロールゲートとなるＰＭＯＳトランジスタ１０１と、ソースがソース線ＳＬと接続され、ゲートがＰＭＯＳトランジスタ１０１と共有されてフローティングゲート１０２を構成する第１のＮＭＯＳトランジスタ１０３とから構成されている。

第１のＮＭＯＳトランジスタ１０３のドレインは、第２のＮＭＯＳトランジスタ１０４のソースと接続され、該第２のＭＯＳトランジスタのドレインは、直列接続された出力信号駆動用のインバータ対１０５の入力ノードｂｉｔと接続されている。

入力ノードｂｉｔは、ＰＭＯＳトランジスタからなる負荷トランジスタ１０６及び第３のＮＭＯＳトランジスタからなるスイッチトランジスタ１０７の共有ドレイン（出力ノード）と接続されている。

以下、前記のように構成された従来の不揮発性半導体記憶装置の動作について説明する。

まず、ビットセル１００に所望のデータを書き込む場合には、スイッチトランジスタ１０７のゲートにハイレベルの書き込み制御信号ｐｒｏｇを印加して、該スイッチトランジスタ１０７をオン状態とし、さらに、ＰＭＯＳトランジスタ（コントロールゲート）１０１に比較的に高電圧である５Ｖのコントロールゲート制御信号ｃｇを印加し、ソース線ＳＬにも５Ｖの高電圧を印加する。これにより、第１のＮＭＯＳトランジスタ１０３にはチャネルが形成されて通電状態となる。このとき、形成されたチャネルにはチャネルホットエレクトロンが発生し、その一部は第１のＮＭＯＳトランジスタ１０３のゲート酸化膜を突き抜けてフローティングゲート１０２に注入される。このフローティングゲート１０２に電荷が注入されるか否かがすなわち１ビットデータと対応する。

次に、ビットセル１００から書き込まれたデータを読み出す場合には、コントロールゲート１０１に１Ｖのコントロールゲート制御信号ｃｇを印加し、１Ｖの読み出し許可信号ｔｇを第２のＮＭＯＳトランジスタに印加する。これと同時に、ソース線ＳＬを０Ｖとし、読み出し制御信号／ｒｅａｄをローレベル（０Ｖ）として負荷トランジスタ１０６をオン状態としてソース線ＳＬに電流を流す。

ここで、フローティングゲート１０２にエレクトロン（電荷）が注入されている場合には、ハイレベルのコントロールゲート制御信号ｃｇが印加されても、フローティングゲート１０２に実質的に印加される電圧はローレベルであるため、第１のＮＭＯＳトランジスタ１０３はオン状態とならず、従って、インバータ対１０５の入力ノードｂｉｔの電圧は約１Ｖのハイレベルとなり、論理１を表わす。

これに対し、フローティングゲート１０２にエレクトロンが注入されていない場合には、ハイレベルのコントロールゲート制御信号ｃｇがコントロールゲートに印加されると、ＰＭＯＳトランジスタ１０１と第１のＮＭＯＳトランジスタ１０３とのゲート容量の容量結合によりフローティングゲート１０２の電圧が上昇するため、第１のＮＭＯＳトランジスタ１０３はオン状態となり、その結果、インバータ対１０５の入力ノードｂｉｔの電圧は約０Ｖのローレベルとなり、論理０を表わす。

このようにして、データの書き込み及び読み出し動作が行なわれるため、装置の電源がオフ状態にされても、フローティングゲート１０２に注入されたエレクトロンはフローティングゲート１０２に閉じ込められたままとなる。従って、電源を再度投入して読み出し動作を行なうと、フローティングゲート１０２にエレクトロンが注入されたか否かの状態によって書き込まれたデータが判定されて読み出されることになる。
特開２００１−２２９６９０号公報

しかしながら、近年の微細化の進展によりゲート酸化膜が薄膜化されることにより、フローティングゲート１０２に注入されたエレクトロンのリークが顕著となり、微細化されたＭＯＳトランジスタ１０３のデータ保持特性が劣化するという第１の問題がある。

ロジック部とメモリ部とが１チップ上に構成される、いわゆるシステムＬＳＩにおいては、例えばデザインルールが１３０ｎｍであるプロセス世代にあっては、通常のＭＯＳトランジスタのゲート酸化膜の膜厚は約２ｎｍであり、周辺回路であるＩ／Ｏ回路部のトランジスタのゲート酸化膜の膜厚は約７ｎｍであり、このような膜厚が１０ｎｍ以下のゲート酸化膜には、膜自体の欠陥によるリークやトンネル電流によるリークが増大する。

また、不揮発性メモリは、メモリアレイを構成して大量のユーザデータを記憶する目的に用いられるだけでなく、特許文献１にも示されるように、システムＬＳＩの周辺回路として、冗長救済の有無やシステム構成の選択等のシステム情報を記憶する目的にも利用される。このような周辺回路はチップ上の電源部の近傍に配置される場合が多いことから、電源電位の変動によるノイズが不揮発性メモリに混入して、動作が不安定になりやすいという第２の問題がある。

本発明は、前記従来の問題を一挙に解決し、ＭＯＳトランジスタを用いた不揮発性半導体記憶装置において、データ保持特性を向上させる共に動作の安定化を図れるようにすることを目的とする。

前記の目的を達成するため、本発明は、不揮発性半導体記憶装置を、それぞれがコントロールゲートとフローティングゲートとを構成する２つのＭＯＳトランジスタを含む１対のビットセルを互いに相補なデータを保持する構成とする。

具体的には、本発明に係る不揮発性半導体記憶装置は、半導体基板に形成され、ソース及びドレインが接続されて第１のコントロールゲートをなす第１のＭＯＳトランジスタ並びに該第１のＭＯＳトランジスタとフローティングゲートを共有する第２のＭＯＳトランジスタからなる第１のビットセルと、半導体基板に形成され、ソース及びドレインが接続されてコ第２のコントロールゲートをなす第３のＭＯＳトランジスタ並びに該第３のＭＯＳトランジスタとフローティングゲートを共有する第４のＭＯＳトランジスタからなる第２のビットセルと、半導体基板に形成され、第２のＭＯＳトランジスタ及び第４のＭＯＳトランジスタの各ドレインから入力信号を受ける差動アンプとを備えている。

本発明の不揮発性半導体記憶装置によると、それぞれがＭＯＳトランジスタにより構成されるコントロールゲート及びフローティングゲートを含む第１のビットセルと第２のビットセルとに対して、書き込み時にはいずれか一方のビットセルにのみエレクトロン（電荷)を選択的に注入し、読み出し時には、差動アンプによって両方のビットセルから読み出した読み出し電流の差分を読み出すようにすることにより、注入された電荷にリークが生じたとしても、差動アンプにより電荷の消失分が補償されるため、データ保持特性が向上する。その上、例えば電源によるノイズが各ビットセルに混入したとしても、混入したノイズ成分はその位相が同相であり、差動アンプにより相殺されるため、ノイズが混入しやすい回路の近傍に配置される場合であっても、安定した動作を実現できる。

本発明の不揮発性半導体記憶装置において、第１のＭＯＳトランジスタ及び第３のＭＯＳトランジスタはＰＭＯＳトランジスタであり、該ＰＭＯＳトランジスタの基板電位は、該ＰＭＯＳトランジスタのソース及びドレインと等電位であることが好ましい。このようにすると、半導体基板の導電型が通常用いられるＰ型である場合に、半導体基板に孤立した基板電位を取れるＮ型ウエルを形成しやすい。

この場合に、第１のＭＯＳトランジスタ及び第３のＭＯＳトランジスタは、半導体基板に形成されたウエルを共有していることが好ましい。このようにすると、レイアウト面積を確実に縮小することができる。

本発明の不揮発性半導体記憶装置において、第１のビットセル及び第２のビットセルからデータを読み出す際に、差動アンプには同一の電流負荷が接続されることが好ましい。

本発明の不揮発性半導体記憶装置において、第１のビットセル又は第２のビットセルにデータを書き込む際には、第２のＭＯＳトランジスタ又は第４のＭＯＳトランジスタを通電させ、通電したＭＯＳトランジスタのチャネルにホットキャリアを発生させて、通電したＭＯＳトランジスタのフローティングゲートに電子を注入することが好ましい。

このようにすると、第１のＭＯＳトランジスタ又は第３のＭＯＳトランジスタを通電させることにより、ホットキャリアが発生するため、フローティングゲートに電子を注入して所望のデータを記憶することできる。

本発明の不揮発性半導体記憶装置において、第１のビットセルは、第２のＭＯＳトランジスタのドレインと差動アンプとの間に、ゲートが第１のコントロールゲートと接続された第５のＭＯＳトランジスタを有し、第２のビットセルは、第４のＭＯＳトランジスタのドレインと差動アンプとの間に、ゲートが第２のコントロールゲートと接続された第６のＭＯＳトランジスタを有している。

このようにすると、例えば、第１のコントロールゲートが非活性である場合に、電荷を保持している第２のＭＯＳトランジスタのドレインをフローティング状態とすることにより、第２のＭＯＳトランジスタにおけるゲートドレイン間の電界強度（ストレス）を緩和することができるため、電荷のリークが抑制されて、さらに優れたデータ保持特性を実現できる。

本発明の不揮発性半導体記憶装置は、それぞれが第１のビットセル及び第２のビットセルからなる複数のセル対が半導体基板上に行列状に配置され、複数のセル対のうち列方向に配置された第１のコントロールゲート及び第２のコントロールゲートと接続される複数のコントロールゲート線と、複数のセル対のうち行方向に配置された第２のＭＯＳトランジスタのドレインと接続される複数の第１のビット線と、複数のセル対のうち行方向に配置された第４のＭＯＳトランジスタのドレインと接続される複数の第２のビット線とをさらに備え、差動アンプは、各第１のビット線及び各第２のビット線の入力信号を受けるように複数設けられていることが好ましい。

このようにすると、第１のビットセル及び第２のビットセルからなる複数のセル対からメモリセルアレイを実現できる。

この場合に、複数のセル対のうち列方向に配置された第１のコントロールゲート及び第２のコントロールゲートは、半導体基板の１つのウエルに形成されていることが好ましい。

さらに、この場合に、各セル対における第１のコントロールゲート及び第２のコントロールゲートは互いに共有されるように形成されていることが好ましい。

さらに、この場合に、各セル対における第１のコントロールゲート及び第２のコントロールゲートのウエルは、互いに共有されるように形成されていることが好ましい。

このようにすると、各セル対における第１のコントロールゲート及び第２のコントロールゲート、すなわち第１のＭＯＳトランジスタ及び第３のＭＯＳトランジスタが半導体基板上で対称に配置されるため、形成されるメモリセルアレイをコンパクトに配置することができる。

また、本発明の不揮発性半導体記憶装置において、第１のビットセル及び第２のビットセルを構成する各ＭＯＳトランジスタは、システムＬＳＩの入出力セルに含まれるＭＯＳトランジスタを形成する工程と同一の工程で形成されることが好ましい。

このようにすると、本発明の不揮発性半導体記憶装置を低コストで実現できる。

本発明の不揮発性半導体記憶装置によると、それぞれが電荷を蓄積する共通フローティングゲートを有する２つのＭＯＳトランジスタからなるビットセル対に、互いに相補なデータを保持することにより、データ保持特性を向上することができる。また、ノイズが混入しやすい回路の近傍に配置される場合であっても、安定した動作を実現できる。

（第１の実施形態）
本発明の第１実施形態について図面を参照しながら説明する。

図１は本発明の第１の実施形態に係る不揮発性半導体記憶装置の要部を示している。図１に示すように、第１の実施形態に係る不揮発性半導体記憶装置は、第１のビットセル１０と、第２のビットセル２０と、第１のビットセル１０及び第２のビットセル２０からの出力信号を受ける差動アンプ３０とから構成されている。

第１のビットセル１０は、ソース、ドレイン及び基板が電気的に接続されて第１のコントロールゲートをなす第１のＰＭＯＳトランジスタ１１と、ソースがソース線ＳＬと接続され、ゲートが第１のＰＭＯＳトランジスタ１１と共有されてフローティングゲート１２を構成する第１のＮＭＯＳトランジスタ１３と、ゲートが第１のＰＯＳトランジスタ１１のソース及びドレイン（第１のコントロールゲート）と接続され、ソースが第１のＮＭＯＳトランジスタ１３のドレインと接続され、ドレインが差動アンプ３０の第１の入力ノードｂｉｔ＿ｔと接続された第２のＮＭＯＳトランジスタ１４とから構成されている。

第２のビットセル２０は、ソース、ドレイン及び基板が電気的に接続されて第２のコントロールゲートをなす第２のＰＭＯＳトランジスタ２１と、ソースがソース線ＳＬと接続され、ゲートが第２のＰＭＯＳトランジスタ２１と共有されてフローティングゲート２２を構成する第３のＮＭＯＳトランジスタ２３と、ゲートが第２のＰＯＳトランジスタ２１のソース及びドレイン（第２のコントロールゲート）と接続され、ソースが第３のＮＭＯＳトランジスタ２３のドレインと接続され、ドレインが差動アンプ３０の第２の入力ノードｂｉｔ＿ｂと接続された第４のＮＭＯＳトランジスタ２４とから構成されている。

第１の入力ノードｂｉｔ＿ｔは、ＰＭＯＳトランジスタからなりデータの読み出し時に第１のビットセル１０に読み出し電流を供給する第１の負荷トランジスタ３１と、ＮＭＯＳトランジスタからなりデータの書き込み時に第１のビットセル１０に流れる電流を制御する第１のスイッチトランジスタ３２との共有ドレインの出力ノードと接続されている。

第２の入力ノードｂｉｔ＿ｂは、ＰＭＯＳトランジスタからなりデータ読み出し時にに第２のビットセル２０に読み出し電流を供給する第２の負荷トランジスタ３３と、ＮＭＯＳトランジスタからなりデータの書き込み時に第２のビットセル２０に流れる電流を制御する第２のスイッチトランジスタ３４との共有ドレインの出力ノードと接続されている。

第１のビットセル１０及び第２のビットセル２０の各コントロールゲート１１、２１は、コントロールゲート制御線ＣＧとそれぞれ接続されている。

以下、前記のように構成された不揮発性半導体記憶装置の動作について説明する。

まず、第１のビットセル１０及び第２のビットセル２０に所望のデータ、ここでは、第１のビットセル１０に”０”を書き込み、第２のビットセルに”１”を書き込むとする。

すなわち、第１のスイッチトランジスタ３２のゲートにローレベルの書き込み制御信号ｐｒｏｇを印加し、且つ書き込み制御信号ｐｒｏｇと相補な関係にあるハイレベルの相補書き込み制御信号／ｐｒｏｇを第２のスイッチトランジスタ３４のゲートに印加する。

さらに、コントロールゲート制御線ＣＧ及びソース線ＳＬに比較的に高い電圧、例えば５Ｖの書き込み電圧をそれぞれ印加する。これにより、第２のビットセル２０を構成する第３のＮＭＯＳトランジスタ２３が通電し、ローインピーダンスとなる。このとき、形成されたチャネルにチャネルホットエレクトロンが発生し、その一部は第３のＮＭＯＳトランジスタ２３のゲート酸化膜を突き抜けてフローティングゲート２２に注入される。

このように、第２のビットセル２０に選択的にデータを書込む場合には、フローティングゲート２２に電荷が蓄積される。一方、第１のビットセル１０の第１のＮＭＯＳトランジスタ１３は、第１のスイッチトランジスタ３２がオフ状態のハイインピーダンスであって通電せず、従って、ホットエレクトロンも発生しないため、フローティングゲート１２に電荷が注入されることはない。ここで、第２のビットセル２０のフローティングゲート２２に注入された電荷は消去されない限り、該フローティングゲート２２に保持されることになる。

次に、第１のビットセル１０及び第２のビットセル２０に保持されているデータを読み出す場合を説明する。

まず、第１の負荷トランジスタ３１及び第２の負荷トランジスタ３３の各ゲートにローレベル（０Ｖ）の読み出し制御信号／ｒｅａｄをそれぞれ印加して、第１及び第２の負荷トランジスタ３１、３３をオン状態とする。さらに、ソース線ＳＬの電位をローレベルとすると共に、コントロールゲート制御線ＣＧに例えば１Ｖのハイレベルの電圧を印加する。このとき、第２のビットセル２０のフローティングゲート２２が電荷を保持しているとすると、該第２のビットセル２０は、コントロールゲート制御線ＣＧの電位がハイレベル（１Ｖ）となっても、フローティングゲート２２の電圧は、注入された電荷によって第３のＮＭＯＳトランジスタ２３が持つ固有のしきい値電圧Ｖｔｎ２よりも低くなるため、該第３のＮＭＯＳトランジスタ２３は通電せずにオフ状態のままである。

これに対し、電荷が注入されていない第１のビットセル１０の第１のＮＭＯＳトランジスタ１３は、コントロールゲート制御線ＣＧの電位がハイレベルに遷移すると、フローティングゲート１２の電圧は、第１のＰＭＯＳトランジスタ１１と第１のＮＭＯＳトランジスタ１３との容量結合によって、第１のＮＭＯＳトランジスタ１３が持つ固有のしきい値電圧Ｖｔｎ１を超えるため、該第１のＮＭＯＳトランジスタ１３はオン状態となる。

これにより、第１の負荷トランジスタ３１を介して第１のビットセル１０に供給される負荷電流は、第１及び第２のＮＭＯＳトランジスタ１３、１４を介してソース線ＳＬに流れるため、第１の入力ノードの電圧Ｖ（ｂｉｔ＿ｔ）はほぼローレベルとなって、すなわち論理０と対応する。

一方、第２の負荷トランジスタ３３を介して第２のビットセル２０に供給される負荷電流は、第３のＮＭＯＳトランジスタ２３がオフ状態であり、ソース線ＳＬに流れないため、第２の入力ノードの電圧Ｖ（ｂｉｔ＿ｂ）はほぼハイレベルとなって、すなわち論理１と対応する。従って、第１の入力ノードｂｉｔ＿ｔと第２の入力ノードｂｉｔ＿ｂとの電圧を比較すると、Ｖ（ｂｉｔ＿ｔ）＜Ｖ（ｂｉｔ＿ｂ）となるため、差動アンプ３０において、第１の入力ノードｂｉｔ＿ｔと第２の入力ノードｂｉｔ＿ｂとの電圧の差分を読み出すことができる。

ところで、図２に示すように、各フローティングゲート１２、２２に保持された電荷は、ゲート酸化膜の欠陥等により時間と共に消失する。ここで、図２の縦軸には各ＮＭＯＳトランジスタ１３、２３がオン状態となるしきい値電圧Ｖｔを表わし、横軸には時間を表わしている。図２から分かるように、電荷が注入されたビットセルにおけるしきい値電圧の初期値は３Ｖであり、電荷が注入されないビットセルにおけるしきい値電圧の初期値は０．５Ｖである。ところが、時間が経過すると共に電荷が注入されたビットセルの電荷は徐々に消失し、注入されないビットセルのしきい値電圧はそのままか又は逆リークによって電荷が徐々に注入されていく。

しかしながら、第１の実施形態においては、外部に読み出されるデータは、第１のビットセル１０からの出力電圧Ｖ（ｂｉｔ＿ｔ）と第２のビットセル２０からの出力電圧Ｖ（ｂｉｔ＿ｂ）との差分として判定されるため、電荷の消失により、例えば第２のビットセル１０のしきい値電圧が低下したとしても、具体的には１．２Ｖよりも低くなったとしても、低くなったしきい値電圧値が第２のビットセル２０のしきい値電圧値を超えてさえいれば所望のデータを読み出すことができ、結果的に所望のデータを保持できていることになる。

前述した従来例に係る場合は、外部に読み出されるデータはインバータ１０５により判定されるため、例えば電荷のリークによりビットセル１００のしきい値電圧値が１．２Ｖよりも低くなるとデータは論理０と判断されるため、誤動作してしまう。

なお、第１の実施形態においては、第１のビットセル１０と第２のビットセル２０とは、同一の形状で且つ同一の工程で製造されるため、第１のビットセル１０と第２のビットセル１０との間で電荷のリーク特性が大きく異なることはなく、従って、読み出されたデータが、保持されているデータと反転するおそれは極めて小さい。

このように、第１の実施形態によると、通常のＭＯＳプロセスで形成された安価な不揮発性半導体記憶装置におけるデータの保持特性が極めて良好となる。その上、例えば電源によるノイズが各ビットセル１０、２０に混入したとしても、混入したノイズ成分はその位相が同相であり、差動アンプ３０により相殺されるため、ノイズが混入しやすい回路の近傍に配置される場合であっても、極めて安定した動作が可能である。

また、各ビットセル１０、２０には、ゲートがそれぞれコントロールゲート１１、２１と接続された第２のＮＭＯＳトランジスタ１４及び第４のＮＭＯＳトランジスタ２４を付加しているため、読み出し動作でない場合には、これらＮＭＯＳトランジスタ１４、２４がオフ状態であるため、電荷を保持する第１のＮＭＯＳトランジスタ１３及び第３のＮＭＯＳトランジスタ２３の各ドレインがフローティング状態となる。これにより、各ＮＭＯＳトランジスタ１３、２３のゲートドレイン間には電圧ストレスが掛からないため、各ドレインからの電荷のリークが抑制されるので、データの保持特性をさらに高めることができる。

（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。

図３は本発明の第２の実施形態に係る不揮発性半導体記憶装置の要部を示している。図３において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。

図３に示すように、第２の実施形態に係る不揮発性半導体記憶装置は、第１の実施形態と同様の構成を持つ第１のビットセル１０及び第２のビットセル２０からなる複数のセル対４０が行列状に配置されていることを特徴とする。

各セル対４０における第１のＰＭＯＳトランジスタ（第１のコントロールゲート）１１及び第２のＰＭＯＳトランジスタ（第２のコントロールゲート）２１は、列ごとに１本のワード線ＷＬ１、ＷＬ２等と接続されている。ここで、各ワード線ＷＬ１、ＷＬ２は、第１の実施形態におけるコントロールゲート制御線ＣＧと対応している。

各セル対４０における第１のＮＭＯＳトランジスタ１３のドレインは、第２のＮＭＯＳトランジスタ１４を介して行ごとに１本のビット線ＢＬ１、ＢＬ２等と接続され、第３のＮＭＯＳトランジスタ２３のドレインは、第４のＮＭＯＳトランジスタ２４を介して行ごとに１本のビット相補線／ＢＬ１、／ＢＬ２等と接続されている。

例えば、ビット線ＢＬ１とビット相補線／ＢＬ１とからなるビット線対の一端は、差動アンプ３０の一入力端子と接続され、その他端は、第１の負荷トランジスタ３１と第１のスイッチトランジスタ３２との出力ノードと接続されている。

以下、前記のように構成された不揮発性半導体記憶装置の動作について説明する。

まず、書き込み動作を説明する。

外部からワード線ＷＬ１と相補書き込み制御信号／ｐｒｏｇ１が選択されたとし、選択されたワード線ＷＬ１及びソース線ＳＬにそれぞれ５Ｖの書き込み電圧が印加され、これと同時に、相補書き込み制御信号／ｐｒｏｇ１はハイレベルに遷移する。これにより、ワード線ＷＬ１及びビット相補線／ＢＬ１と接続された第２のビットセル２０においては、第３のＮＭＯＳトランジスタ２３のソースから第４のＮＭＯＳトランジスタ２４を介してビット相補線／ＢＬ１に書き込み電流が流れる。このとき、前述したように、第３のＮＭＯＳトランジスタ２３のチャネルにチャネルホットエレクトロンが発生してフローティングゲート２２に電荷が注入されてデータが書き込まれる。これに対し、非選択状態にある他のワード線ＷＬ２等に接続された他のビットセル１０、２０においては、第２のＮＭＯＳトランジスタ１４及び第４のＮＭＯＳトランジスタ２４がいずれもオフ状態であるため、書き込み電流が流れず、他のビットセル１０、２０の各フローティングゲート１２、２２には電荷が注入されることはない。

次に、読み出し動作を説明する。

まず、第１の負荷トランジスタ３１及び第２の負荷トランジスタ３３の各ゲートにローレベル（０Ｖ）の読み出し制御信号／ｒｅａｄを印加して、該第１及び第２の負荷トランジスタ３１、３３をオン状態とする。さらに、ソース線ＳＬの電位をローレベルとすると共に、選択されたワード線ＷＬ１に例えば１Ｖのハイレベルの電圧を印加する。これにより、選択されたワード線ＷＬ１に接続されたビットセル１０、２０が通電する。ここで、例えば、第２のビットセル２０のフローティングゲート２２に電荷が注入されているとすると、前述したように、第２のビットセル２０に接続されたビット相補線／ＢＬ１と、電荷が注入されていない第１のビットセル１０に接続されたビット線ＢＬ１との間に電位差が生じるため、この生じた電位差を差動アンプ３０によりデータとして読み出すことができる。

このとき、非選択であるワード線ＷＬ２と接続された他のビットセル１０、２０は、第２のＮＭＯＳトランジスタ１４及び第４のＮＭＯＳトランジスタ２４がいずれもオフ状態であるため、各ビット線対ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２等と電気的に切断されているので、非選択のビットセル１０、２０がビット線対ＢＬ１、／ＢＬ１等に影響を与えることはない。例えば、ワード線ＷＬ２と接続された非選択のビットセル１０における第１のＮＭＯＳトランジスタ１３がしきい値電圧が低い状態であって、ワード線ＷＬ２の電位が０Ｖで通電しているような場合であっても、第２のＮＭＯＳトランジスタ１４がオフ状態にあるため、ビット線ＢＬ１、ＢＬ２とソース線ＳＬとが接続されることはない。

このように、第２の実施形態によると、３つのＭＯＳトランジスタにより構成されたビットセル１０、２０からなるセル対４０を行列上に配置して、列ごとに設けた共通のワード線ＷＬ１、ＷＬ２等、及び行ごとに設けた共通のビット線ＢＬ１、／ＢＬ１等と接続することにより、差動アンプ３０及びデータ読み出し回路（＝負荷トランジスタ３１、３３）及びデータ書き込み回路（＝スイッチトランジスタ３２、３４）を共有できるため、チップ上に占めるレイアウト面積を増大させることなくＭＯＳプロセスによる安価な不揮発性半導体記憶装置を実現することができる。

図４に第２の実施形態に係るセル対４０を半導体基板５０上に配置したレイアウト構成の一例を示す。図４に示すように、例えばワード線ＷＬ１と接続される第１のＰＭＯＳトランジスタ１１及び第２のＰＭＯＳトランジスタ２１を形成する活性層５１及びＮ型ウエル５２をワード線ＷＬ１に沿って連続的に配置している。これにより、列方向に形成されるセル対４０における各ＰＭＯＳトランジスタ１１、２１には素子分離領域を設ける必要がなくなるため、チップ上のレイアウト面積をの増大を抑えることができる。

（第２の実施形態の一変形例）
以下、本発明の第２の実施形態の一変形例について図面を参照しながら説明する。

図５は本発明の第２の実施形態の一変形例に係る不揮発性半導体記憶装置の要部を示している。図５において、図３に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。

図５に示すように、第２の実施形態との相違点は、互いに相補なデータを保持するセル対４０が１本のワード線ＷＬ１等を共有する構成としている点である。

図６に本変形例に係るセル対４０を半導体基板５０上に配置したレイアウト構成の一例を示す。図６に示すように、各セル対４０における第１のＰＭＯＳトランジスタ１１及び第２のＰＭＯＳトランジスタ２１を共通のＮ型ウエル５２に配置することにより、さらにセル面積を小さくすることができる。

なお、第２の実施形態及びその変形例においては、第１のビットセル１０及び第２のビットセル２０を構成する各ＭＯＳトランジスタ１１、１２等は、例えばシステムＬＳＩの入出力（Ｉ／Ｏ）セルに含まれるＭＯＳトランジスタを形成する工程と同一の工程で形成することが好ましい。このようにすると、ＭＯＳトランジスタからなる不揮発性メモリを含むシステムＬＳＩをさらに低コストで実現することができる。

また、第２の実施形態及びその変形例においては、セル対４０をユーザデータを保持するメモリセルアレイに用いる場合に限らず、システム情報を保持する周辺回路、例えば通常のメモリセルアレイにおける冗長救済データを保持する場合にも用いることができる。この場合には、ノイズが混入しやすい電源回路の近傍に配置されるような場合であっても、差動増幅型の構成を用いているため、安定した動作を実現できる。

本発明に係る不揮発性半導体記憶装置は、データ保持特性を向上できると共にノイズが混入しやすい回路の近傍に配置されても安定した動作を実現できるという効果を有し、ＭＯＳトランジスタからなる不揮発性半導体記憶装置等として有用である。

本発明の第１の実施形態に係る不揮発性半導体記憶装置の要部を示す回路図である。 本発明の第１の実施形態に係る不揮発性半導体記憶装置におけるデータ保持特性を示すグラフである。 本発明の第２の実施形態に係る不揮発性半導体記憶装置の要部を示す回路図である。 本発明の第２の実施形態に係る不揮発性半導体記憶装置のレイアウトを示す平面図である。 本発明の第２の実施形態の一変形例に係る不揮発性半導体記憶装置の要部を示す回路図である。 本発明の第２の実施形態の一変形例に係る不揮発性半導体記憶装置のレイアウトを示す平面図である。 従来のＭＯＳトランジスタを用いた不揮発性半導体記憶装置の要部を示す回路図である。

符号の説明

１０ 第１のビットセル
１１ 第１のＰＭＯＳトランジスタ（第１のコントロールゲート）
１２ フローティングゲート
１３ 第１のＮＭＯＳトランジスタ
１４ 第２のＮＭＯＳトランジスタ
２０ 第２のビットセル
２１ 第２のＰＭＯＳトランジスタ（第２のコントロールゲート）
２２ フローティングゲート
２３ 第３のＮＭＯＳトランジスタ
２４ 第４のＮＭＯＳトランジスタ
３０ 差動アンプ
３１ 第１の負荷トランジスタ
３２ 第１のスイッチトランジスタ
３３ 第２の負荷トランジスタ
３４ 第２のスイッチトランジスタ
４０ セル対
５０ 半導体基板
５１ 活性層
５２ Ｎ型ウエル

Claims (11)

1. 半導体基板に形成され、ソース及びドレインが接続されて第１のコントロールゲートをなす第１のＭＯＳトランジスタ並びに該第１のＭＯＳトランジスタとフローティングゲートを共有する第２のＭＯＳトランジスタからなる第１のビットセルと、
   前記半導体基板に形成され、ソース及びドレインが接続されて第２のコントロールゲートをなす第３のＭＯＳトランジスタ並びに該第３のＭＯＳトランジスタとフローティングゲートを共有する第４のＭＯＳトランジスタからなる第２のビットセルと、
   前記半導体基板に形成され、前記第２のＭＯＳトランジスタ及び第４のＭＯＳトランジスタの各ドレインから入力信号を受ける差動アンプとを備えていることを特徴とする不揮発性半導体記憶装置。
2. 前記第１のＭＯＳトランジスタ及び第３のＭＯＳトランジスタはＰＭＯＳトランジスタであり、該ＰＭＯＳトランジスタの基板電位は、該ＰＭＯＳトランジスタのソース及びドレインと等電位であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記第１のＭＯＳトランジスタ及び第３のＭＯＳトランジスタは、前記半導体基板に形成されたウエルを共有していることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
4. 前記第１のビットセル及び第２のビットセルからデータを読み出す際に、前記差動アンプには同一の電流負荷が接続されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
5. 前記第１のビットセル又は第２のビットセルにデータを書き込む際には、前記第２のＭＯＳトランジスタ又は前記第４のＭＯＳトランジスタを通電させ、通電した前記ＭＯＳトランジスタのチャネルにホットキャリアを発生させて、通電した前記ＭＯＳトランジスタのフローティングゲートに電子を注入することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
6. 前記第１のビットセルは、前記第２のＭＯＳトランジスタのドレインと前記差動アンプとの間に、ゲートが前記第１のコントロールゲートと接続された第５のＭＯＳトランジスタを有し、
   前記第２のビットセルは、前記第４のＭＯＳトランジスタのドレインと前記差動アンプとの間に、ゲートが前記第２のコントロールゲートと接続された第６のＭＯＳトランジスタを有していることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
7. それぞれが前記第１のビットセル及び第２のビットセルからなる複数のセル対が前記半導体基板上に行列状に配置され、
   前記複数のセル対のうち列方向に配置された前記第１のコントロールゲート及び第２のコントロールゲートと接続される複数のコントロールゲート線と、
   前記複数のセル対のうち行方向に配置された前記第２のＭＯＳトランジスタのドレインと接続される複数の第１のビット線と、
   前記複数のセル対のうち行方向に配置された前記第４のＭＯＳトランジスタのドレインと接続される複数の第２のビット線とをさらに備え、
   前記差動アンプは、前記各第１のビット線及び各第２のビット線の入力信号を受けるように複数設けられていることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
8. 前記複数のセル対のうち列方向に配置された前記第１のコントロールゲート及び第２のコントロールゲートは、前記半導体基板の１つのウエルに形成されていることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
9. 前記各セル対における前記第１のコントロールゲート及び第２のコントロールゲートは、互いに共有されるように形成されていることを特徴とする請求項８に記載の不揮発性半導体記憶装置。
10. 前記各セル対における前記第１のコントロールゲート及び第２のコントロールゲートのウエルは、互いに共有されるように形成されていることを特徴とする請求項９に記載の不揮発性半導体記憶装置。
11. 前記第１のビットセル及び第２のビットセルを構成する前記各ＭＯＳトランジスタは、システムＬＳＩの入出力セルに含まれるＭＯＳトランジスタを形成する工程と同一の工程で形成されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
    

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