JP2007257692A - メモリ装置 - Google Patents

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Abstract

【課題】メモリセルに書き込まれたデータを読み出すときの読み出しマージンの低下を防止することを課題とする。
【解決手段】データの論理に応じた電荷を蓄積するキャパシタを有するメモリセル（１１４）と、メモリセルに接続されるビット線（ＢＬ）と、ビット線の電荷を出力ノードに転送するための電荷転送回路（１２）と、ビット線に接続されるダミーメモリセル（１３）と、ビット線の電圧の変化に応じて、電荷転送回路の電荷転送能力を制御する制御回路（１６）とを有するメモリ装置が提供される。
【選択図】図３

Description

本発明は、メモリ装置に関する。
近時、ビット線ＧＮＤセンス方式と称する強誘電体メモリの読み出し方式が提案されている（例えば、特許文献１、非特許文献１参照）。この種の読み出し方式では、プレート線に電圧を印加したときにビット線の電圧が変動しないように、メモリセルからビット線に読み出される電荷を、プリセンスアンプ内に形成されるチャージトランスファと称する電荷転送回路を介して電荷蓄積回路に転送し、電荷蓄積回路に転送された電荷量に応じてメモリセルに保持されていたデータの論理値を判定する。チャージトランスファは、ｐチャネルＭＯＳトランジスタにより構成される。ｐチャネルＭＯＳトランジスタは、プレート線を立ち上げる前にゲート・ソース間電圧が閾値電圧と同じ値に初期設定される。ｐチャネルＭＯＳトランジスタのゲートは、ビット線の電圧の上昇に応じて出力電圧を下降させるインバータアンプで制御される。
特開２００２−１３３８５７号公報 IEEE Journal of Solid-State Circuits, Vol.37, No.5, pp592-597, May 2002
ビット線ＧＮＤセンス方式では、読み出し動作のとき、ビット線のわずかな上昇で制御回路は、電荷転送回路のゲートを開いて電荷を流し、ビット線は再びグランドへ戻るという動作を行う。
メモリとしては、データ"１"を読み出すとき（Ｐターム）に出てくる電荷による電位上昇と、データ"０"を読み出すとき（Ｕターム）に出てくる電荷による電位上昇の差をセンスアンプで増幅して判定している。しかし微細化が進み、セルのサイズが小さくなると、分極電荷量Ｑｓｗ（Ｐ−Ｕ）が小さくなるだけでなく、Ｐターム、Ｕターム各々の量が小さくなるため、回路の寄生容量に電荷が吸収される割合が大きくなり、ビット線の上昇するピークが大きく減少する。これにより制御回路は電荷転送回路を十分に開けない状態となり、読み出しマージンが低下するという問題がある。
本発明の目的は、メモリセルに書き込まれたデータを読み出すときの読み出しマージンの低下を防止することである。
本発明の一観点によれば、データの論理に応じた電荷を蓄積するキャパシタを有するメモリセルと、前記メモリセルに接続されるビット線と、前記ビット線の電荷を出力ノードに転送するための電荷転送回路と、前記ビット線に接続されるダミーメモリセルと、前記ビット線の電圧の変化に応じて、前記電荷転送回路の電荷転送能力を制御する制御回路とを有するメモリ装置が提供される。
本発明の他の観点によれば、データの論理に応じた電荷を蓄積するキャパシタを有するメモリセルと、前記メモリセルに接続されるビット線と、前記ビット線の電荷を出力ノードに転送するための電荷転送回路と、接地電圧から前記出力ノードに電流を供給するための電流供給回路と、前記ビット線の電圧の変化に応じて、前記電荷転送回路の電荷転送能力を制御する制御回路とを有するメモリ装置が提供される。
メモリセルに書き込まれたデータを読み出すときの読み出しマージンの低下を防止することができる。
以下、本発明の実施形態を図面を用いて説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態による半導体メモリ装置の構成例を示すブロック図である。この半導体メモリ装置は、シリコン基板上にＣＭＯＳプロセスを使用して強誘電体メモリとして形成されている。
強誘電体メモリは、アドレスバッファ（ＡＤＢ）１０１、コマンドバッファ（ＣＭＤＢ）１０３、ロウデコーダ（ＲＤＥＣ）１０２、タイミング生成回路（ＴＧＥＮ）１０４、コラムデコーダ（ＣＤＥＣ）１０５、プレートドライバ（ＰＤ）１０６、ワードドライバ（ＷＤ）１０７、メモリコア１１０、データ出力バッファ（ＢＵＦ）１０９、コラムスイッチ１０８及びデータ入力バッファ１２０を有している。
図１では、主に読み出し動作に必要な回路を記載している。このため、書き込み動作に必要なデータ入力バッファ１２０以外のライトアンプ等の回路は、記載を省略している。データ入出力端子Ｉ／Ｏは、データ出力バッファ１０９及びデータ入力バッファ１２０に接続される。データ入力バッファ１２０は、データ入出力端子Ｉ／Ｏからデータを入力し、書き込み回路へ出力する。
アドレスバッファ１０１は、アドレス信号ＡＤを、アドレス端子を介して受信し、受信した信号をロウデコーダ１０２及びコラムデコーダ１０５に出力する。ロウデコーダ１０２は、アドレス信号ＡＤの上位ビット（ロウアドレス）をデコードしてロウデコード信号を生成し、生成した信号をワードドライバ１０７及びプレートドライバ１０６に出力する。
コラムデコーダ１０５は、アドレス信号ＡＤの下位ビット（コラムアドレス）をデコードしてコラムデコード信号を生成し、生成した信号をコラムスイッチ１０８に出力する。
コマンドバッファ１０３は、チップセレクト信号／ＣＳ及びライトイネーブル信号／ＷＥ等のコマンド信号を、コマンド端子を介して受信し、受信した信号をタイミング生成回路１０４に出力する。タイミング生成回路１０４は、受信したコマンド信号が示す動作モードを解読し、プレートドライバ１０６、ワードドライバ１０７、データ出力バッファ１０９及び後述するプリセンスアンプ１１３ａ，１１３ｂ等を動作させるタイミング信号を、デコード結果に応じて出力する。
プレートドライバ１０６は、タイミング生成回路１０４からのタイミング信号及びロウデコーダ１０２からのロウデコード信号に応答して、所定のプレート線ＰＬを選択する。選択されたプレート線ＰＬは、所定の期間低レベルから高レベルに変化する。
ワードドライバ１０７は、タイミング生成回路１０４からのタイミング信号及びロウデコーダ１０２からのロウデコード信号に応答して、所定のワード線ＷＬを選択する。選択されたワード線ＷＬは、所定の期間低レベルから高レベルに変化する。
メモリコア１１０は、メモリセルアレイ１１１と、プリセンスアンプ（ＰＳＡ１）１１３ａ，１１３ｂと、センスアンプ（ＳＡ）１１２とを有している。プリセンスアンプ１１３ａ，１１３ｂは、ビット線グランドセンス回路である。
メモリセルアレイ１１１は、複数のメモリセル１１４ａ及び１１４ｂの組みを有する。メモリセル１１４ａ及び１１４ｂは、ワード線ＷＬ及びプレート線ＰＬに接続される。メモリセル１１４ａはビット線ＢＬＥに接続され、メモリセル１１４ｂはビット線ＢＬＯに接続される。プリセンスアンプ１１３ａはビット線ＢＬＥに接続され、プリセンスアンプ１１３ｂはビット線ＢＬＯに接続される。センスアンプ１１２は、プリセンスアンプ１１３ａ及び１１３ｂに接続される。
以下、ビット線ＢＬＥ及びＢＬＯの個々又は総称をビット線ＢＬといい、プリセンスアンプ１１３ａ及び１１３ｂの個々又は総称をプリセンスアンプ１１３といい、メモリセル１１４ａ及び１１４ｂの個々又は総称をメモリセル１１４という。
プリセンスアンプ１１３は、メモリセル１１４からデータを読み出すときに動作する。プリセンスアンプ１１３は、ビット線ＢＬＥ（又はＢＬＯ）に読み出される電荷を電圧に変換し、変換した電圧をセンスアンプ１１２に出力する。プリセンスアンプ１１３の詳細は後述する、図３、図４、図５及び図６で説明する。センスアンプ１１２は、ビット線対ＢＬＥ、ＢＬＯに対応する一対のプリセンスアンプ１１３ａ，１１３ｂからそれぞれ出力される読み出し電圧を差動増幅し、増幅したデータ信号をコラムスイッチ１０８を介してデータ出力バッファ１０９に出力する。コラムスイッチ１０８は、複数のセンスアンプ１１２の出力データのうち、例えば１６ビットを、コラムデコード信号に応じて選択し、選択した読み出しデータをデータ出力バッファ１０９に記憶させる。データ出力バッファ１０９は、データをデータ入出力端子Ｉ／Ｏに出力する。データ入出力端子Ｉ／Ｏは、例えば、１６ビットで構成されている。
図２は、図１に示したメモリセル１１４ａ及び１１４ｂの構成例を示す回路図である。メモリセル対１１４ａ及び１１４ｂは、一般に２Ｔ２Ｃ型と称されている。メモリセル１１４ａは、ｎチャネルＭＯＳ電界効果トランジスタからなるアクセストランジスタ（アクセスゲート）Ｎ１及び強誘電体キャパシタＦ１を有している。メモリセル１１４ｂは、ｎチャネルＭＯＳ電界効果トランジスタからなるアクセストランジスタ（アクセスゲート）Ｎ２及び強誘電体キャパシタＦ２を有している。以下、ＭＯＳ電界効果トランジスタを単にトランジスタという。
強誘電体キャパシタＦ１は、一端がアクセストランジスタＮ１を介してビット線ＢＬＥに接続され、他端がプレート線ＰＬに接続されている。強誘電体キャパシタＦ２は、一端がアクセストランジスタＮ２を介してビット線ＢＬＯに接続され、他端がプレート線ＰＬに接続されている。アクセストランジスタＮ１及びＮ２のゲートは、共通のワード線ＷＬに接続されている。強誘電体キャパシタＦ１及びＦ２には、互いに反転したデータ（相補のデータ）が記憶される。
図３は、図１に示したプリセンスアンプ１１３の構成例を示す回路図である。プリセンスアンプ１１３ａ及び１１３ｂは、互いに同じ構成を有する。プリセンスアンプ１１３は、ビット線初期化回路１０、電荷転送回路１２、ダミー（擬似）メモリセル１３、インバータアンプ（制御回路）１６、閾値電圧生成回路（初期化回路）１８、負電圧生成回路（電荷蓄積回路、初期化回路）１９及びレベルシフト回路２０を有している。
ビット線初期化回路１０は、ゲートが制御信号ＢＧＮＤの線に接続され、ソースが接地線に接続され、ドレインがビット線ＢＬ（ＢＬＥ又はＢＬＯ）に接続されたｎチャネルトランジスタＮ６で構成されている。
電荷転送回路１２は、ゲート（制御端子）が閾値電圧生成回路１８の出力ノードＶＴＨに接続され、ソースがビット線ＢＬに接続され、ドレインが負電圧生成回路２０の出力ノードＭＩＮＵＳに接続されたｐチャネルトランジスタＰ１で構成されている。
ダミーメモリセル１３は、ｎチャネルトランジスタＮ５及び強誘電体キャパシタＦ３を有する。ｎチャネルトランジスタＮ５は、ゲートが制御信号ＷＬＤＵＭの線に接続され、ソースが強誘電体キャパシタＦ３に接続され、ドレインがビット線ＢＬ（ＢＬＥ又はＢＬＯ）に接続される。強誘電体キャパシタＦ３は、一方の電極が制御信号ＰＬＤＵＭの線に接続され、他方の電極がｎチャネルトランジスタＮ５のソースに接続される。例えば、強誘電体キャパシタＦ３は、データ“０”を記憶している。
インバータアンプ１６は、ＣＭＯＳインバータ（フィードバックインバータ）Ｉ１、ＣＭＯＳインバータＩ１の出力端子ＩＯＵＴを入力端子ＩＩＮに接続するスイッチＳ１、ＣＭＯＳインバータＩ１の入力端子ＩＩＮとビット線ＢＬとの間に配置されたキャパシタＣ１、ＣＭＯＳインバータＩ１の出力ＩＯＵＴ端子と電荷転送回路１２のゲートとの間に配置されたキャパシタＣ２を有している。ＣＭＯＳインバータＩ１内のｐチャネルトランジスタのソースは、ｐチャネルトランジスタＰ３のドレインに接続される。ｐチャネルトランジスタＰ３は、ゲートがパワー制御信号ＰＯＷＸの線に接続され、ソースが電源線ＶＤＤに接続される。ＣＭＯＳインバータＩ１内のｎチャネルトランジスタのソースは、ｎチャネルトランジスタＮ３のドレインに接続される。ｎチャネルトランジスタＮ３は、ゲートがパワー制御信号ＰＯＷの線に接続され、ソースが接地線に接続される。パワー制御信号ＰＯＷＸ及びＰＯＷは、読み出し動作を開始するときに、それぞれ低レベル及び高レベルに変化し、ＣＭＯＳインバータＩ１を活性化する。同様に、スイッチＳ１は、読み出し動作を開始するときにオフされる。キャパシタＣ１及びＣ２は、例えば、強誘電体キャパシタで構成されている。
閾値電圧生成回路１８は、ノードＶＧＥＮＸに高レベル（電源電圧ＶＤＤ）又は低レベル（接地電圧）を生成する電圧生成回路１８ａと、ノードＶＧＥＮＸとノードＶＴＨとの間に接続されたキャパシタＣ３と、ノードＶＴＨに接続されたクランプ回路１８ｂと、クランプ回路１８ｂを接地線に接続するスイッチＳ２とを有している。電圧生成回路１８ａは、電源線ＶＤＤと接地線の間に直列に接続されたｐチャネルトランジスタＰ４及びｎチャネルトランジスタＮ４を有している。ｐチャネルトランジスタＰ４及びｎチャネルトランジスタＮ４のゲートは、それぞれ電圧制御信号ＶＧＥＮＰ及びＶＧＥＮＮを入力する。クランプ回路１８ｂは、ソースがスイッチＳ２を介して接地線に接続され、ゲート及びドレインがノードＶＴＨに接続されたｐチャネルトランジスタＰ２と、ゲート及びソースが接地線に接続され、ドレインがノードＶＴＨに接続されたｐチャネルトランジスタＰ５で構成されている。キャパシタＣ３は、例えば強誘電体キャパシタで構成されている。
負電圧生成回路１９は、入力が負電圧制御信号ＭＧＥＮの線に接続され、出力がノードＭＧＥＮＸに接続されたＣＭＯＳインバータＩ２と、ノードＭＧＥＮＸとノードＭＩＮＵＳとの間に配置されたキャパシタＣ５とを有している。キャパシタＣ５は、例えば、強誘電体キャパシタで構成されている。
レベルシフト回路２０は、ノードＭＩＮＵＳに発生する負電圧を正電圧にレベルシフトするためのキャパシタとｎチャネルトランジスタ及びｐチャネルトランジスタを有している。
図４は、第１の実施形態による強誘電体メモリの読み出し動作を示している。まず、初期状態において、ｐチャネルトランジスタ（電荷転送回路）１２のドレインに接続されたノードＭＩＮＵＳはフローティング状態のため、その電圧は不定である。しかし、ｐチャネルトランジスタ１２のソース及びドレイン（ｐ型拡散層）と、バックゲート（ｎ型拡散層、接地電圧）とによりｐｎ接合が形成されているため、ノードＭＩＮＵＳの電圧はｐｎ接合の順方向電圧（約０．８Ｖ）より上がることはない。
一方、ｐチャネルトランジスタ（電荷転送回路）１２のゲートに接続されたノードＶＴＨも同様にフローティング状態のため、その電位は不定である。しかしクランプ回路１８ｂに配置されたｐチャネルトランジスタＰ５により、ノードＶＴＨはｐチャネルトランジスタの閾値電圧（約０．６Ｖ）より上がることはない。
電圧制御信号ＶＧＥＮＰ、ＶＧＥＮＮ及び負電圧制御信号ＭＧＥＮは、低レベルに保持されており、ノードＶＧＥＮＸ及びＭＧＥＮＸは、高レベルに保持されている。制御信号ＢＧＮＤは、高レベルに保持されているため、ｎチャネルトランジスタＮ６（ビット線初期化回路１０）はオンし、ビット線ＢＬ（ＢＬＥ又はＢＬＯ）の電圧は、接地電圧に初期化されている。パワー制御信号ＰＯＷ、ＰＯＷＸは、低レベル、高レベルにそれぞれ保持されており、フィードバックインバータ（ＣＭＯＳインバータ）Ｉ１はオフしている。スイッチＳ１、Ｓ２はオンしている。スイッチＳ１、Ｓ２の動作を制御する制御信号、及び電圧制御信号ＶＧＥＮＰ、ＶＧＥＮＮ、負電圧制御信号ＭＧＥＮ、制御信号ＢＧＮＤ、パワー制御信号ＰＯＷ、ＰＯＷＸは、図１に示したタイミング生成回路１０４により生成される。
時刻Ｔ１において、パワー制御信号ＰＯＷ及びＰＯＷＸが高レベル及び低レベルにそれぞれ変化し、フィードバックインバータＩ１は活性化される。スイッチＳ１がオンしているため、フィードバックインバータＩ１の入力電圧ＩＩＮ及び出力電圧ＩＯＵＴは、ともにほぼＶＤＤ／２になる。
時刻Ｔ２において、電圧制御信号ＶＧＥＮＰ及びＶＧＥＮＮが高レベルに変化し、ノードＶＧＥＮＸは、高レベルから低レベルに変化する。キャパシタＣ３による容量結合により、ノードＶＧＥＮＸの低レベルへの変化に応じてノードＶＴＨの電圧も下がる。電源電圧ＶＤＤが３Ｖの場合、ノードＶＧＥＮＸの電圧が３Ｖ下がると、ＶＴＨの電圧も３Ｖ下がろうとする。しかし、スイッチＳ２のオンにより、ｐチャネルトランジスタ（クランプ回路）１８ｂは、ノードＶＴＨの電圧をｐチャネルトランジスタ１８ｂの閾値電圧（例えば、−０．６Ｖ）にクランプする。このため、ノードＶＴＨの電圧は、一旦立ち下がった後、微分波形を描いて負電圧（−０．６Ｖ）に落ち着く。このように、閾値電圧生成回路１８は、電荷転送回路１２の入力ノードＶＴＨを所定の電圧に設定する初期化回路として動作する。
ｐチャネルトランジスタ１２の閾値電圧は、ｐチャネルトランジスタ１８ｂの閾値電圧に等しくなるように設計されている。このため、ノードＶＴＨの電圧が一旦下がったときに、ｐチャネルトランジスタ１２はオンし、ノードＭＩＮＵＳの電圧は、ビット線ＢＬの電圧（接地電圧）まで下がる。
一方、ノードＭＧＥＮＸの電圧は、ＣＭＯＳインバータＩ２により高レベル（＝電源電圧ＶＤＤ）に設定されているため、キャパシタＣ５には、その容量値と電源電圧ＶＤＤとの積に対応する電荷が充電される。
時刻Ｔ３において、電圧制御信号ＶＧＥＮＮが低レベルに変化し、電圧生成回路１８ａのｎチャネルトランジスタＮ４がオフする。電圧生成回路１８ａのｐチャネルトランジスタＰ４は既にオフしているため、ノードＶＧＥＮＸは、フローティング状態になる。同時にスイッチＳ１、Ｓ２がオフされる。スイッチＳ２のオフにより、ｐチャネルトランジスタ１８ｂによるノードＶＴＨのクランプが解除される。スイッチＳ１のオフにより、フィードバックインバータＩ１の入力と出力との短絡が解除される。フィードバックインバータＩ１の入力の電圧は、ほぼＶＤＤ／２のため、フィードバックインバータＩ１は、高いゲインを有する反転アンプとして動作する。一方、制御信号ＢＧＮＤも低レベルに変化し、ビット線ＢＬはフローティング状態になる。以上により、時刻Ｔ３以降、ビット線ＢＬの電圧が上昇すると、キャパシタＣ１の容量結合によりフィードバックインバータＩ１の入力電圧ＩＩＮが上昇する。フィードバックインバータＩ１は、入力電圧ＩＩＮの変化を増幅し、出力電圧ＩＯＵＴを反対方向に下降させる。キャパシタＣ２の容量結合によりノードＶＴＨの電圧は、出力電圧ＩＯＵＴの変化に伴い下降する。
時刻Ｔ４において、負電圧制御信号ＭＧＥＮが高レベルに変化し、ノードＭＧＥＮＸの電圧は高レベルから低レベルに変化する。ノードＭＩＮＵＳの電圧は、キャパシタＣ５の容量結合により、ノードＭＧＥＮＸの電圧の低下に伴い低下する。電源電圧ＶＤＤが３Ｖの場合、ノードＭＧＥＮＸの電圧は３Ｖ下がる。ノードＭＩＮＵＳの電圧は０Ｖに初期化されているため、ノードＭＧＥＮＸの電圧変化によりほぼ−３Ｖまで下がる。しかし、寄生容量によるロスと、既に浅くオンしているｐチャネルトランジスタ１２のリーク電流により、ノードＭＩＮＵＳの電圧は−３Ｖより高くなる。
ノードＭＩＮＵＳの電圧はキャパシタＣ５によりこの電圧に保持される。このように負電圧生成回路２０は、電荷転送回路１２の出力ノードＭＩＮＵＳを初期状態に設定し、電荷転送回路１２の電荷転送能力を初期状態に設定する初期化回路として動作する。
時刻Ｔ５において、ワード線ＷＬとプレート線ＰＬの電圧が接地電圧から電源電圧ＶＤＤに変化する。ワード線ＷＬの立ち上がりにより、メモリセル１１４のアクセストランジスタＮ１がオンし、メモリセル１１４の強誘電体キャパシタＦ１に正電圧が掛かる。メモリセル１１４がデータ”１”を記憶している場合、強誘電体キャパシタＦ１に掛かる電圧の極性は、書き込み時と反対のため、分極反転が起こり、大きな反転電荷がビット線ＢＬに読み出される。ビット線ＢＬには、データ”１”の電圧４０１ａが生じる。メモリセル１１４がデータ”０”を記憶している場合、強誘電体キャパシタＦ１に掛かる電圧の極性は、書き込み時と同じため、分極反転は起こらず、比較的小さな電荷がビット線ＢＬに読み出される。ビット線ＢＬには、データ”０”の電圧４０１ｂが生じる。このときビット線ＢＬの電圧は上昇しようとする。
しかしビット線ＢＬの電圧が僅かに上がると、キャパシタＣ１の容量結合により、フィードバックインバータＩ１の入力電圧ＩＩＮは上がる。フィードバックインバータＩ１の反転増幅作用及びキャパシタＣ２の容量結合によりノードＶＴＨの電圧は下がり、ｐチャネルトランジスタ１２のゲート・ソース間電圧（絶対値）は大きくなる。このためｐチャネルトランジスタ１２にドレイン電流が発生し、ビット線ＢＬに読み出された電荷は、ビット線ＢＬからノードＭＩＮＵＳに転送される。したがってビット線ＢＬの電圧上昇は抑えられ、再びほぼ０Ｖ（接地電圧）に保持される。このようにフィードバックインバータＩ１は、電荷転送回路１２の電荷転送能力を調整する制御回路として動作する。キャパシタＣ５はノードＭＩＮＵＳに転送された電荷により放電されるため、ノードＭＩＮＵＳの電圧（読み出し電圧）は上昇する。このように負電圧生成回路２０のキャパシタＣ５は、蓄積電荷に応じて読み出し電圧を生成する読み出し回路として動作する。
ビット線ＧＮＤセンス方式ではビット線ＢＬとメモリセル１１４の容量分割の影響を受けず、ビット線ＢＬに電源電圧ＶＤＤを一杯に印加することができるが、前記のとおり、読み出し動作のとき、ビット線ＢＬのわずかな上昇を検知して、制御回路１６は電荷転送回路１２のゲートを開いて電荷を流し、ビット線ＢＬは再びグランドへ戻るという動作を行う。メモリとしては、データ"１"を読み出すとき（Ｐターム）に出てくる電荷による電圧と、データ"０"を読み出すとき（Ｕターム）に出てくる電荷による電圧の差を図１のセンスアンプ１１２で増幅して判定している。しかし微細化が進み、メモリセル１１４のサイズが小さくなると、分極電荷量Ｑｓｗ（Ｐ−Ｕ）が小さくなるだけでなく、Ｐターム及びＵターム各々の量が小さくなるため、回路の寄生容量に電荷が吸収される割合が大きくなり、ビット線ＢＬの上昇するピークが大きく減少する。これにより制御回路１６は電荷転送回路１２を十分に開けない状態となり、読み出しマージンが低下していた。
本実施形態は、プリセンスアンプ１１３がダミーメモリセル１３を有することが特徴である。ここで、比較のため、図３の回路において、ダミーメモリセル１３がないときのビット線ＢＬの電圧を電圧ＢＬｒとして表す。時刻Ｔ５において、ワード線ＷＬとプレート線ＰＬの電圧が接地電圧から電源電圧ＶＤＤに変化する。メモリセル１１４がデータ”１”を記憶している場合、電圧ＢＬｒは電圧４１１ａになる。メモリセル１１４がデータ”０”を記憶している場合、電圧ＢＬｒは電圧４１１ｂになる。
本実施形態では、時刻Ｔ５において、ワード線ＷＬとプレート線ＰＬの電圧が接地電圧から電源電圧ＶＤＤに変化するタイミングと同時に、ダミーメモリセル１３のワード線ＷＬＤＵＭとプレート線ＰＬＤＵＭの電圧が接地電圧から電源電圧ＶＤＤに変化する。ビット線ＢＬの電圧は接地電圧であるため、ダミーメモリセル１３にはデータ"０"を読み出すとき（Ｕターム）に出てくる電荷がビット線ＢＬに流れ出す。これにより、ビット線ＢＬの電圧は、ダミーメモリセル１３がないときの電圧ＢＬｒより上昇する。このため制御回路１６は電荷転送回路１２を十分開くことができるようになる。
本実施形態では、ノードＭＩＮＵＳは、メモリセル１１４がデータ”１”を記憶している場合には電圧４０２ａとなり、メモリセル１１４がデータ”０”を記憶している場合には電圧４０２ｂとなる。ノードＭＩＮＵＳの電圧４０２ａは、データ"１"を読み出すとき（Ｐターム）に接地電位まで上昇するように調整することが可能となる。これに対し、ダミーメモリセル１３がない場合、ノードＭＩＮＵＳは、メモリセル１１４がデータ”１”を記憶している場合には電圧４１２ａとなり、メモリセル１１４がデータ”０”を記憶している場合には電圧４１２ｂとなる。本実施形態では、ダミーメモリセル１３がない場合に比べて、読み出し時のノードＭＩＮＵＳの電圧を上昇させることができる。
図５は、ダミーメモリセル１３がない場合のノードＭＩＮＵＳの電圧分布図である。分布５０１ａは、メモリセル１１４からデータ”１”を読み出すときの分布を示す。分布５０１ｂは、メモリセル１１４からデータ”０”を読み出すときの分布を示す。強誘電体キャパシタＦ１，Ｆ２の特性のばらつきにより、メモリセル１１４からデータを読み出したときのノードＭＩＮＵＳの電圧にはばらつきが発生する。このばらつきがメモリ装置として誤動作を引き起こし、歩留まりを低下させる主な原因となっている。一般的に、メモリセル１１４からデータ"１"を読み出すとき（Ｐターム）の分布５０１ａの方が、データ"０"を読み出すとき（Ｕターム）の分布５０１ｂよりばらつきがある。
図６は、本実施形態におけるノードＭＩＮＵＳの電圧分布図である。分布６０１ａは、メモリセル１１４からデータ”１”を読み出すときの分布を示す。分布６０１ｂは、メモリセル１１４からデータ”０”を読み出すときの分布を示す。本実施形態は、ダミーメモリセル１３を設けることにより、ビット線ＢＬの電圧を上昇させることができる。これにより、本実施形態は、図５の場合に比べ、図６のノードＭＩＮＵＳの電圧分布が高くなる方向に移動させることができる。図４のように、データ"１"を読み出すとき（Ｐターム）のノードＭＩＮＵＳの電圧４０２ａを接地電位まで上昇するように調整すると、Ｐタームの分布６０１ａのばらつきは見かけ上抑えられ、分布６０１ａは急峻となり、センスマージンを広げることが可能となる。
図４の時刻Ｔ６において、ノードＭＩＮＵＳの読み出し電圧（負電圧）は、図３に示したレベルシフト回路２０により正電圧にレベルシフトされた後、図１に示したセンスアンプ１１２で差動増幅される。そしてメモリセル１１４に記憶されていたデータの論理値が読み出される。その後、一般の強誘電体メモリと同様に、読み出し動作により分極反転したメモリセル１１４の分極状態を元に戻すリストア動作が実施される。
（第２の実施形態）
図７は、本発明の第２の実施形態による半導体メモリ装置の構成例を示している。プリセンスアンプ１１３の回路以外の構成は、第１実施形態と同じである。特に、本実施形態は、第１の実施形態（図３）に対して、ダミーメモリセルアンプ１３の構成が異なる。
プリセンスアンプ１１３は、ビット線初期化回路１０、電荷転送回路１２、ダミーメモリセル１３、インバータアンプ（制御回路）１６、閾値電圧生成回路（初期化回路）１８、負電圧生成回路（電荷蓄積回路、初期化回路）１９及びレベルシフト回路２０を有している。
ダミーメモリセル１３は、制御信号ＰＬＤＵＭの線とビット線ＢＬとの間に接続されたキャパシタＣ４で構成されている。キャパシタＣ４は、特に強誘電体キャパシタである必要はない。これ以外は第１の実施形態におけるプリセンスアンプ１１３と同じである。
図８は、第２の実施形態による強誘電体メモリの読み出し動作を示している。まず、初期状態において、ｐチャネルトランジスタ（電荷転送回路）１２のドレインに接続されたノードＭＩＮＵＳはフローティング状態のため、その電圧は不定である。しかし、ｐチャネルトランジスタ１２のソース及びドレイン（ｐ型拡散層）と、バックゲート（ｎ型拡散層、接地電圧）とによりｐｎ接合が形成されているため、ノードＭＩＮＵＳの電圧はｐｎ接合の順方向電圧（約０．８Ｖ）より上がることはない。一方、ｐチャネルトランジスタ（電荷転送回路）１２のゲートに接続されたノードＶＴＨも同様にフローティング状態のため、その電位は不定である。しかしクランプ回路１８ｂに配置されたｐチャネルトランジスタＰ５により、ノードＶＴＨはｐチャネルトランジスタの閾値電圧（約０．６Ｖ）より上がることはない。
電圧制御信号ＶＧＥＮＰ、ＶＧＥＮＮ及び負電圧制御信号ＭＧＥＮは、低レベルに保持されており、ノードＶＧＥＮＸ及びＭＧＥＮＸは、高レベルに保持されている。制御信号ＢＧＮＤは、高レベルに保持されているため、ｎチャネルトランジスタＮ６（ビット線初期化回路１０）はオンし、ビット線ＢＬ（ＢＬＥ又はＢＬＯ）の電圧は、接地電圧に初期化されている。パワー制御信号ＰＯＷ、ＰＯＷＸは、低レベル、高レベルにそれぞれ保持されており、フィードバックインバータ（ＣＭＯＳインバータ）Ｉ１はオフしている。スイッチＳ１、Ｓ２はオンしている。スイッチＳ１、Ｓ２の動作を制御する制御信号、及び電圧制御信号ＶＧＥＮＰ、ＶＧＥＮＮ、負電圧制御信号ＭＧＥＮ、制御信号ＢＧＮＤ、パワー制御信号ＰＯＷ、ＰＯＷＸは、図１に示したタイミング生成回路１０４により生成される。
時刻Ｔ１において、パワー制御信号ＰＯＷ及びＰＯＷＸが高レベル及び低レベルにそれぞれ変化し、フィードバックインバータＩ１は活性化される。スイッチＳ１がオンしているため、フィードバックインバータＩ１の入力電圧ＩＩＮ及び出力電圧ＩＯＵＴは、ともにほぼＶＤＤ／２になる。
時刻Ｔ２において、電圧制御信号ＶＧＥＮＰ及びＶＧＥＮＮが高レベルに変化し、ノードＶＧＥＮＸは、高レベルから低レベルに変化する。キャパシタＣ３による容量結合により、ノードＶＧＥＮＸの低レベルへの変化に応じてノードＶＴＨの電圧も下がる。電源電圧ＶＤＤが３Ｖの場合、ノードＶＧＥＮＸの電圧が３Ｖ下がると、ＶＴＨの電圧も３Ｖ下がろうとする。しかし、スイッチＳ２のオンにより、ｐチャネルトランジスタ（クランプ回路）１８ｂは、ノードＶＴＨの電圧をｐチャネルトランジスタ１８ｂの閾値電圧（例えば、−０．６Ｖ）にクランプする。このため、ノードＶＴＨの電圧は、一旦立ち下がった後、微分波形を描いて負電圧（−０．６Ｖ）に落ち着く。このように、閾値電圧生成回路１８は、電荷転送回路１２の入力ノードＶＴＨを所定の電圧に設定する初期化回路として動作する。
ｐチャネルトランジスタ１２の閾値電圧は、ｐチャネルトランジスタ１８ｂの閾値電圧に等しくなるように設計されている。このため、ノードＶＴＨの電圧が一旦下がったときに、ｐチャネルトランジスタ１２はオンし、ノードＭＩＮＵＳの電圧は、ビット線ＢＬの電圧（接地電圧）まで下がる。
一方、ノードＭＧＥＮＸの電圧は、ＣＭＯＳインバータＩ２により高レベル（＝電源電圧ＶＤＤ）に設定されているため、キャパシタＣ５には、その容量値と電源電圧ＶＤＤとの積に対応する電荷が充電される。
時刻Ｔ３において、電圧制御信号ＶＧＥＮＮが低レベルに変化し、電圧生成回路１８ａのｎチャネルトランジスタＮ４がオフする。電圧生成回路１８ａのｐチャネルトランジスタＰ４は既にオフしているため、ノードＶＧＥＮＸは、フローティング状態になる。同時にスイッチＳ１、Ｓ２がオフされる。スイッチＳ２のオフにより、ｐチャネルトランジスタ１８ｂによるノードＶＴＨのクランプが解除される。スイッチＳ１のオフにより、フィードバックインバータＩ１の入力と出力との短絡が解除される。フィードバックインバータＩ１の入力の電圧は、ほぼＶＤＤ／２のため、フィードバックインバータＩ１は、高いゲインを有する反転アンプとして動作する。一方、制御信号ＢＧＮＤも低レベルに変化し、ビット線ＢＬはフローティング状態になる。以上により、時刻Ｔ３以降、ビット線ＢＬの電圧が上昇すると、キャパシタＣ１の容量結合によりフィードバックインバータＩ１の入力電圧ＩＩＮが上昇する。フィードバックインバータＩ１は、入力電圧ＩＩＮの変化を増幅し、出力電圧ＩＯＵＴを反対方向に下降させる。キャパシタＣ２の容量結合によりノードＶＴＨの電圧は、出力電圧ＩＯＵＴの変化に伴い下降する。
時刻Ｔ４において、負電圧制御信号ＭＧＥＮが高レベルに変化し、ノードＭＧＥＮＸの電圧は高レベルから低レベルに変化する。ノードＭＩＮＵＳの電圧は、キャパシタＣ５の容量結合により、ノードＭＧＥＮＸの電圧の低下に伴い低下する。電源電圧ＶＤＤが３Ｖの場合、ノードＭＧＥＮＸの電圧は３Ｖ下がる。ノードＭＩＮＵＳの電圧は０Ｖに初期化されているため、ノードＭＧＥＮＸの電圧変化によりほぼ−３Ｖまで下がる。しかし、寄生容量によるロスと、既に浅くオンしているｐチャネルトランジスタ１２のリーク電流により、ノードＭＩＮＵＳの電圧は−３Ｖより高くなる。
ノードＭＩＮＵＳの電圧はキャパシタＣ５によりこの電圧に保持される。このように負電圧生成回路２０は、電荷転送回路１２の出力ノードＭＩＮＵＳを初期状態に設定し、電荷転送回路１２の電荷転送能力を初期状態に設定する初期化回路として動作する。
時刻Ｔ５において、ワード線ＷＬとプレート線ＰＬの電圧が接地電圧から電源電圧ＶＤＤに変化する。ワード線ＷＬの立ち上がりにより、メモリセル１１４のアクセストランジスタＮ１がオンし、メモリセル１１４の強誘電体キャパシタＦ１に正電圧が掛かる。メモリセル１１４がデータ”１”を記憶している場合、強誘電体キャパシタＦ１に掛かる電圧の極性は、書き込み時と反対のため、分極反転が起こり、大きな反転電荷がビット線ＢＬに読み出される。ビット線ＢＬには、データ”１”の電圧４０１ａが生じる。メモリセル１１４がデータ”０”を記憶している場合、強誘電体キャパシタＦ１に掛かる電圧の極性は、書き込み時と同じため、分極反転は起こらず、比較的小さな電荷がビット線ＢＬに読み出される。ビット線ＢＬには、データ”０”の電圧４０１ｂが生じる。このときビット線ＢＬの電圧は上昇しようとする。
しかしビット線ＢＬの電圧が僅かに上がると、キャパシタＣ１の容量結合により、フィードバックインバータＩ１の入力電圧ＩＩＮは上がる。フィードバックインバータＩ１の反転増幅作用及びキャパシタＣ２の容量結合によりノードＶＴＨの電圧は下がり、ｐチャネルトランジスタ１２のゲート・ソース間電圧（絶対値）は大きくなる。このためｐチャネルトランジスタ１２にドレイン電流が発生し、ビット線ＢＬに読み出された電荷は、ビット線ＢＬからノードＭＩＮＵＳに転送される。したがってビット線ＢＬの電圧上昇は抑えられ、再びほぼ０Ｖ（接地電圧）に保持される。このようにフィードバックインバータＩ１は、電荷転送回路１２の電荷転送能力を調整する制御回路として動作する。キャパシタＣ５はノードＭＩＮＵＳに転送された電荷により放電されるため、ノードＭＩＮＵＳの電圧（読み出し電圧）は上昇する。このように負電圧生成回路２０のキャパシタＣ５は、蓄積電荷に応じて読み出し電圧を生成する読み出し回路として動作する。
ビット線ＧＮＤセンス方式ではビット線ＢＬとメモリセル１１４の容量分割の影響を受けず、ビット線ＢＬに電源電圧ＶＤＤを一杯に印加することができるが、前記のとおり、読み出し動作のとき、ビット線ＢＬのわずかな上昇を検知して、制御回路１６は電荷転送回路１２のゲートを開いて電荷を流し、ビット線ＢＬは再びグランドへ戻るという動作を行う。メモリとしては、データ"１"を読み出すとき（Ｐターム）に出てくる電荷による電圧と、データ"０"を読み出すとき（Ｕターム）に出てくる電荷による電圧の差を図１のセンスアンプ１１２で増幅して判定している。しかし微細化が進み、メモリセル１１４のサイズが小さくなると、分極電荷量Ｑｓｗ（Ｐ−Ｕ）が小さくなるだけでなく、Ｐターム及びＵターム各々の量が小さくなるため、回路の寄生容量に電荷が吸収される割合が大きくなり、ビット線ＢＬの上昇するピークが大きく減少する。これにより制御回路１６は電荷転送回路１２を十分に開けない状態となり、読み出しマージンが低下していた。
電圧ＢＬｒは、図４の場合と同じである。本発明の第２の実施形態では、時刻Ｔ５において、ワード線ＷＬとプレート線ＰＬの電圧が接地電圧から電源電圧ＶＤＤに変化するタイミングと同時に、ダミーメモリセル１３のプレート線ＰＬＤＵＭの電圧が接地電圧から電源電圧ＶＤＤに変化する。これによりキャパシタＣ４による容量結合の影響を受けてビット線ＢＬの電圧は、ダミーメモリセル１３がないときの電圧ＢＬｒより上昇する。このため制御回路１６は電荷転送回路１２を十分開くことができるようになる。
本実施形態では、ノードＭＩＮＵＳは、メモリセル１１４がデータ”１”を記憶している場合には電圧４０２ａとなり、メモリセル１１４がデータ”０”を記憶している場合には電圧４０２ｂとなる。ノードＭＩＮＵＳの電圧４０２ａは、データ"１"を読み出すとき（Ｐターム）に接地電位まで上昇するように調整することが可能となる。これに対し、ダミーメモリセル１３がない場合、ノードＭＩＮＵＳは、メモリセル１１４がデータ”１”を記憶している場合には電圧４１２ａとなり、メモリセル１１４がデータ”０”を記憶している場合には電圧４１２ｂとなる。本実施形態では、ダミーメモリセル１３がない場合に比べて、読み出し時のノードＭＩＮＵＳの電圧を上昇させることができる。
時刻Ｔ６において、ノードＭＩＮＵＳの読み出し電圧（負電圧）は、図７に示したレベルシフト回路２０により正電圧にレベルシフトされた後、図１に示したセンスアンプ１１２で差動増幅される。そしてメモリセル１１４に記憶されていたデータの論理値が読み出される。その後、一般の強誘電体メモリと同様に、読み出し動作により分極反転したメモリセル１１４の分極状態を元に戻すリストア動作が実施される。
本実施形態では、ダミーメモリセル１３により、読み出し動作においてメモリセル１１４からビット線ＢＬに電荷が読み出されるときにビット線ＢＬの電圧を余計に上昇させる。これにより制御回路１６の能力が上昇して電荷転送回路１２を十分に開くことが可能となる。この結果、第１の実施形態と同様に、読み出しマージンの低下を防止でき、半導体メモリの誤動作を防止できる。
以上のように、第１及び第２の実施形態では、メモリセル１１４に接続されたビット線ＢＬは、電荷転送回路１２を介して電荷蓄積回路１９に接続される。メモリセル１１４は、データの論理に応じた電荷を蓄積するキャパシタＦ１，Ｆ２を有する。制御回路１６は、ビット線ＢＬに読み出された電荷を電荷蓄積回路１９に転送するために、読み出された電荷によるビット線ＢＬの電圧の変化に応じて電荷転送回路１２の電荷転送能力を制御する。
メモリセル１１４は、データの論理に応じた電荷を蓄積するキャパシタＦ１，Ｆ２を有する。電荷転送回路１２は、ビット線ＢＬの電荷を出力ノードＭＩＮＵＳに転送する。ダミーメモリセル１３は、ビット線ＢＬに接続される。制御回路１６は、ビット線ＢＬの電圧の変化に応じて、電荷転送回路１２の電荷転送能力を制御する。出力ノード初期回路１９は、出力ノードＭＩＮＵＳの電圧を負電圧に初期化する。電荷転送初期化回路１８は、電荷転送回路１２の電荷転送能力を初期化する。
各ビット線ＢＬＥ，ＢＬＯには、ダミーメモリセル１３が各々１個ずつ接続されている。ダミーメモリセル１３は読み出し動作において、メモリセル１１４からビット線ＢＬに電荷が読み出されるときに、ビット線ＢＬを余計に上昇させる。これにより制御回路１６の能力が上昇して電荷転送回路１２を十分に開くことが可能となる。この結果、メモリセル１１４に書き込まれたデータを読み出すときの読み出しマージンの低下を防止でき、半導体メモリの誤動作を防止できる。
（第３の実施形態）
本発明の第３の実施形態による半導体メモリ装置は、上記の図１及び図２の構成と同じ構成を有する。本実施形態は、第１及び第２の実施形態に対して、プリセンスアンプ１１３の構成が異なる。
図９は、図１に示したプリセンスアンプ１１３の詳細を示している。プリセンスアンプ１１３は、ビット線初期化回路１０、電荷転送回路１２、電流増幅回路２１、インバータアンプ（制御回路）１６、閾値電圧生成回路（初期化回路）１８、負電圧生成回路（電荷蓄積回路、初期化回路）１９及びレベルシフト回路２０を有している。本実施形態は、第１の実施形態（図３）に対して、ダミーメモリセル１３を削除し、電流増幅回路２１を追加したものである。
ビット線初期化回路１０は、ゲートが制御信号ＢＧＮＤの線に接続され、ソースが接地線に接続され、ドレインがビット線ＢＬ（ＢＬＥ又はＢＬＯ）に接続されたｎチャネルトランジスタＮ６で構成されている。
電荷転送回路１２は、ゲート（制御端子）が閾値電圧生成回路１８の出力ノードＶＴＨに接続され、ソースがビット線ＢＬに接続され、ドレインが負電圧生成回路２０の出力ノードＭＩＮＵＳに接続されたｐチャネルトランジスタＰ１で構成されている。
電流増幅回路２１は、ゲートが前記閾値電圧生成回路１８の出力ノードＶＴＨに接続され、ソースが接地電位に接続され、ドレインが前記負電圧生成回路２０の出力ノードＭＩＮＵＳに接続されたｐチャネルトランジスタＰ６で構成されている。
インバータアンプ１６は、ＣＭＯＳインバータ（フィードバックインバータ）Ｉ１、ＣＭＯＳインバータＩ１の出力端子ＩＯＵＴを入力端子ＩＩＮに接続するスイッチＳ１、ＣＭＯＳインバータＩ１の入力端子ＩＩＮとビット線ＢＬとの間に配置されたキャパシタＣ１、ＣＭＯＳインバータＩ１の出力ＩＯＵＴ端子と電荷転送回路１２のゲートとの間に配置されたキャパシタＣ２を有している。ＣＭＯＳインバータＩ１内のｐチャネルトランジスタのソースは、ｐチャネルトランジスタＰ３のドレインに接続される。ｐチャネルトランジスタＰ３は、ゲートがパワー制御信号ＰＯＷＸの線に接続され、ソースが電源線ＶＤＤに接続される。ＣＭＯＳインバータＩ１内のｎチャネルトランジスタのソースは、ｎチャネルトランジスタＮ３のドレインに接続される。ｎチャネルトランジスタＮ３は、ゲートがパワー制御信号ＰＯＷの線に接続され、ソースが接地線に接続される。パワー制御信号ＰＯＷＸ及びＰＯＷは、読み出し動作を開始するときに、それぞれ低レベル及び高レベルに変化し、ＣＭＯＳインバータＩ１を活性化する。同様に、スイッチＳ１は、読み出し動作を開始するときにオフされる。キャパシタＣ１及びＣ２は、例えば、強誘電体キャパシタで構成されている。
閾値電圧生成回路１８は、ノードＶＧＥＮＸに高レベル（電源電圧ＶＤＤ）又は低レベル（接地電圧）を生成する電圧生成回路１８ａと、ノードＶＧＥＮＸとノードＶＴＨとの間に接続されたキャパシタＣ３と、ノードＶＴＨに接続されたクランプ回路１８ｂと、クランプ回路１８ｂを接地線に接続するスイッチＳ２とを有している。電圧生成回路１８ａは、電源線ＶＤＤと接地線の間に直列に接続されたｐチャネルトランジスタＰ４及びｎチャネルトランジスタＮ４を有している。ｐチャネルトランジスタＰ４及びｎチャネルトランジスタＮ４のゲートは、それぞれ電圧制御信号ＶＧＥＮＰ及びＶＧＥＮＮを入力する。クランプ回路１８ｂは、ソースがスイッチＳ２を介して接地線に接続され、ゲート及びドレインがノードＶＴＨに接続されたｐチャネルトランジスタＰ２と、ゲート及びソースが接地線に接続され、ドレインがノードＶＴＨに接続されたｐチャネルトランジスタＰ５で構成されている。キャパシタＣ３は、例えば強誘電体キャパシタで構成されている。
負電圧生成回路２０は、入力が負電圧制御信号ＭＧＥＮの線に接続され、出力がノードＭＧＥＮＸに接続されたＣＭＯＳインバータＩ２と、ノードＭＧＥＮＸとノードＭＩＮＵＳとの間に配置されたキャパシタＣ５とを有している。キャパシタＣ５は、例えば、強誘電体キャパシタで構成されている。
レベルシフト回路２０は、ノードＭＩＮＵＳに発生する負電圧を正電圧にレベルシフトするためのキャパシタとｎチャネルトランジスタ及びｐチャネルトランジスタを有している。
図１０は、第３の実施形態による強誘電体メモリの読み出し動作を示している。まず、初期状態において、ｐチャネルトランジスタ（電荷転送回路）１２のドレインに接続されたノードＭＩＮＵＳはフローティング状態のため、その電圧は不定である。しかしｐチャネルトランジスタ１２のソース及びドレイン（ｐ型拡散層）と、バックゲート（ｎ型拡散層、接地電圧）とによりｐｎ接合が形成されているため、ノードＭＩＮＵＳの電圧はｐｎ接合の順方向電圧（約０．８Ｖ）より上がることはない。一方、ｐチャネルトランジスタ（電荷転送回路）１２のゲートに接続されたノードＶＴＨも同様にフローティング状態のため、その電位は不定である。しかしクランプ回路１８ｂに配置されたｐチャネルトランジスタＰ５により、ノードＶＴＨはｐチャネルトランジスタの閾値電圧（約０．６Ｖ）より上がることはない。
電圧制御信号ＶＧＥＮＰ、ＶＧＥＮＮ及び負電圧制御信号ＭＧＥＮは、低レベルに保持されており、ノードＶＧＥＮＸ及びＭＧＥＮＸは高レベルに保持されている。制御信号ＢＧＮＤは、高レベルに保持されているため、ｎチャネルトランジスタＮ６（ビット線初期化回路１０）はオンし、ビット線ＢＬ（ＢＬＥ又はＢＬＯ）の電圧は接地電圧に初期化されている。パワー制御信号ＰＯＷ、ＰＯＷＸは、低レベル、高レベルにそれぞれ保持されており、フィードバックインバータ（ＣＭＯＳインバータ）Ｉ１はオフしている。スイッチＳ１、Ｓ２はオンしている。スイッチＳ１、Ｓ２の動作を制御する制御信号、及び電圧制御信号ＶＧＥＮＰ、ＶＧＥＮＮ、負電圧制御信号ＭＧＥＮ、制御信号ＢＧＮＤ、パワー制御信号ＰＯＷ、ＰＯＷＸは、図１に示したタイミング生成回路１０４により生成される。
時刻Ｔ１において、パワー制御信号ＰＯＷ及びＰＯＷＸが高レベル及び低レベルにそれぞれ変化し、フィードバックインバータＩ１は活性化される。スイッチＳ１がオンしているため、フィードバックインバータＩ１の入力電圧ＩＩＮ及び出力電圧ＩＯＵＴは、ともにほぼＶＤＤ／２になる。
時刻Ｔ２において、電圧制御信号ＶＧＥＮＰ及びＶＧＥＮＮが高レベルに変化し、ノードＶＧＥＮＸは、高レベルから低レベルに変化する。キャパシタＣ３による容量結合により、ノードＶＧＥＮＸの低レベルへの変化に応じてノードＶＴＨの電圧も下がる。電源電圧ＶＤＤが３Ｖの場合、ノードＶＧＥＮＸの電圧が３Ｖ下がると、ＶＴＨの電圧も３Ｖ下がろうとする。しかし、スイッチＳ２のオンにより、ｐチャネルトランジスタ（クランプ回路）１８ｂは、ノードＶＴＨの電圧をｐチャネルトランジスタ１８ｂの閾値電圧（例えば、−０．６Ｖ）にクランプする。このため、ノードＶＴＨの電圧は、一旦立ち下がった後、微分波形を描いて負電圧（−０．６Ｖ）に落ち着く。このように、閾値電圧生成回路１８は、電荷転送回路１２の入力ノードＶＴＨを所定の電圧に設定する初期化回路として動作する。
ｐチャネルトランジスタ１２の閾値電圧は、ｐチャネルトランジスタ１８ｂの閾値電圧に等しくなるように設計されている。このため、ノードＶＴＨの電圧が一旦下がったときに、ｐチャネルトランジスタ１２はオンし、ノードＭＩＮＵＳの電圧は、ビット線ＢＬの電圧（接地電圧）まで下がる。
一方、ノードＭＧＥＮＸの電圧は、ＣＭＯＳインバータＩ２により高レベル（＝電源電圧ＶＤＤ）に設定されているため、キャパシタＣ５には、その容量値と電源電圧ＶＤＤとの積に対応する電荷が充電される。
時刻Ｔ３において、電圧制御信号ＶＧＥＮＮが低レベルに変化し、電圧生成回路１８ａのｎチャネルトランジスタＮ４がオフする。電圧生成回路１８ａのｐチャネルトランジスタＰ４は既にオフしているため、ノードＶＧＥＮＸは、フローティング状態になる。同時にスイッチＳ１、Ｓ２がオフされる。スイッチＳ２のオフにより、ｐチャネルトランジスタ１８ｂによるノードＶＴＨのクランプが解除される。スイッチＳ１のオフにより、フィードバックインバータＩ１の入力と出力との短絡が解除される。フィードバックインバータＩ１の入力の電圧は、ほぼＶＤＤ／２のため、フィードバックインバータＩ１は、高いゲインを有する反転アンプとして動作する。一方、制御信号ＢＧＮＤも低レベルに変化し、ビット線ＢＬはフローティング状態になる。以上により、時刻Ｔ３以降、ビット線ＢＬの電圧が上昇すると、キャパシタＣ１の容量結合によりフィードバックインバータＩ１の入力電圧ＩＩＮが上昇する。フィードバックインバータＩ１は、入力電圧ＩＩＮの変化を増幅し、出力電圧ＩＯＵＴを反対方向に下降させる。キャパシタＣ２の容量結合によりノードＶＴＨの電圧は、出力電圧ＩＯＵＴの変化に伴い下降する。
時刻Ｔ４において、負電圧制御信号ＭＧＥＮが高レベルに変化し、ノードＭＧＥＮＸの電圧は高レベルから低レベルに変化する。ノードＭＩＮＵＳの電圧は、キャパシタＣ５の容量結合により、ノードＭＧＥＮＸの電圧の低下に伴い低下する。電源電圧ＶＤＤが３Ｖの場合、ノードＭＧＥＮＸの電圧は３Ｖ下がる。ノードＭＩＮＵＳの電圧は０Ｖに初期化されているため、ノードＭＧＥＮＸの電圧変化によりほぼ−３Ｖまで下がる。しかし、寄生容量によるロスと、既に浅くオンしているｐチャネルトランジスタ１２のリーク電流により、ノードＭＩＮＵＳの電圧は−３Ｖより高くなる。
ノードＭＩＮＵＳの電圧はキャパシタＣ５によりこの電圧に保持される。このように負電圧生成回路２０は、電荷転送回路１２の出力ノードＭＩＮＵＳを初期状態に設定し、電荷転送回路１２の電荷転送能力を初期状態に設定する初期化回路として動作する。
時刻Ｔ５において、ワード線ＷＬとプレート線ＰＬの電圧が接地電圧から電源電圧ＶＤＤに変化する。ワード線ＷＬの立ち上がりにより、メモリセル１１４のアクセストランジスタＮ１がオンし、メモリセル１１４の強誘電体キャパシタＦ１に正電圧が掛かる。メモリセル１１４がデータ”１”を記憶している場合、強誘電体キャパシタＦ１に掛かる電圧の極性は、書き込み時と反対のため、分極反転が起こり、大きな反転電荷がビット線ＢＬに読み出される。ビット線ＢＬには、データ”１”の電圧１００１ａが生じる。メモリセル１１４がデータ”０”を記憶している場合、強誘電体キャパシタＦ１に掛かる電圧の極性は、書き込み時と同じため、分極反転は起こらず、比較的小さな電荷がビット線ＢＬに読み出される。ビット線ＢＬには、データ”０”の電圧１００１ｂが生じる。このときビット線ＢＬの電圧は上昇しようとする。
しかしビット線ＢＬの電圧が僅かに上がると、キャパシタＣ１の容量結合により、フィードバックインバータＩ１の入力電圧ＩＩＮは上がる。フィードバックインバータＩ１の反転増幅作用及びキャパシタＣ２の容量結合によりノードＶＴＨの電圧は下がり、ｐチャネルトランジスタ１２のゲート・ソース間電圧（絶対値）は大きくなる。このためｐチャネルトランジスタ１２にドレイン電流が発生し、ビット線ＢＬに読み出された電荷は、ビット線ＢＬからノードＭＩＮＵＳに転送される。したがってビット線ＢＬの電圧上昇は抑えられ、再びほぼ０Ｖ（接地電圧）に保持される。このようにフィードバックインバータＩ１は、電荷転送回路１２の電荷転送能力を調整する制御回路として動作する。キャパシタＣ５はノードＭＩＮＵＳに転送された電荷により放電されるため、ノードＭＩＮＵＳの電圧（読み出し電圧）は上昇する。このように負電圧生成回路２０のキャパシタＣ５は、蓄積電荷に応じて読み出し電圧を生成する読み出し回路として動作する。
ビット線ＧＮＤセンス方式ではビット線ＢＬとメモリセル１１４の容量分割の影響を受けず、ビット線ＢＬに電源電圧ＶＤＤを一杯に印加することができるが、前記のとおり、読み出し動作のとき、ビット線ＢＬのわずかな上昇を検知して、制御回路１６は電荷転送回路１２のゲートを開いて電荷を流し、ビット線ＢＬは再びグランドへ戻るという動作を行う。メモリとしては、データ"１"を読み出すとき（Ｐターム）に出てくる電荷による電圧と、データ"０"を読み出すとき（Ｕターム）に出てくる電荷による電圧の差を図１のセンスアンプ１１２で増幅して判定している。しかし微細化が進み、メモリセル１１４のサイズが小さくなると、分極電荷量Ｑｓｗ（Ｐ−Ｕ）が小さくなるだけでなく、Ｐターム及びＵターム各々の量が小さくなるため、回路の寄生容量に電荷が吸収される割合が大きくなり、ビット線ＢＬの上昇するピーク値が大きく減少する。これにより制御回路１６は電荷転送回路１２を十分に開けない状態となり、読み出しマージンが低下していた。
本実施形態では、前記電荷転送回路１２には電流増幅回路２１が接続され、読み出し動作において、制御回路１６のフィードバックインバータがビット線ＢＬの上昇を検出して、ノードＶＴＨを押し下げると、ノードＭＩＮＵＳは常に接地電圧から電流が供給される状態となる。これにより電荷転送回路１２の能力が増大され、ビット線ＢＬに読み出された電荷が少なくても、電荷蓄積回路１９の電荷を十分放電することができる。
本実施形態では、ノードＭＩＮＵＳは、メモリセル１１４がデータ”１”を記憶している場合には電圧１００２ａとなり、メモリセル１１４がデータ”０”を記憶している場合には電圧１００２ｂとなる。ノードＭＩＮＵＳの電圧１００２ａは、データ"１"を読み出すとき（Ｐターム）の時刻Ｔ６に接地電位まで上昇するように調整することが可能となる。これに対し、電流増幅回路２１がない場合、ノードＭＩＮＵＳは、メモリセル１１４がデータ”１”を記憶している場合には電圧１０１２ａとなり、メモリセル１１４がデータ”０”を記憶している場合には電圧１０１２ｂとなる。本実施形態では、電流増幅回路２１がない場合に比べて、読み出し時のノードＭＩＮＵＳの電圧を高速に上昇させることができる。
本実施形態は、第１の実施形態において図６を参照しながら説明したのと同様に、データ"１"を読み出すとき（Ｐターム）の電圧１００２ａを接地電位まで上昇するように調整すると、Ｐタームの分布６０１ａのばらつきは見かけ上抑えられ、分布は急峻となりセンスマージンを広げることが可能となる。
時刻Ｔ６において、ノードＭＩＮＵＳの読み出し電圧（負電圧）は、図９に示したレベルシフト回路２０により正電圧にレベルシフトされた後、図１に示したセンスアンプ１１２で差動増幅される。そしてメモリセル１１４に記憶されていたデータの論理値が読み出される。その後、一般の強誘電体メモリと同様に、読み出し動作により分極反転したメモリセル１１４の分極状態を元に戻すリストア動作が実施される。
なお、電流増幅回路２１がない場合、ノードＭＩＮＵＳの電圧１０１２ａ及び１０１２ｂの上昇が遅いので、遅い時刻Ｔ７において、センスアンプ１１２が差動増幅し、データが外部に出力される。これに対し、本実施形態は、ノードＭＩＮＵＳの電圧１００２ａ及び１００２ｂの上昇が速いので、早い時刻Ｔ６において、センスアンプ１１２が差動増幅し、データが外部に出力される。すなわち、本実施形態は、電流増幅回路２１がない場合に比べ、高速に読み出し動作を行って外部にデータを出力することができる。
以上、本実施形態では、前記電荷転送回路１２に電流増幅回路２１が接続され、読み出し時には常に接地電圧から電流が供給される。これにより電荷転送回路１２の能力が増大され、ビット線ＢＬに読み出された電荷が少なくても、電荷蓄積回路１９の電荷を十分放電することができる。この結果、読み出しマージンの低下を防止でき、半導体メモリの誤動作を防止できる。
本実施形態では、メモリセル１１４に接続されたビット線ＢＬは、電荷転送回路１２を介して電荷蓄積回路１９に接続される。メモリセル１１４は、データの論理に応じた電荷を蓄積するキャパシタＦ１，Ｆ２を有する。制御回路１６は、ビット線ＢＬに読み出された電荷を電荷蓄積回路１９に転送するために、読み出された電荷によるビット線ＢＬの電圧の変化に応じて電荷転送回路１２の電荷転送能力を制御する。
メモリセル１１４は、データの論理に応じた電荷を蓄積するキャパシタＦ１，Ｆ２を有する。電荷転送回路１２は、ビット線ＢＬの電荷を出力ノードＭＩＮＵＳに転送する。電流供給回路２１は、接地電圧から出力ノードＭＩＮＵＳに電流を供給する。制御回路１６は、ビット線ＢＬの電圧の変化に応じて、電荷転送回路１２及び電流供給回路２１の電荷転送能力を制御する。出力ノード初期回路１９は、出力ノードＭＩＮＵＳの電圧を負電圧に初期化する。電荷転送初期化回路は、電荷転送回路１２及び電流供給回路２１の電荷転送能力を初期化する。
前記電荷転送回路１２には、電流増幅回路２１が接続され、読み出し時には常に接地電圧から電流が供給される。これにより電荷転送回路１２の能力が増大され、ビット線ＢＬに読み出された電荷が少なくても、電荷蓄積回路１９の電荷を十分放電することができる。この結果、メモリセルに書き込まれたデータを読み出すときの読み出しマージンの低下を防止でき、半導体メモリの誤動作を防止できる。また、読み出し時のノードＭＩＮＵＳの電圧上昇速度が速いので、高速読み出しを行うことができる。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の実施形態は、例えば以下のように種々の適用が可能である。
（付記１）
データの論理に応じた電荷を蓄積するキャパシタを有するメモリセルと、
前記メモリセルに接続されるビット線と、
前記ビット線の電荷を出力ノードに転送するための電荷転送回路と、
前記ビット線に接続されるダミーメモリセルと、
前記ビット線の電圧の変化に応じて、前記電荷転送回路の電荷転送能力を制御する制御回路と
を有することを特徴とするメモリ装置。
（付記２）
前記ダミーメモリセルは、トランジスタを介して前記ビット線に接続されるキャパシタを有することを特徴とする付記１記載のメモリ装置。
（付記３）
前記メモリセル及び前記ダミーメモリセルは、強誘電体キャパシタを有することを特徴とする付記２記載のメモリ装置。
（付記４）
前記ダミーメモリセルは、前記ビット線に接続されるキャパシタを有することを特徴とする付記１記載のメモリ装置。
（付記５）
さらに、前記出力ノードの電圧を初期化するための出力ノード初期回路と、
前記電荷転送回路の電荷転送能力を初期化するための電荷転送初期化回路と
を有することを特徴とする付記１記載のメモリ装置。
（付記６）
前記出力ノード初期化回路は、前記出力ノードを負電圧に初期化することを特徴とする付記５記載のメモリ装置。
（付記７）
さらに、前記出力ノードの電圧をレベルシフトするレベルシフト回路を有することを特徴とする付記６記載のメモリ装置。
（付記８）
前記電荷転送回路は、前記ビット線及び前記出力ノード間に接続される第１の電界効果トランジスタを有し、
前記制御回路は、入力が第１のキャパシタを介して前記ビット線に接続され、出力が第２のキャパシタを介して前記第１の電界効果トランジスタのゲートに接続される第１のインバータを有することを特徴とする付記１記載のメモリ装置。
（付記９）
前記電荷転送回路は、前記ビット線及び前記出力ノード間に接続される第１の電界効果トランジスタを有し、
前記制御回路は、入力が第１のキャパシタを介して前記ビット線に接続され、出力が第２のキャパシタを介して前記第１の電界効果トランジスタのゲートに接続される第１のインバータを有し、
前記出力ノード初期化回路は、第３のキャパシタを介して前記出力ノードに接続される第２のインバータを有し、
前記電荷転送初期化回路は、前記第１の電界効果トランジスタのゲートに接続される第４のキャパシタと、前記第４のキャパシタ及び高レベル電圧間に接続される第２の電界効果トランジスタと、前記第４のキャパシタ及び接地電圧間に接続される第３の電界効果トランジスタとを有することを特徴とする付記５記載のメモリ装置。
（付記１０）
前記メモリセルは、強誘電体キャパシタを有することを特徴とする付記１記載のメモリ装置。
（付記１１）
データの論理に応じた電荷を蓄積するキャパシタを有するメモリセルと、
前記メモリセルに接続されるビット線と、
前記ビット線の電荷を出力ノードに転送するための電荷転送回路と、
接地電圧から前記出力ノードに電流を供給するための電流供給回路と、
前記ビット線の電圧の変化に応じて、前記電荷転送回路の電荷転送能力を制御する制御回路と
を有することを特徴とするメモリ装置。
（付記１２）
前記制御回路は、前記ビット線の電圧の変化に応じて、前記電荷転送回路及び前記電流供給回路の電荷転送能力を制御することを特徴とする付記１１記載のメモリ装置。
（付記１３）
さらに、前記出力ノードの電圧を初期化するための出力ノード初期回路と、
前記電荷転送回路及び前記電流供給回路の電荷転送能力を初期化するための電荷転送初期化回路と
を有することを特徴とする付記１２記載のメモリ装置。
（付記１４）
前記出力ノード初期化回路は、前記出力ノードを負電圧に初期化することを特徴とする付記１３記載のメモリ装置。
（付記１５）
さらに、前記出力ノードの電圧をレベルシフトするレベルシフト回路を有することを特徴とする付記１４記載のメモリ装置。
（付記１６）
前記電荷転送回路は、前記ビット線及び前記出力ノード間に接続される第１の電界効果トランジスタを有し、
前記制御回路は、入力が第１のキャパシタを介して前記ビット線に接続され、出力が第２のキャパシタを介して前記第１の電界効果トランジスタのゲートに接続される第１のインバータを有し、
前記電流供給回路は、ソース及びドレインが接地電圧及び前記出力ノードに接続され、ゲートが前記第１の電界効果トランジスタのゲートに接続される第２の電界効果トランジスタを有することを特徴とする付記１１記載のメモリ装置。
（付記１７）
前記電荷転送回路は、前記ビット線及び前記出力ノード間に接続される第１の電界効果トランジスタを有し、
前記制御回路は、入力が第１のキャパシタを介して前記ビット線に接続され、出力が第２のキャパシタを介して前記第１の電界効果トランジスタのゲートに接続される第１のインバータを有し、
前記出力ノード初期化回路は、第３のキャパシタを介して前記出力ノードに接続される第２のインバータを有し、
前記電荷転送初期化回路は、前記第１の電界効果トランジスタのゲートに接続される第４のキャパシタと、前記第４のキャパシタ及び高レベル電圧間に接続される第２の電界効果トランジスタと、前記第４のキャパシタ及び接地電圧間に接続される第３の電界効果トランジスタとを有し、
前記電流供給回路は、ソース及びドレインが接地電圧及び前記出力ノードに接続され、ゲートが前記第１の電界効果トランジスタのゲートに接続される第４の電界効果トランジスタを有することを特徴とする付記１３記載のメモリ装置。
（付記１８）
前記メモリセルは、強誘電体キャパシタを有することを特徴とする付記１１記載のメモリ装置。
本発明の第１の実施形態による半導体メモリを示すブロック図である。 図１に示したメモリセルの詳細を示す回路図である。 図１に示したプリセンスアンプの詳細を示す回路図である。 第１の実施形態における強誘電体メモリの読み出し動作を示す波形図である。 セル分布を示す図である。 第１の実施形態によるセル分布を示す図である。 本発明の第２の実施形態による半導体メモリのプリアンプの詳細を示す回路図である。 第２の実施形態における強誘電体メモリの読み出し動作を示す波形図である。 本発明の第３の実施形態によるプリセンスアンプの詳細を示す回路図である。 第３の実施形態による強誘電体メモリの読み出し動作を示す波形図である。
符号の説明
１０ ビット線初期化回路
１２ 電荷転送回路
１３ ダミーメモリセル
１６ 制御回路
１８ 電荷転送初期化回路
１９ 出力ノード初期化回路
２０ レベルシフト回路
１１３ プリセンスアンプ
１１４ メモリセル

Claims (10)

  1. データの論理に応じた電荷を蓄積するキャパシタを有するメモリセルと、
    前記メモリセルに接続されるビット線と、
    前記ビット線の電荷を出力ノードに転送するための電荷転送回路と、
    前記ビット線に接続されるダミーメモリセルと、
    前記ビット線の電圧の変化に応じて、前記電荷転送回路の電荷転送能力を制御する制御回路と
    を有することを特徴とするメモリ装置。
  2. 前記ダミーメモリセルは、トランジスタを介して前記ビット線に接続されるキャパシタを有することを特徴とする請求項１記載のメモリ装置。
  3. 前記ダミーメモリセルは、前記ビット線に接続されるキャパシタを有することを特徴とする請求項１記載のメモリ装置。
  4. さらに、前記出力ノードの電圧を初期化するための出力ノード初期回路と、
    前記電荷転送回路の電荷転送能力を初期化するための電荷転送初期化回路と
    を有することを特徴とする請求項１記載のメモリ装置。
  5. 前記電荷転送回路は、前記ビット線及び前記出力ノード間に接続される第１の電界効果トランジスタを有し、
    前記制御回路は、入力が第１のキャパシタを介して前記ビット線に接続され、出力が第２のキャパシタを介して前記第１の電界効果トランジスタのゲートに接続される第１のインバータを有することを特徴とする請求項１記載のメモリ装置。
  6. データの論理に応じた電荷を蓄積するキャパシタを有するメモリセルと、
    前記メモリセルに接続されるビット線と、
    前記ビット線の電荷を出力ノードに転送するための電荷転送回路と、
    接地電圧から前記出力ノードに電流を供給するための電流供給回路と、
    前記ビット線の電圧の変化に応じて、前記電荷転送回路の電荷転送能力を制御する制御回路と
    を有することを特徴とするメモリ装置。
  7. 前記制御回路は、前記ビット線の電圧の変化に応じて、前記電荷転送回路及び前記電流供給回路の電荷転送能力を制御することを特徴とする請求項６記載のメモリ装置。
  8. さらに、前記出力ノードの電圧を初期化するための出力ノード初期回路と、
    前記電荷転送回路及び前記電流供給回路の電荷転送能力を初期化するための電荷転送初期化回路と
    を有することを特徴とする請求項７記載のメモリ装置。
  9. 前記電荷転送回路は、前記ビット線及び前記出力ノード間に接続される第１の電界効果トランジスタを有し、
    前記制御回路は、入力が第１のキャパシタを介して前記ビット線に接続され、出力が第２のキャパシタを介して前記第１の電界効果トランジスタのゲートに接続される第１のインバータを有し、
    前記電流供給回路は、ソース及びドレインが接地電圧及び前記出力ノードに接続され、ゲートが前記第１の電界効果トランジスタのゲートに接続される第２の電界効果トランジスタを有することを特徴とする請求項６記載のメモリ装置。
  10. 前記電荷転送回路は、前記ビット線及び前記出力ノード間に接続される第１の電界効果トランジスタを有し、
    前記制御回路は、入力が第１のキャパシタを介して前記ビット線に接続され、出力が第２のキャパシタを介して前記第１の電界効果トランジスタのゲートに接続される第１のインバータを有し、
    前記出力ノード初期化回路は、第３のキャパシタを介して前記出力ノードに接続される第２のインバータを有し、
    前記電荷転送初期化回路は、前記第１の電界効果トランジスタのゲートに接続される第４のキャパシタと、前記第４のキャパシタ及び高レベル電圧間に接続される第２の電界効果トランジスタと、前記第４のキャパシタ及び接地電圧間に接続される第３の電界効果トランジスタとを有し、
    前記電流供給回路は、ソース及びドレインが接地電圧及び前記出力ノードに接続され、ゲートが前記第１の電界効果トランジスタのゲートに接続される第４の電界効果トランジスタを有することを特徴とする請求項８記載のメモリ装置。
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