JP2002133857A - データ読み出し回路とデータ読み出し方法及びデータ記憶装置 - Google Patents

データ読み出し回路とデータ読み出し方法及びデータ記憶装置

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JP2002133857A JP2000333160A JP2000333160A JP2002133857A JP 2002133857 A JP2002133857 A JP 2002133857A JP 2000333160 A JP2000333160 A JP 2000333160A JP 2000333160 A JP2000333160 A JP 2000333160A JP 2002133857 A JP2002133857 A JP 2002133857A
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Abstract

(57)【要約】 【課題】 信頼性が高く消費電力が低減されたデータ記
憶装置と、該装置において採用されるデータ読み出し回
路及びデータ読み出し方法を提供する。 【解決手段】 ビット線BLと、ビット線BLに接続さ
れたメモリセル(強誘電体コンデンサCF)とを含むデ
ータ記憶装置であって、供給された電荷を蓄積するキャ
パシタC5と、記憶されるデータに応じてメモリセルに
蓄積され、データの読み出し時にビット線BLへ出力さ
れた電荷をキャパシタC5へ転送するためのマイナス電
圧発生回路9とPチャネルMOSトランジスタT2、V
th発生回路11及びフィードバック回路13と、キャ
パシタC5に蓄積された電荷により生ずる電圧を増幅し
て、メモリセルに記憶されていたデータを読み出すセン
スアンプ回路5とを備えたことを特徴とするデータ記憶
装置を提供する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、データ読み出し回
路とデータ読み出し方法及びデータ記憶装置に関するも
のである。
【0002】
【従来の技術】図1は、従来の強誘電体メモリの構成を
示す回路図である。図1に示されるように、従来の強誘
電体メモリはワード線WL及びビット線BLと、強誘電
体コンデンサCFと、NチャネルMOSトランジスタ1
2,14,17A,17B,18A,18B,T1と、
PチャネルMOSトランジスタT8〜T10と、キャパ
シタ19,22と、ノードNA,NBとを備える。な
お、ビット線BLはビット線容量CBLを有する。
【0003】ここで、NチャネルMOSトランジスタ1
4はゲートがワード線WLに接続され、ソース/ドレイ
ンの一端がビット線BLに接続され、他端が強誘電体コ
ンデンサCFに接続される。そして、強誘電体コンデン
サCFの一端にはプレート線CPが接続される。
【0004】また、NチャネルMOSトランジスタ17
A,17Bのゲートには電圧VCO が供給され、Nチ
ャネルMOSトランジスタ17Aのソース/ドレインに
は参照電圧Vrefが供給される。また、NチャネルM
OSトランジスタ12のゲートには電圧VNが供給さ
れ、NチャネルMOSトランジスタT1のゲートには電
圧RESが供給される。一方、PチャネルMOSトラン
ジスタT8のゲートには電圧VPが供給される。
【0005】ここで、上記強誘電体メモリにおいては、
図1に示されるように、一つの強誘電体メモリセルは一
個のNチャネルMOSトランジスタ14と一個の強誘電
体コンデンサCFとにより構成される。そして、この強
誘電体コンデンサCFは、逆向きの分極状態をとること
によって、1または0のデジタル情報を不揮発的に保持
する。
【0006】次に、上記強誘電体メモリセルへデータを
書きこむ場合の動作を説明する。まず、強誘電体メモリ
セルへ「1」の情報を書き込む場合はビット線BLを接
地電位とし、「0」の情報を書き込む場合はビット線B
Lを電源電位Vccとする。そしてこのとき、ワード線
WLを活性化してNチャネルMOSトランジスタ14を
導通状態とすると共に、プレート線CPを接地電位とし
た後に一旦電源電位Vccとして再び接地電位に戻す。
強誘電体コンデンサCFは、このように電圧が印加され
ることによって所定の分極状態に遷移し、「1」または
「0」の情報を保持することになる。なお、データの書
き込みが終了した場合には、ビット線BLの電位は、接
地電位に戻される。
【0007】次に、上記強誘電体メモリセルからデータ
を読み出す場合の動作を説明する。この場合には、まず
ビット線BLの電位を接地電位とする。そしてワード線
WLを活性化することによりNチャネルMOSトランジ
スタ14を導通状態とすると共に、プレート線CPを接
地電位から電源電位Vccまで移行させることにより、
強誘電体コンデンサCFに分極している電荷をビット線
BLに移動する。ここで、ビット線BLの電位は、強誘
電体コンデンサCFの分極状態に応じて大きく又は小さ
く上昇する。
【0008】そして、例えばラッチ型センスアンプ回路
は、上記ビット線BLの電位とリファレンス電位とを比
較する。ここで、センスアンプ回路は初期状態において
電源がオフとされ、二つの入力端子に電圧が入力された
時点において電源が投入される。これにより、他方より
高い電位を有する入力端子は電源電位Vccまで上昇
し、他方より低い電位を有する入力端子は接地電位まで
下降する。従って、上記のようなセンスアンプ回路によ
り、強誘電体コンデンサCFに保持されたデータを読み
出すことが可能となる。
【0009】図2は、図1に示された従来の強誘電体メ
モリのデータ読み出し動作を示すタイミングチャートで
ある。まず図2(a)及び図2(b)に示されるよう
に、電圧VCON及び電圧RESは共に時刻T1におい
て、0V(ロウレベル)から3V(ハイレベル)へ活性
化される。これにより、図2(g)に示されるように、
ビット線BLの電位は0Vに初期化される。なお、図2
(a)に示されるように、電圧VCONは時刻T4まで
ハイレベルとされる。
【0010】次に、図2(c)に示されるように、時刻
T2においてワード線WLが活性化され、NチャネルM
OSトランジスタ14がオンする。そして、図2(d)
に示されるように、時刻T3においてプレート線CPの
電位が0Vから電源電位(3V)まで引き上げられる。
このとき、図2(g)に示されるように、強誘電体コン
デンサCFの分極電荷量に応じてビット線BLの電位が
上昇する。
【0011】ここで、例えば強誘電体コンデンサCFの
換算容量値が0.2pFの場合は実線、0.05pFの場合は
破線によりそれぞれ示される。従って、分極電荷量が大
きいほどビット線BLの電位は上昇し、強誘電体コンデ
ンサCFの換算容量値が0.2pFの場合は0.5Vまで上昇
することが分かるが、このことについては後述する。
【0012】次に、図2(e)に示されるように、時刻
T5においてセンスアンプを構成するNチャネルMOS
トランジスタ12のゲートに供給される電圧VNがハイ
レベルとされる。このとき、図2(h)及び図2(i)
に示されるように、ノードNAの電位(ビット線BLの
電位)がノードNBの電位(参照電圧Vref)よりも
低い場合には、破線で示されるようにノードNAの電位
は0Vとなり、ノードNBの電位は参照電圧Vref
なる。一方、ノードNAの電位がノードNBの電位より
も高い場合には、実線で示されるようにノードNAの電
位は変化せず、ノードNBの電位は0Vとなる。
【0013】次に、図2(f)に示されるように、時刻
T6においてセンスアンプを構成するPチャネルMOS
トランジスタT8のゲートに供給される電圧VPがロウ
レベルとされる。このとき、図2(h)及び図2(i)
に示されるように、ノードNAの電位がノードNBの電
位よりも低い場合には、破線で示されるようにノードN
Aの電位は0Vとなり、ノードNBの電位は3Vとな
る。一方、ノードNAの電位がノードNBの電位よりも
高い場合には、実線で示されるようにノードNAの電位
は3Vとなり、ノードNBの電位は0Vとなる。
【0014】上記のように、ノードNA及びノードNB
の一方の電位が0Vとされ他方の電位が3Vとされた後
に、ノードNAの電位がビット線BLを介して伝達され
ることによって、強誘電体メモリセルに保持されていた
情報が読み出されることになる。
【0015】以上のように、図1に示された従来の強誘
電体メモリにおける情報読み出し過程では、強誘電体の
分極状態に応じてビット線の電位が上昇する。このと
き、強誘電体の分極電荷量と該電極間に印加される電圧
から算出される容量値を約0.2pF、ビット線の寄生容
量を1pF、電源電圧を3Vとそれぞれ仮定すると、プ
レート線を0Vから3Vまで上昇させたときのビット線
の電圧は図2(g)に示されるように、約3V×0.2p
F/(0.2pF+1pF)により算出される0.5Vだけ上
昇することになる。従って、該強誘電体に印加される電
圧は(3V−0.5V)により算出され2.5Vとなる。
【0016】ところで、該強誘電体に印加される読み出
し電圧を低電圧化する技術が材料の改良も含め盛んに研
究されているが、読み出し電圧が小さいと十分に分極電
荷を読み出すことが出来ないため、正確な情報読み出し
に支障をきたして読み出しマージンの減少をもたらすと
いう問題がある。
【0017】一方、携帯電話やモバイル機器の低電力化
のため電源電圧も低下させることが強く求められてい
る。ここで、仮にビット線容量を大きくすればビット線
の電圧上昇は減少するが、このことは読み出し信号が小
さくなることを意味するため、強誘電体メモリにおける
ラッチ型センスアンプ回路においては、入力オフセット
電圧の誤差により誤動作する可能性が高くなる。
【0018】従って、該ラッチ型センスアンプ回路は、
実際的にはビット線の電圧上昇が0.5V程度となるよう
容量比が設計される必要があるが、電源電圧が2V又は
1Vの場合には該電圧上昇を担保するのが難しいという
問題がある。
【0019】
【発明が解決しようとする課題】本発明は、上述の問題
を解消するためになされたもので、信頼性が高く消費電
力が低減されたデータ記憶装置と、該装置において採用
されるデータ読み出し回路及びデータ読み出し方法を提
供することを目的とする。
【0020】
【課題を解決するための手段】上記の目的は、プレート
線とビット線との間に接続されたメモリセルを有するデ
ータ記憶装置であって、プレート線へ電圧を印加しても
ビット線の電位が変動しないよう、ビット線の電位を所
定の電位に保持する電位保持手段を備えたことを特徴と
するデータ記憶装置を提供することにより達成される。
【0021】また、本発明の目的は、メモリセルに記憶
されたデータを読み出す場合において、データに応じて
メモリセルに蓄積された電荷を電荷蓄積手段へ転送し、
電荷蓄積手段に蓄積された電荷により生ずる電圧を増幅
することによりメモリセルに記憶されていたデータを読
み出すことによって達成される。このような手段によれ
ば、メモリセルに蓄積された電荷を確実に読み出すこと
ができる。
【0022】ここで、上記メモリセルは、プレート電圧
が供給されるプレート線と、ビット線とプレート線との
間に接続された強誘電体コンデンサとを含むものとする
ことができる。
【0023】そして上記においては、プレート電圧が変
動した場合においてもビット線の電位が変動しないよう
電荷を転送すれば、強誘電体コンデンサに効率的に電圧
を印加することができる。
【0024】また本発明の目的は、ビット線と、ビット
線に接続されたメモリセルとを含むデータ記憶装置であ
って、供給された電荷を蓄積する電荷蓄積手段と、記憶
されるデータに応じてメモリセルに蓄積され、データの
読み出し時にビット線へ出力された電荷を電荷蓄積手段
へ転送する電荷転送手段と、電荷蓄積手段に蓄積された
電荷により生ずる電圧を増幅して、メモリセルに記憶さ
れていたデータを読み出す増幅手段とを備えたことを特
徴とするデータ記憶装置を提供することによって達成さ
れる。このような手段によれば、メモリセルに蓄積され
ビット線へ出力される電荷に応じて、確実にデータを読
み出すことができる。
【0025】ここで、電荷転送手段は、電荷蓄積手段へ
負の電圧を充電することにより電荷を転送するものとす
ることができる。また、電荷蓄積手段に転送された電荷
により生ずる電圧をレベルシフトして増幅手段へ供給す
る電圧シフト手段をさらに備えたものとすれば、増幅手
段の設計を容易化することができる。
【0026】
【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照して詳しく説明する。なお、図中同一符
号は同一又は相当部分を示す。
【0027】本発明の実施の形態に係る強誘電体メモリ
では、ビット線の電圧が接地電位から上昇しないように
して、強誘電体メモリを構成する強誘電体コンデンサに
印加する最大電圧を電源電圧と同じ3Vとする。ここ
で、ビット線の電位を接地電位のままとして、該強誘電
体からビット線へ流出した電荷量を測定する。
【0028】以下において、本実施の形態に係る強誘電
体メモリを詳しく説明する。図3は、本発明の実施の形
態に係る強誘電体メモリの構成を示す回路図である。図
3に示されるように、本実施の形態に係る強誘電体メモ
リはセンスアンプ回路5と、電圧シフト回路7と、マイ
ナス電圧発生回路9と、Vth発生回路11と、フィー
ドバック回路13と、メモリセル領域15と、Nチャネ
ルMOSトランジスタT1と、PチャネルMOSトラン
ジスタT2と、キャパシタC5と、スイッチ23A,2
3Bとを備える。
【0029】そして、センスアンプ回路5は、Nチャネ
ルMOSトランジスタ12,17,18A,18BとP
チャネルMOSトランジスタT8〜T10と、キャパシ
タ19と、ノードNA,NBとを含む。また、電圧シフ
ト回路7はゲート回路20と、反転回路21及びキャパ
シタC6を含む。また、フィードバック回路13は、キ
ャパシタC1,C2と反転回路24及び抵抗素子25を
含み、メモリセル領域15はビット線BLとビット線容
量CBL、及び強誘電体コンデンサCFとプレート線C
Pとを含む。
【0030】また、メモリセル領域15には、ビット線
BLと強誘電体コンデンサCF、プレート線CP、及び
ビット線容量CBLが含まれる。なお、ビット線容量C
BLは、回路図上において等価回路として表したビット
線BLの寄生容量を意味するものである。
【0031】ここで、電圧シフト回路7に含まれたキャ
パシタC6はキャパシタC5と並列接続され、電圧シフ
ト回路7の出力ノードはセンスアンプ回路5のノードN
Aに接続される。また、マイナス電圧発生回路9はマイ
ナスの電圧VMNを生成し、スイッチ23Bを介してビ
ット線BLへ供給する。
【0032】さらに、Vth発生回路11はしきい値電
圧VTHを生成し、スイッチ23Aを介してPチャネル
MOSトランジスタT2のゲートへ供給する。また、フ
ィードバック回路13は、ビット線BLとPチャネルM
OSトランジスタT2のゲートとの間に接続される。
【0033】なお、スイッチ23Aは供給される電圧V
SWに応じて制御され、スイッチ23Bは供給される電
圧VSWMに応じて制御される。また、センスアンプ回
路5に含まれたNチャネルMOSトランジスタ17のゲ
ートには電圧VCONが供給され、ソース/ドレインに
は参照電圧Vref2が供給される。
【0034】図4は、図3に示された本実施の形態に係
る強誘電体メモリをより具体的に示す具体例である。こ
こで、図4に示されるように、マイナス電圧発生回路9
はダイオード接続されたPチャネルMOSトランジスタ
T6により構成され、Vth発生回路11はキャパシタ
C4と、それぞれダイオード接続されたPチャネルMO
SトランジスタT4,T5とにより構成される。ここ
で、キャパシタC4を構成する一方の電極には電圧V
GVが供給される。
【0035】また、スイッチ23AはキャパシタC3と
PチャネルMOSトランジスタT3、及びダイオード接
続されたPチャネルMOSトランジスタT7とにより構
成され、キャパシタC3を構成する一方の電極には電圧
SWが供給される。
【0036】なお、図4に示されるように、キャパシタ
C5を構成する一方の電極とゲート回路20へは接地電
圧の代わりに電圧VGMを供給してもよい。
【0037】上記のように、本実施の形態に係る強誘電
体メモリにおいては、使用する負電圧はPチャネルMO
Sトランジスタとキャパシタにより生成する構成をとっ
ており、負電源を必要としない。また、PチャネルMO
SトランジスタのNウェルバックゲート電位は一般的に
は電源電圧レベルとされるが、低耐圧のトランジスタで
も使用できるよう負電圧が使用されるPチャネルMOS
トランジスタにおいては、Nウェルバックゲート電位が
0Vとされる。
【0038】以下において、図3に示された本実施の形
態に係る強誘電体メモリの動作を、図5に示されたタイ
ミングチャートを参照しつつ説明する。
【0039】まず、図5(a)に示されるように、Nチ
ャネルMOSトランジスタT1のゲートに供給される信
号RESが時刻T1においてハイレベルに活性化される
と、図5(f)に示されたビット線BLの電位は接地電
位に初期化される。一方このとき、図5(d)に示され
るように、時刻T1から時刻T2までの間において電圧
SWがロウレベルとされることによりスイッチ23A
がオンされ、PチャネルMOSトランジスタT2のゲー
トにしきい値電圧VTHが印加される。
【0040】ここで、図4に示されたVth発生回路1
1において、PチャネルMOSトランジスタT5はダイ
オード接続されているので、+0.7Vのクランプ回路と
して働くと共に、キャパシタC4へ充電させる意義を持
つ。従って、電圧VGVを3VとするとキャパシタC4
には約2.3Vだけ充電される。一方、PチャネルMOS
トランジスタT4もダイオード接続され約0.7Vの電圧
降下を生じさせるため、−0.7Vのクランプ回路として
働くと共に、電圧VTHを−0.7Vより下げないように
する意義を持つ。従って、電圧VGVを0Vとすると電
圧VTHは約−0.7Vとなる。
【0041】このとき、電圧VTHはPチャネルMOS
トランジスタT2のしきい値電圧とほぼ等しいため、P
チャネルMOSトランジスタT2は非導通状態(オフ状
態)と導通状態(オン状態)の中間状態となる。これよ
り、少しでもゲート電圧が下降すればオン状態となり、
ゲート電圧が上昇すればオフ状態となる。そして、Pチ
ャネルMOSトランジスタT2のゲート電圧を設定した
後の時刻T2において、PチャネルMOSトランジスタ
T3がオフされる。
【0042】また、PチャネルMOSトランジスタT3
のゲートには電圧VSWに応じた電圧が供給される。こ
こで、PチャネルMOSトランジスタT7はダイオード
接続になっているため、約0.7Vの電圧降下を生じ+0.7
Vのクランプ回路として働く。従って、電圧VSWを3
Vとすると、PチャネルMOSトランジスタT3のゲー
トには+0.7Vが供給されるためオフ状態になると共
に、キャパシタC3には2.3Vが充電される。次に電圧
SWを0Vにすると、PチャネルMOSトランジスタ
T3のゲートには−2.3Vが供給されるためオン状態に
なる。
【0043】そして、図5(a)に示されるように、時
刻T3において信号RESがロウレベルに不活性化さ
れ、NチャネルMOSトランジスタT1がオフされる。
次に、図5(b)に示されるように、時刻T4において
電圧VSWMがロウレベルとされ、スイッチ23Bがオ
ンされる。これにより、マイナス電圧発生回路9におい
て発生された負の電圧はスイッチ23Bを導通し、図5
(j)に示されるように、電圧VMNは例えば約−2.3
Vとなる。なお、上記電圧VMNの値は−3Vや−1.5
V等となるように設計してもよい。
【0044】ここで、図4に示される具体例において
は、PチャネルMOSトランジスタT6とキャパシタC
5,C6及び電圧VGMを制御することにより電圧V
MNが負の電圧とされる。すなわち、まず最初に信号S
ELがハイレベルとされることによりキャパシタC5,
C6が並列接続される。次に、PチャネルMOSトラン
ジスタT6はダイオード接続されているため、約0.7V
の電圧降下を生じ+0.7Vのクランプ回路として働く。
従って、電圧VGMが3Vとされることによりキャパシ
タC5,C6には約2.3V充電され、次に電圧VGM
0Vとすることにより電圧VMNが−2.3Vとされる。
【0045】また、図3に示された電圧シフト回路7
は、電圧VMNを約2.3Vだけ正方向へシフトした電圧
を出力する回路とされる。すなわち、電圧VMNは負電
圧とされるが、負電圧を使用する回路は一般に設計面や
消費電力の面において問題を生じるため、該電圧VMN
を正電圧の領域までシフトさせることにより、次段に接
続されるラッチ型のセンスアンプ回路5を正電圧の範囲
で使用するようにするものである。
【0046】ここで、図5(c)に示されるように、時
刻T1から時刻T5までの間において信号SELがハイ
レベルとされ、キャパシタC6の一方の電極は接地され
る。そして、時刻T5以降において信号SELのレベル
がロウレベルとされると、上記電極がセンスアンプ回路
5のノードNAに接続される。これにより、ノードNA
の電位は電圧VMNに対し約2.3Vだけ高い電圧とな
る。
【0047】次に、図5(c)に示されるように、時刻
T6においてプレート線CPの電位が接地電位から電源
電圧電位Vccへ遷移されると、強誘電体コンデンサC
Fからビット線BLへ電荷が放出され、ビット線BLの
電位が上昇する。このとき、ビット線BLの電位が接地
電位より上昇すると、フィードバック回路13によりP
チャネルMOSトランジスタT2のゲート電圧が下げら
れる。これより、PチャネルMOSトランジスタT2が
オンし、ソース・ドレイン間に電流が流れるため、ビッ
ト線BLの該電荷は負の電圧VMNを有する部分へ流れ
込む。
【0048】従って、図5(j)に示されるように電圧
MNは時刻T6において上昇すると共に、図5(f)
に示されるようにビット線BLの電位はロウレベルに保
たれる。ここで、ビット線BLの電圧が変化しないとい
うことは、換言すれば、ビット線BLが低インピーダン
ス状態であることを意味する。
【0049】なお、上記のようにビット線BLに読み出
された電荷を、PチャネルMOSトランジスタT2を介
して負の電圧VMNを有する部分へ転送する回路は、電
荷転送回路と呼ぶことができる。
【0050】また、上記における電圧VMNはキャパシ
タC5の両電極間に印加される電圧でもあり、結果的に
は強誘電体コンデンサCFに蓄積された電荷は、全てキ
ャパシタC5に転送されビット線BLの電位上昇が回避
される。これより、キャパシタC5の電圧は強誘電体コ
ンデンサCFの分極電荷量に応じて変化することにな
る。
【0051】ここで、キャパシタC5の上記電圧は、キ
ャパシタC6を介してセンスアンプ回路5のノードNA
に接続されているため、図5(j)及び図5(k)に示
されるように時刻T6においては、ノードNAの電位は
電圧VMNと同じ大きさだけ上昇することとなる。ま
た、センスアンプ回路5に供給する参照電圧Vref2
を適当に選ぶことにより、強誘電体コンデンサCFの分
極状態を検出することが可能である。
【0052】すなわち、図5(g)に示されるように、
NチャネルMOSトランジスタ17のゲートに供給する
電圧VCONを、時刻T6近傍の所定期間ハイレベルに
活性化することによりNチャネルMOSトランジスタ1
7をオンし、ノードNBへ参照電圧Vref2を供給す
る。
【0053】そして、図5(h)及び図5(i)に示さ
れるように、時刻T7においてNチャネルMOSトラン
ジスタ12のゲートに供給する電圧VNをハイレベルに
活性化させ、時刻T8においてPチャネルMOSトラン
ジスタT8のゲートに供給する電圧VPをロウレベルに
活性化させる。これにより、ノードNAの電位がノード
NBの電位(参照電圧Vref2)より高い場合には、
図5(k)の実線に示されるように、ノードNAの電位
は電源電圧レベル(3V)まで上昇し、ノードNAの電
位がノードNBの電位(参照電圧Vref2)より低い
場合には、図5(k)の破線に示されるように、ノード
NAの電位は接地電圧レベル(0V)まで下降する。
【0054】以上より、本実施の形態に係る強誘電体メ
モリにおいては、時刻T8以降におけるノードNAの電
位を調べることにより、ビット線BLの電位を接地電位
より上昇させることなく、強誘電体コンデンサCFの分
極状態(強誘電体メモリセルに記憶されたデータ)を読
み取ることができる。
【0055】また、上記本発明の実施の形態に係る強誘
電体メモリは、負の電圧をキャパシタC5の一方の電極
へ供給し、データの読み出しに際してビット線BLに生
じた電荷をキャパシタC5へ流れるようにすることによ
って、ビット線BLの電圧上昇を防ぐと共に、キャパシ
タC5の電圧値を調べることにより強誘電体コンデンサ
CFの分極状態を検出するものであるといえる。
【0056】従って、本発明の実施の形態に係る強誘電
体メモリによれば、強誘電体コンデンサCFが保持する
電荷を確実に読み出すことにより、データの読み出し精
度を向上させて強誘電体メモリの信頼性を高めると共
に、ビット線BLの電圧上昇を回避して強誘電体コンデ
ンサCFに対する印加電圧を従来より効率的に高められ
ることとし、強誘電体メモリの消費電力を低減すること
ができる。
【0057】なお、本発明の実施の形態に係る強誘電体
メモリによれば、データの読み出しにおいてビット線B
Lの電位が一定とされるため、ビット線BL同士におけ
るノイズの影響も低減することができる。
【0058】また、従来はメモリセルから電荷が読み出
されるとビット線の電位が上昇する。そして、ビット線
の電位が上昇することによって、プレート線とビット線
の間にあるメモリセルに印加される電圧は小さくなるた
め、読み出せる電荷量は少なくなってしまう。そのた
め、ビット線容量を増加させてビット線の電圧上昇を防
ぐこともできるが、この場合には読み出せる信号の電圧
が小さくなり問題である。
【0059】従って、セルに印加される電圧を大きくし
つつ読み出し信号も大きくするために、ビット線容量と
セル容量の比率を最適化する必要があり、設計の障害と
なる。 本発明においては、ビット線電位を変化させな
い読み出し方法を実現することにより、ビット線容量や
セル容量を自由に設定することができるため、プロセス
にあわせて自由に設定できる。 (付記1)プレート線とビット線との間に接続されたメ
モリセルを有するデータ記憶装置であって、前記プレー
ト線へ電圧を印加しても前記ビット線の電位が変動しな
いよう、前記ビット線の電位を所定の電位に保持する電
位保持手段を備えたことを特徴とするデータ記憶装置。 (付記2)メモリセルに記憶されたデータを読み出すデ
ータ読み出し回路であって、供給された電荷を蓄積する
電荷蓄積手段と、前記データに応じて前記メモリセルに
蓄積された電荷を前記電荷蓄積手段へ転送する電荷転送
手段と、前記電荷蓄積手段に蓄積された電荷により生ず
る電圧を増幅して、前記メモリセルに記憶されていたデ
ータを読み出す増幅手段とを備えたことを特徴とするデ
ータ読み出し回路。 (付記3)ビット線と、前記ビット線に接続されたメモ
リセルとを含むデータ記憶装置であって、供給された電
荷を蓄積する電荷蓄積手段と、記憶されるデータに応じ
て前記メモリセルに蓄積され、前記データの読み出し時
に前記ビット線へ出力された電荷を前記電荷蓄積手段へ
転送する電荷転送手段と、前記電荷蓄積手段に蓄積され
た電荷により生ずる電圧を増幅して、前記メモリセルに
記憶されていたデータを読み出す増幅手段とを備えたこ
とを特徴とするデータ記憶装置。 (付記4)前記メモリセルは、プレート電圧が供給され
るプレート線と、前記ビット線と前記プレート線との間
に接続された強誘電体コンデンサとを含む付記3に記載
のデータ記憶装置。 (付記5)前記電荷転送手段は、前記プレート電圧が変
動した場合においても前記ビット線の電位が変動しない
よう前記電荷を転送する付記4に記載のデータ記憶装
置。 (付記6)前記電荷転送手段は、前記電荷蓄積手段へ負
の電圧を充電することにより前記電荷を転送する付記3
に記載のデータ記憶装置。 (付記7)前記電荷蓄積手段に転送された前記電荷によ
り生ずる電圧をレベルシフトして前記増幅手段へ供給す
る電圧シフト手段をさらに備えた付記3に記載のデータ
記憶装置。 (付記8)前記電荷転送手段では、負の電圧を導通する
スイッチング素子としてP型トランジスタが使用される
付記3に記載のデータ記憶装置。 (付記9)メモリセルに記憶されたデータを読み出すデ
ータ読み出し方法であって、前記データに応じて前記メ
モリセルに蓄積された電荷を電荷蓄積手段へ転送する転
送ステップと、前記電荷蓄積手段に蓄積された電荷によ
り生ずる電圧を増幅して、前記メモリセルに記憶されて
いたデータを読み出す増幅ステップとを有することを特
徴とするデータ読み出し方法。 (付記10)前記メモリセルは、プレート電圧が供給さ
れるプレート線と、前記ビット線と前記プレート線との
間に接続された強誘電体コンデンサとを含む付記9に記
載のデータ読み出し方法。 (付記11)前記転送ステップでは、前記プレート電圧
が変動した場合においても前記ビット線の電位が変動し
ないよう前記電荷を転送する付記10に記載のデータ読
み出し方法。
【発明の効果】上述の如く、本発明に係るデータ読み出
し回路とデータ読み出し方法、及びデータ記憶装置によ
れば、メモリセルに蓄積された電荷を確実に読み出すこ
とができるため、信頼性の高い読み出し動作を実現する
ことができる。
【0060】ここで、上記メモリセルに供給されるプレ
ート電圧が変動する場合においてもビット線の電位が変
動しないよう電荷を転送すれば、強誘電体コンデンサに
効率的に電圧を印加することができるため、消費電力を
低減することができる。
【図面の簡単な説明】
【図1】従来の強誘電体メモリの構成を示す回路図であ
る。
【図2】図1に示された強誘電体メモリのデータ読み出
し動作を示すタイミングチャートである。
【図3】本発明の実施の形態に係る強誘電体メモリの構
成を示す回路図である。
【図4】図3に示された強誘電体メモリの具体例を示す
回路図である。
【図5】図4に示された強誘電体メモリの動作を示すタ
イミングチャートである。
【符号の説明】
1,5 センスアンプ回路 3,15 メモリセル領域 7 電圧シフト回路 9 マイナス電圧発生回路 11 Vth発生回路 13 フィードバック回路 12,14,17,17A,17B,18A,18B,
T1 NチャネルMOSトランジスタ 19,22,C1〜C6 キャパシタ 20 ゲート回路 21,24 反転回路 23A,23B スイッチ 25 抵抗素子 BL ビット線 CP プレート線 CBL ビット線容量 CF 強誘電体コンデンサ T2〜T10 PチャネルMOSトランジスタ NA,NB ノード

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 プレート線とビット線との間に接続され
    たメモリセルを有するデータ記憶装置であって、 前記プレート線へ電圧を印加しても前記ビット線の電位
    が変動しないよう、前記ビット線の電位を所定の電位に
    保持する電位保持手段を備えたことを特徴とするデータ
    記憶装置。
  2. 【請求項2】 メモリセルに記憶されたデータを読み出
    すデータ読み出し回路であって、 供給された電荷を蓄積する電荷蓄積手段と、 前記データに応じて前記メモリセルに蓄積された電荷を
    前記電荷蓄積手段へ転送する電荷転送手段と、 前記電荷蓄積手段に蓄積された電荷により生ずる電圧を
    増幅して、前記メモリセルに記憶されていたデータを読
    み出す増幅手段とを備えたことを特徴とするデータ読み
    出し回路。
  3. 【請求項3】 ビット線と、前記ビット線に接続された
    メモリセルとを含むデータ記憶装置であって、 供給された電荷を蓄積する電荷蓄積手段と、 記憶されるデータに応じて前記メモリセルに蓄積され、
    前記データの読み出し時に前記ビット線へ出力された電
    荷を前記電荷蓄積手段へ転送する電荷転送手段と、 前記電荷蓄積手段に蓄積された電荷により生ずる電圧を
    増幅して、前記メモリセルに記憶されていたデータを読
    み出す増幅手段とを備えたことを特徴とするデータ記憶
    装置。
  4. 【請求項4】 前記メモリセルは、 プレート電圧が供給されるプレート線と、 前記ビット線と前記プレート線との間に接続された強誘
    電体コンデンサとを含む請求項3に記載のデータ記憶装
    置。
  5. 【請求項5】 前記電荷転送手段は、前記プレート電圧
    が変動した場合においても前記ビット線の電位が変動し
    ないよう前記電荷を転送する請求項4に記載のデータ記
    憶装置。
  6. 【請求項6】 前記電荷転送手段は、前記電荷蓄積手段
    へ負の電圧を充電することにより前記電荷を転送する請
    求項3に記載のデータ記憶装置。
  7. 【請求項7】 前記電荷蓄積手段に転送された前記電荷
    により生ずる電圧をレベルシフトして前記増幅手段へ供
    給する電圧シフト手段をさらに備えた請求項3に記載の
    データ記憶装置。
  8. 【請求項8】 メモリセルに記憶されたデータを読み出
    すデータ読み出し方法であって、 前記データに応じて前記メモリセルに蓄積された電荷を
    電荷蓄積手段へ転送する転送ステップと、 前記電荷蓄積手段に蓄積された電荷により生ずる電圧を
    増幅して、前記メモリセルに記憶されていたデータを読
    み出す増幅ステップとを有することを特徴とするデータ
    読み出し方法。
  9. 【請求項9】 前記メモリセルは、 プレート電圧が供給されるプレート線と、 前記ビット線と前記プレート線との間に接続された強誘
    電体コンデンサとを含む請求項8に記載のデータ読み出
    し方法。
  10. 【請求項10】 前記転送ステップでは、前記プレート
    電圧が変動した場合においても前記ビット線の電位が変
    動しないよう前記電荷を転送する請求項9に記載のデー
    タ読み出し方法。
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