JP2022520893A - リファレンス電圧の管理 - Google Patents

Abstract

例えば、クリティカルな動作（例えば、センシング動作）の間、メモリデバイスにおいて安定した電圧差を維持するための技術が説明される。維持される電圧差は、他の例の中でもとりわけ、メモリセルに渡る読み出し電圧又はリファレンス電圧と関連付けられた差であり得る。コンポーネント（例えば、ローカルコンデンサ）は、回路が比較的静かである（例えば、ノイズがない）間に、第１の電圧と第２の電圧との間の電圧差をサンプリングするために、動作の前に、第１の電圧（例えば、グローバルリファレンス電圧）にバイアスされたノードと結合され得る。コンポーネントは、コンポーネント（例えば、コンデンサ）のノードが動作の間にフロートであることを可能にし得るように、動作の前にノードから分離され得る。コンポーネントに渡る電圧差は、第２の電圧の変動の間に安定したままであり得、動作の間に安定した電圧差を提供し得る。

Description

［クロスリファレンス］
本特許出願は、２０１９年４月１１日に出願された“ＲＥＦＥＲＥＮＣＥ ＶＯＬＴＡＧＥ ＭＡＮＡＧＥＭＥＮＴ”と題された、ＢＯＬＡＮＤＲＩＮＡ等による米国特許出願第１６／３８１，７０２号の優先権を主張し、それは、本明細書の譲受人に割り当てられ、明示的に参照によりその全体が本明細書に組み込まれる。

以下は、一般に、少なくとも１つのメモリデバイスを含み得るシステムに関し、より具体的には、メモリデバイスにおけるリファレンス電圧の管理のための装置及び技術に関する。

メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタルディスプレイ等の様々な電子デバイス内に情報を格納するために広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって格納される。例えば、バイナリデバイスは、論理１又は論理０でしばしば示される２つの状態の内の１つを殆どの場合格納する。他のデバイスでは、２つよりも多い状態が格納され得る。格納された情報にアクセスするために、デバイスのコンポーネントは、メモリデバイス内に少なくとも１つの格納された状態を読み出し得、又はセンシングし得る。情報を格納するために、デバイスのコンポーネントは、メモリデバイス内に状態を書き込み得、又はプログラミングし得る。

磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗性ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、及び相変化メモリ（ＰＣＭ）等を含む様々なタイプのメモリデバイスが存在する。メモリデバイスは、揮発性又は不揮発性であり得る。不揮発性メモリ、例えば、ＦｅＲＡＭは、外部電源がない場合でも、格納されたそれらの論理状態を長期間維持し得る。揮発性メモリデバイス、例えば、ＤＲＡＭは、外部電源から切断された場合、格納されたそれらの状態を喪失し得る。ＦｅＲＡＭは、揮発性メモリと同様の密度を実現し得るが、ストレージデバイスとしての強誘電体コンデンサの使用に起因して、不揮発性の特性を有し得る。

本明細書に開示されるような例に従ったメモリデバイスにおけるリファレンス電圧管理をサポートするシステムの例を説明する。 本明細書に開示されるような例に従ったメモリデバイスにおけるリファレンス電圧管理をサポートするメモリアレイの例を説明する。 本明細書に開示されるような例に従ったメモリデバイスにおけるリファレンス電圧管理をサポートするヒステリシス曲線の例を説明する。 本明細書に開示されるような例に従ったメモリデバイスにおけるリファレンス電圧管理をサポートするヒステリシス曲線の例を説明する。 本明細書に開示されるような例に従ったリファレンス電圧管理をサポートするメモリデバイスの例を説明する。 本明細書に開示されるような例に従ったリファレンス電圧管理をサポートするシステムにおけるメモリセル電圧のタイミング図を説明する。 本明細書に開示されるような例に従ったリファレンス電圧管理をサポートする回路の例を説明する。 本明細書に開示されるような例に従ったリファレンス電圧管理をサポートするメモリデバイスの例を説明する。 本明細書に開示されるような例に従ったリファレンス電圧管理をサポートする回路の例を説明する。 本明細書に開示されるような例に従ったリファレンス電圧管理をサポートするタイミング図の例を説明する。 本明細書に開示されるような例に従ったリファレンス電圧管理をサポートするメモリコントローラのブロック図を説明する。 本明細書に開示されるような例に従ったリファレンス電圧管理をサポートする方法を説明する。 本明細書に開示されるような例に従ったリファレンス電圧管理をサポートする方法を説明する。

メモリデバイス内のセンスコンポーネント（例えば、センスアンプ）の性能は、ノイズ除去性能等の電力供給ネットワーク（ＰＤＮ）性能によって影響を受け得る。例えば、読み出し経路及びセンスアーキテクチャに依存して、センシング動作の精度は、メモリセルをバイアスするために使用される電圧（例えば、読み出し電圧）又はメモリセル上に格納された状態を判定するために使用される電圧（例えば、リファレンス電圧）と関連付けられるノイズによって影響を受け得る。リファレンス電圧管理のための改善された技術が望まれる。

メモリデバイスは、メモリセル及びセンスコンポーネントを含み得る。センスコンポーネントは、メモリセルと関連付けられたデジット線と結合され得、読み出し動作の間にメモリセルによって格納された状態をセンシングするために使用され得る。強誘電体メモリセル等の幾つかのタイプのメモリセルは、メモリセルの状態を格納するためのセルコンデンサを含み得る。読み出し動作等の動作の間に、セルコンデンサの一方又は両方のプレートに電圧を印加することによってメモリセルはバイアスされ得、それは、セルコンデンサに、読み出し動作の間にデジット線と電荷を共有させ得る。デジット線上のもたらされる電荷の量（又は対応する電圧又は電流）は、例えば、リファレンス線の電圧と接地電圧の間の電圧差の観点で定義され得るリファレンス電圧とデジット線の電圧を比較すること等によって、メモリセルにより格納された状態を判定するためにセンスコンポーネントによって使用され得る。

幾つかの場合、メモリセルに渡る電圧（例えば、読み出し電圧）（例えば、セルコンデンサの上部プレートと下部プレートとに印加される電圧の間の差）又はリファレンス電圧と関連付けられた電圧差は、ＰＤＮ内のノイズの影響を受け得る。例えば、メモリセル内のコンデンサの１つのプレートに印加される電圧は、ＰＤＮ内の寄生容量又は電気的結合に起因して、読み出し動作の間に変化し得る。この場合、セルコンデンサに渡る電圧も変化し得、例えば、読み出し電圧が安定していないことがあり、それは、読み出し動作の間にメモリセルがデジット線と共有する電荷の量に影響を与え得る。

幾つかの場合、読み出し動作のクリティカルな部分等の部分の間（例えば、センスコンポーネントがアクティブ化され、デジット線上の電圧又は電流をセンシングしている場合）、読み出し電圧が十分に制御されていない（例えば、安定していない）場合、センスコンポーネントはメモリセルによって格納された状態を正確に判定できないことがある。同様に、リファレンス電圧と別の電圧（接地電圧等）との間の電圧差が、センシング動作の間に十分に制御されていない（例えば、安定していない）場合、センシング動作の精度は悪影響を受け得る。したがって、読み出し動作の間にそうした電圧差を管理する（例えば、制御する）ための技術を特定することが望ましいことがある。

幾つかの場合、メモリセルのデジット線は、カスコードアンプ（又はその他のタイプのスイッチングコンポーネント）を介してセンスコンポーネントと結合され得る。例えば、カスコードは、デジット線とセンスコンポーネントとの間に導電経路を確立し得る。この場合、メモリセルの読み出し電圧（例えば、セルコンデンサに渡る電圧）は、カスコードのゲートにおける電圧の影響を受け得る。

幾つかの場合、ゲート電圧は、周辺レギュレータ等の１つ以上のコンポーネントによって提供され得、チップ上の様々な場所にあるグローバルコンデンサ等のその他のコンポーネントを使用して安定化（例えば、維持）され得る。したがって、ゲート電圧は比較的安定し得る。プレート線電圧（例えば、セルコンデンサの他のプレートに印加される電圧）は、しかしながら、プレート線ドライバによって提供され得、メモリデバイス内の他のコンポーネントから回路に注入される電流の影響を受け得る。例えば、読み出し動作の間にセンスコンポーネントが活性化された場合、それは、プレート線に電流が注入され得、プレート線の電圧を変化させ得、それによって、ゲート電圧が同様に影響を受けないため、メモリセルに渡る読み出し電圧を変化させる。活性化されたセンスコンポーネントからの電流注入に起因するメモリセルに渡る読み出し電圧の変化は、センスコンポーネントがメモリセルの状態を判定しようとしている場合に、読み出し動作の間のクリティカルな時間に発生するため、特に問題になり得る。同様に、リファレンス電圧は、読み出し動作の間に回路に注入される電流の影響を受け得る。

したがって、幾つかの場合、メモリデバイスは、読み出し動作の間に安定した読み出し電圧を維持することを助力するために、ローカルコンデンサ等のコンポーネントを含み得る。例えば、ローカルコンデンサの一方のノードは、プレート線電圧と結合され得、ローカルコンデンサの第２のノードは、カスコードのゲートと結合され得る。読み出し動作の間にセンスコンポーネントが活性化される前に、ローカルコンデンサの第２ノードもゲート電圧にバイアスされたノードと結合され得、それによって、センスコンポーネントがアイドルであり、回路が比較的静かである（例えば、ノイズがない）間に、プレート線電圧とゲート電圧の間の電圧差をサンプリング及び格納し得る。

読み出し動作のクリティカルな部分の間（例えば、メモリセルの状態をセンシングするためにセンスコンポーネントが活性化される場合）、ローカルコンデンサは、ゲート電圧から分離され、フロートすることを可能にされ得る。この場合、（例えば、センスコンポーネントの活性化に起因する）プレート線電圧への変化は、ローカルコンデンサを経由してトランジスタのゲートにおける電圧を対応して変化させ得、それによって、カスコードのゲートにおける電圧にプレート線電圧を追跡させ、センスコンポーネントが活性化されている間にメモリセルに渡る安定した読み出し電圧を維持させる。同様の技術は、クリティカルな動作等の１つ以上の動作の間にリファレンス電圧の安定性を維持するために使用され得る。

幾つかの場合、複数のローカルコンデンサは、センスコンポーネントが活性化される前に異なる時間におけるプレート線電圧とゲート電圧との間の差をサンプリングするために使用され得る。ローカルコンデンサのこのセットは、本明細書でより詳細に説明するように、トランジスタのゲートへの電圧差の経時的な１つ以上の測定値、例えば、平均又は移動平均を提供するために使用され得る。

幾つかの場合、本明細書で説明する技術は、クリティカルな動作の間に安定した電圧差を維持するためのローカルリピーターに対する必要性を低減又は排除し得、ＰＤＮに渡るより高い電圧降下を補償するのに役立ち得る。これらの技術は、主に、安定した読み出し電圧又はリファレンス電圧を維持する文脈で論じられるが、同様のアプローチは、メモリデバイスにおける電圧差を含むがこれに限定されない他の様々な性能特性を安定させるために使用され得る。

開示の機構は、最初に、メモリシステム及びメモリアレイの文脈で説明される。開示の機構は、リファレンス電圧管理をサポートするヒステリシス曲線の文脈で説明される。開示のこれら及びその他の機構は、リファレンス電圧管理に関連するメモリデバイス、回路、タイミング図、及びフローチャートによって更に例証され、それらを参照しながら説明される。

図１は、本明細書に開示されるような例に従った１つ以上のメモリデバイスを利用するシステム１００の例を説明する。システム１００は、外部メモリコントローラ１０５と、メモリデバイス１１０と、外部メモリコントローラ１０５をメモリデバイス１１０と結合する複数のチャネル１１５とを含み得る。システム１００は、１つ以上のメモリデバイスを含み得るが、説明を容易にするために、１つ以上のメモリデバイスは、単一のメモリデバイス１１０として説明され得る。

システム１００は、コンピューティングデバイス、モバイルコンピューティングデバイス、無線デバイス、又はグラフィックス処理デバイス等の電子デバイスの機構を含み得る。システム１００は、携帯型電子デバイスの一例であり得る。システム１００は、コンピュータ、ラップトップコンピュータ、タブレットコンピュータ、スマートフォン、携帯電話、ウェアラブルデバイス、又はインターネット接続デバイス等の一例であり得る。メモリデバイス１１０は、システム１００の他の１つ以上のコンポーネントに対するデータを格納するように構成されたシステムのコンポーネントであり得る。幾つかの例では、システム１００は、基地局又はアクセスポイントを使用して他のシステム又はデバイスとの双方向の無線通信のために構成される。幾つかの例では、システム１００は、マシンタイプ通信（ＭＴＣ）、マシンツーマシン（Ｍ２Ｍ）通信、又はデバイス間（Ｄ２Ｄ）通信が可能である。

システム１００の少なくとも一部分は、ホストデバイスの例であり得る。こうしたホストデバイスは、コンピューティングデバイス、モバイルコンピューティングデバイス、無線デバイス、グラフィックス処理デバイス、コンピュータ、ラップトップコンピュータ、タブレットコンピュータ、スマートフォン、携帯電話、ウェアラブルデバイス、インターネット接続デバイス、又はその他の固定若しくは携帯型電子デバイス等のプロセスを実行するためにメモリを使用するデバイスの例であり得る。幾つかの場合、ホストデバイスは、外部メモリコントローラ１０５の機能を実装するハードウェア、ファームウェア、ソフトウェア、又はそれらの組み合わせを指し得る。幾つかの場合、外部メモリコントローラ１０５は、ホスト又はホストデバイスと称され得る。

幾つかの場合、メモリデバイス１１０は、システム１００の他のコンポーネントと通信し、システム１００によって潜在的に使用又は参照される物理メモリアドレス／空間を提供するように構成された独立したデバイス又はコンポーネントであり得る。幾つかの例では、メモリデバイス１１０は、少なくとも１つの又は複数の異なるタイプのシステム１００と連動するように構成可能であり得る。システム１００のコンポーネントとメモリデバイス１１０との間のシグナリングは、信号を変調するために変調方式、信号を通信するための異なるピン設計、システム１００及びメモリデバイス１１０の別個のパッケージング、システム１００とメモリデバイス１１０との間のクロックシグナリング及び同期、タイミング規則、及び／又は他の要因をサポートするように動作可能であり得る。

メモリデバイス１１０は、システム１００のコンポーネントに対するデータを格納するように構成され得る。幾つかの場合、メモリデバイス１１０は、（例えば、外部メモリコントローラ１０５を通じてシステム１００により提供されたコマンドに応答して実行する）システム１００に対するスレーブタイプのデバイスとして機能し得る。そうしたコマンドは、書き込み動作のための書き込みコマンド、読み出し動作のための読み出しコマンド、リフレッシュ動作のためのリフレッシュコマンド、又はその他のコマンド等のアクセス動作のためのアクセスコマンドを含み得る。メモリデバイス１１０は、データストレージのための所望の又は指定された容量をサポートするために、２つ以上のメモリダイ１６０（例えば、メモリチップ）を含み得る。２つ以上のメモリダイを含むメモリデバイス１１０は、マルチダイメモリ又はパッケージと称され得る（マルチチップメモリ又はパッケージとも称され得る）。

システム１００は、プロセッサ１２０、ベーシック入力／出力システム（ＢＩＯＳ）コンポーネント１２５、１つ以上の周辺コンポーネント１３０、及び入力／出力（Ｉ／Ｏ）コントローラ１３５を更に含み得る。システム１００のコンポーネントは、バス１４０を使用して相互に電子通信し得る。

プロセッサ１２０は、システム１００の少なくとも一部分を制御するように構成され得る。プロセッサ１２０は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラマブルロジックデバイス、ディスクリートゲート若しくはトランジスタロジック、ディスクリートハードウェアコンポーネントであり得、又はこれらのタイプのコンポーネントの組み合わせであり得る。そうした場合、プロセッサ１２０は、とりわけ、中央処理装置（ＣＰＵ）、グラフィックス処理装置（ＧＰＵ）、汎用グラフィック処理装置（ＧＰＧＰＵ）、又はシステムオンチップ（ＳｏＣ）の一例であり得る。

ＢＩＯＳコンポーネント１２５は、システム１００の様々なハードウェアコンポーネントを初期化及び実行し得るファームウェアとして動作するＢＩＯＳを含み得るソフトウェアコンポーネントであり得る。ＢＩＯＳコンポーネント１２５はまた、プロセッサ１２０と様々なシステム１００のコンポーネント、例えば、周辺コンポーネント１３０、Ｉ／Ｏコントローラ１３５等との間のデータの流れを管理し得る。ＢＩＯＳコンポーネント１２５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又は他の任意の不揮発性メモリ内に格納されたプログラム又はソフトウェアを含み得る。

周辺コンポーネント１３０は、任意の入力デバイス若しくは出力デバイス、又はシステム１００中に若しくはシステム１００と統合され得るそうしたデバイスのためのインターフェースであり得る。例は、ディスクコントローラ、サウンドコントローラ、グラフィックスコントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアルポート若しくはパラレルポート、又はペリフェラルコンポーネントインターコネクト（ＰＣＩ）若しくは専用グラフィックスポート等の周辺機器カードスロットを含み得る。周辺コンポーネント１３０は、周辺機器として当業者によって理解されるその他のコンポーネントであり得る。

Ｉ／Ｏコントローラ１３５は、プロセッサ１２０と周辺コンポーネント１３０、入力デバイス１４５、又は出力デバイス１５０との間のデータ通信を管理し得る。Ｉ／Ｏコントローラ１３５は、システム１００中に又はシステム１００と統合されない周辺機器を管理し得る。幾つかの場合、Ｉ／Ｏコントローラ１３５は、外部周辺コンポーネントへの物理的接続又はポートを表し得る。

入力１４５は、システム１００又はそのコンポーネントに情報、信号、又はデータを提供する、システム１００の外部のデバイス又は信号を表し得る。これは、ユーザーインターフェース、又は他のデバイスとのインターフェース、若しくは他のデバイス間のインターフェースを含み得る。幾つかの場合、入力１４５は、１つ以上の周辺コンポーネント１３０を介してシステム１００とインターフェースする周辺機器であり得、又はＩ／Ｏコントローラ１３５によって管理され得る。

出力１５０は、システム１００又はそのコンポーネントの何れかから出力を受信するように構成された、システム１００の外部のデバイス又は信号を表し得る。出力１５０の例は、ディスプレイ、オーディオスピーカー、プリントデバイス、又はプリント回路基板上の別のプロセッサ等を含み得る。幾つかの場合、出力１５０は、１つ以上の周辺コンポーネント１３０を介してシステム１００とインターフェースする周辺機器であり得、又はＩ／Ｏコントローラ１３５によって管理され得る。

システム１００のコンポーネントは、それらの機能を実行するように設計された汎用又は専用の回路から作られ得る。これは、本明細書で説明する機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗器、アンプ、又は他の能動又は受動素子を含み得る。

メモリデバイス１１０は、デバイスメモリコントローラ１５５及び１つ以上のメモリダイ１６０を含み得る。各メモリダイ１６０は、ローカルメモリコントローラ１６５（例えば、ローカルメモリコントローラ１６５－ａ、ローカルメモリコントローラ１６５－ｂ、及び／又はローカルメモリコントローラ１６５－Ｎ）と、メモリアレイ１７０（例えば、メモリアレイ１７０－ａ、メモリアレイ１７０－ｂ、及び／又はメモリアレイ１７０－Ｎ）とを含み得る。メモリアレイ１７０は、メモリセルの集合（例えば、グリッド）であり得、各メモリセルは、少なくとも１ビットのデジタルデータを格納するように構成される。メモリアレイ１７０及び／又はメモリセルの機構は、図２を参照してより詳細に説明される。

メモリデバイス１１０は、メモリセルの２次元（２Ｄ）アレイの例であり得、又はメモリセルの３次元（３Ｄ）アレイの例であり得る。例えば、２Ｄメモリデバイスは、単一のメモリダイ１６０を含み得る。３Ｄメモリデバイスは、２つ以上のメモリダイ１６０（例えば、メモリダイ１６０－ａ、メモリダイ１６０－ｂ、及び／又は任意の量のメモリダイ１６０－Ｎ）を含み得る。３Ｄメモリデバイスでは、複数のメモリダイ１６０－Ｎは、相互に上に積み重ねられ得、又は相互に隣に積み重ねられ得る。幾つかの場合、３Ｄメモリデバイス内のメモリダイ１６０－Ｎは、デッキ、レベル、層、又はダイと称され得る。３Ｄメモリデバイスは、任意の量の積み重ねられたメモリダイ１６０－Ｎ（例えば、高さ２、高さ３、高さ４、高さ５、高さ６、高さ７、高さ８）を含み得る。このことは、単一の２Ｄメモリデバイスと比較して、基板上に位置付けられ得るメモリセルの量を増加させ得、それは、製造コストを削減し得、若しくはメモリアレイの性能を増加させ得、又はそれらの両方であり得る。幾つかの３Ｄメモリデバイスでは、幾つかのデッキが、ワード線、デジット線、及び／又はプレート線の内の少なくとも１つを共有し得るように、異なるデッキは、少なくとも１つの共通アクセス線を共有し得る。

デバイスメモリコントローラ１５５は、メモリデバイス１１０の動作を制御するように構成された回路又はコンポーネントを含み得る。そのようなものだとして、デバイスメモリコントローラ１５５は、メモリデバイス１１０がコマンドを実施することを可能にするハードウェア、ファームウェア、及びソフトウェアを含み得、メモリデバイス１１０に関連するコマンド、データ、又は制御情報を受信、送信、又は実行するように構成され得る。デバイスメモリコントローラ１５５は、外部メモリコントローラ１０５、１つ以上のメモリダイ１６０、又はプロセッサ１２０と通信するように構成され得る。幾つかの場合、メモリデバイス１１０は、外部メモリコントローラ１０５からデータ及び／又はコマンドを受信し得る。

例えば、メモリデバイス１１０は、メモリデバイス１１０がシステム１００のコンポーネント（例えば、プロセッサ１２０）に代わってある一定のデータを格納することを指し示す書き込みコマンド、又はメモリデバイス１１０がシステム１００のコンポーネント（例えば、プロセッサ１２０）にメモリダイ１６０内に格納されたある一定のデータを提供することを指し示す読み出しコマンドを受信し得る。幾つかの場合、デバイスメモリコントローラ１５５は、メモリダイ１６０のローカルメモリコントローラ１６５と併せて本明細書で説明するメモリデバイス１１０の動作を制御し得る。デバイスメモリコントローラ１５５及び／又はローカルメモリコントローラ１６５内に含まれるコンポーネントの例は、外部メモリコントローラ１０５から受信された信号を復調するための受信機、信号を変調して外部メモリコントローラ１０５へ送信するためのデコーダ、ロジック、デコーダ、アンプ、又はフィルタ等を含み得る。

（例えば、メモリダイ１６０に対してローカルの）ローカルメモリコントローラ１６５は、メモリダイ１６０の動作を制御するように構成され得る。また、ローカルメモリコントローラ１６５は、デバイスメモリコントローラ１５５と通信する（例えば、データ及び／又はコマンドを受信及び送信する）ように構成され得る。ローカルメモリコントローラ１６５は、本明細書で説明されるように、メモリデバイス１１０の動作を制御するために、デバイスメモリコントローラ１５５をサポートし得る。幾つかの場合、メモリデバイス１１０は、デバイスメモリコントローラ１５５を含まず、ローカルメモリコントローラ１６５又は外部メモリコントローラ１０５は、本明細書で説明される様々な機能を実施し得る。そのようなものだとして、ローカルメモリコントローラ１６５は、デバイスメモリコントローラ１５５と、他のローカルメモリコントローラ１６５と、又は外部メモリコントローラ１０５若しくはプロセッサ１２０と直接に、通信するように構成され得る。

開示された技術では、（例えば、メモリダイ１６０に対してローカルの）ローカルメモリコントローラ１６５は、メモリデバイス１００に、メモリセルの読み出し動作の間に安定した読み出し電圧を維持することに固有の動作を実施させ得る。具体的には、ローカルメモリコントローラ１６５は、メモリデバイス１００に、ローカルコンデンサを、第１の電圧にバイアスされた第１のノードと結合させ得る。第１のコンデンサはまた、メモリセルのデジット線（例えば、デジット線２１５）とセンスコンポーネント（例えば、センスコンポーネント２５０）との間に導電経路を確立することと関連付けられる第２のノードと結合され得る。メモリデバイス１００は、ローカルコンデンサを使用して、第１の電圧と、メモリセルのプレート線と関連付けられた第２の電圧との間の電圧差を格納し得る。メモリデバイス１００は、ローカルコンデンサを第１のノードから分離し得、ローカルコンデンサを第１のノードから分離した後にメモリセルにアクセスし得る。アクセス動作の間、ローカルコンデンサは、読み出し電圧を安定させるのに役立つ。メモリデバイス１００は、メモリセルにアクセスした後、第１のコンデンサを第１のノードと再結合し得る。

外部メモリコントローラ１０５は、システム１００のコンポーネント（例えば、プロセッサ１２０）とメモリデバイス１１０との間の情報、データ、及び／又はコマンドの通信を可能にするように構成され得る。外部メモリコントローラ１０５は、システム１００のコンポーネントがメモリデバイスの動作の詳細を知る必要がなくてもよいように、システム１００のコンポーネントとメモリデバイス１１０との間の連絡として機能し得る。システム１００のコンポーネントは、外部メモリコントローラ１０５が満足するリクエスト（例えば、読み出しコマンド又は書き込みコマンド）を外部メモリコントローラ１０５に提示し得る。外部メモリコントローラ１０５は、システム１００のコンポーネントとメモリデバイス１１０との間で交換される通信を置換又は変換し得る。幾つかの場合、外部メモリコントローラ１０５は、共通の（ソース）システムクロック信号を生成するシステムクロックを含み得る。幾つかの場合、外部メモリコントローラ１０５は、共通の（ソース）データクロック信号を生成する共通のデータクロックを含み得る。

幾つかの場合、外部メモリコントローラ１０５若しくはシステム１００のその他のコンポーネント、又は本明細書で説明するその機能は、プロセッサ１２０によって実装され得る。例えば、外部メモリコントローラ１０５は、プロセッサ１２０又はシステム１００のその他のコンポーネントにより実装されるハードウェア、ファームウェア、若しくはソフトウェア、又はそれらの幾つかの組み合わせであり得る。外部メモリコントローラ１０５は、メモリデバイス１１０の外部にあるものとして描写されているが、幾つかの場合、外部メモリコントローラ１０５、又は本明細書で説明するその機能は、メモリデバイス１１０により実装され得る。例えば、外部メモリコントローラ１０５は、デバイスメモリコントローラ１５５又は１つ以上のローカルメモリコントローラ１６５によって実装されるハードウェア、ファームウェア、若しくはソフトウェア、又はそれらの幾つかの組み合わせであり得る。幾つかの場合、外部メモリコントローラ１０５は、外部メモリコントローラ１０５の一部分がプロセッサ１２０により実装されるように、並びにその他の部分がデバイスメモリコントローラ１５５又はローカルメモリコントローラ１６５により実装されるように、プロセッサ１２０及びメモリデバイス１１０に渡って分散され得る。同様に、幾つかの場合、デバイスメモリコントローラ１５５又はローカルメモリコントローラ１６５に対する本明細書に記載されている１つ以上の機能は、幾つかの場合には、（プロセッサ１２０とは別個の、又はプロセッサ１２０内に含まれる）外部メモリコントローラ１０５によって実施され得る。

システム１００のコンポーネントは、複数のチャネル１１５を使用してメモリデバイス１１０と情報を交換し得る。幾つかの例では、チャネル１１５は、外部メモリコントローラ１０５とメモリデバイス１１０との間の通信を可能にし得る。各チャネル１１５は、システム１００のコンポーネントと関連付けられた端子間に１つ以上の信号経路又は伝送媒体（例えば、導体）を含み得る。例えば、チャネル１１５は、外部メモリコントローラ１０５における１つ以上のピン若しくはパッドと、メモリデバイス１１０における１つ以上のピン若しくはパッドとを含む第１の端子を含み得る。ピンは、システム１００のデバイスの導電性入力又は出力ポイントの例であり得、ピンは、チャネルの一部として機能するように構成され得る。幾つかの場合、端子のピン又はパッドは、チャネル１１５の信号経路の一部であり得る。追加の信号経路は、システム１００のコンポーネント内で信号をルーティングするためにチャネルの端子と結合され得る。例えば、メモリデバイス１１０は、チャネル１１５の端子からメモリデバイス１１０の様々なコンポーネント（例えば、デバイスメモリコントローラ１５５、メモリダイ１６０、ローカルメモリコントローラ１６５、メモリアレイ１７０）に信号をルーティングする信号経路（例えば、メモリダイ１６０の内部等、メモリデバイス１１０若しくはそのコンポーネントの内部の信号経路）を含み得る。

チャネル１１５（及び関連付けられる信号経路及び端子）は、特定のタイプの情報を通信することに専用であり得る。幾つかの場合、チャネル１１５は、集約されたチャネルであり得、したがって、複数の個別のチャネルを含み得る。例えば、データチャネル１９０は、ｘ４（例えば、４つの信号経路を含む）、ｘ８（例えば、８つの信号経路を含む）、及びｘ１６（１６個の信号経路を含む）等であり得る。チャネルを越えて通信される信号は、ダブルデータレート（ＤＤＲ）タイミングスキームを使用し得る。例えば、信号の幾つかのシンボルは、クロック信号の立ち上がりエッジ上に登録され得、信号の他のシンボルは、クロック信号の立ち下がりエッジ上に登録され得る。チャネルを越えて通信される信号は、シングルデータレート（ＳＤＲ）シグナリングを使用し得る。例えば、信号の１つのシンボルはクロックサイクル毎に登録され得る。

幾つかの場合、チャネル１１５は、１つ以上のコマンド及びアドレス（ＣＡ）チャネル１８６を含み得る。ＣＡチャネル１８６は、外部メモリコントローラ１０５とメモリデバイス１１０との間で、コマンドと関連付けられた制御情報（例えば、アドレス情報）を含むコマンドを通信するように構成され得る。例えば、ＣＡチャネル１８６は、所望のデータのアドレスを有する読み出しコマンドを含み得る。幾つかの場合、ＣＡチャネル１８６は、クロック信号の立ち上がりエッジ及び／又はクロック信号の立ち下がりエッジ上に登録され得る。幾つかの場合、ＣＡチャネル１８６は、アドレス及びコマンドデータを復号するための任意の数の信号経路（例えば、８つ又は９つの信号経路）を含み得る。

幾つかの場合、チャネル１１５は、１つ以上のクロック信号（ＣＫ）チャネル１８８を含み得る。ＣＫチャネル１８８は、外部メモリコントローラ１０５とメモリデバイス１１０との間で１つ以上の共通クロック信号を通信するように構成され得る。各クロック信号は、ハイ状態とロー状態の間で振動し、外部メモリコントローラ１０５及びメモリデバイス１１０の作動を調整するように構成され得る。幾つかの場合、クロック信号は、差動出力（例えば、ＣＫ＿ｔ信号及びＣＫ＿ｃ信号）であり得、ＣＫチャネル１８８の信号経路は、それに応じて構成され得る。幾つかの場合、クロック信号はシングルエンドであってもよい。ＣＫチャネル１８８は、任意の量の信号経路を含み得る。幾つかの場合、クロック信号ＣＫ（例えば、ＣＫ＿ｔ信号及びＣＫ＿ｃ信号）は、メモリデバイス１１０に対するコマンド及びアドレッシング動作、又はメモリデバイス１１０に対するその他のシステム全体の動作のためのタイミングリファレンスを提供し得る。クロック信号ＣＫは、したがって、制御クロック信号ＣＫ、コマンドクロック信号ＣＫ、又はシステムクロック信号ＣＫと様々に称され得る。システムクロック信号ＣＫは、１つ以上のハードウェアコンポーネント（例えば、発振器、水晶、論理ゲート、又はトランジスタ等）を含み得るシステムクロックによって生成され得る。

幾つかの場合、チャネル１１５は、１つ以上のデータ（ＤＱ）チャネル１９０を含み得る。データチャネル１９０は、外部メモリコントローラ１０５とメモリデバイス１１０との間でデータ及び／又は制御情報を通信するように構成され得る。例えば、データチャネル１９０は、メモリデバイス１１０に書き込まれる情報（例えば、双方向）又はメモリデバイス１１０から読み出される情報を通信し得る。データチャネル１９０は、様々な異なる変調方式（例えば、ＮＲＺ、ＰＡＭ４）を使用して変調され得る信号を通信し得る。

幾つかの場合、チャネル１１５は、他の目的に専用であり得る１つ以上のその他のチャネル１９２を含み得る。これらのその他のチャネル１９２は、任意の量の信号経路を含み得る。

チャネル１１５は、様々な異なるアーキテクチャを使用して、外部メモリコントローラ１０５をメモリデバイス１１０と結合し得る。様々なアーキテクチャの例は、バス、ポイントツーポイント接続、クロスバー、シリコンインターポーザ等の高密度インターポーザ、若しくは有機基板に形成されたチャネル、又はそれらの幾つかの組み合わせを含み得る。例えば、幾つかの場合、信号経路は、シリコンインターポーザ又はガラスインターポーザ等の高密度インターポーザを少なくとも部分的に含み得る。

チャネル１１５に渡って通信される信号は、様々な異なる変調方式を使用して変調され得る。幾つかの場合、バイナリシンボル（又はバイナリレベル）変調方式は、外部メモリコントローラ１０５とメモリデバイス１１０との間で通信される信号を変調するために使用され得る。バイナリシンボル変調方式は、Ｍが２に等しいＭ－ａｒｙ変調方式の一例であり得る。バイナリシンボル変調方式の各シンボルは、デジタルデータの１ビットを表すように構成され得る（例えば、シンボルは論理１又は論理０を表し得る）。バイナリシンボル変調方式の例は、非ゼロ復帰（ＮＲＺ）、ユニポーラエンコーディング、バイポーラエンコーディング、マンチェスターエンコーディング、及び／又は２つのシンボルを有するパルス振幅変調（ＰＡＭ）（例えば、ＰＡＭ２）等を含むが、これらに限定されない。

幾つかの場合、マルチシンボル（又はマルチレベル）変調方式は、外部メモリコントローラ１０５とメモリデバイス１１０との間で通信される信号を変調するために使用され得る。マルチシンボル変調方式は、Ｍが３以上のＭ－ａｒｙ変調方式の一例であり得る。マルチシンボル変調方式の各シンボルは、デジタルデータの複数のビットを表すように構成され得る（例えば、シンボルは、論理００、論理０１、論理１０、又は論理１１を表し得る）。マルチシンボル変調方式の例は、ＰＡＭ４、ＰＡＭ８等、直交振幅変調（ＱＡＭ）、及び／又は直交位相シフトキーイング（ＱＰＳＫ）等を含むが、これらに限定されない。マルチシンボル信号又はＰＡＭ４信号は、１つよりも多い情報ビットを符号化するために少なくとも３つのレベルを含み得る変調方式を使用して変調される信号であり得る。マルチシンボル変調方式及びシンボルは、代替的には、非バイナリ、マルチビット、又は高次の変調方式及びシンボルを指し得る。

図２は、本明細書に開示されるような例に従ったメモリダイ２００の例を説明する。メモリダイ２００は、図１を参照して説明したメモリダイ１６０の一例であり得る。幾つかの場合、メモリダイ２００は、メモリチップ、メモリデバイス、又は電子メモリ装置と称され得る。メモリダイ２００は、異なる論理状態を格納するようにプログラミング可能な１つ以上のメモリセル２０５を含み得る。各メモリセル２０５は、２つ以上の状態を格納するようにプログラミング可能であり得る。例えば、メモリセル２０５は、一度に１ビットのデジタル論理（例えば、論理０及び論理１）を格納するように構成され得る。幾つかの場合、単一のメモリセル２０５（例えば、マルチレベルメモリセル）は、一度に２ビット以上のデジット論理（例えば、論理００、論理０１、論理１０、又は論理１１）を格納するように構成され得る。

メモリセル２０５は、デジタルデータを表す状態（例えば、分極状態又は誘電体電荷）を格納し得る。ＦｅＲＡＭアーキテクチャでは、メモリセル２０５は、プログラミング可能な状態を表す電荷及び／又は分極を格納するための強誘電体材料を含み得るコンデンサを含み得る。ＤＲＡＭアーキテクチャでは、メモリセル２０５は、プログラミング可能な状態を表す電荷を格納するための誘電体材料を含み得るコンデンサを含み得る。

読み出し及び書き込み等の動作は、ワード線２１０、デジット線２１５、及び／又はプレート線２２０等のアクセス線を活性化又は選択することによって、メモリセル２０５上で実施され得る。幾つかの場合、デジット線２１５は、ビット線とも称され得る。アクセス線、ワード線、デジット線、プレート線、又はそれらの類似物への言及は、理解又は動作を失うことなく交換可能である。ワード線２１０、デジット線２１５、又はプレート線２２０を活性化又は選択することは、個別の線に電圧を印加することを含み得る。

メモリダイ２００は、グリッド状のパターンで配列されたアクセス線（例えば、ワード線２１０、デジット線２１５、及びプレート線２２０）を含み得る。メモリセル２０５は、ワード線２１０、デジット線２１５、及び／又はプレート線２２０の交点に位置付けられ得る。ワード線２１０、デジット線２１５、及びプレート線２２０をバイアスすることによって（例えば、ワード線２１０、デジット線２１５、又はプレート線２２０に電圧を印加することによって）、単一のメモリセル２０５がそれらの交点でアクセスされ得る。

メモリセル２０５にアクセスすることは、行デコーダ２２５、列デコーダ２３０、及びプレートドライバ２３５を通じて制御され得る。例えば、行デコーダ２２５は、ローカルメモリコントローラ２６５から行アドレスを受信し得、受信した行アドレスに基づいてワード線２１０を活性化し得る。列デコーダ２３０は、ローカルメモリコントローラ２６５から列アドレスを受信し、受信した列アドレスに基づいてデジット線２１５を活性化する。プレートドライバ２３５は、ローカルメモリコントローラ２６５からプレートアドレスを受信し得、受信したプレートアドレスに基づいてプレート線２２０を活性化する。例えば、メモリダイ２００は、ＷＬ＿１～ＷＬ＿Ｍとラベルが付された複数のワード線２１０と、ＤＬ＿１～ＤＬ＿Ｎとラベルが付された複数のデジット線２１５と、ＰＬ＿１～ＰＬ＿Ｐとラベルが付された複数のプレート線とを含み得、Ｍ、Ｎ、及びＰはメモリアレイのサイズに依存する。したがって、ワード線２１０、デジット線２１５、及びプレート線２２０、例えば、ＷＬ＿１、ＤＬ＿３、及びＰＬ＿１を活性化することによって、それらの交点にあるメモリセル２０５がアクセスされ得る。２次元又は３次元構成の何れかにおけるワード線２１０とデジット線２１５との交点は、メモリセル２０５のアドレスと称され得る。幾つかの場合、ワード線２１０、デジット線２１５、及びプレート線２２０の交点は、メモリセル２０５のアドレスと称され得る。

メモリセル２０５は、コンデンサ２４０等の論理ストレージコンポーネントと、スイッチングコンポーネント２４５とを含み得る。コンデンサ２４０は、強誘電体コンデンサの一例であり得る。コンデンサ２４０の第１のノードは、スイッチングコンポーネント２４５と結合され得、コンデンサ２４０の第２のノードは、プレート線２２０と結合され得る。スイッチングコンポーネント２４５は、２つのコンポーネント間の電子通信を選択的に確立又は非確立するトランジスタ又は任意のその他のタイプのスイッチデバイスの例であり得る。

メモリセル２０５を選択又は選択解除することは、スイッチングコンポーネント２４５を活性化又は不活性化することによって達成され得る。コンデンサ２４０は、スイッチングコンポーネント２４５を使用してデジット線２１５と電子通信し得る。例えば、スイッチングコンポーネント２４５が不活性化された場合に、コンデンサ２４０はデジット線２１５から絶縁され得、スイッチングコンポーネント２４５が活性化された場合に、コンデンサ２４０はデジット線２１５と結合され得る。幾つかの場合、スイッチングコンポーネント２４５はトランジスタであり、その動作は、トランジスタのゲートに電圧を印加することによって制御され、トランジスタのゲートとトランジスタのソースとの間の電圧差は、トランジスタの閾値電圧よりも大きく、又は小さい。幾つかの場合、スイッチングコンポーネント２４５は、ｐ型トランジスタ又はｎ型トランジスタであり得る。ワード線２１０は、スイッチングコンポーネント２４５のゲートと電子通信し得、ワード線２１０に印加されている電圧に基づいて、スイッチングコンポーネント２４５を活性化／不活性化し得る。

ワード線２１０は、メモリセル２０５上でアクセス動作を実施するために使用されるメモリセル２０５と電子通信する導電線であり得る。幾つかのアーキテクチャでは、ワード線２１０は、メモリセル２０５のスイッチングコンポーネント２４５のゲートと電子通信し得、メモリセルのスイッチングコンポーネント２４５を制御するように構成され得る。幾つかのアーキテクチャでは、ワード線２１０は、メモリセル２０５のコンデンサのノードと電子通信し得、メモリセル２０５は、スイッチングコンポーネントを含まなくてもよい。

デジット線２１５は、メモリセル２０５をセンスコンポーネント２５０と接続する導電線であり得る。幾つかのアーキテクチャでは、メモリセル２０５は、アクセス動作の一部分の間にデジット線２１５と選択的に結合され得る。例えば、ワード線２１０及びメモリセル２０５のスイッチングコンポーネント２４５は、メモリセル２０５のコンデンサ２４０及びデジット線２１５を選択的に結合及び／又絶縁するように構成され得る。幾つかのアーキテクチャでは、メモリセル２０５は、デジット線２１５と電子通信（例えば、一定に）し得る。

プレート線２２０は、メモリセル２０５上でアクセス動作を実施するために使用されるメモリセル２０５と電子通信する導電線であり得る。プレート線２２０は、コンデンサ２４０のノード（例えば、セル底部）と電子通信し得る。プレート線２２０は、メモリセル２０５のアクセス動作の間にコンデンサ２４０をバイアスするように、デジット線２１５と共同するように構成され得る。幾つかの場合、読み出し動作の間にコンデンサ２４０に渡って安定した読み出し電圧を提供するために、プレート線２２０及びデジット線２１５の電圧（又はデジット線２１５の電圧に影響を及ぼし得る他の電圧）を管理又は制御することは有益であり得る。

センスコンポーネント２５０は、メモリセル２０５のコンデンサ２４０上に格納された状態（例えば、分極状態又は電荷）を検出し、検出された状態に基づいてメモリセル２０５の論理状態を判定するように構成され得る。メモリセル２０５により格納された電荷は、幾つかの場合、非常に小さいことがある。そのようなものだとして、センスコンポーネント２５０は、メモリセル２０５の信号出力を増幅するための１つ以上のセンスアンプを含み得る。幾つかの場合、センスコンポーネント２５０は、デジット線２１５をセンスアンプと結合するカスコードアンプを含み得、又はそれと結合され得る。センスアンプは、読み出し動作の間にデジット線２１５の電荷の僅かな変化を検出し得、検出された電荷に基づいて論理０又は論理１の何れかに対応する信号を生み出し得る。読み出し動作の間、メモリセル２０５のコンデンサ２４０は、その対応するデジット線２１５に信号を出力し得る（例えば、電荷を放電し得る）。信号は、デジット線２１５の電圧に変化を生じさせる得る。

センスコンポーネント２５０は、デジット線２１５を越えてメモリセル２０５から受信された信号をリファレンス信号２５５（例えば、リファレンス電圧）と比較するように構成され得る。センスコンポーネント２５０は、比較に基づいてメモリセル２０５の格納された状態を判定し得る。

例えば、バイナリシグナリングでは、デジット線２１５がリファレンス信号２５５よりも高い電圧を有する場合、センスコンポーネント２５０は、メモリセル２０５の格納された状態が論理１であると判定し得、デジット線２１５がリファレンス信号２５５よりも低い電圧を有する場合、センスコンポーネント２５０は、メモリセル２０５の格納された状態が論理０であると判定し得る。センスコンポーネント２５０は、信号の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。メモリセル２０５の検出された論理状態は、出力２６０として列デコーダ２３０を介して出力され得る。幾つかの場合、センスコンポーネント２５０は、別のコンポーネント（例えば、列デコーダ２３０、行デコーダ２２５）の一部であり得る。幾つかの場合、センスコンポーネント２５０は、行デコーダ２２５、列デコーダ２３０、及び／又はプレートドライバ２３５と電子通信し得る。

ローカルメモリコントローラ２６５は、様々なコンポーネント（例えば、行デコーダ２２５、列デコーダ２３０、プレートドライバ２３５、及びセンスコンポーネント２５０）を通じてメモリセル２０５の動作を制御し得る。ローカルメモリコントローラ２６５は、図１を参照して説明したローカルメモリコントローラ１６５の例であり得る。幾つかの場合、行デコーダ２２５、列デコーダ２３０、プレートドライバ２３５、及びセンスコンポーネント２５０の内の１つ以上は、ローカルメモリコントローラ２６５と共同設置され得る。ローカルメモリコントローラ２６５は、外部メモリコントローラ１０５（又は図１を参照して説明したデバイスメモリコントローラ１５５）から１つ以上のコマンド及び／又はデータを受信し、コマンド及び／又はデータをメモリダイ２００によって使用できる情報に変換し、メモリダイ２００上の１つ以上の動作を実施し、１つ以上の動作を実施することに応答して、メモリダイ２００から外部メモリコントローラ１０５（又はデバイスメモリコントローラ１５５）にデータを通信するように構成され得る。

ローカルメモリコントローラ２６５は、対象のワード線２１０、対象のデジット線２１５、及び対象のプレート線２２０を活性化するために、行、列、及び／又はプレート線アドレス信号を生成し得る。ローカルメモリコントローラ２６５はまた、メモリダイ２００の動作の間に使用される様々な電圧又は電流を生成及び制御し得る。一般に、本明細書で論じる印加電圧又は電流の振幅、形状、又は継続時間は、調節又は変更し得、メモリダイ２００を動作することにおいて論じられる様々な動作に対して異なり得る。

幾つかの場合、ローカルメモリコントローラ２６５は、メモリダイ２００上でプリチャージ動作を実施するように構成され得る。プリチャージ動作は、メモリダイ２００の１つ以上のコンポーネント及び／又はアクセス線を１つ以上の所定の電圧レベルにプリチャージすることを含み得る。幾つかの実例では、メモリセル２０５及び／又はメモリダイ２００の一部分は、異なるアクセス動作の間でプリチャージされ得る。幾つかの実例では、デジット線２１５及び／又はその他のコンポーネントは、読み出し動作の前にプリチャージされ得る。

幾つかの場合、ローカルメモリコントローラ２６５は、メモリダイ２００の１つ以上のメモリセル２０５上で書き込み動作（例えば、プログラミング動作）を実施するように構成され得る。書き込み動作の間、メモリダイ２００のメモリセル２０５は、所望の論理状態を格納するようにプログラミングされ得る。幾つかの場合、複数のメモリセル２０５は、単一の書き込み動作の間にプログラミングされ得る。ローカルメモリコントローラ２６５は、書き込み動作を実施する対象のメモリセル２０５を識別し得る。ローカルメモリコントローラ２６５は、対象のメモリセル２０５と電子通信する対象のワード線２１０、対象のデジット線２１５、及び／又は対象のプレート線２２０（例えば、対象のメモリセル２０５のアドレス）を識別し得る。

ローカルメモリコントローラ２６５は、対象のメモリセル２０５にアクセスするために、（例えば、ワード線２１０、デジット線２１５、又はプレート線２２０に電圧を印加して）対象のワード線２１０、対象のデジット線２１５、及び／又は対象のプレート線２２０を活性化し得る。ローカルメモリコントローラ２６５は、メモリセル２０５のコンデンサ２４０内に特定の状態を格納するための書き込み動作の間に、特定の信号（例えば、電圧）をデジット線２１５に、特定の信号（例えば、電圧）をプレート線２２０に印加し得、特定の状態は、所望の論理状態を指し示す。

幾つかの場合、ローカルメモリコントローラ２６５は、メモリダイ２００の１つ以上のメモリセル２０５上で読み出し動作（例えば、センシング動作）を実施するように構成され得る。読み出し動作の間、メモリダイ２００のメモリセル２０５内に格納された論理状態が判定され得る。幾つかの場合、複数のメモリセル２０５は、単一の読み出し動作の間にセンシングされ得る。ローカルメモリコントローラ２６５は、読み出し動作を実施する対象のメモリセル２０５を識別し得る。ローカルメモリコントローラ２６５は、対象のメモリセル２０５と電子通信する対象のワード線２１０、対象のデジット線２１５、及び／又は対象のプレート線２２０（例えば、対象のメモリセル２０５のアドレス）を識別し得る。

ローカルメモリコントローラ２６５は、対象のメモリセル２０５にアクセスするために、（例えば、ワード線２１０、デジット線２１５、又はプレート線２２０に電圧を印加して）対象のワード線２１０、対象のデジット線２１５、及び／又は対象のプレート線２２０を活性化し得る。対象のメモリセル２０５は、アクセス線をバイアスすることに応答して、信号をセンスコンポーネント２５０に転送し得る。センスコンポーネント２５０は、信号を増幅し得る。ローカルメモリコントローラ２６５は、センスコンポーネント２５０を起動し（例えば、センスコンポーネントをラッチングし）得、それによって、メモリセル２０５から受信した信号をリファレンス信号２５５と比較し得る。その比較に基づいて、センスコンポーネント２５０は、メモリセル２０５上に格納された論理状態を判定し得る。ローカルメモリコントローラ２６５は、読み出し動作の一部として、メモリセル２０５上に格納された論理状態を外部メモリコントローラ１０５（又はデバイスメモリコントローラ）に通信し得る。

幾つかの場合、メモリセル２０５は、デジット線２１５、デジット線２１５をセンスコンポーネント２５０と結合するためのスイッチングコンポーネント、及びスイッチングコンポーネントと結合された第１のノードを有する第１のコンデンサと結合され得る。第１のノードを有する第１のコンデンサは、第１の電圧にバイアスされ得る。第１の電圧を供給する第１の電圧供給は、メモリセル２０５のプレート線及び第１のコンデンサの第２のノードと結合され得る。メモリダイ２００はまた、第１のコンデンサを使用して第２の電圧と第１の電圧との間の電圧差を格納するために、メモリダイ２００に第１のコンデンサの第１のノードを、第２の電圧にバイアスされた第３のノードと結合させるコントローラを含み得る。コントローラは、第１のコンデンサを第３のノードから分離し得、第１のコンデンサを第３のノードから分離した後、メモリセル２０５にアクセスし得る。メモリセル２０５にアクセスすることは、クリティカルな動作（例えば、読み出し動作）を実施することを含み得る。メモリセル２０５にアクセスした後、第１のコンデンサは、メモリセル２０５にアクセスした後に第３のノードと再結合され得る。

幾つかのメモリアーキテクチャでは、メモリセル２０５にアクセスすることは、メモリセル２０５内に格納された論理状態を劣化又は破壊し得る。例えば、強誘電体メモリセル上で実施される読み出し動作は、強誘電体コンデンサ内に格納された論理状態を破壊し得る。別の例では、ＤＲＡＭアーキテクチャで実施される読み出し動作は、対象のメモリセルのコンデンサを部分的又は完全に放電し得る。ローカルメモリコントローラ２６５は、メモリセルをその元の論理状態に戻すために、再書き込み動作又はリフレッシュ動作を実施し得る。ローカルメモリコントローラ２６５は、読み出し動作の後に、論理状態を対象のメモリセルに再書き込みし得る。幾つかの場合、再書き込み動作は読み出し動作の一部とみなされ得る。また、ワード線２１０等の単一のアクセス線を活性化することは、そのアクセス線と電子通信する幾つかのメモリセル内に格納された状態をディスターブし得る。したがって、再書き込み動作又はリフレッシュ動作は、アクセスされていなくてもよい１つ以上のメモリセル上で実施され得る。

図３は、本開示の様々な例に従った、ヒステリシス曲線３００－ａ及び３００－ｂを有する強誘電体メモリセルの非線形電気特性の例を説明する。ヒステリシス曲線３００－ａ及び３００－ｂは、夫々、強誘電体メモリセルの例示的な書き込み及び読み出しプロセスを説明する。ヒステリシス曲線３００－ａ及び３００－ｂは、電圧差Ｖの関数として、強誘電体コンデンサ（例えば、図２を参照して説明したコンデンサ２４０）上に格納された電荷Ｑを描写する。

強誘電体材料は、自発的な電気分極によって特徴付けられ、すなわち、それは、電界がない場合に非ゼロの電気分極を維持する。例示的な強誘電体材料は、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）、及びタンタル酸ストロンチウムビスマス（ＳＢＴ）を含む。本明細書で説明する強誘電体コンデンサは、これらの又はその他の強誘電体材料を含み得る。強誘電体コンデンサ内の電気分極は、強誘電体材料の表面に正味の電荷をもたらし、コンデンサの端子を通じて反対の電荷を引き付ける。したがって、電荷は、強誘電体材料とコンデンサ端子との界面に格納される。外部から電界が印加されていない状態で、電気分極が比較的長期間、無期限にさえ、維持され得るので、例えば、ＤＲＡＭアレイ内で用いられるコンデンサと比較して、電荷漏洩が大幅に減少され得る。このことは、リフレッシュ動作を実施する必要性を削減し得る。

ヒステリシス曲線３００－ａ及び３００－ｂは、コンデンサの単一の端子の観点から理解され得る。例として、強誘電体材料が負の分極を有する場合、正の電荷が端子に蓄積する。同様に、強誘電体材料が正の分極を有する場合、負の電荷が端子に蓄積する。また、ヒステリシス曲線３００－ａ及び３００－ｂの電圧は、コンデンサに渡る電圧差を表し、方向性がある。例えば、正の電圧は、当該端子（例えば、セルプレート）に正の電圧を印加し、第２の端子（例えば、セル底部）を接地（又はほぼゼロボルト（０Ｖ））に維持することによって実現され得る。負の電圧は、当該端子を接地に維持し、正の電圧を第２の端子に印加することによって印加され得、例えば、当該端子を負に分極するために正の電圧が印加され得る。同様に、ヒステリシス曲線３００－ａ及び３００－ｂに示される電圧差を生成するために、２つの正の電圧、２つの負の電圧、又は正と負の電圧の任意の組み合わせが適切なコンデンサ端子に印加され得る。

ヒステリシス曲線３００－ａに描写されるように、強誘電体材料は、ゼロ電圧差で正又は負の分極を維持し得、２つの可能な帯電状態：電荷状態３０５及び電荷状態３１０をもたらす。図３の例に従えば、電荷状態３０５は論理０を表し、電荷状態３１０は論理１を表す。幾つかの例では、メモリセルを動作するための他のスキームに適合するために、個別の電荷状態の論理値は逆にされ得る。

論理０又は１は、電圧を印加することによって、強誘電体材料の電気分極、したがってコンデンサ端子上の電荷を制御することによって、メモリセルに書き込まれ得る。例えば、コンデンサに渡って正味の正の電圧３１５を印加することは、電荷状態３０５－ａに達するまで電荷の蓄積をもたらす。電圧３１５を除去すると、電荷状態３０５－ａは、ゼロ電圧で電荷状態３０５に到達するまで経路３２０をたどる。同様に、電荷状態３１０は、正味の負の電圧３２５を印加することによって書き込まれ、それは、電荷状態３１０－ａをもたらす。負の電圧３２５を除去した後、電荷状態３１０－ａは、ゼロ電圧で電荷状態３１０に到達するまで経路３３０をたどる。電荷状態３０５－ａ及び３１０－ａは、残留分極（Ｐｒ）値、例えば、外部バイアス（例えば、電圧）を除去したときに残る分極（又は電荷）とも称され得る。抗電圧は、電荷（又は分極）がゼロである電圧である。

強誘電体コンデンサの格納された状態を読み出す又はセンシングするために、電圧がコンデンサに渡って印加され得る。それに応じて、格納された電荷Ｑが変化し、変化の程度は初期の電荷状態に依存し、例えば、最終的な格納された電荷（Ｑ）は、電荷状態３０５－ｂ又は３１０－ｂの何れが最初に格納されたかに依存する。例えば、ヒステリシス曲線３００－ｂは、２つの可能な格納される電荷状態３０５－ｂ及び３１０－ｂを説明する。図２を参照して論じたように、電圧３３５がコンデンサ２４０に渡って印加され得る。他の場合、固定電圧がセルプレートに印加され得、正の電圧として描写されているが、電圧３３５は負であり得る。電圧３３５に応答して、電荷状態３０５－ｂは経路３４０をたどり得る。同様に、電荷状態３１０－ｂが最初に格納された場合、それは経路３４５をたどる。電荷状態３０５－ｃ及び電荷状態３１０－ｃの最終位置は、特定のセンシングスキームや回路等を含む、１つ以上の要因に依存する。

読み出し動作の間にメモリセルのコンデンサに渡って印加される電圧は、読み出し電圧と称され得、読み出し動作の精度は、読み出し電圧の安定性、例えば、コンデンサの（例えば、プレート線を介して）セルプレート及び（例えば、デジット線を介して）セル底部に印加される電圧の安定性に部分的に依存し得る。幾つかの場合、（別個の）ローカルコンデンサは、本明細書で説明するように、読み出し動作の間にセルコンデンサに渡って安定した読み出し電圧を維持するために使用され得る。

幾つかの場合、最終的な電荷は、メモリセルに接続されたデジット線の固有静電容量に依存し得る。例えば、コンデンサがデジット線に電気的に接続され、電圧３３５が印加される場合、デジット線の電圧は、その固有の静電容量に起因して上昇し得る。センスコンポーネントにおいて測定される電圧は、電圧３３５と等しくないことがあり、代わりにデジット線の電圧に依存し得る。ヒステリシス曲線３００－ｂ上の最終的な電荷状態３０５－ｃ及び３１０－ｃの位置は、したがって、デジット線の静電容量に依存し得、負荷線分析を通じて判定され得、例えば、電荷状態３０５－ｃ及び３１０－ｃは、デジット線の静電容量に関して定義され得る。結果として、コンデンサの電圧、電圧３５０又は電圧３５５は、異なり得、コンデンサの初期状態に依存し得る。

デジット線電圧をリファレンス電圧と比較することにより、コンデンサの初期状態が判定され得る。デジット線電圧は、電圧３３５とコンデンサに渡る最終電圧、電圧３５０又は電圧３５５との間の差、例えば、電圧３３５と電圧３５０との間の差、又は電圧３３５と電圧３５５との間の差であり得る。リファレンス電圧は、格納された論理状態、例えば、デジット線電圧がリファレンス電圧よりも高いか低いかを判定するために、その大きさが２つの可能なデジット線電圧の２つの可能な電圧の間にあるように生成され得る。センスコンポーネントによる比較の際に、センシングされたデジット線電圧は、リファレンス電圧よりも高い又は低いと判定され得、強誘電体メモリセルの格納された論理値（例えば、論理０又は１）が判定され得る。

幾つかの場合、強誘電体メモリセルは、読み出し動作後に初期論理状態を維持し得る。例えば、電荷状態３０５－ｂが格納されている場合、電荷状態は、読み出し動作の間に電荷状態３０５－ｃへの経路３４０をたどり得、電圧３３５を除去した後、電荷状態は、反対方向に経路３４０をたどることにより初期の電荷状態３０５－ｂに戻り得る。幾つかの場合、強誘電体メモリセルは、読み出し動作後にその初期の論理状態を喪失し得る。例えば、電荷状態３１０－ｂが格納されている場合、電荷状態は、読み出し動作の間に電荷状態３０５－ｃへの経路３４５をたどり得、電圧３３５を除去した後、電荷状態は、経路３４０をたどることによって電荷状態３０５－ｂに緩み得る。

ヒステリシス曲線３００－ｂは、電荷状態３０５－ｂ及び電荷状態３１０－ｂを格納するように構成されたメモリセルを読み出す例を説明する。読み出し電圧３３５は、例えば、図２を参照して説明したように、デジット線２１５及びプレート線２２０を介した電圧差として印加され得る。ヒステリシス曲線３００－ｂは、読み出し電圧３３５が負の電圧差Ｖｃａｐである場合（例えば、Ｖｂｏｔｔｏｍ－Ｖｐｌａｔｅが負の場合）の読み出し動作を説明し得る。コンデンサに渡る負の読み出し電圧は、“プレート高”読み出し動作と称され得、プレート線２２０は最初に高電圧になり、デジット線２１５は最初に低電圧（例えば、接地電圧）にある。読み出し電圧３３５は、強誘電体コンデンサ２４０に渡る負の電圧として示されているが、代替の動作では、読み出し電圧は、強誘電体コンデンサ２４０に渡る正の電圧であり得、これは、“プレート低”読み出し動作と称され得る。

読み出し電圧３３５は、（例えば、図２を参照して説明されるようにスイッチングコンポーネント２４５を活性化することによって）メモリセル２０５が選択された場合に強誘電体コンデンサ２４０に渡って印加され得る。読み出し電圧３３５を強誘電体コンデンサ２４０に印加すると、電荷は、デジット線２１５及びプレート線２２０を介して強誘電体コンデンサ２４０に流入又は流出し得、異なる電荷状態は、強誘電体コンデンサ２４０が電荷状態３０５－ａ（例えば、論理１）にあったか、それとも電荷状態３１０－ａ（例えば、論理０）にあったかに依存してもたらされ得る。

図４は、本明細書に開示されるような例に従ったリファレンス電圧管理をサポートするメモリデバイス４００の例を説明する。メモリデバイス４００は、デジット線（ＤＬ）２１５－ａと結合され得るメモリセル２０５－ａを含み得る。メモリセル２０５－ａは、例えば、強誘電体コンデンサ又は別のタイプのコンデンサ等のセルコンデンサ２４０－ａを含み得る。メモリセル２０５－ａは、ワード線（ＷＬ）２１０－ａ上の信号を活性化することによってメモリセル２０５－ａを選択するためのセルセレクタ２４５－ａ（例えば、スイッチングコンポーネント）を含み得る。メモリセル２０５－ａ、ワード線２１０－ａ、及びデジット線２１５－ａは、図２を参照して論じたようなメモリセル２０５、ワード線２１０、及びデジット線２１５の例であり得る。

セルコンデンサ２４０－ａのセルプレート４９７は、プレート線２２０－ａと結合され得る。プレート線２２０－ａは、プレート線２２０－ａにプレート線電圧Ｖｐｌａｔｅを供給し得る電圧源４６０と結合され得る。幾つかの場合、ＶｐｌａｔｅはＶＳＳ電圧にセットされ得、例えば、それは接地電圧であり得る。幾つかの場合、Ｖｐｌａｔｅは別の電圧にセットされ得る。

デジット線２１５－ａは、スイッチングコンポーネント４８５を介してセンスアンプ４０５と結合され得る。すなわち、スイッチングコンポーネント４８５は、デジット線２１５－ａとセンスアンプ４０５との間に導電経路を確立するために使用され得る。幾つかの場合、スイッチングコンポーネント４８５は、カスコードアンプ、又は１つ以上のトランジスタを含み得る別のタイプのスイッチングコンポーネントであり得る。幾つかの場合、センスアンプ４０５は、図２を参照して説明したセンスコンポーネント２５０等のセンスコンポーネントの一部であり得、デジット線２１５－ａ上の電圧、電流、又は電荷をセンシングすることによって、メモリセル２０５－ａ上に格納された論理状態をセンシングするために使用され得る。

メモリデバイス４００は、ローカルコンデンサ４７５を含み得る。ローカルコンデンサ４７５の第１のノード４５５は、スイッチングコンポーネント４７０及びノード４８０と結合され、ノード４８０は、スイッチングコンポーネント４８５のゲート４９０と関連付けられたノードであり得る。ローカルコンデンサ４７５の第２のノードは、電圧源４６０と結合され、電圧源４６０は、プレート線電圧Ｖｐｌａｔｅを供給し得る。すなわち、幾つかの場合、ローカルコンデンサ４７５の第２のノード４１０は、プレート線電圧にバイアスされ得る。

幾つかの場合、プレート線２２０－ａ及びローカルコンデンサ４７５の第２のノード４１０により見られるＶｐｌａｔｅは、メモリデバイス４００内の過渡効果に起因して、電圧源４６０によって供給される実際の電圧に対して変化し得る。すなわち、プレート線２２０－ａ及びローカルコンデンサ４７５の第２のノード４１０におけるＶｐｌａｔｅは、完全に安定していないことがあるローカルＶｐｌａｔｅであり得る。

幾つかの場合、ノード４８０における電圧は、デジット線２１５－ａをセンスアンプ４０５と結合するために、スイッチングコンポーネント４８５を活性化し得る。スイッチングコンポーネント４８５（例えば、スイッチングコンポーネントのトランジスタ）は、閾値電圧Ｖｔｈと関連付けられ得、それは、スイッチングコンポーネント４８５のゲート４９０における電圧とデジット線２１５－ａの電圧との間に電圧差を生じさせ得る。幾つかの場合、Ｖｔｈは、例えば、スイッチングコンポーネント４８５を活性化するための最小電圧であり得、スイッチングコンポーネント４８５のゲートからスイッチングコンポーネント４８５のソースまでの電圧差を表し得る。

したがって、幾つかの場合、デジット線２１５－ａ上の電圧、したがって、コンデンサ２４０－ａのセル底部上の電圧は、ノード４８０における電圧（例えば、ゲート電圧）マイナス閾値電圧Ｖｔｈにほぼ等しくなり得る。この関係のために、スイッチングコンポーネント４８５のゲート４９０における（例えば、ノード４８０における）電圧は、メモリセル２０５－ａをバイアスするために使用され得る。

ローカルコンデンサ４７５は、スイッチングコンポーネント４７０を活性化することによってノード４３５と選択的に結合され得る。ノード４３５は、例えば、グローバルコンデンサ４９５を介して、電圧源４５０によって供給される電圧にバイアスされ得る。ノード４３５における電圧は、幾つかの場合、ＶＣＡＳＣ電圧（例えば、カスコードアンプをバイアスするための電圧）と称され得る。グローバルコンデンサ４９５は、例えば、ノード４３５におけるＶＣＡＳＣ電圧の安定性を維持するのを助力するために、メモリデバイス４００内に含まれ得る。幾つかの場合、グローバルコンデンサ４９５は、単一の個別のコンデンサを表し得る。他の場合、グローバルコンデンサ４９５は、メモリデバイス４００内の回路と関連付けられる寄生容量と共に、１つ以上の個別のコンデンサを表し得る。

スイッチングコンポーネント４７０が活性化される場合、ローカルコンデンサ４７５は、ノード４３５の電圧（例えば、ＶＣＡＳＣ電圧）及び電圧源４６０により提供される電圧（例えば、Ｖｐｌａｔｅ）に基づくローカルコンデンサ４７５に渡る電圧を発現し得る。すなわち、スイッチングコンポーネント４７０が活性化されている間、ローカルコンデンサ４７５は、ＶＣＡＳＣ－Ｖｐｌａｔｅに等しいローカルコンデンサ４７５に渡る電圧差を発現し得る。

ローカルコンデンサ４７５の第１のノード４５５は、センスコンポーネントがアイドルである間に、一度に（ＶＣＡＳＣにバイアスされた）ノード４３５と結合され得る。このことは、回路が比較的静かである間に、ノード４３５における電圧（ＶＣＡＳＣ）とプレート線電圧（Ｖｐｌａｔｅ）との間の電圧差をローカルコンデンサ４７５に格納させ得る。この期間の間、ノード４８０における電圧は、ノード４３５における電圧と実質的に同等であり得る。

以前に論じたように、読み出し動作は、メモリセル２０５－ａにより格納された状態を判定するために、（例えば、センスアンプ４０５を含む）センスコンポーネントを活性化することを含み得る。センスアンプ４０５が活性化される前には、しかしながら、ローカルコンデンサ４７５の第１のノードは、スイッチングコンポーネント４７０を不活性化することによってノード４３５から分離され得、ローカルコンデンサ４７５の第１のノード４５５（及びゲート４９０と関連付けられるノード４８０）がフロートすることを可能にする。この時点で、ノード４８０における電圧は、ノード４３５における（グローバル）ＶＣＡＳＣ電圧に基づいているが、ノード４１０におけるＶｐｌａｔｅの電圧変化に基づいてドリフトすることを可能にされるので、ローカルＶＣＡＳＣ電圧と称され得る。スイッチングコンポーネント４７０が不活性化された後、メモリセル２０５－ａはアクセスされ得、メモリセル２０５－ａにより格納された状態を判定するためにセンスアンプ４０５は活性化され得る。

前述のように、（例えば、センスアンプ４０５を含む）センスコンポーネントが活性化された場合、それは、プレート線２２０－ａに電流を注入し得、プレート線電圧（Ｖｐｌａｔｅ）に変化を生じさせる。したがって、ローカルコンデンサ４７５の第２のノード４１０におけるプレート線電圧は、読み出し動作の間に変化し得る。コンデンサ４７５の第１のノード４５５はフロートしている（例えば、それは制御されておらず、電圧源と結合されていない）ので、ローカルコンデンサ４７５の第２のノード４１０におけるプレート線電圧の変化は、ローカルコンデンサ４７５の第１のノード４５５における電圧に対応する変化をもたらし、それによって、ノード４８０における電圧も変化する。このようにして、ローカルコンデンサ４７５は、ノード４８０における（スイッチングコンポーネント４８５のゲート４９０における）ローカルＶＣＡＳＣ電圧が、プレート線電圧Ｖｐｌａｔｅの電圧変化を追跡することを可能にし、それによって、センスアンプ４０５が活性化された場合等、読み出し動作のクリティカルな部分の間、メモリセル２０５－ａに渡る安定した電圧差（例えば、読み出し電圧）を維持する。

読み出し動作のセンシング部分が完了した後、センスアンプ４０５は不活化され得（例えば、センスアンプ４０５はアイドルになり得）、ローカルコンデンサ４７５の第１のノード４５５は、メモリセル２０５－ａの次のアクセスの前に、ローカルコンデンサ４７５をノード４３５（例えば、ＶＣＡＳＣ）とノード４１０（例えば、Ｖｐｌａｔｅ）との間の電圧差に再充電するために、ノード４３５と再結合され得る。

幾つかの場合、スイッチングコンポーネント４７０は、ノード４３５と第１のノード４５５（及びノード４８０）との間に電気的接続がなくてもよいように、スイッチングコンポーネント４７０を開くことによって不活性化され得る。この場合、スイッチングコンポーネント４７０が不活性化された場合、スイッチングコンポーネント４７０の抵抗は無限であるとみなされ得る。

幾つかの場合、スイッチングコンポーネント４７０は、スイッチングコンポーネント４７０を完全には開かずに、スイッチングコンポーネント４７０の抵抗を調節する（例えば、増加させる）ことによって不活性化され得る。例えば、開いたスイッチングコンポーネントは、（ノード４３５における）グローバルＶＣＡＳＣ電圧と（ノード４８０における）ローカルＶＣＡＳＣ電圧との間の弱い接続を維持するための抵抗接続と置き換えられ得る。この場合、少量の電流が依然としてスイッチングコンポーネント４７０を流れ得る。

図５は、本明細書に開示されるような例に従ったリファレンス電圧管理をサポートするメモリデバイス内のメモリセルの読み出し動作の間に発生し得る電圧のタイミング図５００の例を説明する。

以前に論じたように、幾つかの場合、メモリセルに渡る読み出し電圧（例えば、セルコンデンサの上部プレートと下部プレートに印加される電圧の間の差）は、ＰＤＮ内のノイズの影響を受け得る。読み出し電圧は、
Ｖｃｅｌｌ ＝ ＶＣＡＳＣ － Ｖｔｈ － Ｖｐｌａｔｅ
として表され得る。

ここで、ＶＣＡＳＣは、ノード４８０における、例えば、スイッチングコンポーネント４８５（例えば、トランジスタ又はカスコードアンプ）のゲート４９０におけるローカルＶＣＡＳＣ電圧であり得る。Ｖｔｈは、スイッチングコンポーネント４８５と関連付けられた閾値電圧であり得、Ｖｐｌａｔｅは、セルコンデンサ２４０－ａのセルプレートに印加されるプレート電圧であり得る。

以前に論じたように、メモリセル２０５－ａの読み出し動作の間、特に、センスアンプ（例えば、センスアンプ４０５）が活性化され、メモリセル２０５－ａにより格納された状態を判定している読み出し動作のクリティカルな部分の間、安定した読み出し電圧Ｖｃｅｌｌを維持することが望ましいことがある。しかしながら、幾つかの場合、センスアンプが活性化された場合、それは、プレート線の電圧（Ｖｐｌａｔｅ）を上昇させ得、したがって、読み出し電圧Ｖｃｅｌｌを潜在的に削減し、それは、読み出し動作の精度に悪影響を与え得る。

したがって、図４を参照して論じたように、ローカルコンデンサ４７５は、読み出し動作の間に安定した読み出し電圧Ｖｃｅｌｌを維持するために使用され得る。特に、ローカルコンデンサ４７５は、電圧（例えば、ＶＣＡＳＣ）にバイアスされ得るノード４３５と結合され得る。ローカルコンデンサ４７５は、回路が比較的静かである間にＶｐｌａｔｅとＶＣＡＳＣとの間の電圧差をサンプリング及び格納するために、非活性化フェーズ５０５の間（例えば、センスアンプが非活性である間）、ノード４３５と結合され得る。スイッチングコンポーネント４７０は、ローカルコンデンサ４７５をノード４３５から分離し、ノード４８０がローカルコンデンサ４７５に渡る電圧に基づく電圧でフロートすることを可能にするために、センスアンプが活性化される前に、その後不活性化され得る。ローカルコンデンサ４７５の第１のノード４５５はフロートしており、ローカルコンデンサ４７５の第２のノード４１０がＶｐｌａｔｅと結合されているので、ノード４８０における電圧は、Ｖｐｌａｔｅの電圧の変化を追跡し得、それによって、タイミング図５００に描写されるように、クリティカルな動作が実施される活性化フェーズ５１０の間、安定した読み出し電圧Ｖｃｅｌｌを維持する。

すなわち、図５に描写されるように、プレート線電圧Ｖｐｌｅｔａが（例えば、メモリセルの状態をセンシングするためのセンスアンプの起動に起因して）活性化フェーズ５１０の間に上昇する場合、ノード４８０におけるローカルＶＣＡＳＣ（したがって、ローカルＶＣＡＳＣ－Ｖｔｈ）は、相応の量だけ上昇し、それによって、活性化フェーズ５１０の間、メモリセル２０５－ａに渡って安定した読み出し電圧Ｖｃｅｌｌを維持する。タイミング図５００に描写される電圧は概算であり、特定の電圧ではなく、むしろ一般的な挙動を説明することを意図している。

図６は、本明細書に開示されるような例に従ったリファレンス電圧管理をサポートする回路６００の例を説明する。回路６００は、メモリデバイス４００内に描写された回路に類似し得るが、一般的なリファレンス信号と、ＶＳＳ電圧又は接地電圧等の別の電圧との間の安定した電圧差を維持する、より一般的な場合に使用され得る。そうした電圧差は、例えば、図２を参照して説明したように、メモリセルにより格納された状態を判定するためにセンスアンプによって使用されるリファレンス電圧として使用され得、又は別のタイプのリファレンスに使用され得る。

回路６００は、電圧源６１５と結合された第１のノード６１０を有するローカルコンデンサ６０５を含み得る。電圧源６１５は、例えば、第１の電圧を供給し得る。第１の電圧は、ＶＳＳ電圧、接地電圧、又は別の電圧であり得る。ローカルコンデンサ６０５は、ノード６２５と結合された第２のノード６２０を有する。ノード６２５は、例えば、センスコンポーネント等の他の回路にローカルリファレンス電圧（ローカルＲＥＦ）を提供するノードであり得る。

ローカルコンデンサ６０５の第２のノード６２０は、例えば、スイッチングコンポーネント６３５を活性化することによって、ノード６３０と選択的に結合され得る。ノード６３０は、グローバルリファレンス電圧（グローバルＲＥＦ）にバイアスされ得る。

回路６００は、例えば、メモリデバイスのある一定のクリティカルな動作の間に、ノード６２５におけるローカルリファレンス電圧と電圧源６１５により供給される電圧との間の安定した電圧差を提供するために、メモリデバイス内で使用され得る。こうしたクリティカルな動作は、メモリセルの状態を判定するためにローカルリファレンス電圧を使用する読み出し動作の一部分、又はローカルリファレンス電圧と電圧源６１５により供給される電圧との間の安定した電圧差を維持することが望ましいことがある別のタイプの動作の間を含み得る。

幾つかの場合、スイッチングコンポーネント６３５は、ローカルコンデンサ６０５のノード６２０をノード６３０と結合するために、（例えば、メモリデバイスのセンスコンポーネント等のある一定のコンポーネントが非活性である非活性化又はアイドルフェーズの間に）活性化され得る。スイッチングコンポーネント６３５は、センスコンポーネントが活性化され、例えば、メモリセルにより格納された状態を判定するためにノード６２５におけるローカルリファレンス電圧を使用する前等のクリティカルな動作の前に活性化され得る。スイッチングコンポーネント６３５は、ノード６３０とノード６１０との間の電圧差をローカルコンデンサ６０５上に格納するためにその後不活性化され得る。スイッチングコンポーネント６３５が不活性化され、ノード６２５がフロートしている間に、クリティカルな動作（例えば、メモリセル２０５－ａのアクセスの間のセンシング動作、又は別のタイプの動作）がその後実施され得る。幾つかの場合、後続のメモリアクセスの前にコンデンサ６０５を再充電するためにクリティカルな動作が完了した後、スイッチングコンポーネント６３５は再び活性化され得る。

図７は、本明細書に開示されるような例に従ったリファレンス電圧管理をサポートするメモリデバイス７００の例を説明する。幾つかの場合、メモリデバイス７００内に描写される回路は、例えば、複数のローカルコンデンサ４７５及びスイッチングコンポーネント４７０を使用してクリティカルな動作（例えば、センスアンプが活性化される場合）の前に複数回、プレート線電圧Ｖｐｌａｔｅとグローバルカスコード電圧ＶＣＡＳＣとの間の差をサンプリング及び格納することによって、安定した読み出し電圧を提供するのに役立ち得る。電圧差の複数のサンプルは、移動平均電圧差を判定（例えば、提供）するためにその後使用され得る。

幾つかの場合、プレート線電圧Ｖｐｌａｔｅとカスコード電圧ＶＣＡＳＣとの間の差が格納される時に、例えば、ローカルコンデンサ４７５に図４を参照して説明したような電圧差を格納させるためにスイッチングコンポーネント４７０が開かれる時に、（例えば、ＰＤＮ内の）回路に過渡ノイズが存在することがある。この場合、ローカルコンデンサ４７５上に格納された電圧差は、センスアンプが活性化する時のより近くに、ＶｐｌａｔｅとＶＣＡＳＣとの間の電圧差とは異なり得、それによって、スイッチングコンポーネントが開かれている場合にＶｐｌａｔｅ電圧を用いたローカルＶＣＡＳＣ電圧のその後の追跡を潜在的に低下させる。この場合、クリティカルな動作の間の読み出し電圧（例えば、Ｖｃｅｌｌ）は、スイッチングコンポーネント４７０が不活性化される時の前に発生した過渡電圧差に起因して不安定になり得る。

したがって、図４を参照して説明したように、所与の時間にサンプリングされる単一のローカルコンデンサ４７５を使用する代わりに、メモリデバイス７００は、図７に描写されるように、クリティカルな動作（例えば、センスアンプが活性化される場合）の前の複数の（異なる）時間にＶＣＡＳＣとＶｐｌａｔｅとの間の電圧差を格納するために使用され得る複数のローカルコンデンサ４７５－ａ、４７５－ｂ、４７５－ｃと、対応するスイッチングコンポーネント４７０－ａ、４７０－ｂ、４７０－ｃとを含み得る。複数のローカルコンデンサ４７５は、ローカルコンデンサ４７５に渡る電荷共有を可能にするために、スイッチングコンポーネント７０５－ａ、７０５－ｂ、７０５－ｃを介して相互にその後結合され得、それによって、例えば、ＶＣＡＳＣとＶｐｌａｔｅとの間の差の移動平均を提供する。移動平均は、順に、以下でより詳細に説明されるように、メモリデバイス７００がクリティカルな動作の間により安定した読み出し電圧を提供することを可能にし得る。

メモリデバイス７００は、デジット線（ＤＬ）２１５－ｂと結合され得るメモリセル２０５－ｂを含み得る。メモリセル２０５－ａは、ワード線（ＷＬ）２１０－ｂ上の信号を活性化することによりメモリセル２０５－ｂを選択するためにセルコンデンサ２４０－ｂ及びセルセレクタ２４５－ｂを含み得る。メモリセル２０５－ｂ、ワード線２１０－ｂ、及びデジット線２１５－ｂは、図２及び図４を参照して論じられるようなメモリセル２０５、２０５－ａ、ワード線２１０、２１０－ａ、及びデジット線２１５、２１５－ａの例であり得る。

セルコンデンサ２４０－ｂのセルプレートは、プレート線２２０－ｂと結合され得る。プレート線２２０－ｂは、電圧源４６０－ａと結合され得、電圧源４６０－ａは、プレート線電圧Ｖｐｌａｔｅをプレート線２２０－ａに供給し得る。

デジット線２１５－ｂは、１つ以上のスイッチングコンポーネント（例えば、スイッチングコンポーネント４８５－ａ）を介してセンスアンプ４０５－ａと結合され得る。すなわち、スイッチングコンポーネント４８５－ａは、デジット線２１５－ｂとセンスアンプ４０５－ａとの間に導電経路を確立するために使用され得る。スイッチングコンポーネント４８５－ａは、図４を参照して説明したようなスイッチングコンポーネント４８５の一例であり得、例えば、カスコードアンプであり得る。

上で論じたように、メモリデバイス７００は、複数のローカルコンデンサ４７５を含み得る。複数のローカルコンデンサ４７５は、センスアンプ４０５－ａが活性化する前に異なる時間におけるプレート線電圧ＶｐｌａｔｅとグローバルＶＣＡＳＣ電圧との間の差をサンプリングするために使用され得る。ローカルコンデンサ４７５のこのセットは、スイッチングコンポーネント４８５－ａのゲート４９０－ａに設置され得るノード４８０－ａに移動平均電圧を提供するために使用され得る。

各ローカルコンデンサ４７５は、対応するスイッチングコンポーネント４７０を活性化することによって、ノード４３５－ａと（例えば、グローバルＶＣＡＳＣ電圧と）選択的に結合され得る。ノード４３５－ａは、例えば、グローバルコンデンサ４９５－ａを介して、電圧源４５０－ａにより提供される電圧にバイアスされ得る。幾つかの場合、ノード４３５－ａはグローバルＶＣＡＳＣ電圧にバイアスされ得る。例として、幾つかの場合、第１のコンデンサ４７５－ａ及び第２のコンデンサ４７５－ｂは、夫々スイッチングコンポーネント４７０－ａ及び４７０－ｂを活性化することによってノード４３５－ａと結合され得る。

幾つかの場合、各ローカルコンデンサ４７５の第１のノード４５５は、上で説明したようにノード４３５－ａと選択的に結合され得、各ローカルコンデンサ４７５の第２のノード４１０は、例えば、電圧源４６０－ａにより提供されるプレート線電圧Ｖｐｌａｔｅと結合され得る。幾つかの場合、プレート線電圧Ｖｐｌａｔｅは、例えば、セルコンデンサ２４０－ｂの底部プレートにも印加され得る。

幾つかの場合、各ローカルコンデンサ４７５の第１のノード４５５は、センスアンプ４０５－ａが非活性である期間に、（例えば、対応するスイッチングコンポーネント４７０を活性化することによって）ノード４３５－ａと結合され得る。この期間の間、スイッチングコンポーネント７０５－ａ、７０５－ｂ、７０５－ｃは不活性化され得、例えば、それらは開いていてもよい。したがって、ローカルコンデンサ４７５は、ノード４３５－ａにおける電圧（例えば、グローバルＶＣＡＳＣ）と電圧源４６０－ａにより供給される電圧（例えば、Ｖｐｌａｔｅ）との間の差であり得るローカルコンデンサ４７５に渡る電圧を発現し得る。

第１の時間において、スイッチングコンポーネント４７０－ａは不活性化され得、ローカルコンデンサ４７５－ａをノード４３５－ａから分離させ、ノード４３５－ａにおける電圧と電圧源４６０－ａにより供給された電圧との間の第１の差を格納し得る。

第２の時間（例えば、第１の時間の後）において、スイッチングコンポーネント４７０－ｂは不活性化され得、ローカルコンデンサ４７５－ｂをノード４３５－ａから分離させ、ノード４３５－ａにおける電圧と電圧源４６０－ａにより供給された電圧との間の第２の電圧差を格納し得る。第２の電圧差は、ＶＣＡＳＣ、Ｖｐｌａｔｅ、又はそれら両方の過渡的変化に起因して、（例えば、ローカルコンデンサ４７５－ａによって格納されるような）第１の電圧差とは異なり得る。

第３の時間（例えば、第２の時間の後）において、スイッチングコンポーネント４７０－ｃは不活性化され得、ローカルコンデンサ４７５－ｃをノード４３５－ａから分離させ、ノード４３５－ａにおける電圧と電圧源４６０－ａにより供給された電圧との間の第３の差を格納し得る。この第３の電圧差は、ＶＣＡＳＣ、Ｖｐｌａｔｅ、又はそれら両方の過渡電圧の変化に起因して、ローカルコンデンサ４７５－ａ及び４７５－ｂによって夫々格納された第１及び/又は第２の電圧差とは異なり得る。

第４の時間（例えば、第３の時間の後）において、ローカルコンデンサ４７５－ａ、４７５－ｂ、４７５－ｃは、対応するスイッチングコンポーネント７０５－ａ、７０５－ｂ、７０５－ｃを活性化することによってノード４８０－ａと結合され得る。ノード４８０－ａは、例えば、スイッチングコンポーネント４８５－ａのゲート４９０－ａに設置され得る。スイッチングコンポーネント７０５が活性化された場合、ローカルコンデンサ４７５のセットは、相互に電荷を共有し得、それによって、移動平均ＶＣＡＳＣ電圧（例えば、ローカルコンデンサ４７５によって第１の時間に、第２の時間に、及び第３の時間において格納された電圧差の平均）をノード４８０－ａに提供する。

スイッチングコンポーネント７０５が活性化された後、センスアンプ４０５－ａは、例えば、メモリセル２０５－ｂにより格納された状態を判定するために活性化され得る。ローカルコンデンサ４７５の各々の第１のノード４５５はノード４３５－ａから分離され、したがって、読み出し動作のこのクリティカルな部分の間にフロートしているので、ノード４８０－ａにおける電圧は、プレート線の電圧（Ｖｐｌａｔｅ）の変化を追跡し得、例えば、センスアンプ４０５－ａが活性化された場合又はその間に、メモリセル２０５－ｂに渡ってより安定した読み出し電圧を提供し得る。

メモリデバイス７００は、３つのローカルコンデンサ（４７５－ａ、４７５－ｂ、４７５－ｃ）及び対応するスイッチングコンポーネント（４７０－ａ、４７０－ｂ、４７０－ｃ、７０５－ａ、７０５－ｂ、７０５－ｃ）を描写するが、メモリデバイスは、開示の範囲から逸脱することなく、より多くの又はより少数のローカルコンデンサ及びスイッチングコンポーネントを使用し得ることは分かるべきである。

随意に、メモリデバイス７００は、ローカルコンデンサ４７５によって提供される移動平均電圧を格納し、ノード４８０－ａに移動平均電圧を提供するために使用され得る追加のローカルコンデンサ７１０を含み得る。

幾つかの場合、移動平均電圧に対して、ローカルコンデンサ４７５により格納された電圧差を異なって重み付けすることが望ましいことがある。例えば、後の時間に格納された電圧差（例えば、第３の時間においてローカルコンデンサ４７５－ｃにより格納された電圧差）は、より早い時間に格納された電圧差（例えば、第１の時間においてローカルコンデンサ４７５－ａにより格納された電圧差）よりも安定した読み出し電圧を維持することに、より関連性があり得る。全てのコンデンサが相互に結合されている場合、より大きなコンデンサは、全体の平均電圧により大きな相対的な影響を有し得るので、最も関連性のある時間における（例えば、電圧差がサンプリングされる最後の時間における）電圧差を格納するために、より大きなコンデンサが使用され得る。

したがって、幾つかの場合、各ローカルコンデンサ４７５は、ローカルコンデンサ４７５によって格納された電圧差の所望の重み付けに依存して、異なる静電容量を有し得る。一例として、ローカルコンデンサ４７５－ａは、ローカルコンデンサ４７５－ｂよりも小さい静電容量を有し得、ローカルコンデンサ４７５－ｂは、順に、ローカルコンデンサ４７５－ｃよりも小さい静電容量を有し得る。サイズの他の組み合わせも可能である。

メモリデバイス７００の移動平均回路（例えば、ローカルコンデンサ４７５及び対応するスイッチングコンポーネントのセットを含む）のタイミング及び動作に関する追加の詳細は、図８及び９を参照して論じられる。

図８は、本明細書に開示されるような例に従ったリファレンス電圧管理をサポートする回路８００の例を説明する。回路８００は、移動平均回路と称され得、メモリデバイス７００に描写された移動平均回路に類似し得るが、図７を参照して説明したものと同様の技術を使用してクリティカルな動作の間に一般的なリファレンス信号（例えば、ローカルリファレンス信号）と別の電圧（例えば、ＶＳＳ電圧又は接地電圧）との間の安定した電圧差（ΔＶ）を維持する、より一般的な場合に使用され得る。そうしたリファレンス信号は、例えば、図２を参照して説明したように、メモリセルによって格納された状態を判定するためにセンスアンプによって使用されるリファレンス電圧を含み得、又は別のタイプのリファレンス信号であり得る。クリティカルな動作は、例えば、ローカルリファレンス信号と第２の電圧との間の安定した差を維持することが重要である動作であり得る。

回路８００は、複数のローカルコンデンサ８０５のセットを含み得る。ローカルコンデンサ８０５は、クリティカルな動作が実施される前に異なる時間に、ノード８２０におけるグローバルリファレンス電圧（グローバルＲＥＦ）と第２の電圧（例えば、電圧源８３０により供給される電圧）との間の電圧差をサンプリング及び格納するために使用され得る。ローカルコンデンサ８０５は、ノード８２５に移動平均電圧差を提供するために使用され得、ノード８２５は、センスコンポーネント等のメモリデバイス内の他の回路にローカルリファレンス信号（ローカルＲＥＦ）を提供し得る。

メモリデバイス７００内の回路に関して説明したように、各ローカルコンデンサ８０５は、対応するスイッチングコンポーネント８１０を活性化することによってノード８２０と選択的に結合され得る。幾つかの場合、各ローカルコンデンサ８０５の第１のノードは、ノード８２０と選択的に結合され得、各ローカルコンデンサ８０５の第２のノードは、例えば、電圧源８３０と結合され得る。

幾つかの場合、ローカルコンデンサ８０５は、回路が比較的静かである場合に、クリティカルな動作の前の期間に（例えば、対応するスイッチングコンポーネント８１０を活性化することによって）ノード８２０と結合され得る。この期間の間、スイッチングコンポーネント８１５－ａ、８１５－ｂ、８１５－ｃは不活性化され得、例えば、それらは開いていてもよい。したがって、ローカルコンデンサ８０５は、ノード８２０における電圧と電圧源８３０により供給される電圧との間の電圧差ΔＶであり得るローカルコンデンサ８０５に渡る電圧を発現し得る。

第１の時間において、スイッチングコンポーネント８１０－ａは不活性化され得、ローカルコンデンサ８０５－ａをノード８２０から分離させ、ノード８２０における電圧と電圧源８３０により供給される電圧との間の第１の電圧差を格納し得る。

第２の時間（例えば、第１の時間の後）において、スイッチングコンポーネント８１０－ｂは不活性化され得、ローカルコンデンサ８０５－ｂをノード８２０から分離させ、ノード８２０における電圧と電圧源８３０により供給される電圧との間の第２の電圧差を格納し得る。第２の電圧差は、ノード８２０におけるグローバルリファレンス電圧、電圧源８３０により供給されるローカル電圧、又はそれら両方の過渡的変化に起因して、（例えば、ローカルコンデンサ８０５－ａによって格納されるような）第１の電圧差とは異なり得る。

第３の時間（例えば、第２の時間の後）において、スイッチングコンポーネント８１０－ｃは不活性化され得、ローカルコンデンサ８０５－ｃをノード８２０から分離させ、ノード８２０における電圧と電圧源８３０により供給される電圧との間の第３の差を格納し得る。この第３の電圧差は、ノード８２０におけるグローバルリファレンス電圧、電圧源８３０により供給されるようなローカル電圧、又はそれら両方の過渡的変化に起因して、ローカルコンデンサ８０５－ａ及び８０５－ｂによって夫々格納される第１及び／又は第２の電圧差とは異なり得る。

第４の時間（例えば、第３の時間の後）において、ローカルコンデンサ８０５－ａ、８０５－ｂ、８０５－ｃは、対応するスイッチングコンポーネント８１５－ａ、８１５－ｂ、８１５－ｃを活性化することによって、ノード８２５と、及び相互に結合され得る。ノード８２５は、ローカルリファレンス信号（ローカルＲＥＦ）を、センスコンポーネント等のメモリデバイス内の他の回路に提供し得る。スイッチングコンポーネント８１５が活性化される場合、ローカルコンデンサ８０５は相互に電荷を共有し得、それによって、ノード８２５に第１の時間に、第２の時間に、及び第３の時間において格納された電圧差の移動平均を提供する。ノード８２５はフロートしているので、ノード８２５における電圧は、電圧源８３０により供給されるローカル電圧の電圧変化を追跡し得、それによって、ノード８２５における安定した電圧差（例えば、安定したローカルＲＥＦ）を提供する。

スイッチングコンポーネント８１５が活性化され、ノード８２５がフロートすることを可能にされた後、クリティカルな動作が実施され得る。幾つかの場合、クリティカルな動作の間、ノード８２５における電圧は、ローカルコンデンサ８０５を経由して電圧源８３０と関連付けられた電圧変化を追跡し得るので、ノード８２５におけるローカルリファレンス信号と電圧源８３０により供給される電圧との間の電圧差ΔＶは比較的安定したままであり得る。

幾つかの場合、クリティカルな動作が実施された後、ローカルコンデンサ８０５は、（例えば、スイッチングコンポーネント８１５を不活性化することによって）ノード８２５から分離され得、例えば、次のクリティカルな動作に備えるために、（例えば、スイッチングコンポーネント８１０を活性化することによって）ノード８２０と再結合され得る。

メモリデバイス７００に描写された回路の一般的な場合であり得る回路８００の動作の他の態様は、図９を参照してより詳細に説明される。

図９は、本明細書に開示されるような例に従ったリファレンス電圧管理をサポートするメモリデバイス内の様々な動作の間に発生し得る電圧のタイミング図９００の例を説明する。

以前に論じたように、幾つかの場合、ある一定のクリティカルな動作の間に、ローカルリファレンス電圧と別の電圧（例えば、ＶＳＳ電圧、接地電圧、又はその他の電圧）との間で安定した電圧差ΔＶを維持することが望ましいことがある。そうしたクリティカルな動作は、例えば、メモリセルの読み出し動作の間のセンシング動作、又は電圧差ΔＶの安定性が望ましいことがあるその他のクリティカルな動作を含み得る。

タイミング図９００は、回路８００を含み得るメモリデバイスの動作の間の回路８００と関連付けられた様々な電圧を描写する。

タイミング図９００は、例えば、回路８００のノード８２０と関連付けられた電圧であり得るグローバルリファレンス電圧９０５（例えば、グローバルＲＥＦ）を含み得る。すなわち、幾つかの場合、ノード８２０は、例えば、センシング動作のためのリファレンス電圧又はＶＣＡＳＣ電圧であり得るグローバルリファレンス電圧９０５にバイアスされ得る。

タイミング図は、電圧供給８３０と関連付けられた電圧であり得るローカル供給電圧９１０を含み得る。すなわち、幾つかの場合、ローカル供給電圧９１０は、電圧供給８３０によって供給され得るが、例えば、活性化されたセンスアンプによって電流が注入された場合等、メモリデバイス内の様々な電気的影響に基づく変動を経験し得る。ローカル供給電圧９１０は、例えば、ＶＳＳ電圧又は電圧供給８３０によって供給されるプレート線電圧（Ｖｐｌａｔｅ）であり得る（又はそれに基づき得る）。

タイミング図９００は、ローカルリファレンス電圧９１５を含み得、それは、回路８００のノード８２５における電圧（例えば、ローカルＲＥＦ）であり得る。幾つかの場合、ローカルリファレンス電圧９１５は、メモリセルによって格納された状態を判定するためにセンスアンプによって使用されるリファレンス電圧であり得、又は例えば、メモリセルの電圧をバイアスするために使用されるゲート電圧（例えば、カスコードアンプのゲートにおける電圧）であり得る。タイミング図９００に描写される電圧は概算であり、特定の電圧ではなく、むしろ一般的な電気的挙動を説明することを意図している。

時間９２０の前に、スイッチングコンポーネント８１０及び８１５が活性化（例えば、“オン”に）され得る。したがって、ノード８２５がノード８２０と結合されているので、ローカルリファレンス電圧９１５は、グローバルリファレンス電圧９０５に実質的に等しくてもよい（したがって、タイミング図９００には見えないことがある）。ローカルコンデンサ８０５の各々に渡る電圧は、（メモリデバイスにおける様々な過渡的又は寄生的影響に起因して、電圧供給８３０の電圧とは多少異なり得る）ローカル供給電圧９１０とグローバルリファレンス電圧９０５との間の差であり得る。

時間９２０において、スイッチングコンポーネント８１５は、ノード８２５から（例えば、ローカルリファレンス電圧９１５から）ローカルコンデンサ８０５の各々を分離するために不活性化（例えば、“オフ”に）され得る。また、スイッチングコンポーネント８１０－ａは、ローカルコンデンサ８０５－ａをノード８２０から（例えば、グローバルリファレンス電圧９０５から）分離するために不活性化され得る。したがって、時間９２０において、ローカルコンデンサ８０５－ａは、ノード８２０におけるグローバルリファレンス電圧９０５とローカル供給電圧９１０との間の第１の電圧差ΔＶ１を格納し得る。時間９２０において、ローカルコンデンサ８０５－ｂ及び８０５－ｃはノード８２０と結合されたままであり得、すなわち、スイッチングコンポーネント８１０－ｂ、８１０－ｃは“オン”のままであり得る。

時間９２５において、スイッチングコンポーネント８１０－ｂは、ローカルコンデンサ８０５－ｂをノード８２０（例えば、グローバルリファレンス電圧９０５）から分離するために不活性化され得る。したがって、時間９２５において、ローカルコンデンサ８０５－ｂは、ノード８２０におけるグローバルリファレンス電圧９０５とローカル供給電圧９１０との間の第２の電圧差ΔＶ２を格納し得る。時間９２５において、ローカルコンデンサ８０５－ｃは、ノード８２０と結合されたままであり得、すなわち、スイッチングコンポーネント８１０－ｃは“オン”のままであり得る。

時間９３０において、スイッチングコンポーネント８１０－ｃは、ローカルコンデンサ８０５－ｃをノード８２０（例えば、グローバルリファレンス電圧９０５）から分離するために不活性化され得る。したがって、時間９３０において、ローカルコンデンサ８０５－ｃは、ノード８２０におけるグローバルリファレンス電圧９０５とローカル供給電圧９１０との間の第３の電圧差ΔＶ３を格納し得る。

また、時間９３０に（又はその近くに）おいて、スイッチングコンポーネント８１５は、ローカルコンデンサ８０５が相互に及びノード８２５と結合され得、電荷を共有し始める得るように活性化（“オン”に）され得る。したがって、ノード８２５における電圧（例えば、ローカルリファレンス電圧９１５）は、ローカルリファレンス電圧９１５とローカル供給電圧９１０との間の電圧差が、ローカルコンデンサ８０５に渡る電圧差ΔＶ１、ΔＶ２、ΔＶ３の平均であるように電圧にバイアスされ得る。ΔＶ１、ΔＶ２、ΔＶ３は各々異なる時間において格納されたので、そうした平均は移動平均とみなされ得る。

以前に論じたように、幾つかの場合、ノード８２５における電圧が、ローカルコンデンサ８０５に渡る電圧差ΔＶ１、ΔＶ２、ΔＶ３の加重平均を提供し得るように、ローカルコンデンサ８０５のサイズは異なり得る。

時間９３０において（又はその後に）、クリティカルな動作（例えば、活性化フェーズ）が開始され得る。クリティカルな動作は、例えば、メモリセルの読み出し動作の間にデジット線上の電圧をセンシングするためのセンスアンプの活性化を含み得る。クリティカルな動作は、例えば、ローカルリファレンス電圧９１５とローカル供給電圧９１０との間の電圧差９４０に基づき得る（例えば、使用し得、又は依存し得る）。

（時間９３０と時間９３５との間に発生し得る）クリティカルな動作の間、ローカル供給電圧９１０が変化し得るとしても、ローカルリファレンス電圧９１５とローカル供給電圧９１０との間の電圧差９４０は比較的安定したままであり得る。ローカルコンデンサ８０５は、グローバルリファレンス電圧９０５から分離されているからであり、例えば、それらはフロートしており、それによって、ノード８２５における電圧（例えば、ローカルリファレンス電圧９１５）は、ローカル供給電圧９１０の電圧の変化を追跡し、安定した電圧差９４０を維持することを可能にする。

時間９３５において、クリティカルな動作は終了し得る。時間９３５において又はその後に、スイッチングコンポーネント８１０（及び可能性として８１５）は、ローカルコンデンサ８０５をノード８２０と再結合することによって、次の動作に備えるために再活性化され得る。

図１０は、本明細書に開示されるような例に従ったリファレンス電圧管理をサポートするコントローラ１００５のブロック図１０００を示す。コントローラ１００５は、図１及び２を参照して説明したようなメモリデバイスのローカルメモリコントローラ、デバイスメモリコントローラ、又は外部メモリコントローラの機構の一例であり得る。コントローラ１００５は、スイッチングマネージャ１０１０、アクセス動作マネージャ１０１５、センシングマネージャ１０２０、及び格納マネージャ１０２５を含み得る。これらのモジュールの各々は、直接的又は間接的に、相互に（例えば、１つ以上のバス、導電線等を介して）通信し得る。

スイッチングマネージャ１０１０は、第１のコンデンサを、第１の電圧にバイアスされた第１のノードと結合し得る。第１のコンデンサは、メモリセルのデジット線とセンスコンポーネントとの間に導電経路を確立することと関連付けられた第２のノードと結合され得る。

幾つかの例では、スイッチングマネージャ１０１０は、例えば、メモリセルにアクセスしてクリティカルな動作を実施する前に、第１のコンデンサを第１のノードから分離し得る。幾つかの例では、スイッチングマネージャ１０１０は、メモリセルにアクセスした後、第１のコンデンサを第１のノードと結合（例えば、再結合）し得る。

そうした例では、スイッチングマネージャ１０１０は、第１のコンデンサ及び第２のコンデンサを、第１の電圧にバイアスされた第１のノードと結合し得る。スイッチングマネージャ１０１０は、第１の時間において、第１の電圧と、メモリセルのプレート線と関連付けられた第２の電圧との間の差の第１の表現を格納するために、第１のコンデンサを第１のノードから分離し得る。スイッチングマネージャ１０１０は、第１の時間の後の第２の時間において、第１の電圧と第２の電圧との間の差の第２の表現を格納するために、第２のコンデンサを第１のノードから分離し得る。スイッチングマネージャ１０１０は、第２の時間の後の第３の時間において、第１のコンデンサ及び第２のコンデンサを、メモリセルのデジット線とセンスコンポーネントとの間に導電経路を確立することと関連付けられた第２のノードと結合し得る。

スイッチングマネージャ１０１０は、スイッチングコンポーネントを活性化することによって、第１のコンデンサを第１のノードと結合し得る。スイッチングマネージャ１０１０は、スイッチングコンポーネントを不活性化することによって、第１のコンデンサを第１のノードから分離し得る。スイッチングマネージャ１０１０は、スイッチングコンポーネントと関連付けられる抵抗を調節する（例えば、増加させる）ことによって、第１のコンデンサを第１のノードから分離し得る。幾つかの場合、第１のコンデンサを第１のノードと結合することは、第１のコンデンサを第２のコンデンサと結合し、第２のコンデンサは、第１のノードと第１の電圧を提供する電圧供給との間に結合される。

スイッチングマネージャ１０１０は、第１のコンデンサ及び第２のコンデンサを、第２のノードと結合された第３のコンデンサと結合し得る。

幾つかの場合、第１のコンデンサは、センスコンポーネントが非活性である時に第１のノードと結合される。幾つかの場合、第１のコンデンサはカスコードアンプのゲートと結合される。幾つかの場合、第１のコンデンサ及び第２のコンデンサは、第２の電圧を供給するように構成された第２の電圧供給と結合される。

アクセス動作マネージャ１０１５は、第１のコンデンサが第１のノードから分離された後に、メモリセルにアクセスし得る。幾つかの例では、アクセス動作マネージャ１０１５は、第１のコンデンサ及び第２のコンデンサが第２のノードと結合されている間にメモリセルにアクセスし得る。幾つかの例では、アクセス動作マネージャ１０１５は、メモリセルと関連付けられたワード線信号をアサートすることによってメモリセルにアクセスし得る。

格納マネージャ１０２５は、第１のコンデンサを使用して、第１の電圧と、メモリセルのプレート線と関連付けられた第２の電圧との間の電圧差を格納し得る。

センシングマネージャ１０２０は、第１のコンデンサが第１のノードから分離されている間に、センスコンポーネントを使用してメモリセルにより格納された状態をセンシングし得る。

図１１は、本明細書に開示されるような例に従ったリファレンス電圧管理をサポートする１つ以上の方法１１００を説明するフローチャートを示す。方法１１００の動作は、本明細書で説明されるように、メモリデバイス又はそのコンポーネントによって実装され得る。例えば、方法１１００の動作は、図１を参照して説明したようなメモリデバイスによって実施され得る。幾つかの例では、メモリデバイスは、説明された機能を実施するためにメモリデバイスの機能的素子を制御するための命令のセットを実行し得る。追加的に又は代替的に、メモリデバイスは、専用のハードウェアを使用して、説明された機能の態様を実施し得る。

１１０５において、メモリデバイスは、第１のコンデンサを、第１の電圧にバイアスされた第１のノードと結合し得る。第１のコンデンサは、メモリセルのデジット線とセンスコンポーネントとの間に導電経路を確立することと関連付けられた第２のノードと結合され得る。１１０５の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、１１０５の動作の態様は、図１０を参照して説明したようなスイッチングマネージャによって実施され得る。

１１１０において、メモリデバイスは、第１のコンデンサを使用して、第１の電圧と、メモリセルのプレート線と関連付けられた第２の電圧との間の電圧差を格納し得る。１１１０の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、１１１０の動作の態様は、図１０を参照して説明したような格納マネージャによって実施され得る。

１１１５において、メモリデバイスは、第１のコンデンサを第１のノードから分離し得る。１１１５の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、１１１５の動作の態様は、図１０を参照して説明したようなスイッチングマネージャによって実施され得る。

１１２０において、メモリデバイスは、第１のコンデンサを第１のノードから分離した後、メモリセルにアクセスし得る。１１２０の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、１１２０の動作の機構は、図１０を参照して説明されるようなアクセス動作マネージャによって実施され得る。

１１２５において、メモリデバイスは、メモリセルにアクセスした後、第１のコンデンサを第１のノードと結合し得る。１１２５の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、１１２５の動作の機構は、図１０を参照して説明したようなスイッチングマネージャによって実施され得る。

幾つかの例では、本明細書で説明するような装置は、方法１１００等の１つ以上の方法を実施し得る。装置は、第１のコンデンサを、第１の電圧にバイアスされた第１のノードと結合することであって、第１のコンデンサは、メモリセルのデジット線とセンスコンポーネントとの間に導電経路を確立することと関連付けられた第２のノードと結合されることのための機構、手段、又は命令（例えば、プロセッサによって実行可能な命令を格納する非一時的コンピュータ可読媒体）を含み得る。装置は、第１のコンデンサを使用して、第１の電圧と、メモリセルのプレート線と関連付けられた第２の電圧との間の電圧差を格納することと、第１のコンデンサを第１のノードから分離することと、第１のコンデンサを第１のノードから分離した後にメモリセルにアクセスすることと、メモリセルにアクセスした後に第１のコンデンサを第１のノードと結合することのための機構、手段、又は命令を含み得る。

方法１１００及び本明細書で説明した装置の幾つかの例は、第１のコンデンサが第１のノードから分離されている間に、センスコンポーネントを使用してメモリセルにより格納された状態をセンシングするための動作、機構、手段、又は命令を更に含み得る。

方法１１００及び本明細書で説明した装置の幾つかの例では、第１のコンデンサを第１のノードと結合することは、スイッチングコンポーネントを活性化することのための動作、機構、手段、又は命令を含み得る。

方法１１００及び本明細書で説明した装置の幾つかの例では、第１のコンデンサを第１のノードから分離することは、スイッチングコンポーネントを不活性化することのための動作、機構、手段、又は命令を含み得る。

方法１１００及び本明細書で説明した装置の幾つかの例では、第１のコンデンサを第１のノードから分離することは、スイッチングコンポーネントと関連付けられた抵抗を増加させることのための動作、機構、手段、又は命令を含み得る。

方法１１００及び本明細書で説明した装置の幾つかの例では、第１のコンデンサは、センスコンポーネントが非活性であり得る時に第１のノードと結合され得る。

方法１１００及び本明細書で説明した装置の幾つかの例では、第１のコンデンサは、カスコードアンプのゲートと結合され得る。

方法１１００及び本明細書で説明した装置の幾つかの例は、第１のコンデンサを第１のノードと結合することは、第１のコンデンサを第２のコンデンサと結合することであって、第２のコンデンサは、第１のノードと第１の電圧を提供する電圧供給との間に結合され得ることのための動作、機構、手段、又は命令を更に含み得る。

方法１１００及び本明細書で説明した装置の幾つかの例では、メモリセルにアクセスすることは、メモリセルと関連付けられたワード線信号をアサートすることのための動作、機構、手段、又は命令を含み得る。

図１２は、本開示の機構に従ったリファレンス電圧管理をサポートする１つ以上の方法１２００を説明するフローチャートを示す。方法１２００の動作は、本明細書で説明されるように、メモリデバイス又はそのコンポーネントによって実装され得る。例えば、方法１２００の動作は、図１を参照して説明したようなメモリデバイスによって実施され得る。幾つかの例では、メモリデバイスは、説明された機能を実施するためにメモリデバイスの機能的素子を制御するための命令のセットを実行し得る。追加的に又は代替的に、メモリデバイスは、専用のハードウェアを使用して、説明された機能の機構を実施し得る。

１２０５において、メモリデバイスは、第１のコンデンサ及び第２のコンデンサを、第１の電圧にバイアスされた第１のノードと結合し得る。１２０５の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、１２０５の動作の機構は、図１０を参照して説明したようなスイッチングマネージャによって実施され得る。

１２１０において、メモリデバイスは、第１の時間において、第１の電圧と、メモリセルのプレート線と関連付けられた第２の電圧との間の差の第１の表現を格納するために、第１のコンデンサを第１のノードから分離し得る。１２１０の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、１２１０の動作の機構は、図１０を参照して説明されるようなスイッチングマネージャによって実施され得る。

１２１５において、メモリデバイスは、第１の時間の後の第２の時間において、第１の電圧と第２の電圧との間の差の第２の表現を格納するために、第２のコンデンサを第１のノードから分離し得る。１２１５の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、１２１５の動作の機構は、図１０を参照して説明されるようなスイッチングマネージャによって実施され得る。

１２２０において、メモリデバイスは、第２の時間の後の第３の時間において、第１のコンデンサ及び第２のコンデンサを、メモリセルのデジット線とセンスコンポーネントとの間の導電経路を確立することと関連付けられた第２のノードと結合し得る。１２２０の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、１２２０の動作の機構は、図１０を参照して説明されるようなスイッチングマネージャによって実施され得る。

１２２５において、メモリデバイスは、第１のコンデンサ及び第２のコンデンサが第２のノードと結合されている間に、メモリセルにアクセスし得る。１２２５の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、１２２５の動作の機構は、図１０を参照して説明されるようなアクセス動作マネージャによって実施され得る。

幾つかの例では、本明細書で説明するような装置は、方法１２００等の１つ以上の方法を実施し得る。装置は、第１のコンデンサ及び第２のコンデンサを、第１の電圧にバイアスされた第１のノードと結合することと、第１の時間において、第１の電圧と、メモリセルのプレート線と関連付けられた第２の電圧との間の差の第１の表現を格納するために第１のコンデンサを第１のノードから分離することと、第１の時間の第２の時間において、第１の電圧と第２の電圧との間の差の第２の表現を格納するために第２のコンデンサを第１のノードから分離することと、第２の時間の後の第３の時間において、第１のコンデンサ及び第２のコンデンサを、メモリセルのデジット線とセンスコンポーネントとの間に導電経路を確立することと関連付けられた第２のノードと結合することと、第１のコンデンサ及び第２のコンデンサが第２のノードと結合されている間に、メモリセルにアクセスすることのための機構、手段、又は命令（例えば、プロセッサによって実行可能な命令を格納する非一時的コンピュータ可読媒体）を含み得る。

方法１２００及び本明細書で説明した装置の幾つかの例では、第１のコンデンサ及び第２のコンデンサを第２のノードと結合することは、第１のコンデンサ及び第２のコンデンサを、第２のノードと結合され得る第３のコンデンサと結合することのための動作、機構、手段、又は命令を含み得る。

方法１２００及び本明細書で説明した装置の幾つかの例では、第１のコンデンサ及び第２のコンデンサは、第２の電圧を供給するように構成された第２の電圧供給と結合され得る。

上で説明した方法は、可能な実装を説明すること、動作及びステップは、再配置され得、さもなければ修正され得ること、及び他の実装が可能であることに留意すべきである。更に、２つ以上の方法からの機構は組み合わせられ得る。本明細書で説明した情報及び信号は、様々な異なる技術及び技法の内の何れかを使用して表し得る。例えば、上記の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場若しくは磁性粒子、光場若しくは光粒子、又は任意のそれらの組み合わせにより表され得る。幾つかの図面は、信号を単一の信号として説明し得るが、当業者は、バスが様々なビット幅を有し得る場合に、信号が複数の信号のバスを表し得ることを理解するであろう。

用語“電子通信”、“導電的接触”、“接続された”、及び“結合された”は、コンポーネント間の信号の流れをサポートするコンポーネント間の関係を指し得る。コンポーネント間の信号の流れを何時でもサポート可能である何れかの導電経路がコンポーネント間にある場合、コンポーネントは相互に電子通信する（又は導電的に接触する、接続される、又は結合される）とみなされる。

任意の所与の時点で、相互に電子通信する（又は導電的に接触する、接続される、又は結合される）コンポーネント間の導電経路は、接続されたコンポーネントを含み得るデバイスの動作に基づいて開回路又は閉回路であり得る。接続されたコンポーネント間の導電経路は、コンポーネント間の直接の導電経路であり得、又は接続されたコンポーネント間の導電経路は、スイッチ、トランジスタ、又はその他のコンポーネント等の中間コンポーネントを含み得る間接の導電経路であり得る。幾つかの場合、例えば、スイッチ又はトランジスタ等の１つ以上の中間コンポーネントを使用して、接続されたコンポーネント間の信号の流れは、一時的に中断されてもよい。

用語“結合”は、信号が現在導電経路を介してコンポーネント間で通信することができないコンポーネント間の開回路の関係から、信号が導電経路を越えてコンポーネント間を通信することができるコンポーネント間の閉回路の関係に移行する状態を指す。コントローラ等のコンポーネントが他のコンポーネントを相互に結合する場合、コンポーネントは、以前は信号の流れを許可していなかった導電経路を越えて他のコンポーネント間で信号を流すことを可能にする変更を開始する。

用語“絶縁された”は、信号が現在コンポーネント間を流れることができないコンポーネント間の関係を指す。コンポーネント間に開回路がある場合、コンポーネントは相互に絶縁される。例えば、コンポーネント間に位置付けられたスイッチによって分離された２つのコンポーネントは、スイッチが開いている場合に相互に絶縁される。コントローラが２つのコンポーネントを相互に絶縁した場合、コントローラは、以前は信号の流れを許可していた導電経路を使用して信号がコンポーネント間を流れることを防ぐ変更に影響を与える。

メモリアレイを含む本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコンゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合、該基板は半導体ウエハである。その他の場合、該基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を使用したドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長の間に実施され得る。

本明細書で論じられる１つ以上のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になる結果をもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”に又は“活性化”され得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”に又は“不活性化”され得る。

添付の図面に関連して本明細書に記載される説明は、例示的構成を説明し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用される用語“例示的（ｅｘｅｍｐｌａｒｙ）”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、説明される技術の理解を提供するための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実践され得る。幾つかの実例では、説明される例の内容を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示される。

添付の図において、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、ダッシュと、同様のコンポーネント間で区別する第２のラベルとを参照ラベルに続けることによって区別され得る。明細書中にただ第１の参照ラベルが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの任意の１つに適用できる。

本明細書に記述される情報及び信号は、様々な異なる科学技術及び技術の何れかを使用して表され得る。例えば、上述の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。

本明細書の開示と関連して説明される様々な説明ブロック及びモジュールは、本明細えで説明される機能を実行するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ若しくはその他のプログラミング可能論理デバイス、ディスクリートゲート若しくはトランジスタ論理、ディスクリートハードウェアコンポーネント、又はそれらの任意の組み合わせで実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと併せた１つ以上のマイクロプロセッサ、又は任意のその他のそうした構成）として実装され得る。

本明細書に説明される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコード上に格納され得、又は送信され得る。その他の例及び実装は、本開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上で説明した機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装できる。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的位置に実装されるように分散されることを含む、様々な位置に物理的に設置され得る。また、請求項を含む本明細書で使用されるとき、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するように包含的リストを指し示す。また、本明細書で使用されるとき、句“基づいて”は、条件の閉集合への言及として解釈されるべきではない。例えば、“条件Ａに基づいて”というように説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａ及び条件Ｂの両方に基づき得る。言い換えれば、本明細書で使用されるとき、句“基づいて”は、句“少なくとも部分的に基づいて”と同様の方法で解釈されるべきである。

本明細書の説明は、当業者が開示を製作又は使用できるように提供される。開示への様々な修正が当業者に容易に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用され得る。したがって、開示は、本明細書に説明された例示及び設計に限定されるべきではなく、本明細書に開示された原理及び新規の機構と一致する最も広い範囲に一致すべきである。

［クロスリファレンス］
本特許出願は、２０１９年４月１１日に出願された“ＲＥＦＥＲＥＮＣＥ ＶＯＬＴＡＧＥ ＭＡＮＡＧＥＭＥＮＴ”と題された、Ｂｏｌａｎｄｒｉｎａ等による米国特許出願第１６／３８１，７０２号の優先権を主張する、２０２０年３月１８日に出願された“ＲＥＦＥＲＥＮＣＥ ＶＯＬＴＡＧＥ ＭＡＮＡＧＥＭＥＮＴ”と題された、Ｂｏｌａｎｄｒｉｎａ等による国際出願第ＰＣＴ／ＵＳ２０２０／０２３３２４号の優先権を主張し、それらの出願の各々は、本明細書の譲受人に割り当てられ、かつ明示的に参照によりその全体が本明細書に組み込まれる。

開示された技術では、（例えば、メモリダイ１６０に対してローカルの）ローカルメモリコントローラ１６５は、メモリデバイス１１０に、メモリセルの読み出し動作の間に安定した読み出し電圧を維持することに固有の動作を実施させ得る。具体的には、ローカルメモリコントローラ１６５は、メモリデバイス１１０に、ローカルコンデンサを、第１の電圧にバイアスされた第１のノードと結合させ得る。第１のコンデンサはまた、メモリセルのデジット線（例えば、デジット線２１５）とセンスコンポーネント（例えば、センスコンポーネント２５０）との間に導電経路を確立することと関連付けられる第２のノードと結合され得る。メモリデバイス１１０は、ローカルコンデンサを使用して、第１の電圧と、メモリセルのプレート線と関連付けられた第２の電圧との間の電圧差を格納し得る。メモリデバイス１１０は、ローカルコンデンサを第１のノードから分離し得、ローカルコンデンサを第１のノードから分離した後にメモリセルにアクセスし得る。アクセス動作の間、ローカルコンデンサは、読み出し電圧を安定させるのに役立つ。メモリデバイス１１０は、メモリセルにアクセスした後、第１のコンデンサを第１のノードと再結合し得る。

図３Ａ及び３Ｂは、夫々、本開示の様々な例に従った、ヒステリシス曲線３００－ａ及び３００－ｂを有する強誘電体メモリセルの非線形電気特性の例を説明する。ヒステリシス曲線３００－ａ及び３００－ｂは、夫々、強誘電体メモリセルの例示的な書き込み及び読み出しプロセスを説明する。ヒステリシス曲線３００－ａ及び３００－ｂは、電圧差Ｖの関数として、強誘電体コンデンサ（例えば、図２を参照して説明したコンデンサ２４０）上に格納された電荷Ｑを描写する。

ヒステリシス曲線３００－ａに描写されるように、強誘電体材料は、ゼロ電圧差で正又は負の分極を維持し得、２つの可能な帯電状態：電荷状態３０５及び電荷状態３１０をもたらす。図３Ａの例に従えば、電荷状態３０５は論理０を表し、電荷状態３１０は論理１を表す。幾つかの例では、メモリセルを動作するための他のスキームに適合するために、個別の電荷状態の論理値は逆にされ得る。

論理０又は１は、電圧を印加することによって、強誘電体材料の電気分極、したがってコンデンサ端子上の電荷を制御することによって、メモリセルに書き込まれ得る。例えば、コンデンサに渡って正味の正の電圧３１５を印加することは、電荷状態３０５－ａに達するまで電荷の蓄積をもたらす。図３Ａに示すように、電圧３１５を除去すると、電荷状態３０５－ａは、ゼロ電圧で電荷状態３０５に到達するまで経路３２０をたどる。同様に、電荷状態３１０は、正味の負の電圧３２５を印加することによって書き込まれ、それは、電荷状態３１０－ａをもたらす。負の電圧３２５を除去した後、電荷状態３１０－ａは、ゼロ電圧で電荷状態３１０に到達するまで経路３３０をたどる。電荷状態３０５－ａ及び３１０－ａは、残留分極（Ｐｒ）値、例えば、外部バイアス（例えば、電圧）を除去したときに残る分極（又は電荷）とも称され得る。抗電圧は、電荷（又は分極）がゼロである電圧である。

強誘電体コンデンサの格納された状態を読み出す又はセンシングするために、電圧がコンデンサに渡って印加され得る。それに応じて、格納された電荷Ｑが変化し、変化の程度は初期の電荷状態に依存し、例えば、最終的な格納された電荷（Ｑ）は、電荷状態３０５－ｂ又は３１０－ｂの何れが最初に格納されたかに依存する。例えば、図３Ｂに示すように、ヒステリシス曲線３００－ｂは、２つの可能な格納される電荷状態３０５－ｂ及び３１０－ｂを説明する。図２を参照して論じたように、電圧３３５がコンデンサ２４０に渡って印加され得る。他の場合、固定電圧がセルプレートに印加され得、正の電圧として描写されているが、電圧３３５は負であり得る。電圧３３５に応答して、電荷状態３０５－ｂは経路３４０をたどり得る。同様に、電荷状態３１０－ｂが最初に格納された場合、それは経路３４５をたどる。電荷状態３０５－ｃ及び電荷状態３１０－ｃの最終位置は、特定のセンシングスキームや回路等を含む、１つ以上の要因に依存する。

すなわち、図５に描写されるように、プレート線電圧Ｖｐｌａｔｅ５２０が（例えば、メモリセルの状態をセンシングするためのセンスアンプの起動に起因して）活性化フェーズ５１０の間に上昇する場合、ノード４８０におけるローカルＶＣＡＳＣ（したがって、ローカルＶＣＡＳＣ－Ｖｔｈ５１５）は、相応の量だけ上昇し、それによって、活性化フェーズ５１０の間、メモリセル２０５－ａに渡って安定した読み出し電圧Ｖｃｅｌｌ５２５を維持する。タイミング図５００に描写される電圧は概算であり、特定の電圧ではなく、むしろ一般的な挙動を説明することを意図している。

Claims (25)

1. 第１のコンデンサを、第１の電圧にバイアスされた第１のノードと結合することであって、前記第１のコンデンサは、メモリセルのデジット線とセンスコンポーネントとの間に導電経路を確立することと関連付けられた第２のノードと結合されることと、
   前記第１のコンデンサを使用して、前記第１の電圧と、前記メモリセルのプレート線と関連付けられた第２の電圧との間の電圧差を格納することと、
   前記第１のコンデンサを前記第１のノードから分離することと、
   前記第１のコンデンサを前記第１のノードから分離した後、前記メモリセルにアクセスすることと、
   前記メモリセルにアクセスした後、前記第１のコンデンサを前記第１のノードと結合することと
   を含む、方法。
2. 前記第１のコンデンサが前記第１のノードから分離されている間に、前記センスコンポーネントを使用して前記メモリセルにより格納された状態をセンシングすること
   を更に含む、請求項１に記載の方法。
3. 前記第１のコンデンサを前記第１のノードと結合することは、スイッチングコンポーネントを活性化することを含む、請求項１に記載の方法。
4. 前記第１のコンデンサを前記第１のノードから分離することは、スイッチングコンポーネントを不活性化することを含む、請求項１に記載の方法。
5. 前記第１のコンデンサを前記第１のノードから分離することは、スイッチングコンポーネントと関連付けられた抵抗を増加させることを含む、請求項１に記載の方法。
6. 前記第１のコンデンサは、前記センスコンポーネントが非活性である時に前記第１のノードと結合される、請求項１に記載の方法。
7. 前記第２のノードは、カスコードアンプのゲートに設置される、請求項１に記載の方法。
8. 前記第１のコンデンサを前記第１のノードと結合することは、前記第１のコンデンサを第２のコンデンサと結合し、前記第２のコンデンサは、前記第１のノードと、前記第１の電圧を提供する電圧供給との間に結合される、請求項１に記載の方法。
9. 前記メモリセルにアクセスすることは、前記メモリセルと関連付けられたワード線信号をアサートすることを含む、請求項１に記載の方法。
10. デジット線と結合されたメモリセルと、
    前記デジット線をセンスコンポーネントと結合するように構成されたスイッチングコンポーネントと、
    前記スイッチングコンポーネントと結合された第１のノードを有する第１のコンデンサと、
    前記メモリセルのプレート線及び前記第１のコンデンサの第２のノードと結合された第１の電圧供給であって、第１の電圧を供給するように構成された前記第１の電圧供給と、
    コントローラであって、
    メモリセルにアクセスする前に、前記第１のコンデンサを第２の電圧にバイアスされた第３のノードと結合することと、
    前記第１のコンデンサを前記第３のノードから分離することと、
    前記第１のコンデンサを前記第３のノードから分離することに少なくとも部分的に基づいて前記メモリセルにアクセスすることと、
    前記メモリセルにアクセスした後、前記第１のコンデンサを前記第３のノードと結合することと
    をメモリデバイスにさせるように動作可能な前記コントローラと
    を含む、メモリデバイス。
11. 前記第１のコンデンサを前記第３のノードと選択的に結合するための第２のスイッチングコンポーネントを更に含み、前記コントローラは、
    前記第１のコンデンサを前記第３のノードに結合するために、前記第２のスイッチングコンポーネントを活性化すること
    を前記メモリデバイスにさせるように動作可能である、請求項１０に記載のメモリデバイス。
12. 前記コントローラは、
    前記第１のコンデンサを前記第３のノードから分離するために、前記第２のスイッチングコンポーネントを不活性化すること
    を前記メモリデバイスにさせるように更に動作可能である、請求項１１に記載のメモリデバイス。
13. 前記コントローラは、
    前記第１のコンデンサを前記第３のノードから分離するために、前記第２のスイッチングコンポーネントの抵抗を調節すること
    を前記メモリデバイスにさせるように更に動作可能である、請求項１１に記載のメモリデバイス。
14. 前記第２のスイッチングコンポーネント、及び前記第２の電圧を供給するように構成された第２の電圧供給と結合された第２のコンデンサ
    を更に含む、請求項１０に記載のメモリデバイス。
15. 前記コントローラは、
    前記センスコンポーネントを活性化することであって、前記メモリセルにアクセスすることは、前記センスコンポーネントを活性化することを含むこと
    を前記メモリデバイスにさせるように更に動作可能である、請求項１０に記載のメモリデバイス。
16. 前記スイッチングコンポーネントは、カスコードアンプを含み、前記第１のノードは、前記カスコードアンプのゲートと関連付けられる、請求項１０に記載のメモリデバイス。
17. 前記コントローラは、
    前記第１のコンデンサが前記第３のノードから分離されている間に、前記センスコンポーネントを使用して前記メモリセルにより格納された状態をセンシングすること
    を前記メモリデバイスにさせるように動作可能である、請求項１０に記載のメモリデバイス。
18. 第１のコンデンサ及び第２のコンデンサを、第１の電圧にバイアスされた第１のノードと結合することと、
    第１の時間において、前記第１電圧と、メモリセルのプレート線と関連付けられた第２の電圧との間の第１の差を格納するために、前記第１のコンデンサを前記第１のノードから分離することと、
    前記第１の時間の後の第２の時間において、前記第１の電圧と前記第２の電圧との間の第２の差を格納するために、前記第２のコンデンサを前記第１のノードから分離することと、
    前記第２の時間の後の第３の時間において、前記第１のコンデンサ及び前記第２のコンデンサを、前記メモリセルのデジット線とセンスコンポーネントとの間に導電経路を確立することと関連付けられた第２のノードと結合することと、
    前記第１のコンデンサ及び前記第２のコンデンサが前記第２のノードと結合されている間に前記メモリセルにアクセスすることと
    を含む、方法。
19. 前記第１のコンデンサ及び前記第２のコンデンサを前記第２のノードと結合することは、
    前記第１のコンデンサ及び前記第２のコンデンサを、前記第２のノードと結合された第３のコンデンサと結合すること
    を含む、請求項１８に記載の方法。
20. 前記第１のコンデンサ及び前記第２のコンデンサは、前記第２の電圧を供給するように構成された第２の電圧供給と結合される、請求項１８に記載の方法。
21. デジット線と結合されたメモリセルと、
    前記デジット線をセンスコンポーネントと結合するためのカスコードアンプと、
    第１のコンデンサ及び第２のコンデンサと、
    前記メモリセルのプレート線、並びに前記第１のコンデンサの第１のノード及び前記第２のコンデンサの第１のノードと結合され、第１の電圧を供給するように構成された第１の電圧供給と、
    コントローラであって、
    前記第１のコンデンサ及び前記第２のコンデンサを、第２の電圧にバイアスされた第２のノードと結合することと、
    第１の時間において、前記第１の電圧と前記第２の電圧との間の第１の差を格納するために、前記第１のコンデンサを前記第２のノードから分離することと、
    前記第１の時間の後の第２の時間において、前記第１の電圧と前記第２の電圧との間の第２の差を格納するために、前記第２のコンデンサを前記第２のノードから分離することと、
    前記第２の時間の後の第３の時間において、前記第１の差及び前記第２の差の平均を前記カスコードアンプのゲートに提供するために、前記第１のコンデンサ及び前記第２のコンデンサを前記カスコードアンプの前記ゲートと結合することと
    をメモリデバイスにさせるように動作可能である前記コントローラと
    を含む、メモリデバイス。
22. 前記コントローラは、
    前記第１のコンデンサ及び前記第２のコンデンサが前記カスコードアンプの前記ゲートに結合されている間に前記メモリセルにアクセスすること
    を前記デバイスにさせるように更に動作可能である、請求項２１に記載のメモリデバイス。
23. 前記第１のコンデンサを前記第２のノードと結合するための第１のスイッチングコンポーネントと、
    前記第２のコンデンサを前記第２のノードと結合するための第２のスイッチングコンポーネントと
    を更に含む、請求項２１に記載のメモリデバイス。
24. 前記コントローラは、
    前記第３の時間において、前記第１のコンデンサ及び前記第２のコンデンサを、前記カスコードアンプと結合された第３のコンデンサと結合することであって、前記第１のコンデンサ及び前記第２のコンデンサを前記カスコードアンプの前記ゲートと結合することは、前記第１のコンデンサ及び前記第２のコンデンサを前記第３のコンデンサと結合することを含むこと
    を前記メモリデバイスにさせるように更に動作可能である、請求項２１に記載のメモリデバイス。
25. 前記第２の差を前記第１の差よりも大きく重み付けするために、前記第１のコンデンサは、前記第２のコンデンサよりも小さい静電容量を有する、請求項２１に記載のメモリデバイス。

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