KR102396203B1 - 기준 전압 관리 - Google Patents

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에프렘 볼랜드리나
페르디난도 베데쉬
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마이크론 테크놀로지, 인크
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Abstract

예를 들어, 임계 동작(예를 들어, 감지 동작) 동안 메모리 디바이스에서 안정적인 전압 차이를 유지하기 위한 기술이 설명된다. 유지될 전압 차이는 다른 예들 중에서 메모리 셀에 걸친 판독 전압 또는 기준 전압과 관련된 차이일 수 있다. 컴포넌트(예를 들어, 로컬 커패시터)는 동작 전에 제1 전압(예를 들어, 전역 기준 전압)으로 바이어싱된 노드와 결합되어 회로부가 상대적으로 조용한 (예를 들어, 시끄럽지 않음) 동안 제1 전압과 제2 전압 사이의 전압 차이를 샘플링할 수 있다. 컴포넌트는 컴포넌트(예를 들어, 커패시터)의 노드가 동작 동안 플로팅되는 것을 허용할 수 있도록 동작 전에 노드로부터 결합 해제될 수 있다. 컴포넌트 양단의 전압 차이는 제2 전압의 변동 동안 안정적으로 유지될 수 있고, 동작 동안에 안정적인 전압 차이를 제공할 수 있다.

Description

기준 전압 관리
상호 참조
본 특허 출원은 2020년 3월 18일에 출원된 "REFERENCE VOLTAGE MANAGEMENT"라는 제목으로 Bolandrina et al.에 의한 국제 출원 번호 PCT/US2020/023324에 대한 우선권을 주장하고, 이는 2019년 4월 11일에 출원된 "REFERENCE VOLTAGE MANAGEMENT"라는 제목으로 Bolandrina et al.에 의한 미국 특허 출원 번호 16/381,702에 대한 우선권을 주장하며, 이의 각각은 본 문서의 양수인에게 양도되었으며, 이의 각각은 명시적으로 전체가 본 출원에 참조로 통합된다.
이하는 전반적으로 적어도 하나의 메모리 디바이스를 포함할 수 있는 시스템에 관한 것으로, 보다 구체적으로는 메모리 디바이스에서 기준 전압 관리를 위한 장치 및 기술에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스에 정보를 저장하는데 널리 사용된다. 정보는 메모리 디바이스의 다양한 상태를 프로그래밍하여 저장된다. 예를 들어, 이진 디바이스는 대부분 종종 로직 1 또는 로직 0으로 표시되는 두 가지 상태 중 하나를 저장한다. 다른 디바이스에서는 두 개 초과의 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 디바이스의 컴포넌트는 메모리 디바이스의 적어도 하나의 저장된 상태를 판독하거나 감지할 수 있다. 정보를 저장하기 위해, 디바이스의 컴포넌트는 메모리 디바이스의 상태를 기록하거나 프로그래밍할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, PCM(phase change memory) 등을 포함하는 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리(예를 들어, FeRAM)는 외부 전원이 없어도 저장된 로직 상태를 장기간 유지할 수 있다. DRAM과 같은 휘발성 메모리 디바이스는 외부 전원과 연결이 끊어지면 저장된 상태를 상실할 수 있다. FeRAM은 휘발성 메모리와 유사한 밀도를 얻을 수 있지만 강유전성 커패시터를 저장 디바이스로 사용하기 때문에 비휘발성 속성을 가질 수 있다.
도 1은 본 출원에 개시된 예들에 따른 메모리 디바이스에서 기준 전압 관리를 지원하는 시스템의 예를 예시한다.
도 2는 본 출원에 개시된 예들에 따른 메모리 디바이스에서 기준 전압 관리를 지원하는 메모리 어레이의 예를 예시한다.
도 3a 및 도 3b는 본 출원에 개시된 예들에 따른 메모리 디바이스에서 기준 전압 관리를 지원하는 히스테리시스 곡선들의 예들을 예시한다.
도 4는 본 출원에 개시된 예들에 따른 기준 전압 관리를 지원하는 메모리 디바이스의 예를 예시한다.
도 5는 본 출원에 개시된 예들에 따른 기준 전압 관리를 지원하는 시스템에서 메모리 셀 전압들의 타이밍도를 예시한다.
도 6은 본 출원에 개시된 예에 따른 기준 전압 관리를 지원하는 회로의 예를 예시한다.
도 7은 본 출원에 개시된 예들에 따른 기준 전압 관리를 지원하는 메모리 디바이스의 예를 예시한다.
도 8은 본 출원에 개시된 예에 따른 기준 전압 관리를 지원하는 회로의 예를 예시한다.
도 9는 본 출원에 개시된 예에 따른 기준 전압 관리를 지원하는 타이밍도의 예를 예시한다.
도 10은 본 출원에 개시된 예들에 따른 기준 전압 관리를 지원하는 메모리 컨트롤러의 블록도를 예시한다.
도 11은 본 출원에 개시된 예들에 따른 기준 전압 관리를 지원하는 방법을 예시한다.
도 12는 본 출원에 개시된 예들에 따른 기준 전압 관리를 지원하는 방법을 예시한다.
메모리 디바이스에서 감지 컴포넌트(예를 들어, 감지 증폭기)의 성능은 노이즈 제거 능력과 같은 PDN(power delivery network) 능력에 의해 영향을 받을 수 있다. 예를 들어, 판독 경로 및 감지 아키텍처에 따라, 감지 동작의 정확도는 메모리 셀을 바이어싱하는데 사용되는 전압(예를 들어, 판독 전압) 또는 메모리 셀에 저장된 상태를 결정하는데 사용되는 전압(예를 들어, 예를 들어, 기준 전압)과 관련된 노이즈에 의해 영향을 받을 수 있다. 기준 전압 관리를 위한 개선된 기술이 필요하다.
메모리 디바이스는 메모리 셀 및 감지 컴포넌트를 포함할 수 있다. 감지 컴포넌트는 메모리 셀과 연관된 디지트 라인과 결합될 수 있고, 판독 동작 동안 메모리 셀에 의해 저장된 상태를 감지하는데 사용될 수 있다. 강유전성 메모리 셀과 같은 일부 유형의 메모리 셀은 메모리 셀의 상태를 저장하기 위한 셀 커패시터를 포함할 수 있다. 판독 동작과 같은 동작 동안, 메모리 셀은 셀 커패시터의 하나 또는 양쪽 플레이트에 전압을 인가함으로써 바이어스(bias)될 수 있으며, 이는 판독 동작 동안 셀 커패시터가 디지트 라인과 전하를 공유하게 할 수 있다. 디지트 라인의 결과적인 전하량(또는 대응하는 전압 또는 전류)은 예를 들어, 기준 라인의 전압과 접지 전압 간의 전압 차이로 정의될 수 있는 디지트 라인의 전압을 기준 전압과 비교하는 것과 같이 메모리 셀에 의해 저장된 상태를 결정하기 위해 감지 컴포넌트에 의해 사용될 수 있다.
일부 경우에, 메모리 셀 양단의 전압(예를 들어, 판독 전압)(예를 들어, 셀 커패시터의 상부 플레이트과 바닥 플레이트에 인가되는 전압의 차이) 또는 기준 전압과 관련된 전압 차이는 PDN 내 노이즈에 의해 영향을 받을 수 있다. 예를 들어, 메모리 셀에서 커패시터의 하나의 플레이트에 인가되는 전압은 PDN 내의 기생 커패시턴스 또는 전기적 커플링으로 인해 판독 동작 동안 변경될 수 있다. 이 경우, 셀 커패시터 양단의 전압도 변경될 수 있다; 예를 들어, 판독 전압이 안정적이지 않을 수 있으며, 이는 판독 동작 동안 디지트 라인과 메모리 셀에 의해 공유되는 전하량에 영향을 미칠 수 있다.
일부 경우에, 판독 동작의 임계 부분과 같은 부분 동안, 판독 전압이 충분히 잘 제어되지 않으면(예를 들어, 안정적) (예를 들어, 감지 컴포넌트가 활성화되고, 디지트 라인 상의 전압 또는 전류를 감지), 감지 컴포넌트는 메모리 셀에 의해 저장된 상태를 정확하게 결정하지 못할 수 있다. 유사하게, 기준 전압과 다른 전압(예를 들어, 접지 전압) 간의 전압 차이가 감지 동작 동안에 충분히 잘 제어되지 않으면(예를 들어, 안정적), 감지 동작의 정확도에 부정적인 영향을 미칠 수 있다. 따라서, 판독 동작 동안 이러한 전압 차이를 관리(예를 들어, 제어)하기 위한 기술을 식별하는 것이 바람직할 수 있다.
일부 경우에, 메모리 셀의 디지트 라인은 캐스코드(cascode) 증폭기(또는 다른 유형의 스위칭 컴포넌트)를 통해 감지 컴포넌트와 결합될 수 있다. 예를 들어, 캐스코드는 디지트 라인과 감지 컴포넌트 사이에 전도성 경로를 수립할 수 있다. 이 경우, 메모리 셀의 판독 전압(예를 들어, 셀 커패시터 양단의 전압)은 캐스코드의 게이트 전압에 의해 영향을 받을 수 있다.
일부 경우에, 게이트 전압은 주변 레귤레이터와 같은 하나 이상의 컴포넌트에 의해 제공될 수 있고, 칩 상의 다양한 위치에 있는 전역 커패시터와 같은 다른 컴포넌트를 사용하여 안정화(예를 들어, 유지)될 수 있다. 따라서, 게이트 전압은 비교적 안정적일 수 있다. 그러나, 플레이트 라인 전압(예를 들어, 셀 커패시터의 다른 플레이트에 인가되는 전압)은 플레이트 라인 드라이버에 의해 제공될 수 있고, 메모리 디바이스의 다른 컴포넌트로부터 회로부로 주입되는 전류에 의해 영향을 받을 수 있다. 예를 들어, 감지 컴포넌트가 판독 동작 동안 활성화되면, 플레이트 라인에 전류를 주입하고, 플레이트 라인의 전압을 변경할 수 있다 - 따라서, 게이트 전압이 유사하게 영향을 받지 않기 때문에 메모리 셀 양단에 판독 전압을 변경한다. 활성화된 감지 컴포넌트로부터의 전류 주입으로 인한 메모리 셀 양단의 판독 전압 변화는 감지 컴포넌트가 메모리 셀의 상태를 결정하려고 시도할 때 판독 동작의 임계 시간에 발생하기 때문에 특히 문제가 될 수 있다. 마찬가지로, 기준 전압은 판독 동작 동안에 회로에 주입되는 전류에 의해 영향을 받을 수 있다.
따라서, 일부 경우에, 메모리 디바이스는 판독 동작 동안 안정적인 판독 전압을 유지하기 위해 로컬 커패시터와 같은 컴포넌트를 포함할 수 있다. 예를 들어, 로컬 커패시터의 하나의 노드는 플레이트 라인 전압과 결합될 수 있고, 로컬 커패시터의 제2 노드는 캐스코드의 게이트와 결합될 수 있다. 판독 동작 동안, 감지 컴포넌트가 활성화되기 전에, 로컬 커패시터의 제2 노드는 또한 게이트 전압으로 바이어싱된 노드와 결합될 수 있으며, 이에 의해 감지 컴포넌트가 유휴 상태(idle)이고 회로부가 비교적 조용한(예를 들어, 시끄럽지 않음)동안 플레이트 라인 전압과 게이트 전압 사이의 전압 차이를 샘플링 및 저장할 수 있다.
판독 동작의 임계 부분 동안(예를 들어, 감지 컴포넌트가 메모리 셀의 상태를 감지하기 위해 활성화될 때), 로컬 커패시터는 게이트 전압으로부터 결합 해제(decouple)될 수 있고 플로팅이 허용될 수 있다. 이 경우에, 플레이트 라인 전압의 변경(예를 들어, 감지 컴포넌트의 활성화로 인한)은 로컬 커패시터를 통해 트랜지스터의 게이트에 전압을 상응하게 변경하여 이로써 감지 컴포넌트가 활성화되는 동안 캐스코드의 게이트의 전압이 플레이트 라인 전압을 추적하게 하고, 메모리 셀 양단에 안정적인 판독 전압을 유지한다. 임계 동작(critical operation)과 같은 하나 이상의 동작 동안 기준 전압의 안정성을 유지하기 위해 유사한 기술이 사용될 수 있다.
일부 경우에, 감지 컴포넌트가 활성화되기 전에 플레이트 라인 전압과 게이트 전압 사이의 차이를 상이한 시간에 샘플링하기 위해 다수의 로컬 커패시터가 사용될 수 있다. 로컬 커패시터의 이 세트는 시간에 따른 하나 이상의 측정값, 예를 들어, 본 출원에서 더 상세히 설명되는 바와 같이 트랜지스터의 게이트에 전압 차이의 평균 또는 이동 평균을 제공하는데 사용될 수 있다.
일부 경우에, 본 출원에서 설명된 기술은 임계 동작 동안 안정적인 전압 차이를 유지하기 위한 로컬 리피터(local repeater)의 필요성을 줄이거나 제거할 수 있으며, PDN에 걸친 더 높은 전압 강하를 보상하는데 도움이 될 수 있다. 이들 기술은 안정적인 판독 전압 또는 기준 전압을 유지하는 맥락에서 주로 논의되지만, 메모리 디바이스에서 전압 차이를 포함하지만 이에 한정되지 않는 다양한 다른 성능 특성을 안정화하기 위해 유사한 접근법이 사용될 수 있다.
본 개시의 특징은 처음에 메모리 시스템 및 메모리 어레이와 관련하여 설명된다. 본 개시의 특징은 기준 전압 관리를 지원하는 히스테리시스 곡선의 맥락에서 설명된다. 본 개시의 이들 및 다른 특징은 기준 전압 관리와 관련된 메모리 디바이스, 회로, 타이밍도 및 흐름도를 참조하여 추가로 예시되고 설명된다.
도 1은 본 출원에 개시된 예들에 따른 하나 이상의 메모리 디바이스들을 이용하는 시스템(100)의 예를 예시한다. 시스템(100)은 외부 메모리 컨트롤러(105), 메모리 디바이스(110), 및 외부 메모리 컨트롤러(105)를 메모리 디바이스(110)와 연결하는 복수의 채널(115)을 포함할 수 있다. 시스템(100)은 하나 이상의 메모리 디바이스를 포함할 수 있지만, 설명의 편의를 위해 하나 이상의 메모리 디바이스는 단일 메모리 디바이스(110)로 설명될 수 있다.
시스템(100)은 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스, 무선 디바이스, 또는 그래픽 처리 디바이스와 같은 전자 디바이스의 특징을 포함할 수 있다. 시스템(100)은 휴대용 전자 디바이스의 일 예일 수 있다. 시스템(100)은 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트폰, 휴대폰, 웨어러블 디바이스, 인터넷 연결 디바이스 등의 일 예일 수 있다. 메모리 디바이스(110)는 시스템(100)의 하나 이상의 다른 컴포넌트에 대한 데이터를 저장하도록 구성된 시스템의 컴포넌트일 수 있다. 일부 예에서, 시스템(100)은 기지국 또는 액세스 지점을 사용하여 다른 시스템들 또는 디바이스들과 양방향 무선 통신을 위해 구성된다. 일부 예들에서, 시스템(100)은 MTC(machine-type communication), M2M(machine-to-machine) 통신, 또는 D2D(device-to-device) 통신이 가능하다.
시스템(100)의 적어도 일부는 호스트 디바이스의 예일 수 있다. 이러한 호스트 디바이스는 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스, 무선 디바이스, 그래픽 처리 디바이스, 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트폰, 휴대 전화, 웨어러블 디바이스, 인터넷 연결 디바이스, 다른 고정형 또는 휴대용 전자 디바이스 등과 같은 프로세스를 실행하기 위해 메모리를 사용하는 디바이스의 예일 수 있다. 일부 경우에, 호스트 디바이스는 외부 메모리 컨트롤러(105)의 기능을 구현하는 하드웨어, 펌웨어, 소프트웨어 또는 이들의 조합을 의미할 수 있다. 일부 경우에, 외부 메모리 컨트롤러(105)는 호스트 또는 호스트 디바이스로 지칭될 수 있다.
일부 경우에, 메모리 디바이스(110)는 시스템(100)의 다른 컴포넌트와 통신하고 시스템(100)에 의해 잠재적으로 사용되거나 참조될 물리적 메모리 어드레스/공간을 제공하도록 구성된 독립 디바이스 또는 컴포넌트일 수 있다. 일부 예들에서, 메모리 디바이스(110)는 적어도 하나 또는 복수의 상이한 유형들의 시스템들(100)과 동작하도록 구성 가능할 수 있다. 시스템(100)의 컴포넌트들과 메모리 디바이스(110) 사이의 시그널링은 신호를 변조하기 위한 변조 기법, 신호를 전달하기 위한 상이한 핀 디자인, 시스템(100)과 메모리 디바이스(110)의 별개의 패키징, 시스템(100)과 메모리 디바이스(110) 사이의 클록 시그널링 및 동기화, 타이밍 규약, 및/또는 다른 인자를 지원하도록 동작 가능할 수 있다.
메모리 디바이스(110)는 시스템(100)의 컴포넌트들에 대한 데이터를 저장하도록 구성될 수 있다. 일부 경우에, 메모리 디바이스(110)은 시스템(100)에 대한 슬레이브 유형 디바이스로 동작할 수 있다 (외부 메모리 컨트롤러(105)를 통해 시스템(100)에 의해 제공되는 명령에 응답하고 실행). 이러한 명령은 기록 동작을 위한 기록 명령, 판독 동작을 위한 판독 명령, 리프레시(refresh) 동작을 위한 리프레시 명령, 또는 다른 명령과 같은 액세스 동작을 위한 액세스 명령을 포함할 수 있다. 메모리 디바이스(110)는 데이터 저장을 위한 원하는 또는 지정된 용량을 지원하기 위해 2개 이상의 메모리 다이(160)(예를 들어, 메모리 칩)를 포함할 수 있다. 둘 이상의 메모리 다이를 포함하는 메모리 디바이스(110)는 멀티-다이 메모리 또는 패키지(멀티 칩 메모리 또는 패키지라고도 함)로 지칭될 수 있다.
시스템(100)은 프로세서(120), BIOS(basic input/output system) 컴포넌트(125), 하나 이상의 주변 컴포넌트(130), 및 입력/출력(I/O) 컨트롤러(135)를 더 포함할 수 있다. 시스템(100)의 컴포넌트 버스(140)를 사용하여 서로 전자 통신할 수 있다.
프로세서(120)는 시스템(100)의 적어도 일부를 제어하도록 구성될 수 있다. 프로세서(120)는 범용 프로세서, DSP(Digital Signal Processor), ASIC(application-specific integrated circuit), FPGA(field-programmable gate array) 또는 다른 프로그램 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트일 수 있거나, 또는 이러한 유형의 컴포넌트의 조합일 수 있다. 이러한 경우, 프로세서(120)는 다른 예들 중에서 중앙 처리 유닛(CPU), 그래픽 처리 유닛(GPU), 범용 그래픽 처리 유닛(GPGPU) 또는 시스템 온 칩(SoC)의 예일 수 있다.
BIOS 컴포넌트(125)는 시스템(100)의 다양한 하드웨어 컴포넌트를 초기화 및 실행할 수 있는 펌웨어로 동작되는 BIOS를 포함할 수 있는 소프트웨어 컴포넌트일 수 있다. BIOS 컴포넌트(125)는 또한 프로세서(120)와 다양한 시스템(100)의 컴포넌트, 예를 들어, 주변 컴포넌트(130), I/O 컨트롤러(135) 사이의 데이터 흐름을 관리할 수 있다. BIOS 컴포넌트(125)는 판독 전용 메모리(ROM), 플래시 메모리, 또는 임의의 다른 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
주변 컴포넌트(들)(130)는 시스템(100)에 또는 시스템과 통합될 수 있는 임의의 입력 디바이스 또는 출력 디바이스, 또는 이러한 디바이스를 위한 인터페이스일 수 있다. 예는 디스크 컨트롤러, 사운드 컨트롤러, 그래픽 컨트롤러, 이더넷 컨트롤러, 모뎀, USB(Universal Serial Bus) 컨트롤러, 직렬 또는 병렬 포트, 주변 카드 슬롯 예컨대, PCI(Peripheral Component Interconnect) 또는 특수 그래픽 포트를 포함할 수 있다. 주변 컴포넌트(들)(130)는 주변기기로서 당업자에 의해 이해되는 다른 컴포넌트일 수 있다.
I/O 컨트롤러(135)는 프로세서(120)와 주변 컴포넌트(들)(130), 입력 디바이스(145) 또는 출력 디바이스(150) 사이의 데이터 통신을 관리할 수 있다. I/O 컨트롤러(135)는 시스템(100)에 또는 시스템과 통합되지 않은 주변기기를 관리할 수 있다. 일부 경우에, I/O 컨트롤러(135)는 외부 주변 컴포넌트에 대한 물리적 연결 또는 포트를 나타낼 수 있다.
입력(145)은 정보, 신호 또는 데이터를 시스템(100) 또는 그 컴포넌트에 제공하는 시스템(100) 외부의 디바이스 또는 신호를 나타낼 수 있다. 이것은 다른 디바이스와 또는 다른 디바이스 간의 사용자 인터페이스 또는 인터페이스를 포함할 수 있다. 일부 경우에, 입력(145)은 하나 이상의 주변 컴포넌트(130)를 통해 시스템(100)과 인터페이스하는 주변 기기일 수 있거나 I/O 컨트롤러(135)에 의해 관리될 수 있다.
출력(150)은 시스템(100) 또는 시스템의 임의의 컴포넌트로부터 출력을 수신하도록 구성된 시스템(100) 외부의 디바이스 또는 신호를 나타낼 수 있다. 출력(150)의 예는 디스플레이, 오디오 스피커, 인쇄 디바이스, 또는 인쇄 회로 기판 상의 다른 프로세서 등을 포함할 수 있다. 일부 경우에, 출력(150)은 하나 이상의 주변 컴포넌트(130)를 통해 시스템(100)과 인터페이스하는 주변 기기일 수 있거나 I/O 컨트롤러(135)에 의해 관리될 수 있다.
시스템(100)의 컴포넌트는 그 기능을 수행하도록 디자인된 범용 또는 특수 목적 회로부로 구성될 수 있다. 이것은 본 출원에서 설명된 기능을 수행하도록 구성된 다양한 회로 엘리먼트, 예를 들어, 전도성 라인, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기 또는 다른 능동 또는 수동 엘리먼트를 포함할 수 있다.
메모리 디바이스(110)는 디바이스 메모리 컨트롤러(155) 및 하나 이상의 메모리 다이(160)를 포함할 수 있다. 각각의 메모리 다이(160)는 로컬 메모리 컨트롤러(165)(예를 들어, 로컬 메모리 컨트롤러(165-a), 로컬 메모리 컨트롤러(165-b), 및/또는 로컬 메모리 컨트롤러(165-N)) 및 메모리 어레이(170)(예를 들어, 메모리 어레이(170-a), 메모리 어레이(170-b), 및/또는 메모리 어레이(170-N))를 포함할 수 있다. 메모리 어레이(170)는 메모리 셀들의 집합(collection)(예를 들어, 그리드)일 수 있고, 각각의 메모리 셀은 적어도 1비트의 디지털 데이터를 저장하도록 구성된다. 메모리 어레이(170) 및/또는 메모리 셀의 특징은 도 2를 참조하여 더 상세히 설명된다.
메모리 디바이스(110)는 메모리 셀들의 2차원(2D) 어레이의 예일 수 있거나, 또는 메모리 셀들의 3차원(3D) 어레이의 예일 수 있다. 예를 들어, 2D 메모리 디바이스는 단일 메모리 다이(160)를 포함할 수 있다. 3D 메모리 디바이스는 2개 이상의 메모리 다이(160)(예를 들어, 메모리 다이(160-a), 메모리 다이(160-b), 및/또는 임의의 수량의 메모리 다이(160-N))를 포함할 수 있다. 3차원 메모리 디바이스에서, 복수의 메모리 다이(160-N)가 서로의 상부에 또는 서로의 옆에 적층될 수 있다. 일부 경우에, 3D 메모리 디바이스의 메모리 다이(160-N)는 데크, 레벨, 레이어 또는 다이로 지칭될 수 있다. 3D 메모리 디바이스는 임의의 수량의 적층형 메모리 다이(160-N)(예를 들어, 2개 높이, 3개 높이, 4개 높이, 5개 높이, 6개 높이, 7개 높이, 8개 높이)를 포함할 수 있다. 이것은 단일 2D 메모리 디바이스와 비교하여 기판 상에 위치될 수 있는 메모리 셀의 수량을 증가시킬 수 있으며, 이는 결국 생산 비용을 감소시키거나 메모리 어레이의 성능을 증가시킬 수 있거나, 또는 둘 모두일 수 있다. 일부 3D 메모리 디바이스에서, 상이한 데크는 적어도 하나의 공통 액세스 라인을 공유할 수 있으므로 일부 데크는 워드 라인(word line), 디지트 라인(digit line) 및/또는 플레이트 라인(plate line) 중 적어도 하나를 공유할 수 있다.
디바이스 메모리 컨트롤러(155)는 메모리 디바이스(110)의 동작을 제어하도록 구성된 회로 또는 컴포넌트를 포함할 수 있다. 이와 같이, 디바이스 메모리 컨트롤러(155)는 메모리 장치(110)가 명령을 수행할 수 있게 하고, 메모리 디바이스(110)와 관련된 명령, 데이터 또는 제어 정보를 수신, 송신 또는 실행하도록 구성될 수 있는 하드웨어, 펌웨어, 및 소프트웨어를 포함할 수 있다. 디바이스 메모리 컨트롤러(155)는 외부 메모리 컨트롤러(105), 하나 이상의 메모리 다이(160), 또는 프로세서(120)와 통신하도록 구성될 수 있다. 일부 경우에, 메모리 디바이스(110)는 외부 메모리 컨트롤러(105)로부터 데이터 및/또는 명령을 수신할 수 있다.
예를 들어, 메모리 디바이스(110)는 메모리 디바이스(110)가 시스템(100)의 컴포넌트(예를 들어, 프로세서(120))를 대신하여 특정 데이터를 저장할 것임을 나타내는 기록 명령 또는 메모리 디바이스(110)가 메모리 다이(160)에 저장된 특정 데이터를 시스템(100)의 컴포넌트(예를 들어, 프로세서(120))에 제공할 것임을 나타내는 판독 명령을 수신할 수 있다. 일부 경우에, 디바이스 메모리 컨트롤러(155)는 메모리 다이(160)의 로컬 메모리 컨트롤러(165)와 함께 본 출원에 설명된 메모리 디바이스(110)의 동작을 제어할 수 있다. 디바이스 메모리 컨트롤러(155) 및/또는 로컬 메모리 컨트롤러(165)에 포함된 컴포넌트의 예는 외부 메모리 컨트롤러(105)로부터 수신된 신호를 복조하기 위한 수신기, 신호를 변조하여 외부 메모리 컨트롤러(105)로 송신하기 위한 디코더, 로직, 디코더, 증폭기, 필터 등을 포함할 수 있다.
로컬 메모리 컨트롤러(165)(예를 들어, 메모리 다이(160)에 로컬)는 메모리 다이(160)의 동작을 제어하도록 구성될 수 있다. 또한, 로컬 메모리 컨트롤러(165)는 디바이스 메모리 컨트롤러(155)와 통신(예를 들어, 데이터 및/또는 명령을 수신 및 송신)하도록 구성될 수 있다. 로컬 메모리 컨트롤러(165)는 본 출원에 설명된 바와 같이 메모리 디바이스(110)의 동작을 제어하기 위해 디바이스 메모리 컨트롤러(155)를 지원할 수 있다. 일부 경우에, 메모리 디바이스(110)는 디바이스 메모리 컨트롤러(155)를 포함하지 않고, 로컬 메모리 컨트롤러(165) 또는 외부 메모리 컨트롤러(105)는 본 출원에 설명된 다양한 기능을 수행할 수 있다. 이와 같이, 로컬 메모리 컨트롤러(165)는 디바이스 메모리 컨트롤러(155), 다른 로컬 메모리 컨트롤러들(165)와 통신, 또는 외부 메모리 컨트롤러(105) 또는 프로세서(120)와 직접 통신하도록 구성될 수 있다.
개시된 기술에서, 로컬 메모리 컨트롤러(165)(예를 들어, 메모리 다이(160)에 로컬)는 메모리 디바이스(110)가 메모리 셀의 판독 동작 동안 안정적인 판독 전압을 유지하는 것에 특정한 동작을 수행하게 할 수 있다. 구체적으로, 로컬 메모리 컨트롤러(165)는 메모리 디바이스(110)가 로컬 커패시터를 제1 전압으로 바이어싱된 제1 노드와 결합하게 할 수 있다. 제1 커패시터는 또한 메모리 셀의 디지트 라인(예를 들어, 디지트 라인(215))과 감지 컴포넌트(예를 들어, 감지 컴포넌트(250)) 사이에 전도성 경로를 수립하는 것과 연관된 제2 노드와 결합될 수 있다. 메모리 디바이스(110)는 로컬 캐패시터를 이용하여 메모리 셀의 플레이트 라인과 연관된 제1 전압과 제2 전압 간의 전압 차이를 저장할 수 있다. 메모리 디바이스(110)는 제1 노드로부터 로컬 커패시터를 결합 해제하고 제1 노드로부터 로컬 커패시터를 결합 해제한 후 메모리 셀에 액세스할 수 있다. 액세스 동작 동안, 로컬 커패시터는 판독 전압을 안정화하는데 도움이 된다. 메모리 디바이스(110)는 메모리 셀에 액세스한 후 제1 커패시터를 제1 노드와 재결합할 수 있다.
외부 메모리 컨트롤러(105)는 시스템(100)의 컴포넌트(예를 들어, 프로세서(120))와 메모리 디바이스(110) 사이의 정보, 데이터, 및/또는 명령의 통신을 가능하게 하도록 구성될 수 있다. 외부 메모리 컨트롤러(105)는 시스템(100)의 컴포넌트가 메모리 디바이스의 동작의 세부사항을 알 필요가 없도록 시스템(100)의 컴포넌트와 메모리 디바이스(110) 사이의 연결자(liaison) 역할을 할 수 있다. 시스템(100)의 컴포넌트는 외부 메모리 컨트롤러(105)가 충족하는 요청(예를 들어, 판독 명령 또는 기록 명령)을 외부 메모리 컨트롤러(105)에 제시할 수 있다. 외부 메모리 컨트롤러(105)는 시스템(100)의 컴포넌트와 메모리 디바이스(110) 간에 교환되는 통신을 변환하거나 변형할 수 있다. 일부 경우에, 외부 메모리 컨트롤러(105)는 공통(소스) 시스템 클록 신호를 생성하는 시스템 클록을 포함할 수 있다. 일부 경우에, 외부 메모리 컨트롤러(105)는 공통(소스) 데이터 클록 신호를 생성하는 공통 데이터 클록을 포함할 수 있다.
일부 경우에, 외부 메모리 컨트롤러(105) 또는 시스템(100)의 다른 컴포넌트, 또는 본 출원에 설명된 그것의 기능은 프로세서(120)에 의해 구현될 수 있다. 예를 들어, 외부 메모리 컨트롤러(105)는 프로세서(120) 또는 시스템(100)의 다른 컴포넌트에 의해 구현되는 하드웨어, 펌웨어 또는 소프트웨어 또는 이들의 일부 조합일 수 있다. 외부 메모리 컨트롤러(105)가 메모리 디바이스(110)의 외부에 있는 것으로 도시되어 있지만, 일부 경우에, 외부 메모리 컨트롤러(105), 또는 본 출원에서 설명된 그것의 기능은 메모리 디바이스(110)에 의해 구현될 수 있다. 예를 들어, 외부 메모리 컨트롤러(105)는 디바이스 메모리 컨트롤러(155) 또는 하나 이상의 로컬 메모리 컨트롤러(165)에 의해 구현되는 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 일부 조합일 수 있다. 일부 경우에, 외부 메모리 컨트롤러(105)는 프로세서(120)와 메모리 디바이스(110)에 걸쳐 분산되어 외부 메모리 컨트롤러(105)의 일부는 프로세서(120)에 의해 구현되고 다른 부분은 디바이스 메모리 컨트롤러(155) 또는 로컬 메모리 컨트롤러(165)에 의해 구현된다. 마찬가지로, 일부 경우에, 디바이스 메모리 컨트롤러(155) 또는 로컬 메모리 컨트롤러(165)에 귀속된 하나 이상의 기능은 일부 경우에 외부 메모리 컨트롤러(105)(프로세서(120)와 별도로 또는 프로세서에 포함됨)에 의해 수행될 수 있다.
시스템(100)의 컴포넌트는 복수의 채널(115)을 사용하여 메모리 디바이스(110)와 정보를 교환할 수 있다. 일부 예에서, 채널(115)은 외부 메모리 컨트롤러(105)와 메모리 디바이스(110) 사이의 통신을 가능하게 할 수 있다. 각각의 채널(115)은 시스템(100)의 컴포넌트와 연관된 단자들 사이에 하나 이상의 신호 경로 또는 전송 매체(예를 들어, 전도체)를 포함할 수 있다. 예를 들어, 채널(115)은 외부 메모리 컨트롤러(105)의 하나 이상의 핀 또는 패드 및 메모리 디바이스(110)의 하나 이상의 핀 또는 패드를 포함하는 제1 단자를 포함할 수 있다. 핀은 시스템(100) 디바이스의 전도성 입력 또는 출력 지점의 예일 수 있고, 핀은 채널의 일부로서 작용하도록 구성될 수 있다. 일부 경우에, 단자의 핀 또는 패드는 채널(115)의 신호 경로의 일부일 수 있다. 추가 신호 경로는 시스템(100)의 컴포넌트 내에서 신호를 라우팅하기 위해 채널의 단자와 결합될 수 있다. 예를 들어, 메모리 디바이스(110)는 채널(115)의 단자로부터 메모리 디바이스(110)의 다양한 컴포넌트들(예를 들어, 디바이스 메모리 컨트롤러(155), 메모리 다이(160), 로컬 메모리 컨트롤러(165), 메모리 어레이(170))로 신호를 라우팅하는 신호 경로들(예를 들어, 메모리 다이(160) 내부와 같은 메모리 디바이스(110) 내부 또는 그것의 컴포넌트들 내부의 신호 경로들)을 포함할 수 있다.
채널(115)(및 관련 신호 경로 및 단자)은 특정 유형의 정보를 통신하는데 전용될 수 있다. 일부 경우에, 채널(115)은 통합된 채널일 수 있고 따라서, 다수의 개별 채널을 포함할 수 있다. 예를 들어, 데이터 채널(190)은 x4(예를 들어, 4개의 신호 경로 포함), x8(예를 들어, 8개의 신호 경로 포함), x16(16개의 신호 경로 포함) 등일 수 있다. 채널을 통해 통신되는 신호는 DDR(Double Data Rate) 타이밍 기법을 사용할 수 있다. 예를 들어, 신호의 일부 심볼은 클록 신호의 상승 에지에 정합(register)될 수 있고, 신호의 다른 심볼은 클록 신호의 하강 에지에 정합될 수 있다. 채널을 통해 통신되는 신호는 SDR(single data rate) 신호를 사용할 수 있다. 예를 들어, 신호의 하나의 심볼은 각각의 클록 사이클에 정합될 수 있다.
일부 경우에, 채널(115)은 하나 이상의 명령 및 어드레스(CA) 채널(186)을 포함할 수 있다. CA 채널(186)은 명령과 연관된 제어 정보(예를 들어, 어드레스 정보)를 포함하는 명령을 외부 메모리 컨트롤러(105)와 메모리 디바이스(110) 사이에서 통신하도록 구성될 수 있다. 예를 들어, CA 채널(186)은 원하는 데이터의 어드레스를 갖는 판독 명령을 포함할 수 있다. 일부 경우에, CA 채널(186)은 상승 클록 신호 에지 및/또는 하강 클록 신호 에지에 정합될 수 있다. 일부 경우에, CA 채널(186)은 어드레스 및 명령 데이터를 디코딩하기 위한 임의의 수의 신호 경로(예를 들어, 8개 또는 9개의 신호 경로)를 포함할 수 있다.
일부 경우에, 채널(115)은 하나 이상의 클록 신호(CK) 채널(188)을 포함할 수 있다. CK 채널(188)은 외부 메모리 컨트롤러(105)와 메모리 디바이스(110) 사이에서 하나 이상의 공통 클록 신호를 통신하도록 구성될 수 있다. 각각의 클록 신호는 하이 상태(high state)와 로우 상태(low state) 사이에서 발진하고 외부 메모리 컨트롤러(105)와 메모리 디바이스(110)의 동작을 조정하도록 구성될 수 있다. 일부 경우에, 클록 신호는 차동 출력(예를 들어, CK_t 신호 및 CK_c 신호)일 수 있고, CK 채널(188)의 신호 경로는 그에 따라 구성될 수 있다. 일부 경우에, 클록 신호가 단일 종단(single end)일 수 있다. CK 채널(188)은 임의의 수량의 신호 경로를 포함할 수 있다. 일부 경우에, 클록 신호 CK(예를 들어, CK_t 신호 및 CK_c 신호)는 메모리 디바이스(110)에 대한 명령 및 어드레싱 동작, 또는 메모리 디바이스(110)에 대한 다른 시스템 전역(system-wide) 동작에 대한 타이밍 기준을 제공할 수 있다. 따라서, CK는 제어 클록 신호(CK), 명령 클록 신호(CK) 또는 시스템 클록 신호(CK)로 다양하게 지칭될 수 있다. 시스템 클록 신호(CK)는 하나 이상의 하드웨어 컴포넌트(예를 들어, 발진기(oscillator), 크리스탈(crystal), 로직 게이트, 트랜지스터 등)를 포함할 수 있는 시스템 클록에 의해 생성될 수 있다.
일부 경우에, 채널(115)은 하나 이상의 데이터(DQ) 채널(190)을 포함할 수 있다. 데이터 채널(190)은 외부 메모리 컨트롤러(105)와 메모리 디바이스(110) 사이에서 데이터 및/또는 제어 정보를 통신하도록 구성될 수 있다. 예를 들어, 데이터 채널(190)은 메모리 디바이스(110)에 기록될 정보(예를 들어, 양방향) 또는 메모리 디바이스(110)로부터 판독된 정보를 통신할 수 있다. 데이터 채널(190)은 다양한 상이한 변조 기법(예를 들어, NRZ, PAM4)을 사용하여 변조될 수 있는 신호를 통신할 수 있다.
일부 경우에, 채널(115)은 다른 목적에 전용될 수 있는 하나 이상의 다른 채널(192)을 포함할 수 있다. 이들 다른 채널(192)은 임의의 수량의 신호 경로를 포함할 수 있다.
채널(115)은 다양한 상이한 아키텍처를 사용하여 외부 메모리 컨트롤러(105)를 메모리 디바이스(110)와 결합할 수 있다. 다양한 아키텍처의 예는 버스, 점대점(point-to-point) 연결, 크로스바(crossbar), 실리콘 인터포저와 같은 고밀도 인터포저, 또는 유기 기판에 형성된 채널 또는 이들의 일부 조합을 포함할 수 있다. 예를 들어, 일부 경우에, 신호 경로는 실리콘 인터포저 또는 유리 인터포저와 같은 고밀도 인터포저를 적어도 부분적으로 포함할 수 있다.
채널(115)을 통해 통신되는 신호는 다양한 상이한 변조 기법을 사용하여 변조될 수 있다. 일부 경우에, 이진 심볼(또는 이진 레벨) 변조 기법이 외부 메모리 컨트롤러(105)와 메모리 디바이스(110) 사이에서 통신되는 신호를 변조하는데 사용될 수 있다. 이진 심볼 변조 기법은 M-ary 변조 기법의 예일 수 있고, 여기서, M은 2와 같다. 이진 심볼 변조 기법의 각각의 심볼은 1비트의 디지털 데이터를 나타내도록 구성될 수 있다(예를 들어, 심볼은 로직 1 또는 로직 0을 나타낼 수 있음). 이진 심볼 변조 기법의 예는 NRZ(Non-Return-to-zero), 유니폴라 인코딩, 바이폴라 인코딩, 맨체스터 인코딩, 2개의 심볼(예를 들어, PAM2)을 갖는 펄스 진폭 변조(PAM), 및/또는 다른 것을 포함하지만, 이에 한정되지 않는다.
일부 경우에, 다수의 심볼(또는 다수의 레벨) 변조 기법은 외부 메모리 컨트롤러(105)와 메모리 디바이스(110) 사이에서 통신되는 신호를 변조하는데 사용될 수 있다. 다수의 심볼 변조 기법은 M-진 변조 기법의 예일 수 있고, 여기서, M은 3이상이다. 다수의 심볼 변조 기법의 각각의 심볼은 1비트 이상의 디지털 데이터를 나타내도록 구성될 수 있다(예를 들어, 심볼은 로직 00, 로직 01, 로직 10 또는 로직 11을 나타낼 수 있다). 다수의 심볼 변조 기법의 예는 PAM4, PAM8 등, QAM(quadrature amplitude modulation), QPSK(quadrature phase shift keying) 및/또는 다른 것을 포함하지만 이에 한정되지 않는다. 다수의 심볼 신호 또는 PAM4 신호는 1비트 초과의 정보를 인코딩하기 위해 적어도 3개의 레벨을 포함할 수 있는 변조 기법을 사용하여 변조된 신호일 수 있다. 다수의 심볼 변조 기법 및 심볼은 대안적으로 비 이진(non-binary), 다수의 비트, 또는 고차 변조 기법 및 심볼로 지칭될 수 있다.
도 2는 본 출원에 개시된 예에 따른 메모리 다이(200)의 예를 도시한다. 메모리 다이(200)는 도 1을 참조하여 설명된 메모리 다이(160)의 일 예일 수 있다. 일부 경우에, 메모리 다이(200)는 메모리 칩, 메모리 디바이스 또는 전자 메모리 디바이스로 지칭될 수 있다. 메모리 다이(200)는 상이한 로직 상태를 저장하도록 프로그래밍 가능한 하나 이상의 메모리 셀(205)을 포함할 수 있다. 각각의 메모리 셀(205)은 둘 이상의 상태를 저장하도록 프로그램될 수 있다. 예를 들어, 메모리 셀(205)은 한 번에 1비트의 디지털 로직(예를 들어, 로직 0 및 로직 1)를 저장하도록 구성될 수 있다. 일부 경우에, 단일 메모리 셀(205)(예를 들어, 다수의 레벨 메모리 셀)은 한 번에 1비트 초과의 디지트 로직(예를 들어, 로직 00, 로직 01, 로직 10, 또는 로직 11)를 저장하도록 구성될 수 있다.
메모리 셀(205)은 디지털 데이터를 나타내는 상태(예를 들어, 분극 상태 또는 유전 전하)를 저장할 수 있다. FeRAM 아키텍처에서, 메모리 셀(205)은 프로그램 가능 상태를 나타내는 전하 및/또는 분극을 저장하기 위한 강유전성 재료를 포함할 수 있는 커패시터를 포함할 수 있다. DRAM 아키텍처에서, 메모리 셀(205)은 프로그램 가능 상태를 나타내는 전하를 저장하기 위해 유전 재료를 포함할 수 있는 커패시터를 포함할 수 있다.
판독 및 기록과 같은 동작은 워드 라인(210), 디지트 라인(215) 및/또는 플레이트 라인(220)과 같은 액세스 라인을 활성화 또는 선택함으로써 메모리 셀(205) 상에서 수행될 수 있다. 일부 경우에, 디지트 라인(215)은 비트 라인이라고도 한다. 액세스 라인, 워드 라인, 디지트 라인, 플레이트 라인 또는 그 유사한 것에 대한 언급은 이해 또는 동작의 손실 없이 상호 교환할 수 있다. 워드 라인(210), 디지트 라인(215) 또는 플레이트 라인(220)을 활성화 또는 선택하는 것은 각각의 라인에 전압을 인가하는 단계를 포함할 수 있다.
메모리 다이(200)는 격자형(grid-like) 패턴으로 배열된 액세스 라인들(예를 들어, 워드 라인들(210), 디지트 라인들(215), 플레이트 라인들(220))을 포함할 수 있다. 메모리 셀(205)은 워드 라인(210), 디지트 라인(215) 및/또는 플레이트 라인(220)의 교차점(intersection)에 위치될 수 있다. 워드 라인(210), 디지트 라인(215) 또는 플레이트 라인(220)을 바이어싱함으로써(예를 들어, 워드 라인(210), 디지트 라인(215) 또는 플레이트 라인(220)에 전압을 인가함), 단일 메모리 셀(205)이 그들의 교차점에서 액세스될 수 있다.
메모리 셀(205)에 대한 액세스는 행 디코더(225), 열 디코더(230), 플레이트 드라이버(235)를 통해 제어될 수 있다. 예를 들어, 행 디코더(225)는 로컬 메모리 컨트롤러(265)로부터 행 어드레스를 수신하고, 수신된 행 어드레스에 기초하여 워드 라인(210)을 활성화할 수 있다. 열 디코더(230)는 로컬 메모리 컨트롤러(265)로부터 열 어드레스를 수신하고 수신된 열 어드레스에 기초하여 디지트 라인(215)을 활성화한다. 플레이트 드라이버(235)는 로컬 메모리 컨트롤러(265)로부터 플레이트 어드레스를 수신하고 수신된 플레이트 어드레스에 기초하여 플레이트 라인(220)을 활성화할 수 있다. 예를 들어, 메모리 다이(200)는 WL_1 내지 WL_M으로 라벨링된 다수의 워드 라인(210), DL_1 내지 DL_N으로 라벨링된 다수의 디지트 라인(215), 및 PL_1 내지 PL_P로 라벨링된 다수의 플레이트 라인을 포함할 수 있으며, 여기서 M, N 및 P는 메모리 어레이의 크기에 따라 다르다. 따라서, 워드 라인(210), 디지트 라인(215) 및 플레이트 라인(220), 예를 들어, WL_1, DL_3 및 PL_1을 활성화함으로써, 교차점에 있는 메모리 셀(205)이 액세스될 수 있다. 2차원 또는 3차원 구성에서, 워드 라인(210)과 디지트 라인(215)의 교차는 메모리 셀(205)의 어드레스로 지칭될 수 있다. 일부 경우에, 워드 라인(210), 디지트 라인(215) 및 플레이트 라인(220)의 교차는 메모리 셀(205)의 어드레스로 지칭될 수 있다.
메모리 셀(205)은 캐패시터(240)와 같은 로직 저장 컴포넌트 및 스위칭 소자(245)를 포함할 수 있다. 캐패시터(240)는 강유전성 캐패시터의 예일 수 있다. 커패시터(240)의 제1 노드는 스위칭 컴포넌트(245)와 결합될 수 있고 커패시터(240)의 제2 노드는 플레이트 라인(220)과 결합될 수 있다. 스위칭 컴포넌트(245)는 두 컴포넌트 간의 전자 통신을 선택적으로 수립하거나 수립 해제하는 트랜지스터 또는 임의의 다른 유형의 스위치 디바이스의 일 예일 수 있다.
메모리 셀(205)의 선택 또는 선택 해제는 스위칭 컴포넌트(245)를 활성화 또는 비활성화함으로써 달성될 수 있다. 커패시터(240)는 스위칭 컴포넌트(245)를 사용하여 디지트 라인(215)과 전자 통신할 수 있다. 예를 들어, 스위칭 컴포넌트(245)가 비활성화될 때 커패시터(240)는 디지트 라인(215)으로부터 절연될 수 있고, 스위칭 컴포넌트(245)가 활성화될 때 커패시터(240)는 디지트 라인(215)과 결합될 수 있다. 일부 경우에, 스위칭 컴포넌트(245)는 트랜지스터이고 그것의 동작은 트랜지스터 게이트에 전압을 인가함으로써 제어되며, 여기서 트랜지스터 게이트와 트랜지스터 소스 사이의 전압 차이는 트랜지스터의 문턱 전압보다 크거나 작다. 일부 경우에, 스위칭 소자(245)는 p형 트랜지스터 또는 n형 트랜지스터일 수 있다. 워드 라인(210)은 스위칭 컴포넌트(245)의 게이트와 전자 통신할 수 있고, 워드 라인(210)에 인가되는 전압에 기초하여 스위칭 컴포넌트(245)를 활성화/비활성화할 수 있다.
워드 라인(210)은 메모리 셀(205)에 대한 액세스 동작을 수행하는데 사용되는 메모리 셀(205)과 전자 통신하는 전도성 라인일 수 있다. 일부 아키텍처에서, 워드 라인(210)은 메모리 셀(205)의 스위칭 컴포넌트(245)의 게이트와 전자 통신할 수 있고, 메모리 셀의 스위칭 컴포넌트(245)를 제어하도록 구성될 수 있다. 일부 아키텍처에서, 워드 라인(210)은 메모리 셀(205)의 커패시터의 노드와 전자 통신할 수 있고, 메모리 셀(205)은 스위칭 컴포넌트를 포함하지 않을 수 있다.
디지트 라인(215)은 메모리 셀(205)을 감지 컴포넌트(250)와 연결하는 전도성 라인일 수 있다. 일부 아키텍처에서, 메모리 셀(205)은 액세스 동작의 일부 동안 디지트 라인(215)과 선택적으로 결합될 수 있다. 예를 들어, 메모리 셀(205)의 스위칭 컴포넌트(245) 및 워드 라인(210)은 메모리 셀(205)의 커패시터(240)와 디지트 라인(215)을 선택적으로 결합 및/또는 절연시키도록 구성될 수 있다. 일부 아키텍처에서, 메모리 셀(205)은 디지트 라인(215)과 전자 통신(예를 들어, 일정)할 수 있다.
플레이트 라인(220)은 메모리 셀(205)에 대한 액세스 동작을 수행하는데 사용되는 메모리 셀(205)과 전자 통신하는 전도성 라인일 수 있다. 플레이트 라인(220)은 커패시터(240)의 노드(예를 들어, 셀 바닥)와 전자 통신할 수 있다. 셀 플레이트 라인(220)은 메모리 셀(205)의 액세스 동작 동안 커패시터(240)를 바이어스하기 위해 디지트 라인(215)과 협력하도록 구성될 수 있다. 일부 경우에, 판독 동작 동안 커패시터(240) 양단에 안정적인 판독 전압을 제공하기 위해, 플레이트 라인(220) 및 디지트 라인(215)의 전압(또는 디지트 라인(215)의 전압에 영향을 미칠 수 있는 다른 전압)을 관리하거나 제어하는 것이 유리할 수 있다.
감지 컴포넌트(250)는 메모리 셀(205)의 커패시터(240)에 저장된 상태(예를 들어, 분극 상태 또는 전하)를 검출하고 검출된 상태에 기초하여 메모리 셀(205)의 로직 상태를 결정하도록 구성될 수 있다. 메모리 셀(205)에 의해 저장된 전하는 일부 경우에 매우 작을 수 있다. 이와 같이, 감지 컴포넌트(250)는 메모리 셀(205)의 신호 출력을 증폭하기 위해 하나 이상의 감지 증폭기를 포함할 수 있다. 일부 경우에, 감지 컴포넌트(250)는 디지트 라인(215)을 감지 증폭기와 결합하는 캐스코드 증폭기를 포함하거나 결합될 수 있다. 감지 증폭기는 판독 동작 동안 디지트 라인(215)의 전하의 미세한 변화를 감지할 수 있고, 검출된 전하에 기초하여 로직 0 또는 로직 1에 대응하는 신호를 생성할 수 있다. 판독 동작 동안, 메모리 셀(205)의 커패시터(240)는 대응하는 디지트 라인(215)에 신호를 출력(예를 들어, 전하 방전)할 수 있다. 신호는 디지트 라인(215)의 전압을 변화시킬 수 있다.
감지 컴포넌트(250)는 디지트 라인(215)을 가로질러 메모리 셀(205)로부터 수신된 신호를 기준 신호(255)(예를 들어, 기준 전압)와 비교하도록 구성될 수 있다. 감지 컴포넌트(250)는 비교에 기초하여 메모리 셀(205)의 저장된 상태를 결정할 수 있다.
예를 들어, 이진 시그널링에서, 디지트 라인(215)이 기준 신호(255)보다 더 높은 전압을 갖는다면, 감지 컴포넌트(250)는 메모리 셀(205)의 저장된 상태가 로직 1이고, 디지트 라인(215)이 기준 신호(255)보다 낮은 전압을 갖는 경우, 감지 컴포넌트(250)는 메모리 셀(205)의 저장된 상태가 로직 0이라고 결정할 수 있다. 감지 컴포넌트(250)는 신호의 차이를 검출 및 증폭하기 위한 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 메모리 셀(205)의 검출된 로직 상태는 출력(260)으로서 열 디코더(230)를 통해 출력될 수 있다. 일부 경우에, 감지 컴포넌트(250)는 다른 컴포넌트(예를 들어, 열 디코더(230), 행 디코더(225))의 일부일 수 있다. 일부 경우에, 감지 컴포넌트(250)는 행 디코더(225), 열 디코더(230), 및/또는 플레이트 드라이버(235)와 전자 통신할 수 있다.
로컬 메모리 컨트롤러(265)는 다양한 컴포넌트(예를 들어, 행 디코더(225), 열 디코더(230), 플레이트 드라이버(235) 및 감지 컴포넌트(250))를 통해 메모리 셀(205)의 동작을 제어할 수 있다. 로컬 메모리 컨트롤러(265)는 도 1을 참조하여 설명된 로컬 메모리 컨트롤러(165)의 일 예일 수 있다. 일부 경우에, 행 디코더(225), 열 디코더(230), 플레이트 드라이버(235), 및 감지 컴포넌트(250) 중 하나 이상은 로컬 메모리 컨트롤러(265)와 같은 위치에 있을 수 있다. 로컬 메모리 컨트롤러(265)는 외부 메모리 컨트롤러(105)(또는 도 1을 참조하여 설명된 디바이스 메모리 컨트롤러(155))로부터의 하나 이상의 명령 및/또는 데이터를 수신하고, 명령 및/또는 데이터를 메모리 다이(200)에 의해 사용될 수 있는 정보로 변형하고, 메모리 다이(200)에 대한 하나 이상의 동작을 수행하고, 하나 이상의 동작을 수행하는 것에 응답하여 메모리 다이(200)로부터 외부 메모리 컨트롤러(105)(또는 디바이스 메모리 컨트롤러(155))로 데이터를 통신하도록 구성될 수 있다.
로컬 메모리 컨트롤러(265)는 타겟 워드 라인(210), 타겟 디지트 라인(215) 및 타겟 플레이트 라인(220)을 활성화하기 위해 행, 열, 및/또는 플레이트 라인 어드레스 신호를 생성할 수 있다. 로컬 메모리 컨트롤러(265)는 또한 메모리 다이(200)의 동작 동안 사용되는 다양한 전압 또는 전류를 제어 및 생성할 수 있다. 일반적으로, 본 출원에서 논의된 인가된 전압 또는 전류의 진폭, 형상 또는 지속 시간(duration)은 조정되거나 변경될 수 있고 메모리 동작(200) 동작에서 논의된 다양한 동작에 대해 상이할 수 있다.
일부 경우에, 로컬 메모리 컨트롤러(265)는 메모리 다이(200)에 대한 프리차지(precharge) 동작을 수행하도록 구성될 수 있다. 프리차지 동작은 메모리 다이(200)의 하나 이상의 컴포넌트 및/또는 액세스 라인을 미리 결정된 전압 레벨로 프리차지하는 것을 포함할 수 있다. 일부 경우에, 메모리 셀(205) 및/또는 메모리 다이(200)의 일부는 상이한 액세스 동작 사이에 프리차지될 수 있다. 일부 경우에, 디지트 라인(215) 및/또는 다른 컴포넌트는 판독 동작 전에 프리차지될 수 있다.
일부 경우에, 로컬 메모리 컨트롤러(265)는 메모리 다이(200)의 하나 이상의 메모리 셀(205)에 대한 기록 동작(예를 들어, 프로그래밍 동작)을 수행하도록 구성될 수 있다. 기록 동작 동안, 메모리 다이(200)의 메모리 셀(205)은 원하는 로직 상태를 저장하도록 프로그래밍될 수 있다. 일부 경우에, 복수의 메모리 셀(205)은 단일 기록 동작 동안 프로그램될 수 있다. 로컬 메모리 컨트롤러(265)는 기록 동작을 수행할 타겟 메모리 셀(205)을 식별할 수 있다. 로컬 메모리 컨트롤러(265)는 타겟 메모리 셀(205)(예를 들어, 타겟 메모리 셀(205)의 어드레스)과 전자 통신하는 타겟 워드 라인(210), 타겟 디지트 라인(215), 및/또는 타겟 플레이트 라인(220)을 식별할 수 있다.
로컬 메모리 컨트롤러(265)는 타겟 메모리 셀(205)에 액세스하기 위해 타겟 워드 라인(210), 타겟 디지트 라인(215) 및/또는 타겟 플레이트 라인(220)을 활성화할 수 있다 (예를 들어, 워드 라인(210), 디지트 라인(215) 또는 플레이트 라인(220)에 전압을 인가하여). 로컬 메모리 컨트롤러(265)는 원하는 로직 상태를 나타내는 특정 상태를 메모리 셀(205)의 커패시터(240)에 저장하기 위해 기록 동작 동안 디지트 라인(215)에 특정 신호(예를 들어, 전압)를 인가하고, 플레이트 라인(220)에 특정 신호(예를 들어, 전압)를 인가할 수 있다.
일부 경우에, 로컬 메모리 컨트롤러(265)는 메모리 다이(200)의 하나 이상의 메모리 셀(205)에 대한 판독 동작(예를 들어, 감지 동작)을 수행하도록 구성될 수 있다. 판독 동작 동안, 메모리 다이(200)의 메모리 셀(205)에 저장된 로직 상태가 결정될 수 있다. 일부 경우에, 단일 판독 동작 동안, 복수의 메모리 셀(205)이 감지될 수 있다. 로컬 메모리 컨트롤러(265)는 판독 동작을 수행할 타겟 메모리 셀(205)을 식별할 수 있다. 로컬 메모리 컨트롤러(265)는 타겟 메모리 셀(205)(예를 들어, 타겟 메모리 셀(205)의 어드레스)과 전자 통신하는 타겟 워드 라인(210), 타겟 디지트 라인(215), 및/또는 타겟 플레이트 라인(220)을 식별할 수 있다.
로컬 메모리 컨트롤러(265)는 타겟 메모리 셀(205)에 액세스하기 위해 타겟 워드 라인(210), 타겟 디지트 라인(215) 및/또는 타겟 플레이트 라인(220)을 활성화할 수 있다 (예를 들어, 워드 라인(210), 디지트 라인(215) 또는 플레이트 라인(220)에 전압을 인가하여). 타겟 메모리 셀(205)은 액세스 라인을 바이어싱하는 것에 응답하여 감지 컴포넌트(250)에 신호를 전달할 수 있다. 감지 컴포넌트(250)는 신호를 증폭할 수 있다. 로컬 메모리 컨트롤러(265)는 감지 컴포넌트(250)를 발화(fire)할 수 있고(예를 들어, 감지 컴포넌트를 래치(latch)할 수 있음), 이에 의해 메모리 셀(205)로부터 수신된 신호를 기준 신호(255)와 비교할 수 있다. 그 비교에 기초하여, 감지 컴포넌트(250)는 메모리 셀(205)에 저장된 로직 상태를 결정할 수 있다. 로컬 메모리 컨트롤러(265)는 메모리 셀(205)에 저장된 로직 상태를 판독 동작의 일부로서 외부 메모리 컨트롤러(105)(또는 디바이스 메모리 컨트롤러)에 통신할 수 있다.
일부 경우에, 메모리 셀(205)은 디지트 라인(215), 디지트 라인(215)을 감지 컴포넌트(250)와 결합하기 위한 스위칭 컴포넌트, 및 스위칭 컴포넌트와 결합된 제1 노드를 갖는 제1 커패시터와 결합될 수 있다. 제1 노드를 갖는 제1 커패시터는 제1 전압으로 바이어싱될 수 있다. 제1 전압을 공급하는 제1 전압 공급은 메모리 셀(205)의 플레이트 라인 및 제1 커패시터의 제2 노드와 결합될 수 있다. 메모리 다이(200)는 또한 메모리 다이(200)가 제1 커패시터의 제1 노드를 제2 전압으로 바이어싱되는 제3 노드와 결합하게 하여 제1 커패시터를 사용하여 제2 전압과 제1 전압 사이의 상이한 전압을 저장하도록 하는 컨트롤러를 포함할 수 있다. 컨트롤러는 제3 노드로부터 제1 커패시터를 결합 해제하고 제3 노드로부터 제1 커패시터를 결합 해제한 후에 메모리 셀(205)에 액세스할 수 있다. 메모리 셀(205)에 액세스하는 것은 임계 동작(예를 들어, 판독 동작)을 수행하는 것을 포함할 수 있다. 메모리 셀(205)에 액세스한 후, 제1 커패시터는 메모리 셀(205)에 액세스한 후 제3 노드와 재결합될 수 있다.
일부 메모리 아키텍처에서, 메모리 셀(205)에 액세스하는 것은 메모리 셀(205)에 저장된 로직 상태를 저하(degrade)시키거나 파괴(destroy)할 수 있다. 예를 들어, 강유전성 메모리 셀에 대해 수행된 판독 동작은 강유전성 커패시터에 저장된 로직 상태를 파괴할 수 있다. 다른 예에서, DRAM 아키텍처에서 수행되는 판독 동작은 타겟 메모리 셀의 커패시터를 부분적으로 또는 완전히 방전시킬 수 있다. 로컬 메모리 컨트롤러(265)는 메모리 셀을 원래의 로직 상태로 되돌리기 위해 재기록 동작 또는 리프레시(refresh) 동작을 수행할 수 있다. 로컬 메모리 컨트롤러(265)는 판독 동작 후에 로직 상태를 타겟 메모리 셀에 재기록할 수 있다. 일부 경우에, 재기록 동작이 판독 작업의 일부로 간주될 수 있다. 추가적으로, 워드 라인(210)과 같은 단일 액세스 라인을 활성화하면 해당 액세스 라인과 전자 통신하는 일부 메모리 셀에 저장된 상태를 교란(disturb)할 수 있다. 따라서, 액세스되지 않았을 수 있는 하나 이상의 메모리 셀에 대해 재기록 동작 또는 리프레시 동작이 수행될 수 있다.
도 3a 및 도 3b는 본 개시의 다양한 예에 따른 각각 히스테리시스 곡선(300-a, 300-b)을 갖는 강유전성 메모리 셀의 비선형 전기적 속성의 예를 도시한다. 히스테리시스 곡선(300-a 및 300-b)은 각각 예시적인 강유전성 메모리 셀 기록 및 판독 프로세스를 예시한다. 히스테리시스 곡선(300-a, 300-b)은 강유전성 커패시터(예를 들어, 도 2를 참조하여 설명된 커패시터(240))에 저장된 전하 Q를 전압 차이 V의 함수로 도시한다.
강유전성 재료는 자발 전기 분극, 즉 전기장이 없을 때 0이 아닌 전기 분극을 유지하는 것이 특징이다. 강유전성 재료의 예는 티탄산 바륨(BaTiO3), 티탄산 납(PbTiO3), 티탄산 지르코늄납(PZT), 탄탈산 스트론튬 비스무트(SBT)를 포함한다. 본 출원에 설명된 강유전성 커패시터는 이들 또는 다른 강유전성 재료를 포함할 수 있다. 강유전성 커패시터 내의 전기 분극은 강유전성 재료의 표면에서 순 전하를 초래하고, 커패시터 단자를 통해 반대 전하를 끌어 당긴다. 따라서, 강유전성 재료와 커패시터 단자의 계면에 전하가 저장된다. 외부로부터 전기장이 인가되지 않은 상태에서도 비교적 오랜 시간 동안 전기 분극이 유지될 수 있기 때문에, 심지어 무한대이더라도, 예를 들어, DRAM 어레이에 채용되는 커패시터에 비해 전하 누출이 현저히 감소될 수 있다. 이것은 리프레시 동작을 수행할 필요가 줄어들 수 있다.
히스테리시스 곡선(300-a, 300-b)은 커패시터의 단일 단자의 관점에서 이해될 수 있다. 예를 들어, 강유전성 재료가 음의 분극을 가지면 단자에 양전하가 축적된다. 마찬가지로 강유전성 재료가 양의 분극을 가지면 단자에 음의 전하가 축적된다. 또한, 히스테리시스 곡선(300-a 및 300-b)의 전압은 커패시터 양단의 전압 차이를 나타내며 방향성이 있다. 예를 들어, 양의 전압은 문제의 단자(예를 들어, 셀 플레이트)에 양의 전압을 인가하고, 제2 단자(예를 들어, 셀 바닥)를 접지(또는 대략 0볼트(0V))에 유지함으로써 실현될 수 있다. 문제의 단자를 접지에 유지하고, 제2 단자에 양의 전압을 인가함으로써 음의 전압이 인가될 수 있다 - 예를 들어, 문제의 단자를 음으로 분극화하기 위해 양의 전압이 인가될 수 있다. 유사하게, 2개의 양의 전압, 2개의 음의 전압, 또는 양 및 음의 전압의 임의의 조합이 히스테리시스 곡선(300-a 및 300-b)에 도시된 전압 차이를 생성하기 위해 적절한 커패시터 단자에 인가될 수 있다.
히스테리시스 곡선(300-a)에 도시된 바와 같이, 강유전성 재료는 0-전압 차이를 갖는 양의 또는 음의 분극을 유지할 수 있으며, 그 결과 두 가지 가능한 전하 상태, 즉 전하 상태(305) 및 전하 상태(310)가 생성될 수 있다. 도 3a의 예에 따라, 전하 상태(305)는 로직 0을 나타내고, 전하 상태(310)는 로직 1을 나타낸다. 일부 예에서, 각각의 전하 상태의 로직 값은 메모리 셀을 동작시키기 위한 다른 기법을 수용하도록 반전될 수 있다.
로직 0 또는 1은 전압을 인가함으로써 강유전성 재료의 전기 분극을 제어하여 커패시터 단자의 전하를 제어함으로써 메모리 셀에 기록될 수 있다. 예를 들어, 커패시터 양단에 순 양의 전압(315)을 인가하면 전하 상태(305-a)에 도달할 때까지 전하 축적이 발생한다. 전압(315)을 제거하면, 전하 상태(305-a)는 0 전압에서 전하 상태(305)에 도달할 때까지 경로(320)를 따른다. 유사하게, 전하 상태(310)는 순 음의 전압(325)을 인가함으로써 기록되고, 이는 전하 상태(310-a)를 초래한다. 음의 전압(325)을 제거한 후, 전하 상태(310-a)는 0 전압에서 전하 상태(310)에 도달할 때까지 경로(330)를 따른다. 전하 상태(305-a 및 310-a)는 또한 잔여 분극(Pr) 값, 예를 들어, 외부 바이어스(예를 들어, 전압)를 제거할 때 남아 있는 분극(또는 전하)으로 지칭될 수 있다. 보자 전압(coercive voltage)은 전하(또는 분극)가 0인 전압이다.
강유전성 커패시터의 저장된 상태를 판독하거나 감지하기 위해, 커패시터 양단에 전압이 인가될 수 있다. 이에 응답하여, 저장된 전하 Q가 변경되고 변화의 정도는 초기 전하 상태에 따라 달라진다 - 예를 들어, 최종 저장된 전하(Q)는 전하 상태 (305-b 또는 310-b)가 초기에 저장되었는지 여부에 따라 다르다. 예를 들어, 도 3b에 도시된 바와 같이, 히스테리시스 곡선(300-b)은 2개의 가능한 저장된 전하 상태(305-b 및 310-b)를 예시한다. 전압(335)이 도 2를 참조하여 논의된 바와 같이 커패시터(240) 양단에 인가될 수 있다. 다른 경우에, 고정 전압이 셀 플레이트에 인가될 수 있고, 비록 양의 전압으로 도시되지만 전압(335)은 음일 수 있다. 전압(335)에 응답하여, 전하 상태(305-b)는 경로(340)를 따를 수 있다. 마찬가지로, 전하 상태(310-b)가 초기에 저장되었다면, 경로(345)를 따른다. 전하 상태(305-c)와 전하 상태(310-c)의 최종 위치는 특정 감지 체계 및 회로부를 포함하여 하나 이상의 인자에 따라 달라진다.
판독 동작 동안 메모리 셀의 커패시터 양단에 인가되는 전압은 판독 전압으로 지칭될 수 있고, 판독 동작의 정확도는 부분적으로 판독 전압의 안정성에 의존할 수 있다; 예를 들어, 커패시터의 셀 플레이트(예를 들어, 플레이트 라인을 통해) 및 셀 바닥(예를 들어, 디지트 라인을 통해)에 인가된 전압의 안정성. 일부 경우에, (별도의) 로컬 커패시터는 본 출원에 설명된 바와 같이 판독 동작 동안 셀 커패시터 양단에 안정적인 판독 전압을 유지하기 위해 사용될 수 있다.
일부 경우에, 최종 전하는 메모리 셀에 연결된 디지트 라인의 고유 커패시턴스(intrinsic capacitance)에 따라 달라질 수 있다. 예를 들어, 커패시터가 디지트 라인에 전기적으로 연결되고 전압(335)이 인가 되면, 디지트 라인의 고유 커패시턴스로 인해 디지트 라인의 전압이 상승할 수 있다. 감지 컴포넌트에서 측정된 전압은 전압(335)과 같지 않을 수 있으며, 대신 디지트 라인의 전압에 의존할 수 있다. 따라서, 히스테리시스 곡선(300-b) 상의 최종 전하 상태(305-c 및 310-c)의 위치는 디지트 라인의 커패시턴스에 의존할 수 있고 로드 라인(load-line) 분석을 통해 결정될 수 있다 - 예를 들어, 전하 상태(305-c 및 310-c)는 디지트 라인 커패시턴스와 관련하여 정의될 수 있다. 결과적으로, 커패시터의 전압, 전압(350) 또는 전압(355)은 상이할 수 있고 커패시터의 초기 상태에 의존할 수 있다.
디지트 라인 전압과 기준 전압을 비교하여 커패시터의 초기 상태가 결정될 수 있다. 디지트 라인 전압은 전압(335)과 커패시터 양단의 최종 전압, 전압(350) 또는 전압(355) 사이의 차이일 수 있다 - 예를 들어, 전압(335)과 전압(350) 사이의 차이 또는 전압(335)과 전압(355) 사이의 차이일 수 있다. 저장된 로직 상태를 결정하기 위해 기준 전압은 그 크기가 2개의 가능한 디지트 라인 전압의 2개의 가능한 전압 사이에 있도록 생성될 수 있다 - 예를 들어, 디지트 라인 전압이 기준 전압보다 높거나 낮은 경우. 감지 컴포넌트에 의한 비교시, 감지된 디지트 라인 전압은 기준 전압보다 높거나 낮은 것으로 결정될 수 있고, 강유전성 메모리 셀의 저장된 로직 값(예를 들어, 로직 0 또는 1)이 결정될 수 있다.
일부 경우에, 강유전성 메모리 셀은 판독 동작 후에도 초기 로직 상태를 유지할 수 있다. 예를 들어, 전하 상태(305-b)가 저장되면, 전하 상태는 판독 동작 동안 전하 상태(305-c)에 대한 경로(340)를 따를 수 있고, 전압(335)을 제거한 후, 전하 상태는 반대 방향의 경로(340)을 따름으로 초기 전하 상태(305-b)로 리턴될 수 있다. 일부 경우에, 강유전성 메모리 셀은 판독 동작 후에 초기 로직 상태를 잃을 수 있다. 예를 들어, 전하 상태(310-b)가 저장되면, 전하 상태는 판독 동작 동안 전하 상태(305-c)에 대한 경로(345)를 따를 수 있고, 전압(335)을 제거한 후, 전하 상태는 경로 (340)를 따름으로써 전하 상태(305-b)로 완화될 수 있다.
히스테리시스 곡선(300-b)은 전하 상태(305-b) 및 전하 상태(310-b)를 저장하도록 구성된 메모리 셀을 판독하는 예를 예시한다. 판독 전압(335)은 예를 들어, 도 2를 참조하여 설명된 바와 같이 디지트 라인(215) 및 플레이트 라인(220)을 통해 전압 차이로 인가될 수 있다. 히스테리시스 곡선(300-b)은 판독 전압(335)이 음의 전압 차이 V캡(Vcap)(예를 들어, 여기서, V바닥(Vbottom) - V플레이트(Vplate)가 음인 경우)인 판독 동작을 예시할 수 있다. 커패시터 양단의 음의 판독 전압은 "플레이트 하이(plate high)" 판독 동작으로 지칭될 수 있으며, 여기서 플레이트 라인(220)은 초기에 고전압이 되고, 디지트 라인(215)은 초기에 저전압(예를 들어, 접지 전압)이 된다. 판독 전압(335)이 강유전성 커패시터(240) 양단의 음의 전압으로 도시되어 있지만, 대안 동작에서, 판독 전압은 "플레이트 로우(plate low)" 판독 동작으로 지칭될 수 있는 강유전성 캐패시터(240) 양단의 양의 전압일 수 있다.
판독 전압(335)은 메모리 셀(205)이 선택될 때(예를 들어, 도 2를 참조하여 설명된 바와 같이 스위칭 컴포넌트(245)를 활성화함으로써) 강유전성 커패시터(240) 양단에 인가될 수 있다. 강유전성 커패시터(240)에 판독 전압(335)을 인가하면, 디지트 라인(215) 및 플레이트 라인(220)을 통해 강유전성 커패시터(240) 안팎으로 전하가 흐를 수 있으며, 강유전성 커패시터(240)가 전하 상태(305-a)(예를 들어, 로직 1)에 있었는지 또는 전하 상태(310-a)(예를 들어, 로직 0)에 있었는지 여부에 따라 다른 전하 상태가 발생할 수 있다.
도 4는 본 출원에 개시된 예들에 따른 기준 전압 관리를 지원하는 메모리 디바이스(400)의 예를 도시한다. 메모리 디바이스(400)는 디지트 라인(DL)(215-a)과 결합될 수 있는 메모리 셀(205-a)을 포함할 수 있다. 메모리 셀(205-a)은 예를 들어, 강유전성 커패시터 또는 다른 유형의 커패시터와 같은 셀 커패시터(240-a)를 포함할 수 있다. 메모리 셀(205-a)은 워드 라인(WL)(210-a) 상의 신호를 활성화함으로써 메모리 셀(205-a)을 선택하기 위한 셀 선택기(cell selector)(245-a)(예를 들어, 스위칭 컴포넌트)를 포함할 수 있다. 메모리 셀(205-a), 워드 라인(210-a), 및 디지트 라인(215-a)은 도 2를 참조하여 논의된 메모리 셀(205), 워드 라인(210), 및 디지트 라인(215)의 예일 수 있다.
셀 커패시터(240-a)의 셀 플레이트(497)는 플레이트 라인(220-a)과 결합될 수 있다. 플레이트 라인(220-a)은 플레이트 라인 전압 V플레이트를 플레이트 라인(220-a)에 공급할 수 있는 전압원(460)과 결합될 수 있다. 일부 경우에, V플레이트는 예를 들어, 접지 전압일 수 있는 VSS 전압으로 설정될 수 있다. 일부 경우에, V플레이트가 다른 전압으로 설정될 수 있다.
디지트 라인(215-a)은 스위칭 컴포넌트(485)를 통해 감지 증폭기(405)와 결합될 수 있다. 즉, 스위칭 컴포넌트(485)는 디지트 라인(215-a)과 감지 증폭기(405) 사이의 전도성 경로를 수립하는데 사용될 수 있다. 일부 경우에, 스위칭 컴포넌트(485)는 하나 이상의 트랜지스터를 포함할 수 있는 캐스코드 증폭기 또는 다른 유형의 스위칭 컴포넌트일 수 있다. 일부 경우에, 감지 증폭기(405)는 도 2를 참조하여 설명된 감지 컴포넌트(250)와 같은 감지 컴포넌트의 일부일 수 있고, 디지트 라인(215-a) 상의 전압, 전류 또는 전하를 감지함으로써 메모리 셀(205-a)에 저장된 로직 상태를 감지하는데 사용될 수 있다.
메모리 디바이스(400)는 로컬 커패시터(475)를 포함할 수 있다. 로컬 커패시터(475)의 제1 노드(455)는 스위칭 컴포넌트(470) 및 스위칭 컴포넌트(485)의 게이트(490)와 연관된 노드일 수 있는 노드(480)와 결합된다. 로컬 커패시터(475)의 제2 노드는 플레이트 라인 전압 V플레이트를 공급할 수 있는 전압원(460)과 결합된다. 즉, 일부 경우에 로컬 커패시터(475)의 제2 노드(410)는 플레이트 라인 전압으로 바이어싱될 수 있다.
일부 경우에, 로컬 커패시터(475)의 제2 노드(410) 및 플레이트 라인(220-a)에 의해 보여지는 V플레이트는 메모리 디바이스(400)의 과도 효과(transient effect)로 인해 전압원(460)에 의해 공급되는 실제 전압에 대해 변화할 수 있다. 즉, 로컬 커패시터(475)의 제2 노드(410) 및 플레이트 라인(220-a)에서의 V플레이트는 완전히 안정적이지 않을 수 있는 로컬 V플레이트일 수 있다.
일부 경우에, 노드(480)의 전압은 디지트 라인(215-a)을 감지 증폭기(405)와 결합하기 위해 스위칭 컴포넌트(485)를 활성화할 수 있다. 스위칭 컴포넌트(485)(예를 들어, 스위칭 컴포넌트의 트랜지스터)는 문턱 전압, Vth과 연관될 수 있고, 이는 스위칭 컴포넌트(485)의 게이트(490)에서의 전압과 디지트 라인(215-a)의 전압 사이의 전압 차이를 유발할 수 있다. 일부 경우에, Vth는 예를 들어, 스위칭 컴포넌트(485)를 활성화하기 위한 최소 전압일 수 있고, 스위칭 컴포넌트(485)의 게이트로부터 스위칭 컴포넌트(485)의 소스까지의 전압 차이를 나타낼 수 있다.
따라서, 일부 경우에, 디지트 라인(215-a) 상의 전압은 - 따라서, 커패시터(240-a)의 셀 바닥 상의 전압 - 노드(480)에서의 전압(예를 들어, 게이트 전압)에서 문턱 전압 Vth를 뺀 것과 대략 동일할 수 있다. 이러한 관계 때문에, 스위칭 컴포넌트(485)의 게이트(490)에서의(예를 들어, 노드(480)에서의) 전압은 메모리 셀(205-a)을 바이어싱하는데 사용될 수 있다.
로컬 커패시터(475)는 스위칭 컴포넌트(470)를 활성화함으로써 노드(435)와 선택적으로 결합될 수 있다. 노드(435)는 전압원(450)에 의해 공급되는 전압으로; 예를 들어, 전역 커패시터(495)를 통해 바이어싱될 수 있다. 노드(435)에서의 전압은 일부 경우에 VCASC 전압(예를 들어, 캐스코드 증폭기를 바이어싱하기 위한 전압)으로 지칭될 수 있다. 전역 커패시터(495)는 예를 들어, 노드(435)에서 VCASC 전압의 안정성을 유지하는 것을 돕기 위해 메모리 디바이스(400)에 포함될 수 있다. 일부 경우에, 전역 커패시터(495)는 단일 이산 커패시터를 나타낼 수 있다. 다른 경우에, 전역 커패시터(495)는 메모리 디바이스(400)의 회로부와 연관된 기생 커패시턴스와 함께 하나 이상의 이산 커패시터를 나타낼 수 있다.
스위칭 컴포넌트(470)가 활성화될 때, 로컬 커패시터(475)는 노드(435)의 전압(예를 들어, VCASC 전압) 및 전압원(460)(예를 들어, V플레이트)에 의해 제공되는 전압에 기초하여 로컬 커패시터(475) 양단에 전압을 발생시킬 수 있다. 즉, 스위칭 컴포넌트(470)가 활성화되는 동안, 로컬 커패시터(475)는 VCASC-V플레이트와 동일한 로컬 커패시터(475) 양단의 전압 차이를 발생시킬 수 있다.
로컬 커패시터(475)의 제1 노드(455)는 감지 컴포넌트가 유휴 상태인 동안 노드(435)(VCASC로 바이어스됨)와 결합될 수 있다. 이것은 회로부가 비교적 조용한 동안 로컬 커패시터(475)가 노드 (435)에서의 전압 (VCASC) 및 플레이트 라인 전압(V플레이트) 사이의 차이를 저장하게 할 수 있다. 이 기간 동안, 노드(480)에서의 전압은 노드(435)에서의 전압과 실질적으로 동등할 수 있다.
이전에 논의된 바와 같이, 판독 동작은 메모리 셀(205-a)에 의해 저장된 상태를 결정하기 위해 (예를 들어, 감지 증폭기(405)를 포함하는) 감지 컴포넌트를 활성화하는 단계를 포함할 수 있다. 그러나, 감지 증폭기(405)가 활성화되기 전에, 로컬 커패시터(475)의 제1 노드는 스위칭 컴포넌트(470)를 비활성화함으로써 노드(435)로부터 결합 해제되어 로컬 커패시터(475)의 제1 노드(455)(및 게이트(490)와 관련된 노드(480))가 플로팅되도록 할 수 있다. 이 지점에서, 노드(480)에서의 전압은 노드(435)에서의 (전역) VCASC 전압에 기초하지만 노드(410)에서의 V플레이트의 전압 변화에 기초하여 드리프트(drift)가 허용되기 때문에 로컬 VCASC 전압으로 지칭될 수 있다. 스위칭 컴포넌트(470)가 비활성화되면, 메모리 셀(205-a)이 액세스될 수 있고, 감지 증폭기(405)가 활성화되어 메모리 셀(205-a)에 의해 저장된 상태를 결정할 수 있다.
이전에 언급된 바와 같이, 감지 컴포넌트(예를 들어, 감지 증폭기(405)를 포함함)가 활성화될 때, 플레이트 라인(220-a)에 전류를 주입하여 플레이트 라인 전압(V플레이트)을 변화시킬 수 있다. 따라서, 로컬 커패시터(475)의 제2 노드(410)에서의 플레이트 라인 전압은 판독 동작 동안 변할 수 있다. 커패시터(475)의 제1 노드(455)가 플로팅 상태이기 때문에(예를 들어, 전압 공급으로 제어되지 않거나 함께 연결되지 않음), 로컬 커패시터(475)의 제2 노드(410)에서의 플레이트 라인 전압의 변화는 결과적으로 로컬 커패시터(475)의 제1 노드(455)에서 전압에 대응하는 변화가 발생하고, 이에 따라 노드(480)에서도 전압이 변화한다. 이러한 방식으로, 로컬 커패시터(475)는 노드(480)(스위칭 컴포넌트(485)의 게이트(490)에서)의 로컬 VCASC 전압이 플레이트 라인 전압 V플레이트의 전압 변화를 추적할 수 있게 하여, 따라서 감지 증폭기(405)가 활성화될 때와 같이 판독 동작의 임계 부분 동안 메모리 셀(205-a)에 걸쳐 안정적인 전압 차이(예를 들어, 판독 전압)를 유지한다.
판독 동작의 감지 부분이 완료된 후, 감지 증폭기(405)는 비활성화될 수 있고(예를 들어, 감지 증폭기(405)는 유휴 상태가 될 수 있음), 로컬 커패시터(475)의 제1 노드(455)는 메모리 셀(205-a)의 다음 액세스 전에 로컬 커패시터(475)를 노드(435)(예를 들어, VCASC)와 노드(410)(예를 들어, V플레이트) 사이의 전압 차이로 재충전하기 위해 노드(435)와 재결합될 수 있다.
일부 경우에, 스위칭 컴포넌트(470)는 노드(435)와 제1 노드(455)(및 노드(480)) 사이에 전기적 연결이 없을 수 있도록 스위칭 컴포넌트(470)를 개방함으로써 비활성화될 수 있다. 이 경우, 스위칭 컴포넌트(470)가 비활성화되면, 스위칭 컴포넌트(470)의 저항은 무한대인 것으로 간주될 수 있다.
일부 경우에, 스위칭 컴포넌트(470)는 스위칭 컴포넌트(470)를 완전히 개방하지 않고 스위칭 컴포넌트(470)의 저항을 조정(예를 들어, 증가)함으로써 비활성화될 수 있다. 예를 들어, 개방 스위칭 컴포넌트는 전역 VCASC 전압(노드(435)에서)과 로컬 VCASC 전압(노드(480)에서) 사이의 약한 연결을 유지하기 위해 저항성 연결로 대체될 수 있다. 이 경우, 소량의 전류가 여전히 스위칭 컴포넌트(470)를 통해 흐를 수 있다.
도 5는 본 출원에 개시된 예들에 따른 기준 전압 관리를 지원하는 메모리 디바이스에서 메모리 셀의 판독 동작 동안 발생할 수 있는 전압들의 타이밍도(500)의 예를 예시한다.
앞서 논의한 바와 같이, 일부 경우에, 메모리 셀에 걸친 판독 전압(예를 들어, 셀 커패시터의 상부 플레이트 및 바닥 플레이트에 인가되는 전압의 차이)은 PDN 내의 노이즈에 의해 영향을 받을 수 있다. 판독 전압은 다음과 같이 표현할 수 있다:
V셀(Vcell) = VCASC-Vth-V플레이트(Vplate)
여기서, VCASC는 노드(480)에서의 예를 들어, 스위칭 컴포넌트(485)(예를 들어, 트랜지스터 또는 캐스코드 증폭기)의 게이트(490)에서 로컬 VCASC 전압일 수 있다. Vth는 스위칭 컴포넌트(485)와 연관된 문턱 전압일 수 있고, V플레이트는 셀 커패시터(240-a)의 셀 플레이트에 인가되는 플레이트 전압일 수 있다.
이전에 논의된 바와 같이, 메모리 셀(205-a)의 판독 동작 동안, 특히 감지 증폭기(예를 들어, 감지 증폭기(405))이 활성화되고 메모리 셀(205-a)에 의해 저장된 상태를 결정하는 판독 동작의 임계 부분 동안 안정적인 판독 전압 V셀을 유지하는 것이 바람직할 수 있다. 그러나 일부 경우에, 감지 증폭기가 활성화되면, 플레이트 라인(V플레이트)의 전압이 상승하여 판독 전압(V셀)이 잠재적으로 낮아져 판독 동작의 정확도에 부정적인 영향을 미칠 수 있다.
따라서, 도 4을 참조하여 논의된 바와 같이, 판독 동작 동안 안정적인 판독 전압 V셀을 유지하기 위해 로컬 커패시터(475)가 사용될 수 있다. 특히, 로컬 커패시터(475)는 전압(예를 들어, VCASC)으로 바이어싱될 수 있는 노드(435)와 결합될 수 있다. 로컬 커패시터(475)는 회로가 비교적 조용한 동안 V플레이트와 VCASC 사이의 전압 차를 샘플링 및 저장하기 위해 비활성 단계(505) 동안(예를 들어, 감지 증폭기가 비활성인 동안) 노드(435)와 결합될 수 있다. 스위칭 컴포넌트(470)는 감지 증폭기가 활성화되어 노드(435)로부터 로컬 커패시터(475)를 결합 해제하고 노드(480)가 로컬 커패시터(475) 양단의 전압에 기초한 전압에서 플로팅하도록 허용하기 전에 비활성화될 수 있다. 로컬 커패시터(475)의 제1 노드(455)가 플로팅이고 로컬 커패시터(475)의 제2 노드(410)가 V플레이트와 결합되기 때문에, 노드(480)의 전압은 V플레이트의 전압 변화를 추적할 수 있으며, 이에 의해 타이밍도(500)에 도시된 바와 같이 임계 동작이 수행되는 활성 단계(510) 동안 안정적인 판독 전압 V셀을 유지할 수 있다.
즉, 도 5에 도시된 바와 같이, 플레이트 라인 전압(V플레이트)(520)이 활성 단계(510) 동안 상승할 때(예를 들어, 메모리 셀의 상태를 감지하기 위한 감지 증폭기의 활성화로 인해), 노드(480)에서 로컬 VCASC (따라서, 로컬 VCASC - Vth(515))는 그에 상응하는 양만큼 상승함으로써 활성 단계(510) 동안 메모리 셀(205-a)에 걸쳐 안정적인 판독 전압(V셀)(525)을 유지한다. 타이밍도(500)에 도시된 전압은 대략적이며 특정 전압보다는 일반적인 동작을 예시하기 위한 것이다.
도 6은 본 출원에 개시된 예에 따른 기준 전압 관리를 지원하는 회로(600)의 예를 예시한다. 회로(600)는 메모리 디바이스(400)에 도시된 회로부와 유사할 수 있지만, VSS 전압 또는 접지 전압과 같은 다른 전압과 일반 기준 신호 사이의 안정적인 전압 차이를 유지하는 더 일반적인 경우에 사용될 수 있다. 이러한 전압 차이는 예를 들어, 도 2을 참조하여 설명된 바와 같이 메모리 셀에 의해 저장되는 상태를 결정하기 위해 감지 증폭기에 의해 사용되는 기준 전압으로 사용될 수 있거나 또는 다른 유형의 기준으로 사용될 수 있다.
회로(600)는 전압원(615)와 결합된 제1 노드(610)를 갖는 로컬 커패시터(605)를 포함할 수 있다. 전압원(615)은 예를 들어, 제1 전압을 공급할 수 있다. 제1 전압은 VSS 전압, 접지 전압 또는 다른 전압일 수 있다. 로컬 커패시터(605)는 노드(625)와 결합된 제2 노드(620)를 갖는다. 노드(625)는 예를 들어, 감지 컴포넌트와 같은 다른 회로부에 로컬 기준 전압(로컬 REF)을 제공하는 노드일 수 있다.
로컬 커패시터(605)의 제2 노드(620)는 예를 들어, 스위칭 컴포넌트(635)를 활성화함으로써 노드(630)와 선택적으로 결합될 수 있다. 노드(630)는 전역 기준 전압(전역 REF)으로 바이어싱될 수 있다.
회로(600)는 노드(625)에서의 로컬 기준 전압과 예를 들어, 메모리 디바이스의 특정 임계 동작 동안 전압원(615)에 의해 공급되는 전압 사이에 안정적인 전압 차이를 제공하기 위해 메모리 디바이스 내에서 사용될 수 있다. 이러한 임계 동작은 로컬 기준 전압이 메모리 셀의 상태를 결정하는데 사용되는 동안 또는 다른 유형의 동작 동안 판독 동작의 일부를 포함할 수 있고, 여기서 로컬 기준 전압과 전압원(615)에 의해 공급되는 전압 간의 안정적인 전압 차이를 유지하는 것이 바람직할 수 있다.
일부 경우에, 스위칭 컴포넌트(635)는 로컬 커패시터(605)의 노드(620)를 노드(630)와 결합하기 위해 활성화될 수 있다(예를 들어, 메모리 디바이스의 감지 컴포넌트와 같은 특정 컴포넌트가 비활성화될 때 비활성 또는 유휴 단계 동안). 스위칭 컴포넌트(635)는 예를 들어, 메모리 셀에 의해 저장된 상태를 결정하기 위해 감지 컴포넌트가 활성화되고 노드(625)에서 로컬 기준 전압을 사용하기 전과 같은 임계 동작 전에 활성화될 수 있다. 그런 다음, 스위칭 컴포넌트(635)는 로컬 커패시터(605) 상의 노드(630)와 노드(610) 사이의 전압 차이를 저장하가 위해 비활성화될 수 있다. 그런 다음 스위칭 컴포넌트(635)가 비활성화되고 노드(625)가 플로팅인 동안 임계 동작(예를 들어, 메모리 셀(205-a)의 액세스 동안 감지 동작, 또는 다른 유형의 동작)이 수행될 수 있다. 일부 경우에, 스위칭 컴포넌트(635)는 후속 메모리 액세스 전에 커패시터(605)를 재충전하기 위해 임계 동작이 완료된 후에 다시 활성화될 수 있다.
도 7은 본 출원에 개시된 예에 따른 기준 전압 관리를 지원하는 메모리 디바이스(700)의 예를 예시한다. 일부 경우에, 메모리 디바이스(700)에 도시된 회로부는 다수의 로컬 커패시터(475) 및 스위칭 컴포넌트(470)를 사용하는 임계 동작(예를 들어, 감지 증폭기가 활성화될 때) 전에 예를 들어, 플레이트 라인 전압 V플레이트와 전역 캐스코드 전압 VCASC 사이의 차이를 여러 번 샘플링하고 저장하여 안정적인 판독 전압을 제공하는 데 도움이 될 수 있다. 그런 다음, 전압 차이의 다수의 샘플은 이동 평균 전압 차이를 결정(예를 들어, 제공)하기 위해 사용될 수 있다.
일부 경우에, 플레이트 라인 전압 V플레이트와 캐스코드 전압 VCASC 간의 차이가 저장될 때; 예를 들어, 스위칭 컴포넌트(470)가 개방되어 로컬 커패시터(475)가 도 4를 참조하여 설명된 바와 같이 전압 차이를 저장하게 할 때, 회로(예를 들어, PDN)에 과도 노이즈(transient noise)가 있을 수 있다. 이 경우, 로컬 커패시터(475)에 저장된 전압 차이는 감지 증폭기가 활성화되는 시간에 더 가까운 V플레이트와 VCASC 사이의 전압 차이와 다를 수 있으며, 따라서, 스위칭 컴포넌트가 개방될 때 V플레이트 전압으로 로컬 VCASC 전압의 후속 추적을 잠재적을 저하시킨다. 이 경우, 스위칭 컴포넌트(470)가 비활성화되기 전에 발생한 과도 전압 차이로 인해 임계 동작 동안의 판독 전압(예를 들어, V셀)이 덜 안정적일 수 있다.
따라서, 도 4를 참조하여 설명된 바와 같이 주어진 시간에 샘플링된 단일 로컬 커패시터(475)를 사용하는 대신에, 메모리 디바이스(700)는 VCASC와 V플레이트 사이의 전압 차이를 도 7에 설명된 임계 동작(예를 들어, 감지 증폭기가 활성화될 때) 전에 여러 번(상이한 시간에) VCASC와 V플레이트 사이의 전압 차이를 저장하는 데 사용될 수 있는 다수의 로컬 커패시터(475-a, 475-b, 475-c) 및 대응하는 스위칭 컴포넌트(470-a, 470-b, 470-c)를 포함할 수 있다. 그런 다음, 다수의 로컬 커패시터(475)는 스위칭 컴포넌트(705-a, 705-b, 705-c)를 통해 서로 결합되어 로컬 커패시터(475) 양단에 전하 공유를 가능하게 함으로써, 예를 들어, VCASC와 V플레이트 간의 차이의 이동 평균을 제공한다. 이동 평균은 결국, 메모리 디바이스(700)가 아래에서 더 상세히 설명되는 바와 같이 임계 동작 동안 더 안정적인 판독 전압을 제공할 수 있게 할 수 있다.
메모리 디바이스(700)는 디지트 라인(DL)(215-b)과 결합될 수 있는 메모리 셀(205-b)을 포함할 수 있다. 메모리 셀(205-a)은 워드 라인(WL)(210-b) 상의 신호를 활성화함으로써 메모리 셀(205-b)을 선택하기 위한 셀 커패시터(240-b) 및 셀 선택기(245-b)를 포함할 수 있다. 메모리 셀(205-b), 워드 라인(210-b), 및 디지트 라인(215-b)은 도 2와 도 4를 참조하여 논의된 메모리 셀(205, 205-a), 워드 라인(210, 210-a), 및 디지트 라인(215, 215-a)의 예일 수 있다.
셀 커패시터(240-b)의 셀 플레이트는 플레이트 라인(220-b)과 결합될 수 있다. 플레이트 라인(220-b)은 플레이트 라인 전압 V플레이트를 플레이트 라인(220-a)에 공급할 수 있는 전압원(460-a)과 결합될 수 있다.
디지트 라인(215-b)은 하나 이상의 스위칭 컴포넌트(예를 들어, 스위칭 컴포넌트(485-a))를 통해 감지 증폭기(405-b)와 결합될 수 있다. 즉, 스위칭 컴포넌트(485-a)는 디지트 라인(215-b)과 감지 증폭기(405-a) 사이의 전도성 경로를 수립하기 위해 사용될 수 있다. 스위칭 컴포넌트(485-a)는 도 4를 참조하여 설명된 스위칭 컴포넌트(485)의 예일 수 있고, 예를 들어, 캐스코드 증폭기일 수 있다.
상기에서 논의된 바와 같이, 메모리 디바이스(700)는 다수의 로컬 커패시터(475)를 포함할 수 있다. 다수의 로컬 커패시터(475)는 감지 증폭기(405-a)가 활성화되기 전에 플레이트 라인 전압 V플레이트와 전역 VCASC 전압 사이의 차이를 상이한 시간에 샘플링하는데 사용될 수 있다. 로컬 커패시터(475)의 이 세트는 스위칭 컴포넌트(485-a)의 게이트(490-a)에 위치될 수 있는 노드(480-a)에 이동 평균 전압을 제공하는데 사용될 수 있다.
각각의 로컬 커패시터(475)는 대응하는 스위칭 컴포넌트(470)를 활성화함으로써 노드(435-a)와 선택적으로(예를 들어, 전역 VCASC 전압으로) 결합될 수 있다. 노드(435-a)는 예를 들어, 전역 커패시터(495-a)를 통해 전압원(450-a)에 의해 제공되는 전압으로 바이어싱될 수 있다. 일부 경우에, 노드(435-a)는 전역 VCASC 전압으로 바이어싱될 수 있다. 예로서, 일부 경우에, 제1 커패시터(475-a) 및 제2 커패시터(475-b)는 개별적으로 스위칭 컴포넌트(470-a 및 470-b)를 활성화함으로써 노드(435-a)와 결합될 수 있다.
일부 경우에, 각각의 로컬 커패시터(475)의 제1 노드(455)는 상기에서 설명된 바와 같이 노드(435-a)와 선택적으로 결합될 수 있고, 각각의 로컬 커패시터(475)의 제2 노드(410)는 예를 들어, 전압원(460-a)에 의해 제공되는 플레이트 라인 전압 V플레이트와 결합될 수 있다. 일부 경우에, 플레이트 라인 전압 V플레이트는 예를 들어, 셀 커패시터(240-b)의 바닥 플레이트에도 인가될 수 있다.
일부 경우에, 각각의 로컬 커패시터(475)의 제1 노드(455)는 감지 증폭기(405-a)가 비활성화되는 기간에 노드(435-a)와 결합될 수 있다(예를 들어, 대응하는 스위칭 컴포넌트(470)를 활성화함으로써). 이 기간 동안, 스위칭 컴포넌트(705-a, 705-b, 705-c)는 비활성화될 수 있으며; 예를 들어, 그것들은 개방될 수 있다. 따라서, 로컬 커패시터(475)는 노드(435-a)(예를 들어, 전역 VCASC)에서의 전압과 전압원(460-a)(예를 들어, V플레이트)에 의해 공급되는 전압 사이의 차이일 수 있는 로컬 커패시터(475) 양단의 전압을 발생시킬 수 있다.
제1 시간에, 스위칭 컴포넌트(470-a)가 비활성화되어 로컬 커패시터(475-a)가 노드(435-a)에서 결합 해제되게 하고, 노드(435-a)의 전압과 전압원 (460-a)에 의해 공급된 전압 사이의 제1 차이를 저장하게 할 수 있다.
제2 시간(예를 들어, 제1 시간 이후)에, 스위칭 컴포넌트(470-b)가 비활성화되어 로컬 커패시터(475-b)가 노드(435-a)로부터 결합 해제되게 하고 노드(435-a)에서의 전압과 전압원(460-a)에 의해 공급되는 전압 사이의 제2 전압 차이를 저장하게 할 수 있다. 제2 전압 차이는 VCASC, V플레이트, 또는 둘 모두의 과도 변화로 인해 제1 전압 차이 (예를 들어, 로컬 커패시터(475-a)에 의해 저장된)와 상이할 수 있다.
제3 시간(예를 들어, 제2 시간 이후)에서, 스위칭 컴포넌트(470-c)는 비활성화될 수 있고, 이는 로컬 커패시터(475-c)가 노드(435-a)로부터 결합 해제되게 하고 노드(435-a)에서의 전압과 전압원(460-a)에 의해 공급되는 전압 사이의 제3 차이를 저장하게 할 수 있다. 이 제3 전압 차이는 VCASC, V플레이트, 또는 둘 모두의 과도 전압의 변화로 인해 로컬 커패시터(475-a, 475-b)에 의해 각각 저장된 제1 전압 차이 및/또는 제2 전압 차이와 상이할 수 있다.
제4 시간(예를 들어, 제3 시간 이후)에서, 로컬 커패시터(475-a, 475-b, 475-c)는 대응하는 스위칭 컴포넌트(705-a, 705-b, 705-c)를 활성화함으로써 노드(480-a)와 결합될 수 있다. 노드(480-a)는 예를 들어, 스위칭 컴포넌트(485-a)의 게이트(490-a)에 위치될 수 있다. 스위칭 컴포넌트(705)가 활성화될 때, 로컬 커패시터(475)의 세트는 서로 전하를 공유할 수 있고, 이에 의해 노드(480-a)에 이동 평균 VCASC 전압을 제공할 수 있다 (예를 들어, 제1, 제2 및 제3 시간에 로컬 커패시터(475)에 의해 저장된 전압 차이의 평균).
스위칭 컴포넌트(705)가 활성화된 후, 감지 증폭기(405-a)는 예를 들어, 메모리 셀(205-b)에 의해 저장된 상태를 결정하기 위해 활성화될 수 있다. 각각의 로컬 커패시터(475)의 제1 노드(455)는 노드(435-a)로부터 결합 해제되고 따라서, 판독 동작의 이 임계 부분 동안 플로팅되기 때문에, 노드(480-a)의 전압은 플레이트 라인의 전압 (V플레이트) 변화를 추적할 수 있고, 예를 들어, 감지 증폭기(405-a)가 활성화될 때 또는 활성화되는 동안 메모리 셀(205-b)에 걸쳐 보다 안정적인 판독 전압을 제공할 수 있다.
메모리 디바이스(700)는 3개의 로컬 커패시터(475-a, 475-b, 475-c) 및 대응하는 스위칭 컴포넌트(470-a, 470-b, 470-c, 705-a, 705-b, 705-c)를 도시하지만, 메모리 디바이스가 본 개시의 범위를 벗어나지 않고 더 많거나 더 적은 로컬 커패시터 및 스위칭 컴포넌트를 사용할 수 있음을 이해해야 한다.
옵션으로, 메모리 디바이스(700)는 로컬 커패시터(475)에 의해 제공되는 이동 평균 전압을 저장하고 노드(480-a)에 이동 평균 전압을 제공하는데 사용될 수 있는 추가 로컬 커패시터(710)를 포함할 수 있다.
일부 경우에, 이동 평균 전압에 대해 로컬 커패시터(475)에 의해 저장된 전압 차이를 다르게 가중(weight)하는 것이 바람직할 수 있다. 예를 들어, 나중에 저장된 전압 차이(예를 들어, 제3 시간에 로컬 커패시터(475-c)에 의해 저장된 전압 차이)는 이전 시간(예를 들어, 처음에 로컬 커패시터(475-a)에 의해 저장된 전압 차이)보다 안정적인 판독 전압을 유지하는 데 더 관련이 있을 수 있다. 더 큰 커패시터는 모든 커패시터가 함께 결합될 때 전체 평균 전압에 더 큰 상대적 영향을 미칠 수 있기 때문에, 가장 관련이 있는 시간 (예를 들어, 전압 차이가 샘플링됨 마지막 시간)에 전압 차이를 저장하기 위해 더 큰 커패시터가 사용될 수 있다.
따라서, 일부 경우에, 각각의 로컬 커패시터(475)는 로컬 커패시터(475)에 의해 저장된 전압 차이의 원하는 가중에 따라 다른 커패시턴스를 가질 수 있다. 일 예로서, 로컬 커패시터(475-a)는 로컬 커패시터(475-b)보다 작은 커패시턴스를 가질 수 있고, 이는 결국 로컬 커패시터(475-c)보다 더 작은 커패시턴스를 가질 수 있다. 크기의 다른 조합도 가능한다.
메모리 디바이스(700)의 이동 평균 회로부(예를 들어, 로컬 커패시터(475) 및 대응하는 스위칭 컴포넌트의 세트를 포함함)의 동작 및 타이밍에 관한 추가 세부사항은 도 8 및 도 9를 참조하여 논의된다.
도 8은 본 출원에 개시된 예에 따른 기준 전압 관리를 지원하는 회로(800)의 예를 예시한다. 회로(800)는 이동 평균 회로로 지칭될 수 있고, 메모리 디바이스(700)에 도시된 이동 평균 회로부와 유사할 수 있지만, 도 7을 참조하여 설명된 것과 유사한 기술을 사용하여 임계 동작 동안에 일반 기준 신호 (예를 들어, 로컬 기준 신호)와 다른 전압(예를 들어, VSS 전압 또는 접지 전압) 사이의 안정적인 전압 차이(ΔV)를 유지하는 보다 일반적인 경우에 사용될 수 있다. 이러한 기준 신호는, 예를 들어, 도 2를 참조하여 설명된 메모리 셀에 의해 저장된 상태를 결정하기 위해 감지 증폭기에 의해 사용되는 기준 전압을 포함할 수 있거나 또는 다른 유형의 기준 신호일 수 있다. 임계 동작은 예를 들어, 로컬 기준 신호와 제2 전압의 안정적인 차이를 유지하는 것이 중요한 동작일 수 있다.
회로(800)는 다수의 로컬 커패시터(805)의 세트를 포함할 수 있다. 로컬 커패시터(805)는 임계 동작이 수행되기 전에 노드(820)에서의 전역 기준 전압(전역 REF)과 제2 전압(예를 들어, 전압원(830)에 의해 공급되는 전압) 사이의 전압 차이를 상이한 시간에 샘플링하고 저장하는데 사용될 수 있다. 로컬 커패시터(805)는 노드(825)에 이동 평균 전압 차이를 제공하는데 사용될 수 있으며, 이는 감지 컴포넌트와 같은 메모리 디바이스의 다른 회로부에 로컬 기준 신호(로컬 REF)를 제공할 수 있다.
메모리 디바이스(700)의 회로와 관련하여 설명된 바와 같이, 각각의 로컬 커패시터(805)는 대응하는 스위칭 컴포넌트(810)를 활성화함으로써 노드(820)와 선택적으로 결합될 수 있다. 일부 경우에, 각각의 로컬 커패시터(805)의 제1 노드는 노드(820)와 선택적으로 결합될 수 있고, 각각의 로컬 커패시터(805)의 제2 노드는 예를 들어, 전압원(830)과 결합될 수 있다.
일부 경우에, 로컬 커패시터(805)는 회로부가 상대적으로 조용한 임계 동작 이전의 기간에 노드(820)와 결합될 수 있다(예를 들어, 대응하는 스위칭 컴포넌트(810)를 활성화함으로써). 이 기간 동안, 스위칭 컴포넌트(815-a, 815-b, 815-c)는 비활성화될 수 있고; 예를 들어, 개방될 수 있다. 따라서, 로컬 커패시터(805)는 노드(820)에서의 전압과 전압원(830)에 의해 공급되는 전압 사이의 전압 차이 ΔV일 수 있는 로컬 커패시터(805) 양단의 전압을 발생시킬 수 있다.
제1 시간에, 스위칭 컴포넌트(810-a)가 비활성화되어 로컬 커패시터(805-a)가 노드(820)로부터 결합해제 되게 하고, 노드(820)에서의 전압과 전압원(830)에 의해 공급된 전압 사이의 제1 전압 차이를 저장하게 할 수 있다.
제2 시간(예를 들어, 제1 시간 이후)에, 스위칭 컴포넌트(810-b)가 비활성화되어 로컬 커패시터(805-b)가 노드(820)로부터 결합 해제되게 할 수 있고 노드(820)에서의 전압과 전압원(830)에 의해 공급된 전압 사이의 제2 전압 차이를 저장하게 할 수 있다. 제2 전압 차이는 노드(820)에서 전역 기준 전압, 전압원(830)에 의해 공급되는 로컬 전압, 또는 둘 모두의 과도 변화로 인해 제1 전압 차이(예를 들어, 로컬 커패시터(805-a)에 의해 저장됨)와 상이할 수 있다.
제3 시간(예를 들어, 제2 시간 이후)에, 스위칭 컴포넌트(810-c)가 비활성화되어 로컬 커패시터(805-c)가 노드(820)로부터 결합해제 되게 하고 노드(820)에서의 전압과 전압원(830)에 의해 공급되는 전압 사이의 제3 전압 차이를 저장하게 할 수 있다. 이 제3 전압 차이는 노드(820)에서 전역 기준 전압, 전압원(830)에 의해 공급되는 로컬 전압, 또는 둘 모두의 과도 변화로 인해 로컬 커패시터(805-a 및 805-b)에 의해 각각 저장된 제1 전압 차이 및/또는 제2 전압 차이와 상이할 수 있다.
제4 시간(예를 들어, 제3 시간 이후)에서, 로컬 커패시터(805-a, 805-b, 805-c)는 대응하는 스위칭 컴포넌트(815-a, 815-b, 815-c)를 활성화함으로써 노드(825)와 그리고 서로 결합될 수 있다. 노드(825)는 감지 컴포넌트와 같은 메모리 디바이스의 다른 회로부에 로컬 기준 신호(로컬 REF)를 제공할 수 있다. 스위칭 컴포넌트(815)가 활성화될 때, 로컬 커패시터(805)는 서로 전하를 공유할 수 있으며, 이에 의해 노드(825)에 제1 시간, 제2 시간 및 제3 시간에 저장된 전압 차이의 이동 평균을 제공할 수 있다. 노드(825)는 플로팅이기 때문에, 노드(825)에서의 전압은 전압원(830)에 의해 공급되는 로컬 전압의 전압 변화를 추적할 수 있고, 이에 의해 노드(825)에서 안정한 전압 차이(예를 들어, 안정한 로컬 REF)를 제공할 수 있다.
스위칭 컴포넌트(815)가 활성화되고 노드(825)가 플로팅된 후 임계 동작이 수행될 수 있다. 일부 경우에, 임계 동작 동안, 노드(825)의 로컬 기준 신호와 전압원(830)에 의해 공급된 전압 사이의 전압 차이 ΔV는 노드(825)의 전압이 로컬 커패시터(805)를 통해 전압원(830)와 관련된 전압 변화를 추적할 수 있기 때문에 상대적으로 안정적으로 유지될 수 있다.
일부 경우에, 임계 동작이 수행된 후, 로컬 커패시터(805)는 노드(825)로부터 결합 해제될 수 있고(예를 들어, 스위칭 컴포넌트(815)를 비활성화함으로써), 노드(820)와 재결합하여(예를 들어, 스위칭 컴포넌트(810)를 활성화함으로써) 예를 들어, 다음 임계 동작을 준비할 수 있다.
메모리 디바이스(700)에 도시된 회로부의 일반적인 경우일 수 있는 회로(800)의 동작의 다른 양태는 도 9를 참조하여 더 상세히 설명된다.
도 9는 본 출원에 개시된 예에 따른 기준 전압 관리를 지원하는 메모리 디바이스에서 다양한 동작 동안 발생할 수 있는 전압의 타이밍도(900)의 예를 예시한다.
이전에 논의된 바와 같이, 일부 경우에, 특정 임계 동작 동안 로컬 기준 전압과 다른 전압(예를 들어, VSS 전압, 접지 전압 또는 다른 전압) 사이의 안정적인 전압 차이 ΔV를 유지하는 것이 바람직할 수 있다. 이러한 임계 동작은 예를 들어, 메모리 셀의 판독 동작 동안 감지 동작, 또는 전압차 ΔV의 안정성이 바람직할 수 있는 다른 임계 동작을 포함할 수 있다.
타이밍도(900)는 회로(800)를 포함할 수 있는 메모리 디바이스의 동작 동안 회로(800)와 관련된 다양한 전압을 도시한다.
타이밍도(900)는 예를 들어, 회로(800)의 노드(820)와 연관된 전압일 수 있는 전역 기준 전압(905) (예를 들어, 전역 REF)을 포함할 수 있다. 즉, 일부 경우에, 노드(820)는 전역 기준 전압(905)으로 바이어싱될 수 있고, 예를 들어, 감지 동작을 위한 기준 전압 또는 VCASC 전압일 수 있다.
타이밍도는 전압원(830)과 관련된 전압일 수 있는 로컬 공급 전압(910)을 포함할 수 있다. 즉, 일부 경우에, 로컬 공급 전압(910)은 전압원(830)에 의해 공급될 수 있지만 예를 들어, 전류가 활성화된 감지 증폭기에 의해 주입될 때와 같이 메모리 디바이스에서의 다양한 전기적 효과에 기초한 변화를 경험할 수 있다. 로컬 공급 전압(910)은 예를 들어, 전압원(830)에 의해 공급되는 플레이트 라인 전압(V플레이트) 또는 VSS 전압일 수 있다(또는 이에 기초할 수 있다).
타이밍도(900)는 회로(800)의 노드(825)에서의 전압(예를 들어, 로컬 REF)일 수 있는 로컬 기준 전압(915)을 포함할 수 있다. 일부 경우에, 로컬 기준 전압(915)은 메모리 셀에 의해 저장된 상태를 결정하기 위해 감지 증폭기에 의해 사용되는 기준 전압일 수 있거나, 예를 들어, 메모리 셀의 전압을 바이어스하기 위해 사용되는 게이트 전압(예를 들어, 캐스코드 증폭기의 게이트에서의 전압)일 수 있다. 타이밍도(900)에 도시된 전압은 대략적인 것이며, 특정 전압보다는 일반적인 전기적 거동을 예시하기 위한 것이다.
시간(920) 이전에, 스위칭 컴포넌트(810, 815)가 활성화될 수 있다(예를 들어, 턴 "온"). 따라서, 로컬 기준 전압(915)은 노드(825)가 노드(820)와 결합되기 때문에 전역 기준 전압(905)과 실질적으로 동일할 수 있다(따라서, 타이밍도(900)에서 보이지 않을 수 있음). 각각의 커패시터(805) 양단의 전압은 전역 기준 전압(905)과 로컬 공급 전압(910) 사이의 차이일 수 있다(메모리 디바이스의 다양한 과도 또는 기생 효과로 인해 전압원(830)의 전압과 다소 다를 수 있음).
시간(920)에서, 노드(825)로부터(예를 들어, 로컬 기준 전압(915)으로부터) 로컬 커패시터(805)의 각각을 결합 해제하기 위해 스위칭 컴포넌트(815)가 비활성화(예를 들어, 턴 "오프")될 수 있다. 또한, 스위칭 컴포넌트(810-a)는 노드(820)로부터(예를 들어, 전역 기준 전압(905)으로부터) 로컬 커패시터(805-a)를 결합 해제하기 위해 비활성화될 수 있다. 따라서, 시간(920)에서, 로컬 커패시터(805-a)는 노드(820)에서의 전역 기준 전압(905)과 로컬 공급 전압(910) 사이의 제1 전압 차이 ΔV1를 저장할 수 있다. 시간(920)에서, 로컬 커패시터(805-b 및 805-c)는 노드(820)와 결합된 상태로 유지될 수 있다; 즉, 스위칭 컴포넌트(810-b, 810-c)는 턴 "온" 상태로 유지될 수 있다.
시간(925)에서, 노드(820)(예를 들어, 전역 기준 전압(905))로부터 로컬 커패시터(805-b)를 결합 해제하기 위해 스위칭 컴포넌트(810-b)가 비활성화될 수 있다. 따라서, 시간(925)에서, 로컬 커패시터(805-b)는 노드(820)에서의 전역 기준 전압(905)과 로컬 공급 전압(910) 사이의 제2 전압 차이 ΔV2를 저장할 수 있다. 시간(925)에서, 로컬 커패시터(805-c)는 노드(820)와 결합된 상태로 유지될 수 있고; 즉, 스위칭 컴포넌트(810-c)는 턴 "온" 상태로 유지될 수 있다.
시간(930)에서, 노드(820)(예를 들어, 전역 기준 전압(905))로부터 로컬 커패시터(805-c)를 결합 해제하기 위해 스위칭 컴포넌트(810-c)가 비활성화될 수 있다. 따라서, 시간(930)에서, 로컬 커패시터(805-c)는 노드(820)에서의 전역 기준 전압(905)과 로컬 공급 전압(910) 사이의 제3 전압 차이 ΔV3를 저장할 수 있다.
또한 시간(930)(또는 그 근처)에서, 로컬 커패시터(805)가 서로 및 노드(825)와 결합될 수 있고 전하 공유를 시작할 수 있도록 스위칭 컴포넌트(815)가 활성화(턴 "온")될 수 있다. 따라서, 노드(825)에서의 전압(예를 들어, 로컬 기준 전압(915))은 로컬 기준 전압(915)과 로컬 공급 전압(910) 사이의 전압 차이가 로컬 커패시터(805) 양단의 전압 차이 ΔV1, ΔV2, ΔV3의 평균이 되도록 전압으로 바이어싱될 수 있다. ΔV1, ΔV2, ΔV3가 각각 다른 시간에 저장되었기 때문에 이러한 평균은 이동 평균(moving average)이라고 볼 수 있다.
이전에 논의된 바와 같이, 일부 경우에, 노드(825)에서의 전압이 로컬 커패시터(805) 양단의 전압 차이 ΔV1, ΔV2, ΔV3의 가중 평균을 제공할 수 있도록 로컬 커패시터(805)의 크기가 상이할 수 있다.
시간(930)에서(또는 이후), 임계 동작(예를 들어, 활성 단계)이 시작될 수 있다. 임계 동작은, 예를 들어, 메모리 셀의 판독 동작 동안 디지트 라인 상의 전압을 감지하기 위한 감지 증폭기의 활성화를 포함할 수 있다. 임계 동작은 예를 들어, 로컬 기준 전압(915)과 로컬 공급 전압(910) 사이의 전압 차이(940)에 기초할 수 있다(예를 들어, 사용하거나 의존할 수 있다).
임계 동작 동안(시간 (930)과 시간 (935) 사이에 발생할 수 있음), 로컬 기준 전압(915)과 로컬 공급 전압(910) 사이의 전압 차이(940)는 로컬 공급 전압(910)이 변할 수 있음에도 불구하고 비교적 안정적으로 유지될 수 있는데, 왜냐하면 로컬 커패시터(805)는 전역 기준 전압(905)으로부터 결합 해제되기 때문이다; 예를 들어, 그것들은 플로팅되어 있어서 노드(825)에서의 전압(예를 들어, 로컬 기준 전압(915))이 로컬 공급 전압(910)의 전압 변화를 추적하고 안정적인 전압 차이(940)를 유지할 수 있게 한다.
시간(935)에서 임계 동작이 종료될 수 있다. 시간(935)에서 또는 그 이후에, 스위칭 컴포넌트(810)(및 가능하게는 (815))는 로컬 커패시터(805)를 노드(820)와 재결합함으로써 다음 동작을 준비하도록 재활성화될 수 있다.
도 10은 본 출원에 개시된 예들에 따른 기준 전압 관리를 지원하는 컨트롤러(1005)의 블록도(1000)를 도시한다. 컨트롤러(1005)는 도 1 내지 도 2를 참조하여 설명된 메모리 디바이스의 로컬 메모리 컨트롤러, 디바이스 메모리 컨트롤러, 또는 외부 메모리 컨트롤러의 특징의 예일 수 있다. 컨트롤러(1005)는 스위칭 관리기(1010), 액세스 동작 관리기(1015), 감지 관리기(1020), 및 저장 관리기(1025)를 포함할 수 있다. 이러한 모듈 각각은 서로 직접 또는 간접적으로 통신할 수 있다(예를 들어, 하나 이상의 버스, 전도성 라인 등을 통해).
스위칭 관리기(1010)는 제1 커패시터를 제1 전압으로 바이어싱된 제1 노드와 결합할 수 있다. 제1 커패시터는 메모리 셀의 디지트 라인과 감지 컴포넌트 사이에 전도성 경로를 수립하는 것과 관련된 제2 노드와 결합될 수 있다.
일부 예들에서, 스위칭 관리기(1010)는 제1 노드로부터 제1 커패시터를 결합 해제할 수 있다; 예를 들어, 메모리 셀에 액세스하고 임계 동작을 수행하기 전에. 일부 예들에서, 스위칭 관리기(1010)는 메모리 셀에 액세스한 후에 제1 커패시터를 제1 노드와 결합(예를 들어, 재결합)할 수 있다.
이러한 예들에서, 스위칭 관리기(1010)는 제1 커패시터 및 제2 커패시터를 제1 전압으로 바이어싱된 제1 노드와 결합할 수 있다. 스위칭 관리기(1010)는 제1 시간에, 메모리 셀의 플레이트 라인과 연관된 제1 전압과 제2 전압 간의 차이의 제1 표현을 저장하기 위해 제1 노드로부터 제1 커패시터를 결합 해제할 수 있다. 스위칭 관리기(1010)는 제1 시간 이후 제2 시간에, 제1 전압과 제2 전압 사이의 차이의 제2 표현을 저장하기 위해 제1 노드로부터 제2 커패시터를 결합 해제할 수 있다. 스위칭 관리기(1010)는 제2 시간 이후 제3 시간에, 제1 커패시터 및 제2 커패시터를 메모리 셀의 디지트 라인과 감지 컴포넌트 사이의 전도성 경로를 수립하는 것과 연관된 제2 노드와 결합할 수 있다.
스위칭 관리기(1010)는 스위칭 컴포넌트를 활성화하여 제1 커패시터를 제1 노드와 결합할 수 있다. 스위칭 관리기(1010)는 스위칭 컴포넌트를 비활성화함으로써 제1 커패시터를 제1 노드로부터 결합 해제할 수 있다. 스위칭 관리기(1010)는 스위칭 컴포넌트와 관련된 저항을 조정(예를 들어, 증가)함으로써 제1 노드로부터 제1 커패시터를 결합 해제할 수 있다. 일부 경우에, 제1 커패시터를 제1 노드와 결합하는 것은 제1 커패시터를 제2 커패시터와 결합하고, 여기서 제2 커패시터는 제1 노드와 제1 전압을 제공하는 전압원 사이에 결합된다.
스위칭 관리기(1010)는 제2 노드와 결합된 제3 캐패시터와 제1 캐패시터 및 제2 캐패시터를 결합할 수 있다.
일부 경우에, 제1 커패시터는 감지 컴포넌트가 비활성화된 시간에 제1 노드와 결합된다. 일부 경우에, 제1 커패시터는 캐스코드 증폭기의 게이트와 결합된다. 일부 경우에, 제1 커패시터는 제2 커패시터는 제2 전압을 공급하도록 구성된 제2 전압원과 결합된다.
액세스 동작 관리기(1015)는 제1 커패시터가 제1 노드로부터 결합 해제된 후에 메모리 셀에 액세스할 수 있다. 일부 예들에서, 액세스 동작 관리기(1015)는 제1 커패시터 및 제2 커패시터가 제2 노드와 결합되는 동안 메모리 셀에 액세스할 수 있다. 일부 예들에서, 액세스 동작 관리기(1015)는 메모리 셀과 연관된 워드 라인 신호를 어써트(assert)함으로써 메모리 셀에 액세스할 수 있다.
저장 관리기(1025)는 제1 커패시터를 이용하여 메모리 셀의 플레이트 라인에 연관된 제1 전압과 제2 전압의 전압 차이를 저장할 수 있다.
감지 관리기(1020)는 제1 커패시터가 제1 노드로부터 결합 해제되는 동안, 감지 컴포넌트를 이용하여 메모리 셀에 의해 저장된 상태를 감지할 수 있다.
도 11은 본 출원에 개시된 예들에 따른 기준 전압 관리를 지원하는 방법 또는 방법들(1100)을 예시하는 흐름도를 도시한다. 방법(1100)의 동작은 본 출원에 설명된 메모리 디바이스 또는 그 컴포넌트에 의해 구현될 수 있다. 예를 들어, 방법(1100)의 동작은 도 1을 참조하여 설명된 메모리 디바이스에 의해 수행될 수 있다. 일부 예들에서, 메모리 디바이스는 설명된 기능들을 수행하기 위해 메모리 디바이스의 기능 엘리먼트들을 제어하기 위한 지침들의 세트를 실행할 수 있다. 추가로 또는 대안적으로, 메모리 디바이스는 특수 목적 하드웨어를 사용하여 설명된 기능의 양태를 수행할 수 있다.
(1105)에서, 메모리 디바이스는 제1 커패시터를 제1 전압으로 바이어싱된 제1 노드와 결합할 수 있다. 제1 커패시터는 메모리 셀의 디지트 라인과 감지 컴포넌트 사이에 전도성 경로를 수립하는 것과 관련된 제2 노드와 결합될 수 있다. (1105)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, (1105)의 동작들의 양태들은 도 10을 참조하여 설명된 스위칭 관리기에 의해 수행될 수 있다.
(1110)에서, 메모리 디바이스는 제1 커패시터를 사용하여 메모리 셀의 플레이트 라인과 연관된 제1 전압과 제2 전압 사이의 전압 차이를 저장할 수 있다. (1110)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, (1110)의 동작들의 양태들은 도 10을 참조하여 설명된 저장 관리기에 의해 수행될 수 있다.
(1115)에서, 메모리 디바이스는 제1 노드로부터 제1 커패시터를 결합 해제할 수 있다. (1115)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, (1115)의 동작들의 양태들은 도 10을 참조하여 설명된 스위칭 관리기에 의해 수행될 수도 있다.
(1120)에서, 메모리 디바이스는 제1 노드로부터 제1 커패시터를 결합 해제한 후에 메모리 셀에 액세스할 수 있다. (1120)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, (1120)의 동작들의 피처들은 도 10을 참조하여 설명된 액세스 동작 관리기에 의해 수행될 수 있다.
(1125)에서, 메모리 디바이스는 메모리 셀에 액세스한 후에 제1 커패시터를 제1 노드와 결합할 수 있다. (1125)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, (1125)의 동작들의 피처들은 도 10을 참조하여 설명된 스위칭 관리기에 의해 수행될 수 있다.
일부 예에서, 본 출원에서 설명된 디바이스는 방법(1100)과 같은 방법 또는 방법들을 수행할 수 있다. 장치는 제1 커패시터를 제1 전압으로 바이어싱된 제1 노드와 결합하기 위한 피처, 수단 또는 지침(예를 들어, 프로세서에 의해 실행 가능한 지침을 저장하는 비일시적 컴퓨터 판독 가능 매체)을 포함할 수 있고, 여기서 제1 커패시터는 메모리 셀의 디지트 라인과 감지 컴포넌트 사이의 전도성 경로를 수립하는 것과 관련된 제2 노드와 결합된다. 장치는 제1 커패시터를 사용하여 메모리 셀의 플레이트 라인과 연관된 제1 전압과 제2 전압 사이의 전압 차이를 저장하고, 제1 노드로부터 제1 커패시터를 결합 해제하고, 제1 노드로부터 제1 커패시터를 결합 해제한 후 메모리 셀에 액세스하고, 메모리 셀에 액세스한 후에 제1 커패시터를 제1 노드와 결합하기 위한 피처, 수단 또는 지침을 포함할 수 있다.
본 출원에 설명된 방법(1100) 및 장치의 일부 예는 제1 커패시터가 제1 노드로부터 결합 해제되는 동안, 감지 컴포넌트를 사용하여 메모리 셀에 의해 저장된 상태를 감지하기 위한 동작, 피처, 수단 또는 지침을 더 포함할 수 있다.
본 출원에 설명된 방법(1100) 및 장치의 일부 예에서, 제1 커패시터를 제1 노드와 결합하는 것은 스위칭 컴포넌트를 활성화하기 위한 동작, 피처, 수단, 또는 지침을 포함할 수 있다.
본 출원에 설명된 방법(1100) 및 장치의 일부 예에서, 제1 노드로부터 제1 커패시터를 결합 해제하는 것은 스위칭 컴포넌트를 비활성화하기 위한 동작, 피처, 수단 또는 지침을 포함할 수 있다.
본 출원에 설명된 방법(1100) 및 장치의 일부 예에서, 제1 노드로부터 제1 커패시터를 결합 해제하는 것은 스위칭 컴포넌트와 연관된 저항을 증가시키기 위한 동작, 피처, 수단 또는 지침을 포함할 수 있다.
본 출원에 설명된 방법(1100) 및 장치의 일부 예에서, 제1 커패시터는 감지 컴포넌트가 비활성화될 수 있는 시간에 제1 노드와 결합될 수 있다.
본 출원에 설명된 방법(1100) 및 장치의 일부 예에서, 제1 커패시터는 캐스코드 증폭기의 게이트와 결합될 수 있다.
본 출원에 설명된 방법(1100) 및 장치의 일부 예는 제1 커패시터를 제2 커패시터와 결합하는 제 1 노드와 제1 커패시터를 결합하기 위한 동작, 피처, 수단 또는 지침을 더 포함할 수 있으며, 여기서 제2 커패시터는 제 1 노드와 제 1 전압을 제공하는 전압원 사이에 결합될 수 있다.
본 출원에 설명된 방법(1100) 및 장치의 일부 예에서, 메모리 셀에 액세스하는 것은 메모리 셀과 연관된 워드 라인 신호를 어써트하기 위한 동작, 피처, 수단 또는 지침을 포함할 수 있다.
도 12는 본 개시의 특징들에 따른 기준 전압 관리를 지원하는 방법 또는 방법들(1200)을 예시하는 흐름도를 도시한다. 방법(1200)의 동작은 본 출원에 설명된 메모리 디바이스 또는 그 컴포넌트에 의해 구현될 수 있다. 예를 들어, 방법(1200)의 동작은 도 1을 참조하여 설명된 메모리 디바이스에 의해 수행될 수 있다. 일부 예들에서, 메모리 디바이스는 설명된 기능들을 수행하기 위해 메모리 디바이스의 기능 엘리먼트들을 제어하기 위한 지침들의 세트를 실행할 수 있다. 추가로 또는 대안적으로, 메모리 디바이스는 특수 목적 하드웨어를 사용하여 설명된 기능의 피처를 수행할 수 있다.
(1205)에서, 메모리 디바이스는 제1 전압으로 바이어싱된 제1 노드와 제1 커패시터 및 제2 커패시터를 결합할 수 있다. (1205)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, (1205)의 동작들의 피처들은 도 10를 참조하여 설명된 스위칭 관리기에 의해 수행될 수 있다.
(1210)에서, 메모리 디바이스는 제1 시간에, 메모리 셀의 플레이트 라인과 연관된 제1 전압과 제2 전압 간의 차이의 제1 표현을 저장하기 위해 제1 노드로부터 제1 커패시터를 결합 해제할 수 있다. (1210)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, (1210)의 동작들의 피처들은 도 10를 참조하여 설명된 스위칭 관리기에 의해 수행될 수 있다.
(1215)에서, 메모리 디바이스는 제1 시간 이후 제2 시간에, 제1 전압과 제2 전압 사이의 차이의 제2 표현을 저장하기 위해 제1 노드로부터 제2 커패시터를 결합 해제할 수 있다. (1215)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, (1215)의 동작들의 피처들은 도 10를 참조하여 설명된 바와 같이 스위칭 관리기에 의해 수행될 수 있다.
(1220)에서, 메모리 디바이스는 제2 시간 이후 제3 시간에, 메모리 셀의 디지트 라인과 감지 컴포넌트 사이의 전도성 경로를 수립하는 것과 연관된 제2 노드와 제1 커패시터 및 제2 커패시터를 결합할 수 있다. (1220)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, (1220)의 동작들의 피처들은 도 10를 참조하여 설명된 바와 같이 스위칭 관리기에 의해 수행될 수 있다.
(1225)에서, 메모리 디바이스는 제1 커패시터 및 제2 커패시터가 제2 노드와 결합되는 동안 메모리 셀에 액세스할 수 있다. (1225)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 동작 (1225)의 피처들은 도 10을 참조하여 설명된 액세스 동작 관리기에 의해 수행될 수 있다.
일부 예에서, 본 출원에서 설명된 장치는 방법(1200)과 같은 방법 또는 방법들을 수행할 수 있다. 장치는 제1 커패시터 및 제2 커패시터를 제1 전압으로 바이어싱된 제1 노드와 결합하고, 제1 시간에, 메모리 셀의 플레이트 라인과 연관된 제1 전압과 제2 전압 사이의 차이의 제1 표현을 저장하기 위해 제1 노드로부터 제1 커패시터를 결합 해제하고, 제1 시간 이후 제2 시간에, 제1 전압과 제2 전압 간의 차이의 제2 표현을 저장하기 위해 제1 노드로부터 제2 커패시터를 결합 해제하고, 제2 시간 이후에 제3 시간에, 메모리 셀의 디지트 라인과 감지 컴포넌트 사이의 전도성 경로를 수립하는 것과 관련된 제2 노드와 제1 커패시터 및 제2 커패시터를 결합하고, 및 제1 커패시터 및 제2 커패시터가 제2 노드와 결합되는 동안 메모리 셀에 액세스하기 위한 피처, 수단 또는 지침을(예를 들어, 프로세서에 의해 실행가능한 지침를 저장하는 비일시적 컴퓨터 판독가능 매체) 포함할 수 있다.
본 출원에 설명된 방법(1200) 및 장치의 일부 예에서, 제1 커패시터 및 제2 커패시터를 제2 노드와 결합하는 것은 제1 커패시터 및 제2 커패시터를 제2 노드와 결합될 수 있는 제3 커패시터와 결합하기 위한 동작, 피처, 수단 또는 지침을 포함할 수 있다.
본 출원에 설명된 방법(1200) 및 장치의 일부 예에서, 제1 커패시터 및 제2 커패시터는 제2 전압을 공급하도록 구성된 제2 전압원과 결합될 수 있다.
상기에서 설명된 방법은 가능한 구현예를 설명하고 동작 및 단계가 재배열되거나 달리 수정될 수 있고 다른 구현예가 가능하다는 점에 유의해야 한다. 또한, 둘 이상의 방법의 특징이 조합될 수 있다. 본 출원에서 설명된 정보 및 신호는 다양한 상이한 기술 및 테크닉을 사용하여 표시될 수 있다. 예를 들어, 상기의 설명 전체에서 참조될 수 있는 데이터, 명령, 지침, 정보, 신호, 비트, 심벌 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 필드 또는 입자, 또는 임의의 이들의 조합에 의해 표현될 수 있다. 일부 도면은 신호를 단일 신호로 나타낼 수 있다; 그러나, 당업자는 신호가 신호의 버스를 나타낼 수 있고, 버스는 다양한 비트 폭을 가질 수 있음을 이해할 것이다.
용어 "전자 통신", "전도성 컨택", "연결된" 및 "결합된"는 컴포넌트 간의 신호 흐름을 지원하는 컴포넌트 간의 관계를 의미할 수 있다. 컴포넌트 사이에 언제든지 컴포넌트 간의 신호 흐름을 지원할 수 있는 임의의 전도성 경로가 있는 경우 컴포넌트는 서로 전자 통신(또는 전도성 컨택 또는 연결 또는 결합)된 것으로 간주된다.
임의의 주어진 시간에, 서로 전자 통신하는(또는 전도성 컨택 또는 연결되거나 결합된) 컴포넌트 간의 전도성 경로는 연결된 컴포넌트를 포함할 수 있는 디바이스의 동작을 기반으로 하는 개방 회로 또는 폐쇄 회로일 수 있다. 연결된 컴포넌트 사이의 전도성 경로는 컴포넌트 사이의 직접 전도성 경로일 수 있거나 연결된 컴포넌트 사이의 전도성 경로는 스위치, 트랜지스터 또는 다른 컴포넌트와 같은 중간 컴포넌트를 포함할 수 있는 간접 전도성 경로일 수 있다. 일부 경우에, 연결된 컴포넌트 사이의 신호 흐름은 예를 들어, 스위치 또는 트랜지스터와 같은 하나 이상의 중간 컴포넌트를 사용하여 잠시 중단될 수 있다.
용어 "결합"은 전도성 경로를 통해 컴포넌트 간에 현재 신호가 통신될 수 없는 컴포넌트 간의 개방 회로 관계에서 전도성 경로를 통해 컴포넌트 간에 신호가 통신될 수 있는 컴포넌트 간의 폐쇄 회로 관계로 이동하는 상태를 나타낸다. 컨트롤러와 같은 컴포넌트가 다른 컴포넌트를 함께 결합할 때, 컴포넌트는 이전에 신호가 흐르도록 허용하지 않았던 전도성 경로를 통해 다른 컴포넌트 간에 신호가 흐르도록 하는 변경을 시작한다.
용어 "절연된"은 신호가 현재 컴포넌트 간에 흐를 수 없는 컴포넌트 간의 관계를 나타낸다. 컴포넌트 사이에 개방 회로가 있으면 컴포넌트가 서로 절연된다. 예를 들어, 컴포넌트 사이에 위치한 스위치로 결합 해제된 두 컴포넌트는 스위치가 개방될 때 서로 절연된다. 컨트롤러가 두 컴포넌트를 서로 절연시킬 때, 컨트롤러는 이전에 신호가 흐르도록 허용했던 전도성 경로를 사용하여 컴포넌트 간에 신호가 흐르는 것을 방지하는 변경에 영향을 미친다.
메모리 어레이를 포함하여 본 출원에서 논의된 디바이스는 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 갈륨 질화물 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 SOG(silicon-on-glass) 또는 SOP(silicon-on-sapphire)와 같은 SOI(silicon-on-insulator) 기판, 또는 다른 기판 상의 반도체 재료의 에피택셜 층일 수 있다. 기판의 전도도, 또는 기판의 서브 영역은 인, 붕소 또는 비소를 포함하지만 이에 한정되지 않는 다양한 화학 종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 출원에서 논의되는 스위칭 컴포넌트 또는 트랜지스터는 전계 효과 트랜지스터(FET)를 나타낼 수 있고, 소스, 드레인 및 게이트를 포함하는 3단자 디바이스를 포함할 수 있다. 단자는 금속과 같은 전도성 재료를 통해 다른 전자 소자에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고 고농도로 도핑된, 예를 들어, 축퇴(degenerate) 반도체 영역을 포함할 수 있다. 소스와 드레인은 저농도로 도핑된 반도체 영역 또는 채널에 의해 결합 해제될 수 있다. 채널이 n형이면(예를 들어, 대다수 캐리어는 전자임), FET는 n형 FET라고 할 수 있다. 채널이 p형인 경우(예를 들어, 다수 캐리어가 정공임), FET를 p형 FET라고 할 수 있다. 채널은 절연 게이트 산화물로 캡핑(cap)될수 있다. 채널 전도도는 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n형 FET 또는 p형 FET에 각각 양의 전압 또는 음의 전압을 인가하면 채널이 전도성이 될 수 있다. 트랜지스터의 문턱 전압보다 크거나 같은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "켜짐" 또는 "활성화"될 수 있다. 트랜지스터의 문턱 전압보다 낮은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터가 "꺼짐" 또는 "비활성화"될 수 있다.
첨부된 도면과 관련하여 본 출원에 설명된 설명은 예시적인 구성을 설명하고, 구현될 수 있거나 청구범위의 범위 내에 있는 모든 예시를 나타내지는 않는다. 본 출원에서 사용된 용어 "예시적인"은 "예를 들어, 예, 실례 또는 예시로 제공되는"을 의미하며, "바람직한" 또는 "다른 예보다 유리한"을 의미하지는 않는다. 상세한 설명은 설명된 기술의 이해를 제공하기 위한 특정 세부사항을 포함한다. 그러나 이러한 기술은 이러한 특정 세부 사항 없이 실행될 수 있다. 일부 예에서, 공지의 구조 및 디바이스는 설명된 예의 개념을 모호하게 하는 것을 피하기 위해 블록도 형식으로 표시된다.
첨부된 도면에서, 유사한 컴포넌트 또는 특징은 동일한 참조 라벨을 가질 수 있다. 또한, 동일한 유형의 다양한 컴포넌트는 참조 레이블 뒤에 대시 및 유사한 컴포넌트를 구별하는 제2 레이블을 사용하여 구분될 수 있다. 명세서에서 제1 참조 레이블만 사용되는 경우 제2 참조 레이블과 관계없이 동일한 제1 참조 레이블을 갖는 유사한 컴포넌트 중 하나에 설명이 적용된다.
본 출원에 설명된 정보 및 신호는 다양한 상이한 기술 및 테크닉 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기의 설명 전체에서 참조될 수 있는 데이터, 명령, 지침, 정보, 신호, 비트, 심벌 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 필드 또는 입자, 또는 임의의 이들의 조합에 의해 표현될 수 있다.
본 출원의 개시와 관련하여 설명된 다양한 예시적인 블록 및 모듈은 본 출원에서 설명된 기능을 수행하도록 디자인된 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그램 가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트 또는 이들의 조합으로 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만 대안으로 프로세서는 임의의 프로세서, 컨트롤러, 마이크로컨트롤러 또는 상태 기계일 수 있다. 프로세서는 또한 컴퓨팅 디바이스의 조합(예를 들어, DSP와 마이크로프로세서의 조합, 다수의 마이크로프로세서, DSP 코어와 함께 하나 이상의 마이크로프로세서, 또는 임의의 다른 이러한 구성)으로 구현될 수 있다.
본 출원에서 설명된 기능은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능은 컴퓨터 판독가능 매체에 하나 이상의 지침 또는 코드로서 저장되거나 송신될 수 있다. 다른 예 및 구현예는 본 개시 및 첨부된 청구범위의 범위 내에 있다. 예를 들어, 소프트웨어의 성질로 인해 위에서 설명한 기능은 프로세서, 하드웨어, 펌웨어, 하드웨어 배선 또는 이들 중 임의의 조합에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능을 구현하는 피처는 또한 기능의 일부가 다른 물리적 위치에서 구현되도록 분산된 것을 포함하여 다양한 위치에 물리적으로 위치될 수 있다. 또한, 청구범위를 포함하여 본 출원에 사용된, 아이템의 리스트(예를 들어, "의 적어도 하나" 또는 "하나 이상의"과 같은 문구가 앞에 오는 아이템의 리스트)에 사용된 “또는"은 예를 들어, A, B, 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 하는 포괄적 리스트를 나타낸다. 또한, 본 출원에 사용된, "에 기초한"이라는 문구는 폐쇄된 조건 세트에 대한 참조로 해석되어서는 안 된다. 예를 들어, "조건 A 기초한"으로 설명된 예시적인 단계는 본 개시의 범위를 벗어나지 않고 조건 A 및 조건 B 둘 모두에 기초할 수 있다. 다시 말해서, 본 출원에서 사용되는 "에 기초한"이라는 문구는 "적어도 부분적으로 기초한"이라는 문구와 동일한 방식으로 해석되어야 한다.
본 출원의 설명은 당업자가 본 개시를 작성하거나 사용할 수 있도록 제공된다. 본 개시에 대한 다양한 수정은 당업자에게 명백할 것이고, 본 출원에 정의된 일반적인 원리는 본 개시의 범위를 벗어나지 않고 다른 변형에 적용될 수 있다. 따라서, 본 개시는 본 출원에 설명된 예시 및 디자인에 한정되지 않고 본 출원에 개시된 원리 및 신규 특징과 일치하는 가장 넓은 범위가 부여되어야 한다.

Claims (25)

  1. 방법에 있어서,
    제 1 커패시터를 제 1 전압으로 바이어싱된 제 1 노드와 결합하는 단계로서, 상기 제 1 커패시터는 메모리 셀의 디지트 라인과 감지 컴포넌트 사이의 전도성 경로를 수립하는 것과 관련된 제 2 노드와 결합된, 상기 결합하는 단계;
    상기 제1 커패시터를 이용하여, 상기 메모리 셀의 플레이트 라인(plate line)과 관련된 제1 전압과 제2 전압 간의 전압 차이를 저장하는 단계;
    상기 제1 노드로부터 상기 제1 커패시터를 결합 해제하는 단계(decoupling);
    상기 제1 노드로부터 상기 제1 커패시터를 결합 해제한 후, 상기 메모리 셀에 액세스하는 단계; 및
    상기 메모리 셀에 액세스한 후에, 상기 제1 커패시터를 상기 제1 노드와 결합하는 단계를 포함하는, 방법.
  2. 청구항 1에 있어서,
    상기 제1 커패시터가 상기 제1 노드로부터 결합 해제되는 동안, 상기 감지 컴포넌트를 사용하여 상기 메모리 셀에 의해 저장된 상태를 감지하는 단계를 더 포함하는, 방법.
  3. 청구항 1에 있어서,
    상기 제1 커패시터를 상기 제1 노드와 결합하는 단계는 스위칭 컴포넌트를 활성화하는 단계를 포함하는, 방법.
  4. 청구항 1에 있어서,
    상기 제1 노드로부터 상기 제1 커패시터를 결합 해제하는 단계(decoupling)는 스위칭 컴포넌트를 비활성화하는 단계를 포함하는, 방법.
  5. 청구항 1에 있어서,
    상기 제1 노드로부터 상기 제1 커패시터를 결합 해제하는 단계는 스위칭 컴포넌트와 관련된 저항을 증가시키는 단계를 포함하는, 방법.
  6. 청구항 1에 있어서, 상기 제1 커패시터는 상기 감지 컴포넌트가 비활성화될 때 상기 제1 노드와 결합되는, 방법.
  7. 청구항 1에 있어서, 상기 제2 노드는 캐스코드 증폭기(cascode amplifier)의 게이트에 위치되는, 방법.
  8. 청구항 1에 있어서,
    상기 제 1 커패시터를 상기 제 1 노드와 결합하는 단계는 상기 제 1 커패시터를 상기 제 2 커패시터와 결합하고, 상기 제 2 커패시터는 상기 제 1 노드와 상기 제 1 전압을 제공하는 전압원(voltage supply) 사이에 결합되는, 방법.
  9. 청구항 1에 있어서,
    상기 메모리 셀에 액세스하는 단계는 상기 메모리 셀과 관련된 워드 라인 신호를 어써트(assert)하는 단계를 포함하는, 방법.
  10. 메모리 디바이스에 있어서,
    디지트 라인과 결합된 메모리 셀;
    상기 디지트 라인을 감지 컴포넌트와 결합하도록 구성된 스위칭 컴포넌트;
    상기 스위칭 컴포넌트와 결합된 제1 노드를 갖는 제1 커패시터;
    상기 메모리 셀의 플레이트 라인 및 상기 제1 커패시터의 제2 노드와 결합된 제1 전압원으로서, 상기 제1 전압원은 제1 전압을 공급하도록 구성된, 상기 제1 전압원; 및
    컨트롤러로서, 상기 컨트롤러는 상기 메모리 디바이스가,
    상기 메모리 셀에 액세스하기 전에 제2 전압으로 바이어싱된 제3 노드와 상기 제1 커패시터를 결합하고;
    상기 제1 커패시터를 상기 제3 노드로부터 결합 해제하고,
    상기 제3 노드로부터 상기 제1 커패시터를 결합 해제하는 것에 적어도 부분적으로 기초하여 상기 메모리 셀에 액세스하고, 및
    상기 메모리 셀에 액세스한 후, 상기 제1 커패시터를 상기 제3 노드와 결합하게 하도록 동작 가능한, 상기 컨트롤러를 포함하는, 메모리 디바이스.
  11. 청구항 10에 있어서,
    상기 제 1 커패시터를 상기 제 3 노드와 선택적으로 결합하기 위한 제 2 스위칭 컴포넌트를 더 포함하고, 상기 컨트롤러는 상기 메모리 디바이스가,
    상기 제1 커패시터를 상기 제3 노드에 결합하기 위해 상기 제2 스위칭 컴포넌트를 활성화하게 하도록 동작 가능한, 메모리 디바이스.
  12. 청구항 11에 있어서, 상기 컨트롤러는 상기 메모리 디바이스가,
    상기 제 3 노드로부터 상기 제 1 커패시터를 결합 해제하기 위해 상기 제 2 스위칭 컴포넌트를 비활성화하게 하도록 동작 가능한, 메모리 디바이스.
  13. 청구항 11에 있어서, 상기 컨트롤러는 상기 메모리 디바이스가,
    상기 제 3 노드로부터 상기 제 1 커패시터를 결합 해제하기 위해 상기 제 2 스위칭 컴포넌트의 저항을 조정하게 하도록 동작 가능한, 메모리 디바이스.
  14. 청구항 11에 있어서,
    상기 제2 스위칭 컴포넌트 및 상기 제2 전압을 공급하도록 구성된 제2 전압원과 결합된 제2 커패시터를 더 포함하는, 메모리 디바이스.
  15. 청구항 10에 있어서, 상기 컨트롤러는 상기 메모리 디바이스가,
    상기 감지 컴포넌트를 활성화하게 하도록 동작 가능하고, 상기 메모리 셀에 액세스하는 것은 상기 감지 컴포넌트를 활성화하는 것을 포함하는, 메모리 디바이스.
  16. 청구항 10에 있어서, 상기 스위칭 컴포넌트는 캐스코드 증폭기를 포함하고, 상기 제1 노드는 상기 캐스코드 증폭기의 게이트와 연관되는, 메모리 디바이스.
  17. 청구항 10에 있어서, 상기 컨트롤러는 상기 메모리 디바이스가,
    상기 제1 커패시터가 상기 제3 노드로부터 결합 해제되는 동안, 상기 감지 컴포넌트를 사용하여 상기 메모리 셀에 의해 저장된 상태를 감지하게 하도록 동작 가능한, 메모리 디바이스.
  18. 방법에 있어서,
    제1 커패시터 및 제2 커패시터를 제1 전압으로 바이어싱된 제1 노드와 결합하는 단계;
    제1 시간에, 메모리 셀의 플레이트 라인과 연관된 상기 제1 전압과 제2 전압 사이의 제1 차이를 저장하기 위해 상기 제1 노드로부터 상기 제1 커패시터를 결합 해제하는 단계;
    상기 제1 시간 이후 제2 시간에, 상기 제1 전압과 상기 제2 전압 사이의 제2 차이를 저장하기 위해 상기 제1 노드로부터 상기 제2 커패시터를 결합 해제하는 단계;
    상기 제2 시간 이후 제3 시간에, 상기 제1 커패시터 및 상기 제2 커패시터를 상기 메모리 셀의 디지트 라인과 감지 컴포넌트 사이의 전도성 경로를 수립하는 것과 연관된 제2 노드와 결합하는 단계; 및
    상기 제1 커패시터 및 상기 제2 커패시터가 상기 제2 노드와 결합되는 동안 상기 메모리 셀에 액세스하는 단계를 포함하는, 방법.
  19. 청구항 18에 있어서, 상기 제1 커패시터 및 상기 제2 커패시터를 상기 제2 노드와 결합하는 단계는,
    상기 제1 커패시터 및 상기 제2 커패시터를 상기 제2 노드와 결합된 제3 커패시터와 결합하는 단계를 포함하는, 방법.
  20. 청구항 18에 있어서, 상기 제1 커패시터 및 상기 제2 커패시터는 상기 제2 전압을 공급하도록 구성된 제2 전압원과 결합된, 방법.
  21. 메모리 디바이스에 있어서,
    디지트 라인과 결합된 메모리 셀;
    상기 디지트 라인을 감지 컴포넌트와 결합하기 위한 캐스코드 증폭기(cascode amplifier);
    제1 커패시터 및 제2 커패시터;
    상기 메모리 셀의 플레이트 라인 및 상기 제1 커패시터의 제1 노드 및 상기 제2 커패시터의 제1 노드와 결합되고, 제1 전압을 공급하도록 구성된 제1 전압원; 및
    컨트롤러로서, 상기 메모리 디바이스가,
    상기 제1 커패시터 및 상기 제2 커패시터를 제2 전압으로 바이어싱된 제2 노드와 결합하고;
    제1 시간에, 상기 제1 전압과 상기 제2 전압 사이의 제1 차이를 저장하기 위해 상기 제1 커패시터를 상기 제2 노드로부터 결합 해제하고,
    상기 제1 시간 이후 제2 시간에, 상기 제1 전압과 상기 제2 전압 사이의 제2 차이를 저장하기 위해 상기 제2 노드로부터 상기 제2 커패시터를 결합 해제하고,
    상기 제2 시간 이후 제3 시간에, 상기 캐스코드 증폭기의 게이트에 상기 제1 차이 및 상기 제2 차이의 평균을 제공하기 위해 상기 제1 커패시터 및 제2 커패시터를 상기 캐스코드 증폭기의 게이트와 결합하게 하도록 동작 가능한, 상기 컨트롤러를 포함하는, 메모리 디바이스.
  22. 청구항 21에 있어서, 상기 컨트롤러는 상기 메모리 디바이스가,
    상기 제 1 커패시터 및 상기 제 2 커패시터가 상기 캐스코드 증폭기의 게이트와 결합되는 동안 상기 메모리 셀에 액세스하게 하도록 동작 가능한, 메모리 디바이스.
  23. 청구항 21에 있어서,
    상기 제1 커패시터를 상기 제2 노드와 결합하기 위한 제1 스위칭 컴포넌트; 및
    상기 제2 커패시터를 상기 제2 노드와 결합하기 위한 제2 스위칭 컴포넌트를 더 포함하는, 메모리 디바이스.
  24. 청구항 21에 있어서, 상기 컨트롤러는 추가로 상기 메모리 디바이스가,
    상기 제3 시간에, 상기 캐스코드 증폭기와 결합된 제3 커패시터와 상기 제1 커패시터 및 상기 제2 커패시터를 결합하게 하도록 동작가능하게 하고, 상기 캐스코드 증폭기의 게이트와 상기 제1 커패시터 및 상기 제2 커패시터를 결합하는 것은 상기 제1 커패시터 및 상기 제2 커패시터를 상기 제3 커패시터를 결합하는 것을 포함하는, 메모리 디바이스.
  25. 청구항 21에 있어서, 상기 제1 커패시터는 상기 제1 차이보다 더 상기 제2 차이를 가중하기 위해 상기 제2 커패시터보다 작은 캐패시턴스를 갖는, 메모리 디바이스.
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