KR102348643B1 - 강유전성 메모리 셀 액세스 - Google Patents

강유전성 메모리 셀 액세스 Download PDF

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마이크론 테크놀로지, 인크
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Abstract

강유전성 메모리 셀 또는 셀들을 액세스하기 위한 방법, 시스템 및 디바이스가 기재된다. 일부 예시에서, 액세스 절차의 제1 부분 동안, 메모리 셀과 연결된 플레이트의 전압이 일정하게 유지되는 동안 메모리 셀과 연결된 디지트 라인 및 워드 라인의 전압이 증가될 수 있고, 이는 액세스 절차 전에 메모리 셀에 의해 저장된 논리 상태를 감지하는 것을 지원할 수 있고, 제1 논리 상태가 메모리 셀에 써지는 것을 도출할 수 있다. 그런 다음 플레이트의 전압이 증가될 수 있고, 그 후 디지트 라인이 플레이트와 연결될 수 있다. 제1 논리 상태가 메모리 셀에 이미 써졌기 때문에, 제1 논리 상태와 상이하지 않는 한 타깃 논리 상태가 메모리 셀에 써질 필요는 없을 수 있다.

Description

강유전성 메모리 셀 액세스{FERROELECTRIC MEMORY CELL ACCESS}
교차 참조
본 특허 출원은 Di Vincenzo에 의해 2019년07월15일자로 출원되고 양수인에게 양도된 미국 특허 출원 번호 16/511,423 "FERROELECTRIC MEMORY CELL ACCESS"로부터 우선권을 주장하며, 이 미국 특허 출원은 그 전체가 본 명세서에 참조로서 포함됨이 자명하다.
배경기술
다음은 일반적으로 적어도 하나의 메모리 디바이스를 포함하는 시스템과 관련되고 더 구체적으로 강유전성 메모리 셀 액세스와 관련된다.
메모리 디바이스는 다양한 전자 디바이스, 가령, 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등에서 정보를 저장하는 데 널리 사용된다. 메모리 디바이스의 상이한 상태를 프로그램함으로써 정보가 저장된다. 예를 들어, 이진 디바이스가, 종종 논리 "1" 또는 논리 "0"으로 지시되는 두 개의 상태 중 하나를 저장한다. 또 다른 시스템에서, 셋 이상의 상태가 저장될 수 있다. 저장된 정보를 액세스하기 위해, 디바이스의 구성요소가 메모리 디바이스 내 적어도 하나의 저장된 상태를 읽거나 감지할 수 있다. 정보를 저장하기 위해, 디바이스의 구성요소가 메모리 디바이스 내 상태를 쓰거나 프로그램할 수 있다.
다양한 유형의 메모리 디바이스가 존재하는데, 가령, 자기 하드 디스크, RAM(random access memory), ROM(read-only memory), DRAM(dynamic RAM), SDRAM(synchronous dynamic RAM), FeRAM(ferroelectric RAM), MRAM(magnetic RAM), RRAM(resistive RAM), 플래시 메모리, PCM(phase change memory) 등이 있다. 메모리 디바이스는 휘발성 또는 비-휘발성일 수 있다. 비-휘발성 메모리, 가령, FeRAM은 외부 전원이 부재할 때에도 긴 시간 동안 자신의 저장된 논리 상태를 유지할 수 있다. 휘발성 메모리 디바이스, 가령, DRAM은 외부 전원으로부터 분리될 때 자신의 저장된 상태를 소실할 수 있다. FeRAM은 휘발성 메모리와 유사한 밀도를 달성할 수 있지만, 저장 디바이스로서 강유전성 커패시터를 사용하기 때문에 비휘발성 속성을 가질 수 있다.
메모리 디바이스를 개선하는 것은, 일반적으로, 메모리 셀 밀도를 증가시키는 것, 읽기/쓰기 속도를 증가시키는 것, 신뢰성을 증가시키는 것, 데이터 보유를 증가시키는 것, 전력 소모를 감소시키는 것, 메모리 셀 상의 스트레스를 감소시키는 것, 또는 제조 비용을 감소시키는 것 등을 포함할 수 있다.
도 1은 본 명세서에 개시된 예시에 따라 강유전성 메모리 셀 액세스를 지원하는 시스템의 하나의 예시를 도시한다.
도 2는 본 명세서에 개시된 예시에 따라, 강유전성 메모리 셀 액세스를 지원하는 메모리 다이의 예시를 도시한다.
도 3a 및 3b는 본 명세서에 개시된 예시에 따라 강유전성 메모리 셀 액세스를 지원하는 히스테레시스 곡선의 예시를 도시한다.
도 4는 본 명세서에 개시된 예시에 따라 강유전성 메모리 셀 액세스를 지원하는 공통 플레이트를 포함하는 메모리 어레이의 예시를 도시한다.
도 5는 본 명세서에 개시된 예시에 따라 강유전성 메모리 셀 액세스를 지원하는 타이밍 도의 하나의 예시를 도시한다.
도 6은 본 명세서에 개시된 예시에 따라 강유전성 메모리 셀 액세스를 지원하는 타이밍 도의 하나의 예시를 도시한다.
도 7은 본 명세서에 개시된 예시에 따라 강유전성 메모리 셀 액세스를 지원하는 타이밍 도의 하나의 예시를 도시한다.
도 8은 본 명세서에 개시된 예시에 따라 강유전성 메모리 셀 액세스를 지원하는 타이밍 도의 하나의 예시를 도시한다.
도 9는 본 명세서에 개시된 예시에 따라 강유전성 메모리 셀 액세스를 지원하는 회로의 하나의 예시를 도시한다.
도 10은 본 발명의 실시예에 따르는 강유전성 메모리 셀 액세스를 지원하는 메모리 액세스 관리자의 블록도를 도시한다.
도 11 내지 14는 본 명세서에 개시된 예시에 따라 강유전성 메모리 셀 액세스를 지원하는 하나 이상의 방법을 도시하는 흐름도를 도시한다.
메모리 셀은 본 발명의 양태에 따라 액세스(가령, 읽기, 쓰기, 리프레시, 또는 이들의 임의의 조합)될 수 있다. 일부 메모리 아키텍처에서, 메모리 셀(가령, 강유전성 메모리 셀)은 디지트 라인, 워드 라인, 및 플레이트와 연결될 수 있다. 일부 경우, 단일 플레이트가 복수의 메모리 셀에 공통일 수 있다(가령, 복수의 메모리 셀에 의해 공유되거나 이와 연결될 수 있다). 이러한 아키텍처는, 예를 들어, 고유한, 개별적으로 제어되는 플레이트를 갖는 각각의 메모리 셀에 비교하여, 제어 스킴 및 관련 회로(가령, 디코더 회로)의 복잡도를 감소시킬 수 있다.
이러한 메모리 어레이에서, 메모리 셀은 컬럼 및 로우로 배열될 수 있으며, 여기서, 메모리 셀의 각각의 로우가 동일한 워드 라인에 대응(가령, 연결)되고, 메모리 셀의 각각의 컬럼이 동일한 디지트 라인에 대응(가령, 연결)된다. 일부 메모리 아키텍처에서, (가령, 메모리 셀에 저장된 논리 상태를 읽거나 메모리 셀에 논리 상태를 쓰기 위해) 메모리 셀을 액세스하는 것이 적어도 일부 지속시간 동안 메모리 셀 양단에 0 아닌 전압(non-zero voltage)을 인가하는 것을 포함할 수 있다. 인가된 0 아닌 전압은 인가되는 시간 동안 메모리 셀에 스트레스를 야기할 수 있고, 액세스 동작별 인가 시간이 더 길수록 전력 소비량이 증가되고 메모리 셀의 이용 가능한 수명이 감소될 수 있다. 또한, 액세스 메모리 셀과 연결된 액세스 라인에 인가되는 전압이 이웃하는 메모리 셀에 의해 저장된 논리 상태를 (가령, 누설 때문에) 교란시킬 수 있고, 이는 전체 메모리 어레이의 성능에 부정적인 영향을 미칠 수 있다. 따라서 스트레스와 교란을 감소시키기 위해 메모리 셀 양단에 0 아닌 전압이 인가되는 시간을 제한하는 것과, 메모리 어레이를 동작시키는 성능 및 효율을 그 밖의 다른 방식으로 개선하는 것이 바람직할 수 있다.
본 명세서에 언급된 바와 같이, 메모리 디바이스는, 메모리 셀에 저장된 논리 상태를 감지하도록 구성될 수 있는, 래치(latch)와 연결된 감지 증폭기를 포함할 수 있다. 액세스 동작의 제1 부분 동안, 각자의 디지트 라인 및 워드 라인을 선택함으로써(가령, 이의 전압을 증가시킴으로써) 메모리 셀은 제1 지속시간 동안 활성화될 수 있다. 액세스 동작의 제1 부분이, 예를 들어, 호스트 디바이스로부터 메모리 디바이스에 의해 수신될 수 있는 활성화 커맨드를 기초로 할 수 있다(가령, 활성화 커맨드에 의해 트리거될 수 있다). 제1 지속시간 동안, 플레이트의 전압은 낮게 유지될 수 있으며, 메모리 셀에 의해 이전에 저장된 논리 상태가 감지될 수 있고, 감지된 논리 상태가 래치에 저장될 수 있다. 제1 지속시간 동안 선택된 디지트 라인 및 플레이트의 전압 값의 결과로서, (가령, 제1 지속시간 전에 메모리 셀에 저장된 논리 상태에 무관하게, 따라서 감지된 논리 상태에 무관하게) 제1 지속시간 동안 제1 논리 상태(가령, 논리 "1")가 메모리 셀에 적어도 부분적으로 써질 수 있다. 논리 상태에 따른 논리 값(가령, 특정 논리 상태가 "1" 또는 "0"으로 지칭되는 것)이 임의의 판정일 수 있음이 이해될 것이다.
액세스 동작의 제2 부분 동안, 플레이트의 전압이 증가될 수 있다. 하나 이상의 비선택 디지트 라인(가령, 선택된 메모리 셀에 대응하지 않고 비선택 메모리 셀에 대응하는 디지트 라인)이 플레이트와 연결(가령, 플레이트로 분기)될 수 있어서, 각각의 비선택 디지트 라인의 전압이 (가령, 액세스 동작 전체에 걸쳐) 플레이트의 전압을 추적할 수 있다. 비선택 디지트 라인을 플레이트에 연결함으로써, (가령, 비선택 메모리 셀 양단의 실질적으로 0 전압 차동을 보장함으로써) 비선택 메모리 셀에 대해 교란 및 누설이 최소화될 수 있다.
또한, 플레이트의 전압이 증가된 후, 선택된 디지트 라인이 플레이에 연결될 수 있다. 선택된 디지트 라인을 플레이트에 연결하는 것이, 선택된 디지트 라인과 플레이트의 전압이 동일함(또는 적어도 실질적으로 동일함)을 보장할 수 있음으로써, 선택된 메모리 셀이 0-전압 상태로 존재할 수 있다. 이는, 디지트 라인 선택으로 인해 메모리 셀 상에 그 밖의 다른 방식으로 발생하는 임의의 스트레스를, 적어도 임시로, 감소시킬 수 있다. 일부 경우, 플레이트 전압이 증가한 후 선택된 디지트 라인을 플레이트로 연결하는 것이 또한, 그 밖의 다른 방식으로 발생할 수 있는 (가령, 역방향) 오버슛을 (가령, 플레이트 전압 증가 및 선택된 디지트 라인과 플레이트 간, 선택된 디지트 라인과 플레이트를 추적할 수 있는 전압을 갖는 비선택 디지트 라인 간 용량성 교차-결합 때문에) 방지, 완화, 또는 또 다른 방식으로 보상할 수 있다.
일부 경우, 선택된 디지트 라인을 플레이트로 연결한 후, 메모리 디바이스는 (가령, 호스트 디바이스로부터의) 하나 이상의 커맨드, 가령, 읽기 커맨드, 쓰기 커맨드, 리프레시 커맨드, 또는 프리차지 커맨드(또는 메모리 디바이스가 워드 라인을 비활성화시키거나 그 밖의 다른 방식으로 액세스 동작을 종료할 수 있게 할 수 있는 또 다른 커맨드)에 대해 모니터링할 수 있다.
액세스 동작의 제3 부분이 메모리 셀에 타깃 논리 상태를 쓰는 것을 포함할 수 있다. 액세스 동작의 제3 부분은, 가령, 호스트 디바이스로부터 메모리 디바이스에 의해 수신될 수 있는 프리차지 커맨드를 기초로 할 수 있다(가령, 프리차지 커맨드에 의해 트리거되거나, 이에 응답하여 개시될 수 있다). 일부 경우, 액세스 동작은 리프레시 또는 그 밖의 다른 라이트-백(write-back) 동작을 포함하거나 이들 동작에 포함될 수 있다. 이러한 경우, 타깃 논리 상태는 감지된 논리 상태일 수 있다. 또 다른 경우, 메모리 디바이스는 감지된 논리 상태와 동일하거나 상이할 수 있는 타깃 논리 상태를 특정하는 커맨드(가령, 쓰기 커맨드)를 수신할 수 있다. 쓰기 동작에서, 타깃 논리 상태는 메모리 셀에 직접 써지지 않고 래치에 써질 수 있으며, 이는 메모리 셀이 0이 아닌 전압 차동을 경험하는 시간을 더 감소시킬 수 있다.
액세스 동작의 제1 부분 동안 디지트 라인 및 플레이트 전압의 결과로서 제1 논리 상태(가령, 논리 "1")가 이전에 메모리 셀에 써졌기 때문에, 제1 논리 상태와 동일한 경우, 타깃 논리 상태를 쓰기 위해 액세스 동작의 제3 부분 동안 어떠한 추가 동작이 필요하지 않을 수 있다. 예를 들어, 프리차지 커맨드 전에 메모리 셀에 제1 논리 상태를 쓰기 위한 커맨드가 수신되는 경우, 또는 리프레시 또는 라이트-백 시나리오 내 감지된 논리 상태가 제1 논리 상태인 경우, 제1 논리 상태가 메모리 셀에 이미 써졌을 수 있다. 따라서, 타깃 논리 상태가 제1 논리 상태인 때, 플레이트의 전압이 증가된 후, 0 전압이 메모리 셀에 인가되며(가령, 디지트 라인과 플레이트 간에 0 전압 차동이 존재할 수 있음), 이는 선택된 메모리 셀 상의 스트레스를 감소시킬 수 있고 그 밖의 다른(비선택) 메모리 셀에 대한 교란 또는 누설의 위험을 감소시킬 수 있다.
대안으로, 타깃 논리 상태가 제2 논리 상태(가령, 논리 "0")인 경우, 디지트 라인은 액세스 동작의 제3 부분 동안 접지될 수 있으며 제2 논리 상태가 (가령, 래치에 의해 생성된 신호를 기초로) 래치로부터 메모리 셀에 써질 수 있다. 예를 들어, 선택된 디지트 라인은 플레이트로부터 분리될 수 있고, 플레이트 전압이 더 높은 전압으로 유지되는 동안 디지트 라인 전압이 감소될 수 있으며(가령, 접지될 수 있음), 메모리 셀 양단의 결과적인 전압 차동이 제2 로직 상태를 쓸 수 있다. 그 후 디지트 라인 전압이 증가될 수 있으며, 일부 경우, 디지트 라인이 플레이트와 연결(가령, 재연결)될 수 있다.
타깃 논리 상태가 메모리 셀에 써진 후, 워드 라인은 선택해제될 수 있고(가령, 자신의 전압을 액세스 동작 전 자신의 값으로 복귀), 그 후 액세스 동작을 마치기 위해 플레이트 및 선택된 디지트 라인의 전압이 감소될 수 있다(가령, 접지로 복귀될 수 있다). 일부 경우, 선택된 디지트 라인이 플레이트와 연결되는 동안 플레이트 전압을 감소시킴으로써, 플레이트 및 선택된 디지트 라인의 전압이 감소될 수 있다. 일부 경우, 플레이트 전압을 감소시키는 동안 선택된 디지트 라인 및 그 밖의 다른 비선택 디지트 라인을 플레이트와 연결하는 것이 증가된 슬루 율(slew rate)(전압 감소율)를 지원할 수 있고 따라서 선택 및 비선택 디지트 라인과 연결된 메모리 셀에 대한 교란의 위험을 감소시키거나 그 밖의 다른 방식으로 완화시키는 동안 액세스 동작의 감소된 전체 지속시간을 지원할 수 있다.
액세스 절차(가령, 읽기 또는 쓰기 동작) 동안 메모리 셀 양단에 0 아닌 전압이 있는 시간을 감소시킬 수 있는 액세스 절차, 가령, 본 명세서에 기재된 액세스 절차가 유익할 수 있다. 예를 들어, 가령, 액세스 절차에 포함되지 않는 메모리 디바이스의 일부로의 누설을 감소시킴으로써, 이러한 액세스 절차가 전력 소모량을 감소시킬 수 있다. 또 다른 예를 들면, 이러한 액세스 절차는 메모리 셀에 대한 피로(fatigue) 또는 그 밖의 다른 마모(wear out) 메커니즘을 감소시킬 수 있다. 본 명세서에 기재되는 액세스 절차는, 가령, 액세스 절차의 하나 이상의 부분 동안 증가된 슬루 율을 허용함으로써, 또는 일부 경우 타깃논리 상태를 이미 쓴 사전 감지 동작을 기초로 타깃 논리 상태를 쓰기 위한 추가 동작에 대한 필요성을 제거함으로써, 더 빠른 액세스(가령, 읽기 또는 쓰기) 동작을 가능하게 할 수 있다. 본 명세서에 기재되는 액세스 절차는 또한 (가령, 저-전압 논리 상태만 메모리 셀에 쓰기 위한 래치를 이용함으로써) 저전압 공급을 갖는 래치의 사용을 가능하게 할 수 있으며, 이는 면적 절약, 또는 제조 편이 또는 비용과 관련된 이점을 제공할 수 있다. 이들 및 그 밖의 다른 이점이 해당 분야의 통상의 기술자에게 자명할 수 있다.
본 개시 내용의 특징부가 우선 도 1-3을 참조하여 기재된 바와 같이 메모리 시스템 및 메모리 다이의 맥락에서 기재된다. 본 개시 내용의 특징부가 도 4-9을 참조하여 메모리 어레이, 타이밍 도, 및 회로도의 맥락에서 기재된다. 본 개시의 이들 및 그 밖의 다른 특징이 도 10-14를 참조하여 기재되는 강유전성 메모리 셀 액세스와 관련된 장치도 및 흐름도를 참조하여 더 도시되고 기재된다.
도 1은 본 명세서에 개시된 예시에 따라 하나 이상의 메모리 디바이스를 이용하는 시스템(100)의 예시를 도시한다. 시스템(100)은 외부 메모리 제어기(105), 메모리 디바이스(110), 및 상기 외부 메모리 제어기(105)를 메모리 디바이스(110)와 연결시키는 복수의 채널(115)을 포함할 수 있다. 시스템(100)은 하나 이상의 메모리 디바이스를 포함할 수 있지만, 기재 편의를 위해, 하나 이상의 메모리 디바이스가 단일 메모리 디바이스(110)로 기재될 수 있다.
시스템(100)은 전자 디바이스, 가령, 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스, 무선 디바이스, 또는 그래픽 처리 디바이스 중 일부를 포함할 수 있다. 시스템(100)은 휴대용 전자 디바이스의 하나의 예시일 수 있다. 시스템(100)은 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트폰, 셀룰러 폰, 웨어러블 디바이스, 인터넷-연결된 디바이스 등의 하나의 예시일 수 있다. 메모리 디바이스(110)는 시스템(100)의 하나 이상의 다른 구성요소에 대한 데이터를 저장하도록 구성된 시스템의 구성요소일 수 있다. 일부 예시에서, 시스템(100)은 MTC(machine-type communication), M2M(machine-to-machine) 통신, 또는 D2D(device-to-device) 통신 가능하다.
시스템(100)의 적어도 일부가 호스트 디바이스의 예시일 수 있다. 이러한 호스트 디바이스는 프로세스를 실행하기 위해 메모리를 이용하는 디바이스, 가령, 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스, 무선 디바이스, 그래픽 처리 디바이스, 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트폰, 셀룰러 폰, 웨어러블 디바이스, 인터넷-연결된 디바이스, 그 밖의 다른 일부 정지형 또는 휴대용 전자 디바이스 등의 하나의 예시일 수 있다. 일부 경우, 호스트 디바이스는 외부 메모리 제어기(105)의 기능을 구현하는 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 조합을 지칭할 수 있다. 일부 경우, 외부 메모리 제어기(105)는 호스트 또는 호스트 디바이스로 지칭될 수 있다. 일부 예시에서, 시스템(100)은 그래픽 카드이다.
일부 경우, 메모리 디바이스(110)는 시스템(100)의 다른 구성요소와 통신하도록 구성된 독립 디바이스 또는 구성요소일 수 있고 시스템(100)에 의해 사용 또는 참조될 가능성이 있는 물리 메모리 어드레스/공간을 제공할 수 있다. 일부 예시에서, 메모리 디바이스(110)는 적어도 하나 또는 복수의 상이한 유형의 시스템(100)과 작업하도록 구성될 수 있다. 시스템(100)의 구성요소와 메모리 디바이스(110) 간 시그널링이 신호를 변조하기 위한 변조 스킴, 신호를 통신하기 위한 상이한 핀 설계, 시스템(100) 및 메모리 디바이스(110)의 개별 패키징, 시스템(100)과 메모리 디바이스(110) 간 클록 시그널링 및 동기화, 타이밍 관습 및/또는 그 밖의 다른 인자를 지원하도록 동작 가능할 수 있다.
메모리 디바이스(110)는 시스템(100)의 구성요소에 대한 데이터를 저장하도록 구성될 수 있다. 일부 경우, 메모리 디바이스(110)는 (가령, 외부 메모리 제어기(105)를 통해 시스템(100)에 의해 제공되는 커맨드에 응답하여 이를 실행하는) 시스템(100)의 슬레이브-유형 디바이스로서 동작할 수 있다. 이러한 커맨드는 액세스 동작을 위한 액세스 커맨드, 가령, 쓰기 동작을 위한 쓰기 커맨드, 읽기 동작을 위한 읽기 커맨드, 리프레시 동작을 위한 리프레시 커맨드, 또는 그 밖의 다른 커맨드, 가령, 본 명세서에 기재된 바와 같이 활성화 및 프리차지 커맨드를 포함할 수 있다. 메모리 디바이스(110)는 데이터 저장을 위한 희망 또는 특정된 용량을 지원하기 위해 둘 이상의 메모리 다이(160)(가령, 메모리 칩)를 포함할 수 있다. 둘 이상의 메모리 다이를 포함하는 메모리 디바이스(110)는 멀티-다이 메모리 또는 패키지로 지칭될 수 있다(멀티-칩 메모리 또는 패키지로도 지칭될 수 있다).
시스템(100)은 프로세서(120), 기본 입/출력 시스템(BIOS: basic input/output system)(125), 하나 이상의 주변 구성요소(130), 입/출력(I/O) 제어기(135)를 더 포함할 수 있다. 시스템(100)의 구성요소가 버스(140)를 이용해 서로와 전자 통신할 수 있다.
프로세서(120)는 시스템(100)의 적어도 일부분을 제어하도록 구성될 수 있다. 프로세서(120)는 범용 프로세서, DSP(digital signal processor), ASIC(application-specific integrated circuit), FPGA(field-programmable gate array) 또는 그 밖의 다른 프로그램 가능 논리 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소이거나, 이들 유형의 구성요소의 조합일 수 있다. 이러한 경우, 프로세서(120)는 CPU(central processing unit), GPU(graphics processing unit), GPGPU(general purpose graphic processing unit), 또는 SoC(system on a chip) 등의 하나의 예시일 수 있다.
BIOS 구성요소(125)는 펌웨어로서 동작하는 BIOS를 포함하는 소프트웨어 구성요소일 수 있으며, 이는 시스템(100)의 다양한 하드웨어 구성요소를 초기화하고 실행시킬 수 있다. BIOS 구성요소(125)는 프로세서(120)와 시스템(100)의 다양한 구성요소, 가령, 주변 구성요소(130), I/O 제어기(135) 등 간 데이터 흐름을 더 관리할 수 있다. BIOS 구성요소(125)는 ROM(read only memory), 플래시 메모리, 또는 그 밖의 다른 임의의 비-휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
주변 구성요소(130)는 시스템(100)과 일체 구성될 수 있는 임의의 입력 디바이스 또는 출력 디바이스, 또는 이러한 디바이스에 대한 인터페이스를 포함할 수 있다. 예로는 디스크 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, USB(범용 직렬 버스) 제어기, 직렬 또는 병렬 포트 또는 주변 카드 슬롯, 가령, PCI(Peripheral Component Interconnect) 또는 특수 그래픽 포트가 있을 수 있다. 주변 구성요소(130)는 해당 분야의 통상의 기술자에 의해 주변장치로 이해되는 그 밖의 다른 구성요소일 수 있다.
I/O 제어기(135)는 프로세서(120)아 주변 구성요소(130), 입력 디바이스(145) 또는 출력 디바이스(150) 간 데이터 통신을 관리할 수 있다. I/O 제어기(135)는 시스템(100)과 일체 구성되지 않는 주변 장치를 관리할 수 있다. 일부 경우, I/O 제어기(135)는 외부 주변 구성요소로의 물리적 연결 또는 포트를 나타낼 수 있다.
입력(145)은 시스템(100) 또는 이의 구성요소로 정보, 신호 또는 데이터를 제공하는 시스템(100) 외부의 디바이스 또는 신호를 나타낼 수 있다. 이는 사용자 인터페이스 또는 타 디바이스와의 또는 이들 간 인터페이스를 포함할 수 있다. 일부 경우, 입력(145)은 하나 이상의 주변 구성요소(130)를 통해 시스템(100)과 인터페이싱하는 주변장치이거나 I/O 제어기(135)에 의해 관리될 수 있다.
출력(150)은 시스템(100) 또는 이의 구성요소 중 임의의 것으로부터 출력을 수신하도록 구성된 시스템(100) 외부의 디바이스 또는 신호를 나타낼 수 있다. 출력(150)의 예시는 디스플레이, 오디오 스피커, 인쇄 디바이스, 또는 인쇄 회로 기판 상의 또 다른 프로세서 등을 포함할 수 있다. 일부 경우, 출력(150)은 하나 이상의 주변 구성요소(130)를 통해 시스템(100)과 인터페이싱하는 주변장치이거나 I/O 제어기(135)에 의해 관리될 수 있다.
시스템(100)의 구성요소는 자신의 기능을 수행하도록 설계된 범용 또는 특수 목적 회로로 구성될 수 있다. 이는 다양한 회로 요소, 가령, 본 명세서에 기재된 기능을 수행하도록 구성된 전도성 라인, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기, 또는 또 다른 능동 또는 수동 요소를 포함할 수 있다.
메모리 디바이스(110)는 디바이스 메모리 제어기(155) 및 하나 이상의 메모리 다이(160)를 포함할 수 있다. 각각의 메모리 다이(160)는 로컬 메모리 제어기(165)(가령, 로컬 메모리 제어기(165-a), 로컬 메모리 제어기(165-b) 및/또는 로컬 메모리 제어기(165-N)) 및 메모리 어레이(170)(가령, 메모리 어레이(170-a), 메모리 어레이(170-b) 및/또는 메모리 어레이(170-N)))를 포함할 수 있다. 메모리 어레이(170)는 메모리 셀의 집합(가령, 그리드)일 수 있으며, 이때, 각각의 메모리 셀은 디지털 데이터의 적어도 하나의 비트를 저장하도록 구성된다. 메모리 어레이(170) 및/또는 메모리 셀의 특징이 도 2를 참조하여 더 상세히 기재된다.
메모리 디바이스(110)는 메모리 셀의 2차원(2D) 어레이의 하나의 예시이거나 메모리 셀의 3차원(3D) 어레이의 하나의 예시일 수 있다. 예를 들어, 2D 메모리 디바이스는 단일 메모리 다이(160)를 포함할 수 있다. 3D 메모리 디바이스는 둘 이상의 메모리 다이(160)(가령, 메모리 다이(160-a), 메모리 다이(160-b) 및/또는 임의의 수량의 메모리 다이(160-N))를 포함할 수 있다. 3D 메모리 디바이스에서, 복수의 메모리 다이(160-N)는 서로 상하로 적층되거나 나란히 위치할 수 있다. 일부 경우, 3D 메모리 디바이스 내 메모리 다이(160-N)는 데크, 레벨, 층, 또는 다이로서 지칭될 수 있다. 3D 메모리 디바이스는 임의의 수량의 적층된 메모리 다이(160-N)(가령, 2 하이, 3 하이, 4 하이, 5 하이, 6 하이, 7 하이, 8 하이)를 포함할 수 있다. 이는 단일 2D 메모리 디바이스와 비교할 때 기판 상에 위치될 수 있는 메모리 셀의 수량을 증가시킬 수 있으며, 이는 제작 비용을 감소시키거나 메모리 어레이의 성능을 증가시키거나 둘 모두를 가능하게 할 수 있다. 일부 3D 메모리 디바이스에서, 일부 데크가 워드 라인, 디지트 라인, 및/또는 플레이트 라인 중 적어도 하나를 공유할 수 있도록 상이한 데크는 적어도 하나의 공통 액세스 라인을 공유할 수 있다.
디바이스 메모리 제어기(155)는 메모리 디바이스(110)의 동작을 제어하도록 구성된 회로 또는 구성요소를 포함할 수 있다. 따라서 디바이스 메모리 제어기(155)는 메모리 디바이스(110)가 커맨드를 수행할 수 있게 하는 하드웨어, 펌웨어, 및 소프트웨어를 포함할 수 있고 메모리 디바이스(110)와 관련된 커맨드, 데이터, 또는 제어 정보를 수신, 전송, 또는 실행하도록 구성될 수 있다. 디바이스 메모리 제어기(155)는 외부 메모리 제어기(105), 하나 이상의 메모리 다이(160), 또는 프로세서(120)와 통신하도록 구성될 수 있다. 일부 경우, 메모리 디바이스(110)는 외부 메모리 제어기(105)로부터 데이터 및/또는 커맨드를 수신할 수 있다. 예를 들어, 메모리 디바이스(110)는 메모리 디바이스(110)가 시스템(100)(가령, 프로세서(120))의 구성요소를 대리하여 특정 데이터를 저장하려는 것을 가리키는 쓰기 커맨드 또는 메모리 디바이스(110)가 메모리 다이(160)에 저장된 특정 데이터를 시스템(100)의 구성요소(가령, 프로세서(120))로 제공하려는 것을 가리키는 읽기 커맨드를 수신할 수 있다. 일부 경우, 디바이스 메모리 제어기(155)는 메모리 다이(160)의 로컬 메모리 제어기(165)와 함께 본 명세서에 기재된 메모리 디바이스(110)의 동작을 제어할 수 있다. 디바이스 메모리 제어기(155) 및/또는 로컬 메모리 제어기(165)에 포함된 구성요소들의 예시가 외부 메모리 제어기(105)로부터 수신된 신호를 복조하기 위한 수신기, 외부 메모리 제어기(105)로 신호를 변조 및 전송하기 위한 디코더, 로직, 디코더, 증폭기, 필터 등을 포함할 수 있다.
(가령, 메모리 다이(160)의 로컬인) 로컬 메모리 제어기(165)가 메모리 다이(160)의 동작을 제어하도록 구성될 수 있다. 또한 로컬 메모리 제어기(165)는 디바이스 메모리 제어기(155)와 통신(가령, 데이터 및/또는 커맨드를 수신 및 전송)하도록 구성될 수 있다. 로컬 메모리 제어기(165)는 본 명세서에 기재된 메모리 디바이스(110)의 동작을 제어하도록 디바이스 메모리 제어기(155)를 지원할 수 있다. 일부 경우, 메모리 디바이스(110)는 디바이스 메모리 제어기(155)를 포함하지 않고, 로컬 메모리 제어기(165) 또는 외부 메모리 제어기(105)가 본 명세서에 기재된 다양한 기능을 수행할 수 있다. 따라서, 로컬 메모리 제어기(165)는 디바이스 메모리 제어기(155), 그 밖의 다른 로컬 메모리 제어기(165)와 통신하거나 외부 메모리 제어기(105) 또는 프로세서(120)와 직접 통신하도록 구성될 수 있다.
외부 메모리 제어기(105)는 시스템(100)의 구성요소(가령, 프로세서(120))와 메모리 디바이스(110) 간 정보, 데이터, 및/또는 커맨드의 통신을 활성화하도록 구성될 수 있다. 시스템(100)의 구성요소가 메모리 디바이스의 동작의 세부사항을 알 필요가 없을 수 있도록 외부 메모리 제어기(105)이 시스템(100)의 구성요소와 메모리 디바이스(110) 간 통신 담당(liaison)으로 역할 할 수 있다. 시스템(100)의 구성요소는 외부 메모리 제어기(105)로 외부 메모리 제어기(105)가 만족하는 요청(가령, 읽기 커맨드 또는 쓰기 커맨드)을 제공할 수 있다. 외부 메모리 제어기(105)는 시스템(100)의 구성요소와 메모리 디바이스(110) 간에 교환되는 통신을 변환 또는 번역할 수 있다. 일부 경우, 외부 메모리 제어기(105)는 공통 (소스) 시스템 클록 신호를 생성하는 시스템 클록을 포함할 수 있다. 일부 경우, 외부 메모리 제어기(105)는 공통 (소스) 데이터 클록 신호를 생성하는 공통 데이터 클록을 포함할 수 있다.
일부 경우, 외부 메모리 제어기(105) 또는 시스템(100)의 그 밖의 다른 구성요소, 또는 본 명세서에 기재된 이의 기능이 프로세서(120)에 의해 구현될 수 있다. 예를 들어, 외부 메모리 제어기(105)는 프로세서(120) 또는 시스템(100)의 그 밖의 다른 구성요소에 의해 구현된 하드웨어, 펌웨어, 또는 소프트웨어, 또는 이의 일부 조합일 수 있다. 외부 메모리 제어기(105)가 메모리 디바이스(110) 외부에 있는 것으로 도시되어 있지만, 일부 경우, 외부 메모리 제어기(105) 또는 본 명세서에 기재된 이의 기능이 메모리 디바이스(110)에 의해 구현될 수 있다. 예를 들어, 외부 메모리 제어기(105)는 디바이스 메모리 제어기(155) 또는 하나 이상의 로컬 메모리 제어기(165)에 의해 구현된 하드웨어, 펌웨어, 또는 소프트웨어, 또는 이의 일부 조합일 수 있다. 일부 경우, 외부 메모리 제어기(105)의 일부가 프로세서(120)에 의해 구현되고 그 밖의 다른 부분이 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)에 의해 구현되도록 외부 메모리 제어기(105)가 프로세서(120) 및 메모리 디바이스(110) 양단에 분산될 수 있다. 이와 유사하게, 일부 경우, 본 명세서에서 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)와 관련된 하나 이상의 기능이 (프로세서(120)와 별개이거나 프로세서에 포함된) 외부 메모리 제어기(105)에 의해 수행될 수 있다.
시스템(100)의 구성요소는 복수의 채널(115)를 이용해 메모리 디바이스(110)와 정보를 교환할 수 있다. 일부 예시에서, 채널(115)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 간 통신을 활성화할 수 있다. 각각의 채널(115)은 시스템(100)의 구성요소와 연관된 단자들 간 하나 이상의 신호 경로 또는 전송 매체(가령, 전도체)를 포함할 수 있다. 예를 들어, 채널(115)은 외부 메모리 제어기(105)에서의 하나 이상의 핀 또는 패드 및 메모리 디바이스(110)에서의 하나 이상의 핀 또는 패드를 포함하는 제1 단자를 포함할 수 있다. 핀은 시스템(100)의 디바이스의 전도성 입력 또는 출력 포인트의 예시일 수 있고, 핀이 채널의 일부로서 동작하도록 구성될 수 있다. 일부 경우, 단말기의 핀 또는 패드가 채널(115)의 신호 경로의 일부일 수 있다. 추가 신호 경로는 시스템(100)의 구성요소 내에서 신호를 라우팅하기 위한 채널의 단자와 연결될 수 있다. 예를 들어, 메모리 디바이스(110)는 채널(115)의 단자로부터 메모리 디바이스(110)의 다양한 구성요소(가령, 디바이스 메모리 제어기(155), 메모리 다이(160), 로컬 메모리 제어기(165), 메모리 어레이(170))로 신호를 라우팅하는 신호 경로(가령, 메모리 디바이스(110) 또는 이의 구성요소 내부의 신호 경로, 가령, 메모리 다이(160) 내부의 신호 경로)를 포함할 수 있다.
채널(115)(및 이와 연관된 신호 경로 및 단자)은 특정 유형의 정보를 통신하는 것에 전념할 수 있다. 일부 경우, 채널(115)은 집성된 채널일 수 있고 따라서 복수의 개별 채널을 포함할 수 있다. 예를 들어, 데이터 채널(190)은 x4(가령, 4개의 신호 경로를 포함), x8(가령, 8개의 신호 경로를 포함), x16(16개의 신호 경로를 포함) 등일 수 있다. 채널을 통해 통신되는 신호가 DDR(double data rate) 타이밍 스킴을 이용할 수 있다. 예를 들어, 신호의 일부 심볼이 클록 신호의 상승 에지 상에 등록될 수 있고 신호의 다른 심볼이 클록 신호의 하강 에지 상에 등록될 수 있다. 채널을 통해 통신되는 신호가 SDR(single data rate) 시그널링을 이용할 수 있다. 예를 들어, 신호의 하나의 심볼은 각각의 클록 사이클에 대해 등록될 수 있다.
일부 경우, 채널(115)은 하나 이상의 커맨드 및 어드레스(CA) 채널(186)을 포함할 수 있다. CA 채널(186)은 커맨드와 연관된 제어 정보(가령, 어드레스 정보)를 포함하는 커맨드를 외부 메모리 제어기(105)와 메모리 디바이스(110) 간에 통신하도록 구성될 수 있다. 예를 들어, CA 채널(186)은 희망 데이터의 어드레스와 함께 읽기 커맨드를 포함할 수 있다. 일부 경우, CA 채널(186)은 상승 클록 신호 에지 및/또는 하강 클록 신호 에지 상에 등록될 수 있다. 일부 경우, CA 채널(186)이 어드레스 및 커맨드 데이터를 디코딩하기 위한 임의의 수량의 신호 경로(가령, 8 또는 9개의 신호 경로)를 포함할 수 있다.
일부 경우, 채널(115)은 하나 이상의 클록 신호(CK) 채널(188)을 포함할 수 있다. CK 채널(188)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 간에 하나 이상의 공통 클록 신호를 통신하도록 구성될 수 있다. 각각의 클록 신호는 하이(high) 상태와 로우(low) 상태 간에 발진하며 외부 메모리 제어기(105)와 메모리 디바이스(110)의 동작을 조화시키도록 구성될 수 있다. 일부 경우, 클록 신호가 차동 출력(가령, CK_t 신호 및 CK_c 신호)일 수 있고 이에 따라 CK 채널(188)의 신호 경로가 구성될 수 있다. 일부 경우, 클록 신호는 단일 종단일 수 있다. CK 채널(188)은 임의의 수량의 신호 경로를 포함할 수 있다. 일부 경우, 클록 신호 CK(가령, CK_t 신호 및 CK_c 신호)가 메모리 디바이스(110)에 대한 커맨드 및 어드레싱 동작, 또는 메모리 디바이스(110)에 대한 다른 시스템 전반적인 동작을 위한 타이밍 기준을 제공할 수 있다. 따라서 클록 신호(CK)는 제어 클록 신호(CK), 커맨드 클록 신호(CK), 또는 시스템 클록 신호(CK)로 다양하게 지칭될 수 있다. 시스템 클록 신호(CK)는 하나 이상의 하드웨어 구성요소(가령, 오실레이터, 결정, 논리 게이트, 트랜지스터 등)를 포함할 수 있는 시스템 클록에 의해 생성될 수 있다.
일부 경우, 채널(115)은 하나 이상의 데이터(DQ) 채널(190)을 포함할 수 있다. 데이터 채널(190)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 간에 데이터 및/또는 제어 정보를 통신하도록 구성될 수 있다. 예를 들어, 데이터 채널(190)은 메모리 디바이스(110)로 (가령, 양방향으로) 써질 정보 또는 메모리 디바이스(110)로부터 읽힌 정보를 통신할 수 있다.
일부 경우, 채널(115)은 그 밖의 다른 목적에 전념될 하나 이상의 다른 채널(192)을 포함할 수 있다. 이들 다른 채널(192)은 임의의 수량의 신호 경로를 포함할 수 있다.
일부 경우, 다른 채널(192)은 하나 이상의 쓰기 클록 신호(WCK) 채널을 포함할 수 있다. WCK의 'W'는 명목상 "쓰기"를 나타내고, 쓰기 클록 신호 WCK(가령, WCK_t 신호 및 WCK_c 신호)가 메모리 디바이스(110)에 대해 일반적인 액세스 동작을 위한 타이밍 기준(가령, 읽기 동작과 쓰기 동작 모두를 위한 타이밍 기준)을 제공할 수 있다. 따라서, 쓰기 클록 신호 WCK가 또한 데이터 클록 신호 WCK로 지칭될 수 있다. WCK 채널은 외부 메모리 제어기(105)와 메모리 디바이스(110) 간에 공통 데이터 클록 신호를 통신하도록 구성될 수 있다. 데이터 클록 신호가 외부 메모리 제어기(105)와 메모리 디바이스(110)의 액세스 동작(가령, 쓰기 동작 또는 읽기 동작)을 조화시키도록 구성될 수 있다. 일부 경우, 쓰기 클록 신호가 차동 출력(가령, WCK_t 신호 및 WCK_c 신호)일 수 있고 이에 따라 WCK 채널의 신호 경로가 구성될 수 있다. WCK 채널은 임의의 수량의 신호 경로를 포함할 수 있다. 데이터 클록 신호 WCK가 하나 이상의 하드웨어 구성요소(가령, 오실레이터, 결정, 논리 게이트, 트랜지스터 등)를 포함할 수 있는 데이터 클록에 의해 생성될 수 있다.
일부 경우, 다른 채널(192)은 하나 이상의 에러 검출 코드(EDC) 채널을 포함할 수 있다. EDC 채널은 에러 검출 신호, 가령, 체크섬을 통신하여, 시스템 신뢰도를 개선하도록 구성될 수 있다. EDC 채널은 임의의 수량의 신호 경로를 포함할 수 있다.
채널(115)은 다양한 상이한 아키텍처를 이용해 메모리 디바이스(110)와 외부 메모리 제어기(105)를 연결할 수 있다. 다양한 아키텍처의 예시가 버스, 일대일 연결, 크로스바, 고밀도 인터포저, 가령, 실리콘 인터포저, 또는 유기 기판 내에 형성된 채널 또는 이들의 일부 조합을 포함할 수 있다. 예를 들어, 일부 경우, 신호 경로는 고밀도 인터포저, 가령, 실리콘 인터포저 또는 유리 인터포저를 적어도 부분적으로 포함할 수 있다.
채널(115)을 통해 통신되는 신호가 다양한 상이한 변조 스킴을 이용해 변조될 수 있다. 일부 경우, 이진-심볼(또는 이진-레벨) 변조 스킴이 외부 메모리 제어기(105)와 메모리 디바이스(110) 간 통신되는 신호를 변조하도록 사용될 수 있다. 이진-심볼 변조 스킴이 M진 변조 스킴(M-ary modulation scheme)의 예시일 수 있으며, 여기서 M은 2와 동일하다. 이진-심볼 변조 스킴의 각각의 심볼이 디지털 데이터의 하나의 비트를 나타내도록 구성될 수 있다(가령, 심볼이 논리 1 또는 논리 0을 나타낼 수 있다). 이진-심볼 변조 스킴의 비제한적 예시로는, NRZ(non-return-to-zero), 유니폴라 인코딩, 바이폴라 인코딩, 맨체스터 인코딩, 두 개의 심볼을 갖는 PAM(pulse amplitude modulation)(가령, PAM2) 및/또는 그 밖의 다른 것을 포함한다.
일부 경우, 멀티-심볼(또는 멀티-레벨) 변조 스킴이 외부 메모리 제어기(105)와 메모리 디바이스(110) 간에 통신된 신호를 변조하는 데 사용될 수 있다. 멀티-심볼 변조 스킴이 M-진 변조 스킴의 예시일 수 있으며, 여기서 M은 3 이상이다. 멀티-심볼 변조 스킴의 각각의 심볼이 디지털 데이터의 둘 이상의 비트를 나타내도록 구성될 수 있다(가령, 심볼은 논리 00, 논리 01, 논리 10, 또는 논리 11를 나타낼 수 있다). 멀티-심볼 변조 스킴의 비제한적 예시는 PAM3, PAM4, PAM8 등, QAM(quadrature amplitude modulation), QPSK(quadrature phase shift keying) 및/또는 그 밖의 다른 것을 포함한다. 멀티-심볼 신호(가령, PAM3 신호 또는 PAM4 신호)는 정보의 둘 이상의 비트를 인코딩하기 위해 적어도 세 개의 레벨을 포함하는 변조 스킴을 이용해 변조되는 신호일 수 있다. 또는 멀티-심볼 변조 스킴 및 심볼이 비-이진, 멀티-비트, 또는 더 높은 차수의 변조 스킴 및 심볼로 지칭될 수 있다.
일부 예시에서, 메모리 디바이스(110)는 선택된 메모리 셀 상에서 발생하는 스트레스를 감소시킬 수 있고 비선택 메모리 셀의 누설 및 교란을 방지할 수 있는 본 명세서에 기재된 액세스 동작을 지원할 수 있다. 액세스 동작의 제1 부분 동안, 선택된 메모리 셀에 의해 저장된 논리 상태가 감지되고 래치에 저장될 수 있다. 액세스 동작의 제1 부분 동안 - 일부 예시에서, 그리고 제2 부분의 일부 동안 - , 선택 디지트 라인 및 플레이트의 전압 때문에 제1 논리 상태(가령, 논리 "1")가 메모리 셀에 써질 수 있다. 따라서 그 후 메모리 디바이스(110)가 커맨드를 수신하거나 메모리 셀에 제1 논리 상태를 쓰도록 그 밖의 다른 방식으로 (가령, 리프레시 동작의 일부로서) 결정하는 경우, 제1 논리 상태가 이미 저장되었으며, 이는 시간에 따라 메모리 셀 상에서 발생하는 스트레스를 감소시킬 수 있다. 따라서 그 후 메모리 디바이스(110)가 커맨드를 수신하거나 메모리 셀에 제1 논리 상태를 쓰도록 그 밖의 다른 방식으로 (가령, 리프레시 동작의 일부로서) 결정하는 경우, 제1 논리 상태가 이미 저장되었으며, 이는 시간에 따라 메모리 셀 상에서 발생하는 스트레스를 감소시킬 수 있다.
도 2는 본 명세서에 개시된 예시에 따르면 메모리 다이(200)의 하나의 예시를 도시한다. 메모리 다이(200)는 도 1을 참조하여 기재된 메모리 다이(160)의 하나의 예시일 수 있다. 일부 경우, 메모리 다이(200)는 메모리 칩, 메모리 디바이스, 또는 전자 메모리 장치로 지칭될 수 있다. 메모리 다이(200)는 상이한 논리 상태를 저장하도록 프로그램 가능한 하나 이상의 메모리 셀(205)을 포함할 수 있다. 각각의 메모리 셀(205)은 둘 이상의 상태를 저장하도록 프로그램 가능할 수 있다. 예를 들어, 메모리 셀(205)은 한 번에 정보의 하나의 비트(가령, 논리 0 및 논리 1)를 저장하도록 구성될 수 있다. 일부 경우, 단일 메모리 셀(205)(가령, 멀티-레벨 메모리 셀)이 한 번에 정보의 둘 이상의 비트(가령, 논리 00, 논리 01, 논리 10, 또는 논리 11)를 저장하도록 구성될 수 있다.
메모리 셀(205)은 디지털 데이터를 나타내는 상태(가령, 분극 상태 또는 유전 전하)를 저장할 수 있다. FeRAM 아키텍처에서, 메모리 셀(205)은 프로그램 가능 상태를 나타내는 전하 및/또는 분극을 저장하기 위해 강유전성 물질을 포함하는 커패시터를 포함할 수 있다. DRAM 아키텍처에서, 메모리 셀(205)은 프로그램 가능 상태를 나타내는 전하를 저장하기 위해 유전성 물질을 포함하는 커패시터를 포함할 수 있다.
액세스 라인, 가령, 워드 라인(210), 디지트 라인(215) 및/또는 플레이트 라인(220)을 활성화 또는 선택함으로써, 동작, 가령, 읽기 및 쓰기가 메모리 셀(205) 상에서 수행될 수 있다. 일부 경우, 디지트 라인(215)이 비트 라인으로도 지칭될 수 있다. 액세스 라인, 워드 라인, 디지트 라인, 플레이트 라인 또는 이들과 유사한 것의 언급이 이해나 동작의 손실 없이 상호 교환 가능하다. 워드 라인(210), 디지트 라인(215), 또는 플레이트 라인(220)을 활성화 또는 선택하는 것이 전압을 각자의 라인에 인가하는 것을 포함할 수 있다.
메모리 다이(200)는 그리드형 패턴으로 배열된 액세스 라인(가령, 워드 라인(210), 디지트 라인(215) 및 플레이트 라인(220))을 포함할 수 있다. 메모리 셀(205)은 워드 라인(210), 디지트 라인(215) 및/또는 플레이트 라인(220)의 교차점에 위치할 수 있다. 워드 라인(210), 디지트 라인(215), 및 플레이트 라인(220)을 바이어싱함으로써(가령, 워드 라인(210), 디지트 라인(215) 또는 플레이트 라인(220)에 전압을 인가함으로써), 이들 교차점에서 단일 메모리 셀(205)이 액세스될 수 있다.
메모리 셀(205)을 액세스하는 것이 로우 디코더(225), 컬럼 디코더(230), 및 플레이트 드라이버(235)를 통해 제어될 수 있다. 예를 들어, 로우 디코더(225)는 로컬 메모리 제어기(265)로부터 로우 어드레스를 수신할 수 있고 수신된 로우 어드레스를 기초로 워드 라인(210)을 활성화할 수 있다. 컬럼 디코더(230)는 로컬 메모리 제어기(265)로부터 컬럼 어드레스를 수신하고 수신된 컬럼 어드레스를 기초로 디지트 라인(215)을 활성화한다. 일부 경우, 컬럼 디코더(230)는 각자의 디지트 라인을 선택적으로 연결되고 플레이트로부터 분리하도록 각각 동작 가능할 수 있는 하나 이상의 분로(가령, 트랜지스터)를 포함할 수 있다. 플레이트 드라이버(235)는 로컬 메모리 제어기(265)로부터 플레이트 어드레스를 수신하고 수신된 플레이트 어드레스를 기초로 플레이트 라인(220)을 활성화할 수 있다. 예를 들어, 메모리 다이(200)는 WL_1 내지 WL_M로 라벨링된 복수의 워드 라인(210), DL_1 내지 DL_N로 라벨링된 복수의 디지트 라인(215), 및 PL_1 내지 PL_P로 라벨링된 복수의 플레이트 라인을 포함할 수 있으며, M, N 및 P는 메모리 어레이의 크기에 따라 달라진다. 따라서, 워드 라인(210), 디지트 라인(215), 및 플레이트 라인(220), 가령, WL_1, DL_3, 및 PL_1을 활성화함으로써, 이들의 교차점에서의 메모리 셀(205)이 액세스될 수 있다. 워드 라인(210)과 디지트 라인(215)의 교차점는, 2차원 또는 3차원 구성에서, 메모리 셀(205)의 어드레스로 지칭될 수 있다. 일부 경우, 워드 라인(210), 디지트 라인(215), 및 플레이트 라인(220)의 교차점가 메모리 셀(205)의 어드레스로 지칭될 수 있다.
메모리 셀(205)은 논리 저장 구성요소, 가령, 커패시터(240), 및 스위칭 구성요소(245)를 포함할 수 있다. 커패시터(240)는 강유전성 커패시터의 하나의 예시일 수 있다. 커패시터(240)의 제1 노드는 스위칭 구성요소(245)와 연결될 수 있고 커패시터(240)의 제2 노드는 플레이트 라인(220)과 연결될 수 있다. 스위칭 구성요소(245)는 두 개의 구성요소 간 전자 통신을 선택적으로 확립 또는 확립-해제하는 트랜지스터 또는 그 밖의 다른 임의의 유형의 스위치 디바이스일 수 있다.
메모리 셀(205)을 선택 또는 선택 해제는 스위칭 구성요소(245)를 활성화 또는 비활성화함으로써 이뤄질 수 있다. 커패시터(240)는 선택적으로 스위칭 구성요소(245)를 이용해 디지트 라인(215)과 전자 통신 상태가 될 수 있다. 예를 들어, 스위칭 구성요소(245)가 비활성화될 때 커패시터(240)는 디지트 라인(215)으로부터 절연될 수 있고, 스위칭 구성요소(245)가 활성화될 때 커패시터(240)는 디지트 라인(215)과 연결될 수 있다. 일부 경우, 스위칭 구성요소(245)가 트랜지스터이며 이의 동작이 전압을 트랜지스터 게이트에 인가함으로써 제어되며, 이때, 트랜지스터 게이트와 트랜지스터 소스 간 전압 차동이 트랜지스터의 임계 전압보다 크거나 작다. 일부 경우, 스위칭 구성요소(245)는 p-형 트랜지스터 또는 n-형 트랜지스터일 수 있다. 워드 라인(210)은 스위칭 구성요소(245)의 게이트와 전자 통신할 수 있고 워드 라인(210)에 인가되는 전압을 기초로 스위칭 구성요소(245)를 활성화/비활성화할 수 있다.
워드 라인(210)은 메모리 셀(205) 상의 액세스 동작을 수행하는 데 사용되는 메모리 셀(205)과 전자 통신하는 전도성 라인일 수 있다. 일부 아키텍처에서, 워드 라인(210)은 메모리 셀(205)의 스위칭 구성요소(245)의 게이트와 전자 통신할 수 있고 메모리 셀의 스위칭 구성요소(245)를 제어하도록 구성될 수 있다. 일부 아키텍처에서, 워드 라인(210)은 메모리 셀(205)의 커패시터의 노드와 전자 통신할 수 있고 메모리 셀(205)은 스위칭 구성요소를 포함하지 않을 수 있다.
디지트 라인(215)은 메모리 셀(205)을 감지 구성요소(250)과 연결하는 전도성 라인일 수 있다. 일부 아키텍처에서, 메모리 셀(205)은 액세스 동작의 부분 동안 디지트 라인(215)과 선택적으로 연결될 수 있다. 예를 들어, 워드 라인(210) 및 메모리 셀(205)의 스위칭 구성요소(245)는 메모리 셀(205) 및 디지트 라인(215)의 커패시터(240)를 선택적으로 연결 및/또는 절연시키도록 구성될 수 있다. 일부 아키텍처에서, 메모리 셀(205)은 디지트 라인(215)과 전자 통신(가령, 일정)할 수 있다.
플레이트 라인(220)은 메모리 셀(205) 상의 액세스 동작을 수행하도록 사용되는 메모리 셀(205)과 전자 통신하는 전도성 라인일 수 있다. 플레이트 라인(220)는 커패시터(240)의 노드(가령, 셀 바텀)와 전자 통신할 수 있다. 플레이트 라인(220)은 메모리 셀(205)의 액세스 동작 동안 커패시터(240)를 바이어싱하도록 디지트 라인(215)과 협업하도록 구성될 수 있다. 일부 실시예에서, 플레이트 라인은 트랜지스터(가령, 분로)를 통해 디지트 라인과 연결될 수 있다.
감지 구성요소(250)는 메모리 셀(205)의 커패시터(240) 상에 저장된 상태(가령, 분극 상태 또는 전하)를 결정하고 검출된 상태를 기초로 메모리 셀(205)의 논리 상태를 결정하도록 구성될 수 있다. 메모리 셀(205)에 의해 저장된 전하는, 일부 경우, 극히 작을 수 있다. 따라서, 감지 구성요소(250)는 하나 이상의 감지 증폭기를 포함하려 메모리 셀(205)의 신호 출력을 증폭시킬 수 있다. 감지 증폭기는 읽기 동작 동안 디지트 라인(215)의 전하의 극미한 변화를 검출할 수 있고 검출된 전하를 기초로 논리 0 또는 논리 1에 대응하는 신호를 생성할 수 있다.
읽기 동작 동안, 메모리 셀(205)의 커패시터(240)가 자신의 대응하는 디지트 라인(215)으로 신호를 출력(가령, 전하를 방출 또는 전하를 수신)할 수 있다. 신호는 디지트 라인(215)의 전압이 변경되게 할 수 있다. 감지 구성요소(250)는 디지트 라인(215)에 걸친 메모리 셀(205)로부터 수신된 신호를 참조 신호(255)(가령, 참조 전압)에 비교하도록 구성될 수 있다. 감지 구성요소(250)는 비교를 기초로 메모리 셀(205)의 저장된 상태를 결정할 수 있다. 예를 들어, 이진-시그널링에서, 디지트 라인(215)이 참조 신호(255)보다 높은 전압을 갖는 경우, 감지 구성요소(250)는 메모리 셀(205)의 저장된 상태가 논리 1임을 결정할 수 있고, 디지트 라인(215)이 참조 신호(255)보다 낮은 전압을 갖는 경우, 감지 구성요소(250)는 메모리 셀(205)의 저장된 상태가 논리 0이라고 결정할 수 있다. 감지 구성요소(250)는 신호의 차이를 검출 및 증폭하기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있다.
메모리 셀(205)의 검출된 논리 상태가 감지 구성요소(250)의 출력으로서 (가령, 입/출력(260)으로) 제공될 수 있고, 검출된 논리 상태를 메모리 다이(200)를 포함하는 메모리 디바이스(110)의 또 다른 구성요소, 가령, 디바이스 메모리 제어기(155)로 (가령, 직접 또는 로컬 메모리 제어기(265)를 이용해) 지시할 수 있다. 일부 경우, 감지 구성요소(250)는 로우 디코더(225), 컬럼 디코더(230) 및/또는 플레이트 드라이버(235)와 전자 통신할 수 있다. 일부 예시에서, 감지 구성요소(250)는 메모리 셀(205)의 감지된 상태를 저장하도록 구성된 래치와 연결될 수 있다. 본 명세서에 언급된 바와 같이, 메모리 셀(205)에 써질 데이터가 우선 래치에 저장될 수 있고, 일부 예시에서, 래치로부터 메모리 셀(205)로 써질 수 있다.
로컬 메모리 제어기(265)는 다양한 구성요소(가령, 로우 디코더(225), 컬럼 디코더(230), 플레이트 드라이버(235) 및 감지 구성요소(250))를 통한 메모리 셀(205)의 동작을 제어할 수 있다. 로컬 메모리 제어기(265)는 도 1을 참조하여 기재된 로컬 메모리 제어기(165)의 예시일 수 있다. 일부 경우, 로우 디코더(225), 컬럼 디코더(230), 및 플레이트 드라이버(235), 및 감지 구성요소(250) 중 하나 이상이 로컬 메모리 제어기(265)와 함께 위치할 수 있다. 로컬 메모리 제어기(265)는 하나 이상의 커맨드 및/또는 데이터를 외부 메모리 제어기(105)(또는 도 1을 참조하여 기재된 디바이스 메모리 제어기(155))로부터 수신하고, 커맨드 및/또는 데이터를 메모리 다이(200)에 의해 사용될 수 있는 정보로 변환하며, 메모리 다이(200) 상의 하나 이상의 동작을 수행하며, 하나 이상의 동작을 수행하는 것에 응답하여 메모리 다이(200)로부터의 데이터를 외부 메모리 제어기(105)(또는 디바이스 메모리 제어기(155))로 통신하도록 구성될 수 있다. 로컬 메모리 제어기(265)는 로우, 컬럼 및/또는 플레이트 라인 어드레스 신호를 생성하여, 타깃 워드 라인(210), 타깃 디지트 라인(215), 및 타깃 플레이트 라인(220)을 활성화시킬 수 있다. 로컬 메모리 제어기(265)는 또한 메모리 다이(200)의 동작 중에 사용되는 다양한 전압 또는 전류를 생성 및 제어할 수 있다. 일반적으로, 본 명세서에서 언급되는 인가되는 전압 또는 전류의 진폭, 형태, 또는 지속시간이 조절 또는 변경될 수 있고 메모리 다이(200)를 동작시키기 위한 다양한 동작에 대해 상이할 수 있다.
일부 경우, 로컬 메모리 제어기(265)는 메모리 다이(200) 상의 프리차지 동작을 수행하도록 구성될 수 있다. 프리차지 동작은 메모리 다이(200)의 하나 이상의 구성요소 및/또는 액세스 라인을 하나 이상의 지정 전압 레벨로 프리차지하는 것을 포함할 수 있다. 일부 경우, 메모리 셀(205) 및/또는 메모리 다이(200)의 부분이 상이한 액세스 동작들 사이에 프리차지될 수 있다. 일부 경우, 디지트 라인(215) 및/또는 또 다른 구성요소는 읽기 동작 전에 프리차지될 수 있다. 일부 경우, 프리차지 동작은 추가로 또는 대안으로 워드 라인을 비활성화 또는 메모리 셀의 개방 페이지(가령, 로우)를 그 밖의 다른 방식으로 폐쇄하는 것을 지칭할 수 있다.
일부 경우, 로컬 메모리 제어기(265)는 메모리 다이(200)의 하나 이상의 메모리 셀(205) 상의 쓰기 동작(가령, 프로그램 동작)을 수행하도록 구성될 수 있다. 쓰기 동작 동안, 메모리 다이(200)의 메모리 셀(205)은 희망 논리 상태를 저장하도록 프로그램될 수 있다. 일부 경우, 복수의 메모리 셀(205)은 단일 쓰기 동작 동안 프로그램될 수 있다. 로컬 메모리 제어기(265)는 쓰기 동작을 수행하는 타깃 메모리 셀(205)을 식별할 수 있다. 로컬 메모리 제어기(265)는 타깃 메모리 셀(205)(가령, 타깃 메모리 셀(205)의 어드레스)과 전자 통신하는 타깃 워드 라인(210), 타깃 디지트 라인(215), 및/또는 타깃 플레이트 라인(220)을 식별할 수 있다. 로컬 메모리 제어기(265)는 타깃 워드 라인(210), 타깃 디지트 라인(215) 및/도는 타깃 플레이트 라인(220)을 활성화(가령, 워드 라인(210), 디지트 라인(215), 또는 플레이트 라인(220)으로 전압을 인가)하여, 타깃 메모리 셀(205)을 액세스할 수 있다. 로컬 메모리 제어기(265)는 쓰기 동작 동안 특정 신호(가령, 전압)를 디지트 라인(215)으로 인가하고 특정 신호(가령, 전압)를 플레이트 라인(220)으로 인가하여, 메모리 셀(205)의 커패시터(240)에 특정 상태를 저장할 수 있으며, 이때, 특정 상태는 희망 논리 상태를 나타낸다.
본 명세서에 언급된 바와 같이, 액세스 동작의 제1 부분 동안 - 그리고 일부 예시에서, 제2 부분의 일부 동안 - , 제1 부분 동안의 선택 디지트 라인 및 플레이트의 전압 때문에 제1 논리 상태(가령, 논리 "1")가 메모리 셀에 써질 수 있다. 따라서, 메모리 디바이스(110)가 (가령, 수신된 쓰기 커맨드 또는 리프레시 커맨드를 기초로) 메모리 셀로 제1 논리 상태를 쓰기를 결정하는 경우, 제1 논리 상태가 이미 저장되어 있다. 따라서, 쓰기 동작은 수행될 필요가 없을 수 있다. 추가로 또는 대안으로, 메모리 디바이스(110)가 제2 논리 상태(가령, 논리 "0")를 쓰기 위한 커맨드를 수신하는 경우, 제2 논리 상태가 래치에 저장되고 그런 다음 메모리 셀로 써질 수 있다.
일부 경우, 로컬 메모리 제어기(265)는 메모리 다이(200)의 하나 이상의 메모리 셀(205) 상의 읽기 동작(가령, 감지 동작)을 수행하도록 구성될 수 있다. 읽기 동작 동안, 메모리 다이(200)의 메모리 셀(205)에 저장된 논리 상태가 결정될 수 있다. 일부 경우, 복수의 메모리 셀(205)은 단일 읽기 동작 동안 감지될 수 있다. 로컬 메모리 제어기(265)는 읽기 동작을 수행하는 타깃 메모리 셀(205)을 식별할 수 있다. 로컬 메모리 제어기(265)는 타깃 메모리 셀(205)(가령, 타깃 메모리 셀(205)의 어드레스)과 전자 통신하는 타깃 워드 라인(210), 타깃 디지트 라인(215), 및/또는 타깃 플레이트 라인(220)을 식별할 수 있다. 로컬 메모리 제어기(265)는 타깃 워드 라인(210), 타깃 디지트 라인(215) 및/또는 타깃 플레이트 라인(220)을 활성화(가령, 워드 라인(210), 디지트 라인(215), 또는 플레이트 라인(220)으로 전압을 인가)하여, 타깃 메모리 셀(205)을 액세스할 수 있다. 타깃 메모리 셀(205)은 액세스 라인의 바이어싱에 응답하여 감지 구성요소(250)로 신호를 전달할 수 있다. 감지 구성요소(250)는 신호를 증폭할 수 있다. 로컬 메모리 제어기(265)는 감지 구성요소(250)를 파이어링(가령, 감지 구성요소를 래칭)하고 이에 따라 메모리 셀(205)로부터 수신된 신호를 참조 신호(255)에 비교할 수 있다. 이 비교를 기초로, 감지 구성요소(250)는 메모리 셀(205) 상에 저장된 논리 상태를 결정할 수 있다. 로컬 메모리 제어기(265)는 읽기 동작의 일부로서 메모리 셀(205) 상에 저장된 논리 상태를 외부 메모리 제어기(105)(또는 디바이스 메모리 제어기)로 통신할 수 있다.
일부 예시에서, 메모리 셀(205)의 읽기 동작 동안, 선택된 디지트 라인(215)은 비교적 높은 전압까지 증가될 수 있으며, 플레이트(가령, 플레이트 라인(220))는 비교적 낮은 전압으로 유지될 수 있다. 따라서, 읽기 동작 동안(가령, 읽기 동작의 결과로서), 제1 논리 상태(가령, 논리 "1")가 메모리 셀에 써질 수 있다. 따라서 메모리 디바이스가 제1 논리 상태를 메모리 셀에 쓰기 위한 다음 커맨드를 수신하는 경우, 메모리 셀은 원하는 논리 상태로 이미 프로그램된다.
일부 메모리 아키텍처에서, 메모리 셀(205)을 액세스하는 것이 메모리 셀(205)에 저장된 논리 상태를 열화(degrade) 또는 파괴할 수 있다. 예를 들어, 강유전성 메모리 셀 상에서 수행되는 읽기 동작이 강유전성 커패시터에 저장된 논리 상태를 파괴할 수 있다. 또 다른 예를 들면, DRAM 아키텍처에서 수행되는 읽기 동작이 타깃 메모리 셀의 커패시터를 부분적으로 또는 완전히 방전시킬 수 있다. 로컬 메모리 제어기(265)는 메모리 셀을 이의 본래 논리 상태로 복귀시키기 위해 다시-쓰기 동작 또는 리프레시 동작을 수행할 수 있다. 로컬 메모리 제어기(265)는 읽기 동작 후 논리 상태를 타깃 메모리 셀에 다시 쓸 수 있다. 일부 경우, 다시-쓰기 동작은 읽기 동작의 일부로 간주될 수 있다. 덧붙여, 단일 액세스 라인, 가령, 워드 라인(210)을 활성화하는 것이 액세스 라인과 전자 통신하는 일부 메모리 셀에 저장된 상태를 교란시킬 수 있다. 따라서, 다시-쓰기 동작 또는 리프레시 동작이 액세스되지 않았을 수 있는 하나 이상의 메모리 셀 상에서 수행될 수 있다.
본 명세서에서 언급된 바와 같이, 메모리 셀(205)의 읽기 동작 동안, 메모리 셀의 논리 상태가 감지되고 래치에 저장될 수 있으며, 제1 논리 상태(가령, 논리 "1")가 선택된 디지트 라인 및 감지 동안 사용된 플레이트의 전압 때문에 메모리 셀에 써질 수 있다. 따라서 다시-쓰기 동작의 경우, 이전에 읽힌 논리 상태가 제1 논리 상태와 상이하지 않는 한 이전에 읽힌 논리 상태가 래치로부터 메모리 셀에 다시-써질 필요가 없을 수 있다.
도 3a 및 3b는 본 명세서에 개시된 다양한 예시에 따라 히스테레시스 곡선(300-a, 300-b)을 갖는 강유전성 메모리 셀의 비-선형 전기 속성의 예시를 도시한다. 히스테리시스 곡선(300-a 및 300-b)은 예시적 강유전성 메모리 셀 쓰기 및 읽기 프로세스를 각각 도시한다. 히스테리시스 곡선(300-a 및 300-b)은 강유전성 커패시터(가령, 도 2를 참조하여 기재된 커패시터(240))에 저장된 전하량 Q를 전압 차이 V의 함수로서 도시한다.
강유전성 물질은 자생적 전기 분극을 특징으로 가지는데, 즉, 전기장이 부재할 때 0 아닌 전기 분극을 유지한다. 예시적 강유전성 물질로는, 바륨 티타네이트(BaTiO3), 납 티타네이트(PbTiO3), 납 지르코늄 티타네이트(PZT), 및 스트론튬 비스무스 탄탈레이트(SBT)가 있다. 본 명세서에 기재된 강유전성 커패시터는 이들 또는 그 밖의 다른 강유전성 물질을 포함할 수 있다. 강유전성 커패시터 내 전기적 분극이 강유전성 물질의 표면에서 순 전하를 도출하고 커패시터 단자를 통해 반대 전하를 끌어 당긴다. 따라서 전하가 강유전성 물질과 커패시터 단자의 계면에 저장된다. 전기적 분극이 외부에서 인가되는 전기장이 없을 때 비교적 긴 시간 동안, 심지어 무한히 유지될 수 있기 때문에, 전하 누설이 예를 들어 DRAM 어레이에서 사용되는 커패시터에 비교할 때 상당히 감소될 수 있다. 이는 리프레시 동작을 수행할 필요성을 감소시킬 수 있다.
히스테리시스 곡선(300-a 및 300-b)이 커패시터의 단일 단자의 관점에서 이해될 수 있다. 예를 들어, 강유전성 물질이 음의 분극을 갖는 경우, 양 전하가 단자에 누적된다. 마찬가지로, 강유전성 물질이 양의 분극을 갖는 경우, 음의 전하가 단자에 누적된다. 덧붙여, 히스테리시스 곡선(300-a 및 300-b)에서의 전압이 커패시터 양단의 전압 차이를 나타내고 지향성이다. 예를 들어, 양 전압은, 양 전압을 관심 단자(가령, 셀 플레이트)에 인가하고 제2 단자(가령, 셀 바텀)를 접지(또는 영 볼트(0V))로 유지함으로써 구현될 수 있다. 음 전압은, 관심 단자를 접지로 유지하고 양 전압을 제2 단자로 인가함으로써 적용될 수 있는데, 즉, 양 전압이 인가되어 관심 단자를 음으로 분극시킬 수 있다. 마찬가지로, 2개의 양 전압, 2개의 음 전압, 또는 양 전압과 음 전압의 임의의 조합이 적절한 커패시터 단자에 인가되어 히스테리시스 곡선(300-a 및 300-b)에서 나타난 전압 차이를 생성할 수 있다.
히스테리시스 곡선(300-a)에서 나타난 바와 같이, 강유전성 물질은 0 전압 차이를 갖는 양 또는 음의 분극을 유지하여, 2개의 가능한 충전된 상태: 충전 상태(305) 및 충전 상태(310)를 도출할 수 있다. 도 3a 및 3b의 예시에 따라, 충전 상태(305)는 논리 1을 나타내고 충전 상태(310)는 논리 0을 나타낸다. 일부 예시에서, 각자의 충전 상태의 논리 상태가 반전되어 메모리 셀을 동작시키기 위한 그 밖의 다른 스킴을 수용할 수 있다.
전압을 인가함으로써 강유전성 물질의 전기적 분극, 및 따라서 커패시터 단자 상의 전하량을 제어함으로써 논리 0 또는 1이 메모리 셀에 써질 수 있다. 예를 들어, 순 양 전압(315)을 커패시터 양단에 인가함으로써 충전 상태(305-a)에 도달할 때까지의 전하 누적이 도출된다. 전압(315)을 제거하면, 충전 상태(305-a)가 0 전압의 충전 상태(305)에 도달할 때까지 경로(320)를 따른다. 마찬가지로, 충전 상태(310)가 순 음 전압(325)을 인가함으로써 써지고, 이는 충전 상태(310-a)를 도출한다. 음의 전압(325)을 제거한 후, 충전 상태(310-a)가 0 전압의 충전 상태(310)에 도달할 때까지 경로(330)를 따른다.
충전 상태(305 및 310)는 잔류 분극(Pr) 값, 즉, 외부 바이어스(가령, 전압)를 제거할 때 유지되는 분극(또는 전하값)라고도 지칭될 수 있다. 보자 전압이 전하값(또는 분극)이 0일 때의 전압이다.
강유전성 커패시터의 저장된 상태를 읽거나 감지하기 위해, 전압이 커패시터 양단에 인가될 수 있다. 이에 따라, 저장된 전하량 Q가 변하고 변화 정도가 초기 충전 상태에 따라 달라진다, 즉, 최종 저장된 전하량(Q)은 충전 상태(305-b)가 초기에 저장되었는지 또는 (310-b)가 초기에 저장되었는지에 따라 달라진다. 예를 들어, 히스테리시스 곡선(300-b)은 2개의 가능한 저장된 충전 상태(305-b 및 310-b)를 도시한다. 전압(335)은 도 2를 참조하여 언급된 바와 같이 커패시터(240) 양단에 인가될 수 있다. 다른 경우, 고정 전압이 셀 플레이트에 인가될 수 있으며 양 전압으로 도시되었지만 전압(335)은 음 전압일 수 있다. 전압(335)에 응답하여 충전 상태(305-b)가 경로(340)를 따를 수 있다. 마찬가지로, 충전 상태(310-b)가 초기에 저장된 경우 이는 경로(345)를 따른다. 충전 상태(305-c) 및 충전 상태(310-c)의 최종 위치가 하나 이상의 요인들, 가령, 특정 감지 스킴 및 회로에 따라 달라진다.
일부 경우, 최종 전하량은 메모리 셀에 연결된 디지트 라인의 내생 커패시턴스에 따라 달라질 수 있다. 예를 들어, 커패시터가 디지트 라인에 전기적으로 연결되고 전압(335)이 인가되는 경우, 디지트 라인의 전압이 이의 내생 커패시턴스로 인해 상승할 수 있다. 따라서 감지 구성요소에서 측정된 전압이 전압(335)과 동일하지 않을 수 있고 디지트 라인의 전압에 따라 달라질 수 있다. 따라서 히스테리시스 곡선(300-b) 상의 최종 충전 상태(305-c 및 310-c)의 위치가 디지트 라인의 커패시턴스에 따라 달라질 수 있으며 부하-라인 분석을 통해 결정될 수 있다, 즉, 충전 상태(305-c 및 310-c)가 디지트 라인 커패시턴스에 대해 형성될 수 있다. 따라서, 커패시턴스의 전압, 즉, 전압(350) 또는 전압(355)이 상이할 수 있고 커패시터의 초기 상태에 따라 달라질 수 있다.
일부 감지 스킴에서, 디지트 라인 전압을 참조 전압에 비교함으로써, 커패시턴스의 초기 상태가 결정될 수 있다. 디지트 라인 전압이 전압(335)과 커패시터 양단의 최종 전압, 전압(350) 또는 전압(355) 간 차이, 즉, 전압(335)과 전압(350)의 차이 또는 전압(335)과 전압(355)의 차이일 수 있다. 참조 전압은 그 크기가 2개의 가능한 디지트 라인 전압의 2개의 가능한 전압들 사이에 있도록 생성되어, 저장된 논리 상태를 결정할 수 있다, 즉, 디지트 라인 전압이 참조 전압보다 높은지 또는 낮은지를 결정할 수 있다. 감지 구성요소에 의한 비교 후, 감지된 디지트 라인 전압이 참조 전압보다 높거나 낮게 결정될 수 있으며, 강유전성 메모리 셀의 저장된 논리 상태(즉, 논리 0 또는 1)가 결정될 수 있다.
일부 경우 강유전성 메모리 셀은 읽기 동작 후 초기 논리 상태를 유지할 수 있다. 예를 들어, 충전 상태(305-b)가 저장된 경우, 충전 상태가 읽기 동작 동안 충전 상태(305-c)까지 경로(340)를 따를 수 있고, 전압(335)을 제거한 후, 충전 상태가 반대 방향으로 경로(340)를 따름으로써 초기 충전 상태(305-b)로 복귀할 수 있다. 일부 경우 강유전성 메모리 셀은 읽기 동작 후 자신의 초기 논리 상태를 잃을 수 있다. 예를 들어, 충전 상태(310-b)가 저장된 경우, 충전 상태가 읽기 동작 동안 충전 상태(305-c)까지 경로(345)를 따를 수 있고, 전압(335)을 제거한 후, 충전 상태가 경로(340)를 따름으로써 충전 상태(305-b)로 완화될 수 있다.
히스테리시스 곡선(300-b)은 충전 상태(305-b) 및 충전 상태(310-b)를 저장하도록 구성된 메모리 셀의 읽기의 예시를 도시한다. 읽기 전압(335)은 예를 들어, 도 2를 참조하여 기재된 바와 같이 디지트 라인(215) 및 플레이트 라인(220)을 통해 전압 차이로서 인가될 수 있다. 히스테리시스 곡선(300-b)은 읽기 전압(335)이 양의 전압 차이 Vcap(가령, VDL - VPL이 양수)인 읽기 동작을 도시할 수 있다. 커패시터 양단의 양의 읽기 전압이 "플레이트 로우(plate low)" 읽기 동작으로 지칭될 수 있는데, 여기서, 디지트 라인(215)은 초기에 하이 전압(high voltage)으로 취해지고, 플레이트 라인(220)은 초기에 로우 전압(low voltage)(가령, 접지 전압)이다. 읽기 전압(335)이 강유전성 커패시터(240) 양단의 양의 전압으로 도시되어 있지만, 대안 동작에서, 읽기 전압은 강유전성 커패시터(240) 양단의 음의 전압일 수 있고, 이는 "플레이트 하이(plate high)" 읽기 동작이라고 지칭될 수 있다.
(가령, 도 2를 참조하여 기재될 때 스위칭 구성요소(245)를 활성화함으로써) 메모리 셀(205)이 선택될 때 읽기 전압(335)은 강유전성 커패시터(240) 양단에 인가될 수 있다. 강유전성 커패시터(240)에 읽기 전압(335)을 인가하면, 디지트 라인(215) 및 플레이트 라인(220)을 통해 전하가 강유전성 커패시터(240) 안팎으로 흐를 수 있고, 강유전성 커패시터(240)가 충전 상태(305-b)(가령, 논리 0)였는지 또는 충전 상태(310-b)(가령, 논리 1)였는지에 따라 상이한 충전 상태가 도출될 수 있다.
도 4는 본 명세서에 개시된 예시에 따라 강유전성 메모리 셀 액세스를 지원하는 공통 플레이트를 포함하는 메모리 어레이(400)의 예시를 도시한다. 일부 예시에서, 메모리 어레이(400)는 더 큰 메모리 어레이의 일부분이거나 이를 나타낼 수 있다. 도 4를 참조하여 도시된 바와 같이, 메모리 어레이(400)는 플레이트(405), 복수의 메모리 셀(가령, 메모리 셀(410) 및 메모리 셀(410-a)을 포함), 복수의 워드 라인(가령, 워드 라인(425), 워드 라인(425-a), 및 워드 라인(425-b)을 포함), 복수의 디지트 라인(가령, 디지트 라인(430), 디지트 라인(430-a), 및 디지트 라인(430-b)을 포함), 및 플레이트 라인(435)을 포함할 수 있다.
일부 예에서, 각각의 메모리 셀은 트랜지스터 또는 그 밖의 다른 선택기 디바이스(가령, 메모리 셀(410)의 트랜지스터(420)) 및 커패시터(가령, 메모리 셀(410)의 커패시터(415))를 포함할 수 있다. 각각의 디지트 라인(가령, 디지트 라인(430, 430-a, 430-b))이 각자의 트랜지스터(가령, 트랜지스터(432), 트랜지스터(432-a), 트랜지스터(432-b))를 통해 플레이트 라인(435)과 연결될 수 있다. 트랜지스터(432), 트랜지스터(432-a), 트랜지스터(432-b) 각각이 분로로 지칭될 수 있으며 하나 이상의 디지트 라인(430)을 플레이트(405)로 연결하도록 구성될 수 있다. 일부 예시에서, 트랜지스터(432)는 메모리 어레이(400)의 컬럼 디코더(230) 내에 위치할 수 있다.
본 명세서에 기재된 바와 같이, 메모리 셀은 워드 라인과 디지트 라인의 교차점에 위치할 수 있다. 일반적으로, 메모리 셀(410)은 워드 라인(425)과 디지트 라인(430)의 교차점에 위치할 수 있다. 메모리 셀(410)은 논리 저장 구성요소, 가령, 커패시터(415), 및 트랜지스터(420)(가령, 스위칭 또는 선택 구성요소)를 포함할 수 있다. 커패시터(415)는 강유전성 커패시터의 하나의 예시일 수 있다. 커패시터(415)의 제1 노드는 트랜지스터(420)와 연결되고 커패시터(415)의 제2 노드는 플레이트(405)와 연결될 수 있다. 메모리 셀(410)을 액세스하기 위해, 다양한 시점에서 (가령, 플레이트(405), 디지트 라인(430), 및 워드 라인(425)의 각자의 전압을 조절함으로써) 플레이트(405), 디지트 라인(430), 및 워드 라인(425)이 선택될 수 있다. 일부 예시에서, 플레이트 라인(435)을 통해 플레이트(405)에 전압을 인가함으로써, 플레이트(405)가 선택될 수 있다.
일부 예시에서, 플레이트(405)가 복수의 메모리 셀에 공통일 수 있다. 즉, 플레이트(405)는 적어도 메모리 셀(410) 및 메모리 셀(410-a) 공통일 수 있다. 플레이트(405)는 하나의 유닛(가령, 복수의 플레이트를 포함하는 플레이트 그룹)에 포함되는 단일 플레이트이거나 이를 나타낼 수 있고, 각각의 유닛은 패치(가령, 타일이라고도 지칭될 수 있는 패치, 또는 복수의 플레이트 그룹을 포함하는 또 다른 어레이 서브섹션)에 포함될 수 있다. 일부 예시에서, 플레이트(405)는 메모리 어레이(400)의 복수의 메모리 셀의 각각의 메모리 셀 위에 위치할 수 있다. 달리 말하자면, 메모리 어레이(400)의 각각의 메모리 셀이 플레이트(405) 아래에(가령, 각각의 메모리 셀에 공통인 플레이트(405) 아래에) 위치할 수 있다. 또 다른 예를 들면, 플레이트(405)는 메모리 어레이(400)의 복수의 메모리 셀의 각각의 메모리 셀 아래에 위치할 수 있고, 메모리 어레이(400)의 각각의 메모리 셀이 플레이트(405) 위에(가령, 각각의 메모리 셀에 공통인 플레이트(405) 위에) 위치할 수 있다.
일부 예시에서, 메모리 어레이(400)의 하나 이상의 메모리 셀이 액세스될 수 있다. 일부 경우, 액세스 전에, 각각의 디지트 라인(430)이 각자의 분로(432)를 통해 플레이트(405) 와 연결될 수 있다. 본 명세서에서 언급된 바와 같이, 디지트 라인(430)을 플레이트(405)로부터 분리하고,그런 다음 디지트 라인(430)을 선택(가령, 프리차지)하고, 워드 라인(425)을 선택함으로써, 메모리 셀(가령, 메모리 셀(410))이 액세스될 수 있다. 일부 예시에서, 그런 다음, 메모리 셀(410)에 의해 저장된 논리 상태가 감지(래치)될 수 있고, 메모리 셀(410)에 의해 저장된 논리 상태가 감지된 후까지 플레이트(405)의 전압이 낮게 유지될 수 있다. 디지트 라인(430) 및 워드 라인(425)이 선택되는 동안 플레이트가 낮게 유지되기 때문에, 제1 논리 상태(가령, 논리 "1")가 감지를 기초로(가령, 감지의 결과로서, 감지와 동시에) 메모리 셀(410)에 저장될 수 있다(써질 수 있다).
일부 예에서, 제1 논리 상태가 메모리 셀(410)에 저장된 후, 플레이트(405)는 선택될 수 있다(가령, 이의 전압이 선택된 디지트 라인(430)의 전압까지 증가할 수 있다). 플레이트(405)를 선택한 후, 메모리 셀(410)은 무-스트레스(가령, 저-스트레스) 상태에 있을 수 있다. 예를 들어, 플레이트(405)를 선택함으로써 플레이트(405) 및 디지트 라인(430)이 동일하거나 유사한 전압을 가질 수 있다. 따라서 메모리 셀(410)에 걸쳐 0-전압 차동이 존재할 수 있고, 따라서 메모리 셀(410) 상의 임의의 스트레스를 감소시킬 수 있다. 추가로 또는 대안으로, 플레이트(405)를 선택한 후, 디지트 라인(430)과 연결된 비선택 트랜지스터(가령, 디지트 라인(430) 및 상이한 워드 라인(425-a, 425-b)과 연결된 메모리 셀)가 무-스트레스(no-stress)(가령, 저-스트레스, 전압 차동이 낮거나 없는) 상태에 있을 수 있다. 이는 (가령, 대응하는 트랜지스터(420)를 통해) 선택된 메모리 셀로부터의 누설을 최소화할 수 있다.
액세스 동작 전체에 걸쳐, 비선택 디지트 라인(430-a 및 430-b)이 플레이트(405)와 연결(가령, 분로)될 수 있다. 일부 예시에서, 트랜지스터(432-a) 및 트랜지스터(432-b)를 활성화함으로써, 비선택 디지트 라인(430-a 및 430-b)이 플레이트(405)와 연결됨으로써, 플레이트(405)의 전압을 (가령, 저항성-용량성(RC) 효과 때문에 일부 지연(lag)을 갖고) 추적하는 디지트 라인의 전압을 도출할 수 있다.
추가로 또는 대안으로, 트랜지스터(432)를 활성화함으로써 액세스 동작 동안 1회 이상 선택된 디지트 라인(430)이 플레이트(405)와 연결될 수 있다. 예를 들어, 선택된 디지트 라인(430)은 선택되기 전에 플레이트(405)로부터 분리될 수 있고 그 후 플레이트가 선택된 후 플레이트(405)와 연결될 수 있다. 일부 경우(가령, 메모리 셀(410)에 대한 타깃 논리 상태가 감지 동작의 부산물로서 메모리 셀에 써진 논리 상태와 상이할 때), 선택된 디지트 라인이 플레이트와 다시 분리될 수 있고 타깃 논리 상태가 메모리 셀(410)에 써진 후 플레이트와 재연결될 수 있다.
선택된 디지트 라인(430)을 플레이트(405)로 분로시킨 후, 타깃 논리 상태(가령, 액세스 동작 후 메모리 셀(410)에 의해 저장될 논리 상태)가 (가령, 리프레시 커맨드 또는 쓰기 커맨드를 기초로) 식별 또는 결정될 수 있으며 메모리 어레이(400)와 연결된 래치에 저장될 수 있다. 예를 들어, 사용자 데이터(가령, 메모리 어레이(400)에 써질 데이터)가 메모리 어레이(400)와 연결된 래치에 저장될 수 있다. 데이터를 래치에 저장함으로써, 데이터는 특정 환경(가령, 환경의 서브세트 동안에만) 메모리 셀에 써질 수 있다. 예를 들어, 플레이트(405)를 선택하기 전에 디지트 라인(430) 및 워드 라인(425)을 선택함으로써 제1 논리 상태가 메모리 셀(410)에 저장됐을 수 있다. 따라서 타깃 논리 상태가 제1 논리 상태인 경우, 다음 쓰기 동작이 발생할 필요가 없을 수 있다(즉, 제1 논리 상태가 메모리 셀(410)에 이미 저장되어 있기 때문이다). 일부 예에서, 타깃 논리 상태가 제2 논리 상태(가령, 논리 "0")일 수 있다. 제2 논리 상태가 메모리 셀(410)에 써지도록 결정된 경우, 제2 논리 상태가 래치에 써질 수 있고, 선택된 디지트 라인(430)이 (가령, 트랜지스터(432)를 통해) 플레이트(405)로부터 분리될 수 있으며, 래치를 이용해(가령, 래치에 의해 생성된 신호를 기초로) 제2 논리 상태가 메모리 셀(410)로 써질 수 있다. 본 명세서에 언급된 바와 같이, 액세스 동작 동안 메모리 셀을 저-스트레스(가령, 무-스트레스) 상태에 둠으로써 메모리 셀을 액세스하기 위한 이러한 방식이, 다른 이점들 중에서도, 메모리 셀 상의 스트레스를 감소시킬 수 있다. 예를 들어, 이러한 접근법은 저전압 성분을 이용하고, 액세스 동작 동안 디지트 라인 또는 플레이트 라인 중 하나 이상이 증가하여 되는 전압 이하의 공급 전압을 갖는 래치의 사용을 지원할 수 있다.
도 5는 본 명세서에 개시된 예시에 따라 강유전성 메모리 셀 액세스를 지원하는 타이밍 도(500)의 예시를 도시한다. 일부 예시에서, 타이밍 도(500)는 제1 페이즈(520)(가령, "활성" 스테이지), 제2 페이즈(525)(가령, "프리차지 파이어링" 스테이지), 및 제3 페이즈(가령, "프리차지" 스테이지)를 도시할 수 있다. 타이밍 도(500)는 다양한 페이즈 동안 선택된 디지트 라인(505), 비선택 디지트 라인(506), 선택된 워드 라인(510), 비선택 워드 라인(511), 및 플레이트(515)의 전압을 도시할 수 있다. 일부 예시에서, 도 4를 참조하여 기재된 바와 같이 선택된 디지트 라인(505)의 전압이 디지트 라인(430)의 전압을 도시할 수 있고; 도 4를 참조하여 기재된 바와 같이 비선택 디지트 라인(506)의 전압이 비선택 디지트 라인(430-a 및 430-b) 중 하나 이상의 전압을 도시할 수 있으며; 도 4를 참조하여 기재된 바와 같이 선택된 워드 라인(510)의 전압이 워드 라인(425)의 전압을 도시할 수 있고; 도 4를 참조하여 기재된 바와 같이 비선택 워드 라인(511)의 전압이 비선택 워드 라인(425-a 및 425-b) 중 하나 이상의 전압을 도시할 수 있고; 도 4를 참조하여 기재된 바와 같이 플레이트(515)의 전압이 플레이트(405)(및 플레이트 라인(435))의 전압을 도시할 수 있다.
일부 예시에서, 타이밍 도는 강유전성 메모리 셀에 대한 액세스 동작의 다양한 페이즈(일부분, 부분)를 도시할 수 있다. 일부 예시에서, 액세스 동작 및 이에 따른 제1 페이즈(520)는 메모리 셀의 페이지(가령, 로우(row))를 개방하기 위한 활성화 커맨드 또는 그 밖의 다른 커맨드를 기초로(가령, 이에 응답하여) 할 수 있다. 일부 경우, 액세스 동작 및 이에 따른 제1 페이즈(520)가 컬럼 마스크(가령, 선택된 하나 이상의 디지트 라인, 일부 경우 비선택된 하나 이상의 다른 디지트 라인)를 액세스하거나 그 밖의 다른 방식으로 지시하기 위한 하나 이상의 컬럼(가령, 디지트 라인) 어드레스를 포함하는 읽기 커맨드 또는 또 다른 커맨드를 기초로(가령, 이에 응답하여) 할 수 있다.
제1 페이즈(520) 동안, 메모리 어레이(가령, 도 4를 참조하여 기재된 바와 같이 메모리 어레이(400))의 디지트 라인(505)이 선택될 수 있다. 선택된 디지트 라인(505)은 액세스될 메모리 어레이의 하나 이상의 메모리 셀에 대응할 수 있다. 일부 예시에서, 디지트 라인(505)은 전압(가령, vbias)을 디지트 라인에 인가함으로써 선택될 수 있다. 전압을 디지트 라인(505)에 인가함으로써 디지트 라인(505)이 제1 전압(가령, vbias)으로 바이어싱될 수 있다. 디지트 라인이 메모리 셀 내 강유전성 커패시터와 차후 연결될 때 메모리 셀에 의해 저장된 논리 상태를 교란시키지 않도록 제1 전압이 구성될 수 있다. 일부 예시에서, 디지트 라인(505)이 제1 전압까지 증가되기 전에, 디지트 라인(505)은 플레이트(515)로부터 분리될 수 있다(가령, 분로되지 않을 수 있다). 디지트 라인(505)의 전압이 증가되는 동안, 메모리 어레이의 나머지(비선택) 디지트 라인(506) 및 플레이트(515)가 로우(low)(가령, 비선택)로 유지될 수 있다. 일부 예시에서, 디지트 라인(506) 및 플레이트(515)는 제1 페이즈(520)의 지속시간 동안 비선택으로 유지될 수 있다.
디지트 라인(505)이 제1 전압(가령, vbias)에 도달 또는 여기까지 증가하기 시작한 후, 전압을 워드 라인(510)으로 인가함으로써 디지트 라인(505) 공통의 메모리 셀에 연결된 워드 라인(510)이 선택될 수 있다. 일부 예시에서, 워드 라인(510)에 인가된 전압이 디지트 라인(505)에 인가되는 제1 전압과 상이(가령, 더 낮음)할 수 있지만, 메모리 셀에 대한 트랜지스터(또는 그 밖의 다른 선택 구성요소)를 활성화(켜기)하기에 충분할 수 있다. 워드 라인(510)의 전압이 증가되는 동안, 비선택 메모리 셀을 위한 워드 라인(511)이 비선택(가령, 로우(low))으로 유지될 수 있다. 일부 예에서, 비선택 워드 라인(511)이 제1 페이즈(520)의 지속시간 동안 비선택(가령, 저 전압)으로 유지될 수 있다.
일부 예에서, 워드 라인(510)의 전압이 증가하기 시작하고 디지트 라인(505)이 메모리 셀 내 강유전성 커패시터와 연결되고 일부 시간 후 디지트 라인(505)과 연결된 래치가 활성화(가령, 파이어링)될 수 있다. 워드 라인(510)의 전압이 증가하는 동안 또는 일부 경우 워드 라인(510)이 타깃 전압에 도달한 후 래치가 활성화될 수 있다. 일부 경우 래치를 파이어링하는 것으로 지칭될 수 있는 래치 활성화에 의해, 래치에 저장되는(가령, 감지되는) 메모리 셀의 논리 상태가 도출될 수 있다.
제1 페이즈(520) 동안, 디지트 라인(505)의 전압이 하이일 수 있고 플레이트(515)의 전압이 로우일 수 있다. 따라서 제1 페이즈(520)의 종료에 의해, 디지트 라인(505) 및 플레이트(515)의 전압이 제1 논리 상태(가령, 논리 "1")가 메모리 셀에 적어도 부분적으로 써지는 것을 도출할 수 있다.
일부 예시에서, 제2 페이즈(525) 동안, 디지트 라인(505)의 전압이 하이로 유지될 수 있고 플레이트(515)의 전압이 지속시간(가령, 제2 페이즈(525)의 서브세트) 동안 로우(low)로 유지될 수 있다. 앞서 언급된 바와 같이, 이러한 전압이 제1 페이즈(520) 동안 제1 논리 상태가 메모리 셀에 적어도 부분적으로 써지는 것을 도출할 수 있다. 따라서, 제2 페이즈(525)의 서브세트 동안 디지트 라인(505) 및 플레이트(515)의 이러한 전압을 유지하는 것이 제1 논리 상태가 메모리 셀에 써지는 것(가령, 완전히 써지는 것)을 도출할 수 있다.
제2 지속시간 동안(가령, 제2 페이즈(525)의 제2 서브세트 동안), 플레이트(515)의 전압이 디지트 라인(505)과 동일한 전압(가령, vbias)까지 증가될 수 있다. 도 4를 참조하여 앞서 언급된 바와 같이, 비선택 디지트 라인(506)이 플레이트로 분로될 수 있고, 따라서 비선택 디지트 라인(506)의 전압이 플레이트(515)의 전압을 추적할 수 있다(즉, 비선택 디지트 라인(506)의 전압이 vbias로 증가될 수 있다). 일부 경우, 도 5에 도시된 바와 같이, 비선택 디지트 라인(506)의 전압이 일부 지연을 두고 플레이트(515)의 전압을 추적할 수 있다.
일부 예시에서, 플레이트가 타깃 전압(가령, vbias)에 도달한 후 선택된 디지트 라인(505)이 플레이트(515)와 연결(가령, 재연결)될 수 있다. 일부 예시에서, 메모리 셀 양단의 0 전압 차동을 보장함으로써, 선택된 디지트 라인(505)을 플레이트에 연결하는 것이 연관된 메모리 셀 상의 스트레스를 감소시킬 수 있다. 추가로 또는 대안으로, 비선택 디지트 라인(506)의 전압이 플레이트(515)의 전압 및 선택된 디지트 라인(505)의 전압과 동일할 수 있기 때문에, 이웃하는 메모리 셀에 걸친 전압이 0과 동일할 수 있고, 이는 (가령, 비선택 디지트 라인(506)과 연결된 메모리 셀의) 이웃하는 메모리 셀과 연관된 교란 또는 누설을 감소시킬 수 있다. 따라서 플레이트 전압이 증가한 후 선택된 디지트 라인(505)을 플레이트(515)에 연결함으로써, 플레이트(515)의 전압의 증가 및 선택된 디지트 라인(505)과 플레이트(515) 또는 (연결되는 동안 플레이트를 추적하는 전압을 갖는) 비선택 디지트 라인(506) 간 용량성 교차-결합 때문에 다른 경우라면 발생할 수 있는 (가령, 역방향) 오버슛을 방지, 완화, 또는 그 밖의 다른 방식으로 보상할 수 있다. 일부 예시에서, 플레이트가 타깃 전압에 도달한 후 선택된 디지트 라인(505)을 플레이트(515)와 연결시키는 것 대신, 선택된 디지트 라인(505)은 타깃 전압(가령, vbias)에서 바이어싱된 전압 소스와 연결될 수 있다. 예를 들어, 선택된 디지트 라인(505)을 전압 소스와 연결하도록 구성된 트랜지스터를 활성화함으로써, 선택된 디지트 라인(505)이 전압 소스와 연결될 수 있다.
다음 지속시간 동안(가령, 제2 페이즈(525)의 제3 서브세트 동안), 메모리 디바이스는 시간 주기(가령, 2 μs) 동안 대기하고 사용자(가령, 호스트 디바이스)로부터의 액세스 커맨드(가령, 쓰기 커맨드) 또는 선택된 워드 라인을 비활성화하기 위한 프리차지 커맨드를 모니터링할 수 있다. 일부 예시에서, 쓰기 커맨드가 수신되는 경우, 사용자로부터의 데이터, 가령, 선택된 메모리 셀에 대한 타깃 논리 상태가 (메모리 셀에 직접 써지지 않고) 래치에 써질 수 있다. 제2 페이즈(525)의 제3 서브세트 동안, 선택 및 비선택 메모리 셀 양단의 전압이 (가령, 디지트 라인(505)을 플레이트(515)로 분로되는 것 때문에) 0으로 유지될 수 있고, 이는 스트레스 및 누설을 감소시키는 효과를 가질 수 있다. 제1 페이즈(520)의 시작(가령, 활성화 커맨드 수신)과 제3 페이즈(530)의 시작(가령, 프리차지 커맨드 수신) 간 주기가 일부 경우 로우 활성화 시간(tRAS)으로 일컬어질 수 있다. 따라서, 일부 경우, 플레이트(515)는 tRAS 동안 선택될 수 있다(자신의 전압을 변경(증가)).
일부 예시에서, 제3 페이즈(530) 동안, (가령, 쓰기 커맨드 또는 리프레시 또는 그 밖의 다른 라이트-백 동작을 기초로) 래치에 저장되는 논리 상태가 메모리 셀에 써질 수 있다. 리프레시 또는 라이트-백 동작(가령, 리프레시 커맨드)의 이벤트에서, 제1 페이즈(520) 동안 감지 및 래치에 저장되는 논리 상태는, 필요에 따라, 제3 페이즈(530) 동안 메모리 셀에 써질 수 있다. 쓰기 커맨드가 사용자로부터 수신되는 경우, 쓰기 커맨드에 의해 특정된 논리 상태가 래치에 써질 수 있고, 그런 다음, 필요에 따라, 제3 페이즈(530) 동안 메모리 셀에 써질 수 있다.
제3 페이즈(530) 동안 메모리 셀에 써질 논리 상태가 타깃 논리 상태로 지칭될 수 있다. 하나의 시나리오에서, 타깃 논리 상태가 제1 논리 상태(가령, 논리 "1")일 수 있다. 플레이트(515)가 로우인 동안 디지트 라인(505)이 하이인 결과로서 액세스 동작에서 이전에 제1 논리 상태가 메모리 셀에 써졌기 때문에, 타깃 논리 상태가 제1 논리 상태인 것이 어떠한 데이터도 래치로부터 메모리 셀에 써지지 않음을 도출할 수 있다(가령, 메모리 셀이 이미 희망 논리 상태를 저장했기 때문이다). 대안으로, 타깃 논리 상태가 제2 논리 상태(가령, 논리 "0")인 경우, 래치된 제2 논리 상태가 메모리 셀에 써질 수 있다. 예를 들어, 도 5는 타깃 논리 상태가 제2 논리 상태인 예시를 도시하며, 따라서 디지트 라인(505)의 전압이 증가(가령, vbias로 복귀)되기 전에 일부 지속시간 동안 플레이트(515)의 전압이 하이(가령, vbias)로 유지되는 동안 디지트 라인(505)의 전압이 (가령, 접지로) 감소된다. 일부 경우, 디지트 라인의 전압을 감소시키기 위해, 디지트 라인(505)은 플레이트(515)로부터 분리될 수 있다.
메모리 셀에 의해 타깃 논리 상태가 저장된 후, 디지트 라인(505)은 플레이트와 연결(가령, 재연결)되어, 메모리 셀 양단의 전압이 0 볼트(0V)가 된다. 그 후, 워드 라인(510)은 선택해제될 수 있고 플레이트(515)의 전압이 감소될 수 있다. 디지트 라인(505) 및 비선택 디지트 라인(506)의 전압이 (가령, 플레이트(515)와 연결되기 때문에) 플레이트(515)의 전압이 감소될 때 이를 추적할 수 있다. 일부 예시에서, 플레이트(515)의 전압이 감소되면, 메모리 디바이스는 다음 액세스 동작이 개시될 것을 대기할 수 있다.
도 6은 본 명세서에 개시된 예시에 따라 강유전성 메모리 셀 액세스를 지원하는 타이밍 도(600)의 예시를 도시한다. 예를 들어, 타이밍 도(600)은 액세스 동작의 제1 페이즈, 가령, 도 5를 참조하여 기재된 액세스 동작의 제1 페이즈(520)를 도시할 수 있다. 본 명세서에 기재된 바와 같이, 제1 페이즈(520)는 "활성(active)" 페이즈로 지칭될 수 있다. 일부 예시에서, 타이밍 도(600)는 제1 페이즈 동안 선택된 디지트 라인(605), 하나 이상의 비선택 디지트 라인(606), 선택된 워드 라인(610), 하나 이상의 비선택 워드 라인(611), 및 플레이트(615)의 전압을 도시할 수 있다. 플레이트(615)는 선택된 디지트 라인(605)과 연결된 복수의 메모리 셀 및 비선택 디지트 라인(606)과 연결된 복수의 메모리 셀에 공통일 수 있다.
일부 예시에서, 제1 페이즈 전에, 선택된 디지트 라인(605) 및 비선택 디지트 라인(606)이 플레이트(615)와 연결되어, 선택된 디지트 라인(605)의 전압 및 비선택 디지트 라인(606)의 전압이 플레이트(615)의 전압과 동일한 전압(가령, 접지)이 된다. 일부 예시에서, 액세스 동작 및 이에 따른 제1 페이즈는 메모리 셀의 페이지(가령, 로우(row))를 개방하기 위한 활성화 커맨드 또는 그 밖의 다른 커맨드를 기초로(가령, 이에 응답하여) 할 수 있다. 일부 경우, 액세스 동작 및 이에 따른 제1 페이즈가 컬럼 마스크(가령, 선택된 하나 이상의 디지트 라인, 일부 경우 비선택된 하나 이상의 다른 디지트 라인)를 액세스하거나 그 밖의 다른 방식으로 지시하기 위한 하나 이상의 컬럼(가령, 디지트 라인) 어드레스를 지시하는 읽기 커맨드 또는 또 다른 커맨드를 기초로(가령, 이에 응답하여) 할 수 있다. 활성화 커맨드를 수신하면, 선택된 디지트 라인(605)이 플레이트(615)로 분리될 수 있다.
제1 페이즈는 t1에서 전압을 선택된 디지트 라인(605)으로 인가함으로써 선택된 디지트 라인(605)을 프리차지하는 것을 포함할 수 있다. 일부 예시에서, 선택된 디지트 라인(605)이 메모리 셀 내 강유전성 커패시터와 연결되기 전 선택된 디지트 라인(605)은 프리차지될 수 있다. 선택된 디지트 라인(605)에 인가되는 전압이 선택된 디지트 라인(605)의 기생 커패시턴스를 충전하여, 선택된 디지트 라인(605)이 메모리 셀에 연결될 때 메모리 셀에 저장된 전하가 교란되지 않는다.
선택된 디지트 라인(605)의 전압이 제1 전압(가령, vbias)과 동일하면, 워드 라인(610)이 선택될 수 있다. 일부 예시에서, t2에서 워드 라인(610)이 선택될 수 있다. 선택된 워드 라인(610)이 활성화될 때, 선택된 디지트 라인(605)과 메모리 셀 내 강유전성 커패시터 간 전하 공유의 결과로서 선택된 디지트 라인(605)의 전압이 임시 감소될 수 있다. 일부 예시에서, 그러나, 선택된 디지트 라인(605)의 전압이 제1 전압(가령, vbias)로 다시 증가할 수 있고, 따라서 선택된 디지트 라인(605)과 메모리 셀 내 강유전성 커패시터 간에 전하 공유가 t1 전에 메모리 셀에 의해 저장된 논리 상태의 결정에 영향을 최소로 미치거나 전혀 미치지 않을 수 있다.
일부 예시에서, 워드 라인(610)을 선택하는 것이 워드 라인(610)에 전압을 인가하여, 메모리 셀에 대한 선택 구성요소가 t2 후 일부 시간에서 전도성이 되는 것을 포함할 수 있다. 일부 예시에서, 워드 라인(610)에 인가되는 전압이 선택 구성요소가 t3에서 또는 그 주위에서 전도성이 되는 것을 도출할 수 있다. 일부 예시에서, 선택 구성요소는 선택된 워드 라인(610)과 연결된 트랜지스터(가령, TFT(thin-film transistor))를 포함할 수 있고, 선택된 디지트 라인(605)은 선택 구성요소가 전도성이 될 때 메모리 셀 내 강유전성 커패시터와 연결될 수 있다.
일부 예시에서, t4보다 약간의 시간 전에(가령, t3 내지 t4 사이에서), 선택된 디지트 라인(605)이 래치와 연결될 수 있는 감지 증폭기와 연결될 수 있다. 제1 페이즈 동안, 메모리 셀에 저장된 논리 상태가 디지트 라인(605) 및 워드 라인(610)이 선택되는 것을 기초로 감지될 수 있다. 예를 들어, 메모리 셀의 논리 상태가 시간 t4에서 또는 그 근처에서 감지될 수 있다(가령, 래치에 저장될 수 있다). 일부 예시에서, t1과 t4 간 지속시간이 호스트 디바이스가 활성화 커맨드를 발행한 것과 호스트 디바이스가 읽기/쓰기 커맨드를 발행한 것 사이의 클록 사이클의 수(가령, tRCD)와 동일할 수 있다. 일부 예시에서, 래치는 메모리 셀과 감지 증폭기 커패시터(가령, AMPCAP) 간에 공유되는 전하량을 기초로 논리 상태를 감지할 수 있다. 공유된 전하(가령, AMPCAP에 의해 메모리 셀로 제공되는 전하)의 양이 임계치 이상인 경우, 메모리 셀이 제1 논리 상태(가령, 논리 "1")를 저장하는 것으로 결정될 수 있고, 공유된 전하의 양이 임계치보다 낮은 경우, 메모리 셀이 제2 논리 상태(가령, 논리 "0")를 저장하는 것으로 결정될 수 있다.
예를 들어, 메모리 셀이 제1 논리 상태를 저장하는 경우, 변위 전하의 변화만 메모리 셀에 대해 변경될 수 있고, 메모리 셀이 제2 논리 상태를 저장하는 경우, 변위 전하 및 쌍극자 전하가 메모리 셀에 대해 변경될 수 있다. 변위 전하가 커패시터 양단의 전압 차동을 기초로 저장된 전하와 연관될 수 있고, 쌍극자 전하가 강유전성 커패시터 내 강유전성 물질의 분극과 연관될 수 있다. 변위 전하와 쌍극자 전하는 개별 전하로 간주될 수 있거나, 단일 전하의 구성요소들로 간주될 수 있지만, 본 명세서의 설명은 기본 이론 또는 메커니즘에 의존하지 않는다.
일부 예시에서, 시간 t4이 래치가 서플라이에 연결되는 것을 포함할 수 있는 래치의 파이어링 이벤트에 대응할 수 있다. 래치가 서플라이 전압에 연결될 때, 래치는 하나의 측 상에 감지된 신호(가령, 메모리 셀로부터 감지된 신호)를 그리고 다른 측(가령, 대향 측) 상에 참조 신호를 형성할 수 있다. 신호가 상이할 수 있기 때문에, 래치가 불균형 상태가 될 수 있으며, 이는 메모리 셀의 논리 상태(가령, 논리 "1" 또는 논리 "0")를 가리킬 수 있다. 제1 페이즈 동안, 비선택 디지트 라인(606), 비선택 워드 라인(611), 및 플레이트(615)가 비선택으로(가령, 비교적 낮은 전압으로) 유지될 수 있다. 이 페이즈 동안 선택된 디지트 라인의 전압이 비교적 높고 플레이트의 전압이 비교적 낮기 때문에, 제1 논리 상태(가령, 논리 "1")가 제1 페이즈 동안 메모리 셀에 적어도 부분적으로 써질 수 있다.
도 6에 도시된 바와 같이, 시간 t4가 시간 t3보다 나중에 발생한다. 그러나 일부 예시에서, t4는 t2와 t3 사이에서(가령, 워드 라인(610)이 선택된 후에) 발생할 수 있다. 추가로 또는 대안으로, tRCD(가령, t1과 t4 사이의 지속시간) 및 시간 t1과 시간 t2 간 지속시간이 조절 가능할 수 있다(가령, 퓨즈 부하(fuseload procedure) 절차를 기초로 트림 가능할 수 있다). 일부 예시에서, 감지된 논리 상태가 래치에 저장된 후, 디지트 라인 및 서플라이 전압이 래치로부터 제거될 수 있다(분리될 수 있다).
도 7은 본 명세서에 개시된 예시에 다라 강유전성 메모리 셀 액세스를 지원하는 타이밍 도(700)의 하나의 예를 도시한다. 예를 들어, 타이밍 도(700)은 액세스 동작의 제2 페이즈, 가령, 도 5를 참조하여 기재된 바와 같이 액세스 동작의 제2 페이즈(525)를 도시할 수 있다. 본 명세서에서 언급될 때, 제2 페이즈(525)는 "프리차지를 위한 파이어(fire to precharge)" 페이즈라고 지칭될 수 있다. 일부 예시에서, 타이밍 도(700)는 제2 페이즈 동안의 선택된 디지트 라인(705)의 전압, 하나 이상의 비선택 디지트 라인(706), 선택된 워드 라인(710), 하나 이상의 비선택 워드 라인(711), 및 플레이트(715)의 전압을 도시할 수 있다.
일부 예시에서, 제2 페이즈는 복수의 서브-페이즈를 포함할 수 있다. 예를 들어, 제1 서브-페이즈가 시간 t0 내지 t1 사이에 존재할 수 있고, 제2 서브-페이즈가 시간 t1과 t2 사이에 존재할 수 있으며, 제3 서브-페이즈가 시간 t2 후에(그러나 도 8을 참조하여 기재된 바와 같이 제3 페이즈 전에) 존재할 수 있다.
시간 t0과 시간 t1 사이의 제1 서브-페이즈가 도 6을 참조하여 기재된 바와 같이 래치의 파이어링 후 발생할 수 있다. 앞서 언급된 바와 같이, 제1 논리 상태(가령, 논리 "1")가 디지트 라인(705) 및 플레이트(715)의 각자의 전압 때문에 도 6을 참조하여 기재된 제1 페이즈 동안 메모리 셀에 적어도 부분적으로 써질 수 있다. 일부 경우, 시간 t0 내지 t1 사이의 제1 서브-페이즈 동안, 디지트 라인(705) 및 플레이트(715)의 전압이 제1 논리 상태를 메모리 셀에 쓰는 것을 완료하기 위해 유지될 수 있다. 일부 예에서, 시간 t0과 t1 사이의 지속시간이 트림 가능(trimmable)할 수 있다. 즉, 제1 서브페이즈의 지속시간이 구성 가능하다(조절 가능하다). 일부 경우, 제1 서브페이즈는 생략될 수 있다.
시간 t1에서 시작하는 제2 서브-페이즈 동안, 플레이트(715)의 전압이 t0에서의 디지트 라인(705)의 전압과 동일한 전압(가령, vbias)까지 증가될 수 있다. 일부 경우, 도 7에 도시된 바와 같이, 플레이트(715)의 전압이 둘 이상의 증분으로(두 개의 개별 스텝으로) 증가될 수 있다. 예를 들어, 플레이트의 전압이 vbias보다 낮은 중간 전압으로 증가될 수 있고, 그런 다음 일부 시간 동안 중간 전압으로 유지되며, 그 후 중간 전압으로부터 vbias로 증가된다. 이러한 증분되는 방식은 (가령, 제2 서브-페이즈 동안 플레이트(715)의 전압을 증가시키는 것과 연관된 슬루 율을 감소시킴으로써) 교란 또는 그 밖의 다른 결함을 감소시킬 수 있다. 일부 경우, 플레이트(715)의 전압을 복수의 스텝으로 증가시키기 위해, 플레이트(715)는 시퀀스로 된 복수의 전압 서플라이 또는 참조와 연결될 수 있다(가령, 중간 전압에서 제1 전압 서플라이 또는 참조와 연결되고, 그런 다음 vbias인 중간 전압에서 제2 전압 서플라이 또는 참조와 연결될 수 있다). 일부 경우, 복수의 스텝으로 플레이트(715)의 전압을 증가시키기 위해, 플레이트(715)는 조절 가능한 전압을 갖는 단일 전압 서플라이 또는 참조와 연결될 수 있다.
일부 예에서, 비선택 디지트 라인(706)은 (가령, 액세스 동작 전체를 통해) 플레이트(715)와 연결(가령, 분로)될 수 있다. 따라서, 비선택 디지트 라인(706)의 전압이 플레이트(715)의 전압이 증가함에 따라 증가할 수 있다. 따라서, 일부 예시에서, 비선택 디지트 라인(706)의 전압이 플레이트의 전압과 같이 - 가령, 두 개의 서플라이 전압의 인가를 기초로 하는 두 개의 스텝으로 - 제1 전압(가령, vbias)로 증가할 수 있다. 제2 서브-페이즈의 종료(가령, t3)에서, 선택된 디지트 라인(705)의 전압, 비선택 디지트 라인(706), 및 플레이트(715)가 동일한 전압(가령, vbias) 또는 그 근처의 전압일 수 있다. 본 명세서에 기재된 바와 같이, 이는 선택된 메모리 셀 상의 스트레스의 감소뿐 아니라 이웃하는 메모리 셀에의 교란의 감소를 도출할 수 있다.
일부 경우, 플레이트(715)의 전압이 t2의 타깃 전압(가령, vbias)에 도달한 후, 선택된 디지트 라인(705)이 (가령, 대응하는 분로(432)를 이용해) 플레이트와 연결될 수 있다. 플레이트 전압이 증가한 후 선택된 디지트 라인(705)을 플레이트(715)로 연결(가령, 분로)하는 것은 플레이트 전압 증가 및 선택된 디지트 라인(705)과 플레이트(715) 또는 비선택 디지트 라인(706) 간 용량성 교차-결합으로 인해 다른 경우라면 발생할 수 있는 (가령, 역방향) 오버슛을 방지, 완화, 또는 그 밖의 다른 방식으로 보상할 수 있다. 도 7에 도시된 바와 같이, t1과 t2 사이에서, 선택된 디지트 라인(705)의 최소 오버슛이 선택된 디지트 라인(705)을 플레이트(715)로 연결하기 전에 발생할 수 있다.
일부 예시에서, 플레이트(715) 전압이 증가된 후 선택된 디지트 라인(705)을 플레이트(715)와 연결하는 것 대신, 메모리 디바이스는 선택된 디지트 라인(705)을 플레이트(715)와 동일한 전압(가령, vbias)으로 바이어싱된 전압 소스와 연결할 수 있다. 예를 들어, 도 6을 참조하여 기재된 바와 같이 메모리 디바이스는 선택된 디지트 라인(705)을 디지트 라인을 프리차지하기 위해 사용되는 동일한 전압 소스와 연결할 수 있다. 일부 예시에서, 메모리 디바이스는 선택된 디지트 라인(705)을 전압 소스와 선택적으로 연결하도록 구성된 트랜지스터 또는 그 밖의 다른 스위칭 디바이스를 포함할 수 있는 전용 경로를 포함할 수 있다. 일부 경우, 트랜지스터는 선택된 디지트 라인(705)의 전압이 변경되는 제어 슬루 율을 보조할 수 있는 저항성 MOS 트랜지스터(가령, 선형 동작 범위에서 바이어싱되는 트랜지스터)일 수 있다.
제3 서브-페이즈 동안(가령, t3 이후), 메모리 디바이스는, 하나의 시간 주기(가령, 2μs) 동안, 사용자(가령, 호스트 디바이스)로부터의 하나 이상의 커맨드를 모니터할 수 있다. 본 명세서에 언급된 바와 같이, 커맨드는 액세스 커맨드(가령, 쓰기 커맨드 또는 리프레시 커맨드) 또는 프리차지 커맨드, 또는 둘 모두를 포함할 수 있다. 일부 경우, 도 6에서의 t1과 제3 서브페이즈의 종료 간 시간이 액세스 절차를 위한 tRAS일 수 있다.
쓰기 커맨드가 수신된 경우, 사용자로부터의 데이터가 래치로 써질 수 있고 - 필요에 따라 - 메모리 셀로 써질 수 있다. 리프레시 커맨드가 수신된 경우, 래치에 이전에(가령, 제1 페이즈 동안) 저장된 데이터가 - 필요에 따라 - 메모리 셀에 써질 수 있다.
프리차지 커맨드가, 일부 예시에서, 워드 라인(710)을 비활성화하도록 구성될 수 있다. 제3 서브-페이즈 동안, 선택된 디지트 라인(705), 비선택 디지트 라인(706), 및 플레이트(715)의 전압이 동일한 전압으로 유지될 수 있고, 이는 선택된 메모리 셀 상의 스트레스 및 비선택 메모리 셀의 누설 또는 또 다른 교란을 감소시킬 수 있다.
도 8은 본 명세서에 개시된 예시에 다라 강유전성 메모리 셀 액세스를 지원하는 타이밍 도(800)의 하나의 예를 도시한다. 예를 들어, 타이밍 도(800)는 액세스 동작의 제3 페이즈, 가령, 도 5를 참조하여 기재된 바와 같이 액세스 동작의 제3 페이즈(530)를 도시할 수 있다. 일부 예시에서, 타이밍 도(800)는 제3 페이즈 동안 선택된 디지트 라인(805), 하나 이상의 비선택 디지트 라인(806), 선택된 워드 라인(810), 하나 이상의 비선택 워드 라인(811), 및 플레이트(815)의 전압을 도시할 수 있다. 본 명세서에 언급된 바와 같이, 제3 페이즈(530)는 "프리차지(precharge)" 페이즈로 지칭될 수 있고, 선택된 워드 라인(810)을 비활성화하고 제1 페이즈(520) 동안 개방됐을 수 있는 메모리 셀의 페이지를 그 밖의 다른 방식으로 폐쇄하는 것을 포함할 수 있다. 일부 경우, 제3 페이즈(530)는 메모리 셀로 타깃 논리 상태를 쓰는 것을 더 포함할 수 있다.
도 7을 참조하여 언급된 바와 같이, 메모리 디바이스는 제3 페이즈 전 시간 주기(가령, 2 μs) 동안, 사용자로부터의(가령, 호스트 디바이스로부터의) 커맨드를 수신하기 위해 대기할 수 있다. 커맨드는 타깃 논리 상태를 특정하는 쓰기 커맨드, 또는 리프레시 커맨드일 수 있다. 그 후 프리차지 커맨드는 선택된 워드 라인을 비활성화하도록 수신될 수 있다.
액세스 동작의 제1 부분 동안 디지트 라인(805) 및 플레이트(815) 전압의 결과로서, 제1 논리 상태(가령, 논리 "1")가 메모리 셀에 이전에 써졌기 때문에, 제1 논리 상태와 동일한 경우 타깃 논리 상태를 쓰기 위한 어떠한 추가 동작이 필요하지 않을 수 있다. 따라서, 예를 들어, 프리차지 커맨드 전에 메모리 셀에 제1 논리 상태를 쓰기 위한 커맨드가 수신되는 경우, 또는 리프레시 또는 라이트-백 시나리오 내 감지된 논리 상태가 제1 논리 상태인 경우, 제1 논리 상태가 메모리 셀에 이미 써졌을 수 있다. 따라서, 타깃 논리 상태가 제1 논리 상태인 때, 플레이트(815)의 전압이 증가된 후(가령, 도 7의 시간 t3 이후), 0 전압이 메모리 셀 양단에 인가될 수 있고(가령, 디지트 라인(805)과 플레이트(815) 간에 0 전압 차동이 존재할 수 있음), 이는 선택된 메모리 셀 상의 스트레스를 감소시킬 수 있고 그 밖의 다른(비선택) 메모리 셀에 대한 교란 또는 누설의 위험을 감소시킬 수 있다. 일부 예시에서, 타깃 논리 상태가 제1 논리 상태와 동일한 경우, t5까지 디지트 라인(805)은 플레이트와 연결(가령, 분로)된 채 유지될 수 있다.
대안으로, 일부 예시에서, t1에서 디지트 라인(805)은 플레이트로부터 분리될 수 있다. 예를 들어, 타깃 논리 상태가 제1 논리 상태(가령, 논리 "1") 또는 상이한 논리 상태인지에 무관하게, t1에서 디지트 라인(805)은 플레이트로부터 분리될 수 있다. 디지트 라인(805)을 플레이트로부터 분리하는 것이, 디지트 라인(805)의 전압이 전기적으로 부동상태가 되도록 할 수 있지만, 플레이트(815)와 비선택 디지트 라인(806)이 선택된 디지트 라인(805)과 동일한 전압일 수 있기 때문에, 디지트 라인(805)의 전압이 변경되지 않을 수 있다(가령, 메모리 셀로부터의 누설이 발생하지 않을 수 있다). 타깃 논리 상태가 제1 논리 상태인 경우, 일부 예시에서, t4까지 디지트 라인(805)의 전압이 부동 상태로 유지될 수 있다. 디지트 라인(805)을 플레이트(815)로부터 분리하는 것이, 타깃 논리 상태와 무관하게, 액세스 동작과 연관된 제어 스킴 및 관련 시그널링(가령, 페이즈)의 하나 이상의 양태를 단순화할 수 있고, 타깃 논리 상태가 제1 논리 상태와 상이한 경우 타깃 논리 상태를 메모리 셀에 쓰는 것을 지원할 수 있다.
추가로 또는 대안으로, 일부 예시에서, 타깃 논리 상태가 제1 논리 상태인 경우, 디지트 라인(805)은 제1 전압(가령, vbias)로 다시 바이어싱될 수 있다. 이러한 경우, 디지트 라인(805)을 제1 전압으로 바이어싱하는 것은 디지트 라인(805)을 래치와 연결하는 것을 포함할 수 있으며, 이러한 경우 래치는 적어도 제1 전압만큼 높은(가령, vbias 이상의) 전압을 갖는 전압 서플라이 또는 참조를 가질 수 있거나, 및/또는 래치는 비교적 더 두꺼운 게이트 옥사이드 층 또는 그 밖의 다른 물리적 치수를 갖는 하나 이상의 하이-전압-내성 트랜지스터(high-voltage-tolerant transistor)를 포함할 수 있거나, 및/또는 레벨 시프팅 회로가 래치 및 디지트 라인(805)과 연결될 수 있다.
일부 경우, t1과 t4 사이에 디지트 라인(805)을 부동시키는 것 또는 디지트 라인(805)을 플레이트(815)와 연결하는 것 - 그리고 타깃 논리 상태가 제1 논리 상태와 상이한 동안 타깃 논리 상태를 메모리 셀에 쓰기만 하는 것 - 이 제1 전압보다 낮은 전압(가령, vbias 미만의 전압)을 갖는 래치에 대한 전압 서플라이의 사용을 지원하거나, 및/또는 래치는 (가령, 비교적 더 빠른 스위칭 속도를 갖는) 저-전압 트랜지스터를 포함할 수 있다.
일부 예시에서, 타깃 논리 상태가 제2 논리 상태(가령, 논리 "0")인 때, t1에서 디지트 라인(805)이 플레이트(815)로부터 분리될 수 있고 그 후 디지트 라인(805)의 전압이 제2 전압(가령, 접지)으로 감소될 수 있다. 예를 들어, 디지트 라인(805)은 제2 전압 또는 접지 참조에서 전압 소스와 연결될 수 있다. 디지트 라인(805)의 전압이 t2까지 제2 전압으로(가령, 0볼트로 또는 그 근처) 감소될 수 있다. 일부 예시에서, 도 9를 참조하여 기재된 바와 같이 선택된 디지트 라인(805)은 래치에 저장된 논리 상태에 의해 구동되는 트랜지스터를 통해 전압 소스 또는 접지와 연결될 수 있다. 시간 t2와 t3 사이에, 선택된 디지트 라인(805)의 전압이 감소된 제2 전압(가령, 접지)으로 유지될 수 있다. 플레이트(815)의 전압은 시간 t2와 t3 사이에서(가령, 시간 t1과 t4 또는 t5 사이에서) 비교적 높을 수 있고(가령, vbias) 플레이트(815)의 전압과 선택된 디지트 라인 전압(805)의 전압 간 전압 차이가 메모리 셀 양단에 인가될 수 있다. 이는 제2 논리 상태가 메모리 셀에 써지는 것을 도출할 수 있다.
일부 예시에서, 시간 t3과 t4 사이에서, 전압을 선택된 디지트 라인(805)에 인가함으로써, 선택된 디지트 라인(805)의 전압이 증가될 수 있다. 일부 예시에서, 선택된 디지트 라인(805)의 전압이 제1 전압(가령, vbias)으로 증가될 수 있다. 일부 예시에서, 도 7을 참조하여 기재된 바와 같이 전용 경로(가령, 트랜지스터)를 이용해 선택된 디지트 라인의 전압이 증가될 수 있다. 추가로 또는 대안으로, (가령, 도 6을 참조하여 기재된 바와 같이) 제1 페이즈 동안 선택된 디지트 라인(805)을 프리차지하는 데 이전에 사용된 프리차지 회로를 이용해 선택된 디지트 라인(805)의 전압이 증가될 수 있다. 일부 예를 들면, 프리차지 회로는 전용 경로보다 낮은 전압 또는 슬루 율 제어를 제공할 수 있다.
선택된 디지트 라인(805)의 전압이 제1 전압에 도달한 후, (t4에서) 선택된 디지트 라인(805)은 플레이트(815)로 연결(가령, 분로)될 수 있다. 일부 예시에서, 이는 메모리 셀 양단의 0 전압을 도출할 수 있다. 그런 다음, t4와 t5 사이에, 선택된 워드 라인(810)이 비활성화되고, 그 후 플레이트(815)가 비활성화될 수 있다. 선택된 디지트 라인(805) 및 비선택 디지트 라인이 플레이트(815)와 연결될 수 있기 때문에, 선택된 디지트 라인(805)의 전압 및 비선택 디지트 라인(806)의 전압이 플레이트(815)의 전압과 함께 감소될 수 있다. 일부 예시에서, 메모리 셀 양단의 0 전압이 유지됨을 보장하는, 선택된 디지트 라인(805)과 플레이트(815) 간 분로 때문에 플레이트(815)의 전압이 비교적 빠르게 감소될 수 있다. 예를 들어, 플레이트(815)의 전압이 도 7의 t1과 t2 사이에서 증가할 수 있는 것보다 t5와 t6 사이에서 더 빠르게(가령, 더 큰 슬루 율로) 플레이트(815)의 전압이 감소될 수 있다. 일부 예시에서, 모든 전압이 로우일 때, 제3 페이즈는 t6에서 또는 그 근처에서 종료될 수 있다.
도 9는 본 명세서에 개시된 예시에 따르면 강유전성 메모리 셀 액세스를 지원하는 예시적 회로(900)를 도시한다. 일부 예시에서, 회로는 본 명세서에 기재된 바와 같이 선택된 디지트 라인의 예시일 수 있는 디지트 라인(905), 및 래치(910)를 포함할 수 있다. 일부 예시에서, 디지트 라인(905)은 트랜지스터(915)를 통해 래치(910)와 연결될 수 있다. 일부 예시에서, 트랜지스터(915)는 n형 MOS(NMOS)일 수 있고, 드레인(920), 게이트(925), 및 소스(930)를 포함할 수 있으며, 이때 소스(930)는 0 전압 소스(가령, 접지)와 연결된다. 디지트 라인(905)은 드레인(920)에 연결될 수 있고, 래치(910)는 게이트(925)에 연결될 수 있다.
본 명세서에 기재된 바와 같이, 메모리 디바이스는 제2 논리 상태(가령, 논리 "0")를 메모리 셀로 쓰기 위한 커맨드를 수신하거나, 제2 논리 상태가 리프레시 커맨드 또는 그 밖의 다른 라이트-백 시나리오를 기초로 메모리 셀에 써질 것을 결정할 수 있다. 제2 논리 상태는 래치(910)에 저장될 수 있다(가령, 호스트 디바이스로부터의 쓰기 커맨드를 기초로 래치에 써질 수 있거나, 이전 감지 동작을 기초로, 가령, 제1 페이즈(520)에 따라, 래치(910)에 저장될 수 있다).
래치(910)는 제2 논리 상태를 저장할 때, 래치는 게이트(925)에 인가될 수 있고, 트랜지스터(915)를 활성화하기 위해 충분히 높은 전압일 수 있는 신호를 생성할 수 있다. 따라서, 래치(910)가 제2 논리 상태를 저장할 때, 게이트(925)에 인가된 전압이 소스(930)와 드레인(920) 사이에 흐르는 전류를 도출할 수 있으며, 따라서 디지트 라인(905)을 0 전압 소스로 연결할 수 있다. 따라서 도 8을 참조하여 기재된 바와 같이 디지트 라인(905)의 전압이 접지 전압까지 감소될 수 있다. 일부 예를 들면, 트랜지스터(915)는 저항성 MOS(가령, 래치(910)에 의해 활성화될 때 선형 동작 범위에서 바이어싱되도록 구성된 MOS)일 수 있으며, 이로써 디지트 라인(905) 전압이 비교적 느리게 감소될 수 있다. 따라서 디지트 라인(905)은 높은 슬루 율로 0 볼트까지 감소되지 않을 수 있으며, 이는 의도치 않은 교란 위험을 가질 수 있다.
도 10은 본 명세서에 개시된 예시에 따라 강유전성 메모리 셀 액세스를 지원하는 메모리 액세스 관리자(1005)의 블록도(1000)를 도시한다. 메모리 액세스 관리자(1005)는 도 4 내지 9를 참조하여 기재된 바와 같이 메모리 디바이스의 양태의 하나의 예시일 수 있다. 메모리 액세스 관리자(1005)는 증가 구성요소(1010), 활성화 구성요소(1015), 비활성화 구성요소(1020), 수신 구성요소(1025), 논리 저장 구성요소(1030), 연결 구성요소(1035), 관리 구성요소(1040), 모니터링 구성요소(1045), 결정 구성요소(1050), 분리 구성요소(1055), 감소 구성요소(1060), 쓰기 구성요소(1065), 접지 구성요소(1070), 감지 구성요소(1075), 및 바이어싱 구성요소(1080)를 포함할 수 있다. 이들 모듈 각각은 (예를 들어, 하나 이상의 버스를 통해) 직접 또는 간접적으로 서로 통신할 수 있다.
증가 구성요소(1010)는, 강유전성 메모리 셀에 대한 액세스 절차의 일부로서, 강유전성 메모리 셀과 연결된 디지트 라인의 전압을 제1 전압에서 제2 전압으로 증가시킬 수 있다. 일부 예에서, 증가 구성요소(1010)는, 워드 라인을 활성화 한 후, 강유전성 메모리 셀과 연결된 플레이트의 전압을 제1 전압에서 제2 전압으로 증가시킬 수 있다. 일부 예시에서, 증가 구성요소(1010)는 강유전성 메모리 셀에 대한 디지트 라인의 전압을 바이어스 전압까지 증가시킬 수 있다. 일부 예시에서, 증가 구성요소(1010)는, 디지트 라인의 전압이 바이어스 전압에 도달한 후, 강유전성 메모리 셀에 대한 워드 라인의 전압이 활성화 전압까지 증가할 수 있다.
일부 예에서, 증가 구성요소(1010)는, 제1 논리 상태를 감지한 후, 강유전성 메모리 셀에 대한 플레이트의 전압을 바이어스 전압으로 증가시킬 수 있다. 일부 예시에서, 증가 구성요소(1010)는 플레이트의 전압을 제1 전압에서 중간 전압으로 증가시킬 수 있다. 일부 예시에서, 지속시간 동안 증가 구성요소(1010)는 플레이트의 전압을 중간 전압으로부터 제2 전압으로 증가시킬 수 있다. 일부 예시에서, 증가 구성요소(1010)는 디지트 라인의 전압을 제2 전압에서 제1 전압으로 감소시킨 후 디지트 라인의 전압을 제1 전압에서 제2 전압으로 증가시킬 수 있다.
활성화 구성요소(1015)는, 디지트 라인의 전압의 증가를 기초로, 강유전성 메모리 셀과 연결된 워드 라인을 활성화하여, 디지트 라인을 강유전성 메모리 셀에 포함된 강유전성 커패시터와 연결할 수 있다. 일부 예시에서, 활성화 구성요소(1015)는, 플레이트의 전압을 제1 전압에서 제2 전압으로 증가시키기 전에, 강유전성 메모리 셀에 의해 저장된 논리 상태를 감지하도록 구성된 래치를 활성화할 수 있다.
비활성화 구성요소(1020)는, 플레이트의 전압을 증가시킨 후, 강유전성 커패시터를 디지트 라인으로부터 분리하기 위해 워드 라인을 비활성화할 수 있다.
수신 구성요소(1025)는 플레이트가 제2 전압에 도달한 후 강유전성 메모리 셀에 대한 프리차지 커맨드를 수신할 수 있으며, 이때 워드 라인을 비활성화하는 것이 프리차지 커맨드를 수신하는 것을 기초로 한다. 일부 예시에서, 수신 구성요소(1025)는 강유전성 메모리 셀에 대한 활성화 커맨드를 수신할 수 있고, 워드 라인을 활성화하는 것은 활성화 커맨드를 수신하는 것을 기초로 하며, 플레이트의 전압을 제1 전압에서 제2 전압으로 증가시키는 것이 활성화 및 프리차지 커맨드에 대해 로우 활성화 시간(tRAS) 동안 발생한다. 일부 예시에서, 수신 구성요소(1025)는, 플레이트는 제2 전압에 도달한 후, 강유전성 메모리 셀에 대한 타깃 논리 상태를 가리키는 쓰기 커맨드를 수신할 수 있으며, 타깃 논리 상태는 제1 논리 상태 또는 제2 논리 상태 중 하나를 포함한다.
논리 저장 구성요소(1030)는 제1 논리 상태 또는 제2 논리 상태를 강유전성 메모리 셀에 저장할 수 있다.
연결 구성요소(1035)는 액세스 절차 동안 디지트 라인을 플레이트와 연결할 수 있다. 일부 예시에서, 플레이트의 전압이 제2 전압에 도달한 후 연결 구성요소(1035)는 디지트 라인을 플레이트와 연결할 수 있다. 일부 예시에서, 연결 구성요소(1035)는 제2 논리 상태를 강유전성 메모리 셀에 쓴 후 디지트 라인을 플레이트에 연결할 수 있다.
유지 구성요소(1040)는 지속시간에 대한 중간 전압에서 플레이트를 유지할 수 있다. 일부 예시에서, 플레이트의 전압을 제1 전압에서 제2 전압으로 증가하기 전에 유지 구성요소(1040)는, 지속 시간 동안, 플레이트를 제1 전압으로 유지할 수 있다. 일부 예시에서, 유지 구성요소(1040)는, 제2 지속 시간 동안, 제2 전압에서 디지트 라인 및 플레이트를 유지할 수 있다. 일부 예시에서, 유지 구성요소(1040)는, 타깃 논리 상태가 제1 논리 상태인 것을 기초로, 적어도 워드 라인을 비활성활 때까지 디지트 라인 및 플레이트를 제2 전압으로 유지할 수 있다. 일부 예시에서, 유지 구성요소(1040)는, 타깃 논리 상태가 제1 논리 상태인 때, 적어도 워드 라인을 비활성화할 때까지 디지트 라인 및 플레이트를 제2 전압으로 유지할 수 있다.
모니터링 구성요소(1045)는 제2 지속시간 동안 강유전성 메모리 셀에 대한 쓰기 커맨드 또는 프리차지 커맨드에 대해 모니터링할 수 있다.
결정 구성요소(1050)는, 플레이트가 바이어스 전압에 도달한 후, 강유전성 메모리 셀에 대한 제2 논리 상태를 결정할 수 있다. 일부 예시에서, 결정 구성요소(1050)는 강유전성 메모리 셀에 대한 타깃 논리 상태가 제1 논리 상태임을 결정할 수 있다. 일부 예시에서, 결정 구성요소(1050)는 강유전성 메모리 셀에 대한 타깃 논리 상태가 제2 논리 상태임을 결정할 수 있다.
분리 구성요소(1055)는 디지트 라인을 플레이트로부터 분리할 수 있다. 일부 예시에서, 분리 구성요소(1055)는 디지트 라인을 플레이트로부터 분리할 수 있다.
감소 구성요소(1060)는, 디지트 라인을 쓰기 전압에 바이어싱한 후, 워드 라인의 전압을 감소시킬 수 있다. 일부 예시에서, 감소 구성요소(1060)는, 워드 라인의 전압의 감소 후, 플레이트의 전압 및 디지트 라인의 전압을 감소시킬 수 있다. 일부 예시에서, 감소 구성요소(1060)는, 타깃 논리 상태가 제2 논리 상태인 것을 기초로, 디지트 라인의 전압을 제2 전압에서 제1 전압으로 감소시킬 수 있다. 일부 예시에서, 감소 구성요소(1060)는, 워드 라인의 비활성화 후, 플레이트의 전압 및 디지트 라인의 전압을 제2 전압에서 제1 전압으로 감소시킬 수 있다.
쓰기 구성요소(1065)는 디지트 라인의 전압을 제2 전압으로 감소시키는 것을 기초로 제2 논리 상태를 강유전성 메모리 셀에 쓸 수 있다. 일부 예시에서, 쓰기 구성요소(1065)는 타깃 논리 상태를 래치에 쓸 수 있다. 일부 예시에서, 쓰기 구성요소(1065)는, 타깃 논리 상태가 제2 논리 상태인 때, 래치에 의해 생성되는 구동 신호를 기초로 타깃 논리 상태를 강유전성 메모리 셀에 쓸 수 있다.
접지 구성요소(1070)는 디지트 라인을 접지할 수 있다.
감지 구성요소(1075)는, 워드 라인의 전압이 활성화 전압에 도달한 후, 강유전성 메모리 셀에 대한 제1 논리 상태를 감지할 수 있다.
바이어싱 구성요소(1080)는 디지트 라인을 제2 논리 상태에 대한 쓰기 전압으로 바이어싱할 수 있다.
도 11은 본 발명의 양태에 따라 강유전성 메모리 셀 액세스를 지원하는 방법 또는 방법들(1100)을 도시하는 흐름도를 도시한다. 방법(1100)의 동작은 본 명세서에 기재된 바와 같이 메모리 디바이스 또는 이의 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(1100)의 동작이 도 10을 참조하여 기재된 바와 같이 메모리 액세스 관리자에 의해 수행될 수 있다. 일부 예시에서, 메모리 디바이스는 기재된 기능을 수행하기 위해 메모리 디바이스의 기능 요소를 제어하기 위한 명령의 세트를 실행할 수 있다. 추가로 또는 대안으로, 메모리 디바이스는 특수 목적 하드웨어를 이용해, 기재된 기능의 양태를 수행할 수 있다.
(1105)에서, 강유전성 메모리 셀에 대한 액세스 절차의 일부로서, 강유전성 메모리 셀과 연결된 디지트 라인의 전압이 제1 전압에서 제2 전압으로 증가될 수 있다. (1105)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 일부 예시에서, (1105)의 동작의 양태가 도 10을 참조하여 기재된 바와 같이 증가 구성요소에 의해 수행될 수 있다.
(1110)에서, 강유전성 메모리 셀과 연결된 워드 라인이, 디지트 라인의 전압의 증가를 기초로, 활성화되어 디지트 라인을 강유전성 메모리 셀에 포함된 강유전성 커패시터와 연결할 수 있다. (1110)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 일부 예시에서, (1110)의 동작의 양태가 도 10을 참조하여 기재된 바와 같이 활성화 구성요소에 의해 수행될 수 있다.
(1115)에서, 강유전성 메모리 셀과 연결된 플레이트의 전압이, 워드 라인을 활성화 후, 제1 전압에서 제2 전압으로 증가될 수 있다. (1115)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 일부 예시에서, (1115)의 동작의 양태가 도 10을 참조하여 기재된 바와 같이 증가 구성요소에 의해 수행될 수 있다.
(1120)에서, 워드 라인은, 플레이트의 전압을 증가시킨 후, 비활성화되어, 강유전성 커패시터를 디지트 라인으로부터 분리할 수 있다. (1120)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 일부 예시에서, (1120)의 동작의 양태가 도 10을 참조하여 기재된 바와 같이 비활성화 구성요소에 의해 수행될 수 있다.
일부 예에서, 본 명세서에 기재된 장치는 하나 이상의 방법, 가령, 방법(1100)을 수행할 수 있다. 장치는, 강유전성 메모리 셀에 대한 액세스 절차의 일부로서, 강유전성 메모리 셀과 연결된 디지트 라인의 전압을 제1 전압에서 제2 전압으로 증가시키고, 디지트 라인의 전압의 증가를 기초로, 강유전성 메모리 셀과 연결된 워드 라인을 활성화하여 디지트 라인을 강유전성 메모리 셀에 포함된 강유전성 커패시터와 연결하며, 워드 라인을 활성화한 후, 강유전성 메모리 셀과 연결된 플레이트의 전압을 제1 전압에서 제2 전압으로 증가시키고, 플레이트의 전압의 증가 후, 워드 라인을 비활성화하여 강유전성 커패시터를 디지트 라인으로부터 분리하기 위한 특징, 수단, 또는 명령(가령, 프로세서에 의해 실행 가능한 명령을 저장하는 비-일시적 컴퓨터 판독형 매체)을 포함할 수 있다.
방법(1100) 및 본 명세서에 기재된 장치의 일부 예시가 플레이트가 제2 전압에 도달한 후 강유전성 메모리 셀에 대한 프리차지 커맨드를 수신하기 위한 동작, 특징부, 수단, 또는 명령을 더 포함할 수 있으며, 이때, 워드 라인을 비활성화하는 것이 프리차지 커맨드를 수신하는 것을 기초로 할 수 있다.
본 명세서에 기재된 방법(1100) 및 장치의 일부 예시는 강유전성 메모리 셀에 대한 활성화 커맨드를 수신하기 위한 동작, 특징부, 수단, 또는 명령을 더 포함할 수 있으며, 워드 라인을 활성화하는 것은 활성화 커맨드를 수신하는 것을 기초로 할 수 있으며, 플레이트의 전압을 제1 전압에서 제2 전압으로 증가시키는 것은 활성화 및 프리차지 커맨드에 대해 로우 활성화 시간(tRAS) 동안 발생한다.
본 명세서에 기재된 방법(1100) 및 장치의 일부 예시는, 플레이트의 전압을 제1 전압에서 제2 전압으로 증가시키기 전에, 강유전성 메모리 셀에 의해 저장된 논리 상태를 감지하도록 구성된 래치를 활성화하기 위한 동작, 특징부, 수단, 또는 명령을 더 포함할 수 있다.
본 명세서에 기재된 방법(1100) 및 장치의 일부 예시에서, 강유전성 메모리 셀은 제1 논리 상태 또는 제2 논리 상태 중 하나를 저장하도록 구성될 수 있으며, 래치가 활성화될 수 있기 전에 강유전성 메모리 셀이 제1 논리 상태에 적어도 부분적으로 써질 수 있다.
본 명세서에 기재된 방법(1100) 및 장치의 일부 예시가 액세스 절차 동안 디지트 라인을 플레이트와 연결하기 위한 동작, 특징부, 수단, 또는 명령을 더 포함할 수 있다.
본 명세서에 기재된 방법(1100) 및 장치의 일부 예시는 플레이트의 전압이 제2 전압에 도달한 후 발생하는 디지트 라인을 플레이트와 연결하는 것을 위한 동작, 특징부, 수단, 또는 명령을 더 포함할 수 있다.
본 명세서에 기재된 방법(1100) 및 장치의 일부 예시에서, 플레이트의 전압을 제1 전압에서 제2 전압으로 증가시키는 것은 플레이트의 전압을 제1 전압에서 중간 전압으로 증가시키고, 지속시간 동안 플레이트를 중간 전압으로 유지하며, 상기 지속시간 후 플레이트의 전압을 중간 전압에서 제2 전압으로 증가시키기 위한 동작, 특징부, 수단, 또는 명령을 포함할 수 있다.
본 명세서에 기재된 방법(1100) 및 장치의 일부 예시는, 플레이트의 전압을 제1 전압에서 제2 전압을 증가시키기 전에, 지속시간 동안 제1 전압으로 플레이트를 유지하기 위한 동작, 특징부, 수단, 또는 명령을 더 포함할 수 있다.
본 명세서에 기재된 방법(1100) 및 장치의 일부 예시는, 제2 지속시간 동안, 제2 전압에서 디지트 라인 및 플레이트를 유지하고, 제2 지속시간 동안 강유전성 메모리 셀에 대한 쓰기 커맨드 또는 프리차지 커맨드에 대해 모니터링하기 위한 동작, 특징부, 수단, 또는 명령을 더 포함할 수 있다.
본 명세서에 기재된 방법(1100) 및 장치의 일부 예시는 강유전성 메모리 셀에 대한 타깃 논리 상태가 제1 논리 상태일 수 있음을 결정하고, 워드 라인을 비활성화할 때까지 타깃 논리 상태가 제1 논리 상태임을 기초로, 디지트 라인 및 플레이트를 제2 전압으로 유지하기 위한 동작, 특징부, 수단, 또는 명령을 더 포함할 수 있다.
본 명세서에 기재된 방법(1100) 및 장치의 일부 예시에서, 제2 전압에서 디지트 라인을 유지하는 것은 디지트 라인을 플레이트로부터 분리하기 위한 동작, 특징부, 수단, 또는 명령을 포함할 수 있다.
본 명세서에 기재된 방법(1100) 및 장치의 일부 예시는 강유전성 메모리 셀에 대한 타깃 논리 상태가 제2 논리 상태일 수 있음을 결정하고, 타깃 논리 상태가 제2 논리 상태임을 기초로, 디지트 라인의 전압을 제2 전압에서 제1 전압으로 감소시키며, 디지트 라인의 전압을 제2 전압으로 감소시키는 것을 기초로 제2 논리 상태를 강유전성 메모리 셀에 쓰기 위한 동작, 특징부, 수단, 또는 명령을 더 포함할 수 있다.
본 명세서에 기재된 방법(1100) 및 장치의 일부 예시에서, 디지트 라인의 전압을 제2 전압에서 제1 전압으로 감소시키는 것은 디지트 라인을 플레이트로부터 분리하고, 디지트 라인을 접지하기 위한 동작, 특징부, 수단, 또는 명령을 포함할 수 있다.
본 명세서에 기재된 방법(1100) 및 장치의 일부 예시가 디지트 라인의 전압을 제2 전압에서 제1 전압으로 감소시킨 후 디지트 라인의 전압을 제1 전압에서 제2 전압으로 증가시키는 동작, 특징부, 수단, 또는 명령을 더 포함할 수 있다.
본 명세서에 기재된 방법(1100) 및 장치의 일부 예시가, 제2 논리 상태를 강유전성 메모리 셀에 쓴 후 디지트 라인을 플레이트로 연결하기 위한 동작, 특징부, 수단, 또는 명령을 더 포함할 수 있다.
본 명세서에 기재된 방법(1100) 및 장치의 일부 예시가 워드 라인을 비활성화한 후 플레이트의 전압 및 디지트 라인의 전압을 제2 전압에서 제1 전압으로 감소시키기 위한 동작, 특징부, 수단, 또는 명령을 더 포함할 수 있다.
본 명세서에 기재된 방법(1100) 및 장치의 일부 예시가 플레이트가 제2 전압에 도달한 후 강유전성 메모리 셀에 대한 타깃 논리 상태를 가리키는 쓰기 커맨드를 수신하고 - 타깃 논리 상태는 제1 논리 상태 또는 제2 논리 상태 중 하나를 포함함 - , 타깃 논리 상태를 래치에 쓰고, 타깃 논리 상태가 제1 논리 상태일 수 있을 때, 적어도 워드 라인을 비활성화할 때까지 디지트 라인 및 플레이트를 제2 전압으로 유지하며, 타깃 논리 상태가 제2 논리 상태일 수 있을 때 래치에 의해 생성된 구동 신호를 기초로 강유전성 메모리 셀에 타깃 논리 상태를 쓰기 위한 동작, 특징부, 수단, 또는 명령을 더 포함할 수 있다.
도 12는 본 개시의 양태에 따라 강유전성 메모리 셀 액세스를 지원하는 방법 또는 방법(1200)을 도시하는 흐름도를 도시한다. 방법(1200)의 동작은 본 명세서에 기재된 바와 같이 메모리 디바이스 또는 이의 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(1200)의 동작이 도 10을 참조하여 기재된 바와 같이 메모리 액세스 관리자에 의해 수행될 수 있다. 일부 예시에서, 메모리 디바이스는 기재된 기능을 수행하기 위해 메모리 디바이스의 기능 요소를 제어하기 위한 명령의 세트를 실행할 수 있다. 추가로 또는 대안으로, 메모리 디바이스는 특수 목적 하드웨어를 이용해, 기재된 기능의 양태를 수행할 수 있다.
(1205)에서, 강유전성 메모리 셀에 대한 액세스 절차의 일부로서, 강유전성 메모리 셀과 연결된 디지트 라인의 전압이 제1 전압에서 제2 전압으로 증가될 수 있다. (1205)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 일부 예시에서, (1205)의 동작의 양태가 도 10을 참조하여 기재된 바와 같이 증가 구성요소에 의해 수행될 수 있다.
(1210)에서, 강유전성 메모리 셀과 연결된 워드 라인이, 디지트 라인의 전압의 증가를 기초로, 활성화되어 디지트 라인을 강유전성 메모리 셀에 포함된 강유전성 커패시터와 연결할 수 있다. (1210)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 일부 예시에서, (1210)의 동작의 양태가 도 10을 참조하여 기재된 바와 같이 활성화 구성요소에 의해 수행될 수 있다.
(1215)에서, 강유전성 메모리 셀과 연결된 플레이트의 전압이, 워드 라인을 활성화 후, 제1 전압에서 제2 전압으로 증가될 수 있다. (1215)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 일부 예시에서, (1215)의 동작의 양태가 도 10을 참조하여 기재된 바와 같이 증가 구성요소에 의해 수행될 수 있다.
(1220)에서, 플레이트가 제2 전압에 도달한 후 강유전성 메모리 셀에 대한 프리차지 커맨드가 수신될 수 있고, 워드 라인을 비활성화하는 것이 프리차지 커맨드를 수신하는 것을 기초로 한다. (1220)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 일부 예시에서, (1220)의 동작의 양태가 도 10을 참조하여 기재된 바와 같이 수신 구성요소에 의해 수행될 수 있다.
(1225)에서, 워드 라인은, 플레이트의 전압을 증가시킨 후, 비활성화되어, 강유전성 커패시터를 디지트 라인으로부터 분리할 수 있다. (1225)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 일부 예시에서, (1225)의 동작의 양태가 도 10을 참조하여 기재된 바와 같이 비활성화 구성요소에 의해 수행될 수 있다.
도 13은 본 개시의 양태에 따라 강유전성 메모리 셀 액세스를 지원하는 방법 또는 방법(1300)을 도시하는 흐름도를 도시한다. 방법(1300)의 동작은 본 명세서에 기재된 바와 같이 메모리 디바이스 또는 이의 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(1300)의 동작이 도 10을 참조하여 기재된 바와 같이 메모리 액세스 관리자에 의해 수행될 수 있다. 일부 예시에서, 메모리 디바이스는 기재된 기능을 수행하기 위해 메모리 디바이스의 기능 요소를 제어하기 위한 명령의 세트를 실행할 수 있다. 추가로 또는 대안으로, 메모리 디바이스는 특수 목적 하드웨어를 이용해, 기재된 기능의 양태를 수행할 수 있다.
(1305)에서, 강유전성 메모리 셀에 대한 액세스 절차의 일부로서, 강유전성 메모리 셀과 연결된 디지트 라인의 전압이 제1 전압에서 제2 전압으로 증가될 수 있다. (1305)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 일부 예시에서, (1305)의 동작의 양태가 도 10을 참조하여 기재된 바와 같이 증가 구성요소에 의해 수행될 수 있다.
(1310)에서, 강유전성 메모리 셀에 대한 활성화 커맨드가 수신될 수 있고, 이때, 워드 라인을 활성화하는 것은 활성화 커맨드를 수신하는 것을 기초로 하며, 플레이트의 전압을 제1 전압에서 제2 전압으로 증가시키는 것이 활성화 및 프리차지 커맨드에 대해 로우 활성화 시간(tRAS) 동안 발생한다. (1310)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 일부 예시에서, (1310)의 동작의 양태가 도 10을 참조하여 기재된 바와 같이 수신 구성요소에 의해 수행될 수 있다.
(1315)에서, 강유전성 메모리 셀과 연결된 워드 라인이, 디지트 라인의 전압의 증가를 기초로, 활성화되어 디지트 라인을 강유전성 메모리 셀에 포함된 강유전성 커패시터와 연결할 수 있다. (1315)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 일부 예시에서, (1315)의 동작의 양태가 도 10을 참조하여 기재된 바와 같이 활성화 구성요소에 의해 수행될 수 있다.
(1320)에서, 강유전성 메모리 셀과 연결된 플레이트의 전압이, 워드 라인을 활성화 후, 제1 전압에서 제2 전압으로 증가될 수 있다. (1320)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 일부 예시에서, (1320)의 동작의 양태가 도 10을 참조하여 기재된 바와 같이 증가 구성요소에 의해 수행될 수 있다.
(1325)에서, 워드 라인은, 플레이트의 전압을 증가시킨 후, 비활성화되어, 강유전성 커패시터를 디지트 라인으로부터 분리할 수 있다. (1325)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 일부 예시에서, (1325)의 동작의 양태가 도 10을 참조하여 기재된 바와 같이 비활성화 구성요소에 의해 수행될 수 있다.
도 14는 본 개시의 양태에 따라 강유전성 메모리 셀 액세스를 지원하는 방법 또는 방법(1400)을 도시하는 흐름도를 도시한다. 방법(1400)의 동작은 본 명세서에 기재된 바와 같이 메모리 디바이스 또는 이의 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(1400)의 동작이 도 10을 참조하여 기재된 바와 같이 메모리 액세스 관리자에 의해 수행될 수 있다. 일부 예시에서, 메모리 디바이스는 기재된 기능을 수행하기 위해 메모리 디바이스의 기능 요소를 제어하기 위한 명령의 세트를 실행할 수 있다. 추가로 또는 대안으로, 메모리 디바이스는 특수 목적 하드웨어를 이용해, 기재된 기능의 양태를 수행할 수 있다.
(1405)에서, 강유전성 메모리 셀에 대한 디지트 라인의 전압이 바이어스 전압으로 증가될 수 있다. (1405)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 일부 예시에서, (1405)의 동작의 양태가 도 10을 참조하여 기재된 바와 같이 증가 구성요소에 의해 수행될 수 있다.
(1410)에서, 디지트 라인의 전압이 바이어스 전압에 도달한 후 강유전성 메모리 셀에 대한 워드 라인의 전압이 활성화 전압으로 증가될 수 있다. (1410)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 일부 예시에서, (1410)의 동작의 양태가 도 10을 참조하여 기재된 바와 같이 증가 구성요소에 의해 수행될 수 있다.
(1415)에서, 워드 라인의 전압이 활성화 전압에 도달한 후 강유전성 메모리 셀에 대한 제1 논리 상태가 감지될 수 있다. 본 명세서에 기재된 방법에 따라 (1415)의 동작이 수행될 수 있다. 일부 예시에서, (1415)의 동작의 양태가 도 10을 참조하여 기재된 바와 같이 감지 구성요소에 의해 수행될 수 있다.
(1420)에서, 제1 논리 상태를 감지한 후 강유전성 메모리 셀에 대한 플레이트의 전압이 바이어스 전압으로 증가될 수 있다. (1420)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 일부 예시에서, (1420)의 동작의 양태가 도 10을 참조하여 기재된 바와 같이 증가 구성요소에 의해 수행될 수 있다.
(1425)에서, 플레이트가 바이어스 전압에 도달한 후 메모리 어레이는 강유전성 메모리 셀에 대한 제2 논리 상태를 결정할 수 있다. (1425)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 일부 예시에서, (1425)의 동작의 양태가 도 10을 참조하여 기재된 바와 같이 결정 구성요소에 의해 수행될 수 있다.
(1430)에서, 디지트 라인이 제2 논리 상태에 대한 쓰기 전압으로 바이어싱될 수 있다. (1430)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 일부 예시에서, 도 10을 참조하여 기재된 바이어싱 구성요소에 의해 (1430)의 동작의 양태가 수행될 수 있다.
(1435)에서, 디지트 라인을 쓰기 전압으로 바이어싱한 후 워드 라인의 전압이 감소될 수 있다. (1435)의 동작이 본 명세서에 기재된 방법에 따라 수행될 수 있다. 일부 예시에서, (1435)의 동작의 양태가 도 10을 참조하여 기재된 바와 같이 감소 구성요소에 의해 수행될 수 있다.
(1440)에서, 워드 라인의 전압을 감소시킨 후 플레이트의 전압 및 디지트 라인의 전압이 감소될 수 있다. (1440)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 일부 예시에서, (1440)의 동작의 양태가 도 10을 참조하여 기재된 바와 같이 감소 구성요소에 의해 수행될 수 있다.
일부 예에서, 본 명세서에 기재된 장치는 하나 이상의 방법, 가령, 방법(1400)을 수행할 수 있다. 장치는 강유전성 메모리 셀에 대한 디지트 라인의 전압을 바이어스 전압으로 증가시키고, 디지트 라인의 전압이 바이어스 전압에 도달한 후, 강유전성 메모리 셀에 대한 워드 라인의 전압을 활성화 전압으로 증가시키며, 워드 라인의 전압을 활성화 전압에 도달한 후, 강유전성 메모리 셀에 대한 제1 논리 상태를 감지하고, 제1 논리 상태를 감지한 후, 강유전성 메모리 셀에 대한 플레이트의 전압을 바이어스 전압으로 증가시키며, 플레이트가 바이어스 전압에 도달한 후, 강유전성 메모리 셀에 대한 제2 논리 상태를 결정하고, 제2 논리 상태에 대한 쓰기 전압으로 디지트 라인을 바이어싱하고, 디지트 라인을 쓰기 전압에 바이어싱한 후, 워드 라인의 전압을 감소시키며, 워드 라인을 감소시킨 후, 디지트 라인의 플레이트 및 전압의 전압을 감소시키기 위한 특징부, 수단, 또는 명령(가령, 프로세서에 의해 실행 가능한 명령을 저장하는 비일시적 컴퓨터 판독형 매체)을 포함할 수 있다.
앞서 기재된 방법은 가능한 구현예를 기재하고, 동작 및 단계들이 재배열 또는 그 밖의 다른 방식으로 수정될 수 있으며 또 다른 구현도 가능하다. 또한, 둘 이상의 방법으로부터의 부분이 조합될 수 있다.
장치가 기재된다. 장치는 디지트 라인 및 워드 라인과 연결된 강유전성 메모리 셀, 상기 강유전성 메모리 셀과 연결된 플레이트, 디지트 라인, 워드 라인 및 플레이트와 연결된 제어기를 포함할 수 있으며, 상기 제어기는 장치가 플레이트를 제1 전압에서 바이어싱하게 하며, 디지트 라인을 제2 전압에서 바이어싱하게 하고, 강유전성 메모리 셀에 대한 액세스 절차의 제1 부분 동안 워드 라인을 활성화하고, 워드 라인을 활성화하는 것을 기초로, 강유전성 메모리 셀에 의해 저장된 논리 상태를 읽고, 액세스 절차의 제2 부분 동안 제1 전압에서 제2 전압으로 플레이트를 전환하며, 플레이트가 제2 전압에 도달한 후 프리차지 커맨드를 수신하며, 액세스 절차의 제3 부분 동안, 프리차지 커맨드를 기초로, 워드 라인을 비활성화하도록 구성된다.
일부 예시에서, 강유전성 메모리 셀은 액세스 절차의 제1 부분을 기초로 제1 논리 상태에 써지도록 구성될 수 있고, 제어기는 장치로 하여금, 제2 논리 상태가 제1 논리 상태와 동일할 수 있을 때, 워드 라인이 비활성화될 때까지 디지트 라인 및 플레이트를 제2 전압으로 유지하게 하며, 제2 논리 상태가 제1 논리 상태와 상이할 때, 디지트 라인을 제1 전압으로 바이어스하게 하고, 그 후 워드 라인이 비활성화되기 전에 제2 전압으로 디지트 라인을 바이어스하게 하며, 워드 라인이 비활성화되고 하나의 지속시간 후에 디지트 라인과 플레이트를 제2 전압으로 유지하게 하도록 더 구성될 수 있다.
장치의 일부 예시가 제어기와 연결되고 디지트 라인을 플레이트와 선택적으로 연결하도록 구성된 트랜지스터를 포함할 수 있고, 여기서, 제어기는 장치를 더 구성할 수 있다.
장치의 일부 예시는 디지트 라인과 연결된 컬럼 디코더를 포함할 수 있고, 컬럼 디코더는 트랜지스터를 포함한다.
장치의 일부 예시는 디지트 라인, 접지 참조, 및 래치의 노드와 연결된 트랜지스터를 포함할 수 있으며, 여기서, 강유전성 메모리 셀은 제1 논리 상태 또는 제2 논리 상태 중 하나를 저장하도록 구성될 수 있고, 래치가 제2 논리 상태를 저장할 때 래치의 노드가 트랜지스터의 임계 전압보다 높을 수 있는 전압을 가질 수 있도록 구성될 수 있으며, 래치는 제2 전압보다 낮을 수 있는 서플라이 전압을 가질 수 있다.
장치의 일부 예시는 플레이트와 연결된 추가 강유전성 메모리 셀의 세트, 및 추가 강유전성 메모리 셀의 세트와 연결된 추가 디지트 라인의 세트를 포함할 수 있으며, 제어기는 추가 디지트 라인의 세트와 연결될 수 있으며 장치를 더 구성할 수 있다.
본 명세서에 기재된 정보 및 신호가 임의의 다양한 상이한 기술 및 기법을 이용해 표현될 수 있다. 예를 들어, 상기 기재를 통해 참조될 수 있는 데이터, 명령, 명령어, 정보, 신호, 비트, 심볼, 및 칩이 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자, 또는 이들의 임의의 조합에 의해 표현될 수 있다. 일부 도면이 신호를 단일 신호로서 도시할 수 있지만, 해당 분야의 통상의 기술자라면 신호가 신호의 버스를 나타낼 수 있음을 이해할 것이며, 여기서 버스는 다양한 비트 폭을 가질 수 있다.
용어 "전자 통신", "전도성 접속", "연결된", 및 "결합된"이 구성요소들 간 신호의 흐름을 지원하는 구성요소들 간 관계를 지칭할 수 있다. 언제라도 구성요소들 간에 신호의 흐름을 지원할 수 있는 구성요소들 간 임의의 전도성 경로가 존재하는 경우 구성요소들은 서로 전자 통신(또는 전도성 접속, 연결 또는 결합)하는 것으로 간주된다. 임의의 때에, 서로 전자 통신(또는 전도성 접속, 연결, 또는 결합)하는 구성요소들 간 전도성 경로가 연결된 구성요소를 포함하는 디바이스의 동작을 기초로 하는 개방 회로 또는 폐쇄 회로일 수 있다. 연결된 구성요소들 간 전도성 경로는 구성요소들 간 직접 전도성 경로일 수 있거나 연결된 구성요소들 간 전도성 경로는 중간 구성요소, 가령, 스위치, 트랜지스터 또는 또 다른 구성요소를 포함할 수 있는 간접 전도성 경로일 수 있다. 일부 경우, 연결된 구성요소들 간 신호의 흐름이 한 동안, 가령, 하나 이상의 중간 구성요소, 가령, 스위치 또는 트랜지스터를 이용해 인터럽트될 수 있다.
용어 "연결"은 신호가 현재 구성요소들 간에 통신될 수 있지 않은 구성요소들 간 개방 회로 관계로부터, 신호가 전도성 경로를 통해 구성요소들 간에 통신될 수 있는 구성요소들 간 폐쇄 회로 관계로 이동한 상태를 지칭한다. 구성요소, 가령, 제어기가 다른 구성요소들을 함께 연결할 때, 구성요소들은 신호가 이전에는 신호가 흐를 수 있도록 허용하지 않았던 전도성 경로를 통해 타 구성요소들 간에 흐를 수 있게 하는 변경을 개시한다.
용어 "절연된(isolated)"은 신호가 구성요소들 간에 현재 흐를 수 없는 구성요소들 간 관계를 지칭한다. 이들 사이에 개방 회로가 존재하는 경우 구성요소들은 서로 절연된다. 예를 들어, 구성요소들 사이에 위치하는 스위치에 의해 분리되는 두 개의 구성요소가, 스위치가 개방될 때, 서로 절연된다. 제어기가 두 개의 구성요소를 서로 절연시킬 때, 제어기는 이전에 신호가 흐르는 것을 허용했던 전도성 경로를 이용해 구성요소들 간에 신호가 흐르는 것을 억제하는 변화를 개시한다.
메모리 어레이를 포함하는 본 명세서에 언급된 디바이스가 반도체 기판, 가령, 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 아르세나이드, 갈륨 니트라이드 등 상에 형성될 수 있다. 일부 경우, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 SOI(silicon-on-insulator) 기판, 가령, SOG(silicon-on-glass) 또는 SOP(silicon-on-sapphire), 또는 또 다른 기판 상의 반도체 물질의 에피택시 층일 수 있다. 기판, 또는 기판의 서브-영역의 전도율은 다양한 화학종, 비제한적 예를 들면, 인, 붕소 또는 비소를 이용한 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에서 논의된 스위칭 구성요소 또는 트랜지스터는 전계 효과 트랜지스터(FET)를 나타낼 수 있고 소스, 드레인, 및 게이트를 포함하는 3 단자 디바이스를 포함한다. 단자는 전도성 물질, 가령, 금속을 통해 타 전자 요소로 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고 고농도로 도핑된, 예를 들어 축퇴된, 반도체 영역을 포함할 수 있다. 소스와 드레인은 저농도 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n형인 경우(즉, 다수 캐리어가 전자인 경우), FET는 n형 FET라고 지칭될 수 있다. 채널이 p형인 경우(즉, 다수 캐리어가 정공인 경우), FET는 p형 FET로 지칭될 수 있다. 채널은 절연 게이트 옥사이드에 의해 캡핑될 수 있다. 채널 전도율은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, 양의 전압 또는 음의 전압을 각각 n형 FET 또는 p형 FET에 인가함으로써, 채널이 전도성이 될 수 있다. 트랜지스터의 문턱 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "온(on)" 또는 "활성화"될 수 있다. 트랜지스터의 임계 전압보다 낮은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "오프(off)" 또는 "비활성화"될 수 있다.
본 명세서의 기재는, 첨부된 도면과 함께, 예시적 구성을 기재하고 청구항의 범위 내에서 구현될 수 있거나 존재하는 모든 예시를 나타내는 것은 아니다. 본 명세서에서 사용되는 용어 "예시적"은 "예시, 사례, 또는 실례로서 역할 하는"을 의미하며, "선호되는" 또는 "타 예시보다 유리한"을 의미하는 것이 아니다. 상세한 설명은 기재된 기법의 이해를 제공하기 위한 특정 세부사항을 포함한다. 그러나, 이들 기법은 이들 특정 상세사항 없이도 실시될 수 있다. 일부 경우, 잘 알려진 구조 및 디바이스가 기재된 예시의 개념을 모호하게 하지 않도록 블록도 형태로 도시한다.
첨부된 도면에서, 유사한 구성요소 또는 특징부가 동일한 참조 라벨을 가질 수 있다. 또한, 참조 라벨에 점선과 유사한 구성요소들을 구별하는 추가 라벨을 붙임으로써 동일한 유형의 다양한 구성요소가 구별될 수 있다. 본 명세서에서 첫 번째 참조 라벨만 사용되는 경우, 기재는 두 번째 참조 라벨과 무관하게 동일한 첫 번째 참조 라벨을 갖는 유사한 구성요소들 중 임의의 것에 적용 가능하다.
본 발명과 관련하여 기재된 다양한 예시적 블록 및 모듈이 범용 프로세서, DSP, ASIC, FPGA 또는 그 밖의 다른 프로그램 가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소, 또는 본 명세서에 기재된 기능을 수행하도록 설계된 이들의 임의의 조합에 의해 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안으로, 프로세서는 임의의 프로세서, 제어기, 마이크로 제어기 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스의 조합(예를 들어 DSP와 마이크로프로세서의 조합, 다수의 마이크로프로세서, DSP 코어와 관련된 하나 이상의 마이크로프로세서, 또는 임의의 다른 그러한 구성)으로서 구현될 수 있다.
본 명세서에 기술 된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능은 하나 이상의 명령 또는 코드로서 컴퓨터 판독형 매체 상에 저장 또는 이를 통해 전송될 수 있다. 그 밖의 다른 예시 및 구현예가 개시내용 및 이하의 청구항의 범위 내에 있다. 예를 들어, 소프트웨어의 속성 때문에, 앞서 기재된 기능은 프로세서에 의해 실행된 소프트웨어, 하드웨어, 펌웨어, 하드와이어링 또는 이들의 조합을 이용해 구현될 수 있다. 기능을 구현하는 특징부가 또한 다양한 위치에 물리적으로 위치할 수 있으며, 가령, 기능의 일부분이 상이한 물리적 위치에서 구현되도록 분산될 수 있다. 또한 청구항을 포함하여 본 명세서에서 사용될 때, 아이템의 목록(가령, "중 적어도 하나" 또는 "중 하나 이상" 같은 구문이 뒤 따르는 아이템의 목록)에서 사용되는 "또는"이 포괄적 목록을 지시하여, 예를 들어, A, B 또는 C 중 적어도 하나의 목록은 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉 A와 B와 C)를 의미한다. 또한, 본 명세서에서 사용될 때, 구절 "~에 기초하여"는 폐쇄된 조건 세트를 참조하는 것으로 해석되지 않아야 한다. 예를 들어, 본 개시의 범위 내에서, "조건 A에 기초하여"라고 기재된 예시적 단계가 조건 A 및 조건 B 모두를 기초로 할 수 있다. 다시 말하면, 본 명세서에서 사용될 때, 구절 "~에 기초하여"는 구절 "적어도 부분적으로 ~에 기초하여"와 동일한 방식으로 해석되어야 한다.
본 명세서의 기재는 해당 분야의 통상의 기술자가 본 발명을 제작 또는 이용할 수 있도록 제공된다. 본 개시의 다양한 수정이 해당 분야의 통상의 기술자에게 자명할 것이며, 본 명세서에 정의된 일반적인 원리가 본 명세서의 범위 내의 그 밖의 다른 변형에 적용될 수 있다. 따라서 개시내용은 본 명세서에 기재된 예시 및 설계에 한정되지 않고, 본 명세서에 개시된 원리 및 신규한 특징과 일치하는 광의의 범위에 따를 것이다.

Claims (25)

  1. 방법으로서,
    강유전성 메모리 셀에 대한 액세스 절차의 일부로서, 강유전성 메모리 셀과 연결된 디지트 라인의 전압을 제1 전압에서 제2 전압으로 증가시키는 단계,
    강유전성 메모리 셀에 포함된 강유전성 커패시터와 디지트 라인을 연결하기 위해, 디지트 라인의 전압의 증가를 적어도 부분적으로 기초로 하여, 강유전성 메모리 셀과 연결된 워드 라인을 활성화하는 단계,
    워드 라인을 활성화한 후, 디지트 라인이 강유전성 메모리 셀과 연결되어 있는 동안에 강유전성 메모리 셀과 연결된 플레이트의 전압을 제1 전압에서 제2 전압으로 증가시키는 단계, 및
    디지트 라인으로부터 강유전성 커패시터를 분리하기 위해, 플레이트의 전압을 증가시킨 후, 워드 라인을 비활성화하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    플레이트가 제2 전압에 도달한 후 강유전성 메모리 셀에 대한 프리차지 커맨드를 수신하는 단계를 더 포함하고, 워드 라인을 비활성화하는 것은 프리차지 커맨드를 수신하는 것을 적어도 부분적으로 기초로 하는, 방법.
  3. 제2항에 있어서,
    강유전성 메모리 셀에 대한 활성화 커맨드를 수신하는 단계를 더 포함하며, 워드 라인을 활성화하는 것은 활성화 커맨드를 수신하는 것을 적어도 부분적으로 기초로 하며, 플레이트의 전압을 제1 전압에서 제2 전압으로 증가시키는 것은 활성화 및 프리차지 커맨드에 대한 로우 활성 시간(row active time)(tRAS) 동안 발생하는, 방법.
  4. 제1항에 있어서,
    플레이트의 전압을 제1 전압에서 제2 전압으로 증가시키기 전에, 강유전성 메모리 셀에 의해 저장된 논리 상태를 감지하도록 구성된 래치를 활성화하는 단계
    를 더 포함하는, 방법.
  5. 제4항에 있어서, 강유전성 메모리 셀은 제1 논리 상태 또는 제2 논리 상태 중 하나를 저장하도록 구성되며, 래치가 활성화되기 전에 강유전성 메모리 셀은 제1 논리 상태로 적어도 부분적으로 써지는, 방법.
  6. 제1항에 있어서,
    액세스 절차 동안 디지트 라인을 플레이트와 연결하는 단계
    를 더 포함하는, 방법.
  7. 제6항에 있어서, 디지트 라인을 플레이트와 연결하는 단계는 플레이트의 전압이 제2 전압에 도달한 후 발생하는, 방법.
  8. 제1항에 있어서, 플레이트의 전압을 제1 전압에서 제2 전압으로 증가시키는 단계는
    플레이트의 전압을 제1 전압에서 중간 전압으로 증가시키는 단계,
    플레이트를 하나의 지속시간 동안 중간 전압으로 유지하는 단계, 및
    상기 지속시간 후 플레이트의 전압을 중간 전압에서 제2 전압으로 증가시키는 단계
    를 포함하는, 방법.
  9. 제1항에 있어서,
    플레이트의 전압을 제1 전압에서 제2 전압으로 증가시키기 전에 하나의 지속시간 동안, 플레이트를 제1 전압으로 유지하는 단계
    를 더 포함하며,
    강유전성 메모리 셀은 제1 논리 상태 또는 제2 논리 상태 중 하나를 저장하도록 구성되며,
    상기 지속시간 동안 플레이트를 제1 전압으로 유지하는 것에 적어도 부분적으로 기초하여 강유전성 메모리 셀이 제1 논리 상태로 써지는, 방법.
  10. 제9항에 있어서,
    제2 지속시간 동안, 디지트 라인 및 플레이트를 제2 전압으로 유지하는 단계, 및
    제2 지속시간 동안 강유전성 메모리 셀에 대한 쓰기(write) 커맨드 또는 프리차지(precharge) 커맨드에 대해 모니터링하는 단계
    를 더 포함하는, 방법.
  11. 제9항에 있어서,
    강유전성 메모리 셀에 대한 타깃 논리 상태가 제1 논리 상태임을 결정하는 단계, 및
    타깃 논리 상태가 제1 논리 상태임에 적어도 부분적으로 기초하여, 적어도 워드 라인을 비활성화할 때까지 디지트 라인 및 플레이트를 제2 전압으로 유지하는 단계
    를 더 포함하는, 방법.
  12. 제11항에 있어서, 디지트 라인을 제2 전압으로 유지하는 단계는
    디지트 라인을 플레이트로부터 분리하는 단계를 포함하는, 방법.
  13. 제9항에 있어서,
    강유전성 메모리 셀에 대한 타깃 논리 상태가 제2 논리 상태임을 결정하는 단계,
    타깃 논리 상태가 제2 논리 상태임에 적어도 부분적으로 기초하여, 제2 전압에서 제1 전압으로 디지트 라인의 전압을 감소시키는 단계, 및
    디지트 라인의 전압을 제2 전압으로 감소시키는 것에 적어도 부분적으로 기초하여 제2 논리 상태를 강유전성 메모리 셀에 쓰는 단계
    를 더 포함하는, 방법.
  14. 제13항에 있어서, 디지트 라인의 전압을 제2 전압에서 제1 전압으로 감소시키는 단계는
    디지트 라인을 플레이트로부터 분리하는 단계, 및
    디지트 라인을 접지시키는 단계
    를 포함하는, 방법.
  15. 제13항에 있어서,
    디지트 라인의 전압을 제2 전압에서 제1 전압으로 감소시킨 후 디지트 라인의 전압을 제1 전압에서 제2 전압으로 증가시키는 단계를 더 포함하는, 방법.
  16. 제13항에 있어서,
    제2 논리 상태를 강유전성 메모리 셀에 쓴 후 디지트 라인을 플레이트에 연결하는 단계를 더 포함하는, 방법.
  17. 제1항에 있어서,
    워드 라인을 비활성화한 후 플레이트의 전압 및 디지트 라인의 전압을 제2 전압에서 제1 전압으로 감소시키는 단계를 더 포함하는, 방법.
  18. 제1항에 있어서,
    플레이트가 제2 전압에 도달한 후, 강유전성 메모리 셀에 대한 타깃 논리 상태를 지시하는 쓰기 커맨드를 수신하는 단계 - 상기 타깃 논리 상태는 제1 논리 상태 또는 제2 논리 상태 중 하나를 포함함 - ,
    타깃 논리 상태를 래치에 쓰는 단계,
    타깃 논리 상태가 제1 논리 상태인 때, 적어도 워드 라인을 비활성화할 때까지 디지트 라인 및 플레이트를 제2 전압으로 유지하는 단계, 및
    타깃 논리 상태가 제2 논리 상태인 때, 래치에 의해 생성된 구동 신호를 적어도 부분으로 기초로 하여 타깃 논리 상태를 강유전성 메모리 셀에 쓰는 단계
    를 더 포함하는, 방법.
  19. 장치로서,
    디지트 라인 및 워드 라인에 연결된 강유전성 메모리 셀,
    강유전성 메모리 셀과 연결된 플레이트, 및
    디지트 라인, 워드 라인, 및 플레이트와 연결된 제어기 - 상기 제어기는 장치로 하여금,
    강유전성 메모리 셀에 대한 액세스 절차의 제1 부분 동안, 플레이트를 제1 전압에서 바이어싱하고, 디지트 라인을 제2 전압에서 바이어싱하며, 워드 라인을 활성화하게 하고,
    워드 라인을 활성화하는 것에 적어도 부분적으로 기초하여, 강유전성 메모리 셀에 의해 저장된 논리 상태를 읽게 하며,
    디지트 라인이 강유전성 메모리 셀과 연결되어 있는 동안에 액세스 절차의 제2 부분 동안 플레이트를 제1 전압에서 제2 전압으로 전환하게 하고,
    플레이트가 제2 전압에 도달한 후 프리차지 커맨드를 수신하게 하며,
    액세스 절차의 제3 부분 동안, 프리차지 커맨드에 적어도 부분적으로 기초하여, 워드 라인을 비활성화하게 하도록 구성됨 -
    를 포함하는, 장치.
  20. 제19항에 있어서,
    액세스 절차의 제1 부분에 적어도 부분적으로 기초하여, 상기 강유전성 메모리 셀이 제1 논리 상태로 써지도록 구성되며,
    제어기는 상기 장치로 하여금,
    워드 라인이 비활성화되기 전에 강유전성 메모리 셀에 대해 제2 논리 상태를 식별하게 하며,
    제2 논리 상태가 제1 논리 상태와 동일할 때, 워드 라인이 비활성화될 때까지 디지트 라인 및 플레이트를 제2 전압으로 유지하게 하고,
    제2 논리 상태가 제1 논리 상태와 상이할 때, 워드 라인이 비활성화되기 전에, 디지트 라인을 제1 전압에서 바이어싱한 후 디지트 라인을 제2 전압에서 바이어싱하게 하며,
    워드 라인이 비활성화된 후 하나의 지속시간 동안 디지트 라인 및 플레이트를 제2 전압으로 유지하게 하도록 더 구성되는, 장치.
  21. 제19항에 있어서,
    제어기와 연결되고, 디지트 라인을 플레이트와 선택적으로 연결하도록 구성된 트랜지스터를 더 포함하며, 상기 제어기는 장치로 하여금
    플레이트를 제2 전압으로 전환한 후 디지트 라인을 플레이트와 연결하기 위해 트랜지스터를 처음으로 활성화하게 하고,
    트랜지스터를 처음으로 활성화한 후 디지트 라인을 플레이트로부터 분리하기 위해 트랜지스터를 비활성화하게 하고,
    워드 라인이 비활성화되기 전 디지트 라인을 플레이트와 연결하기 위해 트랜지스터를 두 번째로 활성화하게 하며,
    워드 라인이 비활성화된 후 그리고 디지트 라인이 플레이트와 연결되는 동안 플레이트를 제1 전압으로 바이어싱하게 하도록 더 구성되는, 장치.
  22. 제21항에 있어서,
    디지트 라인과 연결된 컬럼 디코더 - 상기 컬럼 디코더는 트랜지스터를 포함함 - 를 더 포함하는, 장치.
  23. 제19항에 있어서,
    디지트 라인, 접지 참조, 및 래치의 노드와 연결된 트랜지스터
    를 더 포함하며,
    강유전성 메모리 셀은 제1 논리 상태 또는 제2 논리 상태 중 하나를 저장하도록 구성되고,
    래치의 노드는 래치가 제2 논리 상태를 저장할 때 트랜지스터의 임계 전압보다 높은 전압을 갖도록 구성되며,
    래치는 제2 전압보다 낮은 서플라이 전압을 갖는, 장치.
  24. 제23항에 있어서,
    플레이트와 연결된 복수의 추가 강유전성 메모리 셀,
    복수의 추가 강유전성 메모리 셀과 연결된 복수의 추가 디지트 라인 - 상기 제어기는 복수의 추가 디지트 라인과 연결되며, 장치로 하여금,
    액세스 절차 전체에 걸쳐 복수의 추가 디지트 라인을 플레이트와 연결하게 하며,
    액세스 절차의 일부분 동안 디지트 라인을 플레이트와 연결하게 하도록 더 구성됨 - 을 더 포함하는, 장치.
  25. 방법으로서,
    강유전성 메모리 셀에 대한 디지트 라인의 전압을 바이어스 전압까지 증가시키는 단계,
    디지트 라인의 전압이 바이어스 전압에 도달한 후, 강유전성 메모리 셀에 대한 워드 라인의 전압을 활성화 전압까지 증가시키는 단계,
    워드 라인의 전압이 활성화 전압에 도달한 후, 강유전성 메모리 셀에 대한 제1 논리 상태를 감지하는 단계,
    제1 논리 상태를 감지한 후, 강유전성 메모리 셀에 대한 플레이트의 전압을 바이어스 전압으로 증가시키는 단계,
    플레이트가 바이어스 전압에 도달한 후, 강유전성 메모리 셀에 대한 제2 논리 상태를 결정하는 단계,
    디지트 라인을 제2 논리 상태에 대한 쓰기 전압으로 바이어싱하는 단계,
    디지트 라인을 쓰기 전압으로 바이어싱한 후, 워드 라인의 전압을 감소시키는 단계, 및
    워드 라인의 전압을 감소시킨 후, 플레이트의 전압 및 디지트 라인의 전압을 감소시키는 단계를 포함하는, 방법.
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