JP4364052B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 51
- 238000004519 manufacturing process Methods 0.000 title claims description 45
- 238000000034 method Methods 0.000 claims description 78
- 230000008569 process Effects 0.000 claims description 72
- 238000012360 testing method Methods 0.000 claims description 59
- 238000010438 heat treatment Methods 0.000 claims description 33
- 230000004913 activation Effects 0.000 claims description 13
- 239000000463 material Substances 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 46
- 230000010287 polarization Effects 0.000 description 21
- 230000008859 change Effects 0.000 description 9
- 238000001514 detection method Methods 0.000 description 7
- 230000006866 deterioration Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000036961 partial effect Effects 0.000 description 6
- 230000007704 transition Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 230000028161 membrane depolarization Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000013100 final test Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000007562 laser obscuration time method Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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Description
図1を参照して、強誘電体メモリの書き込み及び読み出し動作について説明する。
図2を参照して、この発明の半導体装置の製造工程例につき説明する。
図5を参照して、上述したこの発明の製造工程に適用して好適なテスト制御回路(書き込み試験回路)の構成例及びその接続関係について説明する。
図7を参照して、上述したこの発明の製造工程により製造された半導体装置を、さらに長寿命化するためのワード線レベル選択回路の構成例及びその接続関係について説明する。
M0 、M1 メモリセル
T0 、T1 アクセストランジスタ
Tr トランジスタ
BLPC ビット線プリチャージ回路
SA0 センスアンプ
C 強誘電体キャパシタ
WL ワード線
PL プレート線
BL ビット線
TECTRL テスト制御回路(書き込み試験回路)
VS0 ワード線レベル選択回路
OR OR回路
NOR NOR回路
EQ ビット線プリチャージ信号(線)
SE センスアンプ活性化信号(線)
Claims (3)
- 出力側が強誘電体メモリのビット線プリチャージ回路に接続されていて、入力側にはビット線プリチャージ信号が入力される第1信号線及びテスト信号が入力される第2信号線が接続されているOR回路と、出力側がセンスアンプに接続されていて、入力側にはセンスアンプ活性化主制御信号が入力される第3信号線及び前記第2信号線が接続されているNOR回路を含み、ビット線に対してプリチャージを行っている状態を維持し、かつセンスアンプのセンス動作を停止させる、書き込み試験回路が複数のメモリセルに接続されていて、2値化データを強誘電体の分極状態として記憶する前記複数のメモリセルを具える強誘電体メモリを製造する工程と、
前記強誘電体メモリを含む半導体装置を製造する工程とを含み、
前記強誘電体メモリを製造する工程及び前記半導体装置を製造する工程は、ウエハプロセスによりウエハレベルで前記強誘電体メモリが製造される工程よりも後に行われる熱処理工程に先だって、前記書き込み試験回路を用いて、前記複数のメモリセル全てに対して同時に、前記2値化データのうち、データ読み出し時に参照電位レベルよりも低い電位レベルで読み出されるデータを書き込む、データ書き込み工程を含むことを特徴とする半導体装置の製造方法。 - 前記強誘電体メモリを製造する工程は、強誘電体メモリに格納された2値化データのうち、参照電位レベルよりも高い電位レベルで読み出されるデータが格納されているメモリセルから、データを読み出す場合には、電源電位よりも低い電位レベルで、当該メモリセルに対して書き込みを行うための回路であって、電位選択信号が入力され、該電位選択信号に対応して、2つの異なる電位レベルの信号をワードドライバ回路に出力するワード線電位選択回路を有する強誘電体メモリを製造する工程であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記強誘電体メモリを製造する工程は、前記電位選択信号が入力される電位選択信号線に接続されている制御電極、第1の電源電位にされる第1主電極、及びワードドライバ回路入力信号線と接続されている第2主電極を有する第1のトランジスタと、入力側が前記電位選択信号線に接続されているインバータ回路と、第2の電源電位にされる第1主電極、前記ワードドライバ回路入力信号線と接続されている第2主電極、及び前記インバータ回路の出力側と接続されている制御電極を有する第2のトランジスタとを含む前記ワード線レベル選択回路を含む強誘電体メモリを製造する工程であることを特徴とする請求項2に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004132685A JP4364052B2 (ja) | 2004-04-28 | 2004-04-28 | 半導体装置の製造方法 |
US10/992,715 US7154767B2 (en) | 2004-04-28 | 2004-11-22 | Method for manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004132685A JP4364052B2 (ja) | 2004-04-28 | 2004-04-28 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005317700A JP2005317700A (ja) | 2005-11-10 |
JP4364052B2 true JP4364052B2 (ja) | 2009-11-11 |
Family
ID=35186897
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004132685A Expired - Fee Related JP4364052B2 (ja) | 2004-04-28 | 2004-04-28 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7154767B2 (ja) |
JP (1) | JP4364052B2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7782741B2 (en) * | 2007-01-18 | 2010-08-24 | Seagate Technology Llc | Probe-scanned ferroelectric media with imprinted regions |
JP6201539B2 (ja) * | 2013-09-03 | 2017-09-27 | 富士通セミコンダクター株式会社 | メモリ |
KR102227270B1 (ko) | 2016-08-31 | 2021-03-15 | 마이크론 테크놀로지, 인크. | 강유전 메모리 셀 |
EP3507805A4 (en) | 2016-08-31 | 2020-06-03 | Micron Technology, Inc. | DEVICES AND METHOD WITH FERROELECTRIC MEMORY AND FOR OPERATING FERROELECTRIC MEMORY |
WO2018044487A1 (en) | 2016-08-31 | 2018-03-08 | Micron Technology, Inc. | Apparatuses and methods including ferroelectric memory and for accessing ferroelectric memory |
KR102314663B1 (ko) | 2016-08-31 | 2021-10-21 | 마이크론 테크놀로지, 인크. | 2 트랜지스터-1 커패시터 메모리를 포함하고 이를 액세스하기 위한 장치 및 방법 |
US10867675B2 (en) | 2017-07-13 | 2020-12-15 | Micron Technology, Inc. | Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells |
US10529410B2 (en) | 2017-12-18 | 2020-01-07 | Micron Technology, Inc. | Techniques for accessing an array of memory cells to reduce parasitic coupling |
US10762944B2 (en) * | 2017-12-18 | 2020-09-01 | Micron Technology, Inc. | Single plate configuration and memory array operation |
US11017831B2 (en) | 2019-07-15 | 2021-05-25 | Micron Technology, Inc. | Ferroelectric memory cell access |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0964291A (ja) | 1995-08-22 | 1997-03-07 | Oki Electric Ind Co Ltd | 強誘電体メモリ及びその製造方法 |
JP4344450B2 (ja) * | 2000-02-25 | 2009-10-14 | Okiセミコンダクタ株式会社 | 不揮発性メモリ |
JP2002093194A (ja) | 2000-09-08 | 2002-03-29 | Matsushita Electric Ind Co Ltd | 強誘電体メモリの検査方法および強誘電体メモリ |
JP2003173674A (ja) * | 2001-12-03 | 2003-06-20 | Matsushita Electric Ind Co Ltd | 電圧検知レベル補正回路および半導体装置 |
JP2004288282A (ja) * | 2003-03-20 | 2004-10-14 | Fujitsu Ltd | 半導体装置 |
-
2004
- 2004-04-28 JP JP2004132685A patent/JP4364052B2/ja not_active Expired - Fee Related
- 2004-11-22 US US10/992,715 patent/US7154767B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20050243593A1 (en) | 2005-11-03 |
US7154767B2 (en) | 2006-12-26 |
JP2005317700A (ja) | 2005-11-10 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060814 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081126 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081222 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090204 |
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A131 | Notification of reasons for refusal |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120828 Year of fee payment: 3 |
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|
S531 | Written request for registration of change of domicile |
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|
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LAPS | Cancellation because of no payment of annual fees |