JP2012243341A

JP2012243341A - 半導体装置

Info

Publication number: JP2012243341A
Application number: JP2011111044A
Authority: JP
Inventors: Takeshi Ogami; 武士大神
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2011-05-18
Filing date: 2011-05-18
Publication date: 2012-12-10

Abstract

【課題】隣接する他のワード線と短絡したワード線に接続されているメモリセルについて個々の評価試験を可能にする。
【解決手段】半導体装置は、入力されるテストモード信号が活性化されたときに、一つのメインワード線に繋がる複数のサブワード線をそれぞれ駆動する複数のプリデコード信号を同時に活性化するプリデコード回路を含んでいる。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、複数のワード線を含む半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置は、配列形成された複数のメモリセルを有している。これら複数のメモリセルの各々は、列方向に沿って形成された複数のワード線のいずれかと、行方向に沿って形成された複数のビット線のいずれかとに接続されている。複数のワード線及び複数のビット線を選択することにより、各メモリセルに対して選択的にアクセスすることができる。

ところで、半導体記憶装置は、製造時に種々の電気的テストを受ける。その際、隣接するワード線間が短絡していると、それらのワード線に接続されたメモリセルに対して選択的にアクセスすることができない。つまり、隣接するワード線間が短絡していると、各メモリセルの対する電気的テストが行えないという問題点がある。

このような問題点を解決するため、関連する半導体装置では、メモリユニットから出力されるデータと外部から入力される参照データとを比較するようにしている（例えば、特許文献１参照）。

特開２００８−１５９１６８号公報

特許文献１に記載された技術は、メモリユニットから出力されるデータと外部から入力される参照データとを比較することによりメモリユニットの良否判定を行うものである。参照データは、外部から入力されるものであるため、メモリユニットにおけるワード線間の短絡の影響を受けない。それゆえ、この技術では、ワード線間の短絡の有無に関わらず、メモリユニット全体としての良否判定を行うことができる。

しかしながら、特許文献１に記載された技術では、ワード線に短絡が生じている状況下において、それらのワード線に接続されているメモリセル個々の評価試験を行うことができないという問題点がある。例えば、短絡したワード線の電位が所定の電位にまで上昇しない場合、それらワード線に接続されているメモリセルは全て不良と判定される蓋然性が高く、個々のメモリセルの特性評価することはできない。

本発明は、隣接する他のワード線と短絡したワード線に接続されているメモリセルについて個々の評価試験を行うことができる半導体装置を提供しようとするものである。

本発明の一実施の形態に係る半導体装置は、入力されるテストモード信号が活性化されたとき、一つのメインワード線に繋がる複数のサブワード線をそれぞれ駆動する複数のプリデコード信号を同時に活性化するプリデコード回路を含むことを特徴とする。

本発明によれば、テストモード信号を用いて、一のメインワード線に繋がる複数のサブワード線を同時に駆動できるようにしたことで、隣接するワード線間に短絡があっても、ワード線の電位を所定の電位にまで上昇させることができ、それらワード線に接続されているメモリセルについて個々の評価試験を行うことが可能になる。

本発明の第１の実施の形態に係る半導体装置の概略構成を示すブロック図である。図１の半導体装置に含まれるロウデコーダの内部の概略構成を示すブロック図である。図２のロウデコーダに含まれるプリデコーダ回路の構成例を示す論理回路図である。図２のロウデコーダに含まれるアレイコントロール回路の構成例を示す論理回路図である。図２のロウデコーダに含まれるサブワードドライバ回路の構成例を示す回路図である。図１の半導体装置に含まれるメモリセルアレイにおけるメインワード線とサブワード線とサブワードドライバ回路との接続関係を示す図である。複数のサブサード線が同時に活性化された状態を示す図である。図２のロウデコーダの通常時の動作を説明するためのタイミングチャートである。図２のロウデコーダの試験時の動作を説明するためのタイミングチャートである。

以下、図面を参照して、本発明の実施の形態について詳細に説明する。

図１は、本発明の第１の実施の形態に係る半導体装置の概略構成を示すブロック図である。図１の半導体装置は、ＤＲＡＭ（Dynamic Random Access Memory）であるが、本発明は、ＤＲＡＭに限らず、一本のメインワード線に複数のサブワード線が繋がる階層構成を採用する他の半導体記憶装置（Static Random Access Memory（ＳＲＡＭ）、Phase change Random Access Memory（ＰＲＡＭ）、フラッシュメモリ等）にも適用可能である。

図示の半導体装置１０は、内部クロック発生回路１０１、コマンドデコーダ１０２、制御回路１０３、モードレジスタ１０４、ロウアドレスバッファ・リフレッシュカウンタ１０５、カラムアドレスバッファ・バーストカウンタ１０６、メモリセルアレイ１０７、ロウデコーダ１０８、カラムデコーダ１０９、センスアンプ１１０、データ制御回路１１１、ラッチ回路１１２、ＤＬＬ（Dray Locked Loop）１１３、ＤＱ（データ信号）入出力回路１１４を備えている。

外部からクロック信号（ＣＫ，／ＣＫ，ＣＫＥ）、アドレス信号（Ａｄｄｒｅｓｓ）及びコマンド信号（／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ）を与えることで、メモリセルアレイに含まれるメモリセルに対する情報の書き込み及び読み出しを行うことができる。これらの書き込み動作及び読み出し動作については、よく知られているので、その詳細な説明は省略する。

本発明は、上記構成のうち、特にロウデコーダ１０８に関する。

ロウデコーダ１０８は、図２に示すように、プリデコード回路２０１、アレイコントロール回路２０２及びサブワードドライバ回路２０３を含む。ただし、この構成は、説明の便宜を優先しており、実際の装置の構成とは異なるものである。例えば、プリデコード回路２０１は、ロウデコーダ１０８の外部（前段）にあってもよい。また、サブワードドライバ回路２０３は、通常、メモリセルアレイ１０７の中（メモリセルマット間）に設けられる。さらに、プリデコード回路２０１、アレイコントロール回路２０２及びサブワードドライバ回路２０３は、１対１対１に対応するものではなく、通常、一つのプリデコード回路２０１に対して複数のアレイコントロール回路２０２が設けられ、アレイコントロール回路２０２の各々に対して複数のサブワードドライバ回路２０３が設けられる。

プリデコード回路２０１は、例えば、図３に示すように構成される。このプリコード回路２０１は、複数のインバータ回路と、ＡＮＤ回路及びＮＯＲ回路を含む。

プリデコード回路２０１は、２ビットの入力Ｘアドレス信号ＲＡＤＴ〈０〉，ＲＡＤＴ〈１〉を受けて、４つのプリデコード信号ＲＦ０Ｂ〈０〉，ＲＦ０Ｂ〈１〉，ＲＦ０Ｂ〈２〉，ＲＦ０Ｂ〈３〉を出力する。これらの信号の電位は、内部電圧ＶＰＥＲＩ（ハイレベル）と低電位側電源電圧ＶＳＳ（ローレベル）の間で遷移する。

通常動作では、４つのプリデコード信号ＲＦ０Ｂ〈０〉，ＲＦ０Ｂ〈１〉，ＲＦ０Ｂ〈２〉，ＲＦ０Ｂ〈３〉のうち、２ビットの入力Ｘアドレス信号ＲＡＤＴ〈０〉，ＲＡＤＴ〈１〉によって指定される一つの信号が活性化される（ハイレベルからローレベルへ遷移する）。試験時には、テストモード信号Ｔ４ＳＷＬＴが活性化される（ローレベルからハイレベルへ遷移する）。これを受けて、プリデコード回路２０１は、入力Ｘアドレス信号ＲＡＤＴ〈０〉，ＲＡＤＴ〈１〉に関係なく、４つのプリデコード信号ＲＦ０Ｂ〈０〉，ＲＦ０Ｂ〈１〉，ＲＦ０Ｂ〈２〉，ＲＦ０Ｂ〈３〉の全てを活性化する。

なお、プリデコード回路２０１は、テストモード信号Ｔ４ＳＷＬＴが非活性のときに、入力Ｘアドレス信号ＲＡＤＴ〈０〉，ＲＡＤＴ〈１〉に基づいて、４つのプリデコード信号ＲＦ０Ｂ〈０〉，ＲＦ０Ｂ〈１〉，ＲＦ０Ｂ〈２〉，ＲＦ０Ｂ〈３〉のうちの一つを活性化し、テストモード信号Ｔ４ＳＷＬＴが活性化されたときに、入力Ｘアドレス信号ＲＡＤＴ〈０〉，ＲＡＤＴ〈１〉に無関係に、４つのプリデコード信号ＲＦ０Ｂ〈０〉，ＲＦ０Ｂ〈１〉，ＲＦ０Ｂ〈２〉，ＲＦ０Ｂ〈３〉の全てを活性化するものであれば、どのような構成であってもよい。例えば、入力Ｘアドレス信号ＲＡＤＴ〈０〉，ＲＡＤＴ〈１〉から生成される４つの信号（プリデコード信号の元となる元信号）のそれぞれと、テストモード信号Ｔ４ＳＷＬＴとの論理和を求める論理回路を含む回路として構成可能である。

アレイコントロール回路２０２は、例えば、図４に示すように構成される。即ち、アレイコントロール回路２０２は、一対のＮＯＲ回路、ＮＡＮＤ回路、及び複数のインバータ回路及び電圧変換回路を構成する複数のＰ型ＭＯＳ（metal oxide semiconductor）トランジスタ（以下、ＰＭＯＳ）及びＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳ）を含む。このアレイコントロール回路２０２は、図３のプリデコード回路２０１からの４つのプリデコード信号ＲＦ０Ｂ〈０〉，ＲＦ０Ｂ〈１〉，ＲＦ０Ｂ〈２〉，ＲＦ０Ｂ〈３〉のうちの一つＲＦ０Ｂ〈０〉に対応するものである。残りのプリデコード信号の各々に対応するアレイコントロール回路についても図４の構成と同様に構成される。

アレイコントロール回路２０２には、プリデコード信号のほかに、制御回路１０３（図２参照）からのロウ系制御信号Ｒ１ＡＣＢ，Ｒ２ＡＣＢと、ロウアドレスバッファ・リフレッシュカウンタ１０５からのマット選択信号ＭＡＴＳＥＬＢとが入力される。これらの信号もまた、内部電圧ＶＰＥＲＩ（ハイレベル）と低電位側電源電圧ＶＳＳ（ローレベル）の間で遷移する。

アレイコントロール回路２０２は、入力される全ての信号が活性化される（ローレベルに遷移する）と、サブワードドライバ駆動信号ＡＲＦＸＴ〈０〉及びＡＲＦＸＢ〈０〉を活性化する。サブワードドライバ駆動信号ＡＲＦＸＴ〈０〉とＡＲＦＸＢ〈０〉は、相補信号であり、活性化されるとサブワードドライバ駆動信号ＡＲＦＸＴ〈０〉はハイレベルへ遷移し、サブワードドライバ駆動信号ＡＲＦＸＢ〈０〉は、ローレベルへ遷移する。これらの信号は、昇圧電圧ＶＰＰ（ハイレベル）と低電位側電源電圧ＶＳＳ（ローレベル）の間で遷移する。

なお、アレイコントロール回路２０２は、上記構成に限定されるものではなく、他の公知の構成を採用するものであってもよい。

サブワードドライバ回路２０３は、例えば、図５に示すように構成される。このサブワードドライバ回路２０３は、一対のサブワードドライバ駆動信号ＡＲＦＸＴ〈０〉及びＡＲＦＸＢ〈０〉に対応するものであって、１個のＰＭＯＳと、高閾値ＶＴを持つ一対のＮＭＯＳとを含む。なお、高閾値ＶＴとは、半導体装置１０に含まれる特性の異なるＮＭＯＳが有する閾値のうち高い方を意味する。

サブワードドライバ回路２０３は、メインワード線とサブワード線との間に接続され、メインワード線が活性化された状態（ＡＲＭＷＬＢがローレベルに遷移した状態）で、サブワードドライバ駆動信号ＡＲＦＸＴ〈０〉及びＡＲＦＸＢ〈０〉が活性化されると、サブワード線を活性化（ＡＡＳＷＬ〈０〉がハイレベルに遷移）する。

メインワード線の電位ＡＲＭＷＬＢは、昇圧電圧ＶＰＰ（ハイレベル）と低電位側電源電圧ＶＳＳ（ローレベル）の間で遷移し、サブワード線の電位ＡＡＳＷＬは、昇圧電圧ＶＰＰ（ハイレベル）と低電位側内部電圧ＶＫＫ（＜ＶＳＳ）（ローレベル）の間で遷移する。

なお、サブワードドライバ回路２０３は、上記構成に限定されるものではなく、他の公知の構成を採用するものであってもよい。

図６に、メインワード線、サブワード線及びサブワードドライバ回路２０３との接続関係を示す。なお、図６では、活性化されたメインワード線及びサブワード線は実線で、非活性のメインワード線及びサブワード線は破線で示されている。

図６では、２本のメインワード線（ＡＲＭＷＬＢ〈０〉，ＡＲＭＷＬＢ〈１〉）に、サブワードドライバ回路２０３を介して、それぞれ、４本のサブワード線（ＡＡＳＷＬＴ〈０〉，ＡＡＳＷＬＴ〈１〉，ＡＡＳＷＬＴ〈２〉及びＡＡＳＷＬＴ〈３〉、又はＡＡＳＷＬＴ〈４〉，ＡＡＳＷＬＴ〈５〉，ＡＡＳＷＬＴ〈６〉及びＡＡＳＷＬＴ〈７〉）が接続されている。各サブワード線は、隣接する２つのメモリセルマット６０１で共用されている。各メモリマットに含まれるサブワード線の各々は、両隣に位置するサブワードドライバ回路２０３のいずれか一方に接続される。

通常の動作では、図６に実線で示しているように、１本のサブワード線（ここでは、ＡＡＳＷＬＴ〈０〉）が活性化される。このとき、活性化されるサブワード線の電位は、昇圧電圧ＶＰＰにならなければならない。ここで、活性化されたサブワード線ＡＡＳＷＬＴ〈０〉が、隣接する非活性のサブワード線ＡＡＳＷＬＴ〈１〉）と短絡していると仮定する。この場合、非活性のサブワード線の電位は、負の電源電圧よりも低い内部負電圧ＶＫＫに維持されているため、サブワード線ＡＡＳＷＬＴ〈０〉の電位は、昇圧電圧ＶＰＰに達しない。そこで、本実施の形態では、試験時に、１本のメインワード線に繋がる４本全てのサブワード線を同時に活性化することで上記問題を解決する。そのときの状態を図７に示す。

次に、図８及び図９をも参照して、ロウデコータ１０８の動作について説明する。

通常の動作では、図８に示すように、テストモード信号Ｔ４ＳＷＬＴが非活性（“Ｌ”ローレベル）とされている。この条件下で、入力Ｘアドレス信号ＲＡＤＴ〈０〉，ＲＡＤＴ〈１〉の電位変化に応じて、プリデコード信号の一つ（ここでは、ＲＦ０Ｂ〈０〉）が活性化される（ローレベルへ遷移する）。他のプリデコード信号ＲＦ０Ｂ〈３：１〉は、ハイレベルを維持する。

ロウ系制御信号Ｒ１ＡＣＢ，Ｒ２ＡＣＢ及びマット選択信号ＭＡＴＳＥＬＢが活性化された状態（ローレベル）で、プリデコード信号ＲＦ０Ｂ〈０〉が活性化されると、サブワードドライバ駆動信号ＡＲＦＸＴ〈０〉及びＡＲＦＸＢ〈０〉が活性化される。即ち、ＡＲＦＸＴ〈０〉はハイレベルに、ＡＲＦＸＢ〈０〉はローレベルに変化する。他のサブワードドライバ駆動信号ＡＲＦＸＴ〈３：１〉及びＡＲＦＸＢ〈３：１〉は非活性のままである。即ち、ＡＲＦＸＴ〈３：１〉はローレベル、ＡＲＦＸＢ〈３：１〉はハイレベルのままである。

また、ロウ系制御信号Ｒ２ＡＣＢの活性化により、メインワード線が活性化される。この状態（ＡＲＭＷＬＢ〈０〉がローレベル）で、サブワードドライバ駆動信号ＡＲＦＸＴ〈０〉及びＡＲＦＸＢ〈０〉が活性化されると、対応するサブワード線（ＡＡＳＷＬ〈０〉）が活性化される（ハイレベルに遷移）。

以上のように、通常動作では、１本のメインワード線に繋がる４本のサブワード線のうちの一本が活性化される。

これに対して、試験時には、図９に示すように、テストモード信号Ｔ４ＳＷＬＴは活性状態（“Ｈ”ハイレベル）に固定される。この条件下では、入力Ｘアドレス信号ＲＡＤＴ〈０〉，ＲＡＤＴ〈１〉の電位変化に関係なく、プリデコード信号ＲＦ０Ｂ〈３：０〉は全て活性化状態（ハイレベル）に固定される。

ロウ系制御信号Ｒ１ＡＣＢ，Ｒ２ＡＣＢ及びマット選択信号ＭＡＴＳＥＬＢが活性化（ローレベル）されると、プリデコード信号ＲＦ０Ｂ〈３：０〉が活性状態に固定されているので、全てのサブワードドライバ駆動信号ＡＲＦＸＴ〈３：０〉及びＡＲＦＸＢ〈３：０〉が活性化される。

また、ロウ系制御信号Ｒ２ＡＣＢの活性化により、メインワード線が活性化される（ＡＲＭＷＬＢ〈０〉がローレベル）。その結果、４本全てのサブワード線（ＡＡＳＷＬ〈０〉，ＡＡＳＷＬ〈１〉，ＡＡＳＷＬ〈２〉，ＡＡＳＷＬ〈３〉）が活性化される（ハイレベルに遷移）。

以上のように、試験動作時には、１本のメインワード線に繋がる４本のサブワード線の全てが活性化される。その結果、隣接するサブワード線間に短絡が生じた場合であっても、それらのサブワード線の電位を昇圧電圧ＶＰＰにまで上昇させることができるので、それらのサブワード線に接続されているメモリセルの評価試験を行うことができる。

また、メモリセルのセル容量Ｃｓが許容値以下の場合であっても、見かけのセル容量を４×Ｃｓとすることができる。このため、いずれの場合においても、サブワード線に接続されているメモリセルの評価試験を行うことができる。こうして、プロセスフィードバックに利用できる評価試験結果を得ることができる。

以上、本発明について代表的な実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変形・変更が可能である。

１０半導体装置
１０１内部クロック発生回路
１０２コマンドデコーダ
１０３制御回路
１０４モードレジスタ
１０５ロウアドレスバッファ・リフレッシュカウンタ
１０６カラムアドレスバッファ・バーストカウンタ
１０７メモリセルアレイ
１０８ロウデコーダ
１０９カラムデコーダ
１１０センスアンプ
１１１データ制御回路
１１２ラッチ回路
１１３ＤＬＬ
１１４ＤＱ入出力回路
２０１プリデコーダ回路
２０２アレイコントロール回路
２０３サブワードドライバ回路
６０１メモリセルマット

Claims

入力されるテストモード信号が活性化されたとき、一つのメインワード線に繋がる複数のサブワード線をそれぞれ駆動する複数のプリデコード信号を同時に活性化するプリデコード回路を含むことを特徴とする半導体装置。
前記プリデコード回路は、前記テストモード信号が不活性のとき、２つの入力信号に応じて４つのサブワード線をそれぞれ駆動するための４つのプリデコード信号のうちのいずれか一つを活性化することを特徴とする請求項１に記載の半導体装置。
前記プリデコード回路は、前記２つの入力信号から生成された前記４つのプリデコード信号の元になる元信号のそれぞれと前記テストモード信号との論理和を求める論理和回路を含むことを特徴とする請求項２に記載の半導体装置。
前記複数のサブワード線が形成されたメモリセルマットと、その両側に配置され一対のサブワードドライバとを有し、前記複数のサブワード線の各々は前記一対のサブワードドライバのいずれか一方に接続され、前記複数のプリデコード信号が前記一対のサブワードドライバに供給されることを特徴とする請求項１乃至３に記載の半導体装置。