KR102227270B1 - 강유전 메모리 셀 - Google Patents

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마이크론 테크놀로지, 인크.
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Abstract

강유전 메모리 셀들을 포함하는 장치들 및 방법들이 개시된다. 예시적인 강유전 메모리 셀은 두 개의 트랜지스터 및 두 개의 커패시터를 포함한다. 다른 예시적인 강유전 메모리 셀은 세 개의 트랜지스터 및 두 개의 커패시터를 포함한다. 다른 예시적인 강유전 메모리 셀은 네 개의 트랜지스터 및 두 개의 커패시터를 포함한다.

Description

강유전 메모리 셀
관련 출원 상호 참조
본 출원은 2016년 8월 31일에 출원된 미국 가 출원 번호 62/381,942의 출원 이익을 주장한다. 본 출원은 모든 목적들을 위해 그 전체가 본 출원에 참조로서 통합된다.
메모리 소자들은 컴퓨터들, 무선 통신 장치들, 카메라들, 디지털 디스플레이들 등과 같은 다양한 전자 장치에 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 소자의 상이한 상태들을 프로그래밍함으로써 저장된다. 예를 들어, 바이너리 소자들은 보통 논리 "1" 또는 논리 "0"으로 표기되는 두 개의 상태를 갖는다. 다른 시스템들에서는, 세 개 이상의 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 장치는 메모리 소자에 저장된 상태를 판독, 또는 감지할 수 있다. 정보를 저장하기 위해 전자 장치는 메모리 소자에 상태를 기록, 또는 프로그래밍할 수 있다.
랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전 RAM(FeRAM), 자기식 RAM(MRAM), 저항식 RAM(RRAM), 플래시 메모리 등을 비롯하여, 다양한 유형의 메모리 소자가 존재한다. 메모리 소자들은 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리 예를 들어, 플래시 메모리는 외부 전원이 없을 때에도 장시간 데이터를 저장할 수 있다. 휘발성 메모리 소자들, 예를 들어, DRAM은 외부 전원에 의해 주기적으로 리프레시되지 않는 한 시간이 지남에 따라 그것들의 저장된 상태를 잃을 수 있다. 바이너리 메모리 소자는 예를 들어, 충전 또는 방전된 커패시터를 포함할 수 있다. 그러나, 충전된 커패시터는 전류 누설을 통해 시간이 지남에 따라 방전되게 되어, 저장된 정보가 손실될 수 있다. 휘발성 메모리의 특정 특징들은 보다 빠른 판독 또는 기록 속도와 같은 성능 이점들을 제공할 수 있지만, 주기적인 리프레시 없이도 데이터를 저장할 수 있는 기능과 같은 비휘발성 메모리의 특징들이 유리할 수 있다.
FeRAM은 유사한 소자 아키텍처들을 휘발성 메모리로서 사용할 수 있으나 강유전 커패시터를 기억 소자로서 사용함으로 인해 비휘발성 속성들을 가질 수 있다. 그에 따라 FeRAM 소자들은 다른 비휘발성 및 휘발성 메모리 소자들에 비해 개선된 성능을 가질 수 있다. 그러나, FeRAM 소자들의 동작을 개선하는 것이 바람직하다. 예를 들어, 메모리 셀 감지 동안 개선된 잡음 저항, 보다 컴팩트한 회로들 및 감소된 레이아웃 크기 및 FeRAM 소자들의 동작에 대한 개선된 타이밍을 갖는 것이 바람직할 수 있다.
강유전 메모리 셀들을 포함하는 장치들 및 메모리 셀에 액세스하기 위한 방법들이 설명된다. 예시적인 장치는 제1 커패시터 및 제2 커패시터, 및 제1 트랜지스터 및 제2 트랜지스터를 포함한다. 상기 제1 커패시터는 제1 플레이트, 제2 플레이트 및 상기 제1 플레이트와 상기 제2 플레이트 사이에 배치된 강유전 물질을 포함하며, 상기 제1 플레이트는 플레이트 라인 구조체에 결합된다. 상기 제2 커패시터는 제1 플레이트, 제2 플레이트 및 상기 제1 플레이트와 상기 제2 플레이트 사이에 배치된 강유전 물질을 포함하며, 상기 제1 플레이트는 상기 플레이트 라인 구조체에 결합된다. 상기 제1 트랜지스터는 상기 제1 커패시터에 관해 수직적으로 위치되고 상기 제1 커패시터의 상기 제2 플레이트에 결합된다. 상기 제2 트랜지스터는 상기 제2 커패시터에 관해 수직적으로 위치되고 상기 제2 커패시터의 상기 제2 플레이트에 결합된다.
예시적인 방법은 메모리 셀의 제1 트랜지스터 및 제2 트랜지스터를 활성화시키는 단계 및 제1 강유전 커패시터 및 제2 강유전 커패시터에 결합되는 플레이트 라인에 전압을 인가하는 단계를 포함한다. 제1 강유전 커패시터는 상기 제1 트랜지스터에 결합되고 상기 제1 트랜지스터에 관해 수직적으로 위치된다. 상기 제2 강유전 커패시터는 상기 제2 트랜지스터에 결합되고 상기 제2 트랜지스터에 관해 수직적으로 위치된다. 상기 제1 강유전 커패시터에 결합되는 제1 디지트 라인에서 발달되는 제1 전압이 상기 제2 강유전 커패시터에 결합되는 제2 디지트 라인에서 발달되는 제2 전압과 비교된다.
도 1은 본 발명의 다양한 실시 예에 따른 강유전 메모리를 지원하는 예시적인 메모리 어레이의 블록도이다.
도 2a는 본 발명의 실시예에 따른 메모리 셀들의 컬럼을 포함하는 예시적인 회로의 개략도이다. 도 2b는 본 발명의 실시예에 따른 감지 구성요소의 개략도이다.
도 3a 및 도 3b는 본 발명의 다양한 실시 예에 따른 강유전 메모리 셀에 대한 예시적인 비선형 전기적 속성들의 도해들이다.
도 4a는 본 발명의 실시 예에 따른 두 개의 트랜지스터 및 두 개의 커패시터를 포함하는 예시적인 메모리 셀들의 개략도이다.
도 4b는 본 발명의 실시 예에 따른 두 개의 트랜지스터 및 두 개의 커패시터를 포함하는 예시적인 메모리 셀들을 도시하는 예시적인 메모리 어레이의 영역의 도식적인 측단면도이다.
도 5a는 본 발명의 실시 예에 따른 두 개의 트랜지스터 및 두 개의 커패시터를 포함하는 예시적인 메모리 셀들의 개략도이다.
도 5b는 본 발명의 실시 예에 따른 두 개의 트랜지스터 및 두 개의 커패시터를 포함하는 예시적인 메모리 셀들을 도시하는 예시적인 메모리 어레이의 영역의 도식적인 측단면도이다.
도 6a는 본 발명의 실시 예에 따른 두 개의 트랜지스터 및 두 개의 커패시터를 포함하는 예시적인 메모리 셀들의 개략도이다.
도 6b는 본 발명의 실시 예에 따른 두 개의 트랜지스터 및 두 개의 커패시터를 포함하는 예시적인 메모리 셀들을 도시하는 예시적인 메모리 어레이의 영역의 도식적인 측단면도이다.
도 7a는 본 발명의 실시 예에 따른 두 개의 트랜지스터 및 두 개의 커패시터를 포함하는 예시적인 메모리 셀들의 개략도이다.
도 7b는 본 발명의 실시 예에 따른 두 개의 트랜지스터 및 두 개의 커패시터를 포함하는 예시적인 메모리 셀들을 도시하는 예시적인 메모리 어레이의 영역의 도식적인 측단면도이다.
도 8a는 본 발명의 실시 예에 따른 두 개의 트랜지스터 및 두 개의 커패시터를 포함하는 예시적인 메모리 셀들의 개략도이다.
도 8b는 본 발명의 실시 예에 따른 두 개의 트랜지스터 및 두 개의 커패시터를 포함하는 예시적인 메모리 셀들을 도시하는 예시적인 메모리 어레이의 영역의 도식적인 측단면도이다.
도 9a는 본 발명의 실시 예에 따른 세 개의 트랜지스터 및 두 개의 커패시터를 포함하는 예시적인 메모리 셀들의 개략도이다.
도 9b는 본 발명의 실시 예에 따른 세 개의 트랜지스터 및 두 개의 커패시터를 포함하는 예시적인 메모리 셀들을 도시하는 예시적인 메모리 어레이의 영역의 도식적인 측단면도이다.
도 10a는 본 발명의 실시 예에 따른 세 개의 트랜지스터 및 두 개의 커패시터를 포함하는 예시적인 메모리 셀들의 개략도이다.
도 10b는 본 발명의 실시 예에 따른 세 개의 트랜지스터 및 두 개의 커패시터를 포함하는 예시적인 메모리 셀들을 도시하는 예시적인 메모리 어레이의 영역의 도식적인 측단면도이다.
도 11a는 본 발명의 실시 예에 따른 네 개의 트랜지스터 및 두 개의 커패시터를 포함하는 예시적인 메모리 셀들의 개략도이다.
도 11b는 본 발명의 실시 예에 따른 네 개의 트랜지스터 및 두 개의 커패시터를 포함하는 예시적인 메모리 셀들을 도시하는 예시적인 메모리 어레이의 영역의 도식적인 측단면도이다.
도 12a는 본 발명의 실시 예에 따른 네 개의 트랜지스터 및 두 개의 커패시터를 포함하는 예시적인 메모리 셀들의 개략도이다.
도 12b는 본 발명의 실시 예에 따른 네 개의 트랜지스터 및 두 개의 커패시터를 포함하는 예시적인 메모리 셀들을 도시하는 예시적인 메모리 어레이의 영역의 도식적인 측단면도이다.
도 13a는 본 발명의 실시 예에 따른 네 개의 트랜지스터 및 두 개의 커패시터를 포함하는 예시적인 메모리 셀들의 개략도이다.
도 13b는 본 발명의 실시 예에 따른 네 개의 트랜지스터 및 두 개의 커패시터를 포함하는 예시적인 메모리 셀들을 도시하는 예시적인 메모리 어레이의 영역의 도식적인 측단면도이다.
도 14는 본 발명의 다양한 실시 예에 따른 강유전 메모리를 지원하는 메모리 어레이의 블록도이다.
도 15는 본 발명의 다양한 실시 예에 따른 강유전 메모리를 지원하는 시스템의 블록도이다.
특정 세부 사항들이 본 발명의 실시 예들에 대한 충분한 이해를 제공하기 위해 아래에 제시된다. 그러나, 해당 기술분야의 통상의 기술자에게 본 발명의 실시 예들이 이러한 특정 세부 사항들 없이도 실시될 수 있다는 것이 명백할 것이다. 또한, 본원에 설명된 본 발명의 특정 실시 예들은 예로서 제공되고 본 발명의 범위를 이러한 특정 실시예들로 제한하는 것으로 사용되지는 않아야 한다. 다른 경우들에서, 주지된 회로들, 제어 신호들, 타이밍 프로토콜들 및 소프트웨어 동작들은 본 발명을 불필요하게 모호하게 하는 것을 회피하기 위해 상세하게 제시되지 않았다.
도 1은 본 발명의 다양한 실시 예에 따른 강유전 메모리를 지원하는 예시적인 메모리 어레이(10)를 도시한다. 메모리 어레이(10)는 또한 전자 메모리 장치로도 지칭될 수 있다. 메모리 어레이(10)는 상이한 상태들을 저장하도록 프로그램 가능한 메모리 셀들(105)을 포함한다. 각 상태는 상이한 논리 값들을 나타낼 수 있다. 예를 들어, 두 개의 상태를 저장하는 메모리의 경우, 논리 값들은 논리 0 및 논리 1로 표기될 수 있다. 몇몇 경우, 메모리 셀(105)은 둘보다 많은 논리 값을 저장하도록 구성된다. 메모리 셀(105)은 프로그램 가능한 상태들을 나타내는 전하를 저장하기 위한 복수의 커패시터를 포함할 수 있다. 예를 들어, 충전 및 충전되지 않은 커패시터들은 각각, 두 개의 논리 값을 나타낼 수 있다.
강유전 메모리 셀은 유전 물질로서 강유전을 갖는 커패시터들을 포함할 수 있다. 강유전 커패시터의 전하의 상이한 레벨들은 상이한 논리 값들을 나타낼 수 있다. 강유전 메모리 셀들(105)은 기타 메모리 아키텍처들에 비해 성능이 개선될 수 있는 유익한 속성들, 예를 들어, 주기적인 리프레시 동작들 필요 없이 논리 값들의 영구적인 기억 장치를 가질 수 있다.
판독 및 기록과 같은 동작들은 적절한 액세스 라인들(12) 및 디지트 라인들(15)을 활성화 또는 선택함으로써 메모리 셀들(105)에 관해 수행될 수 있다. 액세스 라인들(12)은 또한 워드 라인들(12)로도 지칭될 수 있다. 워드 라인(12) 또는 디지트 라인(15)을 활성화 또는 선택하는 것은 각각의 라인에 전압을 인가하는 것을 포함할 수 있다. 워드 라인들(12) 및 디지트 라인들(15)은 전도 물질들로 만들어진다. 예를 들어, 워드 라인들(12) 및 디지트 라인들(15)은 금속들(이를테면 구리, 알루미늄, 금, 텅스텐 등), 금속 합금들, 도핑된 반도체들, 기타 전도 물질들 등으로 만들어질 수 있다. 도 1의 예에 따르면, 메모리 셀들(105)의 각 로우는 워드 라인(12)(WL)에 결합되고, 메모리 셀들(105)의 각 컬럼은 디지트 라인들(15)(BL-T 및 BL-C)에 결합된다. 각각의 워드 라인들(12) 및 디지트 라인들(15)을 활성화(예를 들어, 워드 라인들(12) 또는 디지트 라인들(15)에 전압을 인가)함으로써, 메모리 셀(105)은 그것들의 교차 지점에서 액세스될 수 있다. 메모리 셀(105)에 액세스하는 것은 메모리 셀(105)을 판독 또는 기록하는 것을 포함할 수 있다. 워드 라인들(12) 및 디지트 라인들(15)의 교차 지점은 메모리 셀의 어드레스로서 지칭될 수 있다.
몇몇 아키텍처에서, 셀의 논리 저장 소자, 예를 들어, 커패시터들은 선택 구성요소들에 의해 디지트 라인들과 전기적으로 절연될 수 있다. 워드 라인(12)은 선택 구성요소들에 결합되고 이들을 제어할 수 있다. 예를 들어, 선택 구성요소들은 트랜지스터들일 수 있고 워드 라인(12)은 트랜지스터의 게이트들에 결합될 수 있다. 워드 라인(12)을 활성화시키면 메모리 셀(105)의 커패시터들과 대응하는 디지트 라인(15) 사이가 전기적으로 결합되거나 폐쇄 회로가 된다. 그 다음 디지트 라인들은 메모리 셀(105)을 판독 또는 기록하기 위해 액세스될 수 있다.
메모리 셀들(105)에 액세스하는 것은 로우 디코더(20) 및 컬럼 디코더(30)를 통해 제어될 수 있다. 몇몇 예로, 로우 디코더(20)는 메모리 제어기(40)로부터 로우 어드레스를 수신하고 수신된 로우 어드레스에 기초하여 적절한 워드 라인들(12)을 활성화시킨다. 유사하게, 컬럼 디코더(30)는 메모리 제어기(40)로부터 컬럼 어드레스를 수신하고 적절한 디지트 라인(15)을 활성화시킨다. 예를 들어, 메모리 어레이(10)는 다수의 워드 라인(12) 및 다수의 디지트 라인(15)을 포함할 수 있다. 그에 따라, 워드 라인들(12)(WL) 및 디지트 라인들(15)(BL-T 및 BL-C)을 활성화시킴으로써, 그것의 교차점의 메모리 셀(105)에 액세스될 수 있다.
액세스 시, 메모리 셀(105)은 감지 구성요소(25)에 의해 판독, 또는 감지되어 메모리 셀 (105)의 저장된 상태를 결정할 수 있다. 예를 들어, 메모리 셀(105)에 액세스한 후, 메모리 셀(105)의 강유전 커패시터들은 대응하는 디지트 라인들(15)로 방전할 수 있다. 강유전 커패시터들을 방전시키는 것은 강유전 커패시터들에 바이어싱하는 것, 또는 전압을 인가하는 것에 기초할 수 있다. 방전은 디지트 라인들(15)의 전압을 변화시킬 수 있으며, 감지 구성요소(25)는 메모리 셀(105)의 저장된 상태를 결정하기 위해 이를 기준 전압(미도시)과 비교할 수 있다. 예를 들어, 디지트 라인(15)이 기준 전압보다 더 높은 전압을 갖는다면, 감지 구성요소(25)는 메모리 셀 (105)에 저장된 상태가 논리 1인 것으로 결정할 수 있고 그 반대도 마찬가지이다. 감지 구성요소(25)는 신호들의 차이를 검출(예를 들어, 비교) 및 증폭(이는 증폭된 차를 래칭하는 것을 포함할 수 있다)하기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 별개의 감지 구성요소(25)가 디지트 라인들(BL-T 및 BL-C)의 각 쌍에 제공될 수 있다. 그 다음 메모리 셀(105)의 검출된 논리 상태는 컬럼 디코더(30)를 통해 출력(35)으로 출력될 수 있다.
메모리 셀(105)은 관련 워드 라인들(12) 및 디지트 라인들(15)을 활성화시킴으로써 프로그램, 또는 기록될 수 있다. 위에서 논의된 바와 같이, 워드 라인들(12)을 활성화하는 것은 메모리 셀들(105)의 대응하는 로우를 그것들 각각의 디지트 라인들(15)에 결합시킨다. 워드 라인들(12)이 활성화되는 동안 관련 디지트 라인들(15)을 제어함으로써, 메모리 셀(105)에 기록될 수 있다―예를 들어, 논리 값이 메모리 셀(105)에 저장될 수 있다. 컬럼 디코더(30)는 메모리 셀들(105)에 기록될 데이터, 예를 들어 입력(35)을 수용할 수 있다. 강유전 메모리 셀(105)은 강유전 커패시터 양단에 전압을 인가함으로써 기록될 수 있다. 이러한 프로세스에 대해서는 아래에서 보다 상세하게 논의된다.
몇몇 메모리 아키텍처에서, 메모리 셀(105)에 액세스하는 것은 저장된 논리 상태를 저하 또는 소거할 수 있고, 원래 논리 상태를 메모리 셀(105)에 복귀시키기 위해 재기록(예를 들어, 복원) 동작들이 수행될 수 있다. 예를 들어, 커패시터들은 감지 동작 동안 부분적으로 또는 완전히 방전되어, 저장된 논리 상태에 오류가 생길 수 있다. 따라서 감지 동작 이후 논리 상태는 재기록될 수 있다. 또한, 워드 라인들(12)을 활성화하면 로우에서의 메모리 셀 모두를 방전시킬 수 있다. 그에 따라, 로우에서의 몇몇 또는 모든 메모리 셀(105)은 재기록되어야 할 수 있다.
메모리 제어기(40)는 로우 디코더(20), 컬럼 디코더(30) 및 감지 구성요소(25)와 같은 다양한 구성요소를 통해 메모리 셀들(105)의 동작(예를 들어, 판독, 기록, 재기록 등)을 제어할 수 있다. 메모리 제어기(40)는 원하는 워드 라인들(12) 및 디지트 라인들(15)을 활성화하기 위해 로우 및 컬럼 어드레스 신호들을 생성할 수 있다. 또한 메모리 제어기(40)는 메모리 어레이(10)의 동작 동안 사용되는 다양한 전위를 생성 및 제어할 수도 있다. 일반적으로, 본원에서 논의되는 인가 전압의 진폭, 형상, 또는 지속 시간은 조정되거나 바뀔 수 있고 메모리 어레이(10)를 동작시키기 위한 동작마다 상이할 수 있다. 또한, 메모리 어레이(10) 내 하나의, 다수의 또는 모든 메모리 셀(105)에 동시에 액세스될 수 있다. 예를 들어, 모든 메모리 셀(105), 또는 메모리 셀들(105)의 그룹이 단일 논리 상태로 설정되는 리셋 동작 동안 메모리 어레이(10)의 다수의 또는 모든 셀에 동시에 액세스될 수 있다.
도 2a는 본 발명의 실시예에 따른 메모리 셀들의 컬럼을 포함하는 예시적인 회로(20)를 도시한다. 도 2는 본 발명의 다양한 실시 예에 따른 메모리 셀들(105)을 포함하는 예시적인 회로(20)를 도시한다. 회로(20)는 메모리 셀들(105)(MC(0)-MC(n)(여기서 "n"은 어레이 크기에 따른다))을 포함한다. 회로(20)는 워드 라인들(WL(0)-WL(n)), 디지트 라인들(BL-T 및 BL-C) 및 감지 구성요소(25)를 더 포함한다. 디지트 라인(BL-T)은 감지 구성요소(25)의 감지 노드(A)에 결합되고 디지트 라인(BL-C)은 감지 구성요소(25)의 감지 노드(B)에 결합된다. 워드 라인들, 디지트 라인들 및 감지 구성요소는 각각, 도 1을 참조하여 설명된 바와 같은 메모리 셀들(105), 워드 라인들(12), 디지트 라인들(15) 및 감지 구성요소(25)의 예들일 수 있다. 도 2a에는 메모리 셀들(105)의 하나의 컬럼 및 n개의 로우가 도시되어 있지만, 메모리 어레이는 도시된 것들과 같은 메모리 셀들의 많은 컬럼 및 로우를 포함할 수 있다.
메모리 셀들(105)은 커패시터들 및 선택 구성요소들(도 2a에 도시되지 않음)과 같은 논리 저장 구성요소를 포함할 수 있다. 메모리 셀들(105)의 커패시터들은 강유전 커패시터들일 수 있다. 강유전 커패시터들은 디지트 라인들(BL-T 및 BL-C)에 결합 시 방전되지 않을 수 있다. 앞에서 설명된 것 처럼, 메모리 셀(105)의 커패시터들을 충전 또는 방전시킴으로써 다양한 상태가 저장될 수 있다. 메모리 셀(105)의 선택 구성요소들은 각각의 워드 라인(WL)에 의해 활성화될 수 있다. 각각의 메모리 셀들(105)은 메모리 셀들(105)의 액세스 동안 사용될 수 있는 플레이트 라인(CP)에 결합된다.
메모리 셀(105)의 저장된 상태는 회로(20)에 나타난 다양한 요소를 동작시킴으로써 판독 또는 감지될 수 있다. 메모리 셀(105)은 디지트 라인들(BL-T 및 BL-C)과 전기 통신할 수 있다. 예를 들어, 아래에서 보다 상세하게 설명될 바와 같이, 메모리 셀(105)의 선택 구성요소들이 비활성화될 때 메모리 셀(105)의 커패시터들이 디지트 라인들(BL-T 및 BL-C)과 분리될 수 있고, 선택 구성요소들이 활성화될 때 커패시터들이 디지트 라인들(BL-T 및 BL-C)에 결합될 수 있다. 메모리 셀들(105)의 선택 구성요소들을 활성화시키는 것은 메모리 셀(105)을 선택하는 것으로 지칭될 수 있다. 몇몇 경우, 선택 구성요소들은 트랜지스터들이고 동작은 전압 크기가 트랜지스터들의 임계 전압보다 큰 전압들을 트랜지스터 게이트들에 인가함으로써 제어된다. 워드 라인(WL)은 선택 구성요소들을 활성화할 수 있다. 예를 들어, 워드 라인(WL)에 인가되는 전압이 메모리 셀(105)의 선택 구성요소들의 트랜지스터 게이트에 인가된다. 결과적으로, 선택된 메모리 셀(105)의 커패시터들이 각각 디지트 라인들(BL-T 및 BL-C)에 결합된다. 워드 라인들(WL(0)-WL(n))은 각각 메모리 셀들(105 MC(0)-MC(n))의 선택 구성요소들과 전기 통신한다. 그에 따라, 각각의 메모리 셀(105)의 워드 라인(WL)을 활성화하면 메모리 셀(105)을 활성화할 수 있다. 예를 들어, WL(0)을 활성화하면 메모리 셀(MC(0))을 활성화하고, WL(1)을 활성화하면 메모리 셀(MC(1))을 활성화하는 등이다.
메모리 셀(105)에 의해 저장된 논리 값을 감지하기 위해, 워드 라인(WL)은 바이어싱되어 각각의 메모리 셀(105)을 선택할 수 있고, 플레이트 라인(CP)에 전압이 인가될 수 있다. 플레이트 라인(CP)을 바이어싱하면 메모리 셀(105)의 커패시터들 양단에 전압 차가 발생할 수 있으며, 이는 커패시터들 상에 저장되는 전하의 변화를 초래할 수 있다. 저장된 전하의 변화의 크기는 각 커패시터의 초기 상태―예를 들어, 저장된 초기 상태가 논리 1 또는 논리 0에 대응되는지 여부에 따를 수 있다. 메모리 셀들(105)의 선택 구성요소들이 워드 라인(WL)에 의해 활성화될 때, 플레이트 라인(CP)을 바이어싱하는 것에 기인한 저장된 전하의 변화는 메모리 셀(105)의 캐패시터들 상에 저장된 전하에 기초하여 디지트 라인들(BL-T 및 BL-C)의 전압들을 변화시킬 수 있다. 디지트 라인들(BL-T 및 BL-C)의 전압의 변화는 각각 감지 구성요소(25)의 감지 노드들(A 및 B) 상의 변화를 야기할 수 있다. 그 결과로 초래된 디지트 라인들(BL-T 및 BL-C)의 전압은 각 메모리 셀(105)으 저장된 상태에 의해 나타나는 논리 값을 결정하기 위해 감지 구성요소(25)에 의해 서로 비교될 수 있다.
감지 구성요소(25)는 신호들의 차이를 검출 및 증폭(이는 증폭된 차를 래칭하는 것을 포함할 수 있다)하기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 감지 구성요소(25)는 그것의 감지 노드들(예를 들어, 감지 노드들(A 및 B))의 전압을 수신 및 비교하는 감지 증폭기를 포함할 수 있다. 감지 노드들(A 및 B)의 전압들은 각각 디지트 라인들(BL-T 및 BL-C)의 전압들에 영향을 받을 수 있다. 감지 증폭기 출력(예를 들어, 감지 노드(A))은 그 비교에 기초하여 보다 높거나(예를 들어, 양의) 보다 낮은(예를 들어, 음의 또는 접지) 공급 전압으로 유도될 수 있다. 다른 감지 노드(예를 들어, 감지 노드(B))는 상보적인 전압(예를 들어, 음의 또는 접지 전압에는 양의 공급 전압이 상보적이고, 양의 공급 전압에는 음의 또는 접지 전압이 상보적이다)으로 유도될 수 있다. 예를 들어, 감지 노드(A)가 감지 노드(B)보다 높은 전압을 갖는다면, 감지 증폭기는 감지 노드(A)를 양의 공급 전압으로 유도하고 감지 노드(B)를 음의 또는 접지 전압으로 유도할 수 있다. 감지 구성요소(25)는 감지 증폭기의 상태(예를 들어, 감지 노드(A) 및/또는 감지 노드(B)의 전압들 및/또는 디지트 라인들(BL-T 및 BL-C)의 전압들)를 래칭할 수 있으며, 이는 메모리 셀(105)의 저장된 상태 및 논리 값(예를 들어, 논리 1)을 결정하기 위해 사용될 수 있다. 대안적으로, 감지 노드(A)가 감지 노드(B)보다 낮은 전압을 갖는다면, 감지 증폭기는 감지 노드(A)를 음의 또는 접지 전압으로 유도하고 감지 노드(B)를 양의 공급 전압으로 유도할 수 있다. 감지 구성요소(25)는 또한 메모리 셀(105)의 저장된 상태 및 논리 값(예를 들어, 논리 0)을 결정하기 위해 감지 증폭기 상태를 래칭할 수 있다.
저장된 상태는 메모리 셀(105)의 논리 값을 나타낼 수 있으며, 이는 그 다음 예를 들어, 도 1을 참조하면 컬럼 디코더(30)를 통해 출력(35)으로 출력될 수 있다. 감지 구성요소(25)가 또한 디지트 라인들(BL-T 및 BL-C)을 상보적인 전압으로 유도하는 실시 예들에서, 상보적인 전압들은 판독되는 원래 데이터 상태를 복원하기 위해 메모리 셀(105)에 인가될 수 있다. 데이터를 복원함으로써, 별개의 복원 동작이 불필요하다.
도 2b는 본 발명의 실시예에 따른 감지 구성요소(25)의 개략도이다. 감지 구성요소(25)는 p형 필드 효과 트랜지스터들(252 및 256) 및 n형 필드 효과 트랜지스터들(262 및 266)을 포함한다. 트랜지스터(252) 및 트랜지스터(262)의 게이트들은 감지 노드(A)에 결합된다. 트랜지스터(256) 및 트랜지스터(266)의 게이트들은 감지 노드(B)에 결합된다. 트랜지스터들(252 및 256), 및 트랜지스터들(262 및 266)은 감지 증폭기를 나타낸다. p형 필드 효과 트랜지스터(258)는 전원(예를 들어, VREAD 전압 전원)에 결합되도록 구성되고 트랜지스터들(252 및 256)의 공통 노드에 결합된다. 트랜지스터(258)는 활성 PSA 신호(예를 들어, 활성 로우 로직)에 의해 활성화된다. n형 필드 효과 트랜지스터(268)는 감지 증폭기 기준 전압(예를 들어, 접지)에 결합되도록 구성되고 트랜지스터들(262 및 266)의 공통 노드에 결합된다. 트랜지스터(268)는 활성 NSA 신호(예를 들어, 활성 하이 로직)에 의해 활성화된다.
동작 시, 감지 증폭기는 PSA 및 NSA 신호들을 활성화시켜 감지 증폭기를 전원의 전압 및 감지 증폭기 기준 전압에 결합시킴으로써 활성화된다. 활성화될 때, 감지 증폭기는 감지 노드들(A 및 B)의 전압들을 비교하고, 감지 노드들(A 및 B)을 상보적인 전압 레벨들로 유도함으로써(예를 들어, 감지 노드(A)를 VREAD로 그리고 감지 노드(B)를 접지로 유도하거나, 감지 노드(A)를 접지로 그리고 감지 노드(B)를 VREAD로 유도함으로써) 전압 차를 증폭시킨다. 감지 노드들(A 및 B)이 상보적인 전압 레벨들로 유도되었을 때, 감지 노드들(A 및 B)의 전압들은 감지 증폭기에 의해 래칟되고 감지 증폭기가 비활성화될 때까지 래칭된 채로 유지된다.
도 2a를 참조하면, 메모리 셀(105)에 기록하기 위해, 전압이 메모리 셀(105)의 커패시터들 양단에 인가될 수 있다. 다양한 방법이 사용될 수 있다. 몇몇 예에서, 선택 구성요소들은 커패시터들을 디지트 라인들(BL-T 및 BL-C)에 결합시키기 위해, 각각 워드 라인들(WL)을 통해 활성화될 수 있다. 강유전 커패시터들의 경우, 전압은 커패시터들 양단에 양의 또는 음의 전압을 인가하기 위해 디지트 라인들(BL-T 및 BL-C)의 전압을 제어함으로써 메모리 셀(105)의 커패시터들 양단에 인가될 수 있다. 몇몇 실시 예에서, 상보적인 전압이 예를 들어, 디지트 라인들(BL-T 및 BL-C) 및 플레이트 라인(CP)을 사용하여 메모리 셀(105)에 기록하기 위해 메모리 셀(105)의 커패시터들에 인가된다. 비제한적인 예로서, 몇몇 실시 예에서, 제1 논리 값을 메모리 셀(105)에 기록하기 위해 제1 전압이 커패시터의 하나의 플레이트에 인가되고 제1 전압에 상보적인 제2 전압이 커패시터들의 다른 플레이트에 인가되며, 제2 논리 값을 메모리 셀(105)에 기록하기 위해 제2 전압이 커패시터의 하나의 플레이트에 인가되고 제1 전압이 커패시터들의 다른 플레이트에 인가된다.
몇몇 예에서, 감지 이후 복원 동작이 수행될 수 있다. 이전의 논의된 바와 같이, 감지 동작은 메모리 셀(105)의 원래 저장된 상태를 저하 또는 소거할 수 있다. 감지 이후, 상태가 메모리 셀(105)에 다시 기록될 수 있다. 예를 들어, 감지 구성요소(25)는 메모리 셀(105)의 저장된 상태를 결정할 수 있고 그 다음 예를 들어, 디지트 라인들(BL-T 및 BL-C)을 통해 동일한 상태를 다시 기록할 수 있다.
강유전 물질들은 비선형 편극 속성들을 갖는다. 도 3a 및 도 3b는 본 발명의 다양한 실시 예에 따른 강유전 메모리에 대한 메모리 셀에 대한 이력 곡선들(300-a(도 3a) 및 300-b(도 3b))로 비선형 전기적 속성들의 예들을 도시한다. 이력 곡선들(300-a 및 300-b)은 각각 예시적인 강유전 메모리 셀 기록 및 판독 프로세스를 도시한다. 이력 곡선들(300)은 강유전 커패시터(예를 들어, 도 2의 커패시터(205)) 상에 저장된 전하(Q)를 전압 차(V)의 함수로서 도시한다.
강유전 물질은 자발적인 전기 편극으로 특징지어진다, 예를 들어, 그것은 전기장이 없을 때에 제로가 아닌 전기 편극을 유지한다. 예시적인 강유전 물질은 티탄산 바륨(BaTiO3), 티탄산 납(PbTiO3), 티탄산 지르콘 산납(PZT) 및 탄탈산 스트론튬 비스무트(SBT) 등을 포함한다. 본원에 설명된 강유전 커패시터들은 이러한 또는 다른 강유전 물질들을 포함할 수 있다. 강유전 커패시터 내 전기 편극은 강유전 물질 표면에 순전하를 야기하고 커패시터 단자들을 통해 반대 전하를 끌어당긴다. 그에 따라, 전하가 강유전 물질과 커패시터 단자들의 계면에 저장된다. 전기 편극은 외부에서 인가되는 전기장이 없을 때에 비교적 긴 시간, 심지어 무기한으로 유지될 수 있기 때문에, 예를 들어, 휘발성 메모리 어레이들에 채용되는 커패시터들과 비교하여 전하 누설이 상당히 감소될 수 있다. 이는 일부 휘발성 메모리 아키텍처에 대해 상술한 바와 같이 리프레시 동작들을 수행할 필요성을 감소시킬 수 있다.
이력 곡선들(300)은 커패시터의 단일 단자의 관점에서 이해될 수 있다. 예로서, 강유전 물질이 음의 편극을 갖는다면, 양 전하가 단자에 축적된다. 마찬가지로, 강유전 물질이 양의 편극을 갖는다면, 음 전하가 단자에 축적된다. 또한, 이력 곡선들(300)에서의 전압들은 커패시터 양단의 전압 차를 나타내며 방향성을 갖는다는 것을 이해해야 한다. 예를 들어, 양의 전압은 문제의 단자에 양의 전압을 인가하고 제2 단자를 접지(또는 대략 제로 볼트(0V))로 유지함으로써 실현될 수 있다. 음의 전압은 문제의 단자를 접지로 유지하고 제2 단자에 양의 전압을 인가함으로써 인가될 수 있다(예를 들어, 양의 전압들이 인가되어 문제의 단자를 음으로 편극시킨다). 유사하게, 두 개의 양의 전압, 두 개의 음의 전압 또는 양 및 음의 전압들의 임의의 조합이 적절한 커패시터 단자들에 인가되어 이력 곡선들(300)에 도시된 전압 차를 생성할 수 있다.
이력 곡선(300-a)에 도시된 바와 같이, 강유전 물질은 양의 또는 음의 편극을 제로 전압 차로 유지하여, 두 가능한 충전 상태; 충전 상태(305) 및 충전 상태(310)를 초래할 수 있다. 도 3의 예에 따르면, 충전 상태(305)는 논리 0을 나타내고 충전 상태(310)는 논리 1을 나타낸다. 몇몇 예에서, 각각의 전하 상태들의 논리 값들은 이해의 손실 없이 역전될 수 있다.
전압을 인가함으로써, 강유전 물질의 전기 분극, 그리고 그에 따라 커패시터 단자들 상의 전하를 제어함으로써 논리 0 또는 1이 메모리 셀에 기록될 수 있다. 예를 들어, 커패시터 양단에 양의 순전압(315)을 인가하면 충전 상태(305-a)에 도달할 때까지 전하가 축적된다. 전압(315)을 제거하면, 충전 상태(305-a)는 제로 전압 전위의 충전 상태(305)에 도달할 때까지 경로(320)를 따른다. 유사하게, 충전 상태(310)는 음의 순전압(325)을 인가함으로써 기록되며, 이는 충전 상태(310-a)가 된다. 음의 전압(325)을 제거한 후, 충전 상태(310-a)는 제로 전압의 충전 상태(310)에 도달할 때까지 경로(330)를 따른다. 전하 상태들(305 및 310)은 또한 잔류 편극(Pr) 값들로도 지칭될 수 있으며, 이는 외부 바이어스(예를 들어, 전압)를 제거할 때 유지되는 편극(또는 전하)이다.
강유전 커패시터의 저장된 상태를 판독, 또는 감지하기 위해, 전압이 커패시터 양단에 인가될 수 있다. 이에 반응하여, 저장된 전하(Q)가 변화하고, 그 변화의 정도는 초기 전하 상태에 의존하고, 결과적으로 최종 저장된 전하(Q)는 초기에 전하 상태(305-b)가 저장되었는지 또는 전하 상태(310-b)가 저장되었는지 여부에 따른다. 예를 들어, 이력 곡선(300-b)은 두 가능한 저장된 전하 상태(305-b 및 310-b)를 도시한다. 전압(335)이 이전에 논의된 바와 같이 커패시터 양단에 인가될 수 있다. 양의 전압으로 도시되었지만, 전압(335)은 음일 수 있다. 전압(335)에 반응하여, 충전 상태(305-b)가 경로(340)를 따를 수 있다. 마찬가지로, 초기에 충전 상태(310-b)가 저장되었다면, 그것은 경로(345)를 따른다. 충전 상태(305-c) 및 충전 상태(310-c) 의 최종 위치는 구체적인 감지 기법 및 회로망을 비롯하여, 다수의 요인에 따른다.
몇몇 경우, 최종 전하는 메모리 셀에 결합되는 디지트 라인의 고유 커패시턴스에 따를 수 있다. 예를 들어, 커패시터가 디지트 라인에 결합되고 전압(335)이 인가된다면, 디지트 라인의 전압은 그것의 고유 커패시턴스에 기인하여 상승할 수 있다. 따라서 감지 구성요소에서 측정되는 전압은 전압(335)과 동일하지 않을 수 있고 그 대신 디지트 라인의 전압에 따를 수 있다. 그에 따라 이력 곡선(300-b) 상의 최종 충전 상태들(305-c 및 310-c)의 위치는 디지트 라인의 캐패시턴스에 따를 수 있고 부하 라인 분석을 통해 결정될 수 있다. 충전 상태들(305-c 및 310-c)은 디지트 라인 커패시턴스에 대하여 정의될 수 있다. 결과적으로, 커패시터의 전압, 전압(350) 또는 전압(355)은 상이할 수 있고 커패시터의 초기 상태에 따를 수 있다.
디지트 라인 전압을 기준 전압과 비교함으로써, 커패시터의 초기 상태가 결정될 수 있다. 디지트 라인 전압은 전압(335)과 커패시터 양단의 최종 전압, 전압(350) 또는 전압(355) 간 차(예를 들어, 전압(355) - 전압(350)) 또는 (예를 들어, 전압(335) - 전압(355))일 수 있다. 예를 들어, 디지트 라인 전압이 기준 전압보다 높거나 낮을 경우에, 저장된 논리 상태를 결정하기 위해 그 크기가 두 가능한 디지트 라인 전압 사이에 있도록 기준 전압이 생성될 수 있다. 예를 들어, 기준 전압은 두 양((전압(335) - 전압(350)) 또는 (전압(335) - 전압(355)))의 평균일 수 있다. 다른 예에서, 기준 전압은 감지 구성요소의 제1 감지 노드상의 전압을 절연한 다음, 디지트 라인을 통해 감지 구성요소의 제2 감지 노드상의 전압을 변화시키고, 결과적인 제2 감지 노드의 전압을 제1 감지 노드의 절연된 전압과 비교함으로써 제공될 수 있다. 감지 구성요소에 의해 비교 시, 감지된 디지트 라인 전압은 기준 전압보다 높거나 낮은 것으로 결정될 수 있고, 강유전 메모리 셀의 저장된 논리 값(예를 들어, 논리 0 또는 1)이 결정될 수 있다.
도 4a는 본 발명의 실시 예에 따른 두 개의 메모리 셀(105(0) 및 105(1))의 개략도이다. 점선은 메모리 셀(105)의 대략적인 경계를 표시한다. 각각의 메모리 셀들(105)은 두 개의 선택 구성요소(T1 및 T2) 및 두 개의 커패시터(C1 및 C2)를 포함한다. 커패시터들(C1 및 C2)은 강유전 커패시터들일 수 있다. 선택 구성요소들(T1 및 T2)은 트랜지스터들, 예를 들어, n형 필드 효과 트랜지스터들일 수 있다. 그러한 예에서, 각각의 메모리 셀들(105)은 두 개의 트랜지스터 및 두 개의 커패시터(예를 들어, 2T2C)를 포함한다.
선택 구성요소들(T1 및 T2)의 동작은 전압들을 트랜지스터 게이트들에 인가함으로써 제어된다. 각각의 워드 라인(WL)은 선택 구성요소들을 활성화할 수 있다(예를 들어, WL0는 메모리 셀(105(0))의 선택 구성요소들(T1 및 T2)을 활성화할 수 있고, WL1은 메모리 셀(105(1))의 선택 구성요소들(T1 및 T2)을 활성화할 수 있다).
커패시터(C1)는 플레이트 라인(CP)에 결합되는 제1 플레이트를 갖고 제2 플레이트를 갖는다. 커패시터(C2)는 플레이트 라인(CP)에 결합되는 제1 플레이트를 갖고 제2 플레이트를 갖는다. 커패시터(C1)의 제2 플레이트는 선택 구성요소(T1)에 결합되고 커패시터(C2)의 제2 플레이트는 선택 구성요소(T2)에 결합된다. 선택 구성요소(T1)는 또한 디지트 라인(BL-T)에 결합되고 선택 구성요소(T2)는 또한 디지트 라인(BL-C)에 결합된다. 이를테면 각각의 워드 라인(WL)에 의해 활성화될 때, 커패시터(C1)의 제2 플레이트 및 커패시터(C2)의 제2 플레이트는 각각 디지트 라인들(BL-T 및 BL-C)에 결합된다. 이전에 논의된 바와 같이, 디지트 라인들(BL-T 및 BL-C)에 결합될 때, 메모리 셀들(105)에 액세스될 수 있다. 예를 들어, 메모리 셀들(105)의 저장된 상태가 판독될 수 있고/거나 메모리 셀들(105)이 기록되어 새로운 상태 또는 동일한 상태를 저장할 수 있다. 몇몇 실시 예에서 다양한 전압, 예를 들어, 상보적인 전압들이 디지트 라인들(BL-T 및 BL-C) 및 플레이트 라인(CP)을 통해 커패시터(C1 및 C2)의 플레이트들에 인가되어 메모리 셀들(105)에 액세스(예를 들어, 판독 및/또는 기록)할 수 있다.
도 4b는 본 발명의 실시 예에 따른 도 4a의 예시적인 메모리 셀들(105(0) 및 105(1))을 포함하는 메모리 어레이(10)의 영역을 도시한다. 도 4b의 실시 예에서, 메모리 셀들(105(0) 및 105(1))은 서로에 관해 횡적으로 위치된다. 점선은 메모리 셀(105)의 대략적인 경계를 표시한다. 몇몇 실시 예에서, 메모리 셀들(105)의 구성은 4F2 아키텍처 내에 메모리 셀들을 포함하는 것으로 고려될 수 있으며, 여기서 F는 소정의 기술의 최소 피처 크기를 나타낸다.
메모리 어레이(10)의 도시된 부분은 베이스(미도시)에 의해 지지된다. 베이스는 반도체 물질을 포함할 수 있고; 예를 들어, 단결정질 실리콘을 포함하거나, 기본적으로 그것으로 이루어지거나, 또는 그것으로 이루어질 수 있다. 베이스는 반도체 기판으로 지칭될 수 있다. 용어 "반도체 기판(semiconductor substrate)"은 이에 제한되지는 않지만, 반도체 웨이퍼와 같은 벌크 반도체 물질들(단독으로 또는 기타 물질들을 포함하는 집합체들로) 및 반도체 물질 층들(단독으로 또는 기타 물질들을 포함하는 집합체들로)을 비롯한, 반도체 물질을 포함하는 임의의 구성을 의미한다. 용어 "기판(substrate)"은 이에 제한되지는 않지만, 상술한 반도체 기판들을 비롯한, 임의의 지지 구조를 지칭한다. 몇몇 적용 예에서, 베이스는 집적 회로 제조와 연관된 하나 이상의 물질을 포함하는 반도체 기판에 대응할 수 있다. 그러한 물질들은, 예를 들어, 내화 금속 물질들, 배리어 물질들, 확산 물질들, 절연체 물질들 등 중 하나 이상을 포함할 수 있다.
인접한 메모리 셀들(105(0) 및 105(1))은 메모리 어레이 내 서로 공통 컬럼에 있다. 메모리 셀들(105(0) 및 105(1))은 디지트 라인들(BL-T 및 BL-C)을 따라 도시되어 있다. 디지트 라인들(BL-T 및 BL-C)은 도 1 및 도 2를 참조하여 상술된 유형의 감지 구성요소(25)와 결합될 수 있다.
메모리 셀(105(0))은 제1 및 제2 트랜지스터들(T1 및 T2)을 포함하고, 제1 및 제2 트랜지스터들 사이에 제1 및 제2 커패시터들(C1 및 C2)을 포함한다. 제1 커패시터(C1)는 제1 플레이트(114), 제2 플레이트(116) 및 제1 및 제2 플레이트들(114 및 116) 사이 강유전 물질(118)을 포함한다. 유사하게, 제2 커패시터(C2)는 제1 플레이트(120), 제2 플레이트(122) 및 제1 및 제2 플레이트들(120 및 122) 사이 강유전 물질(124)을 포함한다.
도시된 실시 예에서, 제2 플레이트들(116 및 122)은 용기 형상의 외측 플레이트들이고, 제1 플레이트들(114 및 120)은 용기 형상의 외측 플레이트들 내로 연장되는 내측 플레이트들이다. 다른 실시 예들에서, 제2 플레이트들(116 및 122)은 다른 구성들을 가질 수 있고, 제1 플레이트들(114 및 120) 또한 다른 구성들을 가질 수 있다.
제1 플레이트들(114 및 120)은 플레이트 라인 구조체(CP)와 결합된다. 도시된 실시 예에서, 제1 플레이트들(114 및 120)은 플레이트 라인 구조체(CP)와 공통 조성을 공유한다. 다른 실시 예들에서, 플레이트 라인 구조체(CP)는 제1 플레이트들(114 및 120)과 비교하여 상이한 조성을 포함할 수 있다.
제1 및 제2 커패시터들(C1 및 C2)은 서로에 관해 수직적으로 위치되며, 제2 커패시터(C2)가 제1 커패시터(C1) 위에 있다. 제1 트랜지스터(T1)는 제1 커패시터(C1)와 디지트 라인(BL-T) 사이에 있고 제1 커패시터(C1)에 관해 수직적으로 위치되며, 제2 트랜지스터(T2)는 제2 커패시터(C2)와 디지트 라인(BL-C) 사이에 있고 제2 커패시터(C2)에 관해 수직적으로 위치된다.
도시된 실시 예에서, 제1 반도체 필라(128)는 디지트 라인(BL-T)으로부터 제1 커패시터(C1)의 제2 플레이트(116)로 위쪽을 향해 연장되고, 제1 트랜지스터(T1)는 그러한 제1 반도체 필라를 따른다. 제1 트랜지스터(T1)는 게이트 유전 물질(132)에 의해 반도체 필라(128)로부터 이격되는 도전 트랜지스터 게이트(130)를 갖는다. 제1 트랜지스터(T1)는 반도체 필라(128) 내에 게이트 유전 물질(132)을 따라 채널 영역을 갖고, 반도체 필라 내에 채널 영역의 대향하는 측들 상에 소스/드레인 영역들(136 및 138)을 갖는다. 소스/드레인 영역(136)은 제1 커패시터(C1)의 제2 플레이트(116)와 결합되고, 소스/드레인 영역(138)은 디지트 라인(BL-T)과 결합된다. 도시된 실시 예에서, 소스/드레인 영역(136)은 제1 커패시터(C1)의 제2 플레이트(116)로 연장된다. 다른 실시 예들에서, 소스/드레인 영역(136)은 전기 인터커넥트로 연장되며 차례로 제1 커패시터(C1)의 제2 플레이트(116)로 연장될 수 있다. 또한, 도시된 실시 예에서, 소스/드레인(138)은 디지트 라인(BL-T)으로 연장된다. 다른 실시 예들에서, 소스/드레인 영역(138)은 전기 인터커넥트로 연장되며 차례로 디지트 라인(BL-T)으로 연장될 수 있다.
제2 반도체 필라(140)는 디지트 라인(BL-C)으로부터 제2 커패시터(C2)의 제2 플레이트(122)로 아래쪽을 향해 연장되고, 제2 트랜지스터(T2)는 그러한 제2 반도체 필라를 따른다. 제2 트랜지스터(T2)는 게이트 유전 물질(144)에 의해 반도체 필라(140)로부터 이격되는 도전 트랜지스터 게이트(142)를 갖는다. 제2 트랜지스터(T2)는 반도체 필라(140) 내에 게이트 유전 물질(144)을 따라 제2 채널 영역을 갖고, 반도체 필라 내에 채널 영역의 대향하는 측들 상에 소스/드레인 영역들(148 및 150)을 갖는다. 소스/드레인 영역(148)은 제2 커패시터(C2)의 제2 플레이트(122)와 결합되고, 소스/드레인 영역(150)은 디지트 라인(BL-C)과 결합된다. 도시된 실시 예에서, 소스/드레인 영역(148)은 제2 커패시터(C2)의 제2 플레이트(122)로 연장된다. 다른 실시 예들에서, 소스/드레인 영역(148)은 전기 인터커넥트로 연장되며 차례로 제2 커패시터(C2)의 제2 플레이트(122)로 연장될 수 있다. 또한, 도시된 실시 예에서, 소스/드레인 영역(150)은 디지트 라인(BL-C)으로 연장된다. 다른 실시 예들에서, 소스/드레인 영역(150)은 전기 인터커넥트로 연장되며 차례로 디지트 라인(BL-C)으로 연장될 수 있다.
제1 및 제2 트랜지스터들(T1 및 T2)의 도전 게이트들(130 및 142)은 제1 워드 라인(WL0)과 결합된다. 그러한 제1 워드 라인은 도 4b의 단면에 관해 페이지 안팎으로 연장될 수 있다.
메모리 셀들(105(0) 및 105(1))은 서로 실질적으로 동일하며, "실질적으로 동일(substantially identical)"이라는 용어는 메모리 셀들이 제조 및 측량의 합리적인 허용 오차 내에서 동일하다는 것을 의미한다. 메모리 셀(105(1))은 제1 및 제2 트랜지스터들(T1 및 T2)과 함께 제1 및 제2 커패시터들(C1 및 C2)을 포함한다. 제1 및 제2 트랜지스터들(T1 및 T2)은 제2 워드 라인(WL1)과 결합되는 도전 게이트들(130 및 142)을 포함한다. 그에 따라, 제2 메모리 셀(105(1))은 메모리 어레이(10) 내에서 메모리 셀(105(0))와 상이한 로우(즉, 워드 라인)을 따른다.
도 4b의 도시된 실시 예에서, 플레이트 라인 구조체(CP)는 디지트 라인들(BL-T 및 BL-C)에 의해 정의되는 컬럼을 따라 수평적으로 연장되는 레일이다. 그러한 레일은 메모리 셀들(105(0) 및 105(1))에 의해, 뿐만 아니라 그러한 컬럼을 따라 기타 모든 메모리 셀에 의해 공유된다. 다른 실시 예들에서, 플레이트 라인 구조체(CP)는 복수의 별개의 구조로 세분될 수 있다.
도 4b의 도시된 실시 예들에서, 메모리 셀(105(0))의 제1 및 제2 트랜지스터들(T1 및 T2)은 제1 및 제2 커패시터들(C1 및 C2)과 같이, 서로에 관해 수직적으로 위치된다. 또한, 제1 및 제2 커패시터들(C1 및 C2), 및 제1 및 제2 트랜지스터들(T1 및 T2)은 서로 공통 수직면에 있다(즉, 서로의 위에 수직적으로 적층된다). 다른 실시 예들에서, 제1 및 제2 커패시터들(C1 및 C2) 및/또는 제1 및 제2 트랜지스터들(T1 및 T2)은 상이한 구성들로 제공될 수 있다.
도 5a는 본 발명의 실시 예에 따른 두 개의 메모리 셀(105(0) 및 105(1))의 개략도이다. 점선은 메모리 셀(105)의 대략적인 경계를 표시한다. 각각의 메모리 셀들(105)은 두 개의 선택 구성요소(T1 및 T2) 및 두 개의 커패시터(C1 및 C2)를 포함한다. 커패시터들(C1 및 C2)은 강유전 커패시터들일 수 있다. 선택 구성요소들(T1 및 T2)은 트랜지스터들, 예를 들어, n형 필드 효과 트랜지스터들일 수 있다. 그러한 예에서, 각각의 메모리 셀들(105)은 두 개의 트랜지스터 및 두 개의 커패시터(예를 들어, 2T2C)를 포함한다.
선택 구성요소들(T1 및 T2)의 동작은 전압들을 트랜지스터 게이트들에 인가함으로써 제어된다. 각각의 워드 라인(WL)은 선택 구성요소들을 활성화할 수 있다(예를 들어, WL0는 메모리 셀(105(0))의 선택 구성요소들(T1 및 T2)을 활성화할 수 있고, WL1은 메모리 셀(105(1))의 선택 구성요소들(T1 및 T2)을 활성화할 수 있다).
커패시터(C1)는 플레이트 라인(CP)에 결합되는 제1 플레이트를 갖고 제2 플레이트를 갖는다. 커패시터(C2)는 플레이트 라인(CP)에 결합되는 제1 플레이트(120) 및 제2 플레이트를 갖는다. 커패시터(C1)의 제2 플레이트는 선택 구성요소(T1)에 결합되고 커패시터(C2)의 제2 플레이트는 선택 구성요소(T2)에 결합된다. 선택 구성요소(T1)는 또한 디지트 라인(BL-T)에 결합되고 선택 구성요소(T2)는 또한 디지트 라인(BL-C)에 결합된다. 이를테면 각각의 워드 라인(WL)에 의해 활성화될 때, 커패시터(C1)의 제2 플레이트 및 커패시터(C2)의 제2 플레이트는 각각 디지트 라인들(BL-T 및 BL-C)에 결합된다. 이전에 논의된 바와 같이, 디지트 라인들(BL-T 및 BL-C)에 결합될 때, 메모리 셀들(105)에 액세스될 수 있다. 예를 들어, 메모리 셀들(105)의 저장된 상태가 판독될 수 있고/거나 메모리 셀들(105)이 기록되어 새로운 상태 또는 동일한 상태를 저장할 수 있다. 몇몇 실시 예에서 다양한 전압, 예를 들어, 상보적인 전압들이 디지트 라인들(BL-T 및 BL-C) 및 플레이트 라인(CP)을 통해 커패시터(C1 및 C2)의 플레이트들에 인가되어 메모리 셀들(105)에 액세스(예를 들어, 판독 및/또는 기록)할 수 있다.
도 5b는 본 발명의 실시 예에 따른 도 5a의 예시적인 메모리 셀들(105(0) 및 105(1))을 포함하는 메모리 어레이(10)의 일부분을 도시한다. 도 5b의 실시 예에서, 메모리 셀(105(0))은 메모리 셀(105(1)) 위에 수직적으로 적층된다. 점선은 메모리 셀들(105(0) 및 105(1))의 대략적인 경계를 표시한다. 몇몇 실시 예에서 4F2 아키텍처 내에 메모리 셀들을 포함하는 도 4a의 메모리 셀들(105(0) 및 105(1))과 대조적으로, 몇몇 실시 예에서, 도 5a의 메모리 셀들(105)은 8F2 아키텍처 내에 메모리 셀들을 포함하는 것으로 고려될 수 있으며, 여기서 F는 소정의 기술의 최소 피처 크기를 나타낸다.
메모리 어레이(10)의 도시된 부분은 도 4b의 베이스와 비슷한 베이스(미도시)에 의해 지지될 수 있다. 메모리 셀들(105(0) 및 105(1))은 메모리 어레이 내 서로 공통 컬럼에 있다. 디지트 라인들(BL-T 및 BL-C)은 메모리 셀들(105(0) 및 105(1)) 사이에 있고, 도 5b의 단면에 관해 페이지 안팎으로 연장된다. 디지트 라인들(BL-T 및 BL-C)은 도 1 및 도 2를 참조하여 상술된 유형의 감지 구성요소(25)와 결합될 수 있다. 디지트 라인들(BL-T 및 BL-C)은 메모리 셀들(105(0) 및 105(1))에 의해 공유된다.
메모리 셀(105(0))은 서로에 관해 횡적으로 위치되는 제1 및 제2 트랜지스터들(T1 및 T2)을 포함한다. 메모리 셀(105(0))은 제1 트랜지스터(T1) 위에 제1 커패시터(C1)를 포함하고, 제2 트랜지스터(T2) 위에 제2 커패시터(C2)를 포함한다. 제1 트랜지스터(T1)는 제1 커패시터(C1)에 관해 수직적으로 위치되고 제2 커패시터(T2)는 제2 커패시터(C2)에 관해 수직적으로 위치된다. 제1 커패시터(C1)는 제1 플레이트(114), 제2 플레이트(116) 및 제1 및 제2 플레이트들(114 및 116) 사이 강유전 물질(118)을 포함한다. 제2 커패시터(C2)는 제1 플레이트(120), 제2 플레이트(122) 및 제1 및 제2 플레이트들(120 및 122) 사이 강유전 물질(124)을 포함한다.
도시된 실시 예에서, 제2 플레이트들(116 및 122)은 용기 형상의 외측 플레이트들이고, 제1 플레이트들(114 및 120)은 용기 형상의 외측 플레이트들 내로 연장되는 내측 플레이트들이다. 다른 실시 예들에서, 제2 플레이트들(116 및 122)은 다른 구성들을 가질 수 있고, 제1 플레이트들(114 및 120) 또한 다른 구성들을 가질 수 있다.
제1 플레이트들(114 및 120)은 메모리 셀(105(0))의 제1 및 제2 커패시터들(C1 및 C2) 위에 제공되는 플레이트 라인 구조체(CP)와 결합된다. 도시된 실시 예에서, 제1 플레이트들(114 및 120)은 플레이트 라인 구조체(CP)와 공통 조성을 공유한다. 다른 실시 예들에서, 플레이트 라인 구조체(CP)는 제1 플레이트들(114 및 120)과 비교하여 상이한 조성을 포함할 수 있다.
제1 및 제2 커패시터들(C1 및 C2)은 서로에 관해 횡적으로 위치되고, 도시된 실시 예에서 서로 동일한 수평면에 있다(즉, 서로 수평적으로 정렬된다). 제1 트랜지스터(T1)는 제1 커패시터(C1)와 디지트 라인(BL-T) 사이에 있고, 제2 트랜지스터(T2)는 제2 커패시터(C2)와 디지트 라인(BL-C) 사이에 있다. 도시된 실시 예에서, 제1 및 제2 트랜지스터들(T1 및 T2)은 서로 공통 수평면에 있고, 워드 라인(WL0)은 그러한 수평면을 따라 연장되며 제1 및 제2 트랜지스터들(T1 및 T2)의 게이트들(130 및 142)을 포함한다.
제1 반도체 필라(128)는 디지트 라인(BL-T)으로부터 제1 커패시터(C1)의 제2 플레이트(116)로 위쪽을 향해 연장되고, 제1 트랜지스터(T1)는 그러한 제1 반도체 필라를 따른다. 제2 반도체 필라(140)는 디지트 라인(BL-C)으로부터 제2 커패시터(C2)의 제2 플레이트(122)로 위쪽을 향해 연장되고, 제2 트랜지스터(T2)는 그러한 제2 반도체 필라(140)를 따른다.
제1 트랜지스터(T1)는 게이트 유전 물질(132)을 포함하고, 반도체 필라(128) 내에 게이트 유전 물질(132)을 따라 제1 채널 영역을, 그리고 반도체 필라 내에 채널 영역의 대향하는 측들 상에 소스/드레인 영역들(136 및 138)을 더 포함한다. 소스/드레인 영역(136)은 제1 커패시터(C1)의 제2 플레이트(116)와 결합되고, 소스/드레인 영역(138)은 디지트 라인(BL-T)과 결합된다. 제2 트랜지스터(T2)는 게이트 유전 물질(144)을 포함하고, 반도체 필라(140) 내에 게이트 유전 물질(144)을 따라 제2 채널 영역을, 그리고 반도체 필라 내에 채널 영역의 대향하는 측들 상에 소스/드레인 영역들(148 및 150)을 더 포함한다. 소스/드레인 영역(148)은 제2 커패시터(C2)의 제2 플레이트(122)와 결합되고, 소스/드레인 영역(150)은 디지트 라인(BL-C)과 결합된다.
메모리 셀(105(0))과 유사한 메모리 셀(105(1))은 제1 및 제2 트랜지스터들(T1 및 T2)과 함께 제1 및 제2 커패시터들(C1 및 C2)을 포함한다. 제1 및 제2 트랜지스터들(T1 및 T2)은 제2 워드 라인(WL1)과 결합되는 도전 게이트들(130 및 142)을 포함한다. 제1 및 제2 커패시터들(C1 및 C2)의 제1 플레이트들(114 및 120)은 커패시터들(C1 및 C2) 아래에 제공되는 플레이트 라인 구조체(CP)와 결합된다.
메모리 셀(105(1))은 서로에 관해 횡적으로 위치되는 제1 및 제2 트랜지스터들(T1 및 T2)을 포함한다. 메모리 셀(105(1))은 제1 트랜지스터(T1) 아래에 제1 커패시터(C1)를 포함하고, 제2 트랜지스터(T2) 아래에 제2 커패시터(C2)를 포함한다. 제1 커패시터(C1)는 제1 플레이트(114), 제2 플레이트(116) 및 제1 및 제2 플레이트들(114 및 116) 사이 강유전 물질(118)을 포함한다. 제2 커패시터(C2)는 제1 플레이트(120), 제2 플레이트(122) 및 제1 및 제2 플레이트들(120 및 122) 사이 강유전 물질(124)을 포함한다.
도시된 실시 예에서, 디지트 라인(BL-T 및 BL-C)은 서로 공통 수평면에 있다. 디지트 라인들(BL-T 및 BL-C)을 통해 연장되는 축(159)은 대칭면을 획정하는 것으로 고려될 수 있다. 메모리 셀(105(1))은 대칭면에 걸쳐 메모리 셀(105(0))의 실질적인 대칭 이미지인 것으로 고려될 수 있다. 용어 "실질적인 대칭 이미지(substantially mirror image)"는 메모리 셀(105(1))이 제조 및 측량의 합리적인 허용 오차 내에서 메모리 셀(105(0))의 대칭 이미지일 수 있다는 것을 나타내기 위해 이용된다.
도 5b의 도시된 실시 예에서, 디지트 라인들(BL-T 및 BL-C)은 메모리 셀들(105(0) 및 105(1))에 의해 공유된다. 다른 실시 예들에서, 플레이트 라인 구조체(CP)는 플레이트 라인 구조체(CP)의 대향하는 측들 상에 서로로부터 수직적으로 위치되는 메모리 셀들(105(0) 및 105(1))에 의해 공유될 수 있다. 도 6a 및 도 6b는 그러한 다른 실시 예들의 예를 도시한다.
도 6a는 본 발명의 실시 예에 따른 두 개의 메모리 셀(105(0) 및 105(1))의 개략도이다. 점선은 메모리 셀(105)의 대략적인 경계를 표시한다. 각각의 메모리 셀들(105)은 두 개의 선택 구성요소(T1 및 T2) 및 두 개의 커패시터(C1 및 C2)를 포함한다. 커패시터들(C1 및 C2)은 강유전 커패시터들일 수 있다. 선택 구성요소들(T1 및 T2)은 트랜지스터들, 예를 들어, n형 필드 효과 트랜지스터들일 수 있다. 그러한 예에서, 각각의 메모리 셀들(105)은 두 개의 트랜지스터 및 두 개의 커패시터(예를 들어, 2T2C)를 포함한다. 도 6a의 메모리 셀들(105(0) 및 105(1))은 플레이트 라인 구조체(CP)를 공유하고 상이한 디지트 라인들(BL-T) 및 상이한 디지트 라인들(BL-C)에 결합된다. 그에 반해, 도 5a의 메모리 셀들(105(0) 및 105(1))은 디지트 라인들(BL-T)을 공유하고 디지트 라인들(BL-C)을 공유하며 상이한 플레이트 라인들(CP)에 결합된다.
도 6a의 메모리 셀들(105(0) 및 105(1))의 동작은 상술된 도 5a의 메모리 셀들(105(0) 및 105(1))의 동작과 유사하고, 간결함을 위해 반복되지 않을 것이다.
도 6b는 본 발명의 실시 예에 따른 도 6a의 메모리 셀들(105(0) 및 105(1))의 쌍을 포함하는 메모리 어레이(10)의 일부분을 도시한다. 도 6b의 실시 예에서, 메모리 셀(105(0))은 메모리 셀(105(1)) 위에 수직적으로 적층된다. 점선은 메모리 셀들(105(0) 및 105(1))의 대략적인 경계를 표시한다. 몇몇 실시 예에서, 도 6b의 메모리 셀들(105)은 8F2 아키텍처 내에 메모리 셀들을 포함하는 것으로 고려될 수 있으며, 여기서 F는 소정의 기술의 최소 피처들의 크기를 나타낸다. 도 5b의 메모리 셀들과 대조적으로, 도 6b의 메모리 셀들(105(0) 및 105(1))은 플레이트 라인 구조체(CP)를 공유하고 상이한 디지트 라인들(BL-T) 및 상이한 디지트 라인들(BL-C)에 결합된다.
메모리 어레이(10)의 도시된 부분은 도 4b의 베이스와 비슷한 베이스(미도시)에 의해 지지될 수 있다. 메모리 셀들(105(0) 및 105(1))은 메모리 어레이 내 서로 공통 컬럼에 있다. 수평적으로 연장되는 레인은 메모리 셀들(105(0) 및 105(1)) 사이에 있고, 도 6b의 단면을 따라 연장된다. 레일은 메모리 셀들(105(0) 및 105(1))에 의해 공유되는 플레이트 라인 구조체(CP)이다. 디지트 라인들(BL-T 및 BL-C)은 메모리 셀들(105(0) 및 105(1)) 사이에 있고, 도 5b의 단면에 관해 페이지 안팎으로 연장된다. 디지트 라인들(BL-T 및 BL-C)은 도 1 및 도 2를 참조하여 상술된 유형의 감지 구성요소(25)와 결합될 수 있다.
메모리 셀(105(0))은 서로에 관해 횡적으로 위치되는 제1 및 제2 트랜지스터들(T1 및 T2)을 포함한다. 메모리 셀(105(0))은 제1 트랜지스터(T1) 아래에 제1 커패시터(C1)를 포함하고, 제2 트랜지스터(T2) 아래에 제2 커패시터(C2)를 포함한다. 제1 커패시터(C1)는 제1 플레이트(114), 제2 플레이트(116) 및 제1 및 제2 플레이트들(114 및 116) 사이 강유전 물질(118)을 포함한다. 제2 커패시터(C2)는 제1 플레이트(120), 제2 플레이트(122) 및 제1 및 제2 플레이트들(120 및 122) 사이 강유전 물질(124)을 포함한다.
제1 플레이트들(114 및 120)은 플레이트 라인 구조체(CP)와 결합된다. 도시된 실시 예에서, 제1 플레이트들(114 및 120)은 플레이트 라인 구조체(CP)와 공통 조성을 공유한다. 다른 실시 예들에서, 플레이트 라인 구조체(CP)는 제1 플레이트들(114 및 120)과 비교하여 상이한 조성을 포함할 수 있다.
제1 및 제2 커패시터들(C1 및 C2)은 서로에 관해 횡적으로 위치되며, 제2 커패시터(C2)가 제1 커패시터(C1)와 동일 수평면에 있다. 제1 트랜지스터(T1)는 제1 커패시터(C1)와 디지트 라인(BL-T) 사이에 있고, 제2 트랜지스터(T2)는 제2 커패시터(C2)와 디지트 라인(BL-C) 사이에 있다. 디지트 라인들(BL-T 및 BL-C)은 도 6b의 단면에 관해 페이지 안팎으로 연장된다. 도시된 실시 예에서, 제1 및 제2 트랜지스터들(T1 및 T2)은 서로 공통 수평면에 있고, 워드 라인(WL0)은 그러한 수평면을 따라 연장되며 제1 및 제2 트랜지스터들(T1 및 T2)의 게이트들(130 및 142)을 포함한다.
제1 반도체 필라(128)는 디지트 라인(BL-T)으로부터 제1 커패시터(C1)의 제2 플레이트(116)로 아래쪽을 향해 연장되고, 제1 트랜지스터(T1)는 그러한 제1 반도체 필라를 따른다. 제2 반도체 필라(140)는 디지트 라인(BL-C)으로부터 제2 커패시터(C2)의 제2 플레이트(122)로 아래쪽을 향해 연장되고, 제2 트랜지스터(T2)는 그러한 제2 반도체 필라를 따른다.
제1 트랜지스터(T1)는 게이트 유전 물질(132)을 포함하고, 반도체 필라(128) 내에 게이트 유전 물질(132)을 따라 제1 채널 영역을, 그리고 반도체 필라 내에 채널 영역의 대향하는 측들 상에 소스/드레인 영역들(136 및 138)을 더 포함한다. 소스/드레인 영역(136)은 제1 커패시터(C1)의 제2 플레이트(116)와 결합되고, 소스/드레인 영역(138)은 디지트 라인(BL-T)과 결합된다. 제2 트랜지스터(T2)는 게이트 유전 물질(144), 제2 채널 영역 및 소스/드레인 영역들(148 및 150)을 포함한다. 소스/드레인 영역(148)은 제2 커패시터(C2)의 제2 플레이트(122)와 결합되고, 소스/드레인 영역(150)은 디지트 라인(BL-C)과 결합된다.
메모리 셀(105(1))은 메모리 셀(105(0))과 유사하고, 제1 및 제2 트랜지스터들(T1 및 T2)과 함께 제1 및 제2 커패시터들(C1 및 C2)을 포함한다. 제1 및 제2 트랜지스터들(T1 및 T2)은 제2 워드 라인(WL1)과 결합되는 도전 게이트들(130 및 142)을 포함한다. 제1 및 제2 커패시터들(C1 및 C2)의 제1 플레이트들(114 및 120)은 커패시터들(C1 및 C2) 아래에 제공되는 플레이트 라인 구조체(CP)와 결합된다.
플레이트 라인 구조체(CP)를 따라 연장되는 축(161)은 대칭면을 획정하는 것으로 고려될 수 있다. 메모리 셀(105(1))은 대칭면에 걸쳐 메모리 셀(105(0))의 실질적인 대칭 이미지인 것으로 고려될 수 있다. 용어 "실질적인 대칭 이미지(substantially mirror image)"는 메모리 셀(105(1))이 제조 및 측량의 합리적인 허용 오차 내에서 메모리 셀(105(0))의 대칭 이미지일 수 있다는 것을 나타내기 위해 이용된다. 도 5b를 참조하여 전술된 메모리 셀들(105(0) 및 105(1))과 비교하여, 도 6b의 도시된 실시 예들의 메모리 셀들(105(0) 및 105(1))은 플레이트 라인 구조체(CP)에 대하여 대칭되는 반면 도 5b의 메모리 셀들(105(0) 및 105(1))은 디지트 라인들(BL-T 및 BL-C)에 대하여 대칭된다.
도 6b의 도시된 실시 예에서, 메모리 셀(105(0))의 디지트 라인(BL-T)(즉, 워드 라인(WL0) 위 디지트 라인(BL-T)) 및 메모리 셀(105(1))의 디지트 라인(BL-T)(즉, 워드 라인(WL1) 위 디지트 라인(BL-T))은 서로 결합된다. 메모리 셀(105(0))의 디지트 라인(BL-C)(즉, 워드 라인(WL0) 위 디지트 라인(BL-C)) 및 메모리 셀(105(1))의 디지트 라인(BL-C)(즉, 워드 라인(WL1) 위 디지트 라인(BL-C))은 서로 결합된다. 결합된 디지트 라인들(BL-T)의 전기적 속성들은 은 도 1 및 도 2를 참조하여 상술된 유형의 감지 구성요소(25)와 결합되는 디지트 라인들(BL-C)의 전기적 속성들과 비교된다.
도 7a는 본 발명의 실시 예에 따른 두 개의 메모리 셀(105(0) 및 105(1))의 개략도이다. 점선은 메모리 셀(105)의 대략적인 경계를 표시한다. 각각의 메모리 셀들(105)은 두 개의 선택 구성요소(T1 및 T2) 및 두 개의 커패시터(C1 및 C2)를 포함한다. 커패시터들(C1 및 C2)은 강유전 커패시터들일 수 있다. 선택 구성요소들(T1 및 T2)은 트랜지스터들, 예를 들어, n형 필드 효과 트랜지스터들일 수 있다. 그러한 예에서, 각각의 메모리 셀들(105)은 두 개의 트랜지스터 및 두 개의 커패시터(예를 들어, 2T2C)를 포함한다.
각각의 워드 라인(WL)은 선택 구성요소들을 활성화할 수 있다(예를 들어, WL0는 메모리 셀(105(0))의 선택 구성요소들(T1 및 T2)을 활성화할 수 있고, WL1은 메모리 셀(105(1))의 선택 구성요소들(T1 및 T2)을 활성화할 수 있다). 커패시터(C1)는 플레이트 라인(CP)에 결합되는 제1 플레이트를 갖고 제2 플레이트를 갖는다. 커패시터(C2)는 플레이트 라인(CP)에 결합되는 제1 플레이트를 갖고 제2 플레이트를 갖는다. 커패시터(C1)의 제2 플레이트는 선택 구성요소(T1)에 결합되고 커패시터(C2)의 제2 플레이트는 선택 구성요소(T2)에 결합된다. 선택 구성요소(T1)는 또한 디지트 라인(BL-T)에 결합되고 선택 구성요소(T2)는 또한 디지트 라인(BL-C)에 결합된다. 메모리 셀들(105(0) 및 105(1))은 공유되는 디지트 라인(BL-T)에 결합되고 상이한 디지트 라인들(BL-C)에 결합된다. 이를테면 각각의 워드 라인(WL)에 의해 활성화될 때, 커패시터(C1)의 제2 플레이트 및 커패시터(C2)의 제2 플레이트는 각각 디지트 라인들(BL-T 및 BL-C)에 결합된다. 이전에 논의된 바와 같이, 디지트 라인들(BL-T 및 BL-C)에 결합될 때, 메모리 셀들(105)에 액세스될 수 있다. 예를 들어, 메모리 셀들(105)의 저장된 상태가 판독될 수 있고/거나 메모리 셀들(105)이 기록되어 새로운 상태 또는 동일한 상태를 저장할 수 있다. 몇몇 실시 예에서 다양한 전압, 예를 들어, 상보적인 전압들이 디지트 라인들(BL-T 및 BL-C) 및 플레이트 라인(CP)을 통해 커패시터(C1 및 C2)의 플레이트들에 인가되어 메모리 셀들(105)에 액세스(예를 들어, 판독 및/또는 기록)할 수 있다.
도 7b는 본 발명의 실시 예에 따른 도 7a의 예시적인 메모리 셀들(105(0) 및 105(1))을 포함하는 메모리 어레이(10)의 영역을 도시한다. 도 7b의 실시 예에서, 메모리 셀들(105(0))은 메모리 셀(105(1)) 위에 수직적으로 적층된다. 점선은 메모리 셀들(105(0) 및 105(1))의 대략적인 경계를 표시한다. 몇몇 실시 예에서, 메모리 셀들(105)의 구성은 4F2 아키텍처 내에 메모리 셀들을 포함하는 것으로 고려될 수 있으며, 여기서 F는 소정의 기술의 최소 피처들의 크기를 나타낸다.
메모리 셀들(105(0) 및 105(1))은 도 4b의 실시 예의 메모리 셀들(105(0) 및 105(1))과 유사하나, 메모리 셀들(105(0) 및 105(1))은 도 4b의 실시 예에서와 같이 횡적으로 위치되는 것이 아니라 도 7b의 실시 예에서는 수직적으로 적층된다. 도 7b의 실시 예의 메모리 셀들(105(0) 및 105(1))은 도 4b의 실시 예의 메모리 셀들(105(0) 및 105(1))와 동일한 요소를 포함한다. 적용 가능한 경우, 도 4b의 실시 예의 메모리 셀들(105(0) 및 105(1))의 참조 부호들은 도 7b의 실시 예의 메모리 셀들(105(0) 및 105(1))에 대해 사용된다. 메모리 셀들(105(0) 및 105(1))은 디지트 라인(BL-T)을 공유한다.
메모리 셀(105(0))은 제1 및 제2 커패시터들(C1 및 C2)을 포함하며, 이들은 서로에 관해 수직적으로 위치되며, 제2 커패시터(C2)가 제1 커패시터(C1) 위에 있다. 제1 트랜지스터(T1)는 제1 커패시터(C1)와 디지트 라인(BL-T) 사이에 있고, 제2 트랜지스터(T2)는 제2 커패시터(C2)와 디지트 라인(BL-C) 사이에 있다. 도 7b의 도시된 실시 예들에서, 메모리 셀(105(0))의 제1 및 제2 트랜지스터들(T1 및 T2)은 제1 및 제2 커패시터들(C1 및 C2)과 같이, 서로에 관해 수직적으로 위치된다. 또한, 제1 및 제2 커패시터들(C1 및 C2), 및 제1 및 제2 트랜지스터들(T1 및 T2)은 서로 공통 수직면에 있다(즉, 서로의 위에 수직적으로 적층된다). 다른 실시 예들에서, 제1 및 제2 커패시터들(C1 및 C2) 및/또는 제1 및 제2 트랜지스터들(T1 및 T2)은 상이한 구성들로 제공될 수 있다.
메모리 셀들(105(0) 및 105(1))은 서로 실질적으로 동일하며, "실질적으로 동일(substantially identical)"이라는 용어는 메모리 셀들이 제조 및 측량의 합리적인 허용 오차 내에서 동일하다는 것을 의미한다. 메모리 셀(105(1))은 제1 및 제2 트랜지스터들(T1 및 T2)과 함께 제1 및 제2 커패시터들(C1 및 C2)을 포함한다. 디지트 라인(BL-T)을 통해 연장되는 축(163)은 대칭면을 획정하는 것으로 고려될 수 있다. 메모리 셀(105(1))은 대칭면에 걸쳐 메모리 셀(105(0))의 실질적인 대칭 이미지인 것으로 고려될 수 있다. 용어 "실질적인 대칭 이미지(substantially mirror image)"는 메모리 셀(105(1))이 제조 및 측량의 합리적인 허용 오차 내에서 메모리 셀(105(0))의 대칭 이미지일 수 있다는 것을 나타내기 위해 이용된다. 도 4b를 참조하여 전술된 메모리 셀들(105(0) 및 105(1))과 비교하여, 도 7b의 도시된 실시 예들의 메모리 셀들(105(0) 및 105(1))은 도 4b의 메모리 셀들과 구조가 유사하나, 수직적으로 적층되고 디지트 라인(BL-T)에 대하여 대칭되는 반면, 도 4b의 메모리 셀들(105(0) 및 105(1))은 횡적으로 위치된다.
도 8a는 본 발명의 실시 예에 따른 네 개의 메모리 셀(105(0)-105(3))의 개략도이다. 점선은 메모리 셀(105)의 대략적인 경계를 표시한다. 각각의 메모리 셀들(105)은 두 개의 선택 구성요소(T1 및 T2) 및 두 개의 커패시터(C1 및 C2)를 포함한다. 커패시터들(C1 및 C2)은 강유전 커패시터들일 수 있다. 선택 구성요소들(T1 및 T2)은 트랜지스터들, 예를 들어, n형 필드 효과 트랜지스터들일 수 있다. 그러한 예에서, 각각의 메모리 셀들(105)은 두 개의 트랜지스터 및 두 개의 커패시터(예를 들어, 2T2C)를 포함한다. 메모리 셀들(105(0) 및 105(1))은 도 6a의 셀들과 유사하게, 플레이트 라인 구조체(CP)를 공유하고 상이한 디지트 라인들(BL-T) 및 상이한 디지트 라인들(BL-C)에 결합된다. 메모리 셀들(105(2) 및 105(3))은 또한 플레이트 라인 구조체(CP)를 공유하고 상이한 디지트 라인들(BL-T) 및 상이한 디지트 라인들(BL-C)에 결합된다. 메모리 셀들(105(1) 및 105(2))은 도 5a의 메모리 셀들(105(0) 및 105(1))과 유사하게, 디지트 라인들(BL-T)을 공유하고 디지트 라인들(BL-C)을 공유한다. 이전에 논의된 바와 같이, 디지트 라인들(BL-T 및 BL-C)에 결합될 때, 메모리 셀들(105)에 액세스될 수 있다. 예를 들어, 메모리 셀들(105)의 저장된 상태가 판독될 수 있고/거나 메모리 셀들(105)이 기록되어 새로운 상태 또는 동일한 상태를 저장할 수 있다. 몇몇 실시 예에서 다양한 전압, 예를 들어, 상보적인 전압들이 디지트 라인들(BL-T 및 BL-C) 및 플레이트 라인(CP)을 통해 커패시터(C1 및 C2)의 플레이트들에 인가되어 메모리 셀들(105)에 액세스(예를 들어, 판독 및/또는 기록)할 수 있다.
도 8b는 본 발명의 실시 예에 따른 도 8a의 예시적인 메모리 셀들(105(0)-105(3))을 포함하는 메모리 어레이(11)의 일부분을 도시한다. 도 8b의 실시 예에서, 메모리 셀들(105(0)-105(3))은 수직적으로 적층된다. 점선은 메모리 셀들(105(0) 및 105(1))의 대략적인 경계를 표시한다. 몇몇 실시 예에서, 도 8b의 메모리 셀들(105(0)-105(3))은 8F2 아키텍처 내에 메모리 셀들을 포함하는 것으로 고려될 수 있으며, 여기서 F는 소정의 기술의 최소 피처들의 크기를 나타낸다.
메모리 셀들(105(0) 및 105(1))은 도 6b의 실시 예의 메모리 셀들(105(0) 및 105(1))과 유사한 구성을 갖는다. 메모리 셀들(105(2) 및 105(3)) 또한 도 6b의 실시 예의 메모리 셀들(105(0) 및 105(1))과 유사한 구성을 갖는다. 그러나, 도 6b의 메모리 셀들(105(0) 및 105(1))과 비교하여, 수직적으로 적층된 메모리 셀들(105)(예를 들어, 도 8b의 메모리 셀들(105(0) 및 105(1)))이 수직적으로 적층된 두 개의 다른 메모리 셀들(105)(예를 들어, 도 8b의 메모리 셀들(105(2) 및 105(3))) 상에 적층된다. 도 8b의 실시 예의 메모리 셀들(105(0) 및 105(1)) 및 메모리 셀들(105(2) 및 105(3))은 도 4b의 실시 예의 메모리 셀들(105(0) 및 105(1))과 동일한 요소들을 포함한다. 적용 가능한 경우, 도 4b의 실시 예의 메모리 셀들(105(0) 및 105(1))의 참조 부호들은 도 7b의 실시 예의 메모리 셀들(105(0) 및 105(1)) 및 메모리 셀들(105(2) 및 105(3))에 대해 사용된다. 메모리 셀들(105(1) 및 105(2))은 디지트 라인(BL-T)을 공유하고 디지트 라인(BL-C)을 공유한다.
메모리 셀(105(0))은 서로에 관해 횡적으로 위치되는 제1 및 제2 트랜지스터들(T1 및 T2)을 포함한다. 메모리 셀(105(0))은 제1 트랜지스터(T1) 아래에 제1 커패시터(C1)를 포함하고, 제2 트랜지스터(T2) 아래에 제2 커패시터(C2)를 포함한다. 제1 및 제2 커패시터들(C1 및 C2)은 서로에 관해 횡적으로 위치되며, 제2 커패시터(C2)가 제1 커패시터(C1)와 동일 수평면에 있다. 제1 트랜지스터(T1)는 제1 커패시터(C1)와 디지트 라인(BL-T) 사이에 있고, 제2 트랜지스터(T2)는 제2 커패시터(C2)와 디지트 라인(BL-C) 사이에 있다. 디지트 라인들(BL-T 및 BL-C)은 도 6b의 단면에 관해 페이지 안팎으로 연장된다. 도시된 실시 예에서, 제1 및 제2 트랜지스터들(T1 및 T2)은 서로 공통 수평면에 있고, 워드 라인(WL0)은 그러한 수평면을 따라 연장되며 제1 및 제2 트랜지스터들(T1 및 T2)의 게이트들(30 및 42)을 포함한다.
메모리 셀(105(1))은 메모리 셀(105(0))과 유사하고, 제1 및 제2 트랜지스터들(T1 및 T2)과 함께 제1 및 제2 커패시터들(C1 및 C2)을 포함한다. 제1 및 제2 트랜지스터들(T1 및 T2)은 제2 워드 라인(WL1)과 결합되는 도전 게이트들(30 및 42)을 포함한다. 제1 및 제2 커패시터들(C1 및 C2)의 제1 플레이트들(114 및 120)은 플레이트 라인 구조체(CP)와 결합된다. 메모리 셀(105(2) 및 105(3))은 또한 메모리 셀(105(0))과 유사하고, 각각 제1 및 제2 트랜지스터들(T1 및 T2)과 함께 제1 및 제2 커패시터들(C1 및 C2)을 포함한다. 메모리 셀(105(2))의 제1 및 제2 트랜지스터들(T1 및 T2)은 제3 워드 라인(WL2)과 결합되고 메모리 셀(105(3))의 제1 및 제2 트랜지스터들(T1 및 T2)은 제4 워드 라인(WL3)과 결합된다.
도시된 실시 예에서, 디지트 라인(BL-T 및 BL-C)은 서로 공통 수평면에 있다. 메모리 셀들(105(1) 및 105(2))에 의해 공유되는 디지트 라인들(BL-T 및 BL-C)을 통해 연장되는 축(165)은 대칭면을 획정하는 것으로 고려될 수 있다. 메모리 셀들(105(3) 및 105(2))은 대칭면에 걸쳐 메모리 셀(105(0) 및 105(1))의 실질적인 대칭 이미지인 것으로 고려될 수 있다. 용어 "실질적인 대칭 이미지(substantially mirror image)"는 메모리 셀들(105(3) 및 105(2))이 제조 및 측량의 합리적인 허용 오차 내에서 메모리 셀(105(0) 및 105(1))의 대칭 이미지일 수 있다는 것을 나타내기 위해 이용된다.
도 9a는 본 발명의 실시 예에 따른 두 개의 메모리 셀(105(0) 및 105(1))의 개략도이다. 점선은 메모리 셀(105)의 대략적인 경계를 표시한다. 각각의 메모리 셀들(105)은 세 개의 선택 구성요소(T1, T2 및 T3) 및 두 개의 커패시터(C1 및 C2)를 포함한다. 커패시터들(C1 및 C2)은 강유전 커패시터들일 수 있다. 선택 구성요소들(T1, T2 및 T3)은 트랜지스터들, 예를 들어, n형 필드 효과 트랜지스터들일 수 있다. 그러한 예에서, 각각의 메모리 셀들(105)은 세 개의 트랜지스터 및 두 개의 커패시터(예를 들어, 3T2C)를 포함한다.
선택 구성요소들(T1, T2 및 T3)의 동작은 전압들을 트랜지스터 게이트들에 인가함으로써 제어된다. 각각의 워드 라인(WL)은 선택 구성요소들을 활성화할 수 있다(예를 들어, WL0는 메모리 셀(105(0))의 선택 구성요소들(T1, T2 및 T3)을 활성화할 수 있고, WL1은 메모리 셀(105(1))의 선택 구성요소들(T1, T2 및 T3)을 활성화할 수 있다). 커패시터(C1)는 선택 구성요소(T3)에 결합되는 제1 플레이트를 갖고 제2 플레이트를 갖는다. 커패시터(C2)는 선택 구성요소(T3)에 결합되는 제1 플레이트 및 제2 플레이트를 갖는다. 선택 구성요소(T3)는 또한 플레이트 라인(CP)에 결합된다. 커패시터(C1)의 제2 플레이트는 선택 구성요소(T1)에 결합되고 커패시터(C2)의 제2 플레이트는 선택 구성요소(T2)에 결합된다. 선택 구성요소(T1)는 또한 디지트 라인(BL-T)에 결합되고 선택 구성요소(T2)는 또한 디지트 라인(BL-C)에 결합된다. 이를테면 각각의 워드 라인(WL)에 의해 선택 구성요소들(T1, T2 및 T3)이 활성화될 때, 커패시터(C1)의 제2 플레이트 및 커패시터(C2)의 제2 플레이트는 각각 디지트 라인들(BL-T 및 BL-C)에 결합되고, 커패시터(C1)의 제1 플레이트 및 커패시터(C2)의 제1 플레이트는 플레이트 라인(CP)에 결합된다. 이전에 논의된 바와 같이, 디지트 라인들(BL-T 및 BL-C)에 결합될 때, 메모리 셀들(105)에 액세스될 수 있다. 예를 들어, 메모리 셀들(105)의 저장된 상태가 판독될 수 있고/거나 메모리 셀들(105)이 기록되어 새로운 상태 또는 동일한 상태를 저장할 수 있다. 몇몇 실시 예에서 다양한 전압, 예를 들어, 상보적인 전압들이 디지트 라인들(BL-T 및 BL-C) 및 플레이트 라인(CP)을 통해 커패시터(C1 및 C2)의 플레이트들에 인가되어 메모리 셀들(105)에 액세스(예를 들어, 판독 및/또는 기록)할 수 있다.
도 9b는 본 발명의 실시 예에 따른 도 9a의 예시적인 메모리 셀들(105(0) 및 105(1))을 포함하는 메모리 어레이(10)의 일부분을 도시한다. 도 9b의 실시 예에서, 메모리 셀(105(0))은 메모리 셀(105(1)) 위에 수직적으로 적층된다. 점선은 메모리 셀들(105(0) 및 105(1))의 대략적인 경계를 표시한다. 몇몇 실시 예에서, 도 9b의 메모리 셀들(105)은 8F2 아키텍처 내에 메모리 셀들을 포함하는 것으로 고려될 수 있으며, 여기서 F는 소정의 기술의 최소 피처들의 크기를 나타낸다.
메모리 어레이(10)의 도시된 부분은 도 4b의 베이스와 비슷한 베이스(미도시)에 의해 지지될 수 있다. 메모리 셀들(105(0) 및 105(1))은 메모리 어레이 내 서로 공통 컬럼에 있다. 디지트 라인들(BL-T 및 BL-C)은 메모리 셀들(105(0) 및 105(1)) 사이에 있고, 도 9b의 단면에 관해 페이지 안팎으로 연장된다. 디지트 라인들(BL-T 및 BL-C)은 도 1 및 도 2를 참조하여 상술된 유형의 감지 구성요소(25)와 결합될 수 있다. 디지트 라인들(BL-T 및 BL-C)은 메모리 셀들(105(0) 및 105(1))에 의해 공유된다.
메모리 셀(105(0))은 서로에 관해 횡적으로 위치되는 제1 및 제2 트랜지스터들(T1 및 T2)을 포함한다. 메모리 셀(105(0))은 제1 트랜지스터(T1) 위에 제1 커패시터(C1)를 포함하고, 제2 트랜지스터(T2) 위에 제2 커패시터(C2)를 포함한다. 제1 커패시터(C1)는 제1 플레이트(114), 제2 플레이트(116) 및 제1 및 제2 플레이트들(114 및 116) 사이 강유전 물질(118)을 포함한다. 제2 커패시터(C2)는 제1 플레이트(120) 및 제2 플레이트(122), 및 제1 및 제2 플레이트들(120 및 122) 사이 강유전 물질(124)을 포함한다.
도시된 실시 예에서, 제2 플레이트들(116 및 122)은 용기 형상의 외측 플레이트들이고, 제1 플레이트들(114 및 120)은 용기 형상의 외측 플레이트들 내로 연장되는 내측 플레이트들이다. 다른 실시 예들에서, 제2 플레이트들(116 및 122)은 다른 구성들을 가질 수 있고, 제1 플레이트들(114 및 120) 또한 다른 구성들을 가질 수 있다.
제1 플레이트들(114 및 120)은 트랜지스터들(T1 및 T2)에 관해 수직적으로 위치되는 제3 트랜지스터(T3)와 결합된다. 제3 트랜지스터(T3)는 커패시터들(C1 및 C2)에 관해 수직적으로 위치될 수 있다. 트랜지스터(T3)는 트랜지스터(T3) 위 그리고 제1 및 제2 커패시터들(C1 및 C2) 위에 제공되는 플레이트 라인 구조체(CP)에 결합된다. 도시된 실시 예에서, 제1 플레이트들(114 및 120)은 공통 조성을 공유한다.
제1 및 제2 커패시터들(C1 및 C2)은 서로에 관해 횡적으로 위치되고, 도시된 실시 예에서 서로 동일한 수평면에 있다(즉, 서로 수평적으로 정렬된다). 제1 트랜지스터(T1)는 제1 커패시터(C1)와 디지트 라인(BL-T) 사이에 있고, 제2 트랜지스터(T2)는 제2 커패시터(C2)와 디지트 라인(BL-C) 사이에 있다. 도시된 실시 예에서, 제1 및 제2 트랜지스터들(T1 및 T2)은 서로 공통 수평면에 있고, 워드 라인(WL0)은 그러한 수평면을 따라 연장되며 제1 및 제2 트랜지스터들(T1 및 T2)의 게이트들(130 및 142)을 포함한다. 제3 트랜지스터(T3)는 제1 및 제2 커패시터들(C1 및 C2)과 플레이트 라인 구조체(CP) 사이에 있다. 워드 라인(WL0)은 수평면을 따라 연장되고 제3 트랜지스터(T3)의 게이트(160)를 포함한다. 제3 트랜지스터(T3)의 WL0는 제1 및 제2 트랜지스터들(T1 및 T2)의, 그리고 제1 및 제2 트랜지스터들(T1 및 T2)의 워드 라인(WL0)의 공통 수평면으로부터 수직적으로 위치되는 수평면을 따라 연장된다.
제1 반도체 필라(128)는 디지트 라인(BL-T)으로부터 제1 커패시터(C1)의 제2 플레이트(116)로 위쪽을 향해 연장되고, 제1 트랜지스터(T1)는 그러한 제1 반도체 필라를 따른다. 제2 반도체 필라(140)는 디지트 라인(BL-C)으로부터 제2 커패시터(C2)의 제2 플레이트(122)로 위쪽을 향해 연장되고, 제2 트랜지스터(T2)는 그러한 제2 반도체 필라(140)를 따른다.
제1 트랜지스터(T1)는 게이트 유전 물질(132)을 포함하고, 반도체 필라(128) 내에 게이트 유전 물질(132)을 따라 제1 채널 영역을, 그리고 반도체 필라 내에 채널 영역의 대향하는 측들 상에 소스/드레인 영역들(136 및 138)을 더 포함한다. 소스/드레인 영역(136)은 제1 커패시터(C1)의 제2 플레이트(116)와 결합되고, 소스/드레인 영역(138)은 디지트 라인(BL-T)과 결합된다. 제2 트랜지스터(T2)는 게이트 유전 물질(144)을 포함하고, 제2 채널 영역을, 그리고 반도체 필라 내에 채널 영역의 대향하는 측들 상에 소스/드레인 영역들(148 및 150)을 더 포함한다. 소스/드레인 영역(148)은 제2 커패시터(C2)의 제2 플레이트(122)와 결합되고, 소스/드레인 영역(150)은 디지트 라인(BL-C)과 결합된다.
제3 반도체 필라(170)는 제1 플레이트들(114 및 120)로부터 플레이트 라인 구조체(CP)로 위쪽을 향해 연장된다. 제3 트랜지스터(T3)는 제3 반도체 필라(170)를 따른다. 제3 트랜지스터(T3)는 게이트 유전 물질(172), 제3 채널 영역 및 소스/드레인 영역들(174 및 176)을 포함한다.. 소스/드레인 영역(174)은 제1 및 제2 커패시터들(C1 및 C2)의 제1 플레이트들(114 및 120)과 결합되고, 소스/드레인 영역(176)은 플레이트 라인 구조체(CP)와 결합된다. 몇몇 실시 예에서, 제3 반도체 필라(170)는 도 9b에 도시된 바와 같이, 제1 및 제2 반도체 필라들(128 및 140)과 상이한 치수들(예를 들어, 채널 길이 및/또는 너비)을 가질 수 있다. 다른 실시 예들에서, 제3 필라(170)는 제1 및 제2 반도체 필라들(128 및 140)과 유사한 치수들(예를 들어, 채널 길이 및/또는 너비)을 가질 수 있다.
메모리 셀(105(0))과 유사한 메모리 셀(105(1))은 트랜지스터들(T1, T2 및 T3)과 함께 제1 및 제2 커패시터들(C1 및 C2)을 포함한다. 트랜지스터들(T1 및 T2)은 제2 워드 라인(WL1)과 결합되는 도전 게이트들(130 및 142)을 포함하고, 트랜지스터(T3)는 제1 및 제2 트랜지스터들(T1 및 T2)의 공통 수평면으로부터 수직적으로 위치되는 수평면을 따라 연장되는 제2 워드 라인(WL1)과 결합되는 도전 게이트(160)를 포함한다.
메모리 셀(105(1))은 서로에 관해 횡적으로 위치되는 제1 및 제2 트랜지스터들(T1 및 T2)을 포함한다. 메모리 셀(105(1))은 제1 트랜지스터(T1) 아래에 제1 커패시터(C1)를 포함하고, 제2 트랜지스터(T2) 아래에 제2 커패시터(C2)를 포함한다. 제1 커패시터(C1)는 제1 플레이트(114), 제2 플레이트(116) 및 제1 및 제2 플레이트들(114 및 116) 사이 강유전 물질(118)을 포함한다. 제2 커패시터(C2)는 제1 플레이트(120), 제2 플레이트(122) 및 제1 및 제2 플레이트들(120 및 122) 사이 강유전 물질(124)을 포함한다. 제3 트랜지스터(T3)는 제1 및 제2 트랜지스터들(T1 및 T2)로부터 커패시터들(C1 및 C2)과 플레이트 라인 구조체(CP) 사이에 수직적으로 위치된다.
도시된 실시 예에서, 디지트 라인(BL-T 및 BL-C)은 서로 공통 수평면에 있다. 디지트 라인들(BL-T 및 BL-C)을 통해 연장되는 축(167)은 대칭면을 획정하는 것으로 고려될 수 있다. 메모리 셀(105(1))은 대칭면에 걸쳐 메모리 셀(105(0))의 실질적인 대칭 이미지인 것으로 고려될 수 있다. 용어 "실질적인 대칭 이미지(substantially mirror image)"는 메모리 셀(105(1))이 제조 및 측량의 합리적인 허용 오차 내에서 메모리 셀(105(0))의 대칭 이미지일 수 있다는 것을 나타내기 위해 이용된다.
도 9b의 도시된 실시 예에서, 디지트 라인들(BL-T 및 BL-C)은 메모리 셀들(105(0) 및 105(1))에 의해 공유된다. 다른 실시 예들에서, 플레이트 라인 구조체(CP)는 메모리 셀들(105(0) 및 105(1))에 의해 공유될 수 있으며, 이들은 플레이트 라인 구조체(CP)의 대향하는 측들 상에 서로로부터 수직적으로 위치된다. 도 10a 및 도 10b는 그러한 다른 실시 예들의 예를 도시한다.
도 10a는 본 발명의 실시 예에 따른 두 개의 메모리 셀(105(0) 및 105(1))의 개략도이다. 점선은 메모리 셀(105)의 대략적인 경계를 표시한다. 각각의 메모리 셀들(105)은 세 개의 선택 구성요소(T1, T2 및 T3) 및 두 개의 커패시터(C1 및 C2)를 포함한다. 커패시터들(C1 및 C2)은 강유전 커패시터들일 수 있다. 선택 구성요소들(T1, T2 및 T3)은 트랜지스터들, 예를 들어, n형 필드 효과 트랜지스터들일 수 있다. 그러한 예에서, 각각의 메모리 셀들(105)은 세 개의 트랜지스터 및 두 개의 커패시터(예를 들어, 3T2C)를 포함한다.
도 10a의 메모리 셀들(105(0) 및 105(1))은 플레이트 라인 구조체(CP)를 공유하고 상이한 디지트 라인들(BL-T) 및 상이한 디지트 라인들(BL-C)에 결합된다. 그에 반해, 도 9a의 메모리 셀들(105(0) 및 105(1))은 디지트 라인들(BL-T)을 공유하고 디지트 라인들(BL-C)을 공유하며 상이한 플레이트 라인들(CP)에 결합된다.
도 10a의 메모리 셀들(105(0) 및 105(1))의 동작은 도 9a의 메모리 셀들(105(0) 및 105(1))의 동작과 유사하고, 간결함을 위해 반복되지 않을 것이다.
커패시터(C1)는 선택 구성요소(T3)에 결합되는 제1 플레이트를 갖고 제2 플레이트를 갖는다. 커패시터(C2)는 선택 구성요소(T3)에 결합되는 제1 플레이트 및 제2 플레이트를 갖는다. 선택 구성요소(T3)는 또한 플레이트 라인(CP)에 결합된다. 커패시터(C1)의 제2 플레이트는 선택 구성요소(T1)에 결합되고 커패시터(C2)의 제2 플레이트는 선택 구성요소(T2)에 결합된다. 선택 구성요소(T1)는 또한 디지트 라인(BL-T)에 결합되고 선택 구성요소(T2)는 또한 디지트 라인(BL-C)에 결합된다. 이를테면 각각의 워드 라인(WL)에 의해 선택 구성요소들(T1, T2 및 T3)이 활성화될 때, 커패시터(C1)의 제2 플레이트 및 커패시터(C2)의 제2 플레이트는 각각 디지트 라인들(BL-T 및 BL-C)에 결합되고, 커패시터(C1)의 제1 플레이트 및 커패시터(C2)의 제1 플레이트는 플레이트 라인(CP)에 결합된다.
도 10b는 본 발명의 실시 예에 따른 도 10a의 메모리 셀들(105(0) 및 105(1))의 쌍을 포함하는 메모리 어레이(10)의 일부분을 도시한다. 도 10b의 실시 예에서, 메모리 셀(105(0))은 메모리 셀(105(1)) 위에 수직적으로 적층된다. 점선은 메모리 셀들(105(0) 및 105(1))의 대략적인 경계를 표시한다. 몇몇 실시 예에서, 도 9b의 메모리 셀들(105)은 8F2 아키텍처 내에 메모리 셀들을 포함하는 것으로 고려될 수 있으며, 여기서 F는 소정의 기술의 최소 피처들의 크기를 나타낸다.
메모리 어레이(10)의 도시된 부분은 도 4b의 베이스와 비슷한 베이스(미도시)에 의해 지지될 수 있다. 메모리 셀들(105(0) 및 105(1))은 메모리 어레이 내 서로 공통 컬럼에 있다. 수평적으로 연장되는 레인은 메모리 셀들(105(0) 및 105(1)) 사이에 있고, 도 10b의 단면을 따라 연장된다. 레일은 메모리 셀들(105(0) 및 105(1))에 의해 공유되는 플레이트 라인 구조체(CP)이다. 메모리 셀(105(0))은 서로에 관해 횡적으로 위치되는 제1 및 제2 트랜지스터들(T1 및 T2)을 포함한다. 메모리 셀(105(0))은 제1 트랜지스터(T1) 아래에 제1 커패시터(C1)를 포함하고, 제2 트랜지스터(T2) 아래에 제2 커패시터(C2)를 포함한다. 도 9b의 메모리 셀들과 대조적으로, 도 10b의 메모리 셀들(105(0) 및 105(1))은 플레이트 라인 구조체(CP)를 공유하고 상이한 디지트 라인들(BL-T) 및 상이한 디지트 라인들(BL-C)에 결합된다.
제1 커패시터(C1)는 제1 플레이트(114), 제2 플레이트(116) 및 제1 및 제2 플레이트들(114 및 116) 사이 강유전 물질(118)을 포함한다. 제2 커패시터(C2)는 제1 플레이트(120) 및 제2 플레이트(122), 및 제1 및 제2 플레이트들(120 및 122) 사이 강유전 물질(124)을 포함한다.
도시된 실시 예에서, 제2 플레이트들(116 및 122)은 용기 형상의 외측 플레이트들이고, 제1 플레이트들(114 및 120)은 용기 형상의 외측 플레이트들 내로 연장되는 내측 플레이트들이다. 다른 실시 예들에서, 제2 플레이트들(116 및 122)은 다른 구성들을 가질 수 있고, 제1 플레이트들(114 및 120) 또한 다른 구성들을 가질 수 있다.
제1 플레이트들(114 및 120)은 트랜지스터들(T1 및 T2) 및 커패시터들(C1 및 C2)에 관해 수직적으로 위치되는 제3 트랜지스터(T3)와 결합된다. 제3 트랜지스터(T3)는 플레이트 라인 구조체(CP)에 결합된다. 도시된 실시 예에서, 제1 플레이트들(114 및 120)은 공통 조성을 공유한다.
제1 및 제2 커패시터들(C1 및 C2)은 서로에 관해 횡적으로 위치되며, 제2 커패시터(C2)가 제1 커패시터(C1)와 동일 수평면에 있다. 제1 트랜지스터(T1)는 제1 커패시터(C1)와 디지트 라인(BL-T) 사이에 있고, 제2 트랜지스터(T2)는 제2 커패시터(C2)와 디지트 라인(BL-C) 사이에 있다. 디지트 라인들(BL-T 및 BL-C)은 도 10b의 단면에 관해 페이지 안팎으로 연장된다. 도시된 실시 예에서, 제1 및 제2 트랜지스터들(T1 및 T2)은 서로 공통 수평면에 있고, 워드 라인(WL0)은 그러한 수평면을 따라 연장되며 제1 및 제2 트랜지스터들(T1 및 T2)의 게이트들(130 및 142)을 포함한다. 제3 트랜지스터(T3)는 제1 및 제2 커패시터들(C1 및 C2)과 플레이트 라인 구조체(CP) 사이에 있다. 워드 라인(WL0)은 수평면을 따라 연장되고 제3 트랜지스터(T3)의 게이트(160)를 포함한다. 제3 트랜지스터(T3)의 WL0는 제1 및 제2 트랜지스터들(T1 및 T2)의, 그리고 제1 및 제2 트랜지스터들(T1 및 T2)의 워드 라인(WL0)의 공통 수평면으로부터 수직적으로 위치되는 수평면을 따라 연장된다.
제1 반도체 필라(128)는 디지트 라인(BL-T)으로부터 제1 커패시터(C1)의 제2 플레이트(116)로 아래쪽을 향해 연장되고, 제1 트랜지스터(T1)는 그러한 제1 반도체 필라를 따른다. 제2 반도체 필라(140)는 디지트 라인(BL-C)으로부터 제2 커패시터(C2)의 제2 플레이트(122)로 아래쪽을 향해 연장되고, 제2 트랜지스터(T2)는 그러한 제2 반도체 필라(140)를 따른다.
제1 트랜지스터(T1)는 게이트 유전 물질(132)을 포함하고, 반도체 필라(128) 내에 게이트 유전 물질(132)을 따라 제1 채널 영역을, 그리고 소스/드레인 영역들(136 및 138)을 더 포함한다. 소스/드레인 영역(136)은 제1 커패시터(C1)의 제2 플레이트(116)와 결합되고, 소스/드레인 영역(138)은 디지트 라인(BL-T)과 결합된다. 제2 트랜지스터(T2)는 게이트 유전 물질(144)을 포함하고, 제2 채널 영역을, 그리고 반도체 필라 내에 채널 영역의 대향하는 측들 상에 소스/드레인 영역들(148 및 150)을 더 포함한다. 소스/드레인 영역(148)은 제2 커패시터(C2)의 제2 플레이트(122)와 결합되고, 소스/드레인 영역(150)은 디지트 라인(BL-C)과 결합된다.
제3 반도체 필라(170)는 제1 및 제2 커패시터들(C1 및 C2)의 제1 플레이트들(114 및 120)로부터 플레이트 라인 구조체(CP)로 아래쪽을 향해 연장된다. 제3 트랜지스터(T3)는 제3 반도체 필라(170)를 따른다. 제3 트랜지스터(T3)는 게이트 유전 물질(172), 제3 채널 영역 및 소스/드레인 영역들(174 및 176)을 포함한다. 소스/드레인 영역(174)은 제1 및 제2 커패시터들(C1 및 C2)의 제1 플레이트들(114 및 120)과 결합되고, 소스/드레인 영역(176)은 플레이트 라인 구조체(CP)와 결합된다. 몇몇 실시 예에서, 제3 반도체 필라(170)는 도 10b에 도시된 바와 같이, 제1 및 제2 반도체 필라들(128 및 140)과 상이한 치수들(예를 들어, 채널 길이 및/또는 너비)을 가질 수 있다. 다른 실시 예들에서, 제3 필라(170)는 제1 및 제2 반도체 필라들(128 및 140)과 유사한 또는 동일한 치수들(예를 들어, 채널 길이 및/또는 너비)을 가질 수 있다.
메모리 셀(105(1))은 메모리 셀(105(0))과 유사하고, 트랜지스터들(T1, T2 및 T3)과 함께 제1 및 제2 커패시터들(C1 및 C2)을 포함한다. 제1 및 제2 트랜지스터들(T1 및 T2)은 제2 워드 라인(WL1)과 결합되는 도전 게이트들(130 및 142)을 포함하고, 트랜지스터(T3)는 제1 및 제2 트랜지스터들(T1 및 T2)의 공통 수평면으로부터 수직적으로 위치되는 수평면을 따라 연장되는 제2 워드 라인(WL1)과 결합되는 도전 게이트(160)를 포함한다.
메모리 셀(105(1))은 서로에 관해 횡적으로 위치되는 제1 및 제2 트랜지스터들(T1 및 T2)을 포함한다. 메모리 셀(105(1))은 제1 트랜지스터(T1) 위에 제1 커패시터(C1)를 포함하고, 제2 트랜지스터(T2) 위에 제2 커패시터(C2)를 포함한다. 제1 커패시터(C1)는 제1 플레이트(114), 제2 플레이트(116) 및 제1 및 제2 플레이트들(114 및 116) 사이 강유전 물질(118)을 포함한다. 제2 커패시터(C2)는 제1 플레이트(120), 제2 플레이트(122) 및 제1 및 제2 플레이트들(120 및 122) 사이 강유전 물질(124)을 포함한다. 제3 트랜지스터(T3)는 제1 및 제2 트랜지스터들(T1 및 T2)로부터 커패시터들(C1 및 C2)과 플레이트 라인 구조체(CP) 사이에 수직적으로 위치된다.
플레이트 라인 구조체(CP)를 따라 연장되는 축(169)은 대칭면을 획정하는 것으로 고려될 수 있다. 메모리 셀(105(1))은 대칭면에 걸쳐 메모리 셀(105(0))의 실질적인 대칭 이미지인 것으로 고려될 수 있다. 용어 "실질적인 대칭 이미지(substantially mirror image)"는 메모리 셀(105(1))이 제조 및 측량의 합리적인 허용 오차 내에서 메모리 셀(105(0))의 대칭 이미지일 수 있다는 것을 나타내기 위해 이용된다. 도 9b를 참조하여 전술된 메모리 셀들(105(0) 및 105(1))과 비교하여, 도 10b의 도시된 실시 예들의 메모리 셀들(105(0) 및 105(1))은 플레이트 라인 구조체(CP)에 대하여 대칭되는 반면 도 9b의 메모리 셀들(105(0) 및 105(1))은 디지트 라인들(BL-T 및 BL-C)에 대하여 대칭된다.
도시된 실시 예에서, 메모리 셀(105(0))의 디지트 라인(BL-T)(즉, 워드 라인(WL0) 위 디지트 라인(BL-T)) 및 메모리 셀(105(1))의 디지트 라인(BL-T)(즉, 워드 라인(WL1) 위 디지트 라인(BL-T))은 서로 결합된다. 메모리 셀(105(0))의 디지트 라인(BL-C)(즉, 워드 라인(WL0) 위 디지트 라인(BL-C)) 및 디지트 라인(105(1))(즉, 워드 라인(WL1) 위 디지트 라인(BL-C))은 서로 결합된다. 결합된 디지트 라인들(BL-T)의 전기적 속성들은 은 도 1 및 도 2를 참조하여 상술된 유형의 감지 구성요소(25)와 결합되는 디지트 라인들(BL-C)의 전기적 속성들과 비교된다.
도 11a는 본 발명의 실시 예에 따른 두 개의 메모리 셀(105(0) 및 105(1))의 개략도이다. 점선은 메모리 셀(105)의 대략적인 경계를 표시한다. 각각의 메모리 셀들(105)은 네 개의 선택 구성요소(T1-T4) 및 두 개의 커패시터(C1 및 C2)를 포함한다. 커패시터들(C1 및 C2)은 강유전 커패시터들일 수 있다. 선택 구성요소들(T1-T4)은 트랜지스터들, 예를 들어, n형 필드 효과 트랜지스터들일 수 있다. 그러한 예에서, 각각의 메모리 셀들(105)은 네 개의 트랜지스터 및 두 개의 커패시터(예를 들어, 4T2C)를 포함한다.
선택 구성요소들(T1-T4)의 동작은 전압들을 트랜지스터 게이트들에 인가함으로써 제어된다. 각각의 워드 라인(WL)은 선택 구성요소들을 활성화할 수 있다(예를 들어, WL0는 메모리 셀(105(0))의 선택 구성요소들(T1-T4)을 활성화할 수 있고, WL1은 메모리 셀(105(1))의 선택 구성요소들(T1-T4)을 활성화할 수 있다).
커패시터들(C1 및 C2)은 각각 각각의 선택 구성요소(T2 및 T3)에 결합되는 제1 플레이트를 갖고 각각의 선택 구성요소(T1 및 T4)에 결합되는 제2 플레이트를 갖는다. 커패시터(C1)의 제2 플레이트는 선택 구성요소(T1)에 결합되고 커패시터(C2)의 제2 플레이트는 선택 구성요소(T4)에 결합된다. 선택 구성요소(T1)는 또한 디지트 라인(BL-T)에 결합되고 선택 구성요소(T4)는 또한 디지트 라인(BL-C)에 결합된다. 이를테면 각각의 워드 라인(WL)에 의해 활성화될 때, 커패시터들(C1 및 C2)의 제1 플레이트들은 각각 디지트 라인들(BL-T 및 BL-C)에 결합된다. 선택 구성요소들(T2 및 T3)는 또한 플레이트 라인(CP)에 결합된다. 이를테면 각각의 워드 라인(WL)에 의해 활성화될 때, 커패시터들(C1 및 C2)의 제2 플레이트들은 플레이트 라인(CP)에 결합된다. 이전에 논의된 바와 같이, 디지트 라인들(BL-T 및 BL-C)에 결합될 때, 메모리 셀들(105)에 액세스될 수 있다. 예를 들어, 메모리 셀들(105)의 저장된 상태가 판독될 수 있고/거나 메모리 셀들(105)이 기록되어 새로운 상태 또는 동일한 상태를 저장할 수 있다. 몇몇 실시 예에서 다양한 전압, 예를 들어, 상보적인 전압들이 디지트 라인들(BL-T 및 BL-C) 및 플레이트 라인(CP)을 통해 커패시터(C1 및 C2)의 플레이트들에 인가되어 메모리 셀들(105)에 액세스(예를 들어, 판독 및/또는 기록)할 수 있다.
도 11b는 본 발명의 실시 예에 따른 도 11a의 예시적인 메모리 셀들(105(0) 및 105(1))을 포함하는 메모리 어레이(10)의 영역을 도시한다. 도 11b의 실시 예에서, 메모리 셀들(105(0) 및 105(1))은 서로에 관해 횡적으로 위치된다. 점선은 메모리 셀(105)의 대략적인 경계를 표시한다. 메모리 셀들(105(0) 및 105(1))은 서로 실질적으로 동일하며, "실질적으로 동일(substantially identical)"이라는 용어는 메모리 셀들이 제조 및 측량의 합리적인 허용 오차 내에서 동일하다는 것을 의미한다. 몇몇 실시 예에서, 메모리 셀들(105)의 구성은 4F2 아키텍처 내에 메모리 셀들을 포함하는 것으로 고려될 수 있으며, 여기서 F는 소정의 기술의 최소 피처들의 크기를 나타낸다.
메모리 어레이(10)의 도시된 부분은 도 4b의 베이스와 비슷한 베이스(미도시)에 의해 지지될 수 있다. 인접한 메모리 셀들(105(0) 및 105(1))은 메모리 어레이 내 서로 공통 컬럼에 있다. 메모리 셀들(105(0) 및 105(1))은 디지트 라인들(BL-T 및 BL-C)을 따라 도시되어 있다. 디지트 라인들(BL-T 및 BL-C)은 도 1 및 도 2를 참조하여 상술된 유형의 감지 구성요소(25)와 결합된다.
메모리 셀(105)은 제1, 제2, 제3 및 제4 트랜지스터들(T1-T4) 및 제1 및 제2 커패시터들(C1 및 C2)을 포함한다. 도 11b의 도시된 실시 예들에서, 메모리 셀(105(0))의 제1, 제2, 제3 및 제4 트랜지스터들(T1-T4)은 제1 및 제2 커패시터들(C1 및 C2)과 같이, 서로에 관해 수직적으로 위치된다. 또한, 제1 및 제2 커패시터들(C1 및 C2), 및 제1, 제2, 제3 및 제4 트랜지스터들(T1-T4)은 서로 공통 수직면에 있다(즉, 서로의 위에 수직적으로 적층된다). 제1 커패시터(C1)는 제1 플레이트(114), 제2 플레이트(116) 및 제1 및 제2 플레이트들(114 및 116) 사이 강유전 물질(118)을 포함한다. 유사하게, 제2 커패시터(C2)는 제1 플레이트(120), 제2 플레이트(122) 및 제1 및 제2 플레이트들(120 및 122) 사이 강유전 물질(124)을 포함한다.
제1 트랜지스터(T1)는 제1 커패시터(C1)와 디지트 라인(BL-T) 사이에 있고, 제4 트랜지스터(T4)는 제2 커패시터(C2)와 디지트 라인(BL-C) 사이에 있다. 제2 트랜지스터(T2)는 제1 커패시터(C1)와 플레이트 라인 구조체(CP) 사이에 있고, 제4 트랜지스터(T3)는 제2 커패시터(C2)와 플레이트 라인 구조체(CP) 사이에 있다.
도시된 실시 예에서, 제1 반도체 필라(128)는 디지트 라인(BL-T)으로부터 제1 커패시터(C1)의 제2 플레이트(116)로 위쪽을 향해 연장되고, 제1 트랜지스터(T1)는 그러한 제1 반도체 필라를 따른다. 제1 트랜지스터(T1)는 게이트 유전 물질(132)에 의해 반도체 필라(128)로부터 이격되는 도전 트랜지스터 게이트(130)를 갖는다. 제1 트랜지스터(T1)는 반도체 필라(128) 내에 게이트 유전 물질(132)을 따라 채널 영역을 갖고, 반도체 필라 내에 채널 영역의 대향하는 측들 상에 소스/드레인 영역들(136 및 138)을 갖는다. 소스/드레인 영역(136)은 제1 커패시터(C1)의 제2 플레이트(116)와 결합되고, 소스/드레인 영역(138)은 디지트 라인(BL-T)과 결합된다. 도시된 실시 예에서, 소스/드레인 영역(136)은 제1 커패시터(C1)의 제2 플레이트(116)로 연장된다. 제2 반도체 필라(140)는 플레이트 라인 구조체(CP)로부터 제1 커패시터(C1)의 제1 플레이트(114)로 아래쪽을 향해 연장되고, 제2 트랜지스터(T2)는 그러한 제2 반도체 필라를 따른다. 제3 반도체 필라(170)는 플레이트 라인 구조체(CP)로부터 제2 커패시터(C2)의 제1 플레이트(120)로 위쪽을 향해 연장되고, 제3 트랜지스터(T3)는 제2 반도체 필라(170)를 따른다. 제4 반도체 필라(190)는 디지트 라인(BL-C)으로부터 제2 커패시터(C2)의 제2 플레이트(122)로 아래쪽을 향해 연장되고, 제4 트랜지스터(T4)는 제4 반도체 필라(190)를 따른다.
제1 트랜지스터(T1)는 게이트 유전 물질(132), 채널 영역 및 소스/드레인 영역들(136 및 138)을 포함한다. 소스/드레인 영역(136)은 제1 커패시터(C1)의 제2 플레이트(116)와 결합되고, 소스/드레인 영역(38)은 디지트 라인(BL-T)과 결합된다. 제4 트랜지스터(T4)는 게이트 유전 물질(144), 채널 영역 및 소스/드레인 영역들(194 및 196)을 포함한다. 소스/드레인 영역(194)은 제2 커패시터(C2)의 제2 플레이트(122)와 결합되고, 소스/드레인 영역(196)은 디지트 라인(BL-C)과 결합된다.
제2 트랜지스터(T2)는 게이트 유전 물질(144), 채널 영역 및 소스/드레인 영역들(148 및 150)을 포함한다. 소스/드레인 영역(148)은 제1 커패시터(C1)의 제1 플레이트(114)와 결합되고, 소스/드레인 영역(150)은 플레이트 라인 구조체(CP)와 결합된다. 제3 트랜지스터(T3)는 게이트 유전 물질(172), 채널 영역 및 소스/드레인 영역들(174 및 176)을 포함한다. 소스/드레인 영역(174)은 제2 커패시터(C2)의 제1 플레이트(120)와 결합되고, 소스/드레인 영역(176)은 플레이트 라인 구조체(CP)와 결합된다. 제1, 제2, 제3 및 제4 트랜지스터들(T1-T4)의 도전 게이트들은 제1 워드 라인(WL0)과 결합된다. 그러한 제1 워드 라인은 도 11b의 단면에 관해 페이지 안팎으로 연장될 수 있다.
메모리 셀(105(0))과 유사한 메모리 셀(105(1))은 제1, 제2, 제3 및 제4 트랜지스터들(T1, T2, T3 및 T4)과 함께 제1 및 제2 커패시터들(C1 및 C2)을 포함한다. 제1, 제2, 제3 및 제4 트랜지스터들(T1-T4)은 제2 워드 라인(WL1)과 결합되는 도전 게이트들을 포함한다. 제1 및 제2 커패시터들(C1 및 C2)의 제1 플레이트들(114 및 120)은 제2 및 제3 트랜지스터들(T2 및 T3)과 결합되고 제1 및 제2 커패시터들(C1 및 C2)의 제2 플레이트들(116 및 122)은 제1 및 제4 트랜지스터들(T1 및 T4)과 결합된다.
도 11b의 도시된 실시 예에서, 플레이트 라인 구조체(CP)는 디지트 라인들(BL-T 및 BL-C)에 의해 정의되는 컬럼을 따라 수평적으로 연장되는 레일이다. 그러한 플레이트 라인 구조체(CP)는 메모리 셀들(105(0) 및 105(1))에 의해, 뿐만 아니라 그러한 컬럼을 따라 기타 모든 메모리 셀에 의해 공유된다.
도 12a는 본 발명의 실시 예에 따른 두 개의 메모리 셀(105(0) 및 105(1))의 개략도이다. 점선은 메모리 셀(105)의 대략적인 경계를 표시한다. 각각의 메모리 셀들(105)은 네 개의 선택 구성요소(T1-T4) 및 두 개의 커패시터(C1 및 C2)를 포함한다. 커패시터들(C1 및 C2)은 강유전 커패시터들일 수 있다. 선택 구성요소들(T1-T4)은 트랜지스터들, 예를 들어, n형 필드 효과 트랜지스터들일 수 있다. 그러한 예에서, 각각의 메모리 셀들(105)은 네 개의 트랜지스터 및 두 개의 커패시터(예를 들어, 4T2C)를 포함한다.
선택 구성요소들(T1-T4)의 동작은 전압들을 트랜지스터 게이트들에 인가함으로써 제어된다. 각각의 워드 라인(WL)은 선택 구성요소들을 활성화할 수 있다(예를 들어, WL0는 메모리 셀(105(0))의 선택 구성요소들(T1-T4)을 활성화할 수 있고, WL1은 메모리 셀(105(1))의 선택 구성요소들(T1-T4)을 활성화할 수 있다). 커패시터들(C1 및 C2)은 각각 트랜지스터들(T2 및 T4)을 통해 플레이트 라인(CP)에 결합되는 제1 플레이트를 갖는다. 커패시터(C1)는 트랜지스터(T1)를 통해 디지트 라인(BL-T)에 결합되는 제2 플레이트를 갖고 커패시터(C2)는 트랜지스터(T3)를 통해 디지트 라인(BL-C)에 결합되는 제2 플레이트를 갖는다. 이를테면 각각의 워드 라인(WL)에 의해 트랜지스터들(T1 및 T3)이 활성화될 때, 커패시터들(C1 및 C2)의 제2 플레이트들은 각각 디지트 라인들(BL-T 및 BL-C)에 결합된다. 이전에 논의된 바와 같이, 디지트 라인들(BL-T 및 BL-C)에 결합될 때, 메모리 셀들(105)에 액세스될 수 있다. 예를 들어, 메모리 셀들(105)의 저장된 상태가 판독될 수 있고/거나 메모리 셀들(105)이 기록되어 새로운 상태 또는 동일한 상태를 저장할 수 있다. 몇몇 실시 예에서 다양한 전압, 예를 들어, 상보적인 전압들이 디지트 라인들(BL-T 및 BL-C) 및 플레이트 라인(CP)을 통해 커패시터(C1 및 C2)의 플레이트들에 인가되어 메모리 셀들(105)에 액세스(예를 들어, 판독 및/또는 기록)할 수 있다.
도 12b는 본 발명의 실시 예에 따른 도 12a의 예시적인 메모리 셀들(105(0) 및 105(1))을 포함하는 메모리 어레이(10)의 일부분을 도시한다. 도 12b의 실시 예에서, 메모리 셀(105(0))은 메모리 셀(105(1)) 위에 수직적으로 적층된다. 점선은 메모리 셀들(105(0) 및 105(1))의 대략적인 경계를 표시한다. 몇몇 실시 예에서, 도 12b의 메모리 셀들(105)은 8F2 아키텍처 내에 메모리 셀들을 포함하는 것으로 고려될 수 있으며, 여기서 F는 소정의 기술의 최소 피처들의 크기를 나타낸다.
메모리 어레이(10)의 도시된 부분은 도 4b의 베이스와 비슷한 베이스(미도시)에 의해 지지될 수 있다. 메모리 셀들(105(0) 및 105(1))은 메모리 어레이 내 서로 공통 컬럼에 있다. 디지트 라인들(BL-T 및 BL-C)은 메모리 셀들(105(0) 및 105(1)) 사이에 있고, 도 12b의 단면에 관해 페이지 안팎으로 연장된다. 디지트 라인들(BL-T 및 BL-C)은 도 1 및 도 2를 참조하여 상술된 유형의 감지 구성요소(25)와 결합될 수 있다. 디지트 라인들(BL-T 및 BL-C)은 메모리 셀들(105(0) 및 105(1))에 의해 공유된다.
메모리 셀(105(0))은 제1, 제2, 제3 및 제4 트랜지스터들(T1-T4)을 포함한다. 제1 및 제3 트랜지스터들(T1 및 T3)은 서로에 관해 횡적으로 위치되고, 제2 및 제4 트랜지스터들(T2 및 T4)은 서로에 관해 횡적으로 위치된다. 메모리 셀(105(0))은 제1 및 제2 트랜지스터들(T1 및 T2) 사이에 제1 커패시터(C1)를 포함하고, 제3 및 제4 트랜지스터들(T3 및 T4) 사이에 제2 커패시터(C2)를 포함한다. 제1 커패시터(C1)는 제1 플레이트(114), 제2 플레이트(116) 및 제1 및 제2 플레이트들(114 및 116) 사이 강유전 물질(118)을 포함한다. 제2 커패시터(C2)는 제1 플레이트(120) 및 제2 플레이트(122), 및 제1 및 제2 플레이트들(120 및 122) 사이 강유전 물질(124)을 포함한다. 제2 트랜지스터(T2)는 제1 커패시터(C1) 위에 있고 제4 트랜지스터(T4)는 제2 커패시터(C2) 위에 있다.
도시된 실시 예에서, 제2 플레이트들(116 및 122)은 용기 형상의 외측 플레이트들이고, 제1 플레이트들(114 및 120)은 용기 형상의 외측 플레이트들 내로 연장되는 내측 플레이트들이다. 다른 실시 예들에서, 제2 플레이트들(116 및 122)은 다른 구성들을 가질 수 있고, 제1 플레이트들(114 및 120) 또한 다른 구성들을 가질 수 있다.
제1 플레이트들(114 및 120)은 각각 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)에 결합된다. 제2 및 제4 트랜지스터들(T2 및 T4)은 제2 및 제4 트랜지스터들(T2 및 T4) 위에 제공되는 플레이트 라인 구조체(CP)에 결합된다.
제1 및 제2 커패시터들(C1 및 C2)은 서로에 관해 횡적으로 위치되고, 도시된 실시 예에서 서로 동일한 수평면에 있다(즉, 서로 수평적으로 정렬된다).
제1 트랜지스터(T1)는 제1 커패시터(C1)와 디지트 라인(BL-T) 사이에 있고, 제3 트랜지스터(T3)는 제2 커패시터(C2)와 디지트 라인(BL-C) 사이에 있다. 도시된 실시 예에서, 제1 및 제3 트랜지스터들(T1 및 T3)은 서로 공통 수평면에 있고, 워드 라인(WL0)은 그러한 수평면을 따라 연장되며 제1 및 제3 트랜지스터들(T1 및 T3)의 게이트들(130 및 160)을 포함한다. 제2 트랜지스터(T2)는 제1 커패시터(C1)와 플레이트 라인 구조체(CP) 사이에 있고, 제4 트랜지스터(T4)는 제2 커패시터(C2)와 플레이트 라인 구조체(CP) 사이에 있다. 도시된 실시 예에서, 제2 및 제4 트랜지스터들(T2 및 T4)은 서로 공통 수평면에 있고, 워드 라인(WL0)은 그러한 수평면을 따라 연장되며 제2 및 제4 트랜지스터들(T2 및 T4)의 게이트들(144 및 180)을 포함한다. 제1 및 제3 트랜지스터들(T1 및 T3)은 제2 및 제4 트랜지스터들(T2 및 T4)의 공통 수평면으로부터 수직적으로 위치되는 공통 수평면에 있다.
제1 반도체 필라(128)는 디지트 라인(BL-T)으로부터 제1 커패시터(C1)의 제2 플레이트(116)로 위쪽을 향해 연장되고, 제1 트랜지스터(T1)는 그러한 제1 반도체 필라(128)를 따른다. 제2 반도체 필라(140)는 플레이트 라인 구조체(CP)로부터 제1 커패시터(C1)의 제1 플레이트(114)로 아래쪽을 향해 연장되고, 제2 트랜지스터(T2)는 그러한 제2 반도체 필라를 따른다. 제3 반도체 필라(170)는 디지트 라인(BL-C)으로부터 제2 커패시터(C2)의 제2 플레이트(122)로 위쪽을 향해 연장되고, 제3 트랜지스터(T3)는 제3 반도체 필라(170)를 따른다. 제4 반도체 필라(190)는 플레이트 라인 구조체(CP)로부터 제2 커패시터(C2)의 제1 플레이트(120)로 아래쪽을 향해 연장되고, 제4 트랜지스터(T4)는 제4 반도체 필라(190)를 따른다.
제1 트랜지스터(T1)는 게이트 유전 물질(132), 제1 채널 영역 및 소스/드레인 영역들(136 및 138)을 포함한다. 소스/드레인 영역(136)은 제1 커패시터(C1)의 제2 플레이트(116)와 결합되고, 소스/드레인 영역(138)은 디지트 라인(BL-T)과 결합된다. 제3 트랜지스터(T3)는 게이트 유전 물질(172), 제3 채널 영역 및 소스/드레인 영역들(174 및 176)을 포함한다. 소스/드레인 영역(174)은 제2 커패시터(C2)의 제2 플레이트(122)와 결합되고, 소스/드레인 영역(176)은 디지트 라인(BL-C)과 결합된다. 제2 트랜지스터(T2)는 게이트 유전 물질(142), 제2 채널 영역 및 소스/드레인 영역들(148 및 150)을 포함한다. 소스/드레인 영역(148)은 제1 커패시터(C1)의 제1 플레이트(114)와 결합되고, 소스/드레인 영역(150)은 플레이트 라인 구조체(CP)와 결합된다. 제4 트랜지스터(T4)는 게이트 유전 물질(182), 제2 채널 영역 및 소스/드레인 영역들(194 및 196)을 포함한다. 소스/드레인 영역(194)은 제2 커패시터(C2)의 제1 플레이트(120)와 결합되고, 소스/드레인 영역(196)은 플레이트 라인 구조체(CP)와 결합된다.
메모리 셀(105(0))과 유사한 메모리 셀(105(1))은 제1, 제2, 제3 및 제4 트랜지스터들(T1, T2, T3 및 T4)과 함께 제1 및 제2 커패시터들(C1 및 C2)을 포함한다. 제1 및 제3 트랜지스터들(T1 및 T3)은 제2 워드 라인(WL1)과 결합되는 도전 게이트들(130 및 160)을 포함한다. 제2 및 제4 트랜지스터들(T2 및 T4)은 제2 워드 라인(WL1)과 결합되는 도전 게이트들(144 및 180)을 포함한다. 제1 및 제2 커패시터들(C1 및 C2)의 제1 플레이트들(114 및 120)은 제2 및 제4 트랜지스터들(T2 및 T4)과 결합되고 제1 및 제2 커패시터들(C1 및 C2)의 제2 플레이트들(116 및 122)은 제1 및 제3 트랜지스터들(T1 및 T3)과 결합된다.
메모리 셀(105(1))은 서로에 관해 횡적으로 위치되는 제1 및 제2 트랜지스터들(T1 및 T2)을 포함한다. 메모리 셀(105(1))은 제1 트랜지스터(T1) 아래에 제1 커패시터(C1)를 포함하고, 제3 트랜지스터(T3) 아래에 제2 커패시터(C2)를 포함한다. 제1 커패시터(C1)는 제1 플레이트(114), 제2 플레이트(116) 및 제1 및 제2 플레이트들(114 및 116) 사이 강유전 물질(118)을 포함한다. 제2 커패시터(C2)는 제1 플레이트(120), 제2 플레이트(122) 및 제1 및 제2 플레이트들(120 및 122) 사이 강유전 물질(124)을 포함한다. 제2 및 제4 트랜지스터들(T2 및 T4)는 각각 제1 및 제3 트랜지스터들(T1 및 T3)로부터 수직적으로 위치되고, 제2 및 제4 트랜지스터들(T2 및 T4)는 커패시터들(C1 및 C2)과 플레이트 라인 구조체(CP) 사이에 있다.
도시된 실시 예에서, 디지트 라인(BL-T 및 BL-C)은 서로 공통 수평면에 있다. 디지트 라인들(BL-T 및 BL-C)을 통해 연장되는 축(171)은 대칭면을 획정하는 것으로 고려될 수 있다. 메모리 셀(105(1))은 대칭면에 걸쳐 메모리 셀(105(0))의 실질적인 대칭 이미지인 것으로 고려될 수 있다. 용어 "실질적인 대칭 이미지(substantially mirror image)"는 메모리 셀(105(1))이 제조 및 측량의 합리적인 허용 오차 내에서 메모리 셀(105(0))의 대칭 이미지일 수 있다는 것을 나타내기 위해 이용된다.
도 12b의 도시된 실시 예에서, 디지트 라인들(BL-T 및 BL-C)은 메모리 셀들(105(0) 및 105(1))에 의해 공유된다. 다른 실시 예들에서, 플레이트 라인 구조체(CP)는 플레이트 라인 구조체(CP)의 대향하는 측들 상에 서로로부터 수직적으로 위치되는 메모리 셀들(105(0) 및 105(1))에 의해 공유될 수 있다. 도 13a 및 도 13b는 그러한 다른 실시 예들의 예를 도시한다.
도 13a는 본 발명의 실시 예에 따른 두 개의 메모리 셀(105(0) 및 105(1))의 개략도이다. 점선은 메모리 셀(105)의 대략적인 경계를 표시한다. 각각의 메모리 셀들(105)은 네 개의 선택 구성요소(T1-T4) 및 두 개의 커패시터(C1 및 C2)를 포함한다. 커패시터들(C1 및 C2)은 강유전 커패시터들일 수 있다. 선택 구성요소들(T1-T4)은 트랜지스터들, 예를 들어, n형 필드 효과 트랜지스터들일 수 있다. 그러한 예에서, 각각의 메모리 셀들(105)은 네 개의 트랜지스터 및 두 개의 커패시터(예를 들어, 4T2C)를 포함한다.
도 13a의 메모리 셀들(105(0) 및 105(1))은 플레이트 라인 구조체(CP)를 공유하고 상이한 디지트 라인들(BL-T) 및 상이한 디지트 라인들(BL-C)에 결합된다. 그에 반해, 도 12a의 메모리 셀들(105(0) 및 105(1))은 디지트 라인(BL-T)을 공유하고 디지트 라인(BL-C)을 공유하며 상이한 플레이트 라인들(CP)에 결합된다.
도 13a의 메모리 셀들(105(0) 및 105(1))의 동작은 도 12a의 메모리 셀들(105(0) 및 105(1))의 동작과 유사하고, 간결함을 위해 반복되지 않을 것이다.
도 13b는 본 발명의 실시 예에 따른 도 12a의 메모리 셀들(105(0) 및 105(1))의 쌍을 포함하는 메모리 어레이(10)의 일부분을 도시한다. 도 12b의 실시 예에서, 메모리 셀(105(0))은 메모리 셀(105(1)) 위에 수직적으로 적층된다. 점선은 메모리 셀들(105(0) 및 105(1))의 대략적인 경계를 표시한다. 몇몇 실시 예에서, 도 12b의 메모리 셀들(105)은 8F2 아키텍처 내에 메모리 셀들을 포함하는 것으로 고려될 수 있으며, 여기서 F는 소정의 기술의 최소 피처들의 크기를 나타낸다.
메모리 어레이(10)의 도시된 부분은 도 4b의 베이스와 비슷한 베이스(미도시)에 의해 지지될 수 있다. 수평적으로 연장되는 플레이트 라인 구조체(CP)는 메모리 셀들(105(0) 및 105(1)) 사이에 있고, 도 13b의 단면을 따라 연장된다. 60은 플레이트 라인 구조체(CP)이고 메모리 셀들(105(0) 및 105(1))에 의해 공유된다. 메모리 셀(105(0))은 제1, 제2, 제3 및 제4 트랜지스터들(T1-T4)을 포함한다. 제1 및 제3 트랜지스터들(T1 및 T3)은 서로에 관해 횡적으로 위치되고, 제2 및 제4 트랜지스터들(T2 및 T4)은 서로에 관해 횡적으로 위치된다. 메모리 셀(105(0))은 제1 및 제2 트랜지스터들(T1 및 T2) 사이에 제1 커패시터(C1)를 포함하고, 제3 및 제4 트랜지스터들(T3 및 T4) 사이에 제2 커패시터(C2)를 포함한다. 도 12b의 메모리 셀들과 대조적으로, 도 13b의 메모리 셀들(105(0) 및 105(1))은 플레이트 라인 구조체(CP)를 공유하고 상이한 디지트 라인들(BL-T) 및 상이한 디지트 라인들(BL-C)에 결합된다.
제1 커패시터(C1)는 제1 플레이트(114), 제2 플레이트(116) 및 제1 강유전 물질(118)을 포함한다. 제2 커패시터(C2)는 제1 플레이트(120) 및 제2 플레이트(122), 및 제1 및 제2 플레이트들(120 및 122) 사이 강유전 물질(124)을 포함한다. 제2 트랜지스터(T2)는 제1 커패시터(C1) 위에 있고 제4 트랜지스터(T4)는 제2 커패시터(C2) 위에 있다.
도시된 실시 예에서, 제2 플레이트들(116 및 122)은 용기 형상의 외측 플레이트들이고, 제1 플레이트들(114 및 120)은 용기 형상의 외측 플레이트들 내로 연장되는 내측 플레이트들이다. 다른 실시 예들에서, 제2 플레이트들(116 및 122)은 다른 구성들을 가질 수 있고, 제1 플레이트들(114 및 120) 또한 다른 구성들을 가질 수 있다.
제1 플레이트들(114 및 120)은 각각 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)에 결합된다. 제2 및 제4 트랜지스터들(T2 및 T4)은 제2 및 제4 트랜지스터들(T2 및 T4) 아래에 제공되는 플레이트 라인 구조체(CP)에 결합된다.
제1 및 제2 커패시터들(C1 및 C2)은 서로에 관해 횡적으로 위치되며, 제2 커패시터(C2)가 제1 커패시터(C1)와 동일 수평면에 있다.
제1 트랜지스터(T1)는 제1 커패시터(C1)와 디지트 라인(BL-T) 사이에 있고, 제3 트랜지스터(T3)는 제2 커패시터(C2)와 디지트 라인(BL-C) 사이에 있다. 도시된 실시 예에서, 제1 및 제3 트랜지스터들(T1 및 T3)은 서로 공통 수평면에 있고, 워드 라인(WL0)은 그러한 수평면을 따라 연장되며 제1 및 제3 트랜지스터들(T1 및 T3)의 게이트들(130 및 160)을 포함한다. 제2 트랜지스터(T2)는 제1 커패시터(C1)와 플레이트 라인 구조체(CP) 사이에 있고, 제4 트랜지스터(T4)는 제2 커패시터(C2)와 플레이트 라인 구조체(CP) 사이에 있다. 도시된 실시 예에서, 제2 및 제4 트랜지스터들(T2 및 T4)은 서로 공통 수평면에 있고, 워드 라인(WL0)은 그러한 수평면을 따라 연장되며 제2 및 제4 트랜지스터들(T2 및 T4)의 게이트들(144 및 180)을 포함한다. 제1 및 제3 트랜지스터들(T1 및 T3)은 제2 및 제4 트랜지스터들(T2 및 T4)의 공통 수평면으로부터 수직적으로 위치되는 공통 수평면에 있다.
제1 반도체 필라(128)는 디지트 라인(BL-T)으로부터 제1 커패시터(C1)의 제2 플레이트(116)로 아래쪽을 향해 연장되고, 제1 트랜지스터(T1)는 그러한 제1 반도체 필라(128)를 따른다. 제2 반도체 필라(140)는 플레이트 라인 구조체(CP)로부터 제1 커패시터(C1)의 제1 플레이트(114)로 위쪽을 향해 연장되고, 제2 트랜지스터(T2)는 그러한 제2 반도체 필라를 따른다. 제3 반도체 필라(170)는 디지트 라인(BL-C)으로부터 제2 커패시터(C2)의 제2 플레이트(122)로 아래쪽을 향해 연장되고, 제3 트랜지스터(T3)는 제2 반도체 필라(170)를 따른다. 제4 반도체 필라(190)는 플레이트 라인 구조체(CP)로부터 제2 커패시터(C2)의 제1 플레이트(120)로 위쪽을 향해 연장되고, 제4 트랜지스터(T4)는 제4 반도체 필라(190)를 따른다.
제1 트랜지스터(T1)는 게이트 유전 물질(132), 제1 채널 영역 및 소스/드레인 영역들(136 및 138)을 포함한다. 소스/드레인 영역(136)은 제1 커패시터(C1)의 제2 플레이트(116)와 결합되고, 소스/드레인 영역(138)은 디지트 라인(BL-T)과 결합된다. 제3 트랜지스터(T3)는 게이트 유전 물질(172), 제3 채널 영역 및 소스/드레인 영역들(174 및 176)을 포함한다. 소스/드레인 영역(174)은 제2 커패시터(C2)의 제2 플레이트(122)와 결합되고, 소스/드레인 영역(176)은 디지트 라인(BL-C)과 결합된다.
제2 트랜지스터(T2)는 게이트 유전 물질(142), 제2 채널 영역 및 소스/드레인 영역들(148 및 150)을 포함한다. 소스/드레인 영역(148)은 제1 커패시터(C1)의 제1 플레이트(114)와 결합되고, 소스/드레인 영역(150)은 플레이트 라인 구조체(CP)와 결합된다. 제4 트랜지스터(T4)는 게이트 유전 물질(182), 제2 채널 영역 및 소스/드레인 영역들(194 및 196)을 포함한다. 소스/드레인 영역(194)은 제2 커패시터(C2)의 제1 플레이트(120)와 결합되고, 소스/드레인 영역(196)은 디지트 라인(BL-C)과 결합된다.
메모리 셀(105(0))과 유사한 메모리 셀(105(1))은 제1, 제2, 제3 및 제4 트랜지스터들(T1, T2, T3 및 T4)과 함께 제1 및 제2 커패시터들(C1 및 C2)을 포함한다. 제1 및 제3 트랜지스터들(T1 및 T3)은 제2 워드 라인(WL1)과 결합되는 도전 게이트들(130 및 160)을 포함한다. 제2 및 제4 트랜지스터들(T2 및 T4)은 제2 워드 라인(WL1)과 결합되는 도전 게이트들(144 및 180)을 포함한다. 제1 및 제2 커패시터들(C1 및 C2)의 제1 플레이트들(114 및 120)은 제2 및 제4 트랜지스터들(T2 및 T4)과 결합되고 제1 및 제2 커패시터들(C1 및 C2)의 제2 플레이트들(116 및 122)은 제1 및 제3 트랜지스터들(T1 및 T3)과 결합된다.
메모리 셀(105(1))은 서로에 관해 횡적으로 위치되는 제1 및 제2 트랜지스터들(T1 및 T2)을 포함한다. 메모리 셀(105(1))은 제1 트랜지스터(T1) 위에 제1 커패시터(C1)를 포함하고, 제3 트랜지스터(T3) 위에 제2 커패시터(C2)를 포함한다. 제1 커패시터(C1)는 제1 플레이트(114), 제2 플레이트(116) 및 제1 및 제2 플레이트들(114 및 116) 사이 강유전 물질(118)을 포함한다. 제2 커패시터(C2)는 제1 플레이트(120), 제2 플레이트(122) 및 제1 및 제2 플레이트들(120 및 122) 사이 강유전 물질(124)을 포함한다. 제2 및 제4 트랜지스터들(T2 및 T4)는 제1 및 제3 트랜지스터들(T1 및 T3)로부터 수직적으로 위치되고, 제2 및 제4 트랜지스터들(T2 및 T4)는 커패시터들(C1 및 C2)과 플레이트 라인 구조체(CP) 사이에 있다. 도시된 실시 예에서, 디지트 라인(BL-T 및 BL-C)은 서로 공통 수평면에 있다. 디지트 라인들(BL-T 및 BL-C)을 통해 연장되는 축(173)은 대칭면을 획정하는 것으로 고려될 수 있다. 메모리 셀(105(1))은 대칭면에 걸쳐 메모리 셀(105(0))의 실질적인 대칭 이미지인 것으로 고려될 수 있다. 용어 "실질적인 대칭 이미지(substantially mirror image)"는 메모리 셀(105(1))이 제조 및 측량의 합리적인 허용 오차 내에서 메모리 셀(105(0))의 대칭 이미지일 수 있다는 것을 나타내기 위해 이용된다.
도 10b의 도시된 실시 예에서, 메모리 셀(105(0))의 디지트 라인(BL-T)(즉, 워드 라인(WL0) 위 디지트 라인(BL-T)) 및 메모리 셀(105(1))의 디지트 라인(BL-T)(즉, 워드 라인(WL1) 위 디지트 라인(BL-T))은 서로 결합된다. 메모리 셀(105(0))의 디지트 라인(BL-C)(즉, 워드 라인(WL0) 위 디지트 라인(BL-C)) 및 메모리 셀(105(1))의 디지트 라인(BL-C)(즉, 워드 라인(WL1) 위 디지트 라인(BL-C))은 서로 결합된다. 결합된 디지트 라인들(BL-T)의 전기적 속성들은 은 도 1 및 도 2를 참조하여 상술된 유형의 감지 구성요소(25)와 결합되는 디지트 라인들(BL-C)의 전기적 속성들과 비교된다.
두 개, 세 개 또는 네 개의 트랜지스터 및 두 개의 커패시터를 갖는 메모리 셀들의 다양한 실시 예가 도 1 내지 도 13을 참조하여 개시되었다. 메모리 셀들의 몇몇 실시 예에서의 트랜지스터들은 각각의 반도체 필라로부터 각각 형성되는 수직 트랜지스터들일 수 있다. 커패시터들(C1 및 C2)의 제1 및 제2 플레이트들의 도전 물질들은 예를 들어, 다양한 금속(예를 들어, 텅스텐, 타이타늄 등), 금속을 함유하는 합성물들(예를 들어, 질화 금속, 탄화 금속, 규화 금속 등) 및 도전성으로 도핑된 반도체 물질들(예를 들어, 도전성으로 도핑된 실리콘, 도전성으로 도핑된 게르마늄 등) 등 중 하나 이상을 비롯하여, 임의의 적합한 도전 물질들일 수 있다. 커패시터들(C1 및 C2)의 일부 또는 모든 플레이트는 서로 동일한 조성을 포함할 수 있거나, 서로 상이한 조성들을 포함할 수 있다.
커패시터들(C1 및 C2)은 강유전 커패시터들이다. 커패시터들(C1 및 C2)의 강유전 물질들은 임의의 적합한 조성 또는 조성들의 조합을 포함할 수 있다. 몇몇 실시 예에서, 커패시터 유전 물질들은 강유전 물질을 포함할 수 있다. 예를 들어, 커패시터 유전 물질들은 전이 금속 산화물, 지르코늄, 지르코늄 산화물, 하프늄, 하프늄 산화물, 리드 지르코늄 티타네이트, 탄탈륨 산화물, 및 바륨 스트론튬 티타네이트로 이루어진 군으로부터 선택되는 하나 이상의 물질을 포함하거나 기본적으로 그러한 하나 이상의 물질로 이루어지거나, 그러한 하나 이상의 물질로 이루어질 수 있고, 그 내부에 실리콘, 알루미늄, 란타넘, 이트륨, 에르븀, 칼슘, 마그네슘, 니오븀, 스트론튬, 및 희토류 원소 중 하나 이상을 포함하는 도펀트를 가질 수 있다. 몇몇 실시 예에서 강유전 물질은 서로 동일한 조성을 포함할 수 있고, 다른 실시 예들에서는 서로 상이한 조성들을 포함할 수 있다.
플레이트 라인 구조체(CP)는 예를 들어, 다양한 금속(예를 들어, 텅스텐, 타이타늄 등), 금속을 함유 합성물들(예를 들어, 질화 금속, 탄화 금속, 규화 금속 등) 및 도전성으로 도핑된 반도체 물질들(예를 들어, 도전성으로 도핑된 실리콘, 도전성으로 도핑된 게르마늄 등) 등 중 하나 이상을 비롯하여, 임의의 적합한 도전 물질을 포함할 수 있다.
반도체 필라들은 예를 들어, 실리콘 및 게르마늄 중 하나 또는 양자를 비롯하여 임의의 적합한 반도체 물질들을 포함할 수 있다. 소스/드레인 영역들 및 채널 영역은 임의의 적합한 도펀드들로 도핑될 수 있다. 몇몇 실시 예에서 소스/드레인 영역들은 대부분 n형으로 도핑될 수 있고, 다른 실시 예들에서는 대부분 p형으로 도핑될 수 있다.
워드 라인(WL0 및 WL1) 및 디지트 라인들(BL-T 및 BL-C)은 예를 들어, 다양한 금속(예를 들어, 텅스텐, 타이타늄 등), 금속을 함유하는 합성물들(예를 들어, 질화 금속, 탄화 금속, 규화 금속 등) 및 도전성으로 도핑된 반도체 물질들(예를 들어, 도전성으로 도핑된 실리콘, 도전성으로 도핑된 게르마늄 등) 등 중 하나 이상을 포함하여, 임의의 적합한 전기 도전 물질을 포함할 수 있다. 워드 라인들 및 디지트 라인들은 서로 동일한 조성을 포함할 수 있거나, 서로 상이한 조성들을 포함할 수 있다.
절연 물질은 본원에 개시된 메모리 셀들의 다양한 구성요소를 감쌀 수 있다. 그러한 절연 물질은 예를 들어, 실리콘 디옥사이드, 실리콘 나이트라이드, 보로포스포실리케이트 글래스, 스핀 온 유전체 등 중 하나 이상을 비롯하여; 임의의 적합한 조성 또는 조성들의 조합을 포함할 수 있다. 몇몇 실시 예에서 절연 물질이 단일 동종 물질일 있지만, 다른 실시 예들에서 절연 물질은 둘 이상의 별개의 절연 조성을 포함할 수 있다.
도 5b, 도 6b, 도 9b, 도 10b, 도 12b 및 도 13b에 메모리 셀들(105(0) 및 105(1))이 수직적으로 적층되는 것으로 도시되었지만, 본 발명의 몇몇 실시 예에서는, 단일 층의 메모리 셀들이 메모리 어레이에 포함된다. 예를 들어, 몇몇 실시 예에서, 메모리 어레이는 그 위에 메모리 셀들(105(0))이 적층되지 않는, 단일 층의 메모리 셀들(105(1))을 포함한다.
도 14는 본 발명의 다양한 실시 예에 따른 강유전 메모리를 지원하는 메모리 어레이(10)를 포함하는 메모리(1400)의 일부분의 블록도를 도시한다. 메모리 어레이(10)는 전자 메모리 장치로 지칭될 수 있고 메모리 제어기(40) 및 메모리 셀(105)을 포함하며, 이들은 도 1, 도 2 또는 도 4 내지 도 13을 참조하여 설명된 메모리 제어기(40) 및 메모리 셀(105)의 예들일 수 있다.
메모리 제어기(40)는 바이어싱 구성요소(1405) 및 타이밍 구성요소(1410)를 포함할 수 있고, 도 1에서 설명된 메모리 어레이(10)를 동작시킬 수 있다. 메모리 제어기(40)는 도 1, 도 2 또는 도 4 내지 도 13을 참조하여 설명된 워드 라인들(12), 디지트 라인들(15) 및 감지 구성요소(25)의 예들일 수 있는 워드 라인들(12), 디지트 라인들(15) 및 감지 구성요소(25)와 전기 통신할 수 있다. 메모리 어레이(10)의 구성요소들은 서로 전기 통신할 수 있고 도 1 내지 도 13을 참조하여 설명된 기능들을 수행할 수 있다.
메모리 제어기(40)는 워드 및 디지트 라인들에 전압들을 인가함으로써 워드 라인들(12) 또는 디지트 라인들(15)을 활성화하도록 구성될 수 있다. 예를 들어, 바이어싱 구성요소(1405)는 상술한 바와 같이 메모리 셀(105)을 판독 또는 기록하도록 메모리 셀(105)을 동작시키기 위해 전압을 인가하도록 구성될 수 있다. 몇몇 경우, 메모리 제어기(40)는 도 1을 참조하여 설명된 바와 같이, 로우 디코더, 컬럼 디코더, 또는 양자를 포함할 수 있다. 이것은 메모리 제어기(40)가 하나 이상의 메모리 셀(105)에 액세스할 수 있게 할 수 있다. 또한 바이어싱 구성요소(1405)가 감지 구성요소(25)의 동작을 위한 전압 전위들을 제공할 수도 있다.
메모리 제어기(40)는 또한 활성화 감지 구성요소(25)에 기초하여 강유전 메모리 셀(105)의 논리 상태를 결정하고, 강유전 메모리 셀(105)의 논리 상태를 강유전 메모리 셀(105)에 다시 기록할 수 있다.
몇몇 경우, 메모리 제어기(40)는 타이밍 구성요소(1410)를 사용하여 그것의 동작들을 수행 할 수 있다. 예를 들어, 타이밍 구성요소(1410)는 본원에서 논의된 판독 및 기록과 같은 메모리 기능들을 수행하기 위한 스위칭 및 전압 인가를위한 타이밍을 비롯하여, 다양한 워드 라인 선택 또는 플레이트 라인 바이어싱의 타이밍을 제어할 수 있다. 일부 경우, 타이밍 구성요소(1410)는 바이어싱 구성요소(1405)의 동작들을 제어할 수 있다. 예를 들어, 메모리 제어기(40)는 바이어싱 구성요소(1405)를 제어하여 플레이트 라인(CP)에 판독 전압(VREAD)을 제공하여 메모리 셀, 디지트 라인들(BL-T 및 BL-C), 및 감지 구성요소(25)의 감지 노드(A) 및 감지 노드(B)의 전압을 변화시킬 수 있다. 플레이트 라인(CP)의 바이어싱 다음, 메모리 제어기(40)는 감지 구성요소(25)를 제어하여 감지 노드(A)의 전압을 감지 노드(B)의 전압과 비교할 수 있다.
전압 차를 결정하고 증폭 시, 감지 구성요소(25)는 메모리 어레이(10)가 일부인 전자 장치의 동작들에 따라 사용될 수 있는 상태를 래칭할 수 있다.
도 15는 본 발명의 다양한 실시 예에 따른 강유전 메모리를 지원하는 시스템(1500)을 도시한다. 시스템(1500)은 다양한 구성요소를 연결하거나 물리적으로 지원하기 위한 인쇄 회로 기판일 수 있거나 그것을 포함할 수 있는 장치(1505)를 포함한다. 장치(1505)는 컴퓨터, 노트북 컴퓨터, 랩탑, 태블릿 컴퓨터, 이동 전화기 등일 수 있다. 장치(1505)는 메모리 어레이(10)를 포함하며, 이는 도 1 및 도 4 내지 13을 참조하여 설명된 메모리 어레이(10)의 일례일 수 있다. 메모리 어레이(10)는 메모리 제어기(40) 및 메모리 셀(들)(105)을 포함할 수 있으며, 이들은 도 1 및 도 14를 참조하여 설명된 메모리 제어기(40) 및 도 1, 도 2 및 도 4 내지 도 13을 참조하여 설명된 메모리 셀들(105)의 예들일 수 있다. 또한 장치(1505)는 프로세서(1510), 바이오스 구성요소(1515), 주변 구성요소(들)(1520), 및 입력/출력 제어 구성요소(1525)를 포함할 수 있다. 장치(1505)의 구성요소들은 버스(1530)를 통해 서로 전기 통신할 수 있다.
프로세서(1510)는 메모리 제어기(40)를 통해 메모리 어레이(10)를 동작시키도록 구성될 수 있다. 몇몇 경우, 프로세서(1510)는 도 1 및 도 8을 참조하여 설명된 메모리 제어기(40)의 기능들을 수행할 수 있다. 다른 경우들에서, 메모리 제어기(40)는 프로세서(1510)로 통합될 수 있다. 프로세서(1510)는 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드 프로그래머블 게이트 어레이(FPGA) 또는 기타 프로그래머블 논리 소자, 별개의 게이트 또는 트랜지스터 로직, 별개의 하드웨어 구성요소들일 수 있거나, 또는 그것은 이러한 유형들의 구성요소들의 조합일 수 있다. 프로세서(1510)는 본원에 설명된 바와 같이 다양한 기능을 수행하고 메모리 어레이(10)를 동작시킬 수 있다. 예를 들어, 프로세서(1510)는 메모리 어레이(10)에 저장된 컴퓨터 판독 가능한 명령들을 실행하여 장치(1505)가 다양한 기능 또는 작업을 수행하게 하도록 구성될 수 있다.
바이오스 구성요소(1515)는 펌웨어로서 동작되는 기본 입력/출력 시스템(바이오스)를 포함하는 소프트웨어 구성요소일 수 있으며, 이는 시스템(1500)의 다양한 하드웨어 구성요소를 초기화 및 실행할 수 있다. 또한, 바이오스 구성요소(1515)는 프로세서(1510)와 다양한 구성요소, 예를 들어, 주변 구성요소들(1520), 입력/출력 제어 구성요소(1525) 등 사이에서의 데이터 흐름을 관리할 수 있다. 바이오스 구성요소(1515)는 판독 전용 메모리(ROM), 플래시 메모리, 또는 기타 임의의 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
주변 구성요소(들)(1520)는 임의의 입력 또는 출력 장치, 또는 그러한 장치들을 위한 인터페이스일 수 있으며, 이는 디바이스(1505)에 통합된다. 예들은 디스크 제어기들, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, USB (universal serial bus) 제어기, 직렬 또는 병렬 포트, 또는 PCI(peripheral component interconnect) 또는 AGP(accelerated graphics port) 슬롯들과 같은 주변 카드 슬롯들을 포함할 수 있다.
입력/출력 제어 구성요소(1525)는 프로세서(1510)와 주변 구성요소(들)(1520), 입력 장치들(1535), 또는 출력 장치들(1540) 간의 데이터 통신을 관리할 수 있다. 또한 입력/출력 제어 구성요소(1525)는 장치(1505)로 통합되지 않는 주변 장치들을 관리할 수도 있다. 몇몇 경우, 입력/출력 제어 구성요소(1525)는 외부 주변 장치에 대한 물리적 연결부 또는 포트를 나타낼 수 있다.
입력(1535)은 장치(1505) 또는 그것의 구성요소들에 입력을 제공하는 장치(1505) 외부의 장치 또는 신호를 나타낼 수 있다. 이는 사용자 인터페이스 또는 기타 디바이스들과의 또는 그 사이의 인터페이스를 포함할 수 있다. 몇몇 경우, 입력(1535)은 주변 구성요소(들)(1520)를 통해 장치(1505)와 인터페이싱하는 주변 장치일 수 있거나 입력/출력 제어 구성요소(1525)에 의해 관리될 수 있다.
출력(1540)은 장치(1505) 또는 그것의 구성요소들 중 임의의 구성요소로부터 출력을 수신하도록 구성된 장치(1505) 외부의 장치 또는 신호를 나타낼 수 있다. 출력(1540)의 예들은 디스플레이, 오디오 스피커들, 인쇄 장치, 다른 프로세서 또는 인쇄 회로 기판 등을 포함할 수 있다. 몇몇 경우, 출력(1540)은 주변 구성요소(들)(1520)를 통해 장치(1505)와 인터페이싱하는 주변 장치일 수 있거나 입력/출력 제어 구성요소(1525)에 의해 관리될 수 있다.
메모리 제어기(40), 장치(1505) 및 메모리 어레이(10)의 구성요소들은 그것들의 기능들을 수행하도록 설계된 회로망으로 구성될 수 있다. 이는 본원에서 설명된 기능들을 수행하도록 구성된 다양한 회로 요소들, 예를 들어, 도전 라인들, 트랜지스터들, 커패시터들, 인덕터들, 레지스터들, 증폭기들, 또는 기타 활성 또는 비활성 요소들을 포함할 수 있다.
앞에서의 내용으로부터, 본 발명의 구체적인 실시 예들이 예시를 위해 본원에서 설명되었지만, 다양한 변형이 본 발명의 사상 및 범위를 벗어나지 않고 이루어질 수 있다는 것이 이해될 것이다. 따라서, 본 발명은 첨부된 청구범위에 의한 것을 제외하고는 제한되지 않는다.

Claims (38)

  1. 장치로서,
    제1 플레이트, 제2 플레이트 및 상기 제1 플레이트와 상기 제2 플레이트 사이에 배치된 강유전 물질을 포함하는 제1 커패시터로서, 상기 제1 플레이트가 플레이트 라인 구조체에 결합되는, 상기 제1 커패시터;
    제1 플레이트, 제2 플레이트 및 상기 제1 플레이트와 상기 제2 플레이트 사이에 배치된 강유전 물질을 포함하는 제2 커패시터로서, 상기 제1 플레이트가 상기 플레이트 라인 구조체에 결합되는, 상기 제2 커패시터;
    상기 제1 커패시터에 관해 수직적으로 적층되고 상기 제1 커패시터의 상기 제2 플레이트에 결합되는 제1 트랜지스터; 및
    상기 제2 커패시터에 관해 수직적으로 적층되고 상기 제2 커패시터의 상기 제2 플레이트에 결합되는 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 서로에 관해 수직적으로 적층되는, 장치.
  2. 청구항 1에 있어서, 상기 제1 트랜지스터는 상기 제1 커패시터의 상기 제2 플레이트로부터 연장되는 제1 반도체 필라를 포함하고 상기 제2 트랜지스터는 상기 제2 커패시터의 상기 제2 플레이트로부터 연장되는 제2 반도체 필라를 포함하는, 장치.
  3. 청구항 2에 있어서, 상기 제1 트랜지스터는 상기 제1 반도체 필라 내 채널 영역 및 상기 제1 반도체 필라에 포함되는 소스/드레인 영역들을 포함하는, 장치.
  4. 청구항 1에 있어서, 상기 제1 트랜지스터는 상기 제1 커패시터의 상기 제2 플레이트와 디지트 라인 사이에 배치되는 제1 반도체 필라를 포함하는, 장치.
  5. 삭제
  6. 청구항 1에 있어서, 상기 제1 커패시터 및 상기 제2 커패시터의 상기 제1 플레이트들은 상기 플레이트 라인 구조체와 공통 조성을 공유하는, 장치.
  7. 삭제
  8. 삭제
  9. 청구항 1에 있어서, 상기 제1 트랜지스터 및 상기 제1 커패시터는 제1 메모리 셀에 포함되고 상기 제2 트랜지스터 및 상기 제2 커패시터는 제2 메모리 셀에 포함되며, 상기 제1 커패시터 및 상기 제2 커패시터는 서로에 관해 수직적으로 적층되고 상기 플레이트 라인 구조체는 상기 제1 메모리 셀 및 상기 제2 메모리 셀에 의해 공유되는, 장치.
  10. 장치로서,
    제1 메모리 셀;
    제2 메모리 셀; 및
    상기 제1 메모리 셀 및 상기 제2 메모리 셀에 결합된 플레이트 라인 구조체를 포함하되;
    각 메모리 셀은:
    제1 트랜지스터;
    강유전 물질을 포함하고, 상기 제1 트랜지스터에 결합되며, 상기 제1 트랜지스터에 관해 수직적으로 적층되는 제1 강유전 커패시터;
    제2 트랜지스터; 및
    상기 제2 트랜지스터에 결합되고 상기 제2 트랜지스터에 관해 수직적으로 적층되는 제2 강유전 커패시터를 포함하고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 서로에 관해 수직적으로 적층되는, 장치.
  11. 청구항 10에 있어서,
    상기 플레이트 라인 구조체는 상기 제1 메모리 셀 및 상기 제2 메모리 셀에 의해 공유되는, 장치.
  12. 청구항 11에 있어서, 상기 제1 메모리 셀 및 상기 제2 메모리 셀은 서로에 관해 횡적으로 위치되는, 장치.
  13. 청구항 10에 있어서, 상기 제1 메모리 셀 및 상기 제2 메모리 셀은 상기 제1 메모리 셀 및 상기 제2 메모리 셀에 의해 공유되는 플레이트 라인 구조체 또는 상기 제1 메모리 셀 및 상기 제2 메모리 셀에 의해 공유되는 디지트 라인 중 하나의 대향하는 측들 상에서 수직으로 적층되는, 장치.
  14. 청구항 10에 있어서,
    상기 제1 메모리 셀 및 상기 제2 메모리 셀에 의해 공유되는 제1 디지트 라인; 및
    상기 제1 메모리 셀 및 상기 제2 메모리 셀에 의해 공유되는 제2 디지트 라인을 더 포함하는, 장치.
  15. 청구항 10에 있어서,
    상기 제1 메모리 셀 및 상기 제2 메모리 셀에 의해 공유되는 제1 디지트 라인;
    상기 제1 메모리 셀에 결합되는 제2 디지트 라인; 및
    상기 제2 메모리 셀에 결합되는 제3 디지트 라인을 더 포함하는, 장치.
  16. 장치로서,
    제1 플레이트 및 제2 플레이트를 포함하는 제1 강유전 커패시터;
    제1 플레이트 및 제2 플레이트를 포함하는 제2 강유전 커패시터를 포함하되, 상기 제1 강유전 커패시터 및 상기 제2 강유전 커패시터는 서로에 관해 횡적으로 위치되고;
    상기 제1 강유전 커패시터의 상기 제2 플레이트에 결합되고 상기 제1 강유전 커패시터와 제1 디지트 라인 사이에 수직적으로 적층되는 제1 반도체 필라를 포함하는 제1 트랜지스터;
    상기 제2 강유전 커패시터의 상기 제2 플레이트에 결합되고 상기 제2 강유전 커패시터와 제2 디지트 라인 사이에 수직적으로 적층되는 제2 반도체 필라를 포함하는 제2 트랜지스터; 및
    상기 제1 강유전 커패시터 및 상기 제2 강유전 커패시터의 상기 제1 플레이트들에 결합되고 상기 제1 강유전 커패시터 및 상기 제2 강유전 커패시터와 플레이트 라인 구조체 사이에 배치되는 제3 반도체 필라를 포함하는 제3 트랜지스터를 포함하고,
    상기 제3 트랜지스터는 상기 제1 트랜지스터 및 상기 제2 트랜지스터에 관해 수직적으로 적층되는, 장치.
  17. 청구항 16에 있어서, 상기 제1 디지트 라인 및 상기 제2 디지트 라인은 공통 수평면에 있는, 장치.
  18. 삭제
  19. 청구항 16에 있어서, 상기 제3 반도체 필라는 채널 길이 또는 채널 너비 중 적어도 하나에 대해 상기 제1 및 제2 반도체 필라들과는 상이한 치수를 갖는, 장치.
  20. 삭제
  21. 청구항 16에 있어서, 상기 제3 트랜지스터는 상기 제1 트랜지스터 및 상기 제2 트랜지스터 위에 있는, 장치.
  22. 청구항 16에 있어서, 상기 제3 트랜지스터는 상기 제1 트랜지스터 및 상기 제2 트랜지스터 아래에 있는, 장치.
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 메모리 셀에 액세스하는 방법으로서,
    상기 메모리 셀의 제1 트랜지스터 및 제2 트랜지스터를 활성화시키는 단계;
    제1 강유전 커패시터 및 제2 강유전 커패시터에 결합되는 플레이트 라인에 전압을 인가하는 단계로서, 상기 제1 강유전 커패시터는 상기 제1 트랜지스터에 결합되고 상기 제1 트랜지스터에 관해 수직적으로 적층되고 상기 제2 강유전 커패시터는 상기 제2 트랜지스터에 결합되고 상기 제2 트랜지스터에 관해 수직적으로 적층되는, 상기 플레이트 라인에 전압을 인가하는 단계;
    상기 제1 강유전 커패시터에 결합되는 제1 디지트 라인에서 발달되는 제1 전압을 상기 제2 강유전 커패시터에 결합되는 제2 디지트 라인에서 발달되는 제2 전압과 비교하는 단계; 및
    상기 제1 트랜지스터 및 상기 제2 트랜지스터에 관해 각각 수직적으로 적층된 상기 제1 강유전 캐패시터 및 상기 제2 강유전 캐패시터에 결합된 상기 플레이트 라인에 상기 전압을 인가하는 것에 기초하여, 상기 제1 디지트 라인 및 상기 제2 디지트 라인의 전압을 변화시키는 단계를 포함하고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 서로에 관해 수직적으로 적층되는, 방법.
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