KR100454254B1 - 엠티피 구조의 강유전체 메모리 소자 및 그 제조 방법 - Google Patents
엠티피 구조의 강유전체 메모리 소자 및 그 제조 방법 Download PDFInfo
- Publication number
- KR100454254B1 KR100454254B1 KR10-2002-0086264A KR20020086264A KR100454254B1 KR 100454254 B1 KR100454254 B1 KR 100454254B1 KR 20020086264 A KR20020086264 A KR 20020086264A KR 100454254 B1 KR100454254 B1 KR 100454254B1
- Authority
- KR
- South Korea
- Prior art keywords
- interlayer insulating
- layer
- lower electrode
- film
- insulating film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 25
- 239000011229 interlayer Substances 0.000 claims abstract description 124
- 230000004888 barrier function Effects 0.000 claims abstract description 89
- 239000010410 layer Substances 0.000 claims abstract description 87
- 239000012790 adhesive layer Substances 0.000 claims abstract description 68
- 238000003860 storage Methods 0.000 claims abstract description 42
- 238000005530 etching Methods 0.000 claims abstract description 27
- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000000151 deposition Methods 0.000 claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 claims abstract description 17
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 25
- 229910052721 tungsten Inorganic materials 0.000 claims description 25
- 239000010937 tungsten Substances 0.000 claims description 25
- 238000005498 polishing Methods 0.000 claims description 17
- 239000000126 substance Substances 0.000 claims description 17
- 238000001039 wet etching Methods 0.000 claims description 9
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 6
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 6
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 claims description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 3
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 3
- 229910017604 nitric acid Inorganic materials 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 239000002356 single layer Substances 0.000 claims description 2
- 235000011114 ammonium hydroxide Nutrition 0.000 claims 1
- 230000000149 penetrating effect Effects 0.000 claims 1
- 230000008021 deposition Effects 0.000 abstract description 8
- 229910052751 metal Inorganic materials 0.000 description 54
- 239000002184 metal Substances 0.000 description 54
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 24
- 238000000231 atomic layer deposition Methods 0.000 description 16
- 229910052741 iridium Inorganic materials 0.000 description 13
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 13
- 238000005229 chemical vapour deposition Methods 0.000 description 12
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 8
- 229910000457 iridium oxide Inorganic materials 0.000 description 8
- 229910052697 platinum Inorganic materials 0.000 description 8
- 239000010948 rhodium Substances 0.000 description 8
- 150000002739 metals Chemical class 0.000 description 6
- CNCZOAMEKQQFOA-HZQGBTCBSA-N 4-[(2s,3s,4r,5r,6r)-4,5-bis(3-carboxypropanoyloxy)-2-methyl-6-[[(2r,3r,4s,5r,6s)-3,4,5-tris(3-carboxypropanoyloxy)-6-[2-(3,4-dihydroxyphenyl)-5,7-dihydroxy-4-oxochromen-3-yl]oxyoxan-2-yl]methoxy]oxan-3-yl]oxy-4-oxobutanoic acid Chemical compound OC(=O)CCC(=O)O[C@@H]1[C@H](OC(=O)CCC(O)=O)[C@@H](OC(=O)CCC(O)=O)[C@H](C)O[C@H]1OC[C@@H]1[C@@H](OC(=O)CCC(O)=O)[C@H](OC(=O)CCC(O)=O)[C@@H](OC(=O)CCC(O)=O)[C@H](OC=2C(C3=C(O)C=C(O)C=C3OC=2C=2C=C(O)C(O)=CC=2)=O)O1 CNCZOAMEKQQFOA-HZQGBTCBSA-N 0.000 description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 4
- 229910015902 Bi 2 O 3 Inorganic materials 0.000 description 4
- JMGZEFIQIZZSBH-UHFFFAOYSA-N Bioquercetin Natural products CC1OC(OCC(O)C2OC(OC3=C(Oc4cc(O)cc(O)c4C3=O)c5ccc(O)c(O)c5)C(O)C2O)C(O)C(O)C1O JMGZEFIQIZZSBH-UHFFFAOYSA-N 0.000 description 4
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 4
- -1 Ta 2 O 5 Inorganic materials 0.000 description 4
- 229910004491 TaAlN Inorganic materials 0.000 description 4
- 229910004166 TaN Inorganic materials 0.000 description 4
- 229910004200 TaSiN Inorganic materials 0.000 description 4
- 229910010037 TiAlN Inorganic materials 0.000 description 4
- 229910010413 TiO 2 Inorganic materials 0.000 description 4
- 229910008482 TiSiN Inorganic materials 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 239000002131 composite material Substances 0.000 description 4
- IVTMALDHFAHOGL-UHFFFAOYSA-N eriodictyol 7-O-rutinoside Natural products OC1C(O)C(O)C(C)OC1OCC1C(O)C(O)C(O)C(OC=2C=C3C(C(C(O)=C(O3)C=3C=C(O)C(O)=CC=3)=O)=C(O)C=2)O1 IVTMALDHFAHOGL-UHFFFAOYSA-N 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- FDRQPMVGJOQVTL-UHFFFAOYSA-N quercetin rutinoside Natural products OC1C(O)C(O)C(CO)OC1OCC1C(O)C(O)C(O)C(OC=2C(C3=C(O)C=C(O)C=C3OC=2C=2C=C(O)C(O)=CC=2)=O)O1 FDRQPMVGJOQVTL-UHFFFAOYSA-N 0.000 description 4
- 229910052702 rhenium Inorganic materials 0.000 description 4
- WUAPFZMCVAUBPE-UHFFFAOYSA-N rhenium atom Chemical compound [Re] WUAPFZMCVAUBPE-UHFFFAOYSA-N 0.000 description 4
- 229910052703 rhodium Inorganic materials 0.000 description 4
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 description 4
- 229910052707 ruthenium Inorganic materials 0.000 description 4
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 4
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 4
- IKGXIBQEEMLURG-BKUODXTLSA-N rutin Chemical compound O[C@H]1[C@H](O)[C@@H](O)[C@H](C)O[C@@H]1OC[C@H]1[C@H](O)[C@@H](O)[C@H](O)[C@@H](OC=2C(C3=C(O)C=C(O)C=C3OC=2C=2C=C(O)C(O)=CC=2)=O)O1 IKGXIBQEEMLURG-BKUODXTLSA-N 0.000 description 4
- ALABRVAAKCSLSC-UHFFFAOYSA-N rutin Natural products CC1OC(OCC2OC(O)C(O)C(O)C2O)C(O)C(O)C1OC3=C(Oc4cc(O)cc(O)c4C3=O)c5ccc(O)c(O)c5 ALABRVAAKCSLSC-UHFFFAOYSA-N 0.000 description 4
- 235000005493 rutin Nutrition 0.000 description 4
- 229960004555 rutoside Drugs 0.000 description 4
- 238000004528 spin coating Methods 0.000 description 4
- 229910052718 tin Inorganic materials 0.000 description 4
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910000510 noble metal Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/57—Capacitors with a dielectric comprising a perovskite structure material comprising a barrier layer to prevent diffusion of hydrogen or oxygen
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 접착층 증착 및 마스크/식각 공정이 수반됨에 따른 공정의 복잡함을 제거하고 하부전극과 층간절연막간 접착력을 강화시킬 수 있는 강유전체 메모리 소자 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 강유전체 메모리 소자는 트랜지스터가 형성된 반도체 기판, 상기 반도체 기판 상의 제1 층간절연막, 상기 제1 층간절연막을 관통하여 상기 트랜지스터의 소스/드레인영역과 연결되는 스토리지노드 콘택, 상기 스토리지노드 콘택과 상기 제1 층간절연막에 동시에 접하는 배리어막, 상기 제1 층간절연막과 격리되는 틈을 갖고 상기 배리어막 상에 형성된 하부전극, 상기 틈을 채우면서 상기 하부전극의 측면을 에워싸는 상기 제1 층간절연막상의 접착층, 상기 하부전극의 표면을 노출시키면서 상기 접착층을 에워싸는 제2 층간절연막, 상기 제2 층간절연막을 포함한 상기 접착층 상에 형성된 강유전체막, 및 상기 강유전체막 상의 상부전극을 포함한다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 강유전체 메모리 소자(Ferroelectric Random Access Memory; FeRAM)의 제조 방법에 관한 것이다.
MTP(Merged Top Plate) 구조의 고집적 FeRAM 소자는 귀금속 전극과 스토리지노드콘택플러그(SNC plug) 사이에 접착층(glue layer)을 필요로 하며, 알루미나 등의 금속산화막을 사용하는 것이 일반적이다.
따라서, 스토리지노드콘택플러그와 하부전극간의 연결을 위해서는 접착층 오픈 마스크 및 식각 공정을 필요로 하며, 식각은 층간절연막의 과도식각에 의한 하부전극의 배리어 특성 저하를 막기 위해 과도식각 정도가 작은 습식 식각을 적용하고 있다.
도 1은 종래기술에 따른 MTP 구조의 FeRAM을 도시한 구조 단면도이다.
도 1에 도시된 바와 같이, 트랜지스터 및 비트라인(도시 생략)이 형성된 반도체 기판(11) 상에 제1 층간절연막(12a)이 형성되고, 텅스텐플러그(13)와 배리어메탈(14)로 이루어진 스토리지노드콘택플러그가 제1 층간절연막(12a)을 관통하여 반도체 기판(11)과 연결된다.
그리고, 스토리지노드콘택플러그에 연결되는 적층 하부전극(15)이 접착층(16)을 사이에 두고 제1 층간절연막(12a)상에 형성되고 있고, 적층 하부전극(15)은 제2 층간절연막(12b)에 의해 에워쌓여 있다. 여기서, 접착층(16)은적층 하부전극(15)이 스토리지노드콘택플러그와 전기적 통로를 형성하도록 스토리지노드콘택플러그 상부를 오픈시키고 있으며, 제2 층간절연막(12b)은 적층 하부전극(15)의 표면과 실질적으로 평탄하다.
그리고, 제2 층간절연막(12b) 및 적층 하부전극(15) 상부를 강유전체막(17)이 덮고 있고, 상부전극(18)이 강유전체막(17)상에서 하나의 캐패시터를 이루도록 적층 하부전극(15)에 대향하여 형성되고, 상부전극(18)을 포함한 강유전체막(17) 상부를 제3 층간절연막(12c)이 덮고 있다. 그리고, 제3 층간절연막(12c)을 식각하여 제공하는 콘택홀을 통해 금속배선(19)과 상부전극(18)이 연결되고 있다.
그러나, 도 1의 MTP 구조의 FeRAM은 스토리지노드콘택플러그 위의 접착층(16)을 제거하는 마스크 및 식각 공정을 거쳐야 하고, 접착층 오픈 마스크 공정의 정렬마진(align margin) 및 습식식각에 수반되는 측면 식각(lateral etch)에 의해 셀크기의 감소가 제한되기 때문에 고집적화에 한계를 드러내고 있다. 또한 적층 하부전극의 최하부층으로 이용되는 하부전극 배리어층(통상 이리듐막)이 제1 층간절연막(12a)과 직접 접촉되어 있는 층이 있기 때문에 접착력이 약하고 이를 통한 계면 확산(interface diffusion)이 가능하여 배리어메탈(14)이 산화될 가능성이 높아지는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 접착층 증착 및 마스크/식각 공정이 수반됨에 따른 공정의 복잡함을 제거하는데 적합한강유전체 메모리 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 하부전극과 층간절연막간 접착력을 강화시킬 수 있는 강유전체 메모리 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 스토리지노드콘택플러그를 이루는 배리어메탈의 산화를 방지하는데 적합한 강유전체 메모리 소자 및 그 제조 방법을 제공하는데 있다.
도 1은 종래기술에 따른 MTP 구조의 FeRAM을 도시한 구조 단면도,
도 2는 본 발명의 제1 실시예에 따른 강유전체 메모리 소자의 구조 단면도,
도 3a 내지 도 3e는 본 발명의 제1 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도,
도 4는 본 발명의 제2 실시예에 따른 강유전체 메모리 소자의 구조 단면도,
도 5a 내지 도 5e는 본 발명의 제2 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 제1 층간절연막
23 : 텅스텐플러그 24a : 제1 배리어 메탈
24b : 제2 배리어 메탈 25 : 하부전극
27 : 접착층 28 : 제2 층간절연막
29 : 강유전체막 30 : 상부전극
상기 목적을 달성하기 위한 본 발명의 강유전체 메모리 소자는 트랜지스터가 형성된 반도체 기판, 상기 반도체 기판 상의 제1 층간절연막, 상기 제1 층간절연막을 관통하여 상기 트랜지스터의 소스/드레인영역과 연결되는 스토리지노드 콘택, 상기 스토리지노드 콘택과 상기 제1 층간절연막에 동시에 접하는 배리어막, 상기 제1 층간절연막과 격리되는 틈을 갖고 상기 배리어막 상에 형성된 하부전극, 상기 틈을 채우면서 상기 하부전극의 측면을 에워싸는 상기 제1 층간절연막상의 접착층, 상기 하부전극의 표면을 노출시키면서 상기 접착층을 에워싸는 제2 층간절연막, 상기 제2 층간절연막을 포함한 상기 접착층 상에 형성된 강유전체막, 및 상기 강유전체막 상의 상부전극을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 강유전체 메모리 소자의 제조 방법은 적어도 제1 층간절연막이 형성된 반도체 기판의 상기 제1 층간절연막을 관통하여 상기 반도체 기판과 연결되는 스토리지노드콘택을 형성하는 단계, 상기 제1 층간절연막상에 상기 스토리지노드콘택과 연결되는 배리어막과 하부전극의 적층 패턴을 형성하는 단계, 상기 배리어막의 측면을 선택적으로 제거하여 상기 하부전극과 상기 제1 층간절연막 사이에 틈을 형성하는 단계, 상기 틈을 채우면서 상기 하부전극의 측면을 에워싸는 접착층과 상기 접착층을 에워싸면서 상기 하부전극의 표면을 노출시키는 제2 층간절연막을 동시에 형성하는 단계, 상기 하부전극을 포함한 상기 제2 층간절연막 상에 강유전체막을 형성하는 단계, 및 상기 강유전체막상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 제1 실시예에 따른 강유전체 메모리 소자의 구조 단면도이다.
도 2에 도시된 바와 같이, 제1 실시예에 따른 강유전체 메모리 소자는, 트랜지스터가 형성된 반도체 기판(21), 반도체 기판(21) 상의 제1 층간절연막(22), 제1 층간절연막(22)을 관통하여 반도체 기판(21; 트랜지스터의 소스/드레인영역)과 연결되는 텅스텐플러그(23), 텅스텐플러그(23) 상에 형성되며 텅스텐플러그(23)와 제1 층간절연막(22)에 동시에 접하는 배리어 메탈(24a/24b), 제1 층간절연막(22)과 격리되는 틈을 갖고 배리어 메탈(24a/24b) 상에 형성된 하부전극(25), 하부전극(25)과 제1 층간절연막(22)간 틈을 채우면서 하부전극(25)의 측면을 에워싸는 제1 층간절연막(22) 상의 접착층(27), 하부전극(25)의 표면을 노출시키면서접착층(27)을 에워싸는 제2 층간절연막(28), 제2 층간절연막(28)을 포함한 접착층(27) 상에 형성된 강유전체막(29), 강유전체막(29) 상의 상부전극(30)을 포함한다.
자세히 살펴보면, 텅스텐플러그(23)는 제1 층간절연막(22)의 표면과 단차를 갖고, 배리어 메탈(24a/24b)은 단차 부분에 매립되어 제1 층간절연막(22)의 표면과 실질적으로 평탄한 표면을 갖는 제1 배리어 메탈(24a)과 제1 배리어 메탈(24a) 상에 형성되어 제1 층간절연막(22)과 접하는 제2 배리어 메탈(24b)로 이루어진다.
그리고, 접착층(27)은 제1 층간절연막(22)과 하부전극(25)간 틈을 채우는 부분의 두께와 하부전극(25)을 에워싸는 부분의 두께와 제1 층간절연막(22) 상의 두께가 서로 동일한 일체형이다.
그리고, 하부전극(25), 접착층(27) 및 제2 층간절연막(22)은 각각 그 표면이 모두 실질적으로 평탄하고, 이와 같이 평탄한 구조물 상에 강유전체막(29)이 형성된다.
도 2에서, 제1,2 배리어 메탈(24a, 24b)은 TiN, TiAlN, TaN, TaAlN, TiSiN, TaSiN, RuTiN, RuTaN, CrTiN, CrTaN, IrTiN 및 IrTaN로 이루어진 그룹중에서 선택된 하나 또는 적어도 두가지 이상이 적층된 것을 이용한다.
그리고, 접착층(27)은 Al2O3, ZrO2, HfO2, Bi2O3, Ta2O5및 TiO2로 이루어진 그룹중에서 선택된 하나를 이용한다.
그리고, 하부전극(25)은 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 레늄막(Re) 및 로듐막(Rh) 중에서 선택된 하나이거나 이들의 복합구조물을 이용한다. 예컨대, 복합구조물로는 이리듐막, 이리듐산화막 및 백금막의 순서로 적층된 적층막(Pt/IrO2/Ir)일 수 있고, 최하부층인 이리듐막(Ir)은 하부전극 배리어층으로 작용한다.
그리고, 강유전체막(29)은 통상의 SBT, PZT 및 BLT 중에서 선택된 하나이거나 불순물이 첨가되거나 조성 변화된 SBT, PZT, SBTN 및 BLT 중에서 선택된 하나를 이용한다.
그리고, 상부전극(30)은 하부전극(25)과 동일한 물질을 선택하여 이용한다.
한편, 텅스텐플러그(23)외에 폴리실리콘플러그도 가능하다.
도 3a 내지 도 3e는 본 발명의 제1 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 트랜지스터 및 비트라인(도시 생략)이 형성된 반도체 기판(21) 상에 제1 층간절연막(22)을 증착한 후, 제1 층간절연막(22)을 식각하여 반도체 기판(21)의 일부를 노출시키는 스토리지노드콘택홀(도시 생략)을 형성한다.
다음에, 스토리지노드콘택홀을 포함한 제1 층간절연막(22) 상에 텅스텐막을 증착한 후 리세스 에치백하여 스토리지노드콘택홀(22a) 내에 일부 매립되는 텅스텐플러그(23)를 형성한다.
다음에, 텅스텐플러그(23)를 포함한 제1 층간절연막(22) 상에 제1 배리어메탈(24a)을 증착한 후, 화학적기계적연마(CMP)를 통해 스토리지노드콘택홀 내부에 제1 배리어메탈(24a)을 잔류시킨다. 즉, 제1 층간절연막(22) 상에 형성된 제1 배리어메탈(24a)을 제거하여 평탄화시킨다.
다음으로, 제1 배리어메탈(24a)을 포함한 제1 층간절연막(22) 상에 제2 배리어메탈(24b)을 증착하고, 제2 배리어메탈(24b) 상에 하부전극(25)을 형성하기 위한 도전막을 형성한다.
여기서, 제1 및 제2 배리어메탈(24a, 24b)은 TiN, TiAlN, TaN, TaAlN, TiSiN, TaSiN, RuTiN, RuTaN, CrTiN, CrTaN, IrTiN 및 IrTaN로 이루어진 그룹중에서 선택된 하나 또는 적어도 두가지 이상이 적층된 것을 이용한다. 그리고, 하부전극용 도전막은 화학기상증착법(CVD), 물리기상증착법(PVD), 원자층증착법(ALD) 및 플라즈마원자층증착법(PEALD) 중에서 선택된 하나의 증착법을 이용하여 증착되며, 이러한 하부전극용 도전막으로는 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 레늄막(Re) 및 로듐막(Rh) 중에서 선택된 하나이거나 이들의 복합구조물을 이용한다. 이때, 복합구조물로는 이리듐막, 이리듐산화막 및 백금막의 순서로 적층된 적층막(Pt/IrO2/Ir)일 수 있고, 최하부층인 이리듐막(Ir)은 하부전극 배리어층으로 작용한다.
다음에, 하부전극용 도전막 상에 하부전극 마스크(26)를 형성한 후, 하부전극 마스크(26)를 식각마스크로 하부전극용 도전막 및 제2 배리어메탈(24b)을 순차적으로 식각한다. 이러한 식각과정을 통해 하부전극(25)이 형성되고, 이하부전극(25)과 텅스텐플러그(23) 사이에 제1,2 배리어메탈(24a, 24b)이 잔류하며, 제2 배리어메탈(24b)은 하부전극(25)과 제1 층간절연막(22) 사이에 위치한다.
도 3b에 도시된 바와 같이, 하부전극 마스크(26)를 제거한 후, 제2 배리어메탈(24b)만을 선택적으로 식각하는 용액을 이용하여 제2 배리어메탈(24b)을 습식식각한다. 이때, 제2 배리어메탈(24b)의 습식식각은 하부전극(25)의 모서리부터 셀 안쪽으로 측면 식각(lateral etch)이 되도록 하고, 식각 시간 및 용액농도 등을 조절하여 식각되는 거리를 조절한다. 예컨대, 제2 배리어메탈(24b)만을 선택적으로 습식식각을 통해 용해시킬 수 있는 용액으로는 황산, 질산 및 인산으로 이루어진 그룹중에서 선택된 하나 이상의 용액을 사용하거나, 이들 용액에 과산화수소수(H2O2) 또는 암모니아수(NH4OH)가 포함된 용액을 사용한다. 그리고, 제2 배리어 메탈(24b)을 선택적으로 용해시킴에 있어서, 수평 방향의 식각 너비를 조절하기 위한 식각 용액의 농도를 조절한다.
전술한 바와 같은 제2 배리어메탈(24b)의 습식식각후 하부전극(25)과 제1 층간절연막(22) 사이에는 틈('X')이 형성된다.
한편, 틈('X')의 너비는 제2 배리어메탈(24b) 증착후에 에치백 또는 화학적기계적연마를 실시하여 제2 배리어메탈(24b)의 표면 두께를 미리 조절하므로써 가능하다.
도 3c에 도시된 바와 같이, 하부전극(25)을 포함한 전면에 접착층(27)을 증착한다.
이때, 접착층(27)의 증착은, 틈('X')을 충분히 메울수 있는 우수한 단차피복성(step coverage)을 갖는 증착법을 이용하는데, 예를 들면 원자층증착법(ALD), 플라즈마원자층증착법(PEALD) 및 화학기상증착법(CVD)을 이용한다. 그리고, 접착층(27)으로는 Al2O3, ZrO2, HfO2, Bi2O3, Ta2O5및 TiO2로 이루어진 그룹중에서 선택된 하나를 이용한다.
전술한 바와 같이, 틈을 메울수 있도록 접착층(27)을 증착하면, 하부전극(25)과 제1 층간절연막(22)이 직접 접촉하는 부분이 없고, 종래와 같이 접착층 오픈에 의한 단차가 발생되지 않는다.
도 3d에 도시된 바와 같이, 접착층(27)을 포함한 전면에 제2 층간절연막(28)을 증착한 후, 하부전극(25)의 표면이 드러날때까지 화학적기계적연마 또는 에치백하여 평탄화한다. 즉, 제2 층간절연막(28)과 접착층(27)을 한번에 화학적기계적연마하거나, 또는 제2 층간절연막(28)을 화학적기계적연마한 후 드러난 접착층(27)을 에치백하여 하부전극(25)의 표면을 노출시킨다.
전술한 바와 같이, 화학적기계적연마 또는 에치백후 하부전극(25) 상의 접착층(27)도 제거되어 하부전극(25)의 표면이 노출되고, 평탄화후 접착층(27)과 제2 층간절연막(28)은 하부전극(25)을 에워싸는 형태가 되어 이웃한 셀의 하부전극간을 서로 고립시킨다. 또한, 접착층(27)은 하부전극(25)과 제2 층간절연막(28)간 접착층 역할도 수행한다.
도 3e에 도시된 바와 같이, 표면이 노출된 하부전극(25)을 포함한 전면에 강유전체막(29)을 형성한 후, 셀의 전영역에만 잔류하도록 패터닝하고, 강유전체막(29)상에 상부전극(30)을 형성하기 위한 도전막을 증착한다. 여기서, 강유전체막(29)은 화학기상증착법(CVD), 원자층증착법(ALD), 금속유기증착법(MOD) 및 스핀코팅법(Spin coating) 중에서 선택된 하나의 증착법을 이용하여 증착하며, 통상의 SBT, PZT 및 BLT 중에서 선택된 하나이거나 불순물이 첨가되거나 조성 변화된 SBT, PZT, SBTN 및 BLT 중에서 선택된 하나를 이용한다.
강유전체막(29) 형성후, 공지의 기술로서 강유전체막(29)을 결정화시키기 위한 열처리를 진행하며, 하부전극(25)이 매립된 구조상에 강유전체막(29)을 형성하여 상부전극(30) 형성전에 평탄화를 이루므로써 후속 공정과 더불어 평탄한 구조를 용이하게 할 수 있다.
그리고, 상부전극(30)을 형성하기 위한 도전막은 하부전극(25)으로 적용된 물질을 선택하여 사용할 수 있다.
다음에, 상부전극(30)용 도전막을 패터닝하여 상부전극(30)을 형성하고, 상부전극(30)을 포함한 전면에 제3 층간절연막(31)을 증착 및 평탄화한다. 다음에, 제3 층간절연막(31)을 식각하여 상부전극(30)의 일부를 노출시키는 콘택홀을 형성하고, 콘택홀을 통해 상부전극(30)과 연결되는 금속배선(32)을 형성하여 MTP 구조의 강유전체 메모리 소자를 완성한다.
도 4는 본 발명의 제2 실시예에 따른 강유전체 메모리 소자의 구조 단면도이다.
도 4에 도시된 바와 같이, 제2 실시예에 따른 강유전체 메모리 소자는, 트랜지스터가 형성된 반도체 기판(41), 반도체 기판(41) 상의 제1 층간절연막(42), 제1 층간절연막(42)을 관통하여 반도체 기판(41; 트랜지스터의 소스/드레인영역)과 연결되는 텅스텐플러그(43), 텅스텐플러그(43) 상에 형성되며 텅스텐플러그(43)와 제1 층간절연막(42)에 동시에 접하는 배리어 메탈(44), 제1 층간절연막(42)과 격리되는 틈을 갖고 배리어 메탈(44) 상에 형성된 하부전극(45), 하부전극(45)과 제1 층간절연막(42)간 틈을 채우면서 하부전극(45)의 측면을 에워싸는 제1 층간절연막(42) 상의 접착층(47), 하부전극(45)의 표면을 노출시키면서 접착층(47)을 에워싸는 제2 층간절연막(48), 제2 층간절연막(48)을 포함한 접착층(47) 상에 형성된 강유전체막(49), 강유전체막(49) 상의 상부전극(50)을 포함한다.
자세히 살펴보면, 텅스텐플러그(43)는 제1 층간절연막(42)의 표면과 실질적으로 평탄한 표면을 갖고, 배리어 메탈(44)은 텅스텐플러그(43) 상에 단일층으로 형성된다.
그리고, 접착층(47)은 제1 층간절연막(42)과 하부전극(45)간 틈을 채우는 부분의 두께와 하부전극(45)을 에워싸는 부분의 두께와 제1 층간절연막(42) 상의 두께가 서로 동일한 일체형이다.
그리고, 하부전극(45), 접착층(47) 및 제2 층간절연막(42)은 각각 그 표면이 모두 실질적으로 평탄하고, 이와 같이 평탄한 구조물 상에 강유전체막(49)이 형성된다.
도 4에서, 배리어 메탈(44)은 TiN, TiAlN, TaN, TaAlN, TiSiN, TaSiN, RuTiN, RuTaN, CrTiN, CrTaN, IrTiN 및 IrTaN로 이루어진 그룹중에서 선택된 하나또는 적어도 두가지 이상이 적층된 것을 이용한다.
그리고, 접착층(47)은 Al2O3, ZrO2, HfO2, Bi2O3, Ta2O5및 TiO2로 이루어진 그룹중에서 선택된 하나를 이용한다.
그리고, 하부전극(45)은 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 레늄막(Re) 및 로듐막(Rh) 중에서 선택된 하나이거나 이들의 복합구조물을 이용한다. 예컨대, 복합구조물로는 이리듐막, 이리듐산화막 및 백금막의 순서로 적층된 적층막(Pt/IrO2/Ir)일 수 있고, 최하부층인 이리듐막(Ir)은 하부전극 배리어층으로 작용한다.
그리고, 강유전체막(49)은 통상의 SBT, PZT 및 BLT 중에서 선택된 하나이거나 불순물이 첨가되거나 조성 변화된 SBT, PZT, SBTN 및 BLT 중에서 선택된 하나를 이용한다.
그리고, 상부전극(50)은 하부전극(45)과 동일한 물질을 선택하여 이용한다.
한편, 텅스텐플러그(43)외에 폴리실리콘플러그도 가능하다.
도 5a 내지 도 5e는 본 발명의 제2 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 트랜지스터 및 비트라인(도시 생략)이 형성된 반도체 기판(41) 상에 제1 층간절연막(42)을 증착한 후, 제1 층간절연막(42)을 식각하여 반도체 기판(41)의 일부를 노출시키는 스토리지노드콘택홀(도시 생략)을 형성한다.
다음에, 스토리지노드콘택홀을 포함한 제1 층간절연막(42) 상에 텅스텐막을 증착한 후 화학적기계적연마 또는 에치백을 통해 텅스텐막을 리세스하여 스토리지노드콘택홀에 완전히 매립되는 텅스텐플러그(23)를 형성한다. 이때, 제1 실시예와 달리, 텅스텐플러그(43)를 스토리지노드콘택홀에 완전히 매립시키기 위해서 화학적기계적연마를 이용하고, 에치백을 적용할 경우 에치백 시간을 조절하면 텅스텐플러그(43)의 표면과 제1 층간절연막(42)의 단차를 제거할 수 있다.
다음에, 실질적으로 단차가 없어 평탄한 텅스텐플러그(43) 및 제1 층간절연막(42) 상에 배리어메탈(44)을 증착하고, 배리어메탈(44) 상에 하부전극(45)을 형성하기 위한 도전막을 형성한다.
여기서, 배리어메탈(44)은 TiN, TiAlN, TaN, TaAlN, TiSiN, TaSiN, RuTiN, RuTaN, CrTiN, CrTaN, IrTiN 및 IrTaN로 이루어진 그룹중에서 선택된 하나 또는 적어도 두가지 이상이 적층된 것을 이용한다. 그리고, 하부전극(45)용 도전막은 화학기상증착법(CVD), 물리기상증착법(PVD), 원자층증착법(ALD) 및 플라즈마원자층증착법(PEALD) 중에서 선택된 하나의 증착법을 이용하여 증착되며, 이러한 하부전극용 도전막으로는 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 레늄막(Re) 및 로듐막(Rh) 중에서 선택된 하나이거나 이들의 복합구조물을 이용한다. 이때, 복합구조물로는 이리듐막, 이리듐산화막 및 백금막의 순서로 적층된 적층막(Pt/IrO2/Ir)일 수 있고, 최하부층인 이리듐막(Ir)은 하부전극 배리어층으로 작용한다.
다음에, 하부전극용 도전막 상에 하부전극 마스크(46)를 형성한 후, 하부전극 마스크(46)를 식각마스크로 하부전극용 도전막 및 배리어메탈(44)을 순차적으로 식각한다. 이러한 식각과정을 통해 하부전극(45)이 형성되고, 이 하부전극(45)과 텅스텐플러그(43) 사이에 배리어메탈(44)이 잔류하며, 아울러 배리어메탈(44)은 하부전극(45)과 제1 층간절연막(42) 사이에 위치한다.
도 5b에 도시된 바와 같이, 하부전극 마스크(46)를 제거한 후, 배리어메탈(44)만을 선택적으로 식각하는 용액을 이용하여 배리어메탈(44)을 습식식각한다.
이때, 배리어메탈(44)의 습식식각은 하부전극(45)의 모서리부터 셀 안쪽으로 측면 식각(lateral etch)이 되도록 하고, 식각 시간 및 용액농도 등을 조절하여 식각되는 거리를 조절한다. 예컨대, 배리어메탈(44)만을 선택적으로 습식식각을 통해 용해시킬 수 있는 용액으로는 황산, 질산 및 인산으로 이루어진 그룹중에서 선택된 하나 이상의 용액을 사용하거나, 이들 용액에 과산화수소수(H2O2) 또는 암모니아수(NH4OH)가 포함된 용액을 사용한다. 그리고, 배리어 메탈(44)을 선택적으로 용해시킴에 있어서, 수평 방향의 식각 너비를 조절하기 위한 식각 용액의 농도를 조절한다.
전술한 바와 같은 배리어메탈(44)의 습식식각후 하부전극(45)과 제1 층간절연막(42) 사이에는 틈('X')이 형성된다. 한편, 틈('X')의 너비는 배리어메탈(44) 증착후에 에치백 또는 화학적기계적연마를 실시하여 배리어메탈(44)의 표면 두께를미리 조절하므로써 가능하다.
도 5c에 도시된 바와 같이, 하부전극(45)을 포함한 전면에 접착층(47)을 증착한다.
이때, 접착층(47)의 증착은, 틈('X')을 충분히 메울수 있는 우수한 단차피복성(step coverage)을 갖는 증착법을 이용하는데, 예를 들면 원자층증착법(ALD), 플라즈마원자층증착법(PEALD) 및 화학기상증착법(CVD)을 이용한다. 그리고, 접착층(47)으로는 Al2O3, ZrO2, HfO2, Bi2O3, Ta2O5및 TiO2로 이루어진 그룹중에서 선택된 하나를 이용한다.
전술한 바와 같이, 틈을 메울수 있도록 접착층(47)을 증착하면, 하부전극(45)과 제1 층간절연막(42)이 직접 접촉하는 부분이 없고, 종래와 같이 접착층 오픈에 의한 단차가 발생되지 않는다.
도 5d에 도시된 바와 같이, 접착층(47)을 포함한 전면에 제2 층간절연막(48)을 증착한 후, 하부전극(45)의 표면이 드러날때까지 화학적기계적연마 또는 에치백하여 평탄화한다. 즉, 제2 층간절연막(48)과 접착층(47)을 한번에 화학적기계적연마하거나, 또는 제2 층간절연막(48)을 화학적기계적연마한 후 드러난 접착층(47)을 에치백하여 하부전극(45)의 표면을 노출시킨다.
전술한 바와 같이, 화학적기계적연마 또는 에치백후 하부전극(45) 상의 접착층(47)도 제거되어 하부전극(45)의 표면이 노출되고, 평탄화후 접착층(47)과 제2 층간절연막(48)은 하부전극(45)을 에워싸는 형태가 되어 이웃한 셀의 하부전극간을서로 고립시킨다.
또한, 접착층(47)은 하부전극(45)과 제2 층간절연막(48)간 접착층 역할도 수행한다.
도 5e에 도시된 바와 같이, 표면이 노출된 하부전극(45)을 포함한 전면에 강유전체막(49)을 형성한 후, 셀의 전영역에만 잔류하도록 패터닝하고, 강유전체막(49)상에 상부전극(50)을 형성하기 위한 도전막을 증착한다. 여기서, 강유전체막(49)은 화학기상증착법(CVD), 원자층증착법(ALD), 금속유기증착법(MOD) 및 스핀코팅법(Spin coating) 중에서 선택된 하나의 증착법을 이용하여 증착하며, 통상의 SBT, PZT 및 BLT 중에서 선택된 하나이거나 불순물이 첨가되거나 조성 변화된 SBT, PZT, SBTN 및 BLT 중에서 선택된 하나를 이용한다.
강유전체막(49) 형성후, 공지의 기술로서 강유전체막(49)을 결정화시키기 위한 열처리를 진행하며, 하부전극(45)이 매립된 구조상에 강유전체막(49)을 형성하여 상부전극(500) 형성전에 평탄화를 이루므로써 후속 공정과 더불어 평탄한 구조를 용이하게 할 수 있다.
그리고, 상부전극(50)을 형성하기 위한 도전막은 하부전극(45)으로 적용된 물질을 선택하여 사용할 수 있다.
다음에, 상부전극(50)용 도전막을 패터닝하여 상부전극(50)을 형성하고, 상부전극(50)을 포함한 전면에 제3 층간절연막(51)을 증착 및 평탄화한다. 다음에, 제3 층간절연막(51)을 식각하여 상부전극(50)의 일부를 노출시키는 콘택홀을 형성하고, 콘택홀을 통해 상부전극(50)과 연결되는 금속배선(52)을 형성하여 MTP 구조의 강유전체 메모리 소자를 완성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 접착층의 마스크 및 식각 공정, 배리어 메탈의 화학적기계적연마 공정을 생략하므로써 공정을 단순화시킬 수 있고, 이에 따라 생산성 향상 및 비용 절감을 구현할 수 있는 효과가 있다.
또한, 접착층 오픈 공정을 생략하므로써 하부전극과 접착층간 단차를 제거하여 단차에 따른 소자의 불량을 현저히 감소시킬 수 있는 효과가 있다.
또한, 하부전극과 층간절연막 사이의 접촉 부위를 제거하므로써 접착력을 강화시키고, 이로써 비트불량을 감소시킬 수 있는 효과가 있다.
또한, 접착층을 하부전극 패터닝후에 증착하므로써 하부전극과 층간절연막간의 계면 확산 배리어를 자동으로 생성시킬 수 있고, 이에 따라 배리어메탈이 산화되는 것을 방지하여 소자의 전기적 특성을 향상시킬 수 있는 효과가 있다.
Claims (14)
- 트랜지스터가 형성된 반도체 기판;상기 반도체 기판 상의 제1 층간절연막;상기 제1 층간절연막을 관통하여 상기 트랜지스터의 소스/드레인영역과 연결되는 스토리지노드 콘택;상기 스토리지노드 콘택과 상기 제1 층간절연막에 동시에 접하는 배리어막;상기 제1 층간절연막과 격리되는 틈을 갖고 상기 배리어막 상에 형성된 하부전극;상기 틈을 채우면서 상기 하부전극의 측면을 에워싸는 상기 제1 층간절연막상의 접착층;상기 하부전극의 표면을 노출시키면서 상기 접착층을 에워싸는 제2 층간절연막;상기 제2 층간절연막을 포함한 상기 접착층 상에 형성된 강유전체막; 및상기 강유전체막 상의 상부전극을 포함하는 강유전체 메모리 소자.
- 제1 항에 있어서,상기 스토리지노드 콘택은 상기 제1 층간절연막의 표면과 실질적으로 평탄한표면을 갖고, 상기 배리어막은 상기 스토리지노드 콘택 상에 단일층으로 형성된 것을 특징으로 하는 강유전체 메모리 소자.
- 제1 항에 있어서,상기 스토리지노드 콘택은 상기 제1 층간절연막의 표면과 단차를 갖고, 상기 배리어막은 상기 단차부분에 매립되어 상기 제1 층간절연막의 표면과 실질적으로 평탄한 표면을 갖는 제1 배리어막과 상기 제1 층간절연막과 접하는 상기 제1 배리어막상의 제2 배리어막으로 이루어짐을 특징으로 하는 강유전체 메모리 소자.
- 제1 항에 있어서,상기 접착층은,상기 틈을 채우는 부분의 두께와 상기 하부전극을 에워싸는 부분의 두께와 상기 제1 층간절연막 상의 두께가 서로 동일한 일체형인 것을 특징으로 하는 강유전체 메모리 소자.
- 제1 항에 있어서,상기 스토리지노드 콘택은 텅스텐플러그 또는 폴리실리콘플러그인 것을 특징으로 하는 강유전체 메모리 소자.
- 제1 항에 있어서,상기 하부전극은 상기 배리어막에 비해 상대적으로 넓은 면적을 갖는 것을 특징으로 하는 강유전체 메모리 소자.
- 적어도 제1 층간절연막이 형성된 반도체 기판의 상기 제1 층간절연막을 관통하여 상기 반도체 기판과 연결되는 스토리지노드콘택을 형성하는 단계;상기 제1 층간절연막상에 상기 스토리지노드콘택과 연결되는 배리어막과 하부전극의 적층 패턴을 형성하는 단계;상기 배리어막의 측면을 선택적으로 제거하여 상기 하부전극과 상기 제1 층간절연막 사이에 틈을 형성하는 단계;상기 틈을 채우면서 상기 하부전극의 측면을 에워싸는 접착층과 상기 접착층을 에워싸면서 상기 하부전극의 표면을 노출시키는 제2 층간절연막을 동시에 형성하는 단계;상기 하부전극을 포함한 상기 제2 층간절연막 상에 강유전체막을 형성하는 단계; 및상기 강유전체막상에 상부전극을 형성하는 단계를 포함하는 강유전체 메모리 소자의 제조 방법.
- 제7 항에 있어서,상기 스토리지노드콘택 및 상기 배리어막과 하부전극의 적층 패턴을 형성하는 단계는,상기 제1 층간절연막을 식각하여 상기 반도체 기판의 일부를 노출시키는 스토리지노드콘택홀을 형성하는 단계;상기 스토리지노드콘택홀을 포함한 상기 제1 층간절연막 상에 플러그막을 증착하는 단계;상기 플러그막을 리세스 에치백하여 상기 스토리지노드콘택홀 내에 일부 매립되는 스토리지노드콘택플러그를 형성하는 단계;상기 스토리지노드콘택플러그를 포함한 상기 제1 층간절연막 상에 제1 배리어막을 증착하는 단계;상기 제1 배리어막을 화학적기계적연마하여 평탄화시키는 단계;상기 제1 배리어막을 포함한 상기 제1 층간절연막 상에 제2 배리어막을 증착하는 단계;상기 제2 배리어막 상에 상기 하부전극을 형성하기 위한 도전막을 형성하는 단계;상기 도전막상에 하부전극을 정의하는 마스크를 형성하는 단계; 및상기 마스크를 식각마스크로 상기 도전막과 상기 제2 배리어막을 식각하여 상기 배리어막과 상기 하부전극의 적층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제7 항에 있어서,상기 스토리지노드콘택 및 상기 배리어막과 하부전극의 적층 패턴을 형성하는 단계는,상기 제1 층간절연막을 식각하여 상기 반도체 기판의 일부를 노출시키는 스토리지노드콘택홀을 형성하는 단계;상기 스토리지노드콘택홀을 포함한 상기 제1 층간절연막 상에 플러그막을 증착하는 단계;상기 플러그막을 평탄화하여 상기 스토리지노드콘택홀 내에 완전히 매립되는 스토리지노드콘택플러그를 형성하는 단계;상기 스토리지노드콘택플러그 및 상기 제1 층간절연막 상에 배리어막을 증착하는 단계;상기 배리어막 상에 상기 하부전극을 형성하기 위한 도전막을 형성하는 단계;상기 도전막상에 하부전극을 정의하는 마스크를 형성하는 단계; 및상기 마스크를 식각마스크로 상기 도전막과 상기 배리어막을 식각하여 상기배리어막과 상기 하부전극의 적층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제8 항 또는 제9 항에 있어서,상기 도전막을 형성하기 전에, 상기 배리어막 또는 상기 제2 배리어막의 에치백 또는 화학적기계적연마를 추가로 실시하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제7 항에 있어서,상기 하부전극과 상기 제1 층간절연막 사이에 틈을 형성하는 단계는,상기 배리어막만을 선택적으로 용해시킬 수 있는 용액을 이용한 습식식각으로 이루어짐을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제11 항에 있어서,상기 용액은, 황산, 질산 및 인산으로 이루어진 그룹중에서 선택된 하나 이상의 용액을 사용하거나, 이 용액들에 과산화수소수(H2O2) 또는 암모니아수(NH4OH)가포함된 용액을 사용하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제7 항에 있어서,상기 접착층과 제2 층간절연막을 동시에 형성하는 단계는,상기 틈을 채우는 두께로 상기 하부전극상에 접착층을 형성하는 단계;상기 접착층 상에 상기 제2 층간절연막을 형성하는 단계; 및상기 하부전극의 표면이 드러날때까지 상기 제2 층간절연막과 상기 접착층을 평탄화시키는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제13 항에 있어서,상기 제2 층간절연막과 상기 접착층을 평탄화시키는 단계는,상기 제2 층간절연막과 상기 접착층을 한번에 화학적기계적연마하거나, 또는 상기 제2 층간절연막을 화학적기계적연마한 후 드러난 상기 접착층을 에치백하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0086264A KR100454254B1 (ko) | 2002-12-30 | 2002-12-30 | 엠티피 구조의 강유전체 메모리 소자 및 그 제조 방법 |
US10/623,098 US6913967B2 (en) | 2002-12-30 | 2003-07-18 | Ferroelectric memory device with merged-top plate structure and method for fabricating the same |
TW092127664A TWI295505B (en) | 2002-12-30 | 2003-10-06 | Ferroelectric memory device with merged-top-plate structure and method for fabricating the same |
CNB2003101243498A CN1309081C (zh) | 2002-12-30 | 2003-12-30 | 具有拼合顶板结构的铁电记忆体装置及其制造方法 |
US11/135,767 US7173301B2 (en) | 2002-12-30 | 2005-05-23 | Ferroelectric memory device with merged-top-plate structure and method for fabricating the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0086264A KR100454254B1 (ko) | 2002-12-30 | 2002-12-30 | 엠티피 구조의 강유전체 메모리 소자 및 그 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20040059762A KR20040059762A (ko) | 2004-07-06 |
KR100454254B1 true KR100454254B1 (ko) | 2004-10-26 |
Family
ID=32653207
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2002-0086264A KR100454254B1 (ko) | 2002-12-30 | 2002-12-30 | 엠티피 구조의 강유전체 메모리 소자 및 그 제조 방법 |
Country Status (4)
Country | Link |
---|---|
US (2) | US6913967B2 (ko) |
KR (1) | KR100454254B1 (ko) |
CN (1) | CN1309081C (ko) |
TW (1) | TWI295505B (ko) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100454254B1 (ko) * | 2002-12-30 | 2004-10-26 | 주식회사 하이닉스반도체 | 엠티피 구조의 강유전체 메모리 소자 및 그 제조 방법 |
US7772014B2 (en) * | 2007-08-28 | 2010-08-10 | Texas Instruments Incorporated | Semiconductor device having reduced single bit fails and a method of manufacture thereof |
US8790935B1 (en) * | 2012-10-22 | 2014-07-29 | Everspin Technologies, Inc. | Method of manufacturing a magnetoresistive-based device with via integration |
JP6141159B2 (ja) * | 2013-09-24 | 2017-06-07 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
WO2018044486A1 (en) | 2016-08-31 | 2018-03-08 | Micron Technology, Inc. | Apparatuses and methods including ferroelectric memory and for operating ferroelectric memory |
WO2018044485A1 (en) | 2016-08-31 | 2018-03-08 | Micron Technology, Inc. | Ferroelectric memory cells |
KR102188490B1 (ko) | 2016-08-31 | 2020-12-09 | 마이크론 테크놀로지, 인크. | 강유전체 메모리를 포함하며 강유전체 메모리에 액세스하기 위한 장치 및 방법 |
CN109690680B (zh) | 2016-08-31 | 2023-07-21 | 美光科技公司 | 包含二晶体管一电容器的存储器及用于存取所述存储器的设备与方法 |
CN107146946A (zh) * | 2017-05-04 | 2017-09-08 | 深圳市金立通信设备有限公司 | 一种终端的天线制作方法、天线以及终端 |
US10867675B2 (en) | 2017-07-13 | 2020-12-15 | Micron Technology, Inc. | Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells |
US10727401B2 (en) * | 2017-11-10 | 2020-07-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Magnetic random access memory |
US10923502B2 (en) | 2019-01-16 | 2021-02-16 | Sandisk Technologies Llc | Three-dimensional ferroelectric memory devices including a backside gate electrode and methods of making same |
US11289511B2 (en) * | 2020-07-02 | 2022-03-29 | Wuxi Petabyte Technologies Co, Ltd. | Ferroelectric memory devices with reduced edge leakage and methods for forming the same |
US20220278115A1 (en) * | 2021-02-26 | 2022-09-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Ferroelectric Memory Device and Method of Manufacturing the Same |
US20230299124A1 (en) * | 2022-03-21 | 2023-09-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | High density capacitor |
JP2024000909A (ja) * | 2022-06-21 | 2024-01-09 | キオクシア株式会社 | 半導体装置及び半導体記憶装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5337207A (en) * | 1992-12-21 | 1994-08-09 | Motorola | High-permittivity dielectric capacitor for use in a semiconductor device and process for making the same |
US5541807A (en) * | 1995-03-17 | 1996-07-30 | Evans, Jr.; Joseph T. | Ferroelectric based capacitor for use in memory systems and method for fabricating the same |
US6093575A (en) * | 1996-09-04 | 2000-07-25 | Nippon Steel Corporation | Semiconductor device and production method of a semiconductor device having a capacitor |
US5976928A (en) * | 1997-11-20 | 1999-11-02 | Advanced Technology Materials, Inc. | Chemical mechanical polishing of FeRAM capacitors |
KR100309077B1 (ko) * | 1999-07-26 | 2001-11-01 | 윤종용 | 삼중 금속 배선 일 트랜지스터/일 커패시터 및 그 제조 방법 |
KR100449949B1 (ko) * | 2002-04-26 | 2004-09-30 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자의 캐패시터 제조방법 |
KR100477828B1 (ko) * | 2002-12-30 | 2005-03-22 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자의 제조방법 |
KR100454254B1 (ko) * | 2002-12-30 | 2004-10-26 | 주식회사 하이닉스반도체 | 엠티피 구조의 강유전체 메모리 소자 및 그 제조 방법 |
-
2002
- 2002-12-30 KR KR10-2002-0086264A patent/KR100454254B1/ko not_active IP Right Cessation
-
2003
- 2003-07-18 US US10/623,098 patent/US6913967B2/en not_active Expired - Lifetime
- 2003-10-06 TW TW092127664A patent/TWI295505B/zh not_active IP Right Cessation
- 2003-12-30 CN CNB2003101243498A patent/CN1309081C/zh not_active Expired - Fee Related
-
2005
- 2005-05-23 US US11/135,767 patent/US7173301B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR20040059762A (ko) | 2004-07-06 |
US20040124454A1 (en) | 2004-07-01 |
US7173301B2 (en) | 2007-02-06 |
US6913967B2 (en) | 2005-07-05 |
CN1519940A (zh) | 2004-08-11 |
TWI295505B (en) | 2008-04-01 |
CN1309081C (zh) | 2007-04-04 |
TW200427086A (en) | 2004-12-01 |
US20050205912A1 (en) | 2005-09-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7173301B2 (en) | Ferroelectric memory device with merged-top-plate structure and method for fabricating the same | |
JP4372437B2 (ja) | ビアエッチング阻止膜を用いる強誘電体メモリ素子及びその製造方法 | |
US6818935B2 (en) | Semiconductor device and method for fabricating the same | |
KR100399072B1 (ko) | 강유전체 메모리 소자의 제조 방법 | |
KR20030023143A (ko) | 반도체 소자 및 그 제조 방법 | |
KR100456698B1 (ko) | 강유전체 메모리 소자의 제조 방법 | |
US7094611B1 (en) | Method of producing ferroelectric capacitor | |
KR100450684B1 (ko) | 비아식각저지막을 이용하는 강유전체 메모리 소자 및 그제조방법 | |
KR100414873B1 (ko) | 강유전체 메모리소자의 제조 방법 | |
KR100490652B1 (ko) | 강유전체 메모리 소자의 제조방법 | |
KR100448237B1 (ko) | 강유전체 메모리 소자 및 그 제조 방법 | |
KR100448243B1 (ko) | 캐패시터의 제조 방법 | |
KR100972553B1 (ko) | 강유전체 메모리 소자의 캐패시터 및 그 제조 방법 | |
KR100358163B1 (ko) | 강유전체 메모리 소자의 제조 방법 | |
JP2004296682A (ja) | 半導体装置およびその製造方法 | |
KR20040001878A (ko) | 강유전체 메모리 소자 및 그 제조 방법 | |
KR20050002028A (ko) | 배리어메탈의 산화를 방지하기 위한 하부전극을 구비한강유전체 캐패시터 및 그 제조 방법 | |
KR20050041185A (ko) | 하부전극이 절연막에 의해 분리된 구조를 갖는강유전체메모리소자의 제조 방법 | |
KR20040008638A (ko) | 하부전극이 절연막에 고립된 구조를 갖는 강유전체 메모리소자의 제조방법 | |
KR20030023142A (ko) | 반도체 소자 제조 방법 | |
KR20040008627A (ko) | 강유전체 메모리소자 및 그의 제조 방법 | |
KR20040001869A (ko) | 강유전체 메모리 소자의 제조 방법 | |
KR20060011440A (ko) | 강유전체 메모리 장치의 제조 방법 | |
KR20050041089A (ko) | 강유전체메모리소자의 캐패시터 및 그 제조 방법 | |
KR20040065422A (ko) | 강유전체 메모리 소자의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20110923 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20120921 Year of fee payment: 9 |
|
LAPS | Lapse due to unpaid annual fee |