KR20040065422A - 강유전체 메모리 소자의 제조 방법 - Google Patents

강유전체 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 제조 공정을 단순화시킬 수 있는 강유전체 메모리 소자의 제조방법은 주변회로지역과 셀지역이 정의된 반도체 기판 상부에 제1층간절연막을 형성하는 단계, 상기 제1층간절연막상의 상기 셀지역에 상기 반도체 기판과 연결되는 하부전극을 형성하는 단계, 상기 하부전극의 표면과 평탄화되는 제2층간절연막을 형성하는 단계, 상기 제2층간절연막 및 하부전극 상에 강유전체막을 형성하는 단계, 상기 강유전체막 상에 상부전극과 식각방지막의 순서로 적층된 적층막을 형성하는 단계, 상기 상부전극 및 식각방지막의 적층막 상에 제3층간절연막을 형성하는 단계, 상기 주변회로지역의 반도체 기판을 노출시키는 금속배선용 콘택홀을 형성함과 동시에 상기 상부전극 상부의 식각방지막 표면을 노출시키는 캐패시터콘택홀을 동시에 형성하는 단계, 상기 캐패시터콘택홀에 의해 노출된 상기 식각방지막을 식각하여 상기 상부전극의 표면을 노출시키는 단계, 및 상기 캐패시터콘택홀을 통해 상기 상부전극과 연결되는 금속배선을 형성하는 단계를 포함한다.

Description

강유전체 메모리 소자의 제조 방법{METHOD OF FABRICATION FERRO-ELECTRIC RANDOM ACCESS MEMORY}
본 발명은 강유전체 메모리(ferro-electric random access memory: 이하 FeRAM라 칭함) 소자에 관한 것으로서, 특히 캐패시터 콘택 홀(CAPC) 형성과 제1 금속배선 콘택 홀(MIC) 형성을 단 한번의 마스크(Mask )및 에칭(Etch) 공정으로 동시에 형성시킬 뿐만 아니라 CAPC에 설치하는 TiN 확산 장벽층을 생략 가능하게 함으로써 제조 공정을 단순화시킬 수 있는 강유전체 메모리 소자의 제조방법에 관한 것이다.
일반적으로, FeRAM은 DRAM(dynamic random access memory)의 정보저장 기능, SRAM(static random access memory)의 빠른 정보처리 속도, 플래쉬 메모리(flash memory)의 정보 보존 기능을 결합한 비휘발성 반도체 메모리소자로서 종래의 플래쉬 메모리나 EEPROM(electrically erasable programmable read only memory)보다 동작 전압이 낮고 정보 처리 속도가 1000배 이상 빠른 미래형 반도체 메모리 소자이다.
상술한 강유전체 메모리 소자의 제작공정 중 캐패시터와 관련된 공정은 공정 단가가 높기 때문에 공정을 단순화시키는 것이 무엇보다 중요한데, 종래 기술에 의하면 캐패시터 제작공정부터 제1 금속배선 콘택 홀(MIC) 공정까지 5번의 마스크(Mask) 및 에칭(Etch) 공정이 필요하다.
첨부한 도면을 참조하여 종래 기술을 간략히 살펴보면, 도 1a 내지 도 1e는 종래의 강유전체 메모리 소자의 제조 과정을 도시한 것으로 메모리 셀 지역에 국한하여 도시한 것이다.
도 1a에 도시된 바와 같이, 기판(10)에 필드산화막(FOX)을 형성한 후, 기판(10)상에 게이트산화막(11)과 워드라인(12)을 형성한 후 제1층간절연막(13a)을 증착하고 평탄화시킨다. 그리고, 기판에 소스/드레인(14)을 형성한다.
이후, 평탄화되어진 제1층간절연막(13a)을 통해 소스/드레인(14)에 연결되는 비트라인(15)을 형성하고 그 상부에 다시 제2층간절연막(13b)을 증착하고 평탄화시킨다.
상술한 공정을 종료한 이후에 스토리지노드콘택(16)을 형성한다. 이때, 스토리지노드콘택(16)은 배리어 메탈(Ti/TiN) 및 텅스텐플러그 그리고 배리어메탈(TiN)의 순서로 적층된 것이며, 배리어메탈(Ti/TiN) 증착후에 어닐링을 실시하여 소스/드레인(14)과의 접합부에 티타늄실리사이드(Ti-Silicide)를 형성한다.
다음에, Ir/IrO2/Pt의 순서로 적층한 후 마스크와 에칭 공정을 통해 스토리지노드콘택(16)에 연결되는 캐패시터의 하부전극(17)을 형성하고, 하부전극(17) 상에 제3층간절연막(13c)을 증착하고 하부전극(17)의 표면이 드러날때까지 평탄화시킨다.
다음에, 하부전극 및 제3층간절연막(13c) 상에 강유전체막(18)을 형성한다. 이때, 강유전체막(18)으로는 Pb(Zr,Ti)O3(PZT라 함) 또는 SrBi2Ta2O9(SBT라 함) 또는 (Bi, La)4Ti3O12(BLT라 함) 등이 사용된다.
다음에, 도 1b에 도시된 바와 같이, 강유전체막(18) 상에 상부전극(19)용 도전막을 형성한다. 이때, 상부전극(19)용 도전막은 백금(Pt), 이리듐산화막과 이리듐막(IrO2/Ir)이 적층된 Pt/IrO2/Ir이거나, 백금막의 단일막이다.
다음에, 마스크와 에칭 공정을 통해 Pt/IrO2/Ir이 순차적으로 적층된 상부전극(19)을 형성한 후 제4층간절연막(20)을 증착하고 평탄화시킨다.
도 1c에 도시된 바와 같이, 상부전극(19)이 노출되도록 제4층간절연막(20)을 에칭하여 캐패시터 콘택홀(CAPCl; 21)을 형성한다.
이어, 도 1d에 도시되어 있는 바와 같이, 상부전극(19)과 추후 공정으로 형성되어질 금속배선 간의 화학반응을 방지하기 위해 TiN을 재질로 하는 확산장벽층(22)층을 설치한다.
이후, 도 1e에 도시되어 있는 공정을 통해 참조번호 '23'로 지칭되는 금속배선을 형성한다.
그러나, 상술한 바와 같은 종래 기술에 의하면, 그 생산 공정 중에 다수 회(5회) 이상의 마스크 공정과 에칭공정을 수행함에 따라 공정이 복잡하며, 생산단가가 상승하여 가격 경쟁력이 약화되는 문제점을 안고 있다.
본 발명은 전술한 문제점을 해소하기 위해 안출된 것으로서, 캐패시터 콘택 홀 형성과 금속배선 콘택 홀 형성을 단 한번의 마스크 및 에칭 공정으로 동시에 형성시킬 뿐만 아니라 캐패시터 콘택홀에 확산장벽층의 형성공정을 배제함으로써, 제조 공정을 단순화시킬 수 있는 강유전체 메모리 소자의 제조방법을 제공하는데 그목적이 있다.
도 1a 내지 도 1e는 종래의 강유전체 메모리 소자의 제조 과정을 순차적으로 도시한 공정단면도,
도 2a 내지 도 2d는 본 발명에 따른 강유전체 메모리 소자의 제조 과정을 순차적으로 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
17 : 하부전극 18 : 강유전체막
30 : Pt 31 : IrO2/Ir
32 : 식각방지막 33 : 제4층간절연막
34 : 캐패시터콘택홀 35 : 금속배선
상기의 목적을 달성하기 위한 본 발명에 따른 강유전체 메모리 소자의 제조방법은 주변회로지역과 셀지역이 정의된 반도체 기판 상부에 제1층간절연막을 형성하는 단계, 상기 제1층간절연막상의 상기 셀지역에 상기 반도체 기판과 연결되는 하부전극을 형성하는 단계, 상기 하부전극의 표면과 평탄화되는 제2층간절연막을 형성하는 단계, 상기 제2층간절연막 및 하부전극 상에 강유전체막을 형성하는 단계, 상기 강유전체막 상에 상부전극과 식각방지막의 순서로 적층된 적층막을 형성하는 단계, 상기 상부전극 및 식각방지막의 적층막 상에 제3층간절연막을 형성하는 단계, 상기 주변회로지역의 반도체 기판을 노출시키는 금속배선용 콘택홀을 형성함과 동시에 상기 상부전극 상부의 식각방지막 표면을 노출시키는 캐패시터콘택홀을 동시에 형성하는 단계, 상기 캐패시터콘택홀에 의해 노출된 상기 식각방지막을 식각하여 상기 상부전극의 표면을 노출시키는 단계, 및 상기 캐패시터콘택홀을 통해 상기 상부전극과 연결되는 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 상술한 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 후술되는 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
본 발명에 적용되는 기술적 사상을 간략히 살펴보면, 종래 기술에 따른 강유전체 메모리 소자의 캐패시터 제작공정에는 하부전극 형성 공정, 상부전극 형성 공정과, 주변회로 지역의 강유전체막 제거 공정, 캐패시터 콘택 홀 형성 공정, 및 캐패시터 콘택홀에 확산장벽 형성 공정 등에 각각 한번씩의 마스크(Mask) 및 에칭(Etch) 공정이 필요함에 따라 5회가 필요하다.
이때, 강유전체 캐패시터의 상부전극의 재질로 사용되는 Pt 대신 Pt/IrO2/Ir이 순차적으로 적층된 3중층을 사용하고 캐패시터 콘택 홀 및 금속배선 콘택 홀 에칭(Etch)시 캐패시터 콘택 홀의 식각방지막(Etch stopper)으로써 Si3N4층을 사용함으로써, 캐패시터 콘택 홀 형성과 금속배선 콘택 홀을 동시에 형성시킬 수 있을 뿐만 아니라 캐패시터 콘택 홀에 설치되는 확산장벽층의 형성을 생략 가능하다는데 착안한 것이다.
따라서 본 발명에 의해 강유전체 메모리 소자의 제조 방법을 따르면, 종래 강유전체 캐패시터 형성에 5회의 Mask 및 Etch 공정이 필요하던 것을 단 3회로 단축시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 강유전체 메모리 소자의 제조 방법에 대해 살펴보기로 한다.
도 2a 내지 도 2d는 본 발명에 따른 강유전체 메모리 소자의 제조 과정을 예시하는 공정을 도시한 것으로 메모리 셀 지역에 국한하여 도시한 것이다.
첨부한 도 2a는 통상의 메모리 소자 제작방법과 같이 기판(10)에 필드산화막(FOX)을 형성한 후, 기판(10)상에 게이트산화막(11)과 워드라인(12)을 형성한 후 제1층간절연막(13a)을 증착하고 평탄화시킨다. 그리고, 기판에 소스/드레인(14)을 형성한다.
이후, 평탄화되어진 제1층간절연막(13a)을 통해 소스/드레인(14)에 연결되는 비트라인(15)을 형성하고 그 상부에 다시 제2층간절연막(13b)을 증착하고 평탄화시킨다.
상술한 공정을 종료한 이후에 스토리지노드콘택(16)을 형성한다. 이때, 스토리지노드콘택(16)은 배리어 메탈(Ti/TiN) 및 텅스텐플러그 그리고 배리어메탈(TiN)의 순서로 적층된 것이며, 배리어메탈(Ti/TiN) 증착후에 어닐링을 실시하여 소스/드레인(14)과의 접합부에 티타늄실리사이드(Ti-Silicide)를 형성한다.
다음에, Ir/IrO2/Pt의 순서로 적층한 후 마스크와 에칭 공정을 통해 스토리지노드콘택(16)에 연결되는 캐패시터의 하부전극(17)을 형성하고, 하부전극(17) 상에 제3층간절연막(13c)을 증착하고 하부전극(17)의 표면이 드러날때까지 평탄화시킨다.
다음에, 하부전극 및 제3층간절연막(13c) 상에 강유전체막(18)을 형성한다. 이때, 강유전체막(18)으로는 Pb(Zr,Ti)O3(PZT라 함) 또는 SrBi2Ta2O9(SBT라 함) 또는 (Bi, La)4Ti3O12(BLT라 함) 등이 사용된다.
첨부한 도 2a의 과정은 종래의 1a에 도시되어 있는 과정과 동일함에 따라 참조번호도 동일하게 부여하였다.
이상으로 강유전체막(18)이 형성되어지면 본 발명에서는 첨부한 도 2b에 도시되어 있는 바와 같이, 상부전극으로서 백금(Pt, 30)과 이리듐산화막과 이리듐 박막(IrO2/Ir, 31)이 적층된 Pt/IrO2/Ir(Pt 두께= 500∼1500Å, IrO2두께=100∼300Å, Ir 두께= 300∼1000Å) 다층막을 증착한 후, Si3N4재질의 식각방지막(32)(Si3N4두께= 500∼1000Å)을 증착한다.
다음에, 마스크와 에칭 공정을 통해 Pt/IrO2/Ir(30/31)이 순차적으로 적층된 상부전극을 형성한 후 제4층간절연막(33)을 증착하고 평탄화시킨다.
이후, 도 2c에 도시된 바와 같이, 제4층간절연막(33)을 식각하여, 도시하지 않은 주변회로 지역에서 금속배선을 비트라인에 연결시키기 위한 금속배선 콘택홀을 형성하기 위한 식각공정을 진행하여, 캐패시터 콘택홀(34)을 동시에 형성한다. 이때, 종래 기술과 달리, 메모리 셀 지역에서 캐패시터 콘택홀(34)을 형성하기 위한 마스크 및 식각 공정이 불필요하다.
여기서 금속배선 콘택 홀의 통상적인 깊이는 6000∼9000Å인데 반하여 캐패시터 콘택홀(34)의 깊이는 통상적으로 4000Å이다. 따라서 통상의 종래 기술에서는 금속배선 콘택 홀을 완전히 뚫을 때, 캐패시터 콘택홀(34)이 과도에칭(over-etch)되어 상부전극까지 에칭되어 손상을 입을 수 있다.
그러므로 본 발명에서는 Si3N4재질의 식각방지막(32)을 구비한 것으로 이는 절연층의 재질이 SiO2임에 따라 SiO2을 에칭하는 에칭 가스와 보호막의 재질인 Si3N4층을 에칭할 때 사용하는 에칭 가스가 다르기 때문에 선택적인 에칭이 가능한 것이다.
도 2d에 도시된 바와 같이, 주변회로 지역에서 SiO2이루어진 절연막(13b, 13c, 33)을 뚫어 금속배선 콘택 홀이 완성되면 캐패시터 콘택 홀(34)의 형성에 의해 노출되어 있는 식각 방지막(32)을 Si3N4에칭 가스를 사용하여 건식 식각(dry etch)하여 제거한다.
다음에, 캐패시터 콘택홀(34)을 통해 상부전극에 연결되는 금속배선(35)을 형성한다. 이때, Pt(30)와 금속배선(35)간의 반응은 IrO2/Ir(31)의 이중막으로 이루어진 금속반응방지막에 의해 방지됨에 따라 종래 기술에서 반드시 필요했던 TiN 확산장벽층이 불필요하다.
이상의 설명에서 본 발명은 특정의 실시 예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당 업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.
이상 설명한 바와 같이 본 발명에 따른 강유전체 메모리 소자의 제조 방법을 제공하면, 금속배선 콘택 홀이 완성되면 캐패시터 콘택 홀을 동시에 형성시킬 수 있으며 캐패시터 콘택 홀에 설치하였던 확산장벽을 생략하기 때문에 강유전체 캐패시터 제작공정을 크게 단순화시킬 수 있음에 의해 생산단가를 절감할 수 있다.

Claims (3)

  1. 주변회로지역과 셀지역이 정의된 반도체 기판 상부에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막상의 상기 셀지역에 상기 반도체 기판과 연결되는 하부전극을 형성하는 단계;
    상기 하부전극의 표면과 평탄화되는 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막 및 하부전극 상에 강유전체막을 형성하는 단계;
    상기 강유전체막 상에 상부전극과 식각방지막의 순서로 적층된 적층막을 형성하는 단계;
    상기 상부전극 및 식각방지막의 적층막 상에 제3층간절연막을 형성하는 단계;
    상기 주변회로지역의 반도체 기판을 노출시키는 금속배선용 콘택홀을 형성함과 동시에 상기 상부전극 상부의 식각방지막 표면을 노출시키는 캐패시터콘택홀을 동시에 형성하는 단계; 및
    상기 캐패시터콘택홀에 의해 노출된 상기 식각방지막을 식각하여 상기 상부전극의 표면을 노출시키는 단계; 및
    상기 캐패시터콘택홀을 통해 상기 상부전극과 연결되는 금속배선을 형성하는 단계
    를 포함하는 강유전체 메모리 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 식각방지막은 Si3N4인 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 식각방지막은 500∼1000Å인 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
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