KR20050002017A - 강유전체 메모리 소자의 제조방법 - Google Patents

강유전체 메모리 소자의 제조방법 Download PDF

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Abstract

본 발명은 콘택홀 형성 후 포스트 세정 공정시 콘택홀 저부의 폴리머 제거를 용이하게 하여 상부전극과 배선 사이의 콘택 특성을 향상시킬 수 있는 강유전체 메모리 소자의 제조방법을 제공한다.
본 발명은 반도체 기판 상에 하부전극, 유전막 및 상부전극으로 이루어진 캐패시터를 형성하는 단계; 캐패시터를 덮도록 기판 전면 상에 층간절연막을 형성하는 단계; 층간절연막을 식각하여 상부전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 콘택홀 최상부 주변의 층간절연막을 일부 식각하여 콘택홀 최상부에 라운딩을 형성하는 단계; 및 기판을 세정하여 상부전극의 콘택영역을 완전히 노출시키는 단계를 포함하는 강유전체 메모리 소자의 제조방법에 의해 달성될 수 있다. 바람직하게, 라운딩을 형성하는 단계에서 층간절연막의 일부 식각은 블랭킷 에치백 공정으로 수행한다.

Description

강유전체 메모리 소자의 제조방법{METHOD OF MANUFACTURING FERROELECTRIC MEMORY DEVICE}
본 발명은 강유전체 메모리 소자의 제조방법에 관한 것으로, 특히 상부전극과 배선사이의 콘택 특성을 향상시킬 수 있는 강유전체 메모리 소자의 제조방법에 관한 것이다.
반도체 메모리 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레시 (refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되고 있다. 이러한 강유전체 재료를 사용하는 FeRAM(ferroelectric random access memory) 소자는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다. FeRAM 소자의 강유전체 재료로는 페로브스카이트(perovskite) 또는 쌍층(bi-layered) 페로브스카이트 구조를 갖는 BLT((Bi,La)4Ti3O12)), SBT(SrBi2Ta2O9), SBTN(SrBi2(Ta1-x, Nbx)2O9), PZT((Pb, Zr)TiO3) 등의 박막이 주로 사용되고, 강유전체 박막 형성시 수반되는 고온의 열처리 과정을 감안하여 캐패시터의 상부 및 하부전극은 우수한 내산화성을 갖는 귀금속막이 주로 사용되며, 귀금속막과 실리콘산화막(SiO2)과의 접착성 향상을 위하여 귀금속막과 실리콘산화막 사이에 접착층(adhesion layer)을 적용한다.
도 1은 종래의 강유전체 메모리 소자를 나타낸 단면도로서, 트랜지스터 및 비트라인(미도시)이 형성된 반도체기판(1) 상에 제 1 층간절연막(11)에 의해 분리되어 기판(10)과 콘택하는 스토리지노드 콘택플러그(12)가 형성되고, 콘택플러그 (12) 및 제 1 층간절연막(11) 상에는 하부전극(15), 유전막(16) 및 상부전극(17)으로 이루어진 캐패시터(100)가 형성된다. 또한, 하부전극(15) 하부에는 확산배리어층(15)이 형성되고, 확산배리어층(15)과 콘택플러그(12) 사이에는 제 1 배리어금속막(13)이 형성되며, 확산배리어층(15)과 제 1 층간절연막(11) 사이에는 접착층(14)이 형성된다. 캐패시터(100)를 덮도록 제 1 층간절연막(11) 상부에는 제 2 층간절연막(19)이 형성되고, 제 2 층간절연막(19) 내부에는 상부전극(18)을 노출시키는 콘택홀(미도시)이 구비되며, 제 2 층간절연막(19) 상부에는 제 2 배리어금속막(20)의 개재하에 콘택홀에 매립되어 캐패시터(100)의 상부전극(18)과 콘택하는 배선 (21)이 형성되어 있다.
이러한 강유전체 메모리 소자에서 셀의 전기적 신호의 입력, 출력 및 저장을 위해서는 상부전극(18)과 배선(21) 사이의 낮은 콘택 저항 및 우수한 배선 신뢰성 확보가 매우 중요하다. 이는 상부전극(18)과 배선의 콘택시 패일이 발생하면 칼럼 (column) 또는 로우(row)의 형태로 셀의 오픈회로(open circuit)가 발생하여 비트패일(bit fail)이 증가되기 때문이다.
그러나, 상부전극(18)이 귀금속막으로 이루어지는 경우, 배선(21)과의 콘택을 위한 콘택홀 형성시, 포토레지스트 패턴을 이용한 제 2 층간절연막(19)의 식각 과정에서 콘택홀 내부 및 주변에 절연성의 폴리머(polymer)가 발생되고, 이러한 폴리머는 포토레지스트 패턴 제거 및 포스트 세정(post cleaning) 공정시에도 쉽게 제거되지 않고, 도 2에 나타낸 바와 같이, 콘택영역인 콘택홀 저부에 계속 잔류하여 배선(21)과 상부전극(18) 사이의 콘택 저항 증가 및 배선 패일을 유발하여 소자 패일을 일으키게 된다. 여기서, 포토레지스트 패턴 제거 및 포스트 세정 공정 후에도 콘택홀 저부에 폴리머가 잔류하는 이유는 세정 공정시 콘택홀 내부에 발생된 폴리머 중에서 콘택홀 외부로 빠져나가기 위한 배리어 높이, 즉 제 2 층간절연막 (19) 두께 ＋ 식각 후의 잔존 포토레지스트 패턴 두께를 넘을 수 있는 충분한 에너지를 가진 폴리머들만이 제거되고 그 이외의 것은 제거되지 않기 때문이다. 따라서, 이러한 절연성의 폴리머는 고집적화에 따른 콘택홀 어스펙트비(aspect ratio) 증가에 의해 더욱 더 심하게 발생하게 되어 소자 패일은 더욱 더 심해지게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 콘택홀 형성 후 포스트 세정 공정시 콘택홀 저부의 폴리머 제거를 용이하게 하여 상부전극과 배선 사이의 콘택 특성을 향상시킬 수 있는 강유전체 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 강유전체 메모리 소자의 단면도.
도 2는 종래의 강유전체 메모리 소자의 상부전극과 배선 사이의 콘택영역을 나타낸 도면.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도.
도 4는 본 발명의 실시예에 따른 강유전체 메모리 소자의 상부전극과 배선 사이의 콘택영역을 나타낸 도면.
도 5는 본 발명과 종래기술의 콘택저항 특성을 비교하여 나타낸 도면.
※도면의 주요부분에 대한 부호의 설명
30 : 반도체 기판 31, 39 : 제 1 및 제 2 층간절연막
32 : 스토리지노드 콘택플러그
33 : 배리어금속막 34 : 접착층
35 : 확산배리어 36 : 하부전극
37 : 유전막 38 : 상부전극
40 : 포토레지스트 패턴 41 : 콘택홀
42 : 폴리머 300 : 캐패시터
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판 상에 하부전극, 유전막 및 상부전극으로 이루어진 캐패시터를 형성하는 단계; 캐패시터를 덮도록 기판 전면 상에 층간절연막을 형성하는 단계; 층간절연막을 식각하여 상부전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 콘택홀 최상부 주변의 층간절연막을 일부 식각하여 콘택홀 최상부에 라운딩을 형성하는 단계; 및 기판을 세정하여 상부전극의 콘택영역을 완전히 노출시키는 단계를 포함하는 강유전체 메모리 소자의 제조방법에 의해 달성될 수 있다.
바람직하게, 라운딩을 형성하는 단계에서 층간절연막의 일부 식각은 블랭킷 에치백 공정으로 수행하고, 블랭킷 에치백 공정은 상기 층간절연막의 손실이 100 내지 200Å 정도가 되도록 수행한다.
또한, 하부전극 및 상부전극은 TiN막, TiAlN막, RuTiN막, IrTiN막, Ir막, IrOx막, Ru막, RuOx막, Rh막, RhOx막, 및 Pt막 중 선택되는 하나의 막 또는 이들의 적층막으로 각각 이루어지고, 유전막은 페로브스카이트 또는 쌍층 페로브스카이트 구조를 갖는 강유전체막으로 이루어진다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 트랜지스터 및 비트라인 등의 소정의 공정이 완료된 반도체 기판(30) 상에 제 1 층간절연막(31)을 형성하고, 기판(30)의 일부가 노출되도록 제 1 층간절연막(31)을 식각하여 스토리지노드 콘택플러그용 콘택홀을 형성한다. 그 다음, 증착공정 및 화학기계연마(Chemical Mechanical Polishing; CMP) 공정이나 에치백(etch-back) 공정에 의해 콘택홀에 매립된 스토리지노드 콘택플러그(32)를 형성하고, 증착공정 및 평탄화공정에 의해 콘택플러그(32) 상부에만 제 1 배리어금속막(33)을 형성한다. 그 후, 콘택플러그(32) 주변의 제 1 층간절연막(31) 상부에만 접착층(34)을 형성하고, 접착층(34) 및 제 1 배리어금속막(33) 상부에 확산배리어층(35)을 형성한다. 여기서, 접착층(34)은 Al2O3막, AfO2막, SiO2막, SiN4막, Ta2O3막, TaON막, IrxSiy막 중 선택돠는 하나의 막 또는 이들의 적층막으로 형성하고, 확산배리어층(35)은 TiN막, TiAlN막, RuTiN막, IrTiN막, Ir막, IrOx막, Ru막, RuOx막, Rh막, RhOx막, Pt막 중 선택되는 하나의 막 또는 이들의 적층막으로 혀성한다.
그 다음, 확산배리어층(35) 상부에 하부전극(36), 유전막(37) 및 상부전극 (36)을 순차적으로 형성하여 캐패시터(300)를 완성한다. 여기서, 하부전극(36) 및 상부전극(38)은 TiN막, TiAlN막, RuTiN막, IrTiN막, Ir막, IrOx막, Ru막, RuOx막, Rh막, RhOx막, 및 Pt막 중 선택되는 하나의 막 또는 이들의 적층막으로 이루어지고, 유전막(37)은 페로브스카이트 또는 쌍층 페로브스카이트 구조를 갖는 강유전체막으로 이루어진다. 그 후, 캐패시터(300)를 덮도록 제 1 층간절연막(31) 상부에제 2 층간절연막(39)을 증착하고, 포토리소그라피에 의해 제 2 층간절연막(39) 상부에 상부전극(38) 상의 제 2 층간절연막(39)을 일부 노출시키는 포토레지스트 패턴(40)을 형성한다.
도 3b를 참조하면, 포토레지스트 패턴(40)을 마스크로하여 제 2 층간절연막 (39)을 식각하여 상부전극(38)을 일부 노출시키는 배선용 콘택홀(41)을 형성한다. 이때, 콘택홀(41) 내부 및 주변에 절연성의 폴리머(42)가 형성되며, 도 3c에 도시된 바와 같이, 포토레지스트 패턴(40)의 제거 후에도 콘택홀(41) 내부에 폴리머 (42)는 계속 잔류하게 된다.
그 다음, 도 3d에 도시된 바와 같이, 블랭킷 에치백(blanket etchback) 공정에 의해 콘택홀(41) 최상부 주변의 제 2 층간절연막(39)을 일부 식각하여 콘택홀 (41) 최상부에 라운딩(roundgin)을 형성한다. 바람직하게, 식각시 제 2 층간절연막(39)의 손실은 100 내지 200Å 정도가 되도록 한다. 그 후, 포스트 세정 공정을 실시한다. 이때, 콘택홀(41) 최상부에 형성된 라운딩에 의해 콘택홀(41) 외부로 빠져나가기 위한 배리어 높이가 종래에 비해 감소됨에 따라, 도 3e 및 도 4에 나타낸 바와 같이, 콘택홀(41) 저부의 폴리머가 제거되어 상부전극(38)의 콘택영역이 완전히 노출된다. 그 다음, 도 3e에 도시되지는 않았지만, 제 2 배리어 금속막과 배선용 금속막을 순차적으로 증착하고 패터닝하여 상부전극(38)과 콘택하는 배선을 형성한다.
상기 실시예에 의하면, 콘택홀 형성 후 포스트 세정 공정을 수행하기 전에 콘택홀 최상부에 라운딩을 형성하여 포스트 세정 공정시 콘택홀 저부의 폴리머를제거함에 따라 배선과 상부전극 사이의 콘택영역 확보가 용이해짐으로써 콘택저항을 감소시킬 수 있을 뿐만 아니라 배선 패일 등을 방지할 수 있다. 즉, 도 5는 예컨대 셀 콘택홀 크기가 0.55㎛인 경우 본 발명과 종래기술의 콘택저항(Rc) 특성을 비교한 도면으로서, 도 5에 나타낸 바와 같이, 본 발명이 종래기술에 비해 낮은 콘택 저항을 얻을 수 있음을 알 수 있다. 또한, 콘택홀 최상부에 형성된 라운딩에 의해 후속 배선용 금속막의 증착이 용이해지는 효과도 얻을 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 콘택홀 최상부에 라운딩을 형성함에 따라 포스트 세정 공정시 콘택홀 저부의 폴리머 제거가 용이해짐으로써, 폴리머에 의한 배선과 상부전극 사이의 콘택저항 증가 및 콘택 패일 등을 효과적으로 방지할 수 있으므로, 소자 패일 등을 방지할 수 있다.

Claims (5)

  1. 반도체 기판 상에 하부전극, 유전막 및 상부전극으로 이루어진 캐패시터를 형성하는 단계;
    상기 캐패시터를 덮도록 기판 전면 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 상기 상부전극의 일부를 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 최상부 주변의 상기 층간절연막을 일부 식각하여 상기 콘택홀 최상부에 라운딩을 형성하는 단계; 및
    상기 기판을 세정하여 상기 상부전극의 콘택영역을 완전히 노출시키는 단계를 포함하는 강유전체 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 라운딩을 형성하는 단계에서 상기 층간절연막의 일부 식각은 블랭킷 에치백 공정으로 수행하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 블랭킷 에치백 공정은 상기 층간절연막의 손실이 100 내지 200Å 정도가 되도록 수행하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 하부전극 및 상부전극은 TiN막, TiAlN막, RuTiN막, IrTiN막, Ir막, IrOx막, Ru막, RuOx막, Rh막, RhOx막, 및 Pt막 중 선택되는 하나의 막 또는 이들의 적층막으로 각각 이루어진 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 유전막은 페로브스카이트 또는 쌍층 페로브스카이트 구조를 갖는 강유전체막으로 이루어진 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
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