KR20050067444A - 강유전체 메모리 소자의 제조방법 - Google Patents
강유전체 메모리 소자의 제조방법 Download PDFInfo
- Publication number
- KR20050067444A KR20050067444A KR1020030098427A KR20030098427A KR20050067444A KR 20050067444 A KR20050067444 A KR 20050067444A KR 1020030098427 A KR1020030098427 A KR 1020030098427A KR 20030098427 A KR20030098427 A KR 20030098427A KR 20050067444 A KR20050067444 A KR 20050067444A
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- wiring
- memory device
- ferroelectric memory
- insulating film
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 공정 시간을 단축시키면서 열공정에 의한 소자 특성 열화를 방지할 수 있는 강유전체 메모리(FeRAM) 소자의 제조방법을 제공한다.
본 발명은 반도체 기판으로 이루어진 제 1 기판과, 산화막으로 이루어진 제 2 기판을 각각 준비하는 단계; 제 1 기판에는 최상부에 하부접합배선을 구비한 하부구조를 형성하고, 제 2 기판에는 최상부에 상부접합배선을 구비한 상부구조를 형성하는 단계; 및 하부접합배선과 상부접합배선을 접합시켜 제 1 기판과 제 2 기판을 서로 연결하는 단계를 포함하는 강유전체 메모리 소자의 제조방법에 의해 달성될 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 강유전체 메모리 소자의 제조방법에 관한 것이다.
강유전체 메모리(Ferroelectric Random Access Memory; FeRAM) 소자는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작속도도 기존의 디램(DRAM; Dynamic Random Access Memory) 소자에 필적하여 차세대 기억소자로 각광받고 있다.
FeRAM 소자는 DRAM 소자와 거의 유사한 구조를 가지는 메모리 소자로서 캐패시터 유전막 물질로 높은 잔류 분극 특성을 가지는 강유전체를 사용하여 전계를 제거하더라도 데이터가 지워지지 않는 특성을 갖는다. 이러한 강유전체 물질로는 페롭스카이트(perovskite) 구조 또는 쌍층 페롭스카이트(bi-layered perovskite) 구조를 가지는 BLT((Bi,La)4Ti3O12)) BTO(Bi4Ti3O
12), SBT (SrBi2Ta2O9), SBTN(SrBi2(Ta1-X, Nbx)2O9), PZT(Pb, Zr)TiO3 등이 주로 사용되며, 캐패시터 상부 및 하부전극 물질로는 Pt, Ir, Ru, IrOx, RuOx 등의 귀금속(noble metal)막이 주로 사용된다.
종래 FeRAM 소자의 제조공정은 반도체 기판 상에 트랜지스터, 비트라인 콘택플러그와 비트라인, 및 스토리지노드 콘택 플러그 등을 순차적으로 형성하고, 스토리지노드 콘택과 연결되도록 하부전극, 강유전체 유전막 및 상부전극으로 이루어진 캐패시터를 형성한 후, 캐패시터와 연결되도록 다층구조로 배선을 형성한 다음, 산화막 등의 보호막을 형성하는 과정으로 이루어진다. 또한, 상술한 도전층들 사이에는 절연을 위해 층간절연막을 적절하게 개재하여 형성하고 있다.
그러나, 이러한 일련의 과정에 의해 FeRAM 소자를 형성하게 되면, 공정시간이 상당히 길뿐만 아니라 열공정이 순차적으로 가해지게 되어 소자의 특성이 열화되는 문제가 발생하게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 공정 시간을 단축시키면서 열공정에 의한 소자 특성 열화를 방지할 수 있는 강유전체 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판으로 이루어진 제 1 기판과, 산화막으로 이루어진 제 2 기판을 각각 준비하는 단계; 제 1 기판에는 최상부에 하부접합배선을 구비한 하부구조를 형성하고, 제 2 기판에는 최상부에 상부접합배선을 구비한 상부구조를 형성하는 단계; 및 하부접합배선과 상부접합배선을 접합시켜 제 1 기판과 제 2 기판을 서로 연결하는 단계를 포함하는 강유전체 메모리 소자의 제조방법에 의해 달성될 수 있다.
바람직하게, 하부구조는 트랜지스터, 비트라인, 및 제 1 스토리지노드 콘택 플러그를 포함하고, 상부구조는 배선, 강유전체 캐패시터 및 제 2 스토리지노드 콘택 플러그를 포함하며, 상부구조는 제 2 기판 상에 배선, 강유전체 캐패시터 및 제 2 스토리지노드 콘택 플러그 순으로 형성한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1c, 도 2a 내지 도 2e 및 도 3을 참조하여 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명한다.
본 실시예에서는 도 1c 및 도 2e와 같이 서로 다른 기판에 하부구조와 상부구조를 각각 형성한 다음, 도 3과 같이, 이를 서로 접합시켜 강유전체 메모리 소자를 완성하는데, 먼저, 도 1a 내지 도 1c를 참조하여 강유전체 메모리 소자의 하부구조를 형성하는 과정을 설명한다.
도 1a에 도시된 바와 같이, 반도체 기판으로 이루어진 제 1 기판(10)에 필드산화막(11), 게이트 절연막(12), 게이트(13)와 소오스/드레인 접합영역(미도시)으로 이루어진 트랜지스터 및 게이트 스페이서(14)를 순차적으로 형성하고, 게이트(13) 및 접합영역 상부에 샐리사이드층(15)을 형성한다. 그 다음, 기판 전면 상에 제 1 하부층간절연막(16)을 증착하고 화학기계연마(Chemical Mechanical Polishing; CMP) 등에 의해 평탄화한 후 식각하여 일부 접합영역, 예컨대 드레인 접합영역을 노출시키는 비트라인콘택(Bit Line Contact; BLC)홀을 형성한다. 그 다음, 플러그 공정에 의해 BLC홀을 매립하도록 BLC 플러그(17)를 형성하고, 플러그(17)와 연결되도록 제 1 하부층간절연막(16) 상부에 비트라인(18)을 형성한다.
도 1b에 도시된 바와 같이, 기판 전면 상에 제 2 하부층간절연막(19)을 증착하고 평탄화한 후 식각하여 다른 접합영역, 예컨대 소오스 접합영역을 노출시키는 제 1 스토리지노드콘택(Storage Node Contact; SNC)홀을 형성한다. 그 다음, 플러그 공정에 의해 제 1 SNC홀을 매립하도록 제 1 SNC 플러그(20)를 형성한다.
도 1c에 도시된 바와 같이, 제 1 SNC 플러그(20)와 연결되도록 제 2 하부층간절연막(19) 상에 하부접합배선(21)을 형성하고, 하부접합배선(21)을 덮도록 제 3 하부층간절연막(22)을 증착하고 평탄화함과 동시에 하부접합배선(21)을 노출시킨다.
다음으로, 도 2a 내지 도 2e를 참조하여 강유전체 메모리 소자의 상부구조를 형성하는 과정을 설명한다.
도 2a에 도시된 바와 같이, 산화막으로 이루어진 제 2 기판(40) 상부에 상부배선(41)을 형성하고, 상부배선(41)을 덮도록 제 1 상부층간절연막(42)을 증착하고 평탄화한 후, 식각하여 상부배선(41)을 노출시키는 상부배선콘택홀을 형성한다. 그 다음, 플러그 공정에 의해 상부배선콘택홀을 매립하도록 상부배선콘택 플러그(43)를 형성하고, 제 1 상부층간절연막(42) 상부에 상부배선콘택 플러그(43)와 콘택하는 하부배선(44)을 형성한다.
도 2b에 도시된 바와 같이, 하부배선(44)을 덮도록 제 2 상부층간절연막(45)을 증착하고 평탄화한 후, 식각하여 하부배선(44)을 노출시키는 하부배선콘택홀을 형성한다. 그 다음, 플러그 공정에 의해 하부배선콘택홀을 매립하도록 도전막(46)과 배리어금속막(47)으로 이루어진 하부배선콘택 플러그를 형성하고, 기판 전면 상에 캐패시터용 제 1 차폐절연막(48)과 상부전극용 제 1 분리절연막(49)을 순차적으로 증착한다. 그 후, 제 1 분리절연막(49)과 제 1 차폐절연막(48)을 패터닝하여 하부배선콘택 플러그를 노출시키는 상부전극용 제 1 트렌치를 형성하고, 제 1 트렌치를 포함하는 제 1 분리절연막(49) 표면에 접착층(50)을 형성한다.
도 2c에 도시된 바와 같이, 제 1 트렌치를 매립하도록 접착층(50) 상부에 상부전극용 제 1 금속막을 증착하고, CMP에 의해 일정 높이로 제 1 금속막을 분리시켜 캐패시터의 상부전극(51)을 형성함과 동시에 표면을 평탄화한다. 그 후, 상부전극(51) 및 제 1 분리절연막(49) 상부에 강유전체 유전막(52)을 형성한다.
도 2d에 도시된 바와 같이, 기판 전면 상에 하부전극용 제 2 분리절연막(53)을 증착하고 패터닝하여 상부전극(51) 상의 유전막(52)을 노출시키는 하부전극용 제 2 트렌치를 형성하고, 제 2 트렌치를 매립하도록 하부전극용 제 2 금속막을 증착한다. 그 다음, CMP에 의해 일정 높이로 제 2 금속막을 분리시켜 캐패시터의 하부전극(54)을 형성하여 캐패시터를 완성함과 동시에 표면을 평탄화하고, 제 1 및 제 2 분리절연막(49, 53)을 패터닝한 후, 캐패시터용 제 2 차폐절연막(55)을 형성한다.
도 2e에 도시된 바와 같이, 기판 전면 상에 제 3 상부층간절연막(56)을 증착하고 평탄화한 후, 식각하여 캐패시터의 하부전극(54)을 노출시키는 제 2 SNC홀을 형성하고, 플러그 공정에 의해 제 2 SNC홀을 매립하도록 제 2 SNC 플러그(57)를 형성한다. 그 다음, 제 2 SNC 플러그(57)와 연결되도록 제 3 상부층간절연막(56) 상에 상부접합배선(58)을 형성하고, 상부접합배선(58)을 덮도록 제 4 하부층간절연막(59)을 증착하고 평탄화함과 동시에 상부접합배선(58)을 노출시킨다.
마지막으로, 도 3에 도시된 바와 같이, 제 1 기판(10)의 하부접합배선(21)과 제 2 기판(40)의 상부접합배선(58)을 서로 접합시켜 제 1 기판(10)과 제 2 기판(40)을 서로 연결함으로써 강유전체 메모리 소자를 완성한다.
상기 실시예에 의하면, 강유전체 메모리 소자의 하부구조와 상부구조를 서로 다른 기판에서 각각 형성하기 때문에, 공정시간을 단축시킬 수 있고 열공정으로 인한 소자 특성 열화를 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 강유전체 메모리 소자의 공정 시간을 단축시키면서 열공정에 의한 소자 특성 열화를 방지할 수 있으므로, 소자의 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1c, 도 2a 내지 도 2e, 및 도 3은 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도로서,
도 1a 내지 도 1c는 제 1 기판에 강유전체 메모리 소자의 하부구조 형성과정을 나타낸 단면도이고,
도 2a 내지 도 2e는 제 2 기판에 강유전체 메모리 소자의 상부구조를 형성과정을 나타낸 단면도이며,
도 3은 제 1 기판과 제 2 기판을 서로 연결한 상태의 단면도.
※도면의 주요부분에 대한 부호의 설명
10 : 제 1 기판, 11 : 필드산화막
12 : 게이트 절연막 13 : 게이트
14 : 게이트 스페이서 15 : 샐리사이드층
16 : 제 1 하부층간절연막 17 : 비트라인콘택(BLC) 플러그
18 : 비트라인 19 : 제 2 하부층간절연막
20 : 제 1 스토리지노드콘택(SNC) 플러그
21 : 하부접합배선 22 : 제 3 하부층간절연막.
40 : 제 2 기판 41 : 상부배선
42 : 제 1 상부층간절연막 43 : 상부배선콘택 플러그
44 : 하부배선 45 : 제 2 상부층간절연막
46 : 도전막 47 : 배리어금속막
48 : 제 1 차폐절연막 49 : 제 1 분리절연막
50 : 접착층 51 : 상부전극
52 : 강유전체 유전막 53 : 제 2 분리절연막
54 : 하부전극 56 : 제 2 차폐절연막
57 : 제 2 스토리지노드콘택(SNC) 플러그
58 : 상부접합배선 59 : 제 4 하부층간절연막
Claims (4)
- 반도체 기판으로 이루어진 제 1 기판과, 산화막으로 이루어진 제 2 기판을 각각 준비하는 단계;상기 제 1 기판에는 최상부에 하부접합배선을 구비한 하부구조를 형성하고, 상기 제 2 기판에는 최상부에 상부접합배선을 구비한 상부구조를 형성하는 단계; 및상기 하부접합배선과 상부접합배선을 접합시켜 상기 제 1 기판과 제 2 기판을 서로 연결하는 단계를 포함하는 강유전체 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 하부구조는 트랜지스터, 비트라인, 및 제 1 스토리지노드 콘택 플러그를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
- 제 2 항에 있어서,상기 상부구조는 배선, 강유전체 캐패시터 및 제 2 스토리지노드 콘택 플러그를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
- 제 1 항 또는 제 3 항에 있어서,상기 상부구조는 상기 제 2 기판 상에 배선, 강유전체 캐패시터 및 제 2 스토리지노드 콘택 플러그 순으로 형성하는 것을 특징으로 강유전체 메모리 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030098427A KR20050067444A (ko) | 2003-12-29 | 2003-12-29 | 강유전체 메모리 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030098427A KR20050067444A (ko) | 2003-12-29 | 2003-12-29 | 강유전체 메모리 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050067444A true KR20050067444A (ko) | 2005-07-04 |
Family
ID=37258105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030098427A KR20050067444A (ko) | 2003-12-29 | 2003-12-29 | 강유전체 메모리 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050067444A (ko) |
-
2003
- 2003-12-29 KR KR1020030098427A patent/KR20050067444A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100399072B1 (ko) | 강유전체 메모리 소자의 제조 방법 | |
| KR100973703B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100432881B1 (ko) | 강유전성 메모리 장치 및 그 제조방법 | |
| KR100432882B1 (ko) | 강유전성 메모리 장치 형성 방법 | |
| KR20010061557A (ko) | 반도체 메모리 소자 및 그 제조 방법 | |
| KR20050067444A (ko) | 강유전체 메모리 소자의 제조방법 | |
| US6410345B1 (en) | Method for manufacturing a ferroelectric memory device | |
| KR100728146B1 (ko) | 반도체 장치의 제조 방법 | |
| KR101004692B1 (ko) | 강유전체 메모리 소자의 캐패시터 제조방법 | |
| KR100528163B1 (ko) | 강유전체 메모리 소자 및 그 제조방법 | |
| KR100448237B1 (ko) | 강유전체 메모리 소자 및 그 제조 방법 | |
| KR100629692B1 (ko) | 강유전체 메모리 장치의 제조 방법 | |
| KR100846364B1 (ko) | 수소확산방지막을 구비한 내장형 강유전체 메모리 소자의제조방법 | |
| KR100954115B1 (ko) | 반도체 메모리소자의 제조방법 | |
| KR100427031B1 (ko) | 강유전체 소자의 커패시터 제조 방법 | |
| KR20020010974A (ko) | 금속배선 형성 단계를 감소시킬 수 있는 강유전체 메모리소자 제조 방법 | |
| KR100968428B1 (ko) | 강유전체 캐패시터의 면적감소를 방지한 캐패시터 제조방법 | |
| KR100722940B1 (ko) | 반도체 장치의 제조 방법 | |
| KR101016959B1 (ko) | 강유전체 메모리 소자의 캐패시터 제조방법 | |
| KR100596844B1 (ko) | 반도체소자의 형성방법 | |
| KR20040107766A (ko) | 반도체 메모리 소자 및 그 제조방법 | |
| KR20050002017A (ko) | 강유전체 메모리 소자의 제조방법 | |
| JP2010192620A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR20020055105A (ko) | 강유전체 메모리 소자의 제조 방법 | |
| KR20040008718A (ko) | 반도체 장치의 캐패시터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |