JP2024000909A - 半導体装置及び半導体記憶装置 - Google Patents

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Masayoshi Tagami
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Abstract

【課題】接合特性が向上する半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の電極と、第２の電極と、を含む第１のチップと、第１の電極に接する第３の電極と、第２の電極に接する第４の電極と、を含み、第１のチップと接合された第２のチップと、を備え、第１のチップと第２のチップの接合面に垂直な第１の方向の第１の電極の第１の厚さが、第１の方向の第２の電極の第２の厚さより薄く、接合面における第１の電極の第１の面積が、接合面における第２の電極の第２の面積より大きい。【選択図】図１

Description

本発明の実施形態は、半導体装置及び半導体記憶装置に関する。
電子回路が形成された２個のチップを、それぞれのチップの表面に設けられた電極と絶縁層を一括して接合する技術がある。
特開２０２１－４８２４９号公報
本発明が解決しようとする課題は、接合特性が向上する半導体装置を提供することにある。
実施形態の半導体装置は、第１の電極と、第２の電極と、を含む第１のチップと、第１の電極に接する第３の電極と、第２の電極に接する第４の電極と、を含み、第１のチップと接合された第２のチップと、を備え、第１のチップと第２のチップの接合面に垂直な第１の方向の第１の電極の第１の厚さが、第１の方向の第２の電極の第２の厚さより薄く、接合面における第１の電極の第１の面積が、接合面における第２の電極の第２の面積より大きい。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の一部の拡大模式断面図。 第１の実施形態の半導体装置の接合面における平面図。 第１の実施形態の半導体装置の製造方法の説明図。 比較例の半導体装置の一部の拡大模式断面図。 比較例の半導体装置の接合面における平面図。 比較例の半導体装置の課題の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第２の実施形態の半導体装置の一部の拡大模式断面図。 第２の実施形態の半導体装置の模式平面図。 第２の実施形態の変形例の半導体装置の一部の拡大模式断面図。 第３の実施形態の半導体装置の一部の拡大模式断面図。 第３の実施形態の半導体装置の模式平面図。 第４の実施形態の半導体記憶装置の模式断面図。 第４の実施形態の半導体記憶装置の第１のメモリセルアレイの回路図。 第４の実施形態の半導体記憶装置の第１のメモリセルアレイの模式断面図。 第４の実施形態の半導体記憶装置の一部の拡大模式断面図。 第４の実施形態の半導体記憶装置の模式平面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する場合がある。
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とは、例えば、図面内での相対的位置関係を示す用語である。「上」、又は、「下」という用語は、必ずしも、重力に対する位置関係を規定する用語ではない。
本明細書中の半導体装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）又は走査型電子顕微鏡（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）を用いることが可能である。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の電極と、第２の電極と、を含む第１のチップと、第１の電極に接する第３の電極と、第２の電極に接する第４の電極と、を含み、第１のチップと接合された第２のチップと、を備え、第１のチップと第２のチップの接合面に垂直な第１の方向の第１の電極の第１の厚さが、第１の方向の第２の電極の第２の厚さより薄く、接合面における第１の電極の第１の面積が、接合面における第２の電極の第２の面積より大きい。
第１の実施形態の半導体装置は、ロジックＩＣ１００である。
図１は、第１の実施形態の半導体装置の模式断面図である。図２は、第１の実施形態の半導体装置の一部の拡大模式断面図である。図２は、図１において点線で囲まれた領域の断面図である。図３は、第１の実施形態の半導体装置の模式平面図である。図３は、第１の実施形態の半導体装置の接合面における平面図である。
第１の実施形態のロジックＩＣ１００は、トランジスタチップ１０１と、配線チップ１０２と、を含む。トランジスタチップ１０１は、第１のチップの一例である。配線チップ１０２は、第２のチップの一例である。
トランジスタチップ１０１は、複数のトランジスタＴＲ、金属パッド１１、金属パッド１２、第１の導電層１５、第２の導電層１６、及び第１の層間絶縁層１９を含む。金属パッド１１は、第１の電極の一例である。金属パッド１２は、第２の電極の一例である。
配線チップ１０２は、金属パッド２１、金属パッド２２、第３の導電層２５、第４の導電層２６、外部接続用電極パッド２８、及び第２の層間絶縁層２９を含む。金属パッド２１は、第３の電極の一例である。金属パッド２２は、第４の電極の一例である。
トランジスタチップ１０１と配線チップ１０２は、接合面ＢＩ（ｂｏｎｄｉｎｇ ｉｎｔｅｒｆａｃｅ）で接合している。トランジスタチップ１０１と配線チップ１０２は、例えば、電極と絶縁層を一括して接合する、いわゆるハイブリッド接合技術（ｈｙｂｒｉｄ ｂｏｎｄｉｎｇ ｔｅｃｈｎｏｌｏｇｙ）を用いて接合されている。
以下、トランジスタチップ１０１と配線チップ１０２との接合面ＢＩに垂直な方向を第１の方向と定義する。第１の方向に垂直な方向を第２の方向と定義する。第１の方向及び第２の方向と垂直な方向を第３の方向と定義する。
トランジスタチップ１０１には、トランジスタＴＲを含む電子回路が設けられる。トランジスタＴＲは、例えば、シリコン層にチャネルが形成されるＭｅｔａｌ Ｏｘｉｄｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）である。
金属パッド１１は、第１の層間絶縁層１９に囲まれる。金属パッド１１は、第１の導電層１５に接する。金属パッド１１は、第１の導電層１５に電気的に接続される。
図２及び図３に示すように、金属パッド１１は、バリアメタル膜１１ａ及び金属部１１ｂを含む。バリアメタル膜１１ａは、金属部１１ｂと第１の導電層１５との間、及び、金属部１１ｂと第１の層間絶縁層１９との間に設けられる。
金属パッド１１は、金属を含む。金属パッド１１の金属部１１ｂは、例えば、銅（Ｃｕ）を含む。金属パッド１１の金属部１１ｂは、例えば、銅（Ｃｕ）である。
金属パッド１１のバリアメタル膜１１ａは、例えば、金属又は金属窒化物である。バリアメタル膜１１ａは、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、マンガン（Ｍｎ）、及びコバルト（Ｃｏ）から成る群から選ばれる少なくとも一つの金属元素を含む。バリアメタル膜１１ａは、例えば、チタン膜、窒化チタン膜、又は窒化タンタル膜である。
金属パッド１２は、金属パッド１１の第２の方向に設けられる。金属パッド１２は、第１の層間絶縁層１９に囲まれる。金属パッド１２は、第２の導電層１６に接する。金属パッド１２は、第２の導電層１６に電気的に接続される。
図２及び図３に示すように、金属パッド１２は、バリアメタル膜１２ａ及び金属部１２ｂを含む。バリアメタル膜１２ａは、金属部１２ｂと第２の導電層１６との間、及び、金属部１２ｂと第１の層間絶縁層１９との間に設けられる。
金属パッド１２は、金属を含む。金属パッド１２の金属部１２ｂは、例えば、銅（Ｃｕ）を含む。金属パッド１２の金属部１２ｂは、例えば、銅（Ｃｕ）である。
金属パッド１２のバリアメタル膜１２ａは、例えば、金属又は金属窒化物である。バリアメタル膜１２ａは、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、マンガン（Ｍｎ）、及びコバルト（Ｃｏ）から成る群から選ばれる少なくとも一つの金属元素を含む。バリアメタル膜１２ａは、例えば、チタン膜、窒化チタン膜、又は窒化タンタル膜である。
金属パッド１２は、例えば、金属パッド１１と同一の材料で形成される。
第１の導電層１５は、例えば、トランジスタＴＲのソース又はドレインに電気的に接続される。
第１の導電層１５は、金属パッド１１の第１の方向に設けられる。第１の導電層１５は、導電体である。第１の導電層１５は、例えば、金属である。第１の導電層１５は、例えば、銅（Ｃｕ）又はタングステン（Ｗ）を含む。
第２の導電層１６は、例えば、トランジスタＴＲのソース又はドレインに電気的に接続される。
第２の導電層１６は、金属パッド１２の第１の方向に設けられる。第２の導電層１６は、導電体である。第２の導電層１６は、例えば、金属である。第２の導電層１６は、例えば、銅（Ｃｕ）又はタングステン（Ｗ）を含む。
第１の層間絶縁層１９は、例えば、トランジスタチップ１０１内の電気的絶縁を確保する機能を有する。第１の層間絶縁層１９は、絶縁体である。第１の層間絶縁層１９は、例えば、酸化シリコン又は窒化シリコンを含む。
配線チップ１０２には、例えば、トランジスタチップ１０１に含まれる複数のトランジスタＴＲの間を電気的に接続するための多層配線層が設けられる。
金属パッド２１は、第２の層間絶縁層２９に囲まれる。金属パッド２１は、金属パッド１１の第１の方向に設けられる。金属パッド２１は、金属パッド１１に接する。金属パッド２１は、金属パッド１１に電気的に接続される。
金属パッド２１と金属パッド１１の界面は接合面ＢＩである。
金属パッド２１は、第３の導電層２５に接する。金属パッド２１は、第３の導電層２５に電気的に接続される。
図２に示すように、金属パッド２１は、バリアメタル膜２１ａ及び金属部２１ｂを含む。バリアメタル膜２１ａは、金属部２１ｂと第３の導電層２５との間、及び、金属部２１ｂと第２の層間絶縁層２９との間に設けられる。
金属パッド２１は、金属を含む。金属パッド２１の金属部２１ｂは、例えば、銅（Ｃｕ）を含む。金属パッド２１の金属部２１ｂは、例えば、銅（Ｃｕ）である。
金属パッド２１のバリアメタル膜２１ａは、例えば、金属又は金属窒化物である。バリアメタル膜１１ａは、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、マンガン（Ｍｎ）、及びコバルト（Ｃｏ）から成る群から選ばれる少なくとも一つの金属元素を含む。バリアメタル膜２１ａは、例えば、チタン膜、窒化チタン膜、又は窒化タンタル膜である。
金属パッド２２は、金属パッド２１の第２の方向に設けられる。金属パッド２２は、第２の層間絶縁層２９に囲まれる。
金属パッド２２は、金属パッド１２の第１の方向に設けられる。金属パッド２２は、金属パッド１２に接する。金属パッド２２は、金属パッド１２に電気的に接続される。
金属パッド２２と金属パッド１２の界面は接合面ＢＩである。
金属パッド２２は、第４の導電層２６に接する。金属パッド２２は、第４の導電層２６に電気的に接続される。
図２に示すように、金属パッド２２は、バリアメタル膜２２ａ及び金属部２２ｂを含む。バリアメタル膜２２ａは、金属部２２ｂと第４の導電層２６との間、及び、金属部２２ｂと第２の層間絶縁層２９との間に設けられる。
金属パッド２２は、金属を含む。金属パッド２２の金属部２２ｂは、例えば、銅（Ｃｕ）を含む。金属パッド２２の金属部２２ｂは、例えば、銅（Ｃｕ）である。
金属パッド２２のバリアメタル膜２２ａは、例えば、金属又は金属窒化物である。バリアメタル膜２２ａは、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、マンガン（Ｍｎ）、及びコバルト（Ｃｏ）から成る群から選ばれる少なくとも一つの金属元素を含む。バリアメタル膜２２ａは、例えば、チタン膜、窒化チタン膜、又は窒化タンタル膜である。
金属パッド２２は、例えば、金属パッド２１と同一の材料で形成される。
第３の導電層２５は、金属パッド２１の第１の方向に設けられる。第３の導電層２５は、導電体である。第３の導電層２５は、例えば、金属である。第３の導電層２５は、例えば、銅（Ｃｕ）又はタングステン（Ｗ）を含む。
第４の導電層２６は、金属パッド２２の第１の方向に設けられる。第４の導電層２６は、導電体である。第４の導電層２６は、例えば、金属である。第４の導電層２６は、例えば、銅（Ｃｕ）又はタングステン（Ｗ）を含む。
外部接続用電極パッド２８は、配線チップ１０２の表面に設けられる。外部接続用電極パッド２８は、配線チップ１０２と外部との電気的接続のために設けられれる。外部接続用電極パッド２８は、例えば、配線チップ１０２を経由して、トランジスタチップ１０１のトランジスタＴＲのソース又はドレインに接続される。
第２の層間絶縁層２９は、例えば、配線チップ１０２内の電気的絶縁を確保する機能を有する。第２の層間絶縁層２９は、絶縁体である。第２の層間絶縁層２９は、例えば、酸化シリコン又は窒化シリコンを含む。
第２の層間絶縁層２９は、第１の層間絶縁層１９と接する。第２の層間絶縁層２９と、第１の層間絶縁層１９の界面は、接合面ＢＩである。
図２に示すように、金属パッド１１の第１の方向の第１の厚さ（図２中のｔ１）は、金属パッド１２の第１の方向の第２の厚さ（図２中のｔ２）より薄い。第１の厚さｔ１は、例えば、断面における金属パッド１１の最大厚さで代表させる。また、第２の厚さｔ２は、例えば、断面における金属パッド１２の最大厚さで代表させる。
金属パッド１１の第１の方向の第１の厚さｔ１は、例えば、接合面ＢＩから第１の導電層１５までの距離に等しい。また、金属パッド１２の第１の方向の第２の厚さｔ２は、例えば、接合面ＢＩから第２の導電層１６までの距離に等しい。
金属パッド１２の第２の厚さｔ２は、例えば、金属パッド１１の第１の厚さｔ１の１．５倍以上１０倍以下である。
図３は、接合面ＢＩのトランジスタチップ１０１側の表面を示す平面図である。図３に示すように、接合面ＢＩにおける金属パッド１１の第１の面積（図３中のＳ１）は、接合面ＢＩにおける金属パッド１２の第２の面積（図３中のＳ２）よりも大きい。
接合面ＢＩにおける金属パッド１１の第１の面積Ｓ１は、例えば、金属パッド１１が矩形の場合、金属パッド１１の第２の方向の幅（図３中のｗ１ａ）と第３の方向の幅（図３中のｗ１ｂ）の積である。また、接合面ＢＩにおける金属パッド１２の第２の面積Ｓ２は、例えば、金属パッド１２が矩形の場合、金属パッド１２の第２の方向の幅（図３中のｗ２ａ）と第３の方向の幅（図３中のｗ２ｂ）の積である。
金属パッド１１の第２の方向の幅ｗ１ａは、例えば、金属パッド１２の第２の方向の幅ｗ２ａよりも大きい。また、金属パッド１１の第３の方向の幅ｗ１ｂは、例えば、金属パッド１２の第３の方向の幅ｗ２ｂよりも大きい。
金属パッド１１の体積Ｖ１は、例えば、金属パッド１２の体積Ｖ２の８０％以上１２０％以下である。
金属パッド１１の体積Ｖ１は、例えば、金属パッド１１の第１の方向の第１の厚さｔ１と金属パッド１１の第１の面積Ｓ１との第１の積である。また、金属パッド１２の体積Ｖ２は、例えば、金属パッド１２の第１の方向の第２の厚さｔ２と金属パッド１２の第２の面積Ｓ２との第２の積である。
例えば、金属パッド１１の第１の方向の第１の厚さｔ１と金属パッド１１の第１の面積Ｓ１との第１の積は、金属パッド１２の第１の方向の第２の厚さｔ２と金属パッド１２の第２の面積Ｓ２との第２の積の８０％以上１２０％以下である。
図４は、第１の実施形態の半導体装置の製造方法の説明図である。図４は、第１の実施形態のロジックＩＣ１００の製造方法の説明図である。
公知の半導体製造プロセスを用いて、それぞれがトランジスタチップ１０１に相当する複数の領域が形成された第１のウェハを製造する。また、公知の半導体製造プロセスを用いて、それぞれが配線チップ１０２に相当する複数の領域が形成された第２のウェハを製造する。
図４に示すように、トランジスタチップ１０１の金属パッド１１と配線チップ１０２の金属パッド２１が向き合うように、第１のウェハと第２のウェハを貼り合わせる。次に、熱処理を行うことで、トランジスタチップ１０１に相当する領域と配線チップ１０２に相当する領域を接合させる。
次に、配線チップ１０２に相当する領域の表面に、外部接続用電極パッド２８を形成する。その後、接合された第１のウェハと第２のウェハをダイシングすることにより、複数のロジックＩＣ１００が製造される。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
図５は、比較例の半導体装置の一部の拡大模式断面図である。図６は、比較例の半導体装置の接合面における平面図である。図５は、第１の実施形態の図２に対応する図である。図６は、第１の実施形態の図３に対応する図である。
比較例の半導体装置は、ロジックＩＣ９００である。比較例のロジックＩＣ９００は、トランジスタチップ１０１と、配線チップ１０２と、を含む。
比較例のロジックＩＣ９００は、図５に示すように、第１の実施形態のロジックＩＣ１００と同様、金属パッド１１の第１の方向の第１の厚さ（図５中のｔ１）は、金属パッド１２の第１の方向の第２の厚さ（図５中のｔ２）より薄い。
一方、比較例のロジックＩＣ９００は、図６に示すように、第１の実施形態のロジックＩＣ１００と異なり、接合面ＢＩにおける金属パッド１１の第１の面積（図６中のＳ１）は、接合面ＢＩにおける金属パッド１２の第２の面積（図６中のＳ２）と等しい。
金属パッド１１の第２の方向の幅（図６中のｗ１ａ）は、例えば、金属パッド１２の第２の方向の幅（図６中のｗ２ａ）と等しい。また、金属パッド１１の第３の方向の幅（図６中のｗ１ｂ）は、例えば、金属パッド１２の第３の方向の幅（図６中のｗ２ｂ）と等しい。
比較例のロジックＩＣ９００では、金属パッド１１の体積Ｖ１は、金属パッド１２の体積Ｖ２よりも小さい。
図７は、比較例の半導体装置の課題の説明図である。図７は、図５に対応する断面図である。
図７は、比較例のロジックＩＣ９００の製造途中において、熱処理を行い、トランジスタチップ１０１に相当する領域と配線チップ１０２に相当する領域を接合させている状態を示す。図中の白矢印は、金属パッドの熱処理による膨張量の程度を示す。
比較例のロジックＩＣ９００では、金属パッド１１の体積Ｖ１は、金属パッド１２の体積Ｖ２よりも小さい。したがって、金属パッド１１の熱処理による膨張量は、金属パッド１２の熱処理による膨張量よりも小さくなる。
したがって、例えば、図７に示すように、金属パッド１１と金属パッド２１との間に空隙（Ｖｏｉｄ）が形成され、金属パッド１１と金属パッド２１との間の接合不良が生じるおそれがある。よって、トランジスタチップ１０１と配線チップ１０２の接合特性が劣化するおそれがある。
図８は、第１の実施形態の半導体装置の作用及び効果の説明図である。図８は、図２に対応する断面図である。
第１の実施形態のロジックＩＣ１００では、図３に示すように、接合面ＢＩにおける金属パッド１１の第１の面積（図３中のＳ１）は、接合面ＢＩにおける金属パッド１２の第２の面積（図３中のＳ２）よりも大きい。したがって、例えば、比較例のロジックＩＣ９００と比べて、金属パッド１１の体積Ｖ１が大きくなる。
したがって、図８に示すように、金属パッド１１の熱処理による膨張量が大きくなり、金属パッド１２の熱処理による膨張量に近づく。したがって、金属パッド１１と金属パッド２１との間の接合不良の発生が抑制される。よって、トランジスタチップ１０１と配線チップ１０２の接合特性が向上する。
金属パッド１１の熱処理による膨張量と、金属パッド１２の熱処理による膨張量とを近づけ、金属パッド１１と金属パッド２１との間の接合不良の発生を抑制する観点から、金属パッド１１の体積Ｖ１は、金属パッド１２の体積Ｖ２の８０％以上１２０％以下であることが好ましく、９０％以上１１０％以下であることが好ましい。
金属パッド１１の第１の方向の第１の厚さｔ１と金属パッド１１の第１の面積Ｓ１との積は、金属パッド１２の第１の方向の第２の厚さｔ２と金属パッド１２の第２の面積Ｓ２との積の８０％以上１２０％以下であることが好ましく、９０％以上１１０％以下であることが好ましい。
金属パッド１１と金属パッド２１との間の接合不良の発生を抑制する観点から、金属パッド１１の第１の方向の第１の厚さｔ１と金属パッド１１の第１の面積Ｓ１との積は、金属パッド１２の第１の方向の第２の厚さｔ２と金属パッド１２の第２の面積Ｓ２との積よりも大きいことが好ましい。例えば、金属パッドの形成は、金属膜の堆積と、金属膜のＣｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ法（ＣＭＰ法）を用いた平坦化により行なわれる。このため、ＣＭＰによる平坦化の際に、金属パッドの表面が窪む、いわゆるディッシングが生じる場合がある。
ディッシングが生じると、接合前の金属パッドの体積が減少する。ディッシングは、一般的に、金属パッドの面積が大きい方が生じやすい。したがって、ディッシングによる金属パッドの体積の減少分を補償する観点からは、金属パッド１１の第１の方向の第１の厚さｔ１と金属パッド１１の第１の面積Ｓ１との積は、金属パッド１２の第１の方向の第２の厚さｔ２と金属パッド１２の第２の面積Ｓ２との積よりも大きいことが好ましい。
以上、第１の実施形態によれば、金属パッドの接合不良が抑制され、接合特性が向上する半導体装置を実現することが可能となる。
（第２の実施形態）
第２の実施形態の半導体装置は、第２のチップは、第１の電極に接する第５の電極を、更に含む点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
第２の実施形態の半導体装置は、ロジックＩＣ２００である。
図９は、第２の実施形態の半導体装置の一部の拡大模式断面図である。図１０は、第２の実施形態の半導体装置の模式平面図である。図１０は、第２の実施形態の半導体装置の接合面における平面図である。
図９は、第１の実施形態の図２に対応する図である。図１０は、第１の実施形態の図３に対応する図である。
第２の実施形態のロジックＩＣ２００は、トランジスタチップ１０１と、配線チップ１０２と、を含む。トランジスタチップ１０１は、第１のチップの一例である。配線チップ１０２は、第２のチップの一例である。
トランジスタチップ１０１は、複数のトランジスタＴＲ、金属パッド１１、金属パッド１２、第１の導電層１５、第２の導電層１６、及び第１の層間絶縁層１９を含む。金属パッド１１は、第１の電極の一例である。金属パッド１２は、第２の電極の一例である。
配線チップ１０２は、金属パッド２１、金属パッド２２、金属パッド２３、第３の導電層２５、第４の導電層２６、外部接続用電極パッド２８、及び第２の層間絶縁層２９を含む。金属パッド２１は、第３の電極の一例である。金属パッド２２は、第４の電極の一例である。金属パッド２３は、第５の電極の一例である。
金属パッド２３は、金属パッド２１の第２の方向に設けられる。金属パッド２３は、第２の層間絶縁層２９に囲まれる。
金属パッド２３は、金属パッド１１の第１の方向に設けられる。金属パッド２３は、金属パッド１１に接する。金属パッド２３は、金属パッド１１に電気的に接続される。
金属パッド１１に対して、金属パッド２１と金属パッド２３の二つの金属パッドが接合する。
金属パッド２３と金属パッド１１の界面は接合面ＢＩである。
金属パッド２３は、第３の導電層２５に接する。金属パッド２３は、第３の導電層２５に電気的に接続される。
図９に示すように、金属パッド２３は、バリアメタル膜２３ａ及び金属部２３ｂを含む。バリアメタル膜２３ａは、金属部２３ｂと第３の導電層２５との間、及び、金属部２３ｂと第２の層間絶縁層２９との間に設けられる。
金属パッド２３は、金属を含む。金属パッド２３の金属部２３ｂは、例えば、銅（Ｃｕ）を含む。金属パッド２３の金属部２３ｂは、例えば、銅（Ｃｕ）である。
金属パッド２３のバリアメタル膜２３ａは、例えば、金属又は金属窒化物である。バリアメタル膜２３ａは、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、マンガン（Ｍｎ）、及びコバルト（Ｃｏ）から成る群から選ばれる少なくとも一つの金属元素を含む。バリアメタル膜２３ａは、例えば、チタン膜、窒化チタン膜、又は窒化タンタル膜である。
金属パッド２３は、例えば、金属パッド２１及び金属パッド２２と同一の材料で形成される。
第２の実施形態のロジックＩＣ２００では、第１の実施形態のロジックＩＣ１００と同様、図１０に示すように、接合面ＢＩにおける金属パッド１１の第１の面積（図１０中のＳ１）は、接合面ＢＩにおける金属パッド１２の第２の面積（図１０中のＳ２）よりも大きい。したがって、金属パッド１１と金属パッド２１との間、及び、金属パッド１１と金属パッド２３との間の接合不良の発生が抑制される。よって、トランジスタチップ１０１と配線チップ１０２の接合特性が向上する。
また、第２の実施形態のロジックＩＣ２００では、金属パッド１１に対して、２つの金属パッドが接合する。したがって、更にトランジスタチップ１０１と配線チップ１０２の接合特性が向上する。
（変形例）
第２の実施形態の変形例の半導体装置は、第１のチップと第２のチップの接合面に垂直な第１の方向の第１の電極の第１の厚さと、第１の方向の第２の電極の第２の厚さが等しい点で、第２の実施形態と異なる。
第２の実施形態の変形例の半導体装置は、ロジックＩＣ２０１である。
図１１は、第２の実施形態の変形例の半導体装置の一部の拡大模式断面図である。図１１は、第２の実施形態の図９に対応する図である。
図１１に示すように、金属パッド１１の第１の方向の第１の厚さ（図１１中のｔ１）は、金属パッド１２の第１の方向の第２の厚さ（図１１中のｔ２）と等しい。
第２の実施形態の変形例のロジックＩＣ２０１では、金属パッド１１に対して、２つの金属パッドが接合する。したがって、トランジスタチップ１０１と配線チップ１０２の接合特性が向上する。
以上、第２の実施形態及び変形例によれば、金属パッドの接合不良が抑制され、接合特性が向上する半導体装置を実現することが可能となる。
（第３の実施形態）
第３の実施形態の半導体装置は、第１のチップは第６の電極を、更に含み、第２のチップは第６の電極に接する第７の電極を、更に含み、第２の厚さは、第１の方向の第６の電極の第３の厚さより薄く、第２の面積は、接合面における第６の電極の第３の面積より大きい点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
第３の実施形態の半導体装置は、ロジックＩＣ３００である。
図１２は、第３の実施形態の半導体装置の一部の拡大模式断面図である。図１３は、第３の実施形態の半導体装置の模式平面図である。図１３は、第３の実施形態の半導体装置の接合面における平面図である。
図１２は、第１の実施形態の図２に対応する図である。図１３は、第１の実施形態の図３に対応する図である。
第３の実施形態のロジックＩＣ３００は、トランジスタチップ１０１と、配線チップ１０２と、を含む。トランジスタチップ１０１は、第１のチップの一例である。配線チップ１０２は、第２のチップの一例である。
トランジスタチップ１０１は、複数のトランジスタＴＲ、金属パッド１１、金属パッド１２、金属パッド１３、第１の導電層１５、第２の導電層１６、第５の導電層１７、及び第１の層間絶縁層１９を含む。金属パッド１１は、第１の電極の一例である。金属パッド１２は、第２の電極の一例である。金属パッド１３は、第６の電極の一例である。
配線チップ１０２は、金属パッド２１、金属パッド２２、金属パッド２４、第３の導電層２５、第４の導電層２６、第６の導電層２７、外部接続用電極パッド２８、及び第２の層間絶縁層２９を含む。金属パッド２１は、第３の電極の一例である。金属パッド２２は、第４の電極の一例である。金属パッド２４は、第７の電極の一例である。
金属パッド１３は、金属パッド１１の第２の方向に設けられる。金属パッド１３は、第１の層間絶縁層１９に囲まれる。金属パッド１３は、第５の導電層１７に接する。金属パッド１３は、第５の導電層１７に電気的に接続される。
図１２及び図１３に示すように、金属パッド１３は、バリアメタル膜１３ａ及び金属部１３ｂを含む。バリアメタル膜１３ａは、金属部１３ｂと第５の導電層１７との間、及び、金属部１３ｂと第１の層間絶縁層１９との間に設けられる。
金属パッド１３は、金属を含む。金属パッド１３の金属部１３ｂは、例えば、銅（Ｃｕ）を含む。金属パッド１３の金属部１３ｂは、例えば、銅（Ｃｕ）である。
金属パッド１３のバリアメタル膜１３ａは、例えば、金属又は金属窒化物である。バリアメタル膜１３ａは、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、マンガン（Ｍｎ）、及びコバルト（Ｃｏ）から成る群から選ばれる少なくとも一つの金属元素を含む。バリアメタル膜１３ａは、例えば、チタン膜、窒化チタン膜、又は窒化タンタル膜である。
金属パッド１３は、例えば、金属パッド１１及び金属パッド１２と同一の材料で形成される。
第５の導電層１７は、例えば、トランジスタＴＲのソース又はドレインに電気的に接続される。
第５の導電層１７は、金属パッド１３の第１の方向に設けられる。第５の導電層１７は、導電体である。第５の導電層１７は、例えば、金属である。第５の導電層１７は、例えば、銅（Ｃｕ）又はタングステン（Ｗ）を含む。
金属パッド２４は、金属パッド２１の第２の方向に設けられる。金属パッド２４は、第２の層間絶縁層２９に囲まれる。
金属パッド２４は、金属パッド１３の第１の方向に設けられる。金属パッド２４は、金属パッド１３に接する。金属パッド２４は、金属パッド１３に電気的に接続される。
金属パッド２４と金属パッド１３の界面は接合面ＢＩである。
金属パッド２４は、第６の導電層２７に接する。金属パッド２４は、第６の導電層２７に電気的に接続される。
図１２に示すように、金属パッド２４は、バリアメタル膜２４ａ及び金属部２４ｂを含む。バリアメタル膜２４ａは、金属部２４ｂと第６の導電層２７との間、及び、金属部２４ｂと第２の層間絶縁層２９との間に設けられる。
金属パッド２４は、金属を含む。金属パッド２４の金属部２４ｂは、例えば、銅（Ｃｕ）を含む。金属パッド２４の金属部２４ｂは、例えば、銅（Ｃｕ）である。
金属パッド２４のバリアメタル膜２４ａは、例えば、金属又は金属窒化物である。バリアメタル膜２４ａは、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、マンガン（Ｍｎ）、及びコバルト（Ｃｏ）から成る群から選ばれる少なくとも一つの金属元素を含む。バリアメタル膜２４ａは、例えば、チタン膜、窒化チタン膜、又は窒化タンタル膜である。
金属パッド２４は、例えば、金属パッド２１及び金属パッド２２と同一の材料で形成される。
第６の導電層２７は、金属パッド２４の第１の方向に設けられる。第６の導電層２７は、導電体である。第６の導電層２７は、例えば、金属である。第６の導電層２７は、例えば、銅（Ｃｕ）又はタングステン（Ｗ）を含む。
図１２に示すように、金属パッド１１の第１の方向の第１の厚さ（図１２中のｔ１）は、金属パッド１２の第１の方向の第２の厚さ（図１２中のｔ２）より薄い。金属パッド１１の第１の方向の第１の厚さｔ１は、例えば、接合面ＢＩから第１の導電層１５までの距離に等しい。また、金属パッド１２の第１の方向の第２の厚さｔ２は、例えば、接合面ＢＩから第２の導電層１６までの距離に等しい。
また、図１２に示すように、金属パッド１２の第１の方向の第２の厚さｔ２は、金属パッド１３の第１の方向の第３の厚さ（図１２中のｔ３）より薄い。第３の厚さｔ３は、例えば、断面における金属パッド１３の最大厚さで代表させる。金属パッド１３の第１の方向の第３の厚さｔ３は、例えば、接合面ＢＩから第５の導電層１７までの距離に等しい。
金属パッド１２の第２の厚さｔ２は、例えば、金属パッド１１の第１の厚さｔ１の１．５倍以上１０倍以下である。金属パッド１２の第３の厚さｔ３は、例えば、金属パッド１１の第１の厚さｔ１の１．５倍以上１０倍以下である。
図１３は、接合面ＢＩのトランジスタチップ１０１側の表面を示す平面図である。図１３に示すように、接合面ＢＩにおける金属パッド１１の第１の面積（図１３中のＳ１）は、接合面ＢＩにおける金属パッド１２の第２の面積（図１３中のＳ２）よりも大きい。また、接合面ＢＩにおける金属パッド１３の第２の面積Ｓ２は、接合面ＢＩにおける金属パッド１３の第３の面積（図１３中のＳ３）よりも大きい。
接合面ＢＩにおける金属パッド１１の第１の面積Ｓ１は、例えば、金属パッド１１が矩形の場合、金属パッド１１の第２の方向の幅（図１３中のｗ１ａ）と第３の方向の幅（図１３中のｗ１ｂ）の積である。また、接合面ＢＩにおける金属パッド１２の第２の面積Ｓ２は、例えば、金属パッド１２が矩形の場合、金属パッド１２の第２の方向の幅（図１３中のｗ２ａ）と第３の方向の幅（図１３中のｗ２ｂ）の積である。また、接合面ＢＩにおける金属パッド１３の第３の面積Ｓ３は、例えば、金属パッド１３が矩形の場合、金属パッド１３の第２の方向の幅（図１３中のｗ３ａ）と第３の方向の幅（図１３中のｗ３ｂ）の積である。
金属パッド１１の第２の方向の幅ｗ１ａは、例えば、金属パッド１２の第２の方向の幅ｗ２ａよりも大きい。また、金属パッド１１の第３の方向の幅ｗ１ｂは、例えば、金属パッド１２の第３の方向の幅ｗ２ｂよりも大きい。
金属パッド１２の第２の方向の幅ｗ２ａは、例えば、金属パッド１３の第２の方向の幅ｗ３ａよりも大きい。また、金属パッド１２の第３の方向の幅ｗ２ｂは、例えば、金属パッド１３の第３の方向の幅ｗ３ｂよりも大きい。
金属パッド１１の体積Ｖ１は、例えば、金属パッド１２の体積Ｖ２の８０％以上１２０％以下である。
金属パッド１１の体積Ｖ１は、例えば、金属パッド１１の第１の方向の第１の厚さｔ１と金属パッド１１の第１の面積Ｓ１との第１の積である。また、金属パッド１２の体積Ｖ２は、例えば、金属パッド１２の第１の方向の第２の厚さｔ２と金属パッド１２の第２の面積Ｓ２との第２の積である。
例えば、金属パッド１１の第１の方向の第１の厚さｔ１と金属パッド１１の第１の面積Ｓ１との第１の積は、金属パッド１２の第１の方向の第２の厚さｔ２と金属パッド１２の第２の面積Ｓ２との第２の積の８０％以上１２０％以下である。
金属パッド１２の体積Ｖ２は、例えば、金属パッド１３の体積Ｖ３の８０％以上１２０％以下である。
金属パッド１３の体積Ｖ３は、例えば、金属パッド１３の第１の方向の第３の厚さｔ３と金属パッド１３の第３の面積Ｓ３との第３の積である。
例えば、金属パッド１２の第１の方向の第２の厚さｔ２と金属パッド１２の第２の面積Ｓ２との積は、金属パッド１３の第１の方向の第３の厚さｔ３と金属パッド１３の第３の面積Ｓ３との積の８０％以上１２０％以下である。
以上、第３の実施形態によれば、第１の実施形態と同様の作用及び効果により、金属パッドの接合不良が抑制され、接合特性が向上する半導体装置を実現することが可能となる。
（第４の実施形態）
第４の実施形態の半導体記憶装置は、第１の方向に積層された複数の第１のゲート電極層と、第１の方向に延びる第１の半導体層と、第１の半導体層と複数の第１のゲート電極層の中の少なくとも一つの第１のゲート電極層との間に設けられた第１の電荷蓄積層と、を有する第１のメモリセルアレイと、第１のメモリセルアレイの第１の方向に設けられ、第１の半導体層に接する第２の半導体層と、第１のメモリセルアレイの第１の方向と垂直な第２の方向に設けられ、第１の方向に延びる第１の導電層と、第２の半導体層に接する第１の電極と、第１の導電層に接する第２の電極と、を含む第１のチップと、第１の電極に接する第３の電極と、第２の電極に接する第４の電極と、を含み、第１のチップと接合された第２のチップと、を備え、第１の方向の第１の電極の第１の厚さが、第１の方向の第２の電極の第２の厚さより薄く、第１のチップと第２のチップの接合面における第１の電極の第１の面積が、接合面における第２の電極の第２の面積より大きい。第４の実施形態の半導体記憶装置は、第１のチップがメモリセルアレイを含む点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
第４の実施形態の半導体装置は、不揮発性半導体メモリ４００である。不揮発性半導体メモリ４００は、例えば、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。
図１４は、第４の実施形態の半導体記憶装置の模式断面図である。
第４の実施形態の不揮発性半導体メモリ４００は、第１のメモリチップ４０１と、第２のメモリチップ４０２と、制御チップ４０３を含む。第１のメモリチップ４０１は、第１のチップの一例である。第２のメモリチップ４０２は、第２のチップの一例である。制御チップ４０３は、第３のチップの一例である。
第１のメモリチップ４０１は、第１のメモリセルアレイ４０、金属パッド４１、金属パッド４２、金属パッド４３、金属パッド４４、第１のソース半導体層４６、第１の導電層４８、及び第１の層間絶縁層４９を含む。金属パッド４１は、第１の電極の一例である。金属パッド４２は、第２の電極の一例である。金属パッド４４は、第６の電極の一例である。第１のソース半導体層４６は、第２の半導体層の一例である。
第１のメモリセルアレイ４０は、第１のチャネル半導体層４０ａ、第１の電荷蓄積層４０ｂ、複数の第１のワード線ＷＬ１、及び複数の第１のビット線ＢＬ１を含む。第１のチャネル半導体層４０ａは、第１の半導体層の一例である。第１のワード線ＷＬ１は、第１のゲート電極層の一例である。
第２のメモリチップ４０２は、第２のメモリセルアレイ５０、金属パッド５１、金属パッド５２、第２のソース半導体層５５、第２の導電層５６、第３の導電層５７、外部接続用電極パッド層５８、及び第２の層間絶縁層５９を含む。金属パッド５１は、第３の電極の一例である。金属パッド５２は、第４の電極の一例である。第２のソース半導体層５５は、第４の半導体層の一例である。
第２のメモリセルアレイ５０は、第２のチャネル半導体層５０ａ、第２の電荷蓄積層５０ｂ、複数の第２のワード線ＷＬ２、及び複数の第２のビット線ＢＬ２を含む。第２のチャネル半導体層５０ａは、第３の半導体層の一例である。第２のワード線ＷＬ２は、第２のゲート電極層の一例である。
制御チップ４０３は、複数のトランジスタＴＲ、金属パッド６１、金属パッド６２、及び第３の層間絶縁層６９を含む。金属パッド６２は、第５の電極の一例である。
第１のメモリチップ４０１と第２のメモリチップ４０２は、第１の接合面ＢＩ１で接合している。第１の接合面ＢＩ１は、接合面の一例である。第１のメモリチップ４０１と制御チップ４０３は、第２の接合面ＢＩ２で接合している。第１のメモリチップ４０１と第２のメモリチップ４０２、第１のメモリチップ４０１と制御チップ４０３は、例えば、電極と絶縁層を一括して接合する、いわゆるハイブリッド接合技術を用いて接合されている。
第２のメモリチップ４０２と制御チップ４０３との間に、第１のメモリチップ４０１が設けられる。
以下、第１のチャネル半導体層４０ａが延びる方向を第１の方向と定義する。第１の方向は、第１の接合面ＢＩ１及び第２の接合面ＢＩ２に垂直な方向と一致する。第１の方向に垂直な方向を第２の方向と定義する。第１の方向及び第２の方向と垂直な方向を第３の方向と定義する。
図１５は、第４の実施形態の半導体記憶装置の第１のメモリセルアレイの回路図である。
第１のメモリセルアレイ４０は、図１５に示すように、複数の第１のビット線ＢＬ１、複数のドレイン選択ゲート線ＳＧＤ、複数の第１のワード線ＷＬ１、ソース選択ゲート線ＳＧＳ、複数のメモリストリングＭＳを備える。第１のメモリセルアレイ４０の第１の方向に共通ソース線ＣＳＬが設けられる。
複数の第１のワード線ＷＬ１が、互いに離間して第１の方向に積層される。複数のメモリストリングＭＳは、第１の方向に延びる。複数の第１のビット線ＢＬ１は、例えば、第３の方向に延びる。
図１５に示すように、メモリストリングＭＳは、第１のビット線ＢＬ１と共通ソース線ＣＳＬとの間に直列接続されたドレイン選択トランジスタＳＤＴ、複数のメモリセル、及び、ソース選択トランジスタＳＳＴを備える。
１本の第１のビット線ＢＬ１と１本のドレイン選択ゲート線ＳＧＤを選択することにより１本のメモリストリングＭＳが選択され、１個の第１のワード線ＷＬ１を選択することにより１個のメモリセルが選択可能となる。第１のワード線ＷＬ１は、メモリセルを構成するメモリセルトランジスタＭＴのゲート電極である。
図１６（ａ）、図１６（ｂ）は、第４の実施形態の半導体記憶装置の第１のメモリセルアレイの模式断面図である。図１６（ａ）、図１６（ｂ）は、図１５の第１のメモリセルアレイ４０の中の、例えば点線で囲まれる一個のメモリストリングＭＳの中の複数のメモリセルの断面を示す。
図１６（ａ）は、図１６（ｂ）のＢＢ’断面である。図１６（ｂ）は、図１６（ａ）のＡＡ’断面である。図１６（ａ）中、破線で囲まれた領域が、１個のメモリセルである。
図１６（ａ）、図１６（ｂ）に示すように、第１のメモリセルアレイ４０は、第１のチャネル半導体層４０ａ、第１の電荷蓄積層４０ｂ、トンネル絶縁層４０ｃ、ブロック絶縁層４０ｄ、複数の第１のワード線ＷＬ１、複数の第１のビット線ＢＬ１、及び第１の層間絶縁層４９を含む。
第１のチャネル半導体層４０ａは、第１の方向に延びる。第１のチャネル半導体層４０ａは、複数の第１のワード線ＷＬ１に囲まれる。第１のチャネル半導体層４０ａは、例えば、円柱状である。第１のチャネル半導体層４０ａは、メモリセルトランジスタＭＴのチャネルとして機能する。
第１のチャネル半導体層４０ａは、例えば、多結晶の半導体である。第１のチャネル半導体層４０ａは、例えば、多結晶シリコンである。
第１の電荷蓄積層４０ｂは、第１のチャネル半導体層４０ａと複数の第１のワード線ＷＬ１の中の少なくとも一つの第１のワード線ＷＬ１との間に設けられる。第１の電荷蓄積層４０ｂは、例えば、第１の方向に延びる。第１の電荷蓄積層４０ｂは、トンネル絶縁層４０ｃとブロック絶縁層４０ｄとの間に設けられる。
第１の電荷蓄積層４０ｂは、電荷を蓄積する機能を有する。電荷は、例えば、電子である。第１の電荷蓄積層４０ｂに蓄積される電荷の量に応じて、メモリセルトランジスタＭＴの閾値電圧が変化する。この閾値電圧の変化を利用することで、１個のメモリセルがデータを記憶することが可能となる。
例えば、メモリセルトランジスタＭＴの閾値電圧が変化することで、メモリセルトランジスタＭＴがオンする電圧が変化する。例えば、閾値電圧が高い状態をデータ“０”、閾値電圧が低い状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。
第１の電荷蓄積層４０ｂは、例えば、シリコン（Ｓｉ）及び窒素（Ｎ）を含む。第１の電荷蓄積層４０ｂは、例えば、窒化シリコンを含む。
トンネル絶縁層４０ｃは、第１のワード線ＷＬ１と第１のチャネル半導体層４０ａとの間に印加される電圧に応じて電荷を通過させる機能を有する。
トンネル絶縁層４０ｃは、例えば、シリコン（Ｓｉ）、窒素（Ｎ）、及び酸素（Ｏ）を含む。トンネル絶縁層４０ｃは、例えば、窒化シリコン又は酸窒化シリコンを含む。
ブロック絶縁層４０ｄは、第１の電荷蓄積層４０ｂと第１のワード線ＷＬ１との間に流れる電流を阻止する機能を有する。
ブロック絶縁層４０ｄは、例えば、酸化物、酸窒化物、又は、窒化物である。ブロック絶縁層４０ｄは、例えば、シリコン（Ｓｉ）及び酸素（Ｏ）を含む。
第１のワード線ＷＬ１は、互いに離間して第１の方向に繰り返し積層される。２つの第１のワード線ＷＬ１の間には、第１の層間絶縁層４９が設けられる。第１のワード線ＷＬ１は、メモリセルトランジスタＭＴの制御電極として機能する。
第１のワード線ＷＬ１は、板状の導電体である。第１のワード線ＷＬ１は、例えば、金属、金属窒化物、金属炭化物、又は、半導体である。第１のワード線ＷＬ１は、例えば、タングステン（Ｗ）である。
第２のメモリチップ４０２の第２のメモリセルアレイ５０は、第２のチャネル半導体層５０ａ、第２の電荷蓄積層５０ｂ、複数の第２のワード線ＷＬ２、複数の第２のビット線ＢＬ２、及び第２の層間絶縁層５９を含む。第２のメモリセルアレイ５０も、図１５、図１６（ａ）、及び図１６（ｂ）に示した第１のメモリセルアレイ４０と同様の構成を備える。
第１のメモリチップ４０１は、第１のメモリセルアレイ４０の第１の方向に設けられ、第１のチャネル半導体層４０ａに接する第１のソース半導体層４６を含む。第１のソース半導体層４６は、図１５に示した共通ソース線ＣＳＬとして機能する。
第１のソース半導体層４６は、半導体を含む。第１のソース半導体層４６は、例えば、多結晶シリコンを含む。第１のソース半導体層４６は、例えば、多結晶シリコン層である。
第１の導電層４８は、第１のメモリセルアレイ４０の第２の方向に設けられる。第１の導電層４８は、第１の方向に延びる。
第１の導電層４８は、金属パッド４２及び金属パッド４４の第１の方向に設けられる。第１の導電層４８は、金属パッド４２及び金属パッド４４に電気的に接続される。第１の導電層４８は、金属パッド４２に接する。
第１の導電層４８は、導電体である。第１の導電層４８は、例えば、金属である。第１の導電層４８は、例えば、タングステン（Ｗ）を含む。
図１７は、第４の実施形態の半導体記憶装置の一部の拡大模式断面図である。図１７は、図１４において点線で囲まれた領域の断面図である。図１８は、第４の実施形態の半導体記憶装置の模式平面図である。図１８は、第４の実施形態の半導体記憶装置の第１の接合面ＢＩ１における平面図である。
金属パッド４１は、第１の層間絶縁層４９に囲まれる。金属パッド４１は、第１のソース半導体層４６に接する。金属パッド４１は、第１のソース半導体層４６に電気的に接続される。
図１７及び図１８に示すように、金属パッド４１は、バリアメタル膜４１ａ及び金属部４１ｂを含む。バリアメタル膜４１ａは、金属部４１ｂと第１のソース半導体層４６との間、及び、金属部４１ｂと第１の層間絶縁層４９との間に設けられる。
金属パッド４１は、金属を含む。金属パッド４１の金属部４１ｂは、例えば、銅（Ｃｕ）を含む。金属パッド４１の金属部４１ｂは、例えば、銅（Ｃｕ）である。
金属パッド４１のバリアメタル膜４１ａは、例えば、金属又は金属窒化物である。バリアメタル膜４１ａは、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、マンガン（Ｍｎ）、及びコバルト（Ｃｏ）から成る群から選ばれる少なくとも一つの金属元素を含む。バリアメタル膜４１ａは、例えば、チタン膜、窒化チタン膜、又は窒化タンタル膜である。
金属パッド４２は、金属パッド４１の第２の方向に設けられる。金属パッド４２は、第１の層間絶縁層４９に囲まれる。金属パッド４２は、第１の導電層４８に接する。金属パッド４２は、第１の導電層４８に電気的に接続される。
図１７及び図１８に示すように、金属パッド４２は、バリアメタル膜４２ａ及び金属部４２ｂを含む。バリアメタル膜４２ａは、金属部４２ｂと第１の導電層４８との間、及び、金属部４２ｂと第１の層間絶縁層４９との間に設けられる。
金属パッド４２は、金属を含む。金属パッド４２の金属部４２ｂは、例えば、銅（Ｃｕ）を含む。金属パッド４２の金属部４２ｂは、例えば、銅（Ｃｕ）である。
金属パッド４２のバリアメタル膜４２ａは、例えば、金属又は金属窒化物である。バリアメタル膜４２ａは、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、マンガン（Ｍｎ）、及びコバルト（Ｃｏ）から成る群から選ばれる少なくとも一つの金属元素を含む。バリアメタル膜４２ａは、例えば、チタン膜、窒化チタン膜、又は窒化タンタル膜である。
金属パッド４２は、例えば、金属パッド４１と同一の材料で形成される。
金属パッド４３は、第１の層間絶縁層４９に囲まれる。金属パッド４３は、第１のメモリチップ４０１の制御チップ４０３側に設けられる。金属パッド４３は、制御チップ４０３に設けられた金属パッド６１に接する。金属パッド４３は、金属パッド６１に電気的に接続される。
金属パッド４４は、第１の層間絶縁層４９に囲まれる。金属パッド４４は、第１のメモリチップ４０１の制御チップ４０３側に設けられる。金属パッド４４は、第１の導電層４８に電気的に接続される。金属パッド４４は、制御チップ４０３に設けられた金属パッド６２に接する。金属パッド４４は、金属パッド６２に電気的に接続される。
第１の層間絶縁層４９は、例えば、第１のメモリチップ４０１内の電気的絶縁を確保する機能を有する。第１の層間絶縁層４９は、絶縁体である。第１の層間絶縁層４９は、例えば、酸化シリコン又は窒化シリコンを含む。
第２のメモリチップ４０２は、第２のメモリセルアレイ５０の第１の方向に設けられる。第２のメモリチップ４０２は、第２のチャネル半導体層５０ａに接する第２のソース半導体層５５を含む。第２のソース半導体層５５は、共通ソース線ＣＳＬとして機能する。
第２のソース半導体層５５は、半導体を含む。第２のソース半導体層５５は、例えば、多結晶シリコンを含む。第２のソース半導体層５５は、例えば、多結晶シリコン層である。
第２の導電層５６は、金属パッド５１と第２のメモリセルアレイ５０との間に設けられる。第２の導電層５６は、例えば、金属パッド５１及び金属パッド５２に接する。第２の導電層５６は、金属パッド５１及び金属パッド５２に電気的に接続される。
第２の導電層５６は、導電体である。第２の導電層５６は、例えば、金属である。第２の導電層５６は、例えば、銅（Ｃｕ）又はタングステン（Ｗ）を含む。
第３の導電層５７は、第２のメモリセルアレイ５０の第２の方向に設けられる。第３の導電層５７は、第１の方向に延びる。
第３の導電層５７は、金属パッド５２の第１の方向に設けられる。第３の導電層５７は、金属パッド５１、金属パッド５２、第２のソース半導体層５５、第２の導電層５６、及び、外部接続用電極パッド層５８に電気的に接続される。第３の導電層５７は、外部接続用電極パッド層５８に接する。
第３の導電層５７は、導電体である。第３の導電層５７は、例えば、金属である。第３の導電層５７は、例えば、タングステン（Ｗ）を含む。
金属パッド５１は、第２の層間絶縁層５９に囲まれる。金属パッド５１は、金属パッド４１の第１の方向に設けられる。金属パッド５１は、金属パッド４１に接する。金属パッド５１は、金属パッド４１に電気的に接続される。
金属パッド５１と金属パッド４１の界面は第１の接合面ＢＩ１である。金属パッド５１は、第１の接合面ＢＩ１と第２のメモリセルアレイ５０との間に設けられる。
金属パッド５１は、第２の導電層５６に接する。金属パッド５１は、第２の導電層５６に電気的に接続される。
図１７及び図１８に示すように、金属パッド５１は、バリアメタル膜５１ａ及び金属部５１ｂを含む。バリアメタル膜５１ａは、金属部５１ｂと第２の導電層５６との間、及び、金属部５１ｂと第２の層間絶縁層５９との間に設けられる。
金属パッド５１は、金属を含む。金属パッド５１の金属部５１ｂは、例えば、銅（Ｃｕ）を含む。金属パッド５１の金属部５１ｂは、例えば、銅（Ｃｕ）である。
金属パッド５１のバリアメタル膜５１ａは、例えば、金属又は金属窒化物である。バリアメタル膜５１ａは、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、マンガン（Ｍｎ）、及びコバルト（Ｃｏ）から成る群から選ばれる少なくとも一つの金属元素を含む。バリアメタル膜５１ａは、例えば、チタン膜、窒化チタン膜、又は窒化タンタル膜である。
金属パッド５２は、金属パッド５１の第２の方向に設けられる。金属パッド５２は、第２の層間絶縁層５９に囲まれる。金属パッド５２は、第２の導電層５６に接する。金属パッド５２は、第２の導電層５６及び第３の導電層５７に電気的に接続される。
図１７及び図１８に示すように、金属パッド５２は、バリアメタル膜５２ａ及び金属部５２ｂを含む。バリアメタル膜５２ａは、金属部５２ｂと第２の導電層５６との間、及び、金属部５２ｂと第２の層間絶縁層５９との間に設けられる。
金属パッド５２は、金属を含む。金属パッド５２の金属部５２ｂは、例えば、銅（Ｃｕ）を含む。金属パッド５２の金属部５２ｂは、例えば、銅（Ｃｕ）である。
金属パッド５２のバリアメタル膜５２ａは、例えば、金属又は金属窒化物である。バリアメタル膜５２ａは、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、マンガン（Ｍｎ）、及びコバルト（Ｃｏ）から成る群から選ばれる少なくとも一つの金属元素を含む。バリアメタル膜５２ａは、例えば、チタン膜、窒化チタン膜、又は窒化タンタル膜である。
金属パッド５２は、例えば、金属パッド５１と同一の材料で形成される。
外部接続用電極パッド層５８は、第２のメモリチップ４０２の表面に設けられる。外部接続用電極パッド層５８は、第２のメモリチップ４０２と外部との電気的接続のために設けられる。外部接続用電極パッド層５８は、例えば、配線チップ１０２を経由して、第１のメモリチップ４０１の第１のメモリセルアレイ４０又は制御チップ４０３のトランジスタＴＲのソース又はドレインに接続される。
外部接続用電極パッド層５８から、例えば、第１のソース半導体層４６及び第２のソース半導体層５５にソース電圧が印加される。
外部接続用電極パッド層５８は、導電体である。外部接続用電極パッド層５８は、例えば、金属を含む。外部接続用電極パッド層５８は、例えば、アルミニウム（Ａｌ）を含む。
第２の層間絶縁層５９は、例えば、第２のメモリチップ４０２内の電気的絶縁を確保する機能を有する。第２の層間絶縁層５９は、絶縁体である。第２の層間絶縁層５９は、例えば、酸化シリコン又は窒化シリコンを含む。
第２の層間絶縁層５９は、第１の層間絶縁層４９と接する。第２の層間絶縁層５９と、第１の層間絶縁層４９の界面は、第１の接合面ＢＩ１である。
制御チップ４０３は、第１のメモリチップ４０１及び第２のメモリチップ４０２のメモリ動作を制御する機能を有する。制御チップ４０３には、複数のトランジスタＴＲを含む電子回路が設けられる。トランジスタＴＲは、例えば、シリコン層にチャネルが形成されるＭＯＳＦＥＴである。
金属パッド６１は、第３の層間絶縁層６９に囲まれる。金属パッド６１は、例えば、トランジスタＴＲのソース又はドレインに電気的に接続される。
金属パッド６１は、第１のメモリチップ４０１の金属パッド４３に接する。金属パッド６１は、金属パッド４３に電気的に接続される。
金属パッド６２は、第３の層間絶縁層６９に囲まれる。金属パッド６２は、金属パッド６１の第２の方向に設けられる。金属パッド６２は、例えば、トランジスタＴＲのソース又はドレインに電気的に接続される。
金属パッド６２は、第１のメモリチップ４０１の金属パッド４４に接する。金属パッド６２は、金属パッド４４に電気的に接続される。
図１７に示すように、金属パッド４１の第１の方向の第１の厚さ（図１７中のｔ１）は、金属パッド４２の第１の方向の第２の厚さ（図１７中のｔ２）より薄い。金属パッド４１の第１の方向の第１の厚さｔ１は、例えば、第１の接合面ＢＩ１から第１のソース半導体層４６までの距離に等しい。また、金属パッド４２の第１の方向の第２の厚さｔ２は、例えば、第１の接合面ＢＩ１から第１の導電層４８までの距離に等しい。
金属パッド４２の第２の厚さｔ２は、例えば、金属パッド４１の第１の厚さｔ１の１．５倍以上１０倍以下である。
図１８は、第１の接合面ＢＩ１の第１のメモリチップ４０１側の表面を示す平面図である。図１８に示すように、第１の接合面ＢＩ１における金属パッド４１の第１の面積（図１８中のＳ１）は、第１の接合面ＢＩ１における金属パッド４２の第２の面積（図１８中のＳ２）よりも大きい。
第１の接合面ＢＩ１における金属パッド４１の第１の面積Ｓ１は、例えば、金属パッド４１が矩形の場合、金属パッド４１の第２の方向の幅（図１８中のｗ１ａ）と第３の方向の幅（図１８中のｗ１ｂ）の積である。また、第１の接合面ＢＩ１における金属パッド４２の第２の面積Ｓ２は、例えば、金属パッド４２が矩形の場合、金属パッド４２の第２の方向の幅（図１８中のｗ２ａ）と第３の方向の幅（図１８中のｗ２ｂ）の積である。
金属パッド４１の第２の方向の幅ｗ１ａは、例えば、金属パッド４２の第２の方向の幅ｗ２ａよりも大きい。また、金属パッド４１の第３の方向の幅ｗ１ｂは、例えば、金属パッド４２の第３の方向の幅ｗ２ｂよりも大きい。
金属パッド４１の体積Ｖ１は、例えば、金属パッド４２の体積Ｖ２の８０％以上１２０％以下である。
金属パッド４１の体積Ｖ１は、例えば、金属パッド４１の第１の方向の第１の厚さｔ１と金属パッド４１の第１の面積Ｓ１との第１の積である。また、金属パッド４２の体積Ｖ２は、例えば、金属パッド４２の第１の方向の第２の厚さｔ２と金属パッド４２の第２の面積Ｓ２との第２の積である。
例えば、金属パッド４１の第１の方向の第１の厚さｔ１と金属パッド１１の第１の面積Ｓ１との第１の積は、金属パッド４２の第１の方向の第２の厚さｔ２と金属パッド１２の第２の面積Ｓ２との第２の積の８０％以上１２０％以下である。
第４の実施形態の不揮発性半導体メモリ４００では、図１８に示すように、第１の接合面ＢＩ１における金属パッド４１の第１の面積Ｓ１は、第１の接合面ＢＩ１における金属パッド４２の第２の面積Ｓ２よりも大きい。したがって、金属パッド４１の熱処理による膨張量が大きくなり、金属パッド４２の熱処理による膨張量に近くなる。したがって、金属パッド４１と金属パッド５１との間の接合不良の発生が抑制される。よって、第１のメモリチップ４０１と第２のメモリチップ４０２の接合特性が向上する。
金属パッド４１の熱処理による膨張量と、金属パッド４２の熱処理による膨張量とを近づけ、金属パッド４１と金属パッド５１との間の接合不良の発生を抑制する観点から、金属パッド４１の体積Ｖ１は、金属パッド４２の体積Ｖ２の８０％以上１２０％以下であることが好ましく、９０％以上１１０％以下であることが好ましい。
金属パッド４１の第１の方向の第１の厚さｔ１と金属パッド４１の第１の面積Ｓ１との積は、金属パッド４２の第１の方向の第２の厚さｔ２と金属パッド４２の第２の面積Ｓ２との積の８０％以上１２０％以下であることが好ましく、９０％以上１１０％以下であることが好ましい。
金属パッド４１と金属パッド５１との間の接合不良の発生を抑制する観点から、金属パッド４１の第１の方向の第１の厚さｔ１と金属パッド４１の第１の面積Ｓ１との積は、金属パッド４２の第１の方向の第２の厚さｔ２と金属パッド４２の第２の面積Ｓ２との積よりも大きいことが好ましい。
以上、第４の実施形態によれば、金属パッドの接合不良が抑制され、接合特性が向上する半導体記憶装置を実現することが可能となる。
第１の実施形態ないし第４の実施形態において、接合面を定義している。ロジックＩＣや不揮発性半導体メモリなどの最終製品では、接合面の位置が、明瞭に視認できない場合がある。しかし、例えば、金属パッドと金属パッドとの位置ずれから、接合面の位置は確定できる。
第１の実施形態ないし第３の実施形態において、半導体装置がロジックＩＣの場合を例に説明したが、半導体装置はロジックＩＣに限定されるものではない。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１ 金属パッド（第１の電極）
１２ 金属パッド（第２の電極）
１３ 金属パッド（第６の電極）
１５ 第１の導電層
１６ 第２の導電層
２１ 金属パッド（第３の電極）
２２ 金属パッド（第４の電極）
２３ 金属パッド（第５の電極）
２４ 金属パッド（第７の電極）
４０ 第１のメモリセルアレイ
４０ａ 第１のチャネル半導体層（第１の半導体層）
４０ｂ 第１の電荷蓄積層
４１ 金属パッド（第１の電極）
４２ 金属パッド（第２の電極）
４４ 金属パッド（第６の電極）
４６ 第１のソース半導体層（第２の半導体層）
４８ 第１の導電層
５０ 第２のメモリセルアレイ
５０ａ 第２のチャネル半導体層（第３の半導体層）
５０ｂ 第２の電荷蓄積層
５１ 金属パッド（第３の電極）
５２ 金属パッド（第４の電極）
５５ 第２のソース半導体層（第４の半導体層）
５６ 第２の導電層
５７ 第３の導電層
６２ 金属パッド（第５の電極）
１００ ロジックＩＣ（半導体装置）
１０１ トランジスタチップ（第１のチップ）
１０２ 配線チップ（第２のチップ）
４００ 不揮発性半導体メモリ（半導体記憶装置）
４０１ 第１のメモリチップ（第１のチップ）
４０２ 第２のメモリチップ（第２のチップ）
４０３ 制御チップ（第３のチップ）
ＢＩ 接合面
ＢＩ１ 第１の接合面（接合面）
Ｓ１ 第１の面積
Ｓ２ 第２の面積
Ｓ３ 第３の面積
ＴＲ トランジスタ
ＷＬ１ 第１のワード線（第１のゲート電極層）
ＷＬ２ 第２のワード線（第２のゲート電極層）
ｔ１ 第１の厚さ
ｔ２ 第２の厚さ
ｔ３ 第３の厚さ

Claims (18)

  1. 第１の電極と、第２の電極と、を含む第１のチップと、
    前記第１の電極に接する第３の電極と、前記第２の電極に接する第４の電極と、を含み、前記第１のチップと接合された第２のチップと、を備え、
    前記第１のチップと前記第２のチップの接合面に垂直な第１の方向の前記第１の電極の第１の厚さが、前記第１の方向の前記第２の電極の第２の厚さより薄く、
    前記接合面における前記第１の電極の第１の面積が、前記接合面における前記第２の電極の第２の面積より大きい、半導体装置。
  2. 前記第１の厚さと前記第１の面積との第１の積は、前記第２の厚さと前記第２の面積の第２の積の８０％以上１２０％以下である、請求項１記載の半導体装置。
  3. 前記第１の厚さと前記第１の面積との第１の積は、前記第２の厚さと前記第２の面積の第２の積よりも大きい、請求項１記載の半導体装置。
  4. 前記第２の厚さは、前記第１の厚さの１．５倍以上１０倍以下である、請求項１記載の半導体装置。
  5. 前記第２のチップは、前記第１の電極に接する第５の電極を、更に含む、請求項１記載の半導体装置。
  6. 前記第１のチップは、前記第１の電極に接する第１の導電層と、前記第２の電極に接する第２の導電層を、更に含む、請求項１記載の半導体装置。
  7. 前記第１のチップは第６の電極を、更に含み、
    前記第２のチップは前記第６の電極に接する第７の電極を、更に含み、
    前記第２の厚さは、前記第１の方向の前記第６の電極の第３の厚さより薄く、
    前記第２の面積は、前記接合面における前記第６の電極の第３の面積より大きい、請求項１記載の半導体装置。
  8. 前記第１の電極、前記第２の電極、前記第３の電極、及び前記第４の電極は銅（Ｃｕ）を含む、請求項１記載の半導体装置。
  9. 第１の方向に積層された複数の第１のゲート電極層と、前記第１の方向に延びる第１の半導体層と、前記第１の半導体層と前記複数の第１のゲート電極層の中の少なくとも一つの第１のゲート電極層との間に設けられた第１の電荷蓄積層と、を有する第１のメモリセルアレイと、
    前記第１のメモリセルアレイの前記第１の方向に設けられ、前記第１の半導体層に接する第２の半導体層と、
    前記第１のメモリセルアレイの前記第１の方向と垂直な第２の方向に設けられ、前記第１の方向に延びる第１の導電層と、
    前記第２の半導体層に接する第１の電極と、
    前記第１の導電層に接する第２の電極と、を含む第１のチップと、
    前記第１の電極に接する第３の電極と、前記第２の電極に接する第４の電極と、を含み、前記第１のチップと接合された第２のチップと、を備え、
    前記第１の方向の前記第１の電極の第１の厚さが、前記第１の方向の前記第２の電極の第２の厚さより薄く、
    前記第１のチップと前記第２のチップの接合面における前記第１の電極の第１の面積が、前記接合面における前記第２の電極の第２の面積より大きい、半導体記憶装置。
  10. 前記第２のチップは、
    前記第１の方向に積層された複数の第２のゲート電極層と、前記第１の方向に延びる第３の半導体層と、前記第３の半導体層と前記複数の第２のゲート電極層の中の少なくとも一つの第２のゲート電極層との間に設けられた第２の電荷蓄積層と、を有し、前記接合面との間に前記第３の電極が設けられた第２のメモリセルアレイを、更に含む、請求項９記載の半導体記憶装置。
  11. 前記第２のチップは、
    前記第２のメモリセルアレイの前記第１の方向に設けられ、前記第３の半導体層に接し、前記第２の半導体層と電気的に接続された第４の半導体層、を更に含む、請求項１０記載の半導体記憶装置。
  12. 前記第２のチップは、
    前記第３の電極と前記第２のメモリセルアレイとの間に設けられ、前記第３の電極及び前記第４の電極と接する第２の導電層を、更に含む、請求項１１記載の半導体記憶装置。
  13. 前記第２のチップは、前記第２のメモリセルアレイの前記第２の方向に設けられ、前記第１の方向に延び、前記第２の導電層及び前記第４の半導体層に電気的に接続された第３の導電層を、更に含む、請求項１２記載の半導体記憶装置。
  14. トランジスタ及び第５の電極を含み、前記第２のチップとの間に前記第１のチップが設けられ、前記第１のチップと接合された第３のチップを更に備え、
    前記第１のチップは、前記第５の電極に接する第６の電極を、更に含む、請求項１０記載の半導体記憶装置。
  15. 前記第１の厚さと前記第１の面積との第１の積は、前記第２の厚さと前記第２の面積の第２の積の８０％以上１２０％以下である、請求項９記載の半導体記憶装置。
  16. 前記第１の厚さと前記第１の面積との第１の積は、前記第２の厚さと前記第２の面積の第２の積よりも大きい、請求項９記載の半導体記憶装置。
  17. 前記第２の厚さは、前記第１の厚さの１．５倍以上１０倍以下である、請求項９記載の半導体記憶装置。
  18. 前記第１の電極、前記第２の電極、前記第３の電極、及び前記第４の電極は銅（Ｃｕ）を含む、請求項９記載の半導体記憶装置。
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