KR102188490B1 - 강유전체 메모리를 포함하며 강유전체 메모리에 액세스하기 위한 장치 및 방법 - Google Patents

강유전체 메모리를 포함하며 강유전체 메모리에 액세스하기 위한 장치 및 방법 Download PDF

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Abstract

강유전체 메모리를 포함하고 강유전체 메모리에 액세스하기 위한 장치 및 방법이 개시된다. 예시적인 방법은 커패시터의 제1 셀 플레이트의 전압을 증가시켜 커패시터의 제2 셀 플레이트, 제2 디지트 라인 및 제2 감지 노드의 전압을 변화시키는 단계를 포함한다. 제2 셀 플레이트 및 제2 디지트 라인의 전압은 감소되어 제1 셀 플레이트, 제1 디지트 라인 및 제1 감지 노드의 전압을 변화시킨다. 제1 노드의 전압이 제2 노드의 전압보다 큰 것에 응답하여 제1 노드는 제1 전압으로 구동되고 제2 노드는 제2 전압으로 구동된다. 제1 노드의 전압이 제2 노드의 전압보다 작은 것에 응답하여 제1 노드는 제2 전압으로 구동되고 제2 노드는 제1 전압으로 구동된다.

Description

강유전체 메모리를 포함하며 강유전체 메모리에 액세스하기 위한 장치 및 방법
관련 출원에 대한 상호-참조
본 출원은 2016년 8월 31일자로 출원된 미국 가 출원 제62/381,900호의 출원 이익을 주장한다. 이 출원은 모든 목적을 위해 그 전체가 본 명세서에 참고로 포함된다.
메모리 디바이스들은 컴퓨터, 무선 통신, 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스들에서 정보를 저장하는 데 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태들을 프로그래밍함으로써 저장된다. 예를 들어, 바이너리 디바이스(binary device)는 두 가지 상태들을 가지며, 종종 논리 "1" 또는 논리 "0"으로 표시된다. 다른 시스템에서는, 세 개 이상의 상태들이 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 디바이스는 메모리 디바이스에 저장된 상태를 판독하거나 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스는 메모리 디바이스에 상태를 기록하거나 프로그래밍할 수 있다.
RAM (Random Access Memory), ROM (Read Only Memory), 동적 RAM (DRAM), 동기식 동적 RAM (SDRAM), 강유전체 RAM(FeRAM), 자기 RAM (MRAM), 저항성 RAM (RRAM), 플래시 메모리 및 기타를 포함하는 다양한 종류의 메모리 디바이스들이 존재한다. 메모리 디바이스는 휘발성 또는 비-휘발성 일 수 있다. 비-휘발성 메모리, 예를 들어 플래시 메모리는 외부 전원이 없는 경우에도 장시간 동안 데이터를 저장할 수 있다. 예를 들어, DRAM과 같은 휘발성 메모리 디바이스는 외부 전원에 의해 주기적으로 리프레시되지 않는 한, 시간이 지남에 따라 저장 상태를 잃을 수 있다. 바이너리 메모리 디바이스는, 예를 들어, 충전 또는 방전된 커패시터를 포함할 수 있다. 그러나 충전된 커패시터는 누설 전류를 통해 시간이 지남에 따라 방전되어, 저장된 정보가 손실될 수 있다. 휘발성 메모리의 특정 기능은 빠른 판독 또는 기록 속도와 같은 성능 이점을 제공하는 반면, 정기적인 새로 리프레시 없이 데이터를 저장하는 능력과 같은 비-휘발성 메모리의 기능이 유리할 수 있다.
FeRAM은 휘발성 메모리와 유사한 디바이스 아키텍처를 사용할 수 있지만 저장 디바이스로서 강유전체 커패시터를 사용하기 때문에 비-휘발성 특성을 가질 수 있다. FeRAM 디바이스는 다른 비-휘발성 및 휘발성 메모리 디바이스들과 비교하여 향상된 성능을 갖는다. 그러나, FeRAM 디바이스의 동작을 개선하는 것이 바람직하다. 예를 들어, 메모리 셀 감지 동안 개선된 노이즈 저항성, 보다 소형 회로 및 감소된 레이아웃 크기 및 FeRAM 디바이스의 동작을 위한 개선된 타이밍을 갖는 것이 바람직할 수 있다.
강유전체 메모리를 포함하고 강유전체 메모리에 액세스하기 위한 장치 및 방법이 개시된다. 본 개시의 일 양태에서, 예시적인 방법은 커패시터의 제1 셀 플레이트의 전압을 증가시켜 커패시터의 제2 셀 플레이트, 제2 디지트 라인 및 제2 감지 노드의 전압을 변화시키는 단계를 포함한다. 제2 셀 플레이트 및 제2 디지트 라인의 전압은 감소되어 제1 셀 플레이트, 제1 디지트 라인 및 제1 감지 노드의 전압을 변화시킨다. 제1 노드의 전압이 제2 노드의 전압보다 큰 것에 응답하여 제1 노드는 제1 전압으로 구동되고 제2 노드는 제2 전압으로 구동된다. 제1 노드의 전압이 제2 노드의 전압보다 작은 것에 응답하여 제1 노드는 제2 전압으로 구동되고 제2 노드는 제1 전압으로 구동된다.
본 개시의 다른 양태에서, 예시적인 장치는 제1 및 제2 디지트 라인들, 강유전체 메모리 셀, 제1 및 제2 워드 라인들, 감지 구성 요소 및 제1 및 제2 드라이버들을 포함한다. 강유전체 메모리 셀은 강유전체 커패시터, 제1 선택 구성 요소 및 제2 선택 구성 요소를 포함한다. 제1 선택 구성 요소는 제1 디지트 라인과 강유전체 커패시터의 제1 플레이트 사이에 결합되며 제2 선택 구성 요소는 상기 제2 디지트 라인과 상기 강유전체 커패시터의 제2 플레이트 사이에 결합된다. 제1 워드 라인은 제1 선택 구성 요소의 게이트에 결합되고 제2 워드 라인은 제2 선택 구성 요소의 게이트에 결합된다. 감지 구성 요소는 스위치를 통해 상기 제1 디지트 라인에 결합된 제1 감지 노드를 포함하며 절연 스위치를 통해 제2 디지트 라인에 결합된 제2 감지 노들를 더 포함한다. 감지 구성 요소는 제1 및 제2 감지 노드들의 전압들을 래칭하도록 구성된다. 제1 드라이버 회로는 제1 디지트 라인에 결합되고 활성화될 때 판독 전압을 제공하도록 구성된다. 제2 드라이버 회로는 상기 제2 디지트 라인에 결합되고 활성화될 때 접지 전압을 제공하도록 구성된다.
도 1은 본 개시의 다양한 실시 예들에 따른 강유전체 메모리를 지원하는 예시적인 메모리 어레이의 블록도이다.
도 2a는 본 개시의 일 실시 예에 따른 메모리 셀들의 칼럼을 포함하는 예시적인 회로의 개략도이다. 도 2b는 본 개시의 일 실시 예에 따른 감지 구성 요소의 개략도이다.
도 3a 및 도 3b는 본 개시의 다양한 실시 예들에 따른 강유전체 메모리 셀에 대한 예시적인 비-선형 전기적 특성의 다이어그램이다.
도 4(a) 내지 도 4(e)는 본 개시의 일 실시 예에 따른 판독 동작 동안의 다양한 신호들의 타이밍 다이어그램이다.
도 5(a) 내지 도 5(e)는 본 개시의 일 실시 예에 따른 판독 동작 동안의 다양한 신호의 타이밍 다이어그램이다.
도 6은 본 개시의 일 실시 예에 따른 기록 동작 동안의 다양한 신호들의 타이밍 다이어그램이다.
도 7은 본 개시의 일 실시 예에 따른 기록 동작 동안의 다양한 신호들의 타이밍 다이어그램이다.
도 8은 본 개시의 일 실시 예에 따른 메모리 셀들을 나타내는 메모리 어레이의 일부분의 측 단면도를 도시하는 다이어그램이다.
도 9는 본 개시의 다양한 실시 예들에 따른 강유전체 메모리를 지원하는 메모리 어레이의 블록 다이어그램이다.
도 10은 본 개시의 다양한 실시 예들에 따른 강유전체 메모리를 지원하는 시스템의 블록 다이어그램이다.
하기 상세한 설명은 본 개시의 실시 예들에 대한 충분한 이해를 제공하기 위해 제공된다. 그러나, 본 발명의 실시 예들이 이러한 특정 세부 사항 없이도 실시될 수 있음은 당업자에게 명백할 것이다. 또한, 본 명세서에 기술된 본 개시의 특정 실시 예들은 예로서 제공되며, 이러한 특정 실시 예들에 대한 개시의 범위를 제한하기 위해 사용되어서는 안 된다. 다른 예들에서, 공지된 회로, 제어 신호, 타이밍 프로토콜 및 소프트웨어 동작은 불필요하게 본 개시를 모호하게 하는 것을 피하기 위해 상세하게 도시되지 않았다.
도 1은 본 개시의 다양한 실시 예들에 따른 강유전체 메모리(ferroelectric memory)를 지원하는 예시적인 메모리 어레이(100)를 도시한다. 메모리 어레이(100)는 또한 전자 메모리 장치로 지칭될 수 있다. 메모리 어레이(100)는 상이한 상태들을 저장하도록 프로그램 가능한 메모리 셀들(105)을 포함한다. 각 상태는 서로 다른 논리 값들을 나타낼 수 있다. 예를 들어, 두 개의 상태들을 저장하는 메모리의 경우, 논리 값들은 논리 0 및 논리 1로 표시될 수 있다. 몇몇 경우들에서, 메모리 셀(105)은 세 개 이상의 논리 상태들을 저장하도록 구성된다. 메모리 셀(105)은 프로그램 가능한 상태를 나타내는 전하를 저장하는 커패시터를 포함할 수 있다. 예를 들어, 충전된 및 비-충전된 커패시터는 각각 두 개의 논리 상태들을 나타낼 수 있다.
강유전체 메모리 셀은 유전체 재료로서 강유전체를 갖는 커패시터를 포함할 수 있다. 강유전체 커패시터의 상이한 충전 레벨들은 상이한 논리 상태들을 나타낼 수 있다. 강유전체 메모리 셀들(105)은 예를 들어, 주기적 리프레시 동작을 필요로 하지 않고 논리 상태의 영구 저장과 같은 다른 메모리 아키텍처들에 비해 성능이 개선될 수 있는 유리한 특성들을 가질 수 있다.
판독 및 기록과 같은 동작들은 적절한 액세스 라인(access line)(110) 및 디지트 라인(digit line)(115)을 활성화 또는 선택함으로써 메모리 셀들(105) 상에서 수행될 수 있다. 액세스 라인(110)은 또한 워드 라인(word line)(110)으로 지칭될 수 있다. 워드 라인(110) 또는 디지트 라인(115)을 활성화 또는 선택하는 것은 각각의 라인에 전압을 인가하는 것을 포함한다. 워드 라인들(110) 및 디지트 라인들(115)은 도전성 재료로 제조된다. 예를 들어, 워드 라인들(110) 및 디지트 라인들(115)은 금속(구리, 알루미늄, 금, 텅스텐 등과 같은), 금속 합금, 도핑된 반도체, 다른 도전성 재료 등으로 제조될 수 있다. 도 1의 예에 따르면, 메모리 셀들(105)의 각각의 로우(row)는 워드 라인들(110)(WL-CT 및 WL-CB)에 결합되고 메모리 셀들(105)의 각각의 컬럼은 디지트 라인들(115)(BL-CT 및 BL-CB)에 결합된다. 각각의 워드 라인들(110) 및 디지트 라인들(115)을 활성화시킴으로써(예를 들어, 워드 라인들(110) 또는 디지트 라인들(115)에 전압을 인가), 메모리 셀(105)은 그들의 교차점에서 액세스될 수 있다. 메모리 셀(105)에 액세스하는 것은 메모리 셀(105)의 판독 또는 기록을 포함한다. 워드 라인들(110) 및 디지트 라인들(115)의 교차는 메모리 셀의 어드레스로 지칭될 수 있다.
일부 아키텍처들에서, 셀의 논리 저장 디바이스, 예를 들어 커패시터는 선택 구성 요소(selection component)에 의해 디지트 라인과 전기적으로 분리될 수 있다. 워드 라인(110)은 각각의 선택 구성 요소에 연결되어 제어할 수 있다. 예를 들어, 선택 구성 요소는 트랜지스터일 수 있고, 워드 라인(110)은 트랜지스터의 게이트에 결합될 수 있다. 워드 라인(110)을 활성화 시키면 메모리 셀(105)의 커패시터와 대응되는 디지트 라인(115) 사이의 전기적 결합 또는 폐회로가 초래된다. 그 후 디지트 라인들은 메모리 셀(105)을 판독하거나 기록하기 위해 액세스될 수 있다.
메모리 셀들(105)에 대한 액세스는 로우 디코더(row decoder)(120) 및 컬럼 디코더(column decoder)(130)를 통해 제어될 수 있다. 일부 예시들에서, 로우 디코더(120)는 메모리 제어기(140)로부터 로우 어드레스를 수신하고, 수신된 로우 어드레스에 기초하여 적절한 워드 라인들(110)을 활성화시킨다. 유사하게, 컬럼 디코더(130)는 메모리 제어기(140)로부터 컬럼 어드레스를 수신하고 적절한 디지트 라인들(115)을 활성화시킨다. 예를 들어, 메모리 어레이(100)는 다수의 워드 라인들(110) 및 다수의 디지트 라인들(115)을 포함할 수 있다. 따라서, 워드 라인들(110)(WL-CT 및 WL-CB) 및 디지트 라인들(115)(BL-CT 및 BL-CB)을 활성화함으로써, 그들의 교차점에서 메모리 셀(105)이 액세스될 수 있다.
액세스 시, 메모리 셀(105)은 감지 구성 요소(125)에 의해 판독되거나 감지되어, 메모리 셀(105)의 저장된 상태를 결정할 수 있다. 예를 들어, 메모리 셀(105)에 액세스 한 후, 메모리 셀(105)의 강유전체 커패시터는 대응하는 디지트 라인(115)으로 방전될 수 있다. 강유전체 커패시터를 방전시키는 것은 강유전체 커패시터에 바이어싱(biasing) 또는 전압 인가에 기초할 수 있다. 방전은 디지트 라인들(115)의 전압에서의 변화를 유발할 수 있고, 감지 구성 요소(125)는 이를 메모리 셀(105)의 저장 상태를 결정하기 위해 기준 전압(도시되지 않음)과 비교할 수 있다. 예를 들어, 디지트 라인(115)이 기준 전압보다 높은 전압을 갖는다면, 감지 구성 요소(125)는 메모리 셀(105)의 저장된 상태가 논리 1이라고 또는 그 반대라고 결정할 수 있다. 감지 구성 요소(125)는, 증폭된 차이를 래칭(latching)하는 것을 포함할 수 있는, 신호들의 차이를 검출(예컨대, 비교) 및 증폭하기 위해 다양한 트랜지스터들 또는 증폭기들을 포함할 수 있다. 별도의 감지 구성 요소(125)가 각각의, 디지트 라인들 쌍(BL-CT 및 BL-CB)에 제공될 수 있다. 메모리 셀(105)의 검출된 논리 상태는 출력(135)으로서 컬럼 디코더(130)를 통해 출력될 수 있다.
메모리 셀(105)은 관련 워드 라인들(110) 및 디지트 라인들(115)을 활성화시킴으로써 프로그래밍되거나 기록될 수 있다. 전술한 바와 같이, 워드 라인(110)을 활성화시키는 것은 메모리 셀(105)의 대응되는 로우를 그들의 각각의 디지트 라인(115)에 전기적으로 결합시킨다. 워드 라인들(110)이 활성화되는 동안 관련된 디지트 라인들(115)을 제어함으로써, 메모리 셀(105)이 기록될 수 있는데-예를 들어 논리 값이 메모리 셀(105)에 저장될 수 있다. 컬럼 디코더(130)는 메모리 셀들(105)에 기록될 데이터, 예를 들어 입력(135)을 수신할 수 있다. 강유전체 메모리 셀(105)은 강유전체 커패시터 양단에 전압을 인가함으로써 기록될 수 있다. 이 프로세스에 대해서는 아래에서 자세히 설명된다.
일부 메모리 아키텍처들에서, 메모리 셀(105)에 액세스하는 것은 저장된 논리 상태를 저하 시키거나 파괴할 수 있고, 원래의 논리 상태를 메모리 셀(105)로 복귀시키기 위해 재-기록(re-write)(예를 들어, 복원(restore)) 동작이 수행될 수 있다. 예를 들어, 커패시터는 감지 동작 동안 부분적으로 또는 완전히 방전되어, 저장된 논리 상태를 손상시킬 수 있다. 따라서 논리 상태는 감지 동작 후에 재-기록될 수 있다. 또한, 워드 라인들(110)을 활성화시키는 것은 로우 내의 모든 메모리 셀들의 방전을 초래할 수 있다. 따라서, 상기 로우 내의 몇몇 또는 모든 메모리 셀들(105)은 재-기록될 필요가 있을 수 있다.
메모리 제어기(140)는 로우 디코더(120), 컬럼 디코더(130) 및 감지 구성 요소들(125)과 같은 다양한 구성 요소들을 통해 메모리 셀들(105)의 동작(예를 들어, 판독, 기록, 재-기록 등)을 제어할 수 있다. 메모리 제어기(140)는 원하는 워드 라인들(110) 및 디지트 라인들(115)을 활성화시키기 위해 로우 및 컬럼 어드레스 신호들을 생성할 수 있다. 메모리 제어기(140)는 또한 메모리 어레이(100)의 동작 동안 사용되는 다양한 전압 전위들(voltage potentials)을 생성하고 제어할 수 있다. 일반적으로, 여기에서 논의된 인가된 전압의 진폭, 형상 또는 지속 시간은 조정되거나 변화될 수 있으며 메모리 어레이(100)를 동작시키기 위한 다양한 동작들에 대해 상이할 수 있다. 또한, 메모리 어레이(100) 내의 하나, 다수 또는 모든 메모리 셀들(105)은 동시에 액세스될 수 있다. 예를 들어, 메모리 어레이(100)의 다수 또는 모든 셀들은 모든 메모리 셀들(105), 또는 메모리 셀(105)의 그룹이 단일 논리 상태로 설정되는 리셋 동작(reset operation) 중에 동시에 액세스될 수 있다.
도 2a는 본 개시의 일 실시 예에 따른 메모리 셀들의 컬럼을 포함하는 예시적인 회로(200)를 도시한다. 도 2a는 본 개시의 다양한 실시 예들에 따른 메모리 셀들(105)을 포함하는 예시적인 회로(200)를 도시한다. 회로(200)는 메모리 셀들(105)(MC(0)-MC(n))을 포함하며, 여기서 "n"은 어레이 크기에 의존한다. 회로(200)는 워드 라인들(WL-CT(0)-WL-CT(n) 및 WL-CB(0)-WL-CB(n)), 디지트 라인들(BL-CT 및 BL-CB) 및 감지 구성 요소(125)를 포함한다. 워드 라인들, 디지트 라인들 및 감지 구성 요소는 각각 도 1을 참조하여 기술된 바와 같이 메모리 셀들(105), 워드 라인들(110), 디지트 라인들(115) 및 감지 컴포넌트들(125)의 예시일 수 있다. 메모리 셀들(105)의 하나의 컬럼 및 n 로우들이 도 2a에 도시되어 있지만, 메모리 어레이는 도시된 것과 같은 메모리 셀들의 많은 컬럼들 및 로우들을 포함할 수 있다.
메모리 셀들(105)은 제1 플레이트, 셀 상부(230), 및 제2 플레이트, 셀 하부(215)을 갖는 커패시터(205)와 같은 논리 저장 구성 요소를 포함할 수 있다. 셀 상부들(230) 및 셀 하부들(215)은 그들 사이에 위치된 강유전체 재료를 통해 용량성으로 결합될 수 있다. 셀 상부(230) 및 셀 하부(215)의 방향은 메모리 셀(105)의 동작을 변경하지 않고 플립될 수 있다. 메모리 셀들(105)은 선택 구성 요소들(220 및 224)을 더 포함할 수 있다. 선택 구성 요소들(220 및 224)는 트랜지스터, 예를 들어 n-형 전계 효과 트랜지스터일 수 있다. 이러한 예에서, 각각의 메모리 셀들(105)은 두 개의 트랜지스터들 및 하나의 커패시터(예를 들어, 2T1C)를 포함한다.
회로(200)는 또한 절연 스위치(isolation switch)(231) 및 기준 스위치(233)를 포함한다. 기준 신호(VBLREF)는 기준 스위치(233)에 제공된다. 절연 스위치(231) 및 기준 스위치(233)는 감지 구성 요소(125)의 감지 노드(A)에 결합된다. 절연 스위치(231)의 활성화는 신호(ISO)에 의해 제어되고 기준 스위치(233)의 활성화는 신호(ISOREF)에 의해 제어된다. 일부 실시 예에서, 기준 스위치(233)는 회로(200)에 포함되지 않는다. 예를 들어, 실시 예들에서, 회로(200)는 메모리 셀(105)에 의해 저장된 논리 값을 결정하기 위한 자체 기준 전압을 제공한다. 이러한 실시 예에서, 감지 컴포넌트(125)에 별도의 기준 전압(예를 들어, VBLREF 기준 신호의 전압 VREF)을 제공하는 것은 필요하지 않다. 회로(200)는 또한 스위치(235) 및 드라이버 회로들(237, 239)을 포함한다. 일부 예에서, 절연 스위치(231), 기준 스위치(233) 및 스위치(235)는 트랜지스터, 예를 들어 n-형 전계 효과 트랜지스터일 수 있으며, 이는 그 임계 전압보다 크거나 같은 전압을 인가함으로써 활성화될 수 있다. 스위치(235)의 활성화는 신호(RESTORE)에 의해 제어된다. 드라이버 회로(237)는 활성화 될 때 VREAD 전압을 제공하고 드라이버 회로(239)는 활성화될 때 접지 전압(GND)을 제공한다.
메모리 셀들(105)은 디지트 라인(BL-CT) 및 디지트 라인(BL-CB)을 통해 감지 구성 요소(125)와 전자 통신할 수 있다. 스위치(235)는 감지 구성 요소(125)와 디지트 라인(BL-CT) 및 구동 회로(237) 사이에 직렬로 연결될 수 있다. 스위치(235)는 메모리 셀(105) 및 구동기 회로(237)로부터 감지 구성 요소(125)를 전기적으로 결합 또는 절연시킨다. 도 2a의 예에서, 셀 상부(230)는 디지트 라인(BL-CT)를 통해 액세스될 수 있고 셀 하부는 디지트 라인(BL-CB)를 통해 액세스될 수 있다. 전술한 바와 같이, 다양한 상태들이 커패시터(205)를 충전 또는 방전함으로써 저장될 수 있다.
커패시터(205)의 저장된 상태는 회로(200)에 나타난 다양한 요소들을 동작시킴으로써 판독되거나 감지될 수 있다. 커패시터(205)는 디지트 라인들(BL-CB 및 BL-CT)과 전자 통신할 수 있다. 예를 들어, 커패시터(205)는 선택 구성 요소들(220 및 224)이 비활성화될 때 디지트 라인들(BL-CB 및 BL-CT)로부터 절연될 수 있고, 커패시터(205)는 선택 구성 요소들(220 및 224)이 활성화될 때 디지트 라인들(BL-CB 및 BL-CT)에 결합될 수 있다. 선택 구성 요소들(220 및 224)을 활성화시키는 것은 메모리 셀(105)을 선택하는 것으로 지칭될 수 있다. 몇몇 경우에, 선택 구성 요소들(220, 224)은 트랜지스터이고, 동작은 트랜지스터 게이트에 전압을 인가함으로써 제어되며, 인가된 전압 크기는 트랜지스터의 임계 전압보다 크다. 워드 라인(WL-CB)은 선택 구성 요소(220)를 활성화시키고 워드 라인(WL-CT)은 선택 구성 요소(224)를 활성화시킬 수 있다. 예를 들어, 워드 라인(WL-CB)에 인가된 전압이 선택 구성 요소(220)의 트랜지스터 게이트에 인가되고 워드 라인(WL-CT)에 인가된 전압이 선택 구성 요소(224)의 트랜지스터 게이트에 인가된다. 결과적으로, 각각의 커패시터(205)는 디지트 라인들(BL-CB 및 BL-CT)에 각각 결합된다. 메모리 셀(105)은 워드 라인들(WL-CB 및 WL-CT) 모두가 비활성화될 때 저장 모드로 고려될 수 있다. 메모리 셀(105)은 또한 워드 라인들(WL-CB 및 WL-CT) 모두가 활성화되고 디지트 라인들(BL-CB 및 BL-CT)의 전압이 동일할 때 저장 모드로 고려될 수 있다.
워드 라인들(WL-CB(0)-WL-CB(n) 및 WL-CT(0)-WL-CT(n))은 메모리 셀들(105)(MC(0)-MC(n)의 선택 구성 요소들(220 및 224)과 각각 전자 통신한다. 따라서, 각각의 메모리 셀(105)의 워드 라인들(WL-CB 및 WL-CT)을 활성화시키는 것은 메모리 셀(105)을 활성화시킬 수 있다. 예를 들어, WL-CB(0) 및 WL-CT(0)를 활성화시키는 것은 메모리 셀 MC(0)을 활성화시키고, WL-CB(1) 및 WL- CT(1)을 활성화시키는 것은 메모리 MC (1)를 활성화시킨다. 일부 예들에서, 선택 구성 요소들(220 및 224)의 위치는 스위칭되어, 선택 구성 요소(220)는 디지트 라인(BL-CT)와 셀 상부(230) 사이에 결합되고, 선택 구성 요소는(224)는 디지트 라인(BL-CB)과 셀 하부(215) 사이에 결합된다.
커패시터(205)의 플레이트들 사이의 강유전체 재료로 인해, 아래에서 보다 상세히 설명되는 바와 같이, 커패시터(205)는 디지트 라인들(BL-CB 및 BL-CT)에 결합 시 방전되지 않을 수 있다. 강유전체 커패시터(205)에 의해 저장된 논리 상태를 감지하기 위해, 워드 라인들(WL-CB 및 WL-CT)은 각각의 메모리 셀(105)을 선택하도록 바이어싱될 수 있으며, 전압은, 예를 들어 드라이버 회로(237)에 의해, 디지트 라인(BL-CT)에 인가될 수 있다. 디지트 라인(BL-CT) 바이어스는 선택 구성 요소(224)를 활성화시키기 전 또는 후에 적용될 수 있다. 디지트 라인(BL-CT)을 바이어싱하는 것은 커패시터(205) 양단에 전압 차를 초래하여, 커패시터(205) 상의 저장된 전하가 변화할 수 있다. 마찬가지로, 디지트 라인(BL-CB)을 바이어싱하는 것은 커패시터(205) 양단에 전압 차를 초래할 수 있으며, 커패시터(205) 상의 저장된 전하의 변화를 초래할 수 있다. 저장된 전하의 변화의 크기는 각 커패시터(205)의 초기 상태, 예를 들어, 초기 상태가 논리 1 또는 논리 0을 저장되었는지 여부에 의존할 수 있다. 선택 구성 요소(220)가 워드 라인(WL-CB)에 의해 활성화될 때, 디지트 라인(BL-CT)을 바이어싱함으로써 저장된 전하의 변화는 커패시터(205) 상에 저장된 전하에 기초하여 디지트 라인(BL-CB)의 전압을 변화시킬 수 있다. 유사하게, 선택 구성 요소(224)가 워드 라인(WL-CT)에 의해 활성화될 때, 디지트 라인(BL-CB)을 바이어싱함으로써 저장된 전하의 변화는 커패시터(205) 상에 저장된 전하에 기초하여 디지트 라인(BL-CT)의 전압을 변화시킬 수 있다. 디지트 라인들(BL-CB 또는 BL-CT)의 전압의 변화는 절연 스위치(231) 및 스위치(235) 모두가 각각 활성화될 때 감지 노드들(A 및 B) 상의 변화를 일으킬 수 있다. 결과적인 디지트 라인(BL-CB) 또는 디지트 라인(BL-CT)의 전압은 각 메모리 셀(105)의 저장된 상태에 의해 표현되는 논리 값을 결정하기 위해 감지 구성 요소(125)에 의해 기준 전압과 비교될 수 있다. 일부 실시 예들에서, 결과적인 디지트 라인(BL-CB) 또는 디지트 라인(BL-CT)의 전압은 감지 구성 요소(125)에 의해, VBLREF 신호의 VREF 전압과 같은 일정한 전압인, 기준 전압과 비교될 수 있다. 다른 실시 예들에서, 결과적인 디지트 라인(BL-CB) 또는 디지트 라인(BL-CT)의 전압은 감지 구성 요소(125)에 의해 자기-제공되는 기준 전압, 예를 들어 디지트 라인들(BL-CB 및 BL-CT)을 액세스 동작 동안 바이어싱한 것으로부터 기인하는 기준 전압과 비교될 수 있다.
감지 구성 요소(125)는, 증폭된 차이를 래칭하는 것을 포함할 수 있는, 신호들의 차이를 검출 및 증폭하기 위해 다양한 트랜지스터들 또는 증폭기들을 포함할 수 있다. 감지 구성 요소(125)는 그 감지 노드들(예를 들어, 감지 노드들 A 또는 B) 중 어느 하나의 전압과 기준 전압일 수 있는 기준 신호(VBLREF)의 전압을 수신하여 비교하는 감지 증폭기를 포함할 수 있다. 일부 실시 예들에서, 감지 노드들 중 어느 하나의 전압은 자체 제공되는 기준 전압과 비교될 수 있다. 감지 노드들(A 및 B)의 전압들은, 예를 들어 감지 노드(A)가 디지트 라인(BL-CB)에 연결되고 감지 노드(B)가 디지트 라인(BL-CT)에 연결될 때, 각각 디지트 라인들(BL-CB 및 BL-CT)의 전압들의 영향을 받을 수 있다. 감지 증폭기 출력(예컨대, 감지 노드)은 비교에 기초하여 더 높은(예를 들어, 포지티브) 또는 더 낮은(예를 들어, 네거티브 또는 접지) 공급 전압으로 구동될 수 있고 다른 감지 노드는 상보 전압(complementary voltage)으로 구동될 수 있다(예를 들어, 양의 공급 전압은 음 또는 접지 전압에 상보적이며, 음 또는 접지 전압은 양의 공급 전압에 상보적이다). 예를 들어, 감지 노드(B)가 기준 신호(VBLREF)보다 높은 전압 또는 자기 제공 기준 전압보다 높은 전압을 갖는다면, 감지 증폭기는 감지 노드(B)를 양의 공급 전압으로 구동하고 감지 노드(A)를 음 또는 접지 전압으로 구동할 수 있다. 감지 구성 요소(125)는 감지 증폭기의 상태를 래칭할 수 있으며(예를 들어, 감지 노드(A) 및/또는 감지 노드(B)의 전압 및/또는 디지트 라인들(BL-CB 및/또는 BL-CT)의 전압), 이는 메모리 셀(105), 예컨대 저장 상태 및 논리 값, 논리 1을 결정하는데 사용될 수 있다. 대안적으로, 감지 노드(B)가 기준 신호(VBLREF)보다 낮은 전압 또는 자기 제공 기준 전압보다 낮은 전압을 갖는다면, 감지 증폭기는 감지 노드(B)를 음의 또는 접지 전압으로 구동하고 감지 노드(A)를 양의 공급 전압으로 구동할 수 있다. 감지 구성 요소(125)는 또한 메모리 셀(105)의 저장 상태 및 논리 값, 예컨대 논리 0을 결정하기 위해 감지 증폭기 상태를 래칭할 수 있다. 저장된 상태는 메모리 셀 (105)의 논리 값을 나타낼 수 있고, 이는 예컨대 도 1을 참조하여 출력(135)으로서 컬럼 디코더(130)를 통해 출력될 수 있다. 감지 구성 요소(125)가 디지트 라인들(BL-CB 및 BL-CT)을 상보 전압으로 또한 구동하는 실시 예에서, 상보적인 전압들이 메모리 셀(105)에 인가되어 판독된 원래의 데이터 상태를 복원할 수 있다. 데이터를 복원하면 별도의 복원 동작이 필요하지 않다.
전술한 바와 같이, 워드 라인들(WL-CB 및 WL-CT) 및 선택 구성 요소들(220 및 224)은 커패시터(205)의 셀 하부(215) 및 셀 상부(230)의 독립적인 제어를 제공하여, 따라서, 종래의 강유전체 메모리에서 필요로 하는 공유된 셀 플레이트에 대한 필요성이 제거된다. 결과적으로, 셀들은 예를 들어, 셀 플레이트와 관련된 패턴 노이즈와 같은 교란 메커니즘에 덜 민감할 수 있다. 추가적으로, 공유 셀 플레이트 설계에 필요한 셀 플레이트 드라이버 회로들이 필요 없기 때문에 회로 크기를 줄일 수 있다. 메모리 셀들의 복수의 컬럼들의 디지트 라인들은 서로 독립적으로 전압으로 구동될 수 있다. 예를 들어, 메모리 셀들의 제1 컬럼의 디지트 라인(BL-CT)(셀 하부에 대향하는, 선택 구성 요소를 통해 셀 상부에 결합된 디지트 라인)은 메모리 셀들의 제2 컬럼의 디지트 라인(BL-CT)이 구동되는 전압과 독립적으로 전압으로 구동될 수 있다.
도 2b는 본 개시의 일 실시 예에 따른 감지 구성 요소(125)를 도시한다. 감지 구성 요소(125)는 p-형 전계 효과 트랜지스터들(252 및 256) 및 n-형 전계 효과 트랜지스터들(262 및 266)을 포함한다. 트랜지스터(252) 및 트랜지스터(262)의 게이트는 감지 노드(A)에 연결된다. 트랜지스터(256) 및 트랜지스터(266)의 게이트는 감지 노드(B)에 연결된다. 트랜지스터들(252 및 256) 및 트랜지스터들(262 및 266)은 감지 증폭기를 나타낸다. p-형 전계 효과 트랜지스터(258)는 전원(예를 들어, VREAD 전압 전원)에 결합되도록 구성되고, 트랜지스터들(252 및 256)의 공통 노드에 결합된다. 트랜지스터(258)는 활성 PSA 신호(예를 들어, 활성 로우 논리)에 의해 활성화된다. n-형 전계 효과 트랜지스터(268)는 감지 증폭기 기준 전압(예를 들어, 접지)에 연결되도록 구성되며, 트랜지스터들(262 및 266)의 공통 노드에 결합된다. 트랜지스터(268)는 활성 NSA 신호(예를 들어, 활성 하이 논리)에 의해 활성화된다. 감지 노드(A)에 결합된 기준 스위치(233)는 또한 도 2b에 도시되어있다. 기준 신호(VBLREF)는 기준 스위치(233)에 제공된다. 기준 스위치(233)의 활성화는 신호(ISOREF)에 의해 제어된다. 전술한 바와 같이, 일부 실시 예들에서, 회로(200)가 메모리 셀(105)에 의해 저장된 논리 값을 결정하기 위한 자체 기준 전압을 제공하는 실시 예에서와 같이, 기준 스위치(233)는 회로(200)에 포함되지 않는다. 이러한 실시 예들에서, 감지 구성 요소(125)에 별도의 기준 전압(예를 들어, VBLREF 기준 신호의 전압 VREF)을 제공하는 것은 필요하지 않다.
동작 시, 감지 증폭기는 감지 증폭기를 전원의 전압 및 감지 증폭기 기준 전압에 결합하기 위해 PSA 및 NSA 신호들을 활성화시킴으로써 활성화된다. 감지 증폭기는 활성화될 때 감지 노드들(A 및 B)의 전압을 비교하고 감지 노드들(A와 B)를 상보적인 전압 레벨로 구동하여 전압 차를 증폭한다(예를 들어, 감지 노드(A)를 VREAD로, 감지 노드(B)를 접지로 구동하거나, 또는 감지 노드(A)를 접지로, 감지 노드(B)를 VREAD로 구동). 감지 노드들(A 및 B)이 상보적인 전압 레벨로 구동될 때, 감지 노드들(A 및 B)의 전압들은 감지 증폭기에 의해 래칭되고 감지 증폭기가 비활성화될 때까지 래칭된 채로 유지된다.
도 2a를 참조하면, 메모리 셀(105)을 기록하기 위해, 전압이 커패시터(205) 양단에 인가될 수 있다. 다양한 방법들이 상용될 수 있다. 일부 예들에서, 선택 구성 요소들(220 및 224)이 커패시터(205)를 디지트 라인들(BL-CB 및 BL-CT)에 전기적으로 결합하기 위해 워드 라인들(WL-CB 및 WL-CT)를 통해 각각 활성화될 수 있다. 강유전체 커패시터(205)에 대해, 전압은 커패시터(205) 양단에 양 또는 음 전압을 인가하기 위해 셀 상부(230)(디지트 라인 BL-CT를 통해) 및 셀 하부(215)(디지트 라인 BL-CB를 통해)의 전압을 제어함으로써 커패시터(205) 양단에 인가될 수 있다.
일부 예들에서, 복원 동작은 감지 후에 수행될 수 있다. 전술한 바와 같이, 감지 동작은 메모리 셀(105)의 원래의 저장된 상태를 저하 시키거나 파괴시킬 수 있다. 감지 후에, 상태는 메모리 셀(105)에 다시 기록될 수 있다. 예를 들어, 감지 구성 요소(125)는 메모리 셀(105)의 저장된 상태를 결정할 수 있고, 예를 들어 절연 스위치(231) 및 스위치(235)를 통해 동일한 상태를 다시 기록할 수 있다.
강유전체 재료는 비-선형 분극 특성(non-linear polarization property)을 갖는다. 도 3a 및도 3b는 본 개시의 다양한 실시 예들에 따른 강유전체 메모리에 대한 메모리 셀에 대한 히스테리시스 곡선들(hysteresis curves)(300-a(도 3a) 및 300-b(도 3b))에 따른 비-선형 전기적 특성의 예를 도시한다. 히스테리시스 곡선들(300-a 및 300-b)은 예시적인 강유전체 메모리 셀 기록 및 판독 프로세스를 각각 도시한다. 히스테리시스 곡선들(300)은 전압 차(V)의 함수로서 강유전체 커패시터(예를 들어, 도 2a의 커패시터(205)) 상에 저장된 전하(Q)를 나타낸다.
강유전체 재료는 자발적인 전기적 분극을 특징으로 하며, 예를 들어 전계가 없을 때 영이 아닌(non-zero) 전기 분극을 유지한다. 예시적인 강유전체 재료는 티탄산바륨(barium titanate)(BaTiO3), 티탄산납(lead titanate)(PbTiO3), 티탄산 지르코늄 납(lead zirconium titanate)(PZT) 및 탄탈산 비스무트 스트론튬(strontium bismuth tantalate)(SBT)를 포함한다. 본 명세서에서 설명된 강유전체 커패시터는 이들 또는 다른 강유전체 재료를 포함할 수 있다. 강유전체 커패시터 내의 전기 분극은 강유전체 재료의 표면에서의 순 전하를 초래하고 커패시터 단자들을 통해 반대 전하를 끌어 당긴다. 따라서, 전하가 강유전체 재료와 커패시터 단자들의 인터페이스에 저장된다. 전기 분극은 외부에서 인가된 전기장이 없을 때 상대적으로 오랜 시간, 심지어 무기한으로 유지될 수 있기 때문에, 예를 들어, 휘발성 메모리 어레이에 사용되는 커패시터와 비교하여, 전하 누설(charge leakage)이 현저하게 감소될 수 있다. 이는 일부 휘발성 메모리 아키텍처에 대해 상술한 바와 같이 리프레시 동작을 수행할 필요성을 감소시킬 수 있다.
히스테리시스 곡선들(300)은 커패시터의 단일 단자의 관점에서 이해될 수 있다. 예로서, 강유전체 재료가 음의 분극을 갖는다면, 양의 전하가 단자에 축적된다. 마찬가지로, 강유전체 재료가 양의 분극을 갖는다면, 음의 전하가 단자에 축적된다. 또한, 히스테리시스 곡선들(300) 내의 전압은 커패시터 양단의 전압 차를 나타내며 방향성을 갖는다는 것을 이해해야 한다. 예를 들어, 양의 전압은 해당 단자에 양 전압을 인가함으로써 실현될 수 있다(예를 들어, 셀 상부(230) 그리고 접지(또는 대략 0 볼트(0V))에서 제2 단자 (예를 들어, 셀 하부(215))를 유지). 해당 단자를 접지 상태로 유지하고 제2 단자에 양의 전압을 인가함으로써 음의 전압을 인가할 수 있는데, 예를 들어 양의 전압을 인가하여 해당 단자를 음극으로 분극 시킨다. 유사하게, 히스테리시스 곡선들(300)에 도시된 전압 차를 생성하기 위해 두 양의 전압들, 두 음 전압들 또는 양 및 음 전압들의 임의의 조합이 적절한 커패시터 단자들에 인가될 수 있다.
히스테리시스 곡선(300-a)에 도시된 바와 같이, 강유전체 재료는 제로 전압 차이로 양 또는 음의 분극을 유지할 수 있어, 두 가능한 충전 상태: 충전 상태(305) 및 충전 상태(310)를 초래한다. 도 3의 예에 따르면, 충전 상태(305)는 논리 0을 나타내고 충전 상태(310)는 논리 1을 나타낸다. 일부 예들에서, 각각의 충전 상태들의 논리 값들은 이해의 손실 없이 역전될 수 있다.
강유전체 재료의 전기 분극을 제어함으로써, 따라서 전압을 인가하여 커패시터 단자들 상의 전하를 제어함으로써, 논리 0 또는 1이 메모리 셀에 기록될 수 있다. 예를 들어, 커패시터 양단에 순 양 전압(315)을 인가하면 충전 상태(305-a)에 도달할 때까지 전하가 축적된다. 전압(315)을 제거하면, 충전 상태(305-a)는 제로 전위에서 충전 상태(305)에 도달할 때까지 경로(320)를 따른다. 유사하게, 충전 상태(310)는 순 음의 전압(325)을 인가함으로써 기록되며, 이는 충전 상태(310-a)를 초래한다. 음의 전압(325)을 제거한 후에, 충전 상태(310-a)는 제로 전압에서 충전 상태(310)에 도달할 때까지 경로(330)를 따른다. 충전 상태들(305 및 310)은 또한 잔류(remnant) 분극(Pr) 값들로 지칭될 수 있고, 이는 외부 바이어스(예를 들어, 전압)를 제거할 때 남는 분극(또는 전하)이다.
강유전체 커패시터의 저장된 상태를 판독하거나 감지하기 위해, 커패시터 양단에 전압이 인가될 수 있다. 이에 응답하여, 저장된 전하(Q)는 변화하고, 변화의 정도는 초기 전하 상태에 의존하고, 결과적으로 최종 저장된 전하(Q)는 충전 상태(305-b 및 310-b)가 초기에 저장되었는지에 의존한다. 예를 들어, 히스테리시스 곡선(300-b)은 두 개의 가능한 저장된 전하 상태들(305-b 및 310-b)을 도시한다. 전압(335)은 전술한 바와 같이 커패시터 양단에인가 될 수 있다. 양의 전압으로 도시되었지만, 전압(335)은 음일 수 있다. 전압(335)에 응답하여, 충전 상태(305-b)는 경로(340)를 따라갈 수 있다. 마찬가지로, 충전 상태(310-b)가 초기에 저장되면, 그것은 경로(345)를 따른다. 충전 상태(305-c) 및 충전 상태(310-c)의 최종 위치는 특정 감지 스킴 및 회로를 포함하는 다수의 인자에 의존한다.
몇몇 경우에, 최종 충전은 메모리 셀에 결합된 디지트 라인의 고유 커패시턴스(intrinsic capacitance)에 의존할 수 있다. 예를 들어, 커패시터가 디지트 라인에 전기적으로 결합되고 전압(335)이 인가되면, 디지트 라인의 전압은 그 고유의 커패시턴스로 인해 상승할 수 있다. 따라서, 감지 구성 요소에서 측정된 전압은 전압(335)과 동일하지 않을 수 있고 대신에 디지트 라인의 전압에 의존할 수 있다. 따라서, 히스테리시스 곡선(300-b)상의 최종 충전 상태들(305-c 및 310-c)의 위치는 디지트 라인의 캐패시턴스에 의존할 수 있고, 부하-라인 분석(load-line analysis)을 통해 결정될 수 있다. 충전 상태들(305-c 및 310-c)은 디지트 라인 커패시턴스에 대해 정의될 수 있다. 결과적으로, 커패시터의 전압, 전압(350) 또는 전압(355)은 상이 할 수 있고 커패시터의 초기 상태에 의존할 수 있다.
디지트 라인 전압을 기준 전압과 비교함으로써, 커패시터의 초기 상태가 결정될 수 있다. 디지트 라인 전압은 전압(335)과 커패시터 양단의 최종 전압, 전압(350) 또는 전압(355) 사이의 차이일 수 있다(예를 들어, 전압(335)-전압(350) 또는 예를 들어, 전압(335)-전압(355)). 예를 들어, 디지트 라인 전압이 기준 전압보다 높거나 낮은 경우에, 저장된 논리 상태를 결정하기 위해 그 크기가 두 개의 가능한 디지트 라인 전압들 사이에 있도록 기준 전압이 생성될 수 있다. 예를 들어, 기준 전압은 두 개의 양들(전압(335)-전압(350) 및 전압(335)-전압(355))의 평균일 수 있다. 다른 예에서, 감지 구성 요소의 제1 감지 노드 상의 전압을 절연시키고, 그 다음 디지트 라인을 통해 감지 구성 요소의 제2 감지 노드에서 전압 변화를 일으키고, 상기 제2 감지 노드의 결과 전압을 상기 제1 감지 노드의 절연 전압과 비교함으로써 기준 전압이 제공될 수 있다. 감지 구성 요소에 의한 비교 시, 감지된 디지트 라인 전압은 기준 전압보다 높거나 낮게 결정될 수 있으며, 강유전체 메모리 셀의 저장된 논리 값(예를 들어, 논리 0 또는 1)이 결정될 수 있다.
도 4(a) 내지 도 4(e)는 본 개시의 일 실시 예에 따른 판독 동작 동안의 다양한 신호들의 타이밍 다이어그램들이다. 도 4(a) 내지 도 4(e)는 메모리 어레이(100) 및 도 1 및 도 2의 예시 회로(200)를 참조하여 설명될 것이다. 도 4(a) 내지 도 4(e)의 예시적인 판독 동작은 메모리 셀의 저장된 상태(및 대응하는 논리 값)를 결정하는데 사용되는 기준 전압에 비해 증가된 전압 마진을 제공할 수 있다.
시간(T0) 전에, 디지트 라인(BL-CB)는 활성화된 절연 스위치(231)를 통해 감지 구성 요소(125)의 감지 노드(A)에 결합된다. 스위치(235)는 디지트 라인(BL-CT)의 전압과 감지 노드(B)의 전압이 서로 독립적 이도록 비활성화 된다. 디지트 라인(BL-CB) 및 감지 노드(A), 및 디지트 라인(BL-CT) 및 감지 노드(B)는 모두 접지와 같은 전압으로 미리 충전된다. 시간(T0)에서, 워드 라인(WL-CB)이 활성화되어 선택 구성 요소(220)를 활성화하여 셀 하부(215)을 디지트 라인(BL-CB)에 연결한다. 시간(T1)에서, 드라이버 회로(237)는 전압(VREAD)를 디지트 라인(BL-CT) 상으로 구동할 수 있다. 시간(T2)에서 워드 라인(WL-CT)이 활성화되어, 선택 구성 요소를(224)를 활성화하여 셀 상부(230)를 디지트 라인(BL-CT)에 연결한다(도 4(a)).
전압(VREAD)은 활성화된 선택 구성 요소(224)를 통해 셀 상부(230)에 인가되어 셀 하부(215)에서 전압 변화를 일으킨다. 전술한 바와 같이, 셀 하부(215)에서 발생된 전압 변화의 크기는 커패시터(205)에 의해 초기에 저장된 충전 상태에 적어도 부분적으로 기초한다. 초기 전압으로부터 증가된 전압으로의 셀 바닥(215)에서의 전압 변화는 또한 디지트 라인(BL-CB) 및 감지 노드(A)의 전압을 또한 변화시킨다. 초기 충전 상태가 논리 1을 나타내는 경우, 감지 노드(A)(도 4(c)의 SENSEA-1) 및 디지트 라인(BL-CB)(도 4(b)의 BL-CB-1)는 접지(예를 들어, 초기 전압)에서 제1 전압(예를 들어, 증가된 전압)으로 변경한다(도 4(c)). 초기 충전 상태가 논리 0을 나타내는 경우, 감지 노드(A)(도 4(e)의 SENSEA-0) 및 디지트 라인(BL-CB)(도 4(b)의 BL-CB-0)는 접지(예를 들어, 초기 전압)에서 제2 전압(예를 들어, 증가된 전압)으로 변환한다. 도 4(a) 내지 도 4(e)에 도시된 예시에서, 제1 전압은 제2 전압보다 크다.
스위치(235)는 시간(T2)에서 여전히 활성화되지 않으므로, 디지트 라인(BL-CT)과 감지 노드(B)는 활성 스위치(235)를 통해 연결되지 않는다. 그럼에도 불구하고, 시간(T2)에서 전압(VREAD)을 디지트 라인(BL-CT) 및 활성화된 선택 구성 요소(224)를 통해 셀 상부(230)에 결합시키는 것은 또한 감지 노드(B)의 전압을 변화시킨다. 초기 충전 상태가 논리 1을 나타내는 경우, 감지 노드(B)(도 4(c)의 SENSEB-1)는 접지에서 제3 전압으로 변화한다. 초기 충전 상태가 논리 0을 나타내는 경우, 감지 노드(B)(도 4(d)의 SENSEB-0)는 접지에서 제4 전압으로 변화한다. 도 4에 도시된 예에서, 제3 전압은 제4 전압보다 크며, 제3 및 제4 전압들 모두는 제2 전압보다 작다. 감지 노드(A), 감지 노드(B) 및 디지트 라인(BL-CB)의 전압은 시간(T2)과 시간(T3) 사이에 발생한다.
시간(T3)에서, 절연 스위치(231)는 감지 노드(A)가 디지트 라인(BL-CB)(도 5(a))으로부터 절연되도록 비활성화되고, 스위치(235)는 감지 노드(B)와 디지트 라인(BL-CT) 사이의 전압을 전도하기 위해 신호(RESTORE)에 의해 활성화된다. 기준 스위치(233)는 기준 신호(VBLREF)의 전압(VREF)을 감지 노드(A)에 제공하도록 활성화된다. 기준 신호(VBLREF)의 전압(VREF)은 일정한(예를 들어, 고정된) 전압이다. 결과적으로, 감지 노드(A)의 전압은 기준 신호(VBLREF)에 의해 제1 또는 제2 전압으로부터 전압(VREF)으로 변한다 (도 4(c) 및 도 4(e)). 감지 노드(B)는 활성화된 스위치(235)를 통해 디지트 라인(BL-CT)에 연결되고, 이는 감지 노드(B)의 전압을 제3 또는 제4 전압으로부터 디지트 라인(BL-CT)의 전압인 전압(VREAD)으로 변화시킨다(도 4(c) 및 도 4(e)).
드라이버 회로(239)는 시간(T4)에서 인에이블되어 디지트 라인(BL-CB)를 접지로 구동하고, 이는 셀 하부(215)를 접지로 또한 변화시킨다. 디지트 라인(BL-CB)의 전압은 제1 전압에서 접지로(도 4(b))(논리 1에 대응하는 커패시터(205)의 초기 충전 상태로 인해) 또는 제2 전압에서 접지로(도 4(d))(논리 0에 대응하는 커패시터(205)의 초기 충전 상태로 인해) 변할 수 있다. 제1 전압에서 접지로의 전압 변화는 제2 전압에서 접지로의 전압 변화보다 크다.
접지로 구동되는 디지트 라인(BL-CB)에 기인한 셀 하부(215)의 전압 변화는 커패시터(205) 양단에 연결되어 셀 상부(230)의 전압 변화를 일으킨다. 활성화된 선택 구성 요소(224), 디지트 라인(BL-CT) 및 활성화된 스위치(235)를 통해 감지 노드(B)가 셀 상부(230)에 결합되면 전압 변화는 감지 노드(B)의 전압을 또한 변화시킨다. 감지 노드(B)의 전압 변화는 디지트 라인(BL-CB)의 전압 변화에 의존할 수 있다. 예를 들어, 디지트 라인(BL-CB)의 전압 변화가 제1 전압에서 접지까지인 경우, 감지 노드(B)의 전압은 감지 노드(A)에 인가된 VBLREF 신호의 전압(VREF)보다 작은 제5 전압(도 4(c))으로 VREAD 전압에서 변화한다. 디지트 라인(BL-CB)의 전압 변화가 제2 전압에서 접지까지인 경우, 감지 노드(B)의 전압은 VREAD 전압으로부터 감지 노드(A)에 인가된 VBLREF 신호의 전압(VREF)보다 큰 제6 전압(SENSEB-0)까지 변한다.
시간(T5) 전에 스위치(235)는 감지 노드(B)를 디지트 라인(BL-CT)로부터 절연시키기 위해 신호(RESTORE)에 의해 비활성화된다. 시간(T5)에서 감지 구성 요소(125)가 활성화되고 절연 스위치(231)가 활성화되어 감지 노드(A)를 디지트 라인(BL-CB)에 연결한다. 또한 시간(T5)에서, 또는 그 직후에, 스위치(235)가 활성화되어 감지 노드(B)를 디지트 라인(BL-CT)에 연결한다. 감지 구성 요소(125)가 활성화되면, 감지 노드(A)와 감지 노드(B) 사이의 전압 차가 검출되고 증폭되어 감지 노드들을 상보 전압들(예를 들어, VREAD 및 접지)로 구동한다. 디지트 라인들(BL-CB 및 BL-CT)은 마찬가지로 활성화된 절연 스위치(231) 및 활성화된 스위치(235)를 통해 감지 구성 요소(125)에 의해 상보적인 전압으로 구동된다. 예를 들어, 감지 노드(B)의 전압이 감지 노드(A)의 전압(VREF)보다 작은 경우(예를 들어, 제5 전압에서 감지 노드(B)(도 4(c)의 SENSEB-1)), 활성화된 감지 구성 요소(125)는 감지 노드(B)(및 디지트 라인 BL-CT)을 접지로 구동하고 감지 노드(A)(및 디지트 라인 BL-CB)를 전압(VREAD)으로 구동한다. 대조적으로, 감지 노드(B)의 전압이 감지 노드(A)의 VREF 전압보다 큰 경우(예를 들어, 제4 전압에서 감지 노드(B)(도 4(e)의 SENSEB-0)), 활성화된 감지 구성 요소(125)는 감지 노드(B)(및 디지트 라인 BL-CT)를 전압(VREAD)으로 구동하고 감지 노드(A)(및 디지트 라인 BL-CB)를 접지(도 4(e))로 구동한다. 감지 노드(A) 및 감지 노드(B)의 전압들은 상보적인 전압으로 구동된 후에 감지 구성 요소(125)에 의해 래칭된다. 감지 노드들(A 및 B)의 래칭된 전압은 예를 들어, 출력(135)으로서 컴럼 디코더(130)(도 1)를 통해 출력될 수 있는 대응하는 논리 값을 나타낸다.
또한 시간(T5)에서 또는 시간(T5) 후에, 절연 스위치(231)가 활성화되어 감지 노드(A)를 디지트 라인(BL-CB)(도 4(a))에 연결한다. 감지 노드(B)는 활성화된 스위치(235)를 통해 디지트 라인(BL-CT)에 연결된다. 그 결과, 감지 구성 요소(125)에 의한 상보적인 전압으로 감지 노드들(A 및 B)을 구동하는 것은 또한 디지트 라인들(BL-CB 및 BL-CT)을 상응하는 상보 전압으로 구동한다. 유사하게, 디지트 라인들(BL-CB 및 BL-CT)을 구동하는 것은 또한 셀 하부(215) 및 셀 상부(230)를 상보적인 전압으로 구동한다.
예를 들어, 감지 노드(B)를 접지에, 감지 노드(A)를 전압(VREAD)(도 4(c))으로 구동하는 것은 또한 디지트 라인(BL-CT) 및 셀 상부(230)를 접지로 구동하고 디지트 라인(BL-CB) 및 셀 하부(215)를 전압(VREAD)(도 4(b))으로 구동한다. 감지 노드(B)를 전압(VREAD)으로 구동하고 감지 노드(A)를 접지로 구동(도 4(e))하는 것은 또한 디지트 라인(BL-CT) 및 셀 상부(230)를 전압(VREAD)으로 구동하고 디지트 라인(BL-CB) 및 셀 하부(215)를 접지(도 4(d))로 구동한다. 셀 상부(230) 및 셀 하부(215)에 상보적인 전압으로 구동하는 것은 판독 동작이, 커패시터(205)의 원래의 충전 상태를 복구함으로써, 커패시터(205)의 원래의 충전 상태를 변경시키거나 열화 시키지 않는다.
감지 구성 요소(125)는 시간(T6)에서 비활성화되고 감지 노드들(A 및 B), 및 디지트 라인들(BL-CB 및 BL-CT)의 전압은 접지로 구동된다. 워드 라인들(WL-CB 및 WL-CT)는 시간(T7)(도 4(a))에서 비활성화되어 선택 구성 요소들(220 및 224)을 비활성화하여 커패시터(205)를 디지트 라인(BL-CB 및 BL-CT)으로부터 각각 절연시켜 판독 동작을 완료한다.
또한, 도 5(a) 내지 도 5(e)는 본 개시의 일 실시 예에 따른 판독 동작 동안의 다양한 신호들의 타이밍 다이어그램이다. 또한, 도 5(a) 내지 도 5(e)는 메모리 어레이(100) 및 도 1 및 도 2의 예시 회로(200)를 참조하여 설명 될 것이다. 아래에서보다 상세히 설명되는 바와 같이, 도 5(a) 내지 도 5(e)의 판독 동작은 메모리 셀에 의해 저장된 논리 값을 결정하기 위한 자기-제공 기준 전압에 의존한다. 따라서, 이 목적을 위한 별도의 기준 전압은 도 5(a) 내지 도 5(e)의 예시적인 판독 동작에서 필요하지 않으며, 회로 복잡성을 감소시키고 회로 밀도를 향상시킬 수 있다. 예를 들어, 자기-제공(예를 들어, 국부적으로 생성된) 기준 전압은 감지 구성 요소로부터 두 개의 트랜지스터들을 제거할 수 있게 하며, 기준 증폭기 및 기준 분배 네트워크를 제거하도록 허용할 수 있다. 또한, 자기-제공 기준 전압은 강유전체 메모리 셀은 사이클링, 임프린팅(imprinting) 및 일정한 기준 전압에 대한 감지 윈도우에 영향을 미치는 온도 변화의 민감성을 겪기 때문에 유익할 수 있다.
시간(T0) 전에, 디지트 라인(BL-CB)은 활성 절연 스위치(231)를 통해 감지 구성 요소(125)의 감지 노드(A)에 연결된다. 디지트 라인(BL-CB) 및 감지 노드(A), 그리고 디지트 라인(BL-CT) 및 감지 노드(B)는 모두 접지와 같은 기준 전압으로 미리 충전된다. 시간(T0)에서, 워드 라인(WL-CB)이 활성화되어 선택 구성 요소(220)가 활성화되어 디지트 라인(BL-CB)이 셀 하부(215)에 연결된다. 시간(T1)에서, 드라이버 회로(237)는 전압(VREAD)를 디지트 라인(BL-CT) 상으로 구동할 수 있다. 워드 라인(WL-CT)은 시간(T2)에 활성화되어 선택 구성 요소(224)를 활성화시켜 디지트 라인(BL-CT)을 셀 상부(230)에 결합시킨다(도 5(a)).
전압(VREAD)은 활성화된 선택 구성 요소(224)를 통해 셀 상부(230)에 인가되어 셀 하부(215)에서 전압 변화를 일으킨다. 전술한 바와 같이, 셀 하부(215)에서 발생된 전압 변화의 크기는 커패시터(205)에 의해 초기에 저장된 충전 상태에 적어도 부분적으로 기초한다. 하부(215)에서의 전압 변화는 또한 디지트 라인(BL-CB) 및 감지 노드(A)의 전압을 또한 변화시킨다. 초기 충전 상태가 논리 1을 나타내는 경우, 감지 노드(A)(도 5(c)의 SENSEA-1) 및 디지트 라인(BL-CB)(도 5(b)의 BL-CB-1)는 접지에서 제1 전압으로 변화한다. 초기 충전 상태가 논리 0을 나타내는 경우, 감지 노드(A)(도 5(e)의 SENSEA-0) 및 디지트 라인(BL-CB)(도 5(d)의 BL-CB-0)은 접지에서 제2 전압으로 변화한다. 도 5(b) 내지 도 5(e)에 도시된 예에서, 제1 전압은 제2 전압보다 크다.
스위치(235)는 시간(T2)에서 여전히 활성화되지 않으므로, 디지트 라인(BL-CT)과 감지 노드(B)는 활성 스위치(235)를 통해 연결되지 않는다. 그럼에도 불구하고, 시간(T2)에서 전압(VREAD)을 디지트 라인(BL-CT) 및 활성화된 선택 구성 요소(224)를 통해 셀 상부(230)에 결합시키는 것은 또한 감지 노드(B)의 전압을 변화시킨다. 초기 충전 상태가 논리 1을 나타내는 경우, 감지 노드(B)(도 5(c)의 SENSEB-1)는 접지에서 제3 전압으로 변화한다. 초기 충전 상태가 논리 0을 나타내는 경우, 감지 노드(B)(도 5(d)의 SENSEB-0)는 접지에서 제4 전압으로 변화한다. 도 5에 도시된 예에서, 제3 전압은 제4 전압보다 크며, 제3 및 제4 전압은 제2 전압보다 작다. 감지 노드(A), 감지 노드(B) 및 디지트 라인(BL-CB)의 전압은 시간들(T2와 T3) 사이에 발생한다.
시간(T3)에서, 절연 스위치(231)는 감지 노드(A)가 도 5(a)에서 디지트 라인(BL-CB)으로부터 절연되도록 비활성화되고, 스위치(235)는 감지 노드(B)와 디지트 라인(BL-CT) 사이의 전압을 전도하기 위해 신호(RESTORE)에 의해 활성화된다. 결과적으로, 감지 노드(A)의 전압은 디지트 라인(BL-CB)의 전압을 변화시키지 않고 변할 수 있고 그 반대의 경우도 가능하다. 감지 노드(B)를 디지트 라인(BL-CT)에 연결하도록 스위치(235)가 활성화되면, 감지 노드(B)의 전압은 제3 또는 제4 전압에서 디지트 라인(BL-CT)의 전압인 전압(VREAD)으로 변화한다(도 5(c) 및 도 5(e)). 절연 스위치(231)가 비활성화되면, 디지트 라인(BL-CB)은 제1 또는 제2 전압으로 유지되고 감지 노드(A)는 제1 또는 제2 전압에 비해 증가한다(도 5(c) 및 5(e)).
드라이버 회로(239)는 시간(T4)에서 인에이블되어 디지트 라인(BL-CB)를 접지로 구동하고, 이는 또한 셀 하부(215)를 접지로 변화시킨다. 디지트 라인(BL-CB)의 전압은 제1 전압에서 접지로(도 5(b))(논리 1에 대응되는 커패시터(205)의 초기 충전 상태로 인해), 또는 제2 전압에서 접지로(도 5(d)) 변화할 수 있다(논리 0에 대응되는 커패시터(205)의 초기 충전 상태로 인해). 제1 전압에서 접지로의 전압 변화는 제2 전압에서 접지로의 전압 변화보다 크다. 디지트 라인(BL-CB)의 전압 변화는 또한 감지 노드(A)의 전압을 변화시킨다. 감지 노드(A)가 제1 전압에 비해 증가된 전압에 있는 경우, 디지트 라인(BL-CB)이 접지로 구동됨에 따라 감지 노드(A)의 전압(도 5(c)의 SENSEA-1)은 제5 전압으로 변한다. 감지 노드(A)가 제2 전압에 비해 증가된 전압에 있는 경우, 디지트 라인(BL-CB)이 접지로 구동됨에 따라 감지 노드(A)의 전압(도 5(e)의 SENSEA-0)은 제6 전압으로 변한다.
접지로 구동되는 디지트 라인(BL-CB)에 기인한 셀 하부(215)의 전압 변화는 커패시터(205) 양단에 연결되어 셀 상부(230)의 전압 변화를 초래한다. 활성화된 선택 구성 요소(224), 디지트 라인(BL-CT) 및 활성화된 스위치(235)를 통해 감지 노드(B)가 셀 상부(230)에 결합되면, 상기 전압의 변화는 감지 노드(B)의 전압을 또한 변화시킨다. 감지 노드(B)의 전압 변화는 디지트 라인(BL-CB)의 전압 변화에 의존할 수 있다. 예를 들어, 디지트 라인(BL-CB)의 전압 변화가 제1 전압에서 접지까지인 경우, 감지 노드(B)의 전압은 VREAD 전압으로부터 감지 노드(A)의 제5 전압(도 5(c)의 SENSEA-1)보다 작은 제7 전압(도 5(c)의 SENSEB-1)으로 변화한다. 디지트 라인(BL-CB)의 전압 변화가 제2 전압에서 접지까지인 경우, 감지 노드(B)의 전압은 VREAD 전압으로부터 감지 노드(A)의 제6 전압(도 5(e)의 SENSEA-0)보다 큰 제8 전압(도 5(e)의 SENSEB-0)으로 변화한다.
시간(T5) 전에, 스위치(235)는 감지 노드(B)를 디지트 라인(BL-CT)로부터 절연시키기 위해 신호(RESTORE)에 의해 비활성화된다. 시간(T5)에서 감지 구성 요소(125)가 활성화되고, 감지 노드(A)와 감지 노드(B) 사이의 전압 차가 검출되고 증폭되어, 감지 노드들이 상보적인 전압들(예를 들어, VREAD 및 접지)으로 구동된다. 감지 노드(A)에서의 전압은 감지 노드(B)에서의 전압이 비교되는 기준 전압을 나타낸다. 감지 노드(A)에서의 기준 전압은 자기-제공되며, 시간(T1)에서 디지트 라인(BL-CT)을 통해 셀 상부(230)에 전압(VREAD)을 구동시킴으로써 얻어지는 셀 하부(215)의 전압에 기초한다. 감지 노드(B)의 전압이 감지 노드(A)의 전압보다 작은 경우(예를 들어, 제7 전압(도 5(c)의 SENSEB-1)에서의 감지 노드(B) 및 제5 전압(도 5(c)의 SENSEA-1)에서의 센스 노드(A)), 활성화된 감지 구성 요소(125)는 감지 노드(B)를 접지로, 그리고 감지 노드(A)를 전압(VREAD)으로 구동한다. 대조적으로, 감지 노드(B)의 전압이 감지 노드(A)의 전압보다 큰 경우(예를 들어, 제5 전압(도 5(e)의 SENSEB-0)에서 감지 노드(B) 및 제6 전압에서 감지 노드(A)(도 5(e)의 SENSEA-0)), 활성화된 감지 구성 요소(125)는 감지 노드(B)를 전압(VREAD)으로, 그리고 감지 노드(A)를 접지로 구동한다. 감지 노드(A) 및 감지 노드(B)의 전압들은 상보적인 전압들로 구동된 후에 감지 구성 요소(125)에 의해 래칭된다. 감지 노드들(A 및 B)의 래칭된 전압들은 대응하는 논리 값을 나타내며, 이는, 예를 들어, 출력(135)(도 1)으로서 컬럼 디코더(130)를 통해 출력될 수 있다.
또한 시간(T5)에서 또는 시간(T5) 후에 절연 스위치(231)가 활성화되어 감지 노드(A)를 디지트 라인(BL-CB)에 결합되고, 스위치(235)는 활성화되어 감지 노드(B)를 디지트 라인(BL-CT)에 결합한다(도 5(a)). 감지 노드(B)는 활성화된 스위치(235)를 통해 디지트 라인(BL-CT)에 연결된다. 그 결과, 감지 구성 요소(125)에 의한 상보적인 전압으로 감지 노드들(A 및 B)을 구동시키는 것은 또한 디지트 라인들(BL-CB 및 BL-CT)을 대응되는 상보 전압으로 구동시킨다. 유사하게, 디지트 라인들(BL-CB 및 BL-CT)을 구동시키는 것은 또한 셀 하부(215) 및 셀 상부(230)를 상보적인 전압으로 구동시킨다.
예를 들어, 감지 노드(B)를 접지에, 그리고 감지 노드(A)를 전압(VREAD)(도 5(c))로 구동하는 것은 또한 디지트 라인(BL-CT) 및 셀 상부(230)를 접지로 구동하고 디지트 라인(BL-CB) 및 셀 하부(215)를 전압(VREAD)(도 5(b))으로 구동한다. 감지 노드(B)를 전압(VREAD)으로 구동하고 감지 노드(A)를 접지로 구동(도 5(e))하는 것은 또한 디지트 라인(BL-CT) 및 셀 상부(230)를 전압(VREAD)으로 구동하고 디지트 라인(BL-CB) 및 셀 하부(215)를 접지된다(도 5(d))로 구동한다. 셀 상부(230) 및 셀 하부(215)을 상보적인 전압으로 구동하는 것은 판독 동작이 커패시터(205)의 원래의 충전 상태를 복원함으로써 커패시터(205)의 원래의 충전 상태를 변경 시키거나 저하시키지 않도록 보장한다.
감지 구성 요소(125)는 시간(T6)에서 비활성화되고, 감지 노드들(A 및 B) 및 디지트 라인들(BL-CB 및 BL-CT)의 전압은 접지로 구동된다. 워드 라인들(WL-CB 및 WL-CT)은 시간(T7) (도 5(a))에서 비활성화되어, 선택 구성 요소들(220 및 224)을 비활성화시켜 디지트 라인들(BL-CB 및 BL-CT)로부터 커패시터(205)를 각각 분리시켜 판독 동작을 완료한다.
개시된 판독 동작들, 예를 들어 도 4(a) 내지 도 4(e) 및 도 5(a) 내지 도 5(e)를 참조하여 기술된 판독 동작들의 실시 예들은 강유전체 메모리 셀들을 판독하기 위한 감지 윈도우를 증가시킬 수 있고, 판독 동작 중에 커패시터 플레이트를 보다 높은 전압에 부딪치기 위해 추가 전력을 소비하는 것을 방지한다. 대조적으로, 커패시터 플레이트를 초기에(예를 들어, VREAD 전압으로) 구동하는데 소비되는 전력은 감지 윈도우를 증가시키기 위해 재순환될 수 있다.
도 6은 본 개시의 일 실시 예에 따른 기록 동작 동안의 다양한 신호들의 타이밍 다이어그램이다. 도 6은 메모리 어레이(100) 및 도 1 및 도 2의 예시 회로(200)를 참조하여 설명 될 것이다. 도 6의 예시적인 기록 동작에서, 논리 "1"을 현재 저장하고 있는 메모리 셀(105)에 논리 "0"이 기록된다.
시간(TA) 이전에, 워드 라인들(WL-CB 및 WL-CT)은 활성화되어 선택 구성 요소들(220 및 224)을 각각 활성화시킨다. 그 결과, 디지트 라인(BL-CB)은 셀 하부(215)에 결합되고, 디지트 라인(BL-CT)은 커패시터(205)의 셀 상부(230)에 연결된다. 디지트 라인(BL-CB)의 전압은 현재 저장된 논리 "1"을 나타내는 VREAD 전압에 있고, 디지트 라인(BL-CT)의 전압은 기준 전압, 예컨대 접지에 있다. 또한 시간(TA) 이전에, 디지트 라인(BL-CB)은 활성화된 절연 스위치(231)를 통해 감지 구성 요소(125)의 감지 노드(A)에 연결되고, 디지트 라인(BL-CT)은 활성화된 스위치(235)를 통해 감지 구성 요소(125)의 감지 노드(B)에 연결된다. 따라서, 시간(TA) 전에, 감지 노드들(A 및 B)은 각각 셀 하부(215) 및 셀 상부(230)에 결합된다.
시간(TA)에서, 감지 노드들(A 및 B)에 연결된 기록 증폭기(도시되지 않음)는 감지 노드(A)를 VREAD 전압 전방에서 접지로 구동하고 감지 노드(B)를 접지에서 VREAD 전압으로 구동한다. 감지 노드들(A 및 B)의 전압들은 감지 구성 요소(125)에 의해 래칭된다. 기록 증폭기에 의해 구동되는 감지 노드(A 및 B)에 의해, 디지트 라인(BL-CB)의 전압은 접지로 변하고 디지트 라인(BL-CT)의 전압은 VREAD 전압으로 변한다. 감지 노드(A) 및 디지트 라인(BL-CB)의 접지 전압은 커패시터(205)에 기록된 논리 "0"을 나타낸다. 디지트 라인(BL-CB)의 접지 전압 및 디지트 라인(BL-CT)의 VREAD 전압은 각각 활성화된 선택 구성 요소들(220 및 224)를 통해 셀 하부(215) 및 셀 상부(230)에 인가된다. 그 결과, 커패시터(205)는 반대 극성으로 분극화되어, 저장된 상태 데이터를 논리 "1"을 나타내는 것으로부터 논리 "0"을 나타내는 것으로 변한다.
시간(TB)까지, 감지 노드들(A 및 B)에서의 전압들은 감지 구성 요소(125)에 의해 래칭되고, 감지 노드들(A 및 B)의 전압들은 기록 증폭기에 의해 더 이상 구동되지 않는다. 감지 구성 요소(125)는 시간(TB)에서 비활성화되고, 감지 노드(B)(및 디지트 라인(BL-CT))의 전압은 접지로 변화한다. 동일한 전압에서의 셀 상부(230) 및 셀 하부(215) 모두에서, 워드 라인들(WL-CB 및 WL-CT)은 시간(TC)에서 비활성화되어 기록 동작을 완료한다.
도 7은 본 개시의 일 실시 예에 따른 기록 동작 동안의 다양한 신호들의 타이밍 다이어그램이다. 도 7은 메모리 어레이(100) 및 도 1 및 도 2의 예시 회로(200)를 참조하여 설명될 것이다. 도 7의 예시적인 기록 동작에서, 논리 "1"은 현재 논리 "0"을 저장하는 메모리 셀(105)에 기록된다.
시간(TA) 이전에, 워드 라인들(WL-CB 및 WL-CT)은 활성화되어 선택 구성 요소들(220 및 224)을 각각 활성화시킨다. 그 결과, 디지트 라인(BL-CB)은 커패시터(205)의 셀 하부(215)에 결합되고 디지트 라인(BL-CT)은 셀 상부(230)에 결합된다. 디지트 라인(BL-CB)의 전압은 현재 저장된 논리 "0"을 나타내는 접지에 있고, 디지트 라인(BL-CT)의 전압은 VREAD 전압에 있다. 또한 시간(TA) 이전에, 디지트 라인(BL-CB)은 활성화된 절연 스위치(231)를 통해 감지 구성 요소(125)의 감지 노드(A)에 결합되고, 디지트 라인(BL-CT)은 활성화된 스위치(235)를 통해 감지 구성 요소(125)의 감지 노드(B)에 결합된다. 따라서, 시간(TA) 전에, 감지 노드들(A 및 B)는 각각 셀 하부(215) 및 셀 상부(230)에 결합된다.
시간(TA)에서, 감지 노드들(A 및 B)에 결합된 기록 증폭기(도시되지 않음)는 감지 노드(A)를 접지에서 VREAD 전압으로 구동하고 감지 노드(B)를 VREAD 전압에서 접지로 구동한다. 감지 노드들(A 및 B)의 전압들은 감지 구성 요소(125)에 의해 래칭된다. 기록 증폭기에 의해 구동되는 감지 노드(A 및 B)에 의해, 디지트 라인(BL-CB)의 전압은 VREAD 전압으로 변하고 디지트 라인(BL-CT)의 전압은 접지로 변한다. 감지 노드(A) 및 디지트 라인(BL-CB)의 VREAD 전압은 커패시터(205)에 기록된 논리 "1"을 나타낸다. 디지트 라인(BL-CB)의 VREAD 전압 및 디지트 라인(BL-CT)의 접지 전압은 각각 활성화된 선택 구성 요소들(220 및 224)을 통해 셀 하부(215) 및 셀 상부(230)에 인가된다. 그 결과, 커패시터(205)는 반대 극성으로 분극화되어 저장 상태를 논리 "0"을 나타내는 것으로부터 논리 "1"로 변화시킨다.
시간(TB)까지, 감지 노드들(A 및 B)의 전압들은 감지 구성 요소(125)에 의해 래칭되고, 감지 노드들(A 및 B)의 전압들은 기록 증폭기에 의해 더 이상 구동되지 않는다. 감지 구성 요소(125)는 시간(TB)에서 비활성화되고 감지 노드(B)(및 디지트 라인(BL-CT))의 전압은 접지로 변화한다. 동일한 전압에서의 셀 상부(230) 및 셀 하부(215) 모두로, 워드 라인들(WL-CB 및 WL-CT)은 시간(TC)에서 비활성화되어 기록 동작을 완료한다.
일부 실시 예들에서, 도 6 및 도 7을 참조하여 기술된 기록 동작들은 판독 동작, 예를 들어, 도 4(a) 내지 도 4(e) 및 도 5(a) 내지 도 5(e)를 참조하여 기술된 판독 동작들과 관련하여 수행될 수 있다. 예를 들어, 도 4(a) 내지 도 4(e) 및 도 5(a) 내지 도 5(e)의 예시적인 판독 동작을 참조하면, 도 6의 예시적인 기록 동작은 감지 구성 요소(125)가 감지 노드들(A 및 B), 디지트 라인들(BL-CB 및 BL-CT), 및 셀 하부(215) 및 셀 상부(230)를 상보 전압들(예를 들어, 도 4(a) 내지 도 4(e) 및 도 5(a) 내지 도 5(e)의 시간(T5) 이후)로 구동하는 다음에, 그리고 메모리 셀(105)이 논리 1을 저장할 때 수행될 수 있다(예를 들어, 전압(VREAD)에서의 BL-CB 및 셀 하부(215) 그리고 접지에서의 BL-CT 및 셀 상부 (230)). 다른 예에서, 도 4(a) 내지 도 4(e) 및 도 5(a) 내지 도 5(e)의 예시적인 판독 동작을 참조하면, 도 7의 예시적인 기록 동작은 감지 구성 요소(125)가 감지 노드들(A 및 B), 디지트 라인들(BL-CB 및 BL-CT), 및 셀 하부(215) 및 셀 상부(230)를 상보 전압으로 구동하는 다음에(예를 들어, 시간(T5) 이후) 그리고 메모리 셀이 논리 0을 저장할 때 수행될 수 있다(예를 들어, 접지에서의 BL-CB 및 셀 하부(215) 그리고 VREAD 전압에서의 BL-CT 및 셀 상부(230)). 도 6 및 도 7의 예시적인 기록 동작들은 실시 예는 다른 실시 예들에서 상이한 동작들과 관련하여 수행될 수 있다.
도 4 및 도 5를 참조하여 앞서 설명된 바와 같이, 논리 "1"은 기준 전압(예를 들어, 기준 신호(VBLREF)의 VREF 전압, 자기-제공 기준 전압 등)보다 큰 셀 하부 상의 전압으로 표현되고 논리 "0"은 기준 전압보다 작은 셀 하부 상의 전압으로 표현된다. 도 6 및 도 7의 예시적인 기록 동작을 참조하여 앞서 설명된 바와 같이 VREAD 전압을 셀 하부에 인가하고 셀 상부를 접지함으로써 논리 "1"이 기록되고, 셀 하부를 접지하고 셀 상부에 VREAD 전압을 인가함으로써 논리 "0"이 기록된다. 일부 예들에서, 기준 전압에 대한 전압들에 대응하는 논리 값들 및 논리 값들을 기록하기 위한 순 양/음 전압들의 인가는 본 개시의 범위를 벗어나지 않고 역전될 수 있다.
도 4 내지 도 7의 판독 및 기록 동작들을 참조하여 설명된 예시적인 전압 및 신호 타이밍은 설명의 목적으로 제공되었으며, 본 발명의 범위를 제한하고자 하는 것은 아니다. 전압 및 상대적인 신호 타이밍은 본 개시의 범위를 벗어나지 않고 수정될 수 있음을 이해할 것이다.
도 8은 본 개시에 따른 메모리 셀들(105)의 예시적인 실시 예를 포함하는 메모리 어레이(100)의 일부를 도시한다.
메모리 어레이(100)의 예시된 영역은 디지트 라인들(BL-CT 및 BL-CB)을 포함한다. 디지트 라인들(BL-CT 및 BL-CB)은 다른 것에 대해 수직으로 오프셋되고 감지 구성 요소(125)에 연결될 수 있다. 한 쌍의 인접한 메모리 셀들(105)이 도시되고, 그러한 인접한 메모리 셀들은 메모리 어레이 내에서 서로 공통 컬럼에 있다(예를 들어, 디지트 라인들(BL-CT 및 BL-CB)에 의해 표현되는 공통 컬럼을 따라). 절연 물질(48)은 메모리 셀들(105)의 다양한 구성 요소들을 둘러싸도록 도시되어있다. 일부 실시 예들에서, 메모리 셀들(105)은 메모리 어레이의 컬럼을 따라 실질적으로 동일한 메모리 셀들로 지칭될 수 있으며, 용어 "실질적으로 동일한(substantially identical)"은 제조 및 측정의 합리적인 허용 오차 내에서 메모리 셀들이 서로 동일하다는 것을 의미한다.
디지트 라인(BL-CB)는 베이스(15) 위에서 베이스에 의해 지지된다. 이러한 베이스는 반도체 재료일 수 있다. 메모리 셀들(105)은 각각 선택 구성 요소들(220, 224) 및 강유전체 커패시터(205)를 포함한다. 커패시터(205)는 메모리 셀(105)의 선택 구성 요소들(220 및 224) 사이에 수직으로 있다. 커패시터(205)는 제1 플레이트, 셀 상부(230) 그리고 제2 플레이트, 셀 하부(215), 그리고 셀 상부(230)와 셀 하부(215) 사이에 배치된 강유전체 재료(232)를 포함한다. 셀 상부 (230)는 용기 형상으로 도시되고 셀 하부(215)는 그러한 용기 형상 내에서 연장되는 것으로 도시되었지만, 다른 실시 예에서 셀 상부 및 하부는 다른 구성을 가질 수 있다. 예를 들어, 셀 상부 및 하부는 평면 형상을 가질 수 있다. 기둥(212)은 디지트 라인(BL-CT)로부터 커패시터(205)의 셀 상부(230)까지 연장되고, 기둥(202)은 디지트 라인(BL-CB)로부터 커패시터(205)의 셀 하부(215)까지 연장된다.
선택 구성 요소(224)는 커패시터(205)의 셀 상부(230)까지 연장되는 소스/드레인 영역(214)을 가지며, 디지트 라인(BL-CT)까지 연장되는 소스/드레인 영역(216)을 갖는다. 선택 구성 요소(224)는 또한 소스/드레인 영역들(214 및 216) 사이에 채널 영역(218)을 갖는다. 게이트(211)는 채널 영역(218)을 따르고 게이트 유전체 물질(213)에 의해 채널 영역들로부터 오프셋된다. 게이트(211)는 워드 라인(WL-CT)에 포함될 수 있다.
선택 구성 요소(220)는 커패시터(205)의 셀 하부(215)까지 연장되는 소스/드레인 영역(204)을 가지며, 디지트 라인(BL-CB)까지 연장되는 소스/드레인 영역(206)을 갖는다. 선택 구성 요소(220)는 또한 소스/드레인 영역들(204 및 206) 사이에 채널 영역(208)을 갖는다. 게이트(201)는 채널 영역(208)을 따르고 게이트 유전체 물질(203)에 의해 채널 영역으로부터 오프셋된다. 게이트(201)는 워드 라인(WL-CB)에 포함될 수 있다. 도 8의 실시 예에 도시된 바와 같이, 메모리 셀(105)의 커패시터(205) 및 선택 구성 요소들(220, 224)은 수직으로 적층되며, 이는 메모리 셀들(105)이 높은 집적도로 패킹될 수 있게 한다.
일부 실시 예들에서, 디지트 라인들(BL-CT 및 BL-CB)의 상대적인 배향은 디지트 라인(BL-CT)이 지지 기판(15) 위에 있고 디지트 라인(BL-CB)이 디지트 라인(BL-CT) 위에 있도록 역전된다. 그러한 다른 실시 예들에서, 도시된 커패시터(205)는 도 8의 도시된 구성에 대해 반전될 것이고, 따라서 용기 형상의 셀 상부(230)는 하향이 아닌 상향으로 개방될 것이다.
도 9는 본 개시의 다양한 실시 예들에 따라 강유전체 메모리를 지원하는 메모리 어레이(100)를 포함하는 메모리(900)의 일부의 블록 다이어그램을 도시한다. 메모리 어레이(100)는 전자 메모리 장치로 지칭될 수 있고, 메모리 제어기(140) 및 메모리 셀(105)을 포함할 수 있으며, 이는 도 1, 2 또는 도 4 내지 도 7을 참조하여 기술된 메모리 제어기(140) 및 메모리 셀(105)의 예시일 수 있다.
메모리 제어기(140)는 바이어싱 구성 요소(biasing component)(905) 및 타이밍 구성 요소(910)를 포함할 수 있으며, 도 1에서 설명된 바와 같이 메모리 어레이(100)를 동작시킬 수 있다. 메모리 제어기(140)는 워드 라인들(110), 디지트 라인들(115) 및 감지 구성 요소(125)와 전자 통신하며, 이는 도 1, 2 또는 도 4 내지 도 7을 참조하여 기술된 워드 라인들(110), 디지트 라인들(115) 및 감지 구성 요소(125)의 예시일 수 있다. 메모리 제어기(140)는 또한 기준 스위치(233), 절연 스위치(231) 및 스위치(235)와 전자 통신할 수 있으며, 이는 도 2 또는 도 4 내지 도 7을 참조하여 기술된 기준 스위치(233), 절연 스위치(231) 및 스위치(235)의 예시일 수 있다. 몇몇 실시 예들에서, 예를 들어, 일정한 기준 전압을 사용하는 실시 예들에서, 메모리 제어기(140)는 기준 스위치(233)를 통해 기준 신호(VBLREF)를 감지 구성 요소(125)에 제공할 수 있다. 메모리 어레이(100)의 구성 요소는 서로 전자적으로 통신할 수 있고 도 1 내지 도 7을 참조하여 기술된 기능들을 수행할 수 있다.
메모리 제어기(140)는 워드 라인들 및 디지트 라인들에 전압을 인가함으로써 워드 라인들(110) 또는 디지트 라인들(115)을 활성화시키도록 구성될 수 있다. 예를 들어, 바이어싱 구성 요소(905)는 상술한 바와 같이 메모리 셀(105)을 판독 또는 기록하도록 메모리 셀(105)을 동작시키는 전압을 인가하도록 구성될 수 있다. 몇몇 경우들에서, 메모리 제어기(140)는, 도 1을 참조하여 기술된 바와 같이, 로우 디코더, 컬럼 디코더, 또는 둘 모두를 포함할 수 있다. 이는 메모리 제어기(140)가 하나 이상의 메모리 셀들(105)에 액세스하는 것을 가능하게 할 수 있다. 일부 실시 예들에서, 바이어싱 구성 요소(905)는 또한 감지 구성 요소(125)에 기준 신호(VBLREF)를 제공할 수 있다. 부가적으로, 바이어싱 구성 요소(905)는 감지 구성 요소(125)의 동작을 위한 전압 전위를 제공할 수 있다. 바이어싱 구성 요소(905)는 예를 들어 활성화 될 때 판독 전압(VREAD)를 제공하도록 구성된 드라이버 회로(237) 및/또는 활성화 될 때 디지트 라인(BL-CB)을 접지시키도록 구성된 드라이버 회로(239)를 포함할 수 있다.
메모리 제어기(140)는 강유전체 메모리 셀(105)에 대한 액세스 동작 요청을 수신하는 것에 기초하여 절연 스위치(231)를 활성화할 수 있으며-즉, 메모리 제어기(140)는 메모리 셀(105)을 감지 구성 요소(125)에 전기적으로 연결할 수 있다. 메모리 제어기(140)는 또한 활성화 감지 구성 요소(125)에 기초하여 강유전체 메모리 셀(105)의 논리 상태를 결정하고, 강유전체 메모리 셀(105)의 논리 상태를 다시 강유전체 메모리 셀(105)에 기록할 수 있다.
일부 경우, 메모리 제어기(140)는 타이밍 구성 요소(910)를 사용하여 그 동작들을 수행할 수 있다. 예를 들어, 타이밍 구성 요소(910)는, 타이밍 고정 스위칭 및 전압 인가를 포함하는, 다양한 워드 라인 선택들 또는 셀 상부 바이어싱의 타이밍을 제어하여 본원에서 설명된 판독 및 기록과 같은 메모리 기능들을 수행할 수 있다. 일부 경우, 타이밍 구성 요소(910)는 바이어싱 구성 요소(905)의 동작을 제어할 수 있다. 예를 들어, 메모리 제어기(140)는 판독 전압(VREAD)을 디지트 라인(BL-CT)에 제공하도록 바이어싱 구성 요소(905)를 제어하여 메모리 셀, 디지트 라인(BL-CB) 및 감지 구성 요소(125)의 감지 노드(A)의 전압을 변화시킬 수 있다. 메모리 제어기(140)는 그 후 메모리 셀, 디지트 라인(BL-CT) 및 감지 노드(B)의 전압을 변화시키기 위해 디지트 라인(BL-CB)을 접지로 구동하도록 바이어싱 구성 요소(905)를 제어할 수 있다. 디지트 라인(BL-CB)이 접지로 구동된 후, 메모리 제어기(140)는 감지 구성 요소(125)를 제어하여 감지 노드(B)의 전압을, 자체-제공되는 기준 전압에 있는, 감지 노드(A)의 전압과 비교할 수 있다.
감지 구성 요소(125)는 메모리 셀(105)로부터의 신호(디지트 라인(115)을 통해)를 기준 전압과 비교할 수 있다. 전술한 바와 같이, 일부 실시 예들에서 기준 전압은 기준 신호(VBLREF)의 전압일 수 있다. 기준 신호(VBLREF)는, 도 2, 도 4 및 도 5를 참조하여 설명한 바와 같이, 두 감지 전압들 사이의 값을 갖는 전압을 가질 수 있다. 다른 실시 예들에서, 예를 들어, 메모리 셀(105)을 바이어싱 함으로써 얻어지는 감지 노드의 전압을 기준 전압으로서 사용하여, 기준 전압이 스스로 제공될 수 있다. 전압 차를 결정하고 증폭함에 따라, 감지 구성 요소(125)는 상태를 래칭할 수 있고, 그것은 메모리 어레이(100)가 일부인 전자 디바이스의 동작에 따라 사용될 수 있다.
도 10은 본 개시의 다양한 실시 예들에 따른 강유전체 메모리를 지원하는 시스템(1000)을 도시한다. 시스템(1000)은 다양한 구성 요소들을 연결하거나 물리적으로 지원하기 위한 인쇄 회로 기판일 수 있거나 이를 포함할 수 있는 디바이스(1005)를 포함한다. 디바이스(1005)는 컴퓨터, 노트북 컴퓨터, 랩톱, 태블릿 컴퓨터, 이동 전화기 등일 수 있다. 디바이스(1005)는 도 1 및 도 9를 참조하여 기술된 메모리 어레이(100)의 예시일 수 있는 메모리 어레이(100)를 포함한다. 메모리 어레이(100)는 도 1 및 도 9를 참조하여 기술된 메모리 제어기(140) 및 도 1, 도 2 및 도 4 내지 도 9를 참조하여 기술된 메모리 셀들(105)의 예일 수 있는 메모리 제어기(140) 및 메모리 셀(들)(105)을 포함할 수 있다. 디바이스(1005)는 또한 프로세서(1010), BIOS 구성 요소(1015), 주변 구성 요소(들)(1020) 및 입력/출력 제어 구성 요소(1025)를 포함할 수 있다. 디바이스(1005)의 구성 요소들은 버스(1030)를 통해 서로 전자 통신할 수 있다.
프로세서(1010)는 메모리 제어기(140)를 통해 메모리 어레이(100)를 동작시키도록 구성될 수 있다. 일부 경우에, 프로세서(1010)는 도 1 및 도 9를 참조하여 기술된 메모리 제어기(140)의 기능들을 수행할 수 있다. 다른 경우에, 메모리 제어기(140)는 프로세서(1010)에 통합될 수 있다. 프로세서 (1010)는 범용 프로세서, 디지털 신호 프로세서 (DSP), 주문형 집적 회로(ASIC), 필드-프로그래머블 게이트 어레이(FPGA) 또는 다른 프로그래머블 논리 디바이스, 이산 게이트 또는 트랜지스터 논리, 개별 하드웨어 구성 요소일 수 있고, 또는 이러한 구성 요소 유형들의 조합물일 수 있다. 프로세서(1010)는 본원에서 설명된 바와 같이 다양한 기능들을 수행하고 메모리 어레이(100)를 동작시킬 수 있다. 예를 들어, 프로세서(1010)는 메모리 어레이(100)에 저장된 컴퓨터-판독 가능 명령어를 실행하여 디바이스(1005)가 다양한 기능 또는 태스크를 수행하도록 할 수 있다.
BIOS 구성 요소(1015)는 시스템(1000)의 다양한 하드웨어 구성 요소들을 초기화 및 실행할 수 있는, 펌웨어로서 동작되는 BIOS (basic input / output system)를 포함하는 소프트웨어 구성 요소일 수 있다. BIOS 구성 요소(1015)는 또한 프로세서(1010)와 다양한 구성 요소들, 예를 들어 주변 구성 요소들(1020), 입력/출력 제어 구성 요소(1025) 등과의 사이의 데이터 흐름을 관리할 수 있다. BIOS 구성 요소(1015)는 판독-전용 메모리(ROM), 플래시 메모리, 또는 임의의 다른 비-휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
주변 구성 요소(들)(1020)은 임의의 입력 또는 출력 디바이스, 또는 디바이스(1005)에 통합된 그러한 디바이스를 위한 대한 인터페이스일 수 있다. 예시들은 디스크 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, 범용 직렬 버스(USB) 제어기, 직렬 또는 병렬 포트 또는 주변 구성 요소 상호 연결(PCI) 또는 가속 그래픽 포트(AGP) 슬롯과 같은 주변 카드 슬롯을 포함할 수 있다.
입력/출력 제어 구성 요소(1025)는 프로세서(1010)와 주변 구성 요소(들)(1020), 입력 디바이스들(1035) 또는 출력 디바이스들(1040) 간의 데이터 통신을 관리할 수 있다. 입력/출력 제어 구성 요소(1025)는 또한 디바이스(1005)에 통합되지 않은 주변 장치들을 관리할 수 있다. 몇몇 경우들에서, 입력/출력 제어 구성 요소(1025)는 외부 주변 장치에 대한 물리적 연결 또는 포트를 나타낼 수 있다.
입력(1035)은 디바이스(1005) 또는 그의 구성 요소들에 입력을 제공하는 디바이스(1005) 외부의 디바이스 또는 신호를 나타낼 수 있다. 여기에는 다른 디바이스들과의 또는 다른 디바이스들 사이의 사용자 인터페이스 또는 인터페이스가 포함될 수 있다. 몇몇 경우에, 입력(1035)은 주변 구성 요소(들)(1020)을 통해 디바이스(1005)와 인터페이싱하는 주변 장치 일 수 있거나 입력/출력 제어 구성 요소(1025)에 의해 관리될 수 있다.
출력(1040)은 디바이스(1005) 또는 그의 임의의 구성 요소들로부터 출력을 수신하도록 구성된 디바이스(1005) 외부의 디바이스 또는 신호를 나타낼 수 있다. 출력(1040)의 예들은 디스플레이, 오디오 스피커, 인쇄 디바이스, 다른 프로세서 또는 인쇄 회로 기판 등을 포함할 수 있다. 몇몇 경우에, 출력(1040)은 주변 구성 요소(들)(1020)을 통해 디바이스(1005)와 인터페이싱하는 주변 장치일 수도 있고 입력/출력 제어 구성 요소(1025)에 의해 관리될 수도 있다.
메모리 제어기(140), 디바이스(1005) 및 메모리 어레이(100)의 구성 요소들은 그들의 기능들을 수행하도록 설계된 회로로 구성될 수 있다. 이는 다양한 회로 소자들, 예를 들어, 도전 선, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기 또는 여기에 설명된 기능을 수행하도록 구성된 다른 활성 또는 비활성 요소를 포함할 수 있다.
전술한 내용으로부터, 본 개시의 특정 실시 예들이 설명의 목적으로 본원에 개시되었지만, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변형이 이루어질 수 있음을 이해할 것이다. 따라서, 개시는 첨부된 청구 범위를 제외하고는 제한되지 않는다.

Claims (30)

  1. 방법에 있어서,
    커패시터(capacitor)의 제1 셀 플레이트(cell plate)의 전압을 증가시켜 상기 커패시터의 제2 셀 플레이트, 제2 디지트 라인(digit line) 및 제2 감지 노드(sense node)의 전압을 변화시키는 단계 - 상기 제2 디지트 라인은 제2 선택 구성 요소(selection components)를 통해 상기 제2 셀 플레이트에 결합되고 상기 제2 감지 노드는 절연 스위치를 통해 상기 제2 디지트 라인에 결합됨 -;
    상기 제2 디지트 라인과 상기 제2 감지 노드 사이에 결합된 상기 절연 스위치를 불활성화시키는(deactivating) 단계;
    상기 제2 셀 플레이트 및 상기 제2 디지트 라인의 상기 전압을 감소시켜 상기 제1 셀 플레이트, 제1 디지트 라인 및 제1 감지 노드의 상기 전압을 변화시키는 단계 - 상기 제1 디지트 라인은 제1 선택 구성 요소를 통해 상기 제1 셀 플레이트에 결합되고, 상기 제1 감지 노드는 복원 스위치를 통해 상기 제1 디지트 라인에 결합되고, 상기 제2 셀 플레이트와 상기 제2 디지트 라인의 전압을 감소시키는 것은 상기 제2 셀 플레이트의 전압을 증가된 전압으로부터 상기 제2 셀 플레이트의 초기 전압으로 감소시키는 것을 포함함 -;
    상기 제1 감지 노드의 상기 전압이 상기 제2 감지 노드의 상기 전압보다 큰 것에 응답하여 상기 제1 감지 노드를 제1 전압으로 구동시키고 상기 제2 감지 노드를 제2 전압으로 구동시키는 단계; 및
    상기 제1 감지 노드의 상기 전압이 상기 제2 감지 노드의 상기 전압보다 작은 것에 응답하여 상기 제1 감지 노드를 상기 제2 전압으로 구동시키고 상기 제2 감지 노드를 상기 제1 전압으로 구동시키는 단계를 포함하는, 방법.
  2. 청구항 1에 있어서, 상기 커패시터가 제1 분극(polarization)을 가질 때 상기 제1 감지 노드의 상기 전압이 상기 제2 감지 노드의 상기 전압보다 크며, 상기 커패시터가 상기 제1 분극과 상이한 제2 분극을 가질 때 상기 제1 감지 노드의 상기 전압이 상기 제2 감지 노드의 상기 전압보다 작은, 방법.
  3. 청구항 1에 있어서, 상기 제2 감지 노드에 기준 전압으로서 일정한 전압을 제공하는 단계를 더 포함하는, 방법.
  4. 청구항 3에 있어서, 상기 제2 셀 플레이트 및 상기 제2 디지트 라인의 상기 전압을 감소시키는 단계는 상기 제2 셀 플레이트의 상기 전압을 상기 일정한 전압에서 접지로 감소시키는 단계를 포함하는, 방법.
  5. 청구항 1에 있어서, 상기 커패시터의 제1 분극을 위해 상기 제1 셀 플레이트의 상기 전압을 증가시키는 것에 응답하여 상기 커패시터의 상기 제2 셀 플레이트는 초기 전압에서 제1 증가된 전압으로 변화되며 상기 커패시터의 제2 분극을 위해 상기 제1 셀 플레이트의 상기 전압을 증가시키는 것에 응답하여 상기 커패시터의 상기 제2 셀 플레이트는 상기 초기 전압에서 제2 증가된 전압으로 변화되고, 상기 제1 및 제2 전압들은 상이한, 방법.
  6. 청구항 5에 있어서, 상기 제2 셀 플레이트 및 상기 제2 디지트 라인의 상기 전압을 감소시키는 단계는 상기 제2 셀 플레이트의 상기 전압을 상기 제1 또는 제2 증가된 전압에서 상기 초기 전압으로 감소시키는 단계를 포함하는, 방법.
  7. 방법에 있어서,
    판독 전압(read voltage)을 제1 디지트 라인 및 상기 제1 디지트 라인에 결합된 커패시터의 제1 플레이트에 제공하여 상기 커패시터의 제2 플레이트, 상기 커패시터의 상기 제2 플레이트에 결합된 제2 디지트 라인 및 감지 구성 요소의 제2 감지 노드의 전압이 초기 전압에서 증가된 전압으로 변화되도록 하고, 상기 제2 감지 노드는 상기 제2 디지트 라인에 결합되는, 상기 판독 전압을 제공하는 단계;
    상기 감지 구성 요소의 제1 감지 노드를 상기 제1 디지트 라인에 결합시키는 단계;
    상기 제2 감지 노드를 상기 제2 디지트 라인으로부터 결합 해제시키는 단계 - 상기 제2 감지 노드를 상기 제2 디지트 라인으로부터 결합 해제시키는 단계는 상기 제2 디지트 라인과 상기 제2 감지 노드 사이에 결합된 절연 스위치를 불활성화시키는(deactivating) 단계를 포함함 -;
    상기 제2 디지트 라인과 상기 커패시터의 상기 제2 플레이트의 상기 전압을 상기 증가된 전압에서 상기 초기 전압으로 구동시켜 상기 커패시터의 상기 제1 플레이트, 상기 제1 디지트 라인 및 상기 제1 감지 노드의 전압을 변화시키는 단계;
    상기 감지 구성 요소에서 상기 제1 감지 노드의 상기 전압을 기준 전압과 비교하는 단계; 및
    상기 비교를 기초로, 상기 제1 감지 노드, 제1 디지트 라인 및 상기 커패시터의 제1 플레이트를 제1 전압으로 구동시키고 상기 제2 감지 노드, 제2 디지트 라인 및 상기 커패시터의 제2 플레이트를 상기 제1 전압과 상보적인 제2 전압으로 구동시키는 단계를 포함하는, 방법.
  8. 청구항 7에 있어서, 선택 구성 요소들(selection components)을 활성화시켜 상기 커패시터의 상기 제1 플레이트를 상기 제1 디지트 라인에 결합시키고 상기 커패시터의 상기 제2 플레이트를 상기 제2 디지트 라인에 결합시키는 단계를 더 포함하는, 방법.
  9. 청구항 7에 있어서,
    상기 커패시터의 상기 제1 및 제2 플레이트들의 상기 전압을 동일한 전압으로 변화시키는 단계; 및
    선택 구성 요소들을 불활성화시켜 상기 커패시터의 상기 제1 플레이트 및 상기 제2 플레이트를 상기 제1 및 제2 디지트 라인들로부터 각각 절연시키는 단계를 더 포함하는, 방법.
  10. 청구항 7에 있어서, 상기 초기 전압은 접지인, 방법.
  11. 청구항 7에 있어서, 상기 제1 감지 노드, 제1 디지트 라인 및 상기 커패시터의 제1 플레이트를 제1 전압으로 구동시키고 상기 제2 감지 노드, 제2 디지트 라인 및 상기 커패시터의 제2 플레이트를 상기 제1 전압과 상보적인 제2 전압으로 구동시키는 단계는,
    상기 제1 감지 노드의 상기 전압이 상기 기준 전압보다 작은 것에 응답하여, 상기 제1 감지 노드, 제1 디지트 라인 및 상기 커패시터의 제1 플레이트를 접지로 구동시키고 상기 제2 감지 노드, 제2 디지트 라인 및 상기 커패시터의 제2 플레이트를 상기 판독 전압으로 구동시키는 단계; 및
    상기 제1 감지 노드의 상기 전압이 상기 기준 전압보다 큰 것에 응답하여, 상기 제1 감지 노드, 제1 디지트 라인 및 상기 커패시터의 제1 플레이트를 상기 판독 전압으로 구동시키고 상기 제2 감지 노드, 제2 디지트 라인 및 상기 커패시터의 제2 플레이트를 접지로 구동시키는 단계를 포함하는, 방법.
  12. 청구항 7에 있어서, 상기 기준 전압은 일정한 전압인, 방법.
  13. 청구항 7에 있어서, 제1 증가된 전압에 응답하여 상기 기준 전압은 제1 기준 전압이며 제2 증가된 전압에 응답하여 상기 기준 전압은 상기 제1 기준 전압과 상이한 제2 기준 전압인, 방법.
  14. 방법에 있어서,
    전압 증가를 제1 플레이트에서 제2 플레이트로 커패시터 양단에 결합시키는 단계로서, 상기 제2 플레이트에서의 결과 전압은 감지 구성 요소에 제공되고, 상기 제2 플레이트에서의 상기 결과 전압은 상기 커패시터가 제1 분극을 갖는 것에 응답하여 제1 전압을 갖고 상기 커패시터가 제2 분극을 갖는 것에 응답하여 제2 전압을 갖는, 상기 전압 증가를 결합시키는 단계;
    상기 제2 플레이트에 결합된 디지트 라인과 상기 감지 구성 요소의 감지 노드 사이에 결합된 절연 스위치를 불활성화시키는 단계;
    전압 감소를 상기 제2 플레이트에서 제1 플레이트로 상기 커패시터 양단에 결합시키는 단계로서, 상기 제1 플레이트에서의 결과 전압은 상기 감지 구성 요소에 제공되는, 상기 전압 감소를 결합시키는 단계; 및
    상기 제1 플레이트에서의 상기 결과 전압과 기준 전압 사이의 전압 차이를 상기 감지 구성 요소에서 래칭(latching)하는 단계를 포함하는, 방법.
  15. 청구항 14에 있어서, 상기 기준 전압은 상기 제2 플레이트에서의 상기 결과 전압인, 방법.
  16. 청구항 14에 있어서, 상기 기준 전압은 일정한 전압인, 방법.
  17. 청구항 14에 있어서,
    상기 제1 플레이트에서의 상기 결과 전압이 상기 기준 전압보다 클 때 제1 논리 값을 출력하는 단계; 및
    상기 제1 플레이트에서의 상기 결과 전압이 상기 기준 전압보다 작을 때 제2 논리 값을 출력하는 단계를 더 포함하는, 방법.
  18. 청구항 14에 있어서, 전압 감소를 상기 제2 플레이트에서 제1 플레이트로 상기 커패시터 양단에 결합시키는 단계는 상기 제2 플레이트를 상기 제2 플레이트에서의 상기 결과 전압에서 접지로 구동시키는 단계를 포함하는, 방법.
  19. 청구항 14에 있어서, 전압 증가를 제1 플레이트에서 제2 플레이트로 커패시터 양단에 결합시키는 단계는 상기 제1 플레이트를 접지에서 판독 전압으로 구동시키는 단계를 포함하는, 방법.
  20. 청구항 14에 있어서, 상기 제1 플레이트에서의 상기 결과 전압과 상기 기준 전압 사이의 전압 차이를 상기 감지 구성 요소에서 래칭하는 단계는,
    상기 제1 플레이트에서의 상기 결과 전압과 상기 기준 전압 사이의 상기 전압 차이를 검출하는 단계; 및
    상기 제1 플레이트에서의 상기 결과 전압과 상기 기준 전압 사이의 상기 전압 차이를 증폭시키는 단계를 포함하는, 방법.
  21. 청구항 14에 있어서, 상기 커패시터의 상기 분극을 상기 래칭된 전압으로 복원시키는 단계를 더 포함하는, 방법.
  22. 방법에 있어서,
    강유전체 메모리 셀의 제1 플레이트에 판독 전압을 제공하여 상기 강유전체 메모리 셀의 제2 플레이트 상의 전압을 변화시키는 단계;
    상기 강유전체 메모리 셀의 상기 제2 플레이트에 결합된 디지트 라인과 감지 노드 사이에 결합된 절연 스위치를 불활성화시키는 단계;
    상기 강유전체 메모리 셀의 상기 제2 플레이트를 접지로 구동시켜 상기 강유전체 메모리 셀의 상기 제1 플레이트 상의 전압을 변화시키는 단계;
    상기 강유전체 메모리 셀의 상기 제2 플레이트를 접지로 구동시킨 후, 상기 강유전체 메모리 셀의 상기 제1 플레이트 상의 상기 전압을 상기 감지 노드에서 기준 전압과 비교하는 단계;
    상기 강유전체 메모리 셀의 상기 제1 플레이트 상의 상기 전압이 상기 기준 전압보다 작은 것에 응답하여 상기 감지 노드에 제1 전압을 제공하는 단계; 및
    상기 강유전체 메모리 셀의 상기 제1 플레이트 상의 상기 전압이 상기 기준 전압보다 큰 것에 응답하여 상기 감지 노드에 제2 전압을 제공하는 단계를 포함하는, 방법.
  23. 청구항 22에 있어서,
    상기 강유전체 메모리 셀의 상기 제1 플레이트 상의 상기 전압이 상기 기준 전압보다 작은 것에 응답하여 상보적인 감지 노드에 상기 제2 전압을 제공하는 단계; 및
    상기 강유전체 메모리 셀의 상기 제1 플레이트 상의 상기 전압이 상기 기준 전압보다 큰 것에 응답하여 상기 상보적인 감지 노드에 상기 제1 전압을 제공하는 단계를 더 포함하는, 방법.
  24. 청구항 22에 있어서,
    상기 강유전체 메모리 셀의 상기 제1 플레이트 상의 상기 전압이 상기 기준 전압보다 작은 것에 응답하여 상기 강유전체 메모리 셀의 상기 제2 플레이트에 상기 제1 전압을 제공하는 단계; 및
    상기 강유전체 메모리 셀의 상기 제1 플레이트 상의 상기 전압이 상기 기준 전압보다 큰 것에 응답하여 상기 강유전체 메모리 셀의 상기 제2 플레이트에 상기 제2 전압을 제공하는 단계를 더 포함하는, 방법.
  25. 청구항 22에 있어서, 상기 감지 노드에 기준 신호를 제공하는 단계를 더 포함하고, 상기 기준 신호는 상기 기준 전압을 갖는, 방법.
  26. 청구항 22에 있어서, 상기 감지 노드에서의 상기 기준 전압은 상기 판독 전압을 상기 강유전체 메모리 셀의 상기 제1 플레이트에 제공하는 것으로부터 초래된 상기 강유전체 메모리 셀의 상기 제2 플레이트 상의 상기 전압을 기초로 하는, 방법.
  27. 청구항 22에 있어서, 상기 강유전체 메모리 셀의 제1 분극에 응답하여 상기 감지 노드에서의 상기 기준 전압은 제1 기준 전압이고 상기 강유전체 메모리 셀의 제2 분극에 응답하여 상기 감지 노드에서의 상기 기준 전압은 제2 기준 전압인, 방법.
  28. 장치에 있어서,
    제1 디지트 라인;
    제2 디지트 라인;
    강유전체 커패시터, 제1 선택 구성 요소, 제2 선택 구성 요소를 포함하는 강유전체 메모리 셀로서, 상기 제1 선택 구성 요소는 상기 제1 디지트 라인과 상기 강유전체 커패시터의 제1 플레이트 사이에 결합되며 상기 제2 선택 구성 요소는 상기 제2 디지트 라인과 상기 강유전체 커패시터의 제2 플레이트 사이에 결합되는, 상기 강유전체 메모리 셀;
    상기 제1 선택 구성 요소의 게이트에 결합된 제1 워드 라인;
    상기 제2 선택 구성 요소의 게이트에 결합된 제2 워드 라인;
    상기 제1 디지트 라인이 판독 전압을 수신한 후 활성화하도록 구성된 복원 스위치(restore switch);
    상기 복원 스위치가 상기 제1 디지트 라인이 판독 전압을 수신한 후 활성화되는 것에 응답하여 불활성화하도록 구성된 절연 스위치;
    상기 복원 스위치를 통해 상기 제1 디지트 라인에 결합된 제1 감지 노드를 포함하며, 상기 절연 스위치를 통해 제2 디지트 라인에 결합된 제2 감지 노드를 더 포함하고, 상기 제1 및 제2 감지 노드들의 전압들을 래칭하도록 구성된 감지 구성 요소;
    상기 제2 감지 노드에 결합되고, 상기 절연 스위치가 불활성화될 때 상기 제2 감지 노드에 일정한 기준 전압을 제공하도록 구성된 기준 스위치;
    상기 제1 디지트 라인에 결합되고, 상기 복원 스위치가 활성화될 때 상기 판독 전압을 상기 제1 디지트 라인 및 상기 제1 감지 노드에 제공하도록 구성된 제1 드라이버 회로; 및
    상기 제2 디지트 라인에 결합되고, 상기 절연 스위치가 불활성화될 때 접지 전압을 상기 제2 디지트 라인에 제공하도록 구성된 제2 드라이버 회로를 포함하는, 장치.
  29. 청구항 28에 있어서, 상기 기준 스위치는 활성화될 때 상기 제2 감지 노드에 상기 일정한 기준 전압을 제공하도록 더 구성된, 장치.
  30. 청구항 28에 있어서, 상기 제1 드라이버 회로를 제어하여 상기 제1 디지트 라인을 판독 전압으로 구동시키고 상기 제2 선택 구성 요소를 불활성화시키도록 구성된 메모리 제어기를 더 포함하고, 상기 메모리 제어기는 상기 제2 드라이버 회로를 제어하여 상기 제2 디지트 라인을 접지로 구동시키고 상기 감지 구성 요소를 제어하여 상기 제1 감지 노드의 상기 전압을 상기 제2 감지 노드의 상기 전압과 비교하도록 더 구성된, 장치.
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