CN109791784A - 铁电存储器单元 - Google Patents

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Abstract

本发明揭示包含铁电存储器单元的设备及方法。实例铁电存储器单元包含两个晶体管及两个电容器。另一实例铁电存储器单元包含三个晶体管及两个电容器。另一实例铁电存储器单元包含四个晶体管及两个电容器。

Description

铁电存储器单元
相关申请案的交叉参考
本申请案主张2016年8月31日申请的第62/381,942号美国临时申请案的申请权益。本申请案以其全文引用的方式且出于所有目的并入本文中。
背景技术
存储器装置广泛用于将信息存储于各种电子装置中，例如计算机、无线通信装置、相机、数字显示器及类似物。通过编程存储器装置的不同状态而存储信息。例如，二进制装置具有两个状态，其通常由逻辑“1”或逻辑“0”表示。在其它系统中，可存储两个以上状态。为存取所存储的信息，电子装置可读取或感测存储器装置中的存储状态。为存储信息，电子装置可将状态写入(或编程)在存储器装置中。
存在各种类型的存储器装置，包含随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器等等。存储器装置可为易失性或非易失性。非易失性存储器(例如，快闪存储器)可甚至在不存在外部电源的情况下存储数据达延长时段。易失性存储器装置(例如，DRAM)可随时间丢失其存储状态，除非其由外部电源周期性刷新。二进制存储器装置可(例如)包含充电或放电电容器。然而，充电电容器可通过泄漏电流随时间变成放电，从而导致存储信息的丢失。易失性存储器的特定特征可提供性能优势，例如更快的读取或写入速度，而非易失性存储器的特征(例如在无周期性刷新的情况下存储数据的能力)可为有利的。
FeRAM可使用类似于易失性存储器的装置架构，但可归因于使用铁电电容器作为存储装置而具有非易失性性质。因此，相较于其它非易失性及易失性存储器装置，FeRAM装置可具有经改进性能。然而，期望改进FeRAM装置的操作。例如，可期望具有存储器单元感测期间的经改进抗噪声性、更紧致电路及减小的布局大小，及用于FeRAM装置的操作的经改进时序。
发明内容
本发明描述包含铁电存储器单元的设备及用于存取存储器单元的方法。实例设备包含第一及第二电容器，以及第一及第二晶体管。第一电容器包含第一板极、第二板极及经安置在所述第一与第二板极之间的铁电材料，所述第一板极耦合到板极线结构。第二电容器包含第一板极、第二板极及经安置在所述第一与第二板极之间的铁电材料，所述第一板极耦合到板极线结构。第一晶体管相对于第一电容器垂直错位且耦合到第一电容器的第二板极。第二晶体管相对于第二电容器垂直错位且耦合到第二电容器的第二板极。
实例方法包含激活存储器单元的第一及第二晶体管及将电压施加到耦合到第一及第二铁电电容器的板极线。第一铁电电容器耦合到第一晶体管且相对于第一晶体管垂直错位。第二铁电电容器耦合到第二晶体管且相对于第二晶体管垂直错位。比较在耦合到第一铁电电容器的第一数字线处产生的第一电压与在耦合到第二铁电电容器的第二数字线处产生的第二电压。
附图说明
图1是根据本发明的各种实施例的支持铁电存储器的实例存储器阵列的框图。
图2A是根据本发明的实施例的包含一列存储器单元的实例电路的示意图。图2B是根据本发明的实施例的感测组件的示意图。
图3A及图3B是根据本发明的各种实施例的铁电存储器单元的实例非线性电性质的图式。
图4A是根据本发明的实施例的包含两个晶体管及两个电容器的实例存储器单元的示意图。
图4B是展示根据本发明的实施例的包含两个晶体管及两个电容器的实例存储器单元的实例存储器阵列的区域的图解横截面侧视图。
图5A是根据本发明的实施例的包含两个晶体管及两个电容器的实例存储器单元的示意图。
图5B是展示根据本发明的实施例的包含两个晶体管及两个电容器的实例存储器单元的实例存储器阵列的区域的图解横截面侧视图。
图6A是根据本发明的实施例的包含两个晶体管及两个电容器的实例存储器单元的示意图。
图6B是展示根据本发明的实施例的包含两个晶体管及两个电容器的实例存储器单元的实例存储器阵列的区域的图解横截面侧视图。
图7A是根据本发明的实施例的包含两个晶体管及两个电容器的实例存储器单元的示意图。
图7B是展示根据本发明的实施例的包含两个晶体管及两个电容器的实例存储器单元的实例存储器阵列的区域的图解横截面侧视图。
图8A是根据本发明的实施例的包含两个晶体管及两个电容器的实例存储器单元的示意图。
图8B是展示根据本发明的实施例的包含两个晶体管及两个电容器的实例存储器单元的实例存储器阵列的区域的图解横截面侧视图。
图9A是根据本发明的实施例的包含三个晶体管及两个电容器的实例存储器单元的示意图。
图9B是展示根据本发明的实施例的包含三个晶体管及两个电容器的实例存储器单元的实例存储器阵列的区域的图解横截面侧视图。
图10A是根据本发明的实施例的包含三个晶体管及两个电容器的实例存储器单元的示意图。
图10B是展示根据本发明的实施例的包含三个晶体管及两个电容器的实例存储器单元的实例存储器阵列的区域的图解横截面侧视图。
图11A是根据本发明的实施例的包含四个晶体管及两个电容器的实例存储器单元的示意图。
图11B是展示根据本发明的实施例的包含四个晶体管及两个电容器的实例存储器单元的实例存储器阵列的区域的图解横截面侧视图。
图12A是根据本发明的实施例的包含四个晶体管及两个电容器的实例存储器单元的示意图。
图12B是展示根据本发明的实施例的包含四个晶体管及两个电容器的实例存储器单元的实例存储器阵列的区域的图解横截面侧视图。
图13A是根据本发明的实施例的包含四个晶体管及两个电容器的实例存储器单元的示意图。
图13B是展示根据本发明的实施例的包含四个晶体管及两个电容器的实例存储器单元的实例存储器阵列的区域的图解横截面侧视图。
图14是根据本发明的各种实施例的支持铁电存储器的存储器阵列的框图。
图15是根据本发明的各种实施例的支持铁电存储器的系统的框图。
具体实施方式
下文中陈述特定细节以提供对本发明的实施例的充分理解。然而，所属领域的技术人员将明白，可在无这些特定细节的情况下实践本发明的实施例。此外，本文中描述的本发明的特定实施例通过实例提供且不应用于将本发明的范围限于这些特定实施例。在其它例子中，尚未详细展示众所周知的电路、控制信号、时序协议及软件操作以避免不必要地混淆本发明。
图1说明根据本发明的各种实施例的支持铁电存储器的实例存储器阵列10。存储器阵列10也可被称为电子存储器设备。存储器阵列10包含可编程以存储不同状态的存储器单元105。每一状态可表示不同逻辑值。例如，对于存储两个状态的存储器，逻辑值可表示为逻辑0及逻辑1。在一些情况中，存储器单元105经配置以存储两个以上逻辑值。存储器单元105可包含用以存储表示可编程状态的电荷的多个电容器。例如，充电及未充电电容器可分别表示两个逻辑值。
铁电存储器单元可包含具有作为电介质材料的铁电体的电容器。铁电电容器的电荷的不同电平可表示不同逻辑值。铁电存储器单元105可具有可导致相对于其它存储器架构的经改进性能(例如，逻辑值在无需周期性刷新操作的情况下永久存储)的有益性质。
可通过激活或选择适当存取线12及数字线15对存储器单元105执行例如读取及写入的操作。存取线12也可被称为字线12。激活或选择字线12或数字线15可包含将电压施加到相应线。字线12及数字线15由导电材料制成。例如，字线12及数字线15可由金属(例如铜、铝、金、钨等)、金属合金、掺杂半导体、其它导电材料或类似物制成。根据图1的实例，每一行存储器单元105耦合到字线12WL，且每一列存储器单元105耦合到数字线15BL-T及BL-C。通过激活相应字线12及数字线15(例如，将电压施加到字线12或数字线15)，可在其相交点处存取存储器单元105。存取存储器单元105可包含读取或写入存储器单元105。字线12及数字线15的相交点可被称为存储器单元的地址。
在一些架构中，单元的逻辑存储装置(例如，电容器)可通过选择组件与数字线电隔离。字线12可耦合到选择组件且可控制所述选择组件。例如，选择组件可为晶体管且字线12可耦合到晶体管的栅极。激活字线12导致存储器单元105的电容器与对应数字线15之间的电耦合或闭合电路。接着，可存取数字线以读取或写入存储器单元105。
可通过行解码器20及列解码器30控制存取存储器单元105。在一些实例中，行解码器20从存储器控制器40接收行地址且基于接收到的行地址激活适当字线12。类似地，列解码器30从存储器控制器40接收列地址且激活适当数字线15。例如，存储器阵列10可包含多个字线12及多个数字线15。因此，通过激活字线12WL及数字线15BL-T及BL-C，可存取在其相交点处的存储器单元105。
一旦存取，就可由感测组件25读取或感测存储器单元105以确定存储器单元105的经存储状态。例如，在存取存储器单元105之后，存储器单元105的铁电电容器可放电到对应数字线15上。将铁电电容器放电可基于加偏压或施加电压到铁电电容器。放电可引起数字线15的电压的变化，感测组件25可比较所述电压与参考电压(未展示)以便确定存储器单元105的经存储状态。例如，如果数字线15具有高于参考电压的电压，那么感测组件25可确定存储器单元105中的经存储状态是逻辑1且反之亦然。感测组件25可包含各种晶体管或放大器以便检测(例如，比较)且放大信号的差，此可包含锁存经放大差。可针对每一对数字线BL-T及BL-C提供单独感测组件25。接着，存储器单元105的经检测逻辑状态可通过列解码器30输出为输出35。
可通过激活相关字线12及数字线15编程或写入存储器单元105。如上文中论述，激活字线12将存储器单元105的对应行耦合到其相应数字线15。通过在激活字线12时控制相关数字线15，可写入存储器单元105，例如，可将逻辑值存储在存储器单元105中。列解码器30可接受将写入到存储器单元105的数据(例如，输入35)。可通过跨铁电电容器施加电压而写入铁电存储器单元105。在下文中更详细地论述此过程。
在一些存储器架构中，存取存储器单元105可使经存储逻辑状态降级或损毁，且可执行重写(例如，恢复)操作以将原始逻辑状态传回到存储器单元105。例如，电容器可在感测操作期间部分或完全放电，从而毁坏经存储逻辑状态。所以可在感测操作之后重写逻辑状态。此外，激活字线12可导致行中的全部存储器单元的放电。因此，可需要重写行中的数个或全部存储器单元105。
存储器控制器40可通过各种组件(例如行解码器20、列解码器30及感测组件25)控制存储器单元105的操作(例如，读取、写入、恢复等)。存储器控制器40可产生行及列地址信号以便激活所要字线12及数字线15。存储器控制器40也可产生且控制在存储器阵列10的操作期间所使用的各种电压电势。一般来说，本文中论述的所施加电压的振幅、形状或持续时间可经调整或变更且可针对用于操作存储器阵列10的各种操作而不同。此外，可同时存取存储器阵列10内的一个、多个或全部存储器单元105。例如，在其中将全部存储器单元105或一群组存储器单元105设置到单个逻辑状态的复位操作期间可同时存取存储器阵列10的多个或全部单元。
图2A说明根据本发明的实施例的包含一列存储器单元的实例电路20。图2说明根据本发明的各种实施例的包含存储器单元105的实例电路20。电路20包含存储器单元105MC(0)到MC(n)，其中“n”取决于阵列大小。电路20进一步包含字线WL(0)到WL(n)、数字线BL-T及BL-C及感测组件25。数字线BL-T耦合到感测组件25的感测节点A且数字线BL-C耦合到感测组件25的感测节点B。字线、数字线及感测组件可分别是如参考图1描述的存储器单元105、字线12、数字线15及感测组件25的实例。虽然在图2A中展示存储器单元105的一个列及n个行，但存储器阵列可包含如展示的存储器单元的许多列及行。
存储器单元105可包含逻辑存储组件，例如电容器及选择组件(图2A中未展示)。存储器单元105的电容器可为铁电电容器。铁电电容器在耦合到数字线BL-T及BL-C时可不放电。如先前描述，可通过将存储器单元105的电容器充电或放电而存储各种状态。可通过相应字线WL激活存储器单元105的选择组件。每一存储器单元105耦合到可在存储器单元105的存取期间使用的板极线CP。
可通过操作电路20中表示的各种元件而读取或感测存储器单元105的经存储状态。存储器单元105可与数字线BL-T及BL-C电子通信。例如，如下文中将更详细地描述，当取消激活存储器单元105的选择组件时，存储器单元105的电容器可与数字线BL-T及BL-C隔离，且当激活选择组件时，电容器可耦合到数字线BL-T及BL-C。激活存储器单元105的选择组件可被称为选择存储器单元105。在一些情况中，选择组件是晶体管且通过将电压施加到晶体管栅极而控制操作，其中电压量值大于晶体管的阈值电压。字线WL可激活选择组件。例如，将施加到字线WL的电压施加到存储器单元105的选择组件的晶体管栅极。因此，所选择的存储器单元105的电容器分别耦合到数字线BL-T及BL-C。字线WL(0)到WL(n)分别与存储器单元105MC(0)到MC(n)的选择组件电子通信。因此，激活相应存储器单元105的字线WL可激活存储器单元105。例如，激活WL(0)激活存储器单元MC(0)，激活WL(1)激活存储器单元MC(1)等等。
为感测由存储器单元105存储的逻辑值，字线WL可经加偏压以选择相应存储器单元105，且可将电压施加到板极线CP。加偏压于板极线CP可导致跨存储器单元105的电容器的电压差，此可产生电容器上的存储电荷的变化。存储电荷的变化的量值可取决于每一电容器的初始状态，例如，存储的初始状态对应于逻辑1或逻辑0。当通过字线WL激活存储器单元105的选择组件时，归因于加偏压于板极线CP的存储电荷的变化可基于存储于存储器单元105的电容器上的电荷而引起数字线BL-T及BL-C的电压的变化。数字线BL-T及BL-C的电压的变化可分别引起感测组件25的感测节点A及B上的变化。数字线BL-T及BL-C的所得电压可通过感测组件25相互比较以便确定由每一存储器单元105的存储状态所表示的逻辑值。
感测组件25可包含各种晶体管或放大器以检测且放大信号的差，此可包含锁存经放大差。感测组件25可包含感测放大器，其接收且比较其感测节点(例如，感测节点A及B)的电压。感测节点A及B的电压可分别受数字线BL-T及BL-C的电压的影响。感测放大器输出(例如，感测节点A)可基于比较而经驱动到较高(例如，正)或较低(例如，负或接地)供应电压。另一感测节点(例如，感测节点B)可经驱动到互补电压(例如，正供应电压与负或接地电压互补，且负或接地电压与正供应电压互补)。例如，如果感测节点A具有高于感测节点B的电压，那么感测放大器可将感测节点A驱动到正供应电压且将感测节点B驱动到负或接地电压。感测组件25可锁存感测放大器的状态(例如，感测节点A及/或感测节点B的电压及/或数字线BL-T及BL-C的电压)，其可用于确定存储器单元105的存储状态及逻辑值(例如，逻辑1)。替代地，如果感测节点A具有低于感测节点B的电压，那么感测放大器可将感测节点A驱动到负或接地电压且将感测节点B驱动到正供应电压。感测组件25也可锁存感测放大器状态以用于确定存储器单元105的存储状态及逻辑值(例如，逻辑0)。
存储状态可表示存储器单元105的逻辑值，其接着可(例如)通过列解码器30输出为参考图1的输出35。在其中感测组件25也将数字线BL-T及BL-C驱动到互补电压的实施例中，可将互补电压施加到存储器单元105以恢复读取的原始数据状态。通过恢复数据，单独恢复操作是不必要的。
图2B说明根据本发明的实施例的感测组件25。感测组件25包含p型场效晶体管252及256以及n型场效晶体管262及266。晶体管252及晶体管262的栅极耦合到感测节点A。晶体管256及晶体管266的栅极耦合到感测节点B。晶体管252及256以及晶体管262及266表示感测放大器。p型场效晶体管258经配置以耦合到电力供应器(例如，VREAD电压电力供应器)且耦合到晶体管252及256的共同节点。通过有效PSA信号(例如，低态有效逻辑)激活晶体管258。n型场效晶体管268经配置以耦合到感测放大器参考电压(例如，接地)且耦合到晶体管262及266的共同节点。通过有效NSA信号(例如，高态有效逻辑)激活晶体管268。
在操作中，通过激活PSA及NSA信号以将感测放大器耦合到电力供应器的电压及感测放大器参考电压而激活感测放大器。在激活时，感测放大器比较感测节点A及B的电压，且通过将感测节点A及B驱动到互补电压电平(例如，将感测节点A驱动到VREAD且将感测节点B驱动到接地，或将感测节点A驱动到接地且将感测节点B驱动到VREAD)而放大电压差。当已将感测节点A及B驱动到互补电压电平时，感测节点A及B的电压通过感测放大器锁存且保持锁存，直到取消激活感测放大器。
参考图2A，为写入存储器单元105，可跨存储器单元105的电容器施加电压。可使用各种方法。在一些实例中，可通过字线WL分别激活选择组件以便将电容器耦合到数字线BL-T及BL-C。对于铁电电容器，可通过控制数字线BL-T及BL-C的电压以跨电容器施加正或负电压而跨存储器单元105的电容器施加电压。在一些实施例中，将互补电压施加到存储器单元105的电容器以(例如)使用数字线BL-T及BL-C及板极线CP来写入存储器单元105。作为非限制实例，在一些实施例中，为将第一逻辑值写入到存储器单元105，将第一电压施加到电容器的一个板极且将与所述第一电压互补的第二电压施加到电容器的另一板极，且为将第二逻辑值写入到存储器单元105，将第二电压施加到电容器的一个板极且将第一电压施加到电容器的另一板极。
在一些实例中，可在感测之后执行恢复操作。如先前论述，感测操作可使存储器单元105的最初存储状态降级或损毁。在感测之后，可将状态回写到存储器单元105。例如，感测组件25可确定存储器单元105的存储状态且接着可(例如)通过数字线BL-T及BL-C回写相同状态。
铁电材料具有非线性极化性质。图3A及图3B使用根据本发明的各种实施例的用于铁电存储器的存储器单元的磁滞曲线300-a(图3A)及300-b(图3B)说明非线性电性质的实例。磁滞曲线300-a及300-b分别说明实例铁电存储器单元写入及读取过程。磁滞曲线300描绘依据电压差V而变化的存储于铁电电容器(例如，图2的电容器205)上的电荷Q。
铁电材料的特征为自发电极化，例如，其在不存在电场的情况下维持非零电极化。实例铁电材料包含钛酸钡(BaTiO3)、钛酸铅(PbTiO3)、锆钛酸铅(PZT)及铋钽酸锶(SBT)。本文中描述的铁电电容器可包含这些或其它铁电材料。铁电电容器内的电极化导致铁电材料的表面处的净电荷且通过电容器端子吸引相反电荷。因此，将电荷存储在铁电材料与电容器端子的界面处。由于可在不存在外部施加的电场的情况下相对长时间甚至无限地维持电极化，所以相较于(例如)易失性存储器阵列中所采用的电容器，可显著减少电荷泄漏。此可降低执行如上文中针对一些易失性存储器架构描述的刷新操作的需要。
可从电容器的单个端子的视角理解磁滞曲线300。通过实例，如果铁电材料具有负极化，那么正电荷积累在端子处。同样地，如果铁电材料具有正极化，那么负电荷积累在端子处。此外，应理解，磁滞曲线300中的电压表示跨电容器的电压差且是方向性的。例如，可通过将正电压施加到所述端子且使第二端子维持于接地(或近似零伏特(0V))而实现正电压。可通过使所述端子维持于接地且将正电压施加到第二端子而施加负电压，例如，可施加正电压以使所述端子负极化。类似地，可将两个正电压、两个负电压或正电压及负电压的任何组合施加到适当电容器端子以产生磁滞曲线300中展示的电压差。
如磁滞曲线300-a中描绘，铁电材料可使用零电压差维持正或负极化，从而导致两个可能充电状态：电荷状态305及电荷状态310。根据图3的实例，电荷状态305表示逻辑0且电荷状态310表示逻辑1。在一些实例中，相应电荷状态的逻辑值可经颠倒而不损失理解。
可通过凭借施加电压控制铁电材料的电极化及因此电容器端子上的电荷而将逻辑0或1写入到存储器单元。例如，跨电容器施加净正电压315导致电荷积累，直到达到电荷状态305-a。在移除电压315后，电荷状态305-a沿着路径320，直到其达到零电压电势的电荷状态305。类似地，通过施加净负电压325而写入电荷状态310，此导致电荷状态310-a。在移除负电压325之后，电荷状态310-a沿着路径330，直到其达到零电压的电荷状态310。电荷状态305及电荷状态310也可被称为残余极化(Pr)值，其是在移除外部偏压(例如，电压)后余留的极化(或电荷)。
为读取或感测铁电电容器的经存储状态，可跨电容器施加电压。作为响应，经存储电荷Q改变且改变程度取决于初始电荷状态，且因此，最终存储电荷(Q)取决于最初是否存储电荷状态305-b或310-b。例如，磁滞曲线300-b说明两个可能存储电荷状态305-b及310-b。可跨如先前论述的电容器施加电压335。尽管描绘为正电压，但电压335可为负的。响应于电压335，电荷状态305-b可沿着路径340。同样地，如果最初存储电荷状态310-b，那么其沿着路径345。电荷状态305-c及电荷状态310-c的最终位置取决于若干因素，包含特定感测方案及电路。
在一些情况中，最终电荷可取决于耦合到存储器单元的数字线的本征电容。例如，如果电容器耦合到数字线且施加电压335，那么数字线的电压可归因于其本征电容而增加。所以在感测组件处测量的电压可不等于电压335且代替地可取决于数字线的电压。因此，磁滞曲线300-b上的最终电荷状态305-c及310-c的位置可取决于数字线的电容且可通过负载线分析进行确定。可相对于数字线电容定义电荷状态305-c及310-c。因此，电容器的电压(电压350或电压355)可为不同且可取决于电容器的初始状态。
通过比较数字线电压与参考电压，可确定电容器的初始状态。数字线电压可为电压335与跨电容器的最终电压(电压350或电压355)之间的差(例如，电压335－电压350)或(例如，电压335－电压355)。可产生参考电压使得其量值介于两个可能数字线电压之间以便确定经存储逻辑状态，例如，数字线电压是否高于或低于参考电压。例如，参考电压可为两个量((电压335－电压350)及(电压335－电压355))的平均值。在另一实例中，可由以下各者提供参考电压：隔离感测组件的第一感测节点上的电压；接着通过数字线引起感测组件的第二感测节点上的电压变化；及比较第二感测节点的所得电压与第一感测节点的隔离电压。在通过感测组件比较后，可确定感测的数字线电压高于或低于参考电压，且可确定铁电存储器单元的经存储逻辑值(例如，逻辑0或1)。
图4A是根据本发明的实施例的两个存储器单元105(0)及105(1)的示意图。虚线划分存储器单元105的近似边界。每一存储器单元105包含两个选择组件T1及T2以及两个电容器C1及C2。电容器C1及C2可为铁电电容器。选择组件T1及T2可为晶体管，例如，n型场效晶体管。在此实例中，每一存储器单元105包含两个晶体管及两个电容器(例如，2T2C)。
通过将电压施加到晶体管栅极而控制选择组件T1及T2的操作。相应字线WL可激活选择组件(例如，WL0可激活存储器单元105(0)的选择组件T1及T2，且WL1可激活存储器单元105(1)的选择组件T1及T2)。
电容器C1具有耦合到板极线CP的第一板极且具有第二板极。电容器C2具有耦合到板极线CP的第一板极且具有第二板极。电容器C1的第二板极耦合到选择组件T1且电容器C2的第二板极耦合到选择组件T2。选择组件T1进一步耦合到数字线BL-T且选择组件T2进一步耦合到数字线BL-C。在(例如)通过相应字线WL激活时，电容器C1的第二板极及电容器C2的第二板极分别耦合到数字线BL-T及BL-C。如先前论述，在耦合到数字线BL-T及BL-C时，可存取存储器单元105。例如，可读取存储器单元105的存储状态及/或可写入存储器单元105以存储新状态或相同状态。可经由数字线BL-T及BL-C以及板极线CP将各种电压(例如，在一些实施例中互补电压)施加到电容器C1及C2的板极以存取(例如，读取及/或写入)存储器单元105。
图4B展示根据本发明的实施例的包含图4A的实例存储器单元105(0)及105(1)的存储器阵列10的区域。在图4B的实施例中，存储器单元105(0)及105(1)相对于彼此横向错位。虚线划分存储器单元105的近似边界。在一些实施例中，存储器单元105的配置可被视为包括4F2架构内的存储器单元，其中F指示给定技术的最小特征大小。
由基底(未展示)支撑存储器阵列10的说明部分。基底可包括半导体材料；且可(例如)包括单晶硅、基本上由单晶硅组成或由单晶硅组成。基底可被称为半导体衬底。术语“半导体衬底”意味着包括半导体材料的任何构造，包含(但不限于)块状半导体材料，例如半导体晶片(单独或在包括其它材料的组合件中)，及半导体材料层(单独或在包括其它材料的组合件中)。术语“衬底”是指任何支撑结构，包含(但不限于)上文中描述的半导体衬底。在一些应用中，基底可对应于含有与集成电路制造相关联的一或多个材料的半导体衬底。此类材料可包含(例如)耐火金属材料、屏障材料、扩散材料、绝缘体材料等中的一或多者。
邻近存储器单元105(0)及105(1)处在存储器阵列内彼此共同的列中。沿着数字线BL-T及BL-C展示存储器单元105(0)及105(1)。数字线BL-T及BL-C可与上文中参考图1及2描述的类型的感测组件25耦合。
存储器单元105(0)包括第一晶体管T1及第二晶体管T2，且包括介于第一晶体管与第二晶体管之间的第一电容器C1及第二电容器C2。第一电容器C1包括第一板极114、第二板极116及介于第一板极114与第二板极116之间的铁电材料118。类似地，第二电容器C2包括第一板极120、第二板极122及介于第一板极120与第二板极122之间的铁电材料124。
在所展示的实施例中，第二板极116及122是容器形外板极，且第一板极114及120是延伸到容器形外板极中的内板极。在其它实施例中，第二板极116及122可具有其它配置，且第一板极114及120也可具有其它配置。
第一板极114及120与板极线结构CP耦合。在说明的实施例中，第一板极114及120与板极线结构CP具有共同成分。在其它实施例中，板极线结构CP可包括相较于第一板极114及120不同的成分。
第一电容器C1及第二电容器C2相对于彼此垂直错位，其中第二电容器C2在第一电容器C1上方。第一晶体管T1介于第一电容器C1与数字线BL-T之间且相对于第一电容器C1垂直错位，且第二晶体管T2介于第二电容器C2与数字线BL-C之间且相对于第二电容器C2垂直错位。
在展示的实施例中，第一半导体柱128从数字线BL-T向上延伸到第一电容器C1的第二板极116，且第一晶体管T1沿着此第一半导体柱。第一晶体管T1具有导电晶体管栅极130，其通过栅极电介质材料132而与半导体柱128隔开。第一晶体管T1具有在半导体柱128内且沿着栅极电介质材料132的沟道区，且具有在半导体柱内且在沟道区的相对侧上的源极/漏极区136及138。源极/漏极区136与第一电容器C1的第二板极116耦合，且源极/漏极区138与数字线BL-T耦合。在展示的实施例中，源极/漏极区136延伸到第一电容器C1的第二板极116。在其它实施例中，源极/漏极区136可延伸到电互连件，其又延伸到第一电容器C1的第二板极116。而且，在展示的实施例中，源极/漏极138延伸到数字线BL-T。在其它实施例中，源极/漏极区138可延伸到电互连件，其又延伸到数字线BL-T。
第二半导体柱140从数字线BL-C向下延伸到第二电容器C2的第二板极122，且第二晶体管T2沿着此第二半导体柱。第二晶体管T2具有第二导电晶体管栅极142，其通过栅极电介质材料144而与半导体柱140隔开。第二晶体管T2具有在半导体柱140内且沿着栅极电介质材料144的第二沟道区，且具有在半导体柱内且在沟道区的相对侧上的源极/漏极区148及150。源极/漏极区148与第二电容器C2的第二板极122耦合，且源极/漏极区150与数字线BL-C耦合。在展示的实施例中，源极/漏极区148延伸到第二电容器C2的第二板极122。在其它实施例中，源极/漏极区148可延伸到电互连件，其又延伸到第二电容器C2的第二板极122。而且，在展示的实施例中，源极/漏极区150延伸到数字线BL-C。在其它实施例中，源极/漏极区150可延伸到电互连件，其又延伸到数字线BL-C。
第一晶体管T1及第二晶体管T2的导电栅极130及142与第一字线WL0耦合。此第一字线可相对于图4B的横截面区段延伸进出页面。
存储器单元105(0)及105(1)彼此基本上相同，其中术语“基本上相同”意味着存储器单元在制造及测量的合理公差内相同。存储器单元105(1)包括第一电容器C1及第二电容器C2以及第一晶体管T1及第二晶体管T2。第一晶体管T1及第二晶体管T2包括与第二字线WL1耦合的导电栅极130及142。因此，第二存储器单元105(1)沿着存储器阵列10内与存储器单元105(0)不同的行(即，字线)。
在图4B的说明实施例中，板极线结构CP是沿着通过数字线BL-T及BL-C定义的列水平延伸的轨。此轨由存储器单元105(0)及105(1)，以及由沿着此列的全部其它存储器单元共享。在其它实施例中，板极线结构CP可被细分成多个单独结构。
在图4B的说明实施例中，存储器单元105(0)的第一晶体管T1及第二晶体管T2相对于彼此垂直错位，如第一电容器C1及第二电容器C2那样。此外，第一电容器C1及第二电容器C2以及第一晶体管T1及第二晶体管T2彼此处于共同垂直平面中(即，垂直堆叠于彼此的顶部上)。在其它实施例中，可以不同配置提供第一电容器C1及第二电容器C2及/或第一晶体管T1及第二晶体管T2。
图5A是根据本发明的实施例的两个存储器单元105(0)及105(1)的示意图。虚线划分存储器单元105的近似边界。每一存储器单元105包含两个选择组件T1及T2以及两个电容器C1及C2。电容器C1及C2可为铁电电容器。选择组件T1及T2可为晶体管，例如，n型场效晶体管。在此实例中，每一存储器单元105包含两个晶体管及两个电容器(例如，2T2C)。
通过将电压施加到晶体管栅极而控制选择组件T1及T2的操作。相应字线WL可激活选择组件(例如，WL0可激活存储器单元105(0)的选择组件T1及T2，且WL1可激活存储器单元105(1)的选择组件T1及T2)。
电容器C1具有耦合到板极线CP的第一板极且具有第二板极。电容器C2具有耦合到板极线CP的第一板极120及第二板极。电容器C1的第二板极耦合到选择组件T1且电容器C2的第二板极耦合到选择组件T2。选择组件T1进一步耦合到数字线BL-T且选择组件T2进一步耦合到数字线BL-C。在(例如)通过相应字线WL激活时，电容器C1的第二板极及电容器C2的第二板极分别耦合到数字线BL-T及BL-C。如先前论述，在耦合到数字线BL-T及BL-C时，可存取存储器单元105。例如，可读取存储器单元105的存储状态及/或可写入存储器单元105以存储新状态或相同状态。可经由数字线BL-T及BL-C以及板极线CP将各种电压(例如，在一些实施例中互补电压)施加到电容器C1及C2的板极以存取(例如，读取及/或写入)存储器单元105。
图5B展示根据本发明的实施例的包含图5A的实例存储器单元105(0)及105(1)的存储器阵列10的部分。在图5B的实施例中，存储器单元105(0)经垂直堆叠在存储器单元105(1)上方。虚线划分存储器单元105(0)及105(1)的近似边界。与在一些实施例中包括4F2架构内的存储器单元的图4A的存储器单元105(0)及105(1)相比，在一些实施例中，图5A的存储器单元105可被视为包括8F2架构内的存储器单元，其中F指示给定技术的最小特征大小。
可由类似于图4B的基底的基底(未展示)支撑存储器阵列10的说明部分。存储器单元105(0)及105(1)彼此处于存储器阵列内的共同列中。数字线BL-T及BL-C介于存储器单元105(0)与105(1)之间，且相对于图5B的横截面延伸进出页面。数字线BL-T及BL-C可与先前参考图1及2描述的类型的感测组件25耦合。由存储器单元105(0)及105(1)共享数字线BL-T及BL-C。
存储器单元105(0)包括相对于彼此横向错位的第一晶体管T1及第二晶体管T2。存储器单元105(0)包括第一晶体管T1上方的第一电容器C1，且包括第二晶体管T2上方的第二电容器C2。第一晶体管T1相对于第一电容器C1垂直错位且第二晶体管T2相对于第二电容器C2垂直错位。第一电容器C1包括第一板极114、第二板极116及介于所述第一板极114与所述第二板极116之间的铁电材料118。第二电容器C2包括第一板极120、第二板极122及介于所述第一板极120与所述第二板极122之间的铁电材料124。
在展示的实施例中，第二板极116及122是容器形外板极，且第一板极114及120是延伸到容器形外板极中的内板极。在其它实施例中，第二板极116及122可具有其它配置，且第一板极114及120也可具有其它配置。
第一板极114及120与提供在存储器单元105(0)的第一电容器C1及第二电容器C2上方的板极线结构CP耦合。在说明的实施例中，第一板极114及120与板极线结构CP具有共同成分。在其它实施例中，板极线结构CP可包括相较于第一板极114及120的不同成分。
第一电容器C1及第二电容器C2相对于彼此横向错位，且在展示的实施例中彼此处于相同水平面中(即，彼此水平对准)。第一晶体管T1介于第一电容器C1与数字线BL-T之间，且第二晶体管T2介于第二电容器C2与数字线BL-C之间。在展示的实施例中，第一晶体管T1及第二晶体管T2彼此处于共同水平面中，且字线WL0沿着此水平面延伸且包括第一晶体管T1的栅极130及第二晶体管T2的栅极142。
第一半导体柱128从数字线BL-T向上延伸到第一电容器C1的第二板极116，且第一晶体管T1沿着此第一半导体柱。第二半导体柱140从数字线BL-C向上延伸到第二电容器C2的第二板极122，且第二晶体管T2沿着第二半导体柱140。
第一晶体管T1包含栅极电介质材料132，且进一步包含在半导体柱128内且沿着栅极电介质材料132的第一沟道区，及在半导体柱内且在沟道区的相对侧上的源极/漏极区136及138。源极/漏极区136与第一电容器C1的第二板极116耦合，且源极/漏极区138与数字线BL-T耦合。第二晶体管T2包含栅极电介质材料144，且进一步包含在半导体柱140内且沿着栅极电介质材料144的第二沟道区，及在半导体柱内且在沟道区的相对侧上的源极/漏极区148及150。源极/漏极区148与第二电容器C2的第二板极122耦合，且源极/漏极区150与数字线BL-C耦合。
存储器单元105(1)类似于存储器单元105(0)，且包括第一电容器C1及第二电容器C2以及第一晶体管T1及第二晶体管T2。第一晶体管T1及第二晶体管T2包括与第二字线WL1耦合的导电栅极130及142。第一电容器C1的第一板极114及第二电容器C2的第一板极120与提供在电容器C1及C2下面的板极线结构CP耦合。
存储器单元105(1)包括相对于彼此横向错位的第一晶体管T1及第二晶体管T2。存储器单元105(1)包括第一晶体管T1下方的第一电容器C1，且包括第二晶体管T2下方的第二电容器C2。第一电容器C1包括第一板极114、第二板极116及介于第一板极114与第二板极116之间的铁电材料118。第二电容器C2包括第一板极120、第二板极122及介于所述第一板极120与所述第二板极122之间的铁电材料124。
在说明的实施例中，数字线BL-T及BL-C彼此处于共同水平面中。延伸通过数字线BL-T及BL-C的轴159可被视为界定镜平面。存储器单元105(1)可被视为存储器单元105(0)跨镜平面的基本上镜像。利用术语“基本上镜像”来指示存储器单元105(1)在制造及测量的合理公差内可为存储器单元105(0)的镜像。
在图5B的说明实施例中，由存储器单元105(0)及105(1)共享数字线BL-T及BL-C。在其它实施例中，可由存储器单元105(0)及105(1)共享板极线结构CP，存储器单元105(0)及105(1)在板极线结构CP的相对侧上彼此垂直错位。图6A及6B说明此类其它实施例的实例。
图6A是根据本发明的实施例的两个存储器单元105(0)及105(1)的示意图。虚线划分存储器单元105的近似边界。每一存储器单元105包含两个选择组件T1及T2以及两个电容器C1及C2。电容器C1及C2可为铁电电容器。选择组件T1及T2可为晶体管，例如，n型场效晶体管。在此实例中，每一存储器单元105包含两个晶体管及两个电容器(例如，2T2C)。图6A的存储器单元105(0)及105(1)共享板极线结构CP且耦合到不同数字线BL-T及不同数字线BL-C。相比之下，图5A的存储器单元105(0)及105(1)共享数字线BL-T且共享数字线BL-C且耦合到不同板极线CP。
图6A的存储器单元105(0)及105(1)的操作类似于先前描述的图5A的存储器单元105(0)及105(1)的操作，且为了简洁起见将不重复。
图6B展示根据本发明的实施例的包括图6A的一对存储器单元105(0)及105(1)的存储器阵列10的部分。在图6B的实施例中，存储器单元105(0)经垂直堆叠在存储器单元105(1)上方。虚线划分存储器单元105(0)及105(1)的近似边界。在一些实施例中，图6B的存储器单元105可被视为包括8F2架构内的存储器单元，其中F指示给定技术的最小特征大小。与图5B的存储器单元相比，图6B的存储器单元105(0)及105(1)共享板极线结构CP且耦合到不同数字线BL-T及不同数字线BL-C。
可由类似于图4B的基底的基底(未展示)支持存储器阵列10的说明部分。存储器单元105(0)及105(1)彼此处于存储器阵列内的共同列中。水平延伸轨介于存储器单元105(0)与105(1)之间，且沿着图6B的横截面延伸。轨是由存储器单元105(0)及105(1)共享的板极线结构CP。数字线BL-T及BL-C介于存储器单元105(0)与105(1)之间，且相对于图5B的横截面延伸进出页面。数字线BL-T及BL-C可与先前参考图1及2描述的类型的感测组件25耦合。
存储器单元105(0)包括相对于彼此横向错位的第一晶体管T1及第二晶体管T2。存储器单元105(0)包括第一晶体管T1下方的第一电容器C1，且包括第二晶体管T2下方的第二电容器C2。第一电容器C1包括第一板极114、第二板极116及介于第一板极114与第二板极116之间的铁电材料118。第二电容器C2包括第一板极120、第二板极122及介于第一板极120与第二板极122之间的铁电材料124。
第一板极114及120与板极线结构CP耦合。在说明的实施例中，第一板极114及120与板极线结构CP具有共同成分。在其它实施例中，板极线结构CP可包括相较于第一板极114及120不同的成分。
第一电容器C1及第二电容器C2相对于彼此横向错位，其中第二电容器C2处于与第一电容器C1相同的水平面中。第一晶体管T1介于第一电容器C1与数字线BL-T之间，且第二晶体管T2介于第二电容器C2与数字线BL-C之间。数字线BL-T及BL-C相对于图6B的横截面延伸进出页面。在展示的实施例中，第一晶体管T1及第二晶体管T2彼此处于共同水平面中，且字线WL0沿着此水平面延伸且包括第一晶体管T1的栅极130及第二晶体管T2的栅极142。
第一半导体柱128从数字线BL-T向下延伸到第一电容器C1的第二板极116，且第一晶体管T1沿着此第一半导体柱。第二半导体柱140从数字线BL-C向下延伸到第二电容器C2的第二板极122，且第二晶体管T2沿着此第二半导体柱。
第一晶体管T1包含栅极电介质材料132，且进一步包含在半导体柱128内且沿着栅极电介质材料132的第一沟道区，及在半导体柱内且在沟道区的相对侧上的源极/漏极区136及138。源极/漏极区136与第一电容器C1的第二板极116耦合，且源极/漏极区138与数字线BL-T耦合。第二晶体管T2包含栅极电介质材料144、第二沟道区及源极/漏极区148及150。源极/漏极区148与第二电容器C2的第二板极122耦合，且源极/漏极区150与数字线BL-C耦合。
存储器单元105(1)类似于存储器单元105(0)，且包括第一电容器C1及第二电容器C2以及第一晶体管T1及第二晶体管T2。第一晶体管T1及第二晶体管T2包括与第二字线WL1耦合的导电栅极130及142。第一电容器C1的第一板极114及第二电容器C2的第一板极120与提供在电容器C1及C2下面的板极线结构CP耦合。
沿着板极线结构CP延伸的轴161可被视为界定镜平面。存储器单元105(1)可被视为存储器单元105(0)跨镜平面的基本上镜像。利用术语“基本上镜像”来指示存储器单元105(1)在制造及测量的合理公差内可为存储器单元105(0)的镜像。相较于先前参考图5B论述的存储器单元105(0)及105(1)，图6B的说明实施例的存储器单元105(0)及105(1)相对于板极线结构CP镜像，而图5B的存储器单元105(0)及105(1)相对于数字线BL-T及BL-C镜像。
在图6B的说明实施例中，存储器单元105(0)的数字线BL-T(即，字线WL0上方的数字线BL-T)及存储器单元105(1)的数字线BL-T(即，字线WL1下方的数字线BL-T)彼此耦合。存储器单元105(0)的数字线BL-C(即，字线WL0上方的数字线BL-C)及数字线105(1)(即，字线WL1下方的数字线BL-C)彼此耦合。使用上文中参考图1及2描述的类型的感测组件25比较耦合数字线BL-T的电性质与耦合数字线BL-C的电性质。
图7A是根据本发明的实施例的两个存储器单元105(0)及105(1)的示意图。虚线划分存储器单元105的近似边界。每一存储器单元105包含两个选择组件T1及T2以及两个电容器C1及C2。电容器C1及C2可为铁电电容器。选择组件T1及T2可为晶体管，例如，n型场效晶体管。在此实例中，每一存储器单元105包含两个晶体管及两个电容器(例如，2T2C)。
相应字线WL可激活选择组件(例如，WL0可激活存储器单元105(0)的选择组件T1及T2，且WL1可激活存储器单元105(1)的选择组件T1及T2)。电容器C1具有耦合到板极线CP的第一板极且具有第二板极。电容器C2具有耦合到板极线CP的第一板极且具有第二板极。电容器C1的第二板极耦合到选择组件T1且电容器C2的第二板极耦合到选择组件T2。选择组件T1进一步耦合到数字线BL-T且选择组件T2进一步耦合到数字线BL-C。存储器单元105(0)及105(1)耦合到共享数字线BL-T且耦合到不同数字线BL-C。在(例如)通过相应字线WL激活时，电容器C1的第二板极及电容器C2的第二板极分别耦合到数字线BL-T及BL-C。如先前论述，在耦合到数字线BL-T及BL-C时，可存取存储器单元105。例如，可读取存储器单元105的存储状态及/或可写入存储器单元105以存储新状态或相同状态。可经由数字线BL-T及BL-C以及板极线CP将各种电压(例如，在一些实施例中互补电压)施加到电容器C1及C2的板极以存取(例如，读取及/或写入)存储器单元105。
图7B展示根据本发明的实施例的包含图7A的实例存储器单元105(0)及105(1)的存储器阵列10的区域。在图7B的实施例中，存储器单元105(0)经垂直堆叠在存储器单元105(1)上方。虚线划分存储器单元105(0)及105(1)的近似边界。在一些实施例中，存储器单元105的配置可被视为包括4F2架构内的存储器单元，其中F指示给定技术的最小特征大小。
存储器单元105(0)及105(1)类似于图4B的实施例的存储器单元105(0)及105(1)，然而，存储器单元105(0)及105(1)在图7B的实施例中垂直堆叠而非如在图4B的实施例中横向错位。图7B的实施例的存储器单元105(0)及105(1)包含与图4B的实施例的存储器单元105(0)及105(1)相同的元件。在适用的情况下，图4B的实施例的存储器单元105(0)及105(1)的参考数字用于图7B的实施例的存储器单元105(0)及105(1)。存储器单元105(0)及105(1)共享数字线BL-T。
存储器单元105(0)包含相对于彼此垂直错位的第一电容器C1及第二电容器C2，其中第二电容器C2在第一电容器C1上方。第一晶体管T1介于第一电容器C1与数字线BL-T之间，且第二晶体管T2介于第二电容器C2与数字线BL-C之间。在图7B的说明实施例中，存储器单元105(0)的第一晶体管T1及第二晶体管T2相对于彼此垂直错位，如第一电容器C1及第二电容器C2那样。此外，第一电容器C1及第二电容器C2以及第一晶体管T1及第二晶体管T2彼此处于共同垂直平面中(即，垂直堆叠于彼此的顶部上)。在其它实施例中，可以不同配置提供第一电容器C1及第二电容器C2及/或第一晶体管T1及第二晶体管T2。
存储器单元105(0)及105(1)彼此基本上相同，其中术语“基本上相同”意味着存储器单元在制造及测量的合理公差内相同。存储器单元105(1)包括第一电容器C1及第二电容器C2以及第一晶体管T1及第二晶体管T2。延伸通过数字线BL-T的轴163可被视为界定镜平面。存储器单元105(1)可被视为存储器单元105(0)跨镜平面的基本上镜像。利用术语“基本上镜像”来指示存储器单元105(1)在制造及测量的合理公差内可为存储器单元105(0)的镜像。相较于先前参考图4B论述的存储器单元105(0)及105(1)，图7B的说明实施例的存储器单元105(0)及105(1)在结构上类似于图4B的存储器单元，但经垂直堆叠且相对于数字线BL-T镜像，而图4B的存储器单元105(0)及105(1)经横向错位。
图8A是根据本发明的实施例的四个存储器单元105(0)到105(3)的示意图。虚线划分存储器单元105的近似边界。每一存储器单元105包含两个选择组件T1及T2以及两个电容器C1及C2。电容器C1及C2可为铁电电容器。选择组件T1及T2可为晶体管，例如，n型场效晶体管。在此实例中，每一存储器单元105包含两个晶体管及两个电容器(例如，2T2C)。类似于图6A的单元，存储器单元105(0)及105(1)共享板极线结构CP且耦合到不同数字线BL-T及不同数字线BL-C。存储器单元105(2)及105(3)也共享板极线结构CP且耦合到不同数字线BL-T及不同数字线BL-C。类似于图5A中的单元105(0)及105(1)，存储器单元105(1)及105(2)共享数字线BL-T且共享数字线BL-C。如先前论述，在耦合到数字线BL-T及BL-C时，可存取存储器单元105。例如，可读取存储器单元105的存储状态及/或可写入存储器单元105以存储新状态或相同状态。可经由数字线BL-T及BL-C以及板极线CP将各种电压(例如，在一些实施例中互补电压)施加到电容器C1及C2的板极以存取(例如，读取及/或写入)存储器单元105。
图8B展示根据本发明的实施例的包括图8A的实例存储器单元105(0)到105(3)的存储器阵列11的部分。在图8B的实施例中，存储器单元105(0)到105(3)经垂直堆叠。虚线划分存储器单元105(0)及105(1)的近似边界。在一些实施例中，图8B的存储器单元105(0)到105(3)可被视为包括8F2架构内的存储器单元，其中F指示给定技术的最小特征大小。
存储器单元105(0)及105(1)具有类似于图6B的实施例的存储器单元105(0)及105(1)的配置。存储器单元105(2)及105(3)也具有类似于图6B的实施例的存储器单元105(0)及105(1)的配置。然而，相较于图6B的存储器单元105(0)及105(1)，两个垂直堆叠的存储器单元105(例如，图8B的存储器单元105(0)及105(1))经堆叠在另外两个垂直堆叠的存储器单元105(例如，图8B的存储器单元105(2)及105(3))上。图8B的实施例的存储器单元105(0)及105(1)以及存储器单元105(2)及105(3)包含与图4B的实施例的存储器单元105(0)及105(1)相同的元件。在适用的情况下，图4B的实施例的存储器单元105(0)及105(1)的参考数字用于图7B的实施例的存储器单元105(0)及105(1)以及存储器单元105(2)及105(3)。存储器单元105(1)及105(2)共享数字线BL-T且共享数字线BL-C。
存储器单元105(0)包括相对于彼此横向错位的第一晶体管T1及第二晶体管T2。存储器单元105(0)包括第一晶体管T1下方的第一电容器C1，且包括第二晶体管T2下方的第二电容器C2。第一电容器C1及第二电容器C2相对于彼此横向错位，其中第二电容器C2处于与第一电容器C1相同的水平面中。第一晶体管T1介于第一电容器C1与一数字线BL-T之间，且第二晶体管T2介于第二电容器C2与数字线BL-C之间。数字线BL-T及BL-C相对于图6B的横截面延伸进出页面。在展示的实施例中，第一晶体管T1及第二晶体管T2彼此处于共同水平面中，且字线WL0沿着此水平面延伸且包括第一晶体管T1的栅极30及第二晶体管T2的栅极42。
存储器单元105(1)类似于存储器单元105(0)，且包括第一电容器C1及第二电容器C2以及第一晶体管T1及第二晶体管T2。第一晶体管T1及第二晶体管T2包括与第二字线WL1耦合的导电栅极30及42。第一电容器C1的第一板极114及第二电容器C2的第一板极120与板极线结构CP耦合。存储器单元105(2)及105(3)也类似于存储器单元105(0)，且各自包括第一电容器C1及第二电容器C2以及第一晶体管T1及第二晶体管T2。存储器单元105(2)的第一晶体管T1及第二晶体管T2与第三字线WL2耦合且存储器单元105(3)的第一晶体管T1及第二晶体管T2与第四字线WL3耦合。
在说明的实施例中，数字线BL-T及BL-C彼此处于共同水平面中。延伸通过由存储器单元105(1)及105(2)共享的数字线BL-T及BL-C的轴165可被视为界定镜平面。存储器单元105(3)及105(2)可被视为存储器单元105(0)及105(1)跨镜平面的基本上镜像。利用术语“基本上镜像”来指示存储器单元105(3)及105(2)在制造及测量的合理公差内可为存储器单元105(0)及105(1)的镜像。
图9A是根据本发明的实施例的两个存储器单元105(0)及105(1)的示意图。虚线划分存储器单元105的近似边界。每一存储器单元105包含三个选择组件T1、T2及T3以及两个电容器C1及C2。电容器C1及C2可为铁电电容器。选择组件T1、T2及T3可为晶体管，例如，n型场效晶体管。在此实例中，每一存储器单元105包含三个晶体管及两个电容器(例如，3T2C)。
通过将电压施加到晶体管栅极而控制选择组件T1、T2及T3的操作。相应字线WL可激活选择组件(例如，WL0可激活存储器单元105(0)的选择组件T1、T2及T3且WL1可激活存储器单元105(1)的选择组件T1、T2及T3)。电容器C1具有耦合到选择组件T3的第一板极且具有第二板极。电容器C2具有耦合到选择组件T3的第一板极及第二板极。选择组件T3进一步耦合到板极线CP。电容器C1的第二板极耦合到选择组件T1且电容器C2的第二板极耦合到选择组件T2。选择组件T1进一步耦合到数字线BL-T且选择组件T2进一步耦合到数字线BL-C。在(例如)通过相应字线WL激活选择组件T1、T2及T3时，电容器C1的第二板极及电容器C2的第二板极分别耦合到数字线BL-T及BL-C，且电容器C1的第一板极及电容器C2的第一板极耦合到板极线CP。如先前论述，在耦合到数字线BL-T及BL-C时，可存取存储器单元105。例如，可读取存储器单元105的存储状态及/或可写入存储器单元105以存储新状态或相同状态。可经由数字线BL-T及BL-C以及板极线CP将各种电压(例如，在一些实施例中互补电压)施加到电容器C1及C2的板极以存取(例如，读取及/或写入)存储器单元105。
图9B展示根据本发明的实施例的包含图9A的实例存储器单元105(0)及105(1)的存储器阵列10的部分。在图9B的实施例中，存储器单元105(0)经垂直堆叠在存储器单元105(1)上方。虚线划分存储器单元105(0)及105(1)的近似边界。在一些实施例中，图9B的存储器单元105可被视为包括8F2架构内的存储器单元，其中F指示给定技术的最小特征大小。
可由类似于图4B的基底的基底(未展示)支撑存储器阵列10的说明部分。存储器单元105(0)及105(1)彼此处于存储器阵列内的共同列中。数字线BL-T及BL-C介于存储器单元105(0)与105(1)之间，且相对于图9B的横截面延伸进出页面。数字线BL-T及BL-C可与先前参考图1及2描述的类型的感测组件25耦合。由存储器单元105(0)及105(1)共享数字线BL-T及BL-C。
存储器单元105(0)包括相对于彼此横向错位的第一晶体管T1及第二晶体管T2。存储器单元105(0)包括第一晶体管T1上方的第一电容器C1，且包括第二晶体管T2上方的第二电容器C2。第一电容器C1包括第一板极114、第二板极116及介于第一板极114与第二板极116之间的铁电材料118。第二电容器C2包括第一板极120及第二板极122，及介于第一板极120与第二板极122之间的铁电材料124。
在展示的实施例中，第二板极116及122是容器形外板极，且第一板极114及120是延伸到容器形外板极中的内板极。在其它实施例中，第二板极116及122可具有其它配置，且第一板极114及120也可具有其它配置。
第一板极114及120与相对于晶体管T1及T2垂直错位的第三晶体管T3耦合。第三晶体管T3可相对于电容器C1及C2垂直错位。晶体管T3耦合到提供在晶体管T3上方及第一电容器C1及第二电容器C2上方的板极线结构CP。在说明的实施例中，第一板极114及120具有共同成分。
第一电容器C1及第二电容器C2相对于彼此横向错位，且在展示的实施例中彼此处于相同水平面中(即，彼此水平对准)。第一晶体管T1介于第一电容器C1与数字线BL-T之间，且第二晶体管T2介于第二电容器C2与数字线BL-C之间。在展示的实施例中，第一晶体管T1及第二晶体管T2彼此处于共同水平面中，且字线WL0沿着此水平面延伸且包括第一晶体管T1的栅极130及第二晶体管T2的栅极142。第三晶体管T3介于第一电容器C1及第二电容器C2与板极线结构CP之间。字线WL0沿着水平面延伸且包括第三晶体管T3的栅极160。第三晶体管T3的WL0沿着从第一晶体管T1及第二晶体管T2以及第一晶体管T1及第二晶体管T2的字线WL0的共同水平面垂直错位的水平面延伸。
第一半导体柱128从数字线BL-T向上延伸到第一电容器C1的第二板极116，且第一晶体管T1沿着此第一半导体柱。第二半导体柱140从数字线BL-C向上延伸到第二电容器C2的第二板极122，且第二晶体管T2沿着第二半导体柱140。
第一晶体管T1包含栅极电介质材料132，且进一步包含在半导体柱128内且沿着栅极电介质材料132的第一沟道区，及在半导体柱内且在沟道区的相对侧上的源极/漏极区136及138。源极/漏极区136与第一电容器C1的第二板极116耦合，且源极/漏极区138与数字线BL-T耦合。第二晶体管T2包含栅极电介质材料144，且进一步包含第二沟道区，及在半导体柱内且在沟道区的相对侧上的源极/漏极区148及150。源极/漏极区148与第二电容器C2的第二板极122耦合，且源极/漏极区150与数字线BL-C耦合。
第三半导体柱170从第一板极114及120向上延伸到板极线结构CP。第三晶体管T3沿着第三半导体柱170。第三晶体管T3包含栅极电介质材料172、第三沟道区及源极/漏极区174及176。源极/漏极区174与第一电容器C1的第一板极114及第二电容器C2的第一板极120耦合，且源极/漏极区176与板极线结构CP耦合。在一些实施例中，第三半导体柱170可具有与第一半导体柱128及第二半导体柱140不同的尺寸(例如，沟道长度及/或宽度)，如图9B中展示。在其它实施例中，第三柱170可具有类似于第一半导体柱128及第二半导体柱140的尺寸(例如，沟道长度及/或宽度)。
存储器单元105(1)类似于存储器单元105(0)，且包括第一电容器C1及第二电容器C2以及晶体管T1、T2及T3。晶体管T1及T2包括与第二字线WL1耦合的导电栅极130及142，且晶体管T3包括与第二字线WL1耦合的导电栅极160，第二字线WL1沿着从第一晶体管T1及第二晶体管T2的共同水平面垂直错位的水平面延伸。
存储器单元105(1)包括相对于彼此横向错位的第一晶体管T1及第二晶体管T2。存储器单元105(1)包括第一晶体管T1下方的第一电容器C1，且包括第二晶体管T2下方的第二电容器C2。第一电容器C1包括第一板极114、第二板极116及介于第一板极114与第二板极116之间的铁电材料118。第二电容器C2包括第一板极120、第二板极122及介于第一板极120与第二板极122之间的铁电材料124。第三晶体管T3从第一晶体管T1及第二晶体管T2垂直错位且介于电容器C1及C2与板极线结构CP之间。
在说明的实施例中，数字线BL-T及BL-C彼此处于共同水平面中。延伸通过数字线BL-T及BL-C的轴167可被视为界定镜平面。存储器单元105(1)可被视为存储器单元105(0)跨镜平面的基本上镜像。利用术语“基本上镜像”来指示存储器单元105(1)在制造及测量的合理公差内可为存储器单元105(0)的镜像。
在图9B的说明实施例中，由存储器单元105(0)及105(1)共享数字线BL-T及BL-C。在其它实施例中，可由存储器单元105(0)及105(1)共享板极线结构CP，存储器单元105(0)及105(1)在板极线结构CP的相对侧上彼此垂直错位。图10A及10B说明此类其它实施例的实例。
图10A是根据本发明的实施例的两个存储器单元105(0)及105(1)的示意图。虚线划分存储器单元105的近似边界。每一存储器单元105包含三个选择组件T1、T2及T3以及两个电容器C1及C2。电容器C1及C2可为铁电电容器。选择组件T1、T2及T3可为晶体管，例如，n型场效晶体管。在此实例中，每一存储器单元105包含三个晶体管及两个电容器(例如，3T2C)。
图10A的存储器单元105(0)及105(1)共享板极线结构CP且耦合到不同数字线BL-T及不同数字线BL-C。相比之下，图9A的存储器单元105(0)及105(1)共享数字线BL-T且共享数字线BL-C且耦合到不同板极线CP。
图10A的存储器单元105(0)及105(1)的操作类似于图9A的存储器单元105(0)及105(1)的操作，且为了简洁起见将不重复。
电容器C1具有耦合到选择组件T3的第一板极且具有第二板极。电容器C2具有耦合到选择组件T3的第一板极及第二板极。选择组件T3进一步耦合到板极线CP。电容器C1的第二板极耦合到选择组件T1且电容器C2的第二板极耦合到选择组件T2。选择组件T1进一步耦合到数字线BL-T且选择组件T2进一步耦合到数字线BL-C。在(例如)通过相应字线WL激活选择组件T1、T2及T3时，电容器C1的第二板极及电容器C2的第二板极分别耦合到数字线BL-T及BL-C，且电容器C1的第一板极及电容器C2的第一板极耦合到板极线CP。
图10B展示根据本发明的实施例的包括图10A的一对存储器单元105(0)及105(1)的存储器阵列10的部分。在图10B的实施例中，存储器单元105(0)经垂直堆叠在存储器单元105(1)上方。虚线划分存储器单元105(0)及105(1)的近似边界。在一些实施例中，图9B的存储器单元105可被视为包括8F2架构内的存储器单元，其中F指示给定技术的最小特征大小。
可由类似于图4B的基底的基底(未展示)支持存储器阵列10的说明部分。存储器单元105(0)及105(1)彼此处于存储器阵列内的共同列中。水平延伸轨介于存储器单元105(0)与105(1)之间，且沿着图10B的横截面延伸。轨是由存储器单元105(0)及105(1)共享的板极线结构CP。存储器单元105(0)包括相对于彼此横向错位的第一晶体管T1及第二晶体管T2。存储器单元105(0)包括第一晶体管T1下方的第一电容器C1，且包括第二晶体管T2下方的第二电容器C2。与图9B的存储器单元相比，图10B的存储器单元105(0)及105(1)共享板极线结构CP且耦合到不同数字线BL-T及不同数字线BL-C。
第一电容器C1包括第一板极114、第二板极116及介于第一板极114与第二板极116之间的铁电材料118。第二电容器C2包括第一板极120及第二板极122，及介于第一板极120与第二板极122之间的铁电材料124。
在展示的实施例中，第二板极116及122是容器形外板极，且第一板极114及120是延伸到容器形外板极中的内板极。在其它实施例中，第二板极116及122可具有其它配置，且第一板极114及120也可具有其它配置。
第一板极114及120与相对于晶体管T1及T2以及电容器C1及C2垂直错位的第三晶体管T3耦合。第三晶体管T3耦合到板极线结构CP。在说明的实施例中，第一板极114及120具有共同成分。
第一电容器C1及第二电容器C2相对于彼此横向错位，其中第二电容器C2处于与第一电容器C1相同的水平面中。第一晶体管T1介于第一电容器C1与数字线BL-T之间，且第二晶体管T2介于第二电容器C2与数字线BL-C之间。数字线BL-T及BL-C相对于图10B的横截面延伸进出页面。在展示的实施例中，第一晶体管T1及第二晶体管T2彼此处于共同水平面中，且字线WL0沿着此水平面延伸且包括第一晶体管T1的栅极130及第二晶体管T2的栅极142。第三晶体管T3介于第一电容器C1及第二电容器C2与板极线结构CP之间。字线WL0沿着水平面延伸且包括第三晶体管T3的栅极160。第三晶体管T3的WL0沿着从第一晶体管T1及第二晶体管T2以及第一晶体管T1及第二晶体管T2的字线WL0的共同水平面垂直错位的水平面延伸。
第一半导体柱128从数字线BL-T向下延伸到第一电容器C1的第二板极116，且第一晶体管T1沿着此第一半导体柱。第二半导体柱140从数字线BL-C向下延伸到第二电容器C2的第二板极122，且第二晶体管T2沿着此第二半导体柱140。
第一晶体管T1包含栅极电介质材料132，且进一步包含在半导体柱128内且沿着栅极电介质材料132的第一沟道区，及源极/漏极区136及138。源极/漏极区136与第一电容器C1的第二板极116耦合，且源极/漏极区138与数字线BL-T耦合。第二晶体管T2包含栅极电介质材料144，且进一步包含第二沟道区，及在半导体柱内且在沟道区的相对侧上的源极/漏极区148及150。源极/漏极区148与第二电容器C2的第二板极122耦合，且源极/漏极区150与数字线BL-C耦合。
第三半导体柱170从第一电容器C1的第一板极114及第二电容器C2的第一板极120向下延伸到板极线结构CP。第三晶体管T3沿着第三半导体柱170。第三晶体管T3包含栅极电介质材料172、第三沟道区及源极/漏极区174及176。源极/漏极区174与第一电容器C1的第一板极114及第二电容器C2的第一板极120耦合，且源极/漏极区176与板极线结构CP耦合。在一些实施例中，第三半导体柱170可具有与第一半导体柱128及第二半导体柱140不同的尺寸(例如，沟道长度及/或宽度)，如图10B中展示。在其它实施例中，第三柱170可具有与第一半导体柱128及第二半导体柱140类似或相同的尺寸(例如，沟道长度及/或宽度)。
存储器单元105(1)类似于存储器单元105(0)，且包括第一电容器C1及第二电容器C2以及晶体管T1、T2及T3。第一晶体管T1及第二晶体管T2包括与第二字线WL1耦合的导电栅极130及142，且晶体管T3包括与第二字线WL1耦合的导电栅极160，第二字线WL1沿着从第一晶体管T1及第二晶体管T2的共同水平面垂直错位的水平面延伸。
存储器单元105(1)包括相对于彼此横向错位的第一晶体管T1及第二晶体管T2。存储器单元105(1)包括第一晶体管T1上方的第一电容器C1，且包括第二晶体管T2上方的第二电容器C2。第一电容器C1包括第一板极114、第二板极116及介于第一板极114与第二板极116之间的铁电材料118。第二电容器C2包括第一板极120、第二板极122及介于第一板极120与第二板极122之间的铁电材料124。第三晶体管T3从第一晶体管T1及第二晶体管T2垂直错位且介于电容器C1及C2与板极线结构CP之间。
沿着板极线结构CP延伸的轴169可被视为界定镜平面。存储器单元105(1)可被视为存储器单元105(0)跨镜平面的基本上镜像。利用术语“基本上镜像”来指示存储器单元105(1)在制造及测量的合理公差内可为存储器单元105(0)的镜像。相较于先前参考图9B论述的存储器单元105(0)及105(1)，图10B的说明实施例的存储器单元105(0)及105(1)相对于板极线结构CP镜像，而图9B的存储器单元105(0)及105(1)相对于数字线BL-T及BL-C镜像。
在说明的实施例中，存储器单元105(0)的数字线BL-T(即，字线WL0上方的数字线BL-T)及存储器单元105(1)的数字线BL-T(即，字线WL1下方的数字线BL-T)彼此耦合。存储器单元105(0)的数字线BL-C(即，字线WL0上方的数字线BL-C)及数字线105(1)(即，字线WL1下方的数字线BL-C)彼此耦合。使用上文中参考图1及2描述的类型的感测组件25比较耦合数字线BL-T的电性质与耦合数字线BL-C的电性质。
图11A是根据本发明的实施例的两个存储器单元105(0)及105(1)的示意图。虚线划分存储器单元105的近似边界。每一存储器单元105包含四个选择组件T1到T4及两个电容器C1及C2。电容器C1及C2可为铁电电容器。选择组件T1到T4可为晶体管，例如，n型场效晶体管。在此实例中，每一存储器单元105包含四个晶体管及两个电容器(例如，4T2C)。
通过将电压施加到晶体管栅极而控制选择组件T1到T4的操作。相应字线WL可激活选择组件(例如，WL0可激活存储器单元105(0)的选择组件T1到T4且WL1可激活存储器单元105(1)的选择组件T1到T4)。
电容器C1及C2各自具有耦合到相应选择组件T2及T3的第一板极且具有耦合到相应选择组件T1及T4的第二板极。电容器C1的第二板极耦合到选择组件T1且电容器C2的第二板极耦合到选择组件T4。选择组件T1进一步耦合到数字线BL-T且选择组件T4进一步耦合到数字线BL-C。在(例如)通过相应字线WL激活时，电容器C1及C2的第二板极分别耦合到数字线BL-T及BL-C。选择组件T2及T3进一步耦合到板极线CP。在(例如)通过相应字线WL激活时，电容器C1及C2的第一板极耦合到板极线CP。如先前论述，在耦合到数字线BL-T及BL-C时，可存取存储器单元105。例如，可读取存储器单元105的存储状态及/或可写入存储器单元105以存储新状态或相同状态。可经由数字线BL-T及BL-C以及板极线CP将各种电压(例如，在一些实施例中互补电压)施加到电容器C1及C2的板极以存取(例如，读取及/或写入)存储器单元105。
图11B展示根据本发明的实施例的包含图11A的实例存储器单元105(0)及105(1)的存储器阵列10的区域。在图11B的实施例中，存储器单元105(0)及105(1)相对于彼此横向错位。虚线划分存储器单元105的近似边界。存储器单元105(0)及105(1)彼此基本上相同，其中术语“基本上相同”意味着存储器单元在制造及测量的合理公差内相同。在一些实施例中，存储器单元105的配置可被视为包括4F2架构内的存储器单元，其中F指示给定技术的最小特征大小。
可由类似于图4B的基底的基底(未展示)支持存储器阵列10的说明部分。邻近存储器单元105(0)及105(1)彼此处于存储器阵列内的共同列中。沿着数字线BL-T及BL-C展示存储器单元105(0)及105(1)。数字线BL-T及BL-C与上文中参考图1及2描述的类型的感测组件25耦合。
存储器单元105包括第一晶体管T1、第二晶体管T2、第三晶体管T3及第四晶体管T4以及第一电容器C1及第二电容器C2。在图11B的说明实施例中，存储器单元105(0)的第一晶体管T1、第二晶体管T2、第三晶体管T3及第四晶体管T4相对于彼此垂直错位，如第一电容器C1及第二电容器C2那样。此外，第一电容器C1及第二电容器C2以及第一晶体管T1、第二晶体管T2、第三晶体管T3及第四晶体管T4彼此处于共同垂直平面中(即，垂直堆叠于彼此的顶部上)。第一电容器C1包括第一板极114、第二板极116及介于第一板极114与第二板极116之间的铁电材料118。类似地，第二电容器C2包括第一板极120、第二板极122及介于第一板极120与第二板极122之间的铁电材料124。
第一晶体管T1介于第一电容器C1与数字线BL-T之间，且第四晶体管T4介于第二电容器C2与数字线BL-C之间。第二晶体管T2介于第一电容器C1与板极线结构CP之间且第四晶体管T3介于第二电容器C2与板极线结构CP之间。
在展示的实施例中，第一半导体柱128从数字线BL-T向上延伸到第一电容器C1的第二板极116，且第一晶体管T1沿着此第一半导体柱。第一晶体管T1具有导电晶体管栅极130，其通过栅极电介质材料132而与半导体柱128隔开。第一晶体管T1具有在半导体柱128内且沿着栅极电介质材料132的沟道区，且具有在半导体柱内且在沟道区的相对侧上的源极/漏极区136及138。源极/漏极区136与第一电容器C1的第二板极116耦合，且源极/漏极区138与数字线BL-T耦合。在展示的实施例中，源极/漏极区136延伸到第一电容器C1的第二板极116。第二半导体柱140从板极线结构CP向下延伸到第一电容器C1的第一板极114，且第二晶体管T2沿着此第二柱。第三半导体柱170从板极线结构CP向上延伸到第二电容器C2的第一板极120，且第三晶体管T3沿着第二半导体柱170。第四半导体柱190从数字线BL-C向下延伸到第二电容器C2的第二板极122，且第四晶体管T4沿着第四半导体柱190。
第一晶体管T1包含栅极电介质材料132、沟道区及源极/漏极区136及138。源极/漏极区136与第一电容器C1的第二板极116耦合，且源极/漏极区38与数字线BL-T耦合。第四晶体管T4包含栅极电介质材料144、沟道区及源极/漏极区194及196。源极/漏极区194与第二电容器C2的第二板极122耦合，且源极/漏极区196与数字线BL-C耦合。
第二晶体管T2包含栅极电介质材料144、沟道区及源极/漏极区148及150。源极/漏极区148与第一电容器C1的第一板极114耦合，且源极/漏极区150与板极线结构CP耦合。第三晶体管T3包含栅极电介质材料172、沟道区及源极/漏极区174及176。源极/漏极区174与第二电容器C2的第一板极120耦合，且源极/漏极区176与板极线结构CP耦合。第一晶体管T1、第二晶体管T2、第三晶体管T3及第四晶体管T4的导电栅极与第一字线WL0耦合。此第一字线可相对于图11B的横截面区段延伸进出页面。
存储器单元105(1)类似于存储器单元105(0)，且包括第一电容器C1及第二电容器C2以及第一晶体管T1、第二晶体管T2、第三晶体管T3及第四晶体管T4。第一晶体管T1、第二晶体管T2、第三晶体管T3及第四晶体管T4包括与第二字线WL1耦合的导电栅极。第一电容器C1的第一板极114及第二电容器C2的第一板极120与第二晶体管T2及第三晶体管T3耦合且第一电容器C1的第二板极116及第二电容器C2的第二板极122与第一晶体管T1及第四晶体管T4耦合。
在图11B的说明实施例中，板极线结构CP是沿着由数字线BL-T及BL-C定义的列水平延伸的轨。此板极线结构CP由存储器单元105(0)及105(1)，以及由沿着此列的全部其它存储器单元共享。
图12A是根据本发明的实施例的两个存储器单元105(0)及105(1)的示意图。虚线划分存储器单元105的近似边界。每一存储器单元105包含四个选择组件T1到T4及两个电容器C1及C2。电容器C1及C2可为铁电电容器。选择组件T1到T4可为晶体管，例如，n型场效晶体管。在此实例中，每一存储器单元105包含四个晶体管及两个电容器(例如，4T2C)。
通过将电压施加到晶体管栅极而控制选择组件T1到T4的操作。相应字线WL可激活选择组件(例如，WL0可激活存储器单元105(0)的选择组件T1到T4且WL1可激活存储器单元105(1)的选择组件T1到T4)。电容器C1及C2各自具有通过晶体管T2及T4耦合到板极线CP的第一板极。电容器C1具有通过晶体管T1耦合到数字线BL-T的第二板极且电容器C2具有通过晶体管T3耦合到数字线BL-C的第二板极。在(例如)通过相应字线WL激活晶体管T1及T3时，电容器C1及C2的第二板极分别耦合到数字线BL-T及BL-C。如先前论述，在耦合到数字线BL-T及BL-C时，可存取存储器单元105。例如，可读取存储器单元105的存储状态及/或可写入存储器单元105以存储新状态或相同状态。可经由数字线BL-T及BL-C以及板极线CP将各种电压(例如，在一些实施例中互补电压)施加到电容器C1及C2的板极以存取(例如，读取及/或写入)存储器单元105。
图12B展示根据本发明的实施例的包含图12A的实例存储器单元105(0)及105(1)的存储器阵列10的部分。在图12B的实施例中，存储器单元105(0)经垂直堆叠在存储器单元105(1)上方。虚线划分存储器单元105(0)及105(1)的近似边界。在一些实施例中，图12B的存储器单元105可被视为包括8F2架构内的存储器单元，其中F指示给定技术的最小特征大小。
可通过类似于图4B的基底的基底(未展示)支持存储器阵列10的说明部分。存储器单元105(0)及105(1)彼此处于存储器阵列内的共同列中。数字线BL-T及BL-C介于存储器单元105(0)与105(1)之间，且相对于图12B的横截面延伸进出页面。数字线BL-T及BL-C可与先前参考图1及2描述的类型的感测组件25耦合。由存储器单元105(0)及105(1)共享数字线BL-T及BL-C。
存储器单元105(0)包括第一晶体管T1、第二晶体管T2、第三晶体管T3及第四晶体管T4。第一晶体管T1及第三晶体管T3相对于彼此横向错位，且第二晶体管T2及第四晶体管T4相对于彼此横向错位。存储器单元105(0)包括介于第一晶体管T1与第二晶体管T2之间的第一电容器C1，且包括介于第三晶体管T3与第四晶体管T4之间的第二电容器C2。第一电容器C1包括第一板极114、第二板极116及介于第一板极114与第二板极116之间的铁电材料118。第二电容器C2包括第一板极120及第二板极122，及介于第一板极120与第二板极122之间的铁电材料124。第二晶体管T2在第一电容器C1上方且第四晶体管T4在第二电容器C2上方。
在展示的实施例中，第二板极116及122是容器形外板极，且第一板极114及120是延伸到容器形外板极中的内板极。在其它实施例中，第二板极116及122可具有其它配置，且第一板极114及120也可具有其它配置。
第一板极114及120分别耦合到第二晶体管T2及第四晶体管T4。第二晶体管T2及第四晶体管T4耦合到提供在第二晶体管T2及第四晶体管T4上方的板极线结构CP。
第一电容器C1及第二电容器C2相对于彼此横向错位，且在展示的实施例中彼此处于相同水平面中(即，彼此水平对准)。
第一晶体管T1介于第一电容器C1与数字线BL-T之间，且第三晶体管T3介于第二电容器C2与数字线BL-C之间。在展示的实施例中，第一晶体管T1及第三晶体管T3彼此处于共同水平面中，且字线WL0沿着此水平面延伸且包括第一晶体管T1的栅极130及第三晶体管T3的栅极160。第二晶体管T2介于第一电容器C1与板极线结构CP之间且第四晶体管T4介于第二电容器C2与板极线结构CP之间。在展示的实施例中，第二晶体管T2及第四晶体管T4彼此处于共同水平面中，且字线WL0沿着此水平面延伸且包括第二晶体管T2的栅极144及第四晶体管T4的栅极180。第一晶体管T1及第三晶体管T3处于从第二晶体管T2及第四晶体管T4的共同水平面垂直错位的共同水平面中。
第一半导体柱128从数字线BL-T向上延伸到第一电容器C1的第二板极116，且第一晶体管T1沿着此第一半导体柱128。第二半导体柱140从板极线结构CP向下延伸到第一电容器C1的第一板极114，且第二晶体管T2沿着此第二柱。第三半导体柱170从数字线BL-C向上延伸到第二电容器C2的第二板极122，且第三晶体管T3沿着第三半导体柱170。第四半导体柱190从板极线结构CP向下延伸到第二电容器C2的第一板极120，且第四晶体管T4沿着第四半导体柱190。
第一晶体管T1包含栅极电介质材料132、第一沟道区及源极/漏极区136及138。源极/漏极区136与第一电容器C1的第二板极116耦合，且源极/漏极区138与数字线BL-T耦合。第三晶体管T3包含栅极电介质材料172、第三沟道区及源极/漏极区174及176。源极/漏极区174与第二电容器C2的第二板极122耦合，且源极/漏极区176与数字线BL-C耦合。第二晶体管T2包含栅极电介质材料142、第二沟道区及源极/漏极区148及150。源极/漏极区148与第一电容器C1的第一板极114耦合，且源极/漏极区150与板极线结构CP耦合。第四晶体管T4包含栅极电介质材料182、第二沟道区及源极/漏极区194及196。源极/漏极区194与第二电容器C2的第一板极120耦合，且源极/漏极区196与板极线结构CP耦合。
存储器单元105(1)类似于存储器单元105(0)，且包括第一电容器C1及第二电容器C2以及第一晶体管T1、第二晶体管T2、第三晶体管T3及第四晶体管T4。第一晶体管T1及第三晶体管T3包括与第二字线WL1耦合的导电栅极130及160。第二晶体管T2及第四晶体管T4包括与第二字线WL1耦合的导电栅极144及180。第一电容器C1的第一板极114及第二电容器C2的第一板极120与第二晶体管T2及第四晶体管T4耦合且第一电容器C1的第二板极116及第二电容器C2的第二板极122与第一晶体管T1及第三晶体管T3耦合。
存储器单元105(1)包括相对于彼此横向错位的第一晶体管T1及第二晶体管T2。存储器单元105(1)包括第一晶体管T1下方的第一电容器C1，且包括第三晶体管T3下方的第二电容器C2。第一电容器C1包括第一板极114、第二板极116及介于第一板极114与第二板极116之间的铁电材料118。第二电容器C2包括第一板极120、第二板极122及介于第一板极120与第二板极122之间的铁电材料124。第二晶体管T2及第四晶体管T4分别从第一晶体管T1及第三晶体管T3垂直错位，且第二晶体管T2及第四晶体管T4介于电容器C1及C2与板极线结构CP之间。
在说明的实施例中，数字线BL-T及BL-C彼此处于共同水平面中。延伸通过数字线BL-T及BL-C的轴171可被视为界定镜平面。存储器单元105(1)可被视为存储器单元105(0)跨镜平面的基本上镜像。利用术语“基本上镜像”来指示存储器单元105(1)在制造及测量的合理公差内可为存储器单元105(0)的镜像。
在图12B的说明实施例中，由存储器单元105(0)及105(1)共享数字线BL-T及BL-C。在其它实施例中，可由存储器单元105(0)及105(1)共享板极线结构CP，存储器单元105(0)及105(1)在板极线结构CP的相对侧上彼此垂直错位。图13A及13B说明此类其它实施例的实例。
图13A是根据本发明的实施例的两个存储器单元105(0)及105(1)的示意图。虚线划分存储器单元105的近似边界。每一存储器单元105包含四个选择组件T1到T4及两个电容器C1及C2。电容器C1及C2可为铁电电容器。选择组件T1到T4可为晶体管，例如，n型场效晶体管。在此实例中，每一存储器单元105包含四个晶体管及两个电容器(例如，4T2C)。
图13A的存储器单元105(0)及105(1)共享板极线结构CP且耦合到不同数字线BL-T及不同数字线BL-C。相比之下，图12A的存储器单元105(0)及105(1)共享数字线BL-T且共享数字线BL-C且耦合到不同板极线CP。
图13A的存储器单元105(0)及105(1)的操作类似于图12A的存储器单元105(0)及105(1)的操作，且为了简洁起见将不重复。
图13B展示根据本发明的实施例的包括图12A的一对存储器单元105(0)及105(1)的存储器阵列10的部分。在图12B的实施例中，存储器单元105(0)经垂直堆叠在存储器单元105(1)上方。虚线划分存储器单元105(0)及105(1)的近似边界。在一些实施例中，图12B的存储器单元105可被视为包括8F2架构内的存储器单元，其中F指示给定技术的最小特征大小。
可通过类似于图4B的基底的基底(未展示)支持存储器阵列10的说明部分。水平延伸板极线结构CP介于存储器单元105(0)与105(1)之间，且沿着图13B的横截面延伸。板极线结构CP由存储器单元105(0)及105(1)共享。存储器单元105(0)包括第一晶体管T1、第二晶体管T2、第三晶体管T3及第四晶体管T4。第一晶体管T1及第三晶体管T3相对于彼此横向错位，且第二晶体管T2及第四晶体管T4相对于彼此横向错位。存储器单元105(0)包括介于第一晶体管T1与第二晶体管T2之间的第一电容器C1，且包括介于第三晶体管T3与第四晶体管T4之间的第二电容器C2。与图12B的存储器单元相比，图13B的存储器单元105(0)及105(1)共享板极线结构CP且耦合到不同数字线BL-T及不同数字线BL-C。
第一电容器C1包括第一板极114、第二板极116及第一铁电材料118。第二电容器C2包括第一板极120及第二板极122，及介于第一板极120与第二板极122之间的铁电材料124。第二晶体管T2在第一电容器C1上方且第四晶体管T4在第二电容器C2上方。
在展示的实施例中，第二板极116及122是容器形外板极，且第一板极114及120是延伸到容器形外板极中的内板极。在其它实施例中，第二板极116及122可具有其它配置，且第一板极114及120也可具有其它配置。
第一板极114及120分别耦合到第二晶体管T2及第四晶体管T4。第二晶体管T2及第四晶体管T4耦合到提供在第二晶体管T2及第四晶体管T4下方的板极线结构CP。
第一电容器C1及第二电容器C2相对于彼此横向错位，其中第二电容器C2处于与第一电容器C1相同的水平面中。
第一晶体管T1介于第一电容器C1与数字线BL-T之间，且第三晶体管T3介于第二电容器C2与数字线BL-C之间。在展示的实施例中，第一晶体管T1及第三晶体管T3彼此处于共同水平面中，且字线WL0沿着此水平面延伸且包括第一晶体管T1的栅极130及第三晶体管T3的栅极160。第二晶体管T2介于第一电容器C1与板极线结构CP之间且第四晶体管T4介于第二电容器C2与板极线结构CP之间。在展示的实施例中，第二晶体管T2及第四晶体管T4彼此处于共同水平面中，且字线WL0沿着此水平面延伸且包括第二晶体管T2的栅极144及第四晶体管T4的栅极180。第一晶体管T1及第三晶体管T3处于从第二晶体管T2及第四晶体管T4的共同水平面垂直错位的共同水平面中。
第一半导体柱128从数字线BL-T向下延伸到第一电容器C1的第二板极116，且第一晶体管T1沿着此第一半导体柱128。第二半导体柱140从板极线结构CP向上延伸到第一电容器C1的第一板极114，且第二晶体管T2沿着此第二柱。第三半导体柱170从数字线BL-C向下延伸到第二电容器C2的第二板极122，且第三晶体管T3沿着第二半导体柱170。第四半导体柱190从板极线结构CP向上延伸到第二电容器C2的第一板极120，且第四晶体管T4沿着第四半导体柱190。
第一晶体管T1包含栅极电介质材料132、第一沟道区及源极/漏极区136及138。源极/漏极区136与第一电容器C1的第二板极116耦合，且源极/漏极区138与数字线BL-T耦合。第三晶体管T3包含栅极电介质材料172、第三沟道区及源极/漏极区174及176。源极/漏极区174与第二电容器C2的第二板极122耦合，且源极/漏极区176与数字线BL-C耦合。
第二晶体管T2包含栅极电介质材料142、第二沟道区及源极/漏极区148及150。源极/漏极区148与第一电容器C1的第一板极114耦合，且源极/漏极区150与板极线结构CP耦合。第四晶体管T4包含栅极电介质材料182、第二沟道区及源极/漏极区194及196。源极/漏极区194与第二电容器C2的第一板极120耦合，且源极/漏极区196与数字线BL-C耦合。
存储器单元105(1)类似于存储器单元105(0)，且包括第一电容器C1及第二电容器C2以及第一晶体管T1、第二晶体管T2、第三晶体管T3及第四晶体管T4。第一晶体管T1及第三晶体管T3包括与第二字线WL1耦合的导电栅极130及160。第二晶体管T2及第四晶体管T4包括与第二字线WL1耦合的导电栅极144及180。第一电容器C1的第一板极114及第二电容器C2的第一板极120与第二晶体管T2及第四晶体管T4耦合且第一电容器C1的第二板极116及第二电容器C2的第二板极122与第一晶体管T1及第三晶体管T3耦合。
存储器单元105(1)包括相对于彼此横向错位的第一晶体管T1及第二晶体管T2。存储器单元105(1)包括第一晶体管T1上方的第一电容器C1，且包括第三晶体管T3上方的第二电容器C2。第一电容器C1包括第一板极114、第二板极116及介于第一板极114与第二板极116之间的铁电材料118。第二电容器C2包括第一板极120、第二板极122及介于第一板极120与第二板极122之间的铁电材料124。第二晶体管T2及第四晶体管T4从第一晶体管T1及第三晶体管T3垂直错位且第二晶体管T2及第四晶体管T4介于电容器C1及C2与板极线结构CP之间。在说明的实施例中，数字线BL-T及BL-C彼此处于共同水平面中。延伸通过数字线BL-T及BL-C的轴173可被视为界定镜平面。存储器单元105(1)可被视为存储器单元105(0)跨镜平面的基本上镜像。利用术语“基本上镜像”来指示存储器单元105(1)在制造及测量的合理公差内可为存储器单元105(0)的镜像。
在图10B的说明实施例中，存储器单元105(0)的数字线BL-T(即，字线WL0上方的数字线BL-T)及存储器单元105(1)的数字线BL-T(即，字线WL1下方的数字线BL-T)彼此耦合。存储器单元105(0)的数字线BL-C(即，字线WL0上方的数字线BL-C)及数字线105(1)(即，字线WL1下方的数字线BL-C)彼此耦合。使用上文中参考图1及2描述的类型的感测组件25比较耦合数字线BL-T的电性质与耦合数字线BL-C的电性质。
已参考图1到13揭示具有两个、三个或四个晶体管及两个电容器的存储器单元的各种实施例。在存储器单元的一些实施例中的晶体管可为各自由相应半导体柱形成的垂直晶体管。电容器C1及C2的第一及第二板极的导电材料可为任何适合导电材料，包含(例如)各种金属(例如，钨、钛等)、含金属的成分(例如，金属氮化物、金属碳化物、金属硅化物等)、导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)等中的一或多者。电容器C1及C2的一些或全部板极可包括彼此相同的成分，或可包括相对于彼此的不同成分。
电容器C1及C2是铁电电容器。电容器C1及C2的铁电材料可包括任何适合成分或成分的组合。在一些实施例中，电容器电介质材料可包括铁电材料。例如，电容器电介质材料可包括选自由以下各者组成的群组的一或多个材料、基本上由所述一或多个材料组成或由所述一或多个材料组成：过渡金属氧化物、锆、氧化锆、铪、氧化铪、钛酸铅锆、氧化钽及钛酸钡锶；且其中具有掺杂物，包括硅、铝、镧、钇、铒、钙、镁、铌、锶及稀土元素中的一或多者。在一些实施例中，铁电材料可包括彼此相同的成分，且在其它实施例中可包括相对于彼此的不同成分。
板极线结构CP可包括任何适合导电材料，包含(例如)各种金属(例如，钨、钛等)、含金属的成分(例如，金属氮化物、金属碳化物、金属硅化物等)、导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)等中的一或多者。
半导体柱可包括任何适合半导体材料，包含(例如)硅及锗中的一或两者。源极/漏极区及沟道区可掺杂有任何适合掺杂物。在一些实施例中，源极/漏极区可为n型多数掺杂，且在其它实施例中可为p型多数掺杂。
字线(WL0及WL1)及数字线(BL-T及BL-C)可包括任何适合导电材料，包含(例如)各种金属(例如，钨、钛等)、含金属的成分(例如，金属氮化物、金属碳化物、金属硅化物等)、导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)等中的一或多者。字线及数字线可包括彼此相同的成分，或可包括相对于彼此的不同成分。
绝缘材料可包围本文中揭示的存储器单元的各种组件。此绝缘材料可包括任何适合成分或成分的组合；包含(例如)二氧化硅、氮化硅、硼磷硅酸盐玻璃、旋涂电介质等的一或多者。尽管在一些实施例中绝缘材料可为单个均质材料，但在其它实施例中，绝缘材料可包含两种或两种以上离散绝缘成分。
尽管存储器单元105(0)及105(1)在图5B、6B、9B、10B、12B及13B中展示为垂直堆叠，但在本发明的一些实施例中，存储器单元的单个层包含于存储器阵列中。例如，在一些实施例中，存储器阵列包含存储器单元105(1)的单个层，而其上未堆叠有存储器单元105(0)。
图14说明根据本发明的各种实施例的包含支持铁电存储器的存储器阵列10的存储器1400的部分的框图。存储器阵列10可被称为电子存储器设备且包含存储器控制器40及存储器单元105，其可为参考图1、2或4到13描述的存储器控制器40及存储器单元105的实例。
存储器控制器40可包含偏压组件1405及时序组件1410且可如在图1中描述那样操作存储器阵列10。存储器控制器40可与字线12、数字线15及感测组件25电子通信，其可为参考图1、2或4到13描述的字线12、数字线15及感测组件25的实例。存储器阵列10的组件可彼此电子通信且可执行参考图1到13描述的功能。
存储器控制器40可经配置以通过将电压施加到字线及数字线而激活字线12或数字线15。例如，偏压组件1405可经配置以施加电压以操作存储器单元105以读取或写入存储器单元105，如上文描述。在一些情况中，存储器控制器40可包含行解码器、列解码器或两者，如参考图1描述。此可使存储器控制器40能够存取一或多个存储器单元105。偏压组件1405也可提供用于感测组件25的操作的电压电势。
存储器控制器40可基于激活感测组件25而进一步确定铁电存储器单元105的逻辑状态，且将铁电存储器单元105的逻辑状态回写到铁电存储器单元105。
在一些情况中，存储器控制器40可使用时序组件1410来执行其操作。例如，时序组件1410可控制各种字线选择或板极线偏压的时序(包含用于切换及电压施加的时序)以执行本文中论述的存储器功能，例如读取及写入。在一些情况中，时序组件1410可控制偏压组件1405的操作。例如，存储器控制器40可控制偏压组件1405以提供读取电压VREAD到板极线CP以改变存储器单元、数字线BL-T及BL-C以及感测组件25的感测节点A及感测节点B的电压。在板极线CP的偏压之后，存储器控制器40可控制感测组件25以比较感测节点A的电压与感测节点B的电压。
在确定及放大电压差后，感测组件25便可锁存状态，其中可根据存储器阵列10是其一部分的电子装置的操作来使用感测组件25。
图15说明根据本发明的各种实施例的支持铁电存储器的系统1500。系统1500包含装置1505，其可为或包含用来连接或物理支撑各种组件的印刷电路板。装置1505可为计算机、笔记本计算机、膝上型计算机、平板计算机、移动电话或类似物。装置1505包含存储器阵列10，其可为如参考图1及4到13描述的存储器阵列10的实例。存储器阵列10可含有存储器控制器40及(若干)存储器单元105，其可为参考图1及14描述的存储器控制器40及参考图1、2及4到13描述的存储器单元105的实例。装置1505还可包含处理器1510、BIOS组件1515、(若干)外围组件1520及输入/输出控制组件1525。装置1505的组件可通过总线1530彼此电子通信。
处理器1510可经配置以通过存储器控制器40操作存储器阵列10。在一些情况中，处理器1510可执行参考图1及8描述的存储器控制器40的功能。在其它情况中，存储器控制器40可经集成到处理器1510中。处理器1510可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其可为这些类型的组件的组合。处理器1510可执行各种功能且操作如本文中描述的存储器阵列10。例如，处理器1510可经配置以执行存储于存储器阵列10中的计算机可读指令以引起装置1505执行各种功能或任务。
BIOS组件1515可为包含经操作为固件的基本输入/输出系统(BIOS)的软件组件，其可初始化并运行系统1500的各种硬件组件。BIOS组件1515也可管理处理器1510与各种组件(例如，外围组件1520、输入/输出控制组件1525等)之间的数据流。BIOS组件1515可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
(若干)外围组件1520可为经集成到装置1505中的任何输入或输出装置，或此类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口或外围卡槽(例如外围组件互连(PCI)或加速图形端口(AGP)槽)。
输入/输出控制组件1525可管理处理器1510与(若干)外围组件1520、输入装置1535或输出装置1540之间的数据通信。输入/输出控制组件1525也可管理未经集成到装置1505中的外围设备。在一些情况中，输入/输出控制组件1525可表示到外部外围设备的物理连接或端口。
输入1535可表示装置1505外部的装置或信号，其提供输入到装置1505或其组件。此可包含用户接口或与其它装置的接口或其它装置之间的接口。在一些情况中，输入1535可为经由(若干)外围组件1520而与装置1505介接或可通过输入/输出控制组件1525管理的外围设备。
输出1540可表示装置1505外部的装置或信号，其经配置以从装置1505或其组件的任一者接收输出。输出1540的实例可包含显示器、音频扬声器、印刷装置、另一处理器或印刷电路板等。在一些情况中，输出1540可为经由(若干)外围组件1520而与装置1505介接或可通过输入/输出控制组件1525管理的外围设备。
存储器控制器40、装置1505及存储器阵列10的组件可由经设计以实施其功能的电路组成。此可包含经配置以实施本文中描述的功能的各种电路元件，例如，导电线、晶体管、电容器、电感器、电阻器、放大器或其它有源或非有源元件。
从前述内容，将了解，尽管本文中已出于说明目的描述本发明的特定实施例，但可作出各种修改而不偏离本发明的精神及范围。因此，本发明仅受限于所附权利要求书。

Claims (38)

1.一种设备，其包括：
第一电容器，其包含第一板极、第二板极及安置在所述第一板极与所述第二板极之间的铁电材料，所述第一板极耦合到板极线结构；
第二电容器，其包含第一板极、第二板极及安置在所述第一板极与所述第二板极之间的铁电材料，所述第一板极耦合到所述板极线结构；
第一晶体管，其相对于所述第一电容器垂直错位且耦合到所述第一电容器的所述第二板极；及
第二晶体管，其相对于所述第二电容器垂直错位且耦合到所述第二电容器的所述第二板极。
2.根据权利要求1所述的设备，其中所述第一晶体管包含从所述第一电容器的所述第二板极延伸的第一半导体柱且所述第二晶体管包含从所述第二电容器的所述第二板极延伸的第二半导体柱。
3.根据权利要求2所述的设备，其中所述第一晶体管包含在所述第一半导体柱内的沟道区及包含于所述第一半导体柱中的源极/漏极区。
4.根据权利要求1所述的设备，其中所述第一晶体管包含安置在所述第一电容器的所述第二板极与数字线之间的第一半导体柱。
5.根据权利要求1所述的设备，其中所述第一晶体管及所述第二晶体管相对于彼此垂直错位。
6.根据权利要求1所述的设备，其中所述第一及第二电容器的所述第一板极与所述板极线结构具有共同成分。
7.根据权利要求1所述的设备，其中所述第一晶体管及所述第二晶体管相对于彼此横向错位。
8.根据权利要求1所述的设备，其中所述第一及第二晶体管处于共同水平面中且所述第一及第二晶体管包含沿着字线的相应栅极，所述字线沿着水平板极延伸。
9.根据权利要求1所述的设备，其中所述第一晶体管及所述第一电容器包含于第一存储器单元中且所述第二晶体管及所述第二电容器包含于第二存储器单元中，且其中所述第一及第二电容器相对于彼此垂直错位且其中由所述第一及第二存储器单元共享所述板极线结构。
10.一种设备，其包括：
第一存储器单元；及
第二存储器单元；
其中每一存储器单元包括：
第一晶体管；
第一铁电电容器，其包含铁电材料而耦合到所述第一晶体管且相对于所述第一晶体管垂直错位；
第二晶体管；及
第二铁电电容器，其耦合到所述第二晶体管且相对于所述第二晶体管垂直错位。
11.根据权利要求10所述的设备，其进一步包括：
板极线结构，其由所述第一及第二存储器单元共享。
12.根据权利要求11所述的设备，其中所述第一及第二存储器单元相对于彼此横向错位。
13.根据权利要求10所述的设备，其中所述第一及第二存储器单元在由所述第一及第二存储器单元共享的板极线结构或由所述第一及第二存储器单元共享的数字线中的一者的相对侧上垂直错位。
14.根据权利要求10所述的设备，其进一步包括：
第一数字线，其由所述第一及第二存储器单元共享；及
第二数字线，其由所述第一及第二存储器单元共享。
15.根据权利要求10所述的设备，其进一步包括：
第一数字线，其由所述第一及第二存储器单元共享；
第二数字线，其耦合到所述第一存储器单元；及
第三数字线，其耦合到所述第二存储器单元。
16.一种设备，其包括：
第一铁电电容器，其包含第一及第二板极；
第二铁电电容器，其包含第一及第二板极，其中所述第一及第二铁电电容器相对于彼此垂直错位；
第一晶体管，其包含耦合到所述第一铁电电容器的所述第二板极且安置在所述第一电容器与第一数字线之间的第一半导体柱；及
第二晶体管，其包含耦合到所述第二铁电电容器的所述第二板极且安置在所述第二电容器与第二数字线之间的第二半导体柱。
17.根据权利要求16所述的设备，其中所述第一及第二数字线处于共同水平面中。
18.根据权利要求16所述的设备，其进一步包括：
第三晶体管，其包含耦合到所述第一及第二电容器的所述第一板极且安置在所述第一及第二电容器与板极线结构之间的第三半导体柱。
19.根据权利要求18所述的设备，其中所述第三半导体柱具有沟道长度或通道宽度中的至少一者的不同尺寸。
20.根据权利要求18所述的设备，其中所述第三晶体管相对于所述第一及第二晶体管垂直错位。
21.根据权利要求20所述的设备，其中所述第三晶体管在所述第一及第二晶体管上方。
22.根据权利要求20所述的设备，其中所述第三晶体管在所述第一及第二晶体管下方。
23.根据权利要求16所述的设备，其进一步包括：
第三晶体管，其包含耦合到所述第一电容器的所述第一板极且安置在所述第一电容器与板极线结构之间的第三半导体柱；及
第四晶体管，其包含耦合到所述第二电容器的所述第一板极且安置在所述第二电容器与所述板极线结构之间的第四半导体柱。
24.一种设备，其包括：
第一电容器，其包含第一及第二板极，且进一步包含安置在所述第一与第二板极之间的铁电材料；
第二电容器，其包含第一及第二板极，且进一步包含安置在所述第一与第二板极之间的铁电材料；
第一垂直晶体管，其安置在所述第一电容器的所述第二板极与第一数字线之间；
第二垂直晶体管，其安置在所述第二电容器的所述第二板极与第二数字线之间；及
第三垂直晶体管，其安置在所述第一及第二电容器的所述第一板极与板极线结构之间，其中所述第三垂直晶体管从所述第一及第二垂直晶体管垂直错位。
25.根据权利要求24所述的设备，其中所述第一及第二晶体管处于共同水平面中。
26.根据权利要求24所述的设备，其进一步包括：
第一字线，其包含所述第一及第二晶体管的栅极；及
第二字线，其包含所述第三晶体管的栅极。
27.根据权利要求26所述的设备，其中所述第一字线沿着第一水平面延伸且所述第二字线沿着从所述第一字线的所述水平面垂直错位的第二水平面延伸。
28.根据权利要求24所述的设备，其中第一及第二电容器以及所述第一、第二及第三垂直晶体管包含于第一存储器单元中，且其中所述第一存储器单元与堆叠在其上的第二存储器单元共享所述第一及第二数字线。
29.根据权利要求24所述的设备，其中第一及第二电容器以及所述第一、第二及第三垂直晶体管包含于第一存储器单元中，且其中所述第一存储器单元与堆叠在其上的第二存储器单元共享所述板极线结构。
30.一种设备，其包括：
第一铁电电容器，其包含第一及第二板极；
第二铁电电容器，其包含第一及第二板极；
第一垂直晶体管，其安置在所述第一铁电电容器的所述第二板极与第一数字线之间；
第二垂直晶体管，其安置在所述第一铁电电容器的所述第一板极与板极线结构之间，其中所述第一垂直晶体管从所述第二垂直晶体管垂直错位；
第三垂直晶体管，其安置在所述第二铁电电容器的所述第二板极与第二数字线之间；及
第四垂直晶体管，其安置在所述第二铁电电容器的所述第一板极与所述板极线结构之间，其中所述第三垂直晶体管从所述第四垂直晶体管垂直错位。
31.根据权利要求30所述的设备，其中所述第一、第二、第三及第四垂直晶体管处于共同垂直平面中。
32.根据权利要求30所述的设备，其中第一及第三垂直晶体管彼此处于第一共同水平面中且所述第二及第四垂直晶体管彼此处于第二共同水平面中。
33.根据权利要求32所述的设备，其中所述第一共同水平面从所述第二共同水平面垂直错位。
34.根据权利要求32所述的设备，其进一步包括包含所述第一及第三晶体管的栅极的字线，其中所述字线沿着所述第一共同水平面延伸。
35.根据权利要求30所述的设备，其中第一及第二铁电电容器以及所述第一、第二、第三及第四垂直晶体管包含于第一存储器单元中，且其中所述第一存储器单元与堆叠在其上的第二存储器单元共享所述第一及第二数字线。
36.根据权利要求30所述的设备，其中第一及第二铁电电容器以及所述第一、第二、第三及第四垂直晶体管包含于第一存储器单元中，且其中所述第一存储器单元与堆叠在其上的第二存储器单元共享所述板极线结构。
37.根据权利要求30所述的设备，其中所述第一、第二、第三及第四晶体管中的每一者包括：
半导体柱；
栅极电介质材料；
沟道区，其在所述半导体柱中；及
源极/漏极区，其在所述半导体柱中。
38.一种存取存储器单元的方法，其包括：
激活所述存储器单元的第一及第二晶体管；
将电压施加到耦合到第一及第二铁电电容器的板极线，所述第一铁电电容器耦合到所述第一晶体管且相对于所述第一晶体管垂直错位且所述第二铁电电容器耦合到所述第二晶体管且相对于所述第二晶体管垂直错位；及
比较在耦合到所述第一铁电电容器的第一数字线处产生的第一电压与在耦合到所述第二铁电电容器的第二数字线处产生的第二电压。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023115418A1 (zh) * 2021-12-22 2023-06-29 华为技术有限公司 一种铁电存储器及电子设备

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102227270B1 (ko) 2016-08-31 2021-03-15 마이크론 테크놀로지, 인크. 강유전 메모리 셀
EP3507806B1 (en) 2016-08-31 2022-01-19 Micron Technology, Inc. Apparatuses and methods including ferroelectric memory and for accessing ferroelectric memory
JP6777369B2 (ja) 2016-08-31 2020-10-28 マイクロン テクノロジー，インク． 強誘電体メモリを含み、強誘電体メモリを動作するための装置及び方法
KR102314663B1 (ko) 2016-08-31 2021-10-21 마이크론 테크놀로지, 인크. 2 트랜지스터-1 커패시터 메모리를 포함하고 이를 액세스하기 위한 장치 및 방법
US10867675B2 (en) 2017-07-13 2020-12-15 Micron Technology, Inc. Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells
US10790008B2 (en) * 2017-08-29 2020-09-29 Micron Technology, Inc. Volatile memory device with 3-D structure including vertical pillars and memory cells vertically stacked one over anoher in multiple levels
US10446502B2 (en) * 2017-08-30 2019-10-15 Micron, Technology, Inc. Apparatuses and methods for shielded memory architecture
US10762944B2 (en) 2017-12-18 2020-09-01 Micron Technology, Inc. Single plate configuration and memory array operation
US10529410B2 (en) 2017-12-18 2020-01-07 Micron Technology, Inc. Techniques for accessing an array of memory cells to reduce parasitic coupling
US10403631B1 (en) * 2018-08-13 2019-09-03 Wuxi Petabyte Technologies Co., Ltd. Three-dimensional ferroelectric memory devices
US10600468B2 (en) 2018-08-13 2020-03-24 Wuxi Petabyte Technologies Co, Ltd. Methods for operating ferroelectric memory cells each having multiple capacitors
US10431281B1 (en) * 2018-08-17 2019-10-01 Micron Technology, Inc. Access schemes for section-based data protection in a memory device
US10991411B2 (en) 2018-08-17 2021-04-27 Micron Technology, Inc. Method and apparatuses for performing a voltage adjustment operation on a section of memory cells based on a quantity of access operations
US11393927B2 (en) * 2018-09-26 2022-07-19 Intel Coropration Memory cells based on thin-film transistors
US10886286B2 (en) * 2018-09-28 2021-01-05 Intel Corporation Vertical memory control circuitry located in interconnect layers
US10796729B2 (en) * 2019-02-05 2020-10-06 Micron Technology, Inc. Dynamic allocation of a capacitive component in a memory device
US11194726B2 (en) 2019-02-25 2021-12-07 Micron Technology, Inc. Stacked memory dice for combined access operations
US11476261B2 (en) 2019-02-27 2022-10-18 Kepler Computing Inc. High-density low voltage non-volatile memory with unidirectional plate-line and bit-line and pillar capacitor
JP7313853B2 (ja) * 2019-03-22 2023-07-25 キオクシア株式会社 半導体メモリ
US11062763B2 (en) 2019-04-09 2021-07-13 Micron Technology, Inc. Memory array with multiplexed digit lines
US11017831B2 (en) 2019-07-15 2021-05-25 Micron Technology, Inc. Ferroelectric memory cell access
JP2021048193A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置
DE102020119199A1 (de) 2019-10-23 2021-04-29 Taiwan Semiconductor Manufacturing Co. Ltd. 3d-ferroelektrikum-speicher
US11411025B2 (en) * 2019-10-23 2022-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3D ferroelectric memory
KR20210103143A (ko) 2020-02-13 2021-08-23 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
KR20210104348A (ko) * 2020-02-17 2021-08-25 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
US11404444B2 (en) 2020-05-29 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and methods of forming
DE102020128720B4 (de) * 2020-05-29 2023-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Speichervorrichtung und verfahren zum bilden einer speichervorrichtung
US11476262B2 (en) * 2020-07-28 2022-10-18 Micron Technology, Inc. Methods of forming an array of capacitors
US11450377B2 (en) * 2020-07-29 2022-09-20 Micron Technology, Inc. Apparatuses and methods including memory cells, digit lines, and sense amplifiers
US11527277B1 (en) 2021-06-04 2022-12-13 Kepler Computing Inc. High-density low voltage ferroelectric memory bit-cell
US11751403B1 (en) 2021-11-01 2023-09-05 Kepler Computing Inc. Common mode compensation for 2T1C non-linear polar material based memory bit-cell
US11482270B1 (en) 2021-11-17 2022-10-25 Kepler Computing Inc. Pulsing scheme for a ferroelectric memory bit-cell to minimize read or write disturb effect and refresh logic
US11837268B1 (en) 2022-03-07 2023-12-05 Kepler Computing Inc. Multi-element ferroelectric gain memory bit-cell having stacked and folded planar capacitors with lateral offset

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5350705A (en) * 1992-08-25 1994-09-27 National Semiconductor Corporation Ferroelectric memory cell arrangement having a split capacitor plate structure
CN1211040A (zh) * 1997-09-08 1999-03-17 三星电子株式会社 具有改善可靠性的铁电随机存取存储器器件
US5912846A (en) * 1997-02-28 1999-06-15 Ramtron International Corporation Serial ferroelectric random access memory architecture to equalize column accesses and improve data retention reliability by mitigating imprint effects
US6028784A (en) * 1998-05-01 2000-02-22 Texas Instruments Incorporated Ferroelectric memory device having compact memory cell array
CN1310448A (zh) * 1999-12-28 2001-08-29 现代电子产业株式会社 具有铁电电容器的铁电存储器件
US6363003B1 (en) * 1999-11-08 2002-03-26 Sharp Kabushiki Kaisha Ferroelectric memory device
CN103578534A (zh) * 2012-07-26 2014-02-12 德克萨斯仪器股份有限公司 具有非破坏性读取的铁电随机存取存储器
CN105308751A (zh) * 2013-05-17 2016-02-03 美光科技公司 具有铁电场效应晶体管存储器阵列的设备及相关方法

Family Cites Families (114)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4103342A (en) 1976-06-17 1978-07-25 International Business Machines Corporation Two-device memory cell with single floating capacitor
US4873664A (en) 1987-02-12 1989-10-10 Ramtron Corporation Self restoring ferroelectric memory
US4853893A (en) 1987-07-02 1989-08-01 Ramtron Corporation Data storage device and method of using a ferroelectric capacitance divider
US4888733A (en) 1988-09-12 1989-12-19 Ramtron Corporation Non-volatile memory cell and sensing method
DE4118847A1 (de) 1990-06-08 1991-12-12 Toshiba Kawasaki Kk Halbleiterspeicheranordnung mit ferroelektrischem kondensator
JP3169599B2 (ja) 1990-08-03 2001-05-28 株式会社日立製作所 半導体装置、その駆動方法、その読み出し方法
US5241503A (en) 1991-02-25 1993-08-31 Motorola, Inc. Dynamic random access memory with improved page-mode performance and method therefor having isolator between memory cells and sense amplifiers
US5218566A (en) * 1991-08-15 1993-06-08 National Semiconductor Corporation Dynamic adjusting reference voltage for ferroelectric circuits
US5309391A (en) 1992-10-02 1994-05-03 National Semiconductor Corporation Symmetrical polarization enhancement in a ferroelectric memory cell
JP3483210B2 (ja) 1992-10-12 2004-01-06 ローム株式会社 強誘電体不揮発性記憶装置
KR970000870B1 (ko) 1992-12-02 1997-01-20 마쯔시다덴기산교 가부시기가이샤 반도체메모리장치
US5539279A (en) * 1993-06-23 1996-07-23 Hitachi, Ltd. Ferroelectric memory
US5381364A (en) * 1993-06-24 1995-01-10 Ramtron International Corporation Ferroelectric-based RAM sensing scheme including bit-line capacitance isolation
US5373463A (en) * 1993-07-06 1994-12-13 Motorola Inc. Ferroelectric nonvolatile random access memory having drive line segments
US5424975A (en) * 1993-12-30 1995-06-13 Micron Technology, Inc. Reference circuit for a non-volatile ferroelectric memory
JP3745392B2 (ja) * 1994-05-26 2006-02-15 株式会社ルネサステクノロジ 半導体装置
JP3591790B2 (ja) * 1994-08-29 2004-11-24 東芝マイクロエレクトロニクス株式会社 強誘電体メモリおよびこれを用いたカードおよびカードシステム
US5798964A (en) * 1994-08-29 1998-08-25 Toshiba Corporation FRAM, FRAM card, and card system using the same
JP3590115B2 (ja) 1994-12-20 2004-11-17 株式会社日立製作所 半導体メモリ
JP3186485B2 (ja) 1995-01-04 2001-07-11 日本電気株式会社 強誘電体メモリ装置およびその動作制御方法
DE69627724T2 (de) * 1995-08-02 2003-10-23 Matsushita Electric Ind Co Ltd Ferroelektrischer Speicher mit Rücksetzschaltung
US5598366A (en) * 1995-08-16 1997-01-28 Ramtron International Corporation Ferroelectric nonvolatile random access memory utilizing self-bootstrapping plate line segment drivers
JPH09288891A (ja) * 1996-04-19 1997-11-04 Matsushita Electron Corp 半導体メモリ装置
US5818771A (en) * 1996-09-30 1998-10-06 Hitachi, Ltd. Semiconductor memory device
JPH10270654A (ja) * 1997-03-27 1998-10-09 Toshiba Corp 半導体記憶装置
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
JPH10320981A (ja) * 1997-05-19 1998-12-04 Rohm Co Ltd 強誘電体メモリ
US5917746A (en) * 1997-08-27 1999-06-29 Micron Technology, Inc. Cell plate structure for a ferroelectric memory
KR100268444B1 (ko) 1997-08-30 2000-10-16 윤종용 강유전체 랜덤 액세스 메모리 장치
US5959878A (en) 1997-09-15 1999-09-28 Celis Semiconductor Corporation Ferroelectric memory cell with shunted ferroelectric capacitor and method of making same
JPH11110976A (ja) 1997-10-02 1999-04-23 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6028783A (en) * 1997-11-14 2000-02-22 Ramtron International Corporation Memory cell configuration for a 1T/1C ferroelectric memory
US6072711A (en) * 1997-12-12 2000-06-06 Lg Semicon Co., Ltd. Ferroelectric memory device without a separate cell plate line and method of making the same
EP0928004A3 (en) * 1997-12-31 1999-12-15 Texas Instruments Inc. Ferroelectric memory
JP3495905B2 (ja) 1998-02-19 2004-02-09 シャープ株式会社 半導体記憶装置
JP4299913B2 (ja) 1998-04-13 2009-07-22 株式会社東芝 半導体記憶装置
JP3249470B2 (ja) 1998-06-05 2002-01-21 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR100282045B1 (ko) * 1998-08-07 2001-03-02 윤종용 강유전체 커패시터를 구비한 불 휘발성 다이나믹 랜덤 엑세스메모리
JP2000187989A (ja) 1998-12-24 2000-07-04 Matsushita Electric Ind Co Ltd データ記憶装置
JP2000268581A (ja) * 1999-03-17 2000-09-29 Fujitsu Ltd Ｒｏｍデータを保持する強誘電体メモリ装置
US6147895A (en) * 1999-06-04 2000-11-14 Celis Semiconductor Corporation Ferroelectric memory with two ferroelectric capacitors in memory cell and method of operating same
JP4350222B2 (ja) 1999-08-26 2009-10-21 Ｏｋｉセミコンダクタ株式会社 強誘電体メモリ装置の動作方法
JP4253734B2 (ja) 1999-09-02 2009-04-15 Ｏｋｉセミコンダクタ株式会社 強誘電体メモリ装置およびその装置からのデータ読み出し方法
KR100320435B1 (ko) * 1999-11-22 2002-01-15 박종섭 불휘발성 강유전체 메모리 소자 및 그 제조방법
US6449184B2 (en) 2000-06-19 2002-09-10 Matsushita Electric Industrial Co., Ltd. Method for driving semiconductor memory
KR100702355B1 (ko) 2000-08-30 2007-04-04 마이크론 테크놀로지, 인크 은닉 리프레시를 지원하는 듀얼 포트 셀을 구비한 반도체메모리
JP4047531B2 (ja) 2000-10-17 2008-02-13 株式会社東芝 強誘電体メモリ装置
US6720596B2 (en) 2000-10-17 2004-04-13 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for driving the same
JPWO2003052829A1 (ja) 2001-12-14 2005-04-28 株式会社日立製作所 半導体装置及びその製造方法
JP2003197769A (ja) 2001-12-21 2003-07-11 Mitsubishi Electric Corp 半導体記憶装置
JP3770171B2 (ja) 2002-02-01 2006-04-26 ソニー株式会社 メモリ装置およびそれを用いたメモリシステム
JP3957520B2 (ja) * 2002-02-07 2007-08-15 富士通株式会社 電圧生成回路
JP4035350B2 (ja) * 2002-03-18 2008-01-23 富士通株式会社 半導体装置及び半導体装置製造方法
JP3650077B2 (ja) 2002-03-29 2005-05-18 沖電気工業株式会社 半導体記憶装置
US6538914B1 (en) * 2002-04-01 2003-03-25 Ramtron International Corporation Ferroelectric memory with bit-plate parallel architecture and operating method thereof
JP3984090B2 (ja) 2002-04-01 2007-09-26 株式会社東芝 強誘電体メモリ装置
US6704218B2 (en) 2002-04-02 2004-03-09 Agilent Technologies, Inc. FeRAM with a single access/multiple-comparison operation
KR100474737B1 (ko) 2002-05-02 2005-03-08 동부아남반도체 주식회사 고집적화가 가능한 디램 셀 구조 및 제조 방법
US6809949B2 (en) * 2002-05-06 2004-10-26 Symetrix Corporation Ferroelectric memory
KR100456598B1 (ko) 2002-09-09 2004-11-09 삼성전자주식회사 서로 상보되는 데이터를 갖는 메모리 셀들이 배열되는메모리 장치
US6804142B2 (en) * 2002-11-12 2004-10-12 Micron Technology, Inc. 6F2 3-transistor DRAM gain cell
US6898104B2 (en) 2002-11-12 2005-05-24 Kabushiki Kaisha Toshiba Semiconductor device having semiconductor memory with sense amplifier
US20040095799A1 (en) 2002-11-20 2004-05-20 Michael Jacob 2T2C signal margin test mode using different pre-charge levels for BL and/BL
US20040119105A1 (en) * 2002-12-18 2004-06-24 Wilson Dennis Robert Ferroelectric memory
JP3806084B2 (ja) 2002-12-25 2006-08-09 株式会社東芝 強誘電体メモリ及びそのデータ読み出し方法
KR100454254B1 (ko) 2002-12-30 2004-10-26 주식회사 하이닉스반도체 엠티피 구조의 강유전체 메모리 소자 및 그 제조 방법
WO2004093088A1 (ja) 2003-04-10 2004-10-28 Fujitsu Limited 強誘電体メモリおよびそのデータ読み出し方法
JP4157553B2 (ja) 2003-05-27 2008-10-01 富士通株式会社 強誘電体メモリ
JP4015968B2 (ja) 2003-06-09 2007-11-28 株式会社東芝 強誘電体メモリ
US6967365B2 (en) * 2003-07-15 2005-11-22 Texas Instruments Incorporated Ferroelectric memory cell with angled cell transistor active region and methods for fabricating the same
US7019352B2 (en) * 2003-08-07 2006-03-28 Texas Instruments Incorporated Low silicon-hydrogen sin layer to inhibit hydrogen related degradation in semiconductor devices having ferroelectric components
JP3777611B2 (ja) 2003-10-31 2006-05-24 セイコーエプソン株式会社 強誘電体メモリ装置及び電子機器
JP2005141833A (ja) * 2003-11-06 2005-06-02 Seiko Epson Corp 強誘電体メモリ装置及び電子機器
JP2005223137A (ja) 2004-02-05 2005-08-18 Matsushita Electric Ind Co Ltd 強誘電体メモリ装置
JP4364052B2 (ja) 2004-04-28 2009-11-11 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
CN1812105A (zh) 2005-01-24 2006-08-02 鸿富锦精密工业（深圳）有限公司 铁电记忆体装置及其制造方法
KR100575005B1 (ko) 2005-03-23 2006-05-02 삼성전자주식회사 공유된 오픈 비트라인 센스 앰프 구조를 갖는 메모리 장치
US7957212B2 (en) 2005-03-31 2011-06-07 Hynix Semiconductor Inc. Pseudo SRAM
JP4756915B2 (ja) 2005-05-31 2011-08-24 Ｏｋｉセミコンダクタ株式会社 強誘電体メモリ装置及びその製造方法
JP2006338747A (ja) 2005-05-31 2006-12-14 Matsushita Electric Ind Co Ltd 強誘電体記憶装置
JP2007004839A (ja) 2005-06-21 2007-01-11 Matsushita Electric Ind Co Ltd 半導体記憶装置
KR100765872B1 (ko) * 2005-08-02 2007-10-11 후지쯔 가부시끼가이샤 강유전체 메모리
JP4746390B2 (ja) 2005-09-15 2011-08-10 株式会社東芝 半導体記憶装置
US7209384B1 (en) 2005-12-08 2007-04-24 Juhan Kim Planar capacitor memory cell and its applications
JP2007266494A (ja) * 2006-03-29 2007-10-11 Toshiba Corp 半導体記憶装置
JP2008066603A (ja) * 2006-09-08 2008-03-21 Toshiba Corp 半導体記憶装置及びその製造方法
JP4545133B2 (ja) 2006-11-09 2010-09-15 富士通株式会社 半導体記憶装置及びその製造方法
JP4493666B2 (ja) 2007-01-30 2010-06-30 株式会社ルネサステクノロジ 強誘電体メモリ
JP5163641B2 (ja) * 2007-02-27 2013-03-13 富士通セミコンダクター株式会社 半導体記憶装置、半導体記憶装置の製造方法、およびパッケージ樹脂形成方法
KR100849794B1 (ko) 2007-07-04 2008-07-31 주식회사 하이닉스반도체 강유전체 소자를 적용한 반도체 메모리 장치
EP2182634A1 (en) * 2007-08-22 2010-05-05 Rohm Co., Ltd. Data holding device
JP5162276B2 (ja) 2008-02-28 2013-03-13 ローム株式会社 強誘電体メモリ装置
JP4660564B2 (ja) * 2008-03-11 2011-03-30 株式会社東芝 半導体記憶装置
JP2010062329A (ja) 2008-09-03 2010-03-18 Toshiba Corp 半導体装置及びその製造方法
US8009459B2 (en) 2008-12-30 2011-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit for high speed dynamic memory
JP5295991B2 (ja) 2010-02-15 2013-09-18 株式会社東芝 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の制御方法
US20120074466A1 (en) * 2010-09-28 2012-03-29 Seagate Technology Llc 3d memory array with vertical transistor
JP5500051B2 (ja) 2010-11-22 2014-05-21 富士通セミコンダクター株式会社 強誘電体メモリ
US8508974B2 (en) 2010-12-30 2013-08-13 Texas Instruments Incorporated Ferroelectric memory with shunt device
US8477522B2 (en) 2010-12-30 2013-07-02 Texas Instruments Incorporated Ferroelectric memory write-back
US20120307545A1 (en) * 2011-06-01 2012-12-06 Texas Instruments Incorporated Interleaved Bit Line Architecture for 2T2C Ferroelectric Memories
JP5158295B1 (ja) 2011-07-15 2013-03-06 パナソニック株式会社 半導体記憶装置を駆動する方法
JP2013065604A (ja) 2011-09-15 2013-04-11 Toshiba Corp 半導体装置およびその製造方法
JP6145972B2 (ja) * 2012-03-05 2017-06-14 富士通セミコンダクター株式会社 不揮発性ラッチ回路及びメモリ装置
KR101994309B1 (ko) * 2013-03-27 2019-09-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
US10216484B2 (en) 2014-06-10 2019-02-26 Texas Instruments Incorporated Random number generation with ferroelectric random access memory
US10134984B1 (en) 2014-12-31 2018-11-20 Crossbar, Inc. Two-terminal memory electrode comprising a non-continuous contact surface
US9853211B2 (en) 2015-07-24 2017-12-26 Micron Technology, Inc. Array of cross point memory cells individually comprising a select device and a programmable device
US9514797B1 (en) 2016-03-03 2016-12-06 Cypress Semiconductor Corporation Hybrid reference generation for ferroelectric random access memory
EP3507806B1 (en) 2016-08-31 2022-01-19 Micron Technology, Inc. Apparatuses and methods including ferroelectric memory and for accessing ferroelectric memory
JP6777369B2 (ja) 2016-08-31 2020-10-28 マイクロン テクノロジー，インク． 強誘電体メモリを含み、強誘電体メモリを動作するための装置及び方法
KR102227270B1 (ko) 2016-08-31 2021-03-15 마이크론 테크놀로지, 인크. 강유전 메모리 셀
KR102314663B1 (ko) 2016-08-31 2021-10-21 마이크론 테크놀로지, 인크. 2 트랜지스터-1 커패시터 메모리를 포함하고 이를 액세스하기 위한 장치 및 방법
US10867675B2 (en) 2017-07-13 2020-12-15 Micron Technology, Inc. Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5350705A (en) * 1992-08-25 1994-09-27 National Semiconductor Corporation Ferroelectric memory cell arrangement having a split capacitor plate structure
US5912846A (en) * 1997-02-28 1999-06-15 Ramtron International Corporation Serial ferroelectric random access memory architecture to equalize column accesses and improve data retention reliability by mitigating imprint effects
CN1211040A (zh) * 1997-09-08 1999-03-17 三星电子株式会社 具有改善可靠性的铁电随机存取存储器器件
US6028784A (en) * 1998-05-01 2000-02-22 Texas Instruments Incorporated Ferroelectric memory device having compact memory cell array
US6363003B1 (en) * 1999-11-08 2002-03-26 Sharp Kabushiki Kaisha Ferroelectric memory device
CN1310448A (zh) * 1999-12-28 2001-08-29 现代电子产业株式会社 具有铁电电容器的铁电存储器件
CN103578534A (zh) * 2012-07-26 2014-02-12 德克萨斯仪器股份有限公司 具有非破坏性读取的铁电随机存取存储器
CN105308751A (zh) * 2013-05-17 2016-02-03 美光科技公司 具有铁电场效应晶体管存储器阵列的设备及相关方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
CHAO-GANG WEI等: "A NEW HIGH-RELIABLE 2T/1C FeRAM CELL", 《INTEGRATED FERROELECTRICS》 *
程旭等: "铁电非挥发逻辑的设计和应用", 《固体电子学研究与进展》 *
翟亚红等: "抗辐射铁电存储器的研究进展", 《材料导报》 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023115418A1 (zh) * 2021-12-22 2023-06-29 华为技术有限公司 一种铁电存储器及电子设备

Also Published As

Publication number Publication date
KR20210030997A (ko) 2021-03-18
EP3507804A1 (en) 2019-07-10
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