JP2000187989A

JP2000187989A - データ記憶装置

Info

Publication number: JP2000187989A
Application number: JP10366661A
Authority: JP
Inventors: Toshio Kuraki; 敏夫椋木
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-12-24
Filing date: 1998-12-24
Publication date: 2000-07-04

Abstract

(57)【要約】【課題】ＤＲＡＭモードと不揮発モードを切り換えて使
用するＦｅＲＡＭにおいて、電源遮断時にただちに不揮
発モードへ移行でき、かつＤＲＡＭモード時に電圧が常
に強誘電体キャパシタに印加されることによるＴＤＤ
Ｂ、電圧インプリント等の強誘電体膜劣化の問題を解決
するデータ記憶装置を提供する。【解決手段】ＤＲＡＭモード時に電荷によってデータを
記憶する常誘電体キャパシタ２４と不揮発モードでデー
タを記憶する強誘電体キャパシタ２１を並列に配し、そ
れらの一方のノードを共通セルプレート４で接続し、も
う一方のノード間をスイッチ素子２２で接続するととも
にそのノードとビット線５とをスイッチ素子２で接続す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、主に強誘電体を用
いた半導体記憶装置などのデータ記憶装置に関するもの
である。

【０００２】

【従来の技術】現在の代表的な半導体メモリー装置はダ
イナミックランダムアクセスメモリー（ＤＲＡＭ）であ
るが、最近になってそのＤＲＡＭメモリーセルの電荷蓄
積キャパシタの絶縁膜に強誘電体を使った強誘電体メモ
リー装置（ＦｅＲＡＭ）なるものが開発された。このメ
モリー装置は、ＤＲＡＭが揮発性メモリーであるのに対
し、外部電界を取り去っても分極が残る強誘電体特有の
性質によって、不揮発性メモリーとして使用できる。ま
た、既存の書換可能な不揮発性メモリー装置に対して
も、消費電力が少なく書換速度が早いなどの優れた特性
を有している。そのため次世代の主力メモリー装置とし
て関心が高まっている。

【０００３】図１４（ａ）はそれらメモリーセルキャパ
シタの電荷−電圧特性である。横軸にキャパシタ両電極
間の電圧Ｖ、縦軸にキャパシタの電極に蓄えられる電荷
量Ｑをとってある。なお、電圧の向きと分極の向きは図
１４（ｂ）に示すように上から下方向へ向かう向きを正
として統一する。キャパシタに蓄えられる電荷量Ｑはキ
ャパシタ容量Ｃとキャパシタ電極間の電圧Ｖとの積で求
められるが、常誘電体を絶縁膜に用いたＤＲＡＭメモリ
ーセルのキャパシタ（常誘電体キャパシタ）では容量Ｃ
はキャパシタ固有ものであり、一定の値をとる。また、
電圧Ｖが０ボルトの時は電荷量Ｑも０クーロンである。
図１４（ａ）の直線で示す特性Ｘがその例である。それ
に対し強誘電体を絶縁膜に用いたＦｅＲＡＭメモリーセ
ルのキャパシタ（強誘電体キャパシタ）では容量Ｃは電
圧Ｖの値および履歴によって変化し、電圧Ｖが０ボルト
の時の電荷量Ｑも電圧Ｖの履歴によって変化する。図１
４（ａ）の曲線で示す特性Ｙがその例である。

【０００４】以下、図１４（ａ）の曲線で表される強誘
電体キャパシタの電荷−電圧特性について説明する。

【０００５】初期状態として、強誘電体キャパシタは１
度も電界がかけられておらず、分極も発生していない図
中のＯ点で示す状態にあるとする。キャパシタに両極板
間の電圧Ｖが増加するにつれて電極に発生する電荷量Ｑ
は曲線Ｏ−Ａに示す特性を取りながらＡ点の状態へと変
化する。Ａ点ではキャパシタの両極板間に電圧がかかっ
ており、その電圧のため極板には電荷が、強誘電体内に
は分極が発生している。次に、電圧を減少させ０にする
と、キャパシタの状態は曲線Ａ−Ｂに示す特性を取りな
がらＢ点の状態へ変化する。Ｂ点ではキャパシタの両極
板間の電圧は０であるが、強誘電体内ではＡ点で発生し
ていた分極が残っているため（残留分極）、その分極に
よって極板には電荷が発生している。さらに、負の方向
へ電圧をかけた場合、キャパシタの状態は曲線Ｂ−Ｃの
経路をたどってＣ点の状態へ変化する。このＣ点ではＡ
点とは逆向きの電圧が極板間にかかっており、Ａとは逆
極性の電荷が極板に、逆向きの分極が強誘電体内に発生
している。電圧を０に戻せば曲線Ｃ−Ｄの経路をたどっ
てＤ点の状態へ変化するが、強誘電体内にはＣ点で発生
していた分極が残っており、極板にはＢ点とは逆極性の
電荷が発生している。再び正の電圧をかけた場合は、Ｏ
点の状態には戻らず、曲線Ｄ−Ａを経路をたどって経由
してＡ点の状態へと変化する。

【０００６】以上のような特性を持つ強誘電体キャパシ
タをデータ記憶装置として応用する１つの方法を図１５
に示す。図１５（ａ）は図１４（ａ）と同じく強誘電体
キャパシタの電荷−電圧特性であるが、図１５（ｂ）と
（ｃ）に示すメモリーセルに応用した場合に、データを
ビット線に読み出すときに起こるキャパシタの状態変化
を示したものである。また、図１５（ｂ）と（ｃ）にお
いて１は強誘電体キャパシタ、２はＮＭＯＳトランジス
タ、３はワード線、４はセルプレート、５はビット線、
６はビット線５の浮遊容量であり、強誘電体キャパシタ
１内にある分極の向きは図１４（ｂ）と同じ様にとって
ある。以下、ＦｅＲＡＭのデータ記憶の原理について、
図１５（ａ），（ｂ），（ｃ）を用いて説明する。

【０００７】図１５（ｂ）のメモリーセルの強誘電体キ
ャパシタ１には正方向に電圧をかけた場合の残留分極が
発生しており、その状態は図１５（ａ）ではＢ点で表さ
れる。また、図１５（ｃ）では負方向に電圧をかけた場
合の残留分極が発生しており、その状態は図１５（ａ）
のＤ点で表される。図１５（ｂ），（ｃ）で示されるメ
モリーセルからデータを読み出す場合は、まずビット線
５をグランドレベルにプリチャージしておき、次にワー
ド線３のレベルを上げてＮＭＯＳトランジスタ２をＯＮ
させてセルプレート４のレベルをＶ_BCまで上げる。する
と、強誘電体キャパシタ１は負方向の電圧がかかり、図
１５（ａ）の状態Ｃへ向けて変化する。ただし、強誘電
体キャパシタ１にかかる電圧はＶ_BCをビット線５の浮遊
容量６と強誘電体キャパシタ１との容量分割によって決
まるため、図１４（ａ）での説明とは異なり、Ｃ点まで
の途中で強誘電体キャパシタの状態変化は止まる。図１
５（ａ）のＢ点の状態にあった場合は、曲線Ｂ−Ｃ上の
Ｅ点までであり、その時にビット線５に発生する電位は
Ｖ₁である。一方、Ｄ点の状態にあった場合は曲線Ｄ−
Ｃ上のＦ点まで変化し、その時のビット線５の電位はＶ
₀である。この時のビット線電位の関係はＶ₁＞Ｖ₀で
ある。すなわち、図１５（ｂ）の強誘電体キャパシタの
状態をデータ１とすれば、ビット線５の電位はＨｉとな
り、図１５（ｃ）の状態をデータ０とすればＬｏｗとな
る。

【０００８】以上の様に、強誘電体キャパシタの分極の
向きにデータを対応させ記憶し、メモリーセルからビッ
ト線５にデータを読み出したときに、分極の向きによっ
てビット線に発生する電位が異なることを利用してデー
タ１と０を判別することがＦｅＲＡＭのデータ記憶原理
である。

【０００９】図１６はこれまで述べてきたＦｅＲＡＭの
動作原理を用いてデータを記憶する従来の１Ｔｒ−１Ｃ
（1-Transistor 1-Capacitance) 型半導体メモリー装置
の一例である。１はメモリーセル用の強誘電体キャパシ
タ、２はメモリーセルへアクセスするＮＭＯＳトランジ
スター、３はワード線、４はセルプレート、５と７はビ
ット線、９はリファレンスセル用の強誘電体キャパシタ
で９の方が１に比べ面積が大きくしてある。１０はリフ
ァレンスセルへアクセスするＮＭＯＳトランジスター、
１１はリファレンスワード線、１２はリファレンスセル
プレート、１３と１４はビット線５と７をグランド電位
にプリチャージするためのＮＭＯＳトランジスタで、１
５はその制御信号φbを伝える制御線である。１６はビ
ット線５と７の電位差を増幅する差動増幅器で、図の例
では制御信号φsで活性、不活性を制御できるクロック
ドＣＭＯＳインバーター２個で構成されている。１７は
データ線、１９はビット線５とデータ線１７を接続する
トランスファーゲートで、制御信号φtによってそれら
の電気的接続・非接続を制御することができる。

【００１０】また、図１７は図１６の装置でのデータ読
みだし動作のタイミングを示したものである。ＷＬ、Ｃ
Ｐ、ＲＷＬ、ＲＣＰ、ＢＬ、／ＢＬ、ＤＬはそれぞれワ
ード線３、セルプレート４、リファレンスワード線１
１、リファレンスセルプレート１２、ビット線５、ビッ
ト線７、データ線１７の電位であり、φb、φs、φtは
それぞれプリチャージトランジスタ１３と１４、差動増
幅器１６、トランスファゲート１９の制御信号のレベル
である。この装置でのデータの読み出し動作について、
図１６と図１７を用いて説明する。

【００１１】初期状態として図１６の各ノードは全てグ
ランド電位にあり、リファレンスキャパシタ９にはデー
タ０が書き込まれているとする。まず、ワード線３とリ
ファレンスワード線１１の電位を上げてアクセストラン
ジスター２と１０をオンさせ、セルプレート４とリファ
レンスセルプレート１２の電位を上げる。すると、ビッ
ト線５にはメモリーセルキャパシタ１の自発分極の向き
によって異なる電位が、ビット線７にはデータ１とデー
タ０を読み出した時の電位の間にある一定の電位があら
われる。次に制御信号φs をイネーブルにして差動増幅
器１６を活性化させ、ビット線７の電位をリファレンス
として、ビット線５の電位を増幅する。増幅が終わった
後に制御信号φtをイネーブルにしてトランスファーゲ
ート１９をオンさせ、ビット線５の電位をデータ線１７
へ送る。データの出力はここで完了するが、メモリーセ
ルキャパシタ１のデータを破壊しているので続いて再書
き込みの動作を行う。セルプレート４の電位をしばらく
Ｈｉ状態に保った後、電位を下げてＬｏｗ状態をしばら
く保つ。この間にビット線の電位によって強誘電体キャ
パシタ１に読みだし前と同じ向きの分極が書き込まれ
る。次に制御信号φbをイネーブルにしてビット線５の
電位をグランドレベルにすることで強誘電体キャパシタ
から電荷を抜いた後にワード線３の電位を下げてアクセ
ストランジスタ２をオフにする。このときリファレンス
セルプレート１２の電位はＨｉ状態を保ち、ビット線７
のグランド電位との電位差でリファレンスキャパシタ９
に分極を書き込む。書き込みが終了したら、リファレン
スセルプレート１２の電位を下げてリファレンスワード
線１１の電位を下げ、アクセストランジスタ１０をオフ
にする。以上がこの装置での読み出し動作である。

【００１２】図１８は図１６の装置でのデータ書き込み
動作のタイミング示したものである。ＷＬ、ＣＰ、ＲＷ
Ｌ、ＲＣＰ、ＢＬ、／ＢＬ、ＤＬはそれぞれワード線
３、セルプレート４、リファレンスワード線１１、リフ
ァレンスセルプレート１２、ビット線５、ビット線７、
データ線１７の電位であり、φb、φs、φtはそれぞれ
プリチャージトランジスタ１３と１４、差動増幅器１
６、トランスファゲート１９の制御信号のレベルであ
る。この装置でのデータの書き込み動作について、図１
６と図１８を用いて説明する。

【００１３】初期状態として図１６の各ノードは全てグ
ランド電位にあるとする。外部からのデータによってデ
ータ線１７の電位が確定してから制御信号φtをイネー
ブルにしてトランスファゲート１９をオンにして、ビッ
ト線５の電位をデータ線１７と同じにする。制御信号φ
sをイネーブルにして差動増幅器１６を活性化してデー
タをラッチしてからセルプレート４の電位を上げワード
線３の電位を上げアクセストランジスタ２をオンにす
る。しばらくその状態を保った後、セルプレート４の電
位を下げ、強誘電体キャパシタ１にデータを書き込む。
制御信号φsをディスイネーブルにして差動増幅器１６
を不活性状態にして、制御信号φbをイネーブルにして
ビット線５の電位をグランドレベルにして強誘電体キャ
パシタ１から電荷を抜いた後にワード線３を下げアクセ
ストランジスタ２をオフにする。以上がこの装置での書
き込み動作である。

【００１４】以上の様な不揮発性を保ちながら読みだし
・書き込み動作させると、どうしても分極反転が発生
し、その反転した回数が一定以上になると強誘電体キャ
パシタ１の強誘電体膜が劣化してデータを保持できなく
なる不具合が発生した。その様子を図１９に示す。詳し
い説明は図１４（ａ）と同様なので説明は省略する。分
極を反転させる毎に強誘電体キャパシタの状態はＢ点か
らＣ点→Ｄ点→Ａ点と移動し再びＢ点へ戻ってくる。こ
れを繰り返し行うと、初期状態では実線にあった強誘電
体キャパシタのヒステリシス曲線が、図１９の破線の様
にＡ→Ｂ′→Ｅ′→Ｃ→Ｆ′→Ｄ′を経由する細長い形
状に変化して、その結果Ｂ′点の状態にある強誘電体キ
ャパシタ１からデータを読みだしたときにビット線５に
発生する、状態変化したＥ′点での電位Ｖ₁と、Ｄ′点
の状態にある強誘電体キャパシタ１からデータを読みだ
したときにビット線５に発生する、状態変化したＦ′点
での電位Ｖ₀との差が減少し、動作限界以下までその差
が縮小した場合、データを正しく読み出せなくなる。

【００１５】その様な問題を回避するため電源が供給さ
れている間は分極反転を伴わない動作方法で読みだし・
書き込みを行い、電源が遮断する前に上記の不揮発性モ
ードに切り換えて動作させる方法が考案された。その分
極反転を伴わない動作モードをＤＲＡＭモードと呼ぶこ
ととする。このＤＲＡＭモードではデータを記憶する要
素は分極でなくメモリーセルのキャパシタに蓄えられる
電圧である。図１６の回路と図２０、図２１で示される
ＤＲＡＭモードの動作方法においては、メモリーセルキ
ャパシタ１に図１４で示した正の方向に電圧がある場合
をデータ１、電圧が無い（０Ｖ）場合をデータ０に対応
させている。このＤＲＡＭモードではＤＲＡＭと同様に
データをメモリーセルキャパシタに保持されている電圧
によって記憶するためリフレッシュ動作が必要で、電源
の供給が途絶えればデータは消滅する。その動作方法を
図２０と図２１に示す。

【００１６】図２０は図１６の装置のＤＲＡＭモードで
のデータ読みだし動作のタイミング示したものである。
各信号は図１７と同じ意味なので説明は省略する。図１
７の不揮発性モードと異なる点はセルプレート４とリフ
ァレンスセルプレート１２を常にＬｏｗ状態に保つ点
と、データを読みだした後ビット線５をグランド電位に
プリチャージする前にワード線３を下げている点であ
る。また前提条件として、図１６のリファレンスキャパ
シタ９の形状を、分極によってデータを記憶する不揮発
性モードと、電圧によってデータを記憶するＤＲＡＭモ
ードの両方において、メモリーセルキャパシタ１からデ
ータ１を読みだした場合のビット線５の電位と、メモリ
ーセルキャパシタ１からデータ０を読みだした場合のビ
ット線５の電位の中間の電位をビット線７に発生させる
ように調整してあり、リファレンスキャパシタ９へビッ
ト線７を通してデータを書き込むサイクルが別途にある
こととする。

【００１７】図２１は図１６の装置のＤＲＡＭモードで
のデータ書き込み動作のタイミング示したものである。
各信号は図１８と同じ意味なので説明は省略する。図１
８の不揮発性モードと異なる点はセルプレート４を常に
Ｌｏｗ状態に保つ点と、データを書き込んだ後ビット線
５をグランド電位にプリチャージする前にワード線３を
下げている点である。

【００１８】

【発明が解決しようとする課題】従来の装置では、ＤＲ
ＡＭモードから不揮発性モードに切り替えるためには、
一度メモリーセルから電圧によって記憶されていたデー
タを読み出した後、セルプレートを駆動して分極によっ
てデータを記憶し直す必要があった。そのため、突然の
電源遮断には対応することができず、また電源を立ち下
げる前にＤＲＡＭモードから不揮発性モードへ切り替え
るコマンドや待ち時間が必要であった。さらに大きな問
題として、ＤＲＡＭモードでＦｅＲＡＭを動作させれ
ば、動作中は常に強誘電体キャパシタに電圧が印加され
ているため、ＴＤＤＢ特性が不十分な場合、強誘電体キ
ャパシタのリーク電流が増加したり、インプリント現象
によって強誘電体のヒステリシス特性に偏りが生じ、不
揮発性データを保持するリテンション特性が劣化するな
どの、強誘電体キャパシタの特性劣化の問題が発生し
た。

【００１９】したがって、この発明の目的は、モードを
切り換えに特別な操作を必要とせず、突然の電源遮断に
対してもデータを消失することがなく使い勝手が良く、
また動作の安定性を増し、電圧印加による強誘電体キャ
パシタのリーク電流の増加や、インプリントによる特性
劣化を防止して信頼性を向上することができるデータ記
憶装置を提供することである。

【００２０】

【課題を解決するための手段】それらの課題を解決する
ため本発明のデータ記憶装置は、ＤＲＡＭモードで使用
するキャパシタと不揮発性モードで使用するキャパシタ
を別々に用意し、それらをスイッチ素子で接続すること
によって、電源遮断時にＤＲＡＭモード用キャパシタの
電圧で不揮発性モード用キャパシタの分極を書き換える
方式を有する。

【００２１】請求項１記載のデータ記憶装置は、容量絶
縁膜に強誘電体を用いた第１の強誘電体キャパシタと、
容量絶縁膜に常誘電体もしくは高誘電体を用いた第２の
キャパシタと、第１の信号線と、前記第１の強誘電体キ
ャパシタの一方のノードと前記第２のキャパシタの一方
のノードとを接続するスイッチ機能を有する第１の接続
手段と、前記第２のキャパシタの前記第１の接続手段と
接続されているノードと前記第１の信号線とを接続する
スイッチ機能を有す第２の接続手段とを備えたものであ
る。

【００２２】請求項１記載のデータ記憶装置によれば、
ＤＲＡＭモードと不揮発性モードの２つを切り換えて使
用する強誘電体メモリー装置において、モードを切り換
えに特別な操作を必要としない、突然の電源遮断に対し
てもデータを消失することのない使い勝手の良いメモリ
ーデバイスの実現が可能である。また、２つの動作モー
ド毎に最適な特性をもつキャパシタを使用することで動
作の安定性を増し、電圧印加による強誘電体キャパシタ
のリーク電流の増加やインプリントによる特性劣化を防
止して信頼性を向上させている。

【００２３】請求項２記載のデータ記憶装置は、容量絶
縁膜に強誘電体を用いた第１の強誘電体キャパシタと、
容量絶縁膜に強誘電体を用いた第２の強誘電体キャパシ
タと、第１の信号線と、前記第１の強誘電体キャパシタ
の一方のノードと前記第２の強誘電体キャパシタの一方
のノードとを接続するスイッチ機能を有する第１の接続
手段と、前記第２の強誘電体キャパシタの前記第１の接
続手段と接続されているノードと前記第１の信号線とを
接続するスイッチ機能を有す第２の接続手段とを備えた
ものである。

【００２４】請求項２記載のデータ記憶装置によれば、
請求項１と同様な効果がある。

【００２５】請求項３記載のデータ記憶装置は、請求項
１または請求項２において、容量絶縁膜に強誘電体を用
いた第３の強誘電体キャパシタと、第２の信号線と、前
記第３の強誘電体キャパシタの一方のノードと前記第２
の信号線とを接続するスイッチ機能を有する第３の接続
手段と、前記第１の信号線と前記第２の信号線を入力と
する第１の差動増幅器を有するものである。

【００２６】請求項３記載のデータ記憶装置によれば、
請求項１または請求項２と同様な効果がある。

【００２７】請求項４記載のデータ記憶装置は、請求項
３において、容量絶縁膜に常誘電体もしくは高誘電体を
用いた第４のキャパシタと、前記第４のキャパシタの一
方のノードと前記第２の信号線とを接続するスイッチ機
能を有する第４の接続手段を有するものである。

【００２８】請求項４記載のデータ記憶装置によれば、
請求項３と同様な効果がある。

【００２９】請求項５記載のデータ記憶装置は、請求項
３において、容量絶縁膜に強誘電体を用いた第４の強誘
電体キャパシタと、前記第４の強誘電体キャパシタの一
方のノードと前記第２の信号線とを接続するスイッチ機
能を有する第４の接続手段を有するものである。

【００３０】請求項５記載のデータ記憶装置によれば、
請求項３と同様な効果がある。

【００３１】請求項６記載のデータ記憶装置は、請求項
３において、第１の差動増幅器を駆動する電源のＬｏｗ
電位とＨｉ電位の中間電位を供給する第１の電源と、前
記第１の信号線と前記第１の電源を接続するスイッチ機
能を有する第４の接続手段と、前記第２の信号線と前記
第１の電源を接続するスイッチ機能を有する第５の接続
手段を有するものである。

【００３２】請求項６記載のデータ記憶装置によれば、
請求項３と同様な効果がある。

【００３３】請求項７記載のデータ記憶装置は、請求項
１において、容量絶縁膜に強誘電体を用いた第３の強誘
電体キャパシタと、容量絶縁膜に常誘電体もしくは高誘
電体を用いた第４のキャパシタと、第２の信号線と、前
記第３の強誘電体キャパシタの一方のノードと前記第４
のキャパシタの一方のノードとを接続するスイッチ機能
を有する第３の接続手段と、前記第４のキャパシタの前
記第３の接続手段と接続されているノードと前記第２の
信号線とを接続するスイッチ機能を有する第４の接続手
段と、第１の信号線と前記第２の信号線を入力とする第
１の差動増幅器を有するものである。

【００３４】請求項７記載のデータ記憶装置によれば、
請求項１と同様な効果がある。

【００３５】請求項８記載のデータ記憶装置は、請求項
２において、容量絶縁膜に強誘電体を用いた第３の強誘
電体キャパシタと、容量絶縁膜に強誘電体を用いた第４
の強誘電体キャパシタと、第２の信号線と、前記第３の
強誘電体キャパシタの一方のノードと前記第４の強誘電
体キャパシタの一方のノードとを接続するスイッチ機能
を有する第３の接続手段と、前記第４の強誘電体キャパ
シタの前記第３の接続手段と接続されているノードと前
記第２の信号線とを接続するスイッチ機能を有する第４
の接続手段と、前記第１の信号線と前記第２の信号線を
入力とする第１の差動増幅器を有するものである。

【００３６】請求項８記載のデータ記憶装置によれば、
請求項２と同様な効果がある。

【００３７】請求項９記載のデータ記憶装置は、請求項
２において、第１の強誘電体キャパシタとして、一方の
電極が中心部とその周辺部に電気的に隔てられている平
面型強誘電体キャパシタの中心部を使用し、第２の強誘
電体キャパシタとして、前記平面型強誘電体キャパシタ
の周辺部を使用するものである。

【００３８】請求項９記載のデータ記憶装置によれば、
請求項２と同様な効果のほか、メモリーセルの面積を縮
小することができる。

【００３９】

【発明の実施の形態】図１（ａ）は本発明の第１の実施
の形態におけるメモリーセル構造を示した図である。２
１は不揮発性データを記憶する強誘電体キャパシタ、２
２はＮＭＯＳトランジスター、２３はＮＭＯＳトランジ
スター２２のオン・オフを制御する不揮発性ワード線、
２４は容量絶縁膜に常誘電体を用いた常誘電体キャパシ
タである。その他、図１６と同じ番号を付してある構成
要素は基本的に図１６と同じものなので説明は省略す
る。このメモリーセルは、（１）データの記憶に使用す
るキャパシタをＤＲＡＭモード用と不揮発性モード用に
別々に用意している、（２）ＤＲＡＭモードで使用する
キャパシタに蓄えられる電荷や電圧によって、不揮発性
モードで使用するキャパシタにデータ書き込みを行う、
（３）２つのキャパシタの一方のノード間にスイッチ機
能を有する素子を設けてあり、ＤＲＡＭモードでの動作
中に不揮発性モード用キャパシタに電圧は印加されな
い、ことを特徴とし、電源の供給状態によって主に以下
の３通りの動作モードを持つ。（１）電源供給中のＤＲＡＭモードでの動作では、耐圧
やＴＤＤＢ特性の優れた常誘電体キャパシタ２４を用
い、そのキャパシタの極板間の電圧にデータを対応させ
て記憶する。このときの状態を図１（ｂ）に示す。不揮
発性ワード線２３の電位はＬｏｗレベルに保たれ、ＮＭ
ＯＳトランジスタ２２はオフ状態を保つ。そのため、ワ
ード線３が選択されてＮＭＯＳトランジスタ２がオン状
態になった場合でもビット線５を通して電圧が印加され
るのは常誘電体キャパシタ２４のみで強誘電体キャパシ
タ２１には電圧が印加されない。（２）電源供給中の不揮発性モードでの動作では、リテ
ンション特性の優れた強誘電体キャパシタ２１を用い
て、その自発分極の向きにデータを対応させて記憶す
る。このときの状態を図１（ｃ）に示す。不揮発性ワー
ド線２３の電位はＨｉレベルに保たれ、ＮＭＯＳトラン
ジスタ２２はオン状態を保つ。そのため、ワード線３が
選択されてＮＭＯＳトランジスタ２がオン状態になった
場合、強誘電体キャパシタ２１に電圧が印加され、分極
の反転が可能となる。（３）電源が遮断されるときのセーブモードでは、常誘
電体キャパシタ２４に記憶されているデータを強誘電体
キャパシタ２１に転記する。このときの状態を図１
（ｄ）に示す。ワード線３の電位をＬｏｗレベルに保ち
ＮＭＯＳトランジスタ２をオフ状態にしてから、不揮発
性ワード線２３をＨｉレベルにしてＮＭＯＳトランジス
タ２２をオン状態にすれば、常誘電体キャパシタ２４の
電圧Ｖが強誘電体キャパシタ２１に印加され、その電圧
Ｖによって強誘電体キャパシタ２１の分極の反転が発生
し、電圧によって記憶されていたデータが分極によって
記憶される。

【００４０】以上の動作モードを組み合わせることによ
り、電源供給時と電源遮断時の２つの状態において最適
な特性をもつキャパシタを使用し、突然の電源遮断に対
してもデータを消失することのないメモリーデバイスの
実現が可能である。また、電圧印加による強誘電体キャ
パシタのリーク電流の増加やインプリントによる特性劣
化を防止して信頼性を向上させている。

【００４１】なお、図１（ａ）においてＮＭＯＳトラン
ジスタ２および２２を用いているが、この構成要素はス
イッチ機能も持つ素子であればＮＭＯＳトランジスタ以
外のものでも問題はない。また、図１（ｂ）と図１
（ｃ）において記載されているＮＭＯＳトランジスタ２
および２２の状態は、本発明のメモリーセルを用いた動
作の一例であって、その他の動作方法を用いても問題は
ない。

【００４２】図２は図１で説明した本発明のメモリーセ
ルを用いてデータを記憶する第１の実施の形態の１Ｔｒ
−１Ｃ（1-Transistor 1-Capacitance) 型半導体メモリ
ー装置である。図１６および図１と同じ番号を付してあ
る構成要素は図１６もしくは図１と同じものなので説明
は省略する。以下にその動作方法について、電源供給
中、電源遮断時、電源投入時の順で説明する。

【００４３】：図２の回路において電源が供給されて
いる間のＤＲＡＭモードの動作は、不揮発性ワード線２
３の電位ＮＶＷＬが常にＬｏｗに保たれ、ＮＭＯＳトラ
ンジスタ２２がオフ状態を保つ以外、図２０と図２１で
示す図１６の従来の回路での読み出し・書き込み動作と
変わらない。ただし前提条件として、図２のリファレン
スキャパシタ９の形状を、分極によってデータを記憶す
る不揮発性モードにおいて、メモリーセルキャパシタ２
１からデータ１を読みだした場合のビット線５の電位と
メモリーセルキャパシタ２１からデータ０を読みだした
場合のビット線５の電位の中間の電位を発生させ、かつ
電圧によってデータを記憶するＤＲＡＭモードにおいて
も、メモリーセルキャパシタ２４からデータ１を読みだ
した場合のビット線５の電位とメモリーセルキャパシタ
２４からデータ０を読みだした場合のビット線５の電位
の中間の電位をビット線７に発生させるように調整して
あるとする。また、リファレンスキャパシタ９へはビッ
ト線７を通してデータを書き込むサイクルが別途にある
こととする。このときにリファレンスキャパシタ９へ書
き込まれるデータは、図１４と図１５で用いた電圧の向
きとデータの種類の関係にならって説明すると、ＤＲＡ
Ｍモード時に正の向きに電圧がかけられてデータ１が書
き込まれ、電源が遮断されて不揮発性モードに移行した
とき、ＤＲＡＭモード時に発生していた分極によってそ
のままデータ１が書き込まれていることになる。

【００４４】：電源が遮断されるときの動作は、いた
って簡単である。まずデバイスが動作中の場合はその動
作を完了させる。書き込みサイクル・読み出しサイクル
とも数μｓ以内で完了するので、電源が切れる瞬間の残
留電源によってデバイスを動作させることは容易であ
る。また、読み出しサイクル中の場合はリファレンスセ
ルへの書き込みも行う。つぎに、不揮発性ワード線２３
の電位を上げてＮＭＯＳトランジスタ２２をオンにす
る。こうすることで常誘電体キャパシタ２４の電圧によ
って強誘電体キャパシタ２１にデータの書き込みが行わ
れ、ＤＲＡＭモードから不揮発性モードへ移行するとき
にデータを記憶する要素を電圧から分極に変換すること
が完了する。すべてのメモリーセルで一斉に行うことが
できるので、従来の様に一度ＤＲＡＭモードでデータを
読み出して不揮発性モードでデータを再書き込みする動
作を全てのメモリーセルに順次行う必要が無く、ＤＲＡ
Ｍモードから不揮発性モードへの移行は瞬時に完了す
る。そのため、電圧検知回路などで電源をモニターして
おけば、その検知回路からの制御信号によって電源が立
ち下がる瞬間に動作モードを自動的に切り換えることが
可能となり、電源切断時にモード切り換え処理をする必
要がなくなり使い勝手が向上する。また、電源を突発的
な遮断にも対応することができ、システムの信頼性が向
上する。

【００４５】：電源が投入される時の動作は、不揮発
性モードで強誘電体キャパシタ２１からデータを読み出
した後に、一旦そのデータをバッファなどにラッチして
から、その読み出したデータとは関係無く強誘電体キャ
パシタ２１に不揮発性モードでデータ０を書き込み、次
にＤＲＡＭモードで常誘電体キャパシタ２４に読み出し
たデータを再書き込みする。その動作タイミングを図３
に示す。図３においてＮＶＷＬは不揮発性ワード線２３
の電位を表す。その他の各信号は図１７と同じ意味なの
で説明は省略する。以下、図２と図３を用いて動作方法
を説明する。

【００４６】電源電圧が動作に問題がないレベルまで上
昇した後に、制御信号φb をＬｏｗにしてビット線５と
７のＬｏｗプリチャージを解除し、不揮発性ワード線２
３の電位ＮＶＷＬとワード線３の電位ＷＬをＨｉにし
て、続いてセルプレート４の電位ＣＰをＨｉにし、強誘
電体キャパシタ２１に記憶されていたデータをビット線
５に読み出す。このとき、読み出されたデータが１であ
るか０であるか判定するための基準電位を、リファレン
スワード線１１の電位ＲＷＬとリファレンスセルプレー
ト１２の電位ＲＣＰをＨｉにしてリファレンスキャパシ
タ９のデータをビット線７に読み出すことで発生させて
おく。次に、制御信号φsをＨｉにして差動増幅器１６
を活性化させ、強誘電体キャパシタ２１のデータを読み
出したビット線５の電位とビット線７の基準電位との差
を増幅する。増幅が飽和し、データの判別が完了した時
点で、制御信号φtをＨｉにしてトランスファゲート１
９を開き、ビット線５の電位をデータ線１７にてラッチ
する。再び制御信号φtをＬｏｗにしてトランスファゲ
ート１９を閉じた後に、制御信号φsをＬｏｗにして差
動増幅器１６を不活性状態にして、制御信号φbをＨｉ
にしてビット線５と７をＬｏｗレベルにチャージする。
このとき強誘電体キャパシタ２１にはデータ０が書き込
まれる。この強誘電体キャパシタ２１は電源遮断時に常
誘電体キャパシタ２４の電圧によってデータが書き込ま
れるが、常誘電体キャパシタ２４に蓄えられているデー
タが１の場合は、その電圧によって分極が反転してデー
タ１が強誘電体キャパシタ２１に書き込まれ、データが
０の場合は、常誘電体キャパシタ２４の電圧はゼロなの
で強誘電体キャパシタ２１の分極方向は維持され、した
がってデータ０が維持される。このようにあらかじめデ
ータ０を書き込んでおくことで、常誘電体キャパシタ２
４から強誘電体キャパシタ２１へデータの転記が瞬時の
うちに可能となる。強誘電体キャパシタ２１へのデータ
０の書き込みが終了した後に、セルプレート４の電位Ｃ
Ｐと不揮発性ワード線２３の電位ＮＶＷＬをＬｏｗにし
て不揮発性モードでの動作を完了し、ＤＲＡＭモードで
のメモリーセルへの再書き込みへ移る。制御信号φbを
Ｌｏｗにして制御信号φtをＨｉにすることで、ビット
線Ｌｏｗチャージを解除してトランスファゲート１９を
開きデータ線１７にてラッチしていた電位をビット線５
に導入する。制御信号φsをＨｉにして差動増幅器１６
を活性化しビット線の電位を確定して常誘電体キャパシ
タ２４へデータを書き込んだ後に、ワード線３の電位Ｗ
Ｌと制御信号φtと制御信号φsをＬｏｗにし、制御信号
φsをＨｉにしてビット線５と７をＬｏｗチャージして
ＤＲＡＭモードでの再書き込み動作は終了する。

【００４７】以上の様に電源供給中はＤＲＡＭモードに
て動作し、電源遮断時に不揮発性データ記憶に切り換
え、電源投入時に不揮発性モードでデータを読み出した
後にＤＲＡＭモードでデータをメモリーセルに再書き込
みすることで、ＤＲＡＭとほぼ同じ特性を持ち、かつ電
源を切ってもデータを維持する不揮発性メモリーが実現
できる。

【００４８】図４は図２で説明した本発明の第１の実施
の形態の半導体メモリー装置を改良した第２の実施の形
態である。２５はＮＭＯＳトランジスタ、２６は常誘電
体キャパシタ、２７は第２のリファレンスワード線、２
８は第２のリファレンスセルプレートであり、その他の
図２と同じ番号を付してある構成要素は図２と同じもの
なので説明は省略する。この装置は、基準電位を発生さ
せるリファレンスセル用のキャパシタを複数用意して、
ＤＲＡＭモード用常誘電体キャパシタ２６と不揮発性モ
ード用強誘電体キャパシタ９を使い分けることにより、
２つの動作モードにおいて１つのリファレンスキャパシ
タを共通で使用する場合に比べ、基準電位をより正確に
ＨｉとＬｏｗの中間に発生させ、かつＤＲＡＭ動作中は
リファレンスセルの強誘電体キャパシタ９を使用しない
ことで、書き換えの繰り返しによる強誘電体膜特性の劣
化やインプリントによる強誘電体膜特性の偏りなどによ
って、不揮発性モードでの基準電位が使用中に変動する
問題を解決していることを特徴とする。その動作方法は
図２の装置と比べ、データ読み出し時に、リファレンス
ワード線１１（ＲＷＬ）とリファレンスセルプレート１
２（ＲＣＰ）の代わりに、不揮発性モードでは図４の第
１のリファレンスワード線１１（ＲＷＬ１）と第１のリ
ファレンスセルプレート１２（ＲＣＰ１）が、ＤＲＡＭ
モードでは図４の第２のリファレンスワード線２７（Ｒ
ＷＬ２）と第２のリファレンスセルプレート２８（ＲＣ
Ｐ２）が同じ動作をする以外は図２の装置と同様なので
説明は省略する。ただし、前提条件として、図４のリフ
ァレンスキャパシタ９の形状を、分極によってデータを
記憶する不揮発性モードにおいて、メモリーセルキャパ
シタ２１からデータ１を読みだした場合のビット線５の
電位とメモリーセルキャパシタ２１からデータ０を読み
だした場合のビット線５の電位の中間の電位を発生させ
るように調整してあるとする。また、図４のリファレン
スキャパシタ２６の形状を、電圧によってデータを記憶
するＤＲＡＭモードにおいて、メモリーセルキャパシタ
２４からデータ１を読みだした場合のビット線５の電位
とメモリーセルキャパシタ２４からデータ０を読みだし
た場合のビット線５の電位の中間の電位をビット線７に
発生させるように調整してあるとする。また、リファレ
ンスキャパシタ９とリファレンスキャパシタ２６へはビ
ット線７を通してデータを書き込むサイクルが別途にあ
ることとする。

【００４９】図５は図２で説明した本発明の第１の実施
の形態の半導体メモリー装置を改良した第３の実施の形
態である。図２と同じ番号を付してある構成要素は図２
と同じものなので説明は省略する。この装置は、ＤＲＡ
Ｍモードで動作中はセルプレート４の電位を電源電圧の
半分の電位（ＶDD／２）に保持し、基準電位にビット線
７にプリチャージされたＶDD／２の電位を使用すること
を特徴とする。図６、図７、図８はそれぞれ図５に示す
装置のＤＲＡＭモードでの読み出し動作タイミング、Ｄ
ＲＡＭモードでの書き込み動作タイミング、電源投入時
の不揮発性モードでの読み出しとＤＲＡＭモードでの再
書き込みタイミングを示す。図６、図７、図８の各信号
名はそれぞれ図２０、図２１、図３と同様なので説明は
省略する。以下、図５に示す装置の動作を図６、図７、
図８を用いて、電源供給中、電源遮断時、電源投
入時の順で説明する。なお、図５のリファレンスキャパ
シタ９の形状を、分極によってデータを記憶する不揮発
性モードにおいて、メモリーセルキャパシタ２１からデ
ータ１を読みだした場合のビット線５の電位とメモリー
セルキャパシタ２１からデータ０を読みだした場合のビ
ット線５の電位の中間の電位を発生させるように調整し
てあるとする。また、リファレンスキャパシタ９へはビ
ット線７を通してデータを書き込むサイクルが別途にあ
ることとする。

【００５０】：電源供給中のＤＲＡＭモードでの動作
では図２で示した装置と同様に常誘電体キャパシタ２４
の電圧によってデータを記憶するが、図２の装置が電圧
が正の方向に存在する場合にデータ１を、電圧がゼロ
（存在しない）の場合にデータ０を対応させていたのに
対し、図５の装置では電圧が正の方向に存在する場合を
データ１に、電圧が負の方向に存在する場合をデータ０
に対応させている。その読み出し動作タイミングは図６
に示す様に、リファレンスワード線１１の電位ＲＷＬが
常にＬｏｗで、プリチャージ中のビット線５と７の電位
ＢＬ，／ＢＬがＶDD／２で、データをセルからビット線
５へ読み出すときのビット線５の電位の変化以外は、図
２０で示す従来の装置でのＤＲＡＭモードの読み出し動
作と同じである。また、書き込みタイミングは図７に示
す様に、プリチャージ中のビット線５と７の電位ＢＬ，
／ＢＬがＶDD／２である以外は、図２１で示す従来の装
置でのＤＲＡＭモードの書き込み動作と同じである。

【００５１】：電源遮断時のセーブモードの動作は図
２で示す装置と同様に、未完了の動作があればそれを終
了させてから、不揮発性ワード線２３の電位ＮＶＷＬを
Ｈｉすることであるが、その結果起こる常誘電体キャパ
シタ２４から強誘電体キャパシタ２１へのデータの転記
においては図２の装置とは異なる。図５の装置ではＤＲ
ＡＭモード時にデータ０が記憶されている場合でもメモ
リーセルの常誘電体キャパシタ２４には負の電圧が存在
するため、図２の装置の様に以前に書き込まれた強誘電
体キャパシタ２１のデータが維持されることはなく、デ
ータ１が書き込まれていた場合は分極の反転が起こりデ
ータ０が転記される。したがって、あらかじめ強誘電体
キャパシタ２１にデータ０を書き込む必要は無い。

【００５２】：電源投入時の動作は、図２の装置と異
なり不揮発性モードで強誘電体キャパシタ２１からデー
タを読み出した後に、すぐにＤＲＡＭモードで常誘電体
キャパシタ２４に読み出したデータを再書き込みする。
図２の装置の様に一旦そのデータをバッファなどにラッ
チしてから、その読み出したデータとは関係無く強誘電
体キャパシタ２１に不揮発性モードでデータ０を書き込
む必要はない。その動作を図８に示すタイミングを使っ
て説明する。なお、図８の中でセルプレート４の電位Ｃ
Ｐとリファレンスセルプレート１２の電位ＲＣＰのＬｏ
ｗレベルはＶDD／２で、ビット線５と７のプリチャージ
電位はＶDD／２である。電源電圧が動作に問題がないレ
ベルまで上昇した後に、まず制御信号φbをＬｏｗにし
てビット線５と７のＬｏｗプリチャージ（ＶDD／２）を
解除し、不揮発性ワード線２３の電位ＮＶＷＬとワード
線３の電位ＷＬをＨｉにして、続いてセルプレート４の
電位ＣＰをＨｉにし、強誘電体キャパシタ２１に記憶さ
れていたデータをビット線５に読み出す。このとき、読
み出されたデータが１であるか０であるか判定するため
の基準電位を、リファレンスワード線１１の電位ＲＷＬ
とリファレンスセルプレート１２の電位ＲＣＰをＨｉに
してリファレンスキャパシタ９のデータをビット線７に
読み出すことで発生させておく。次に、制御信号φsを
Ｈｉにして差動増幅器１６を活性化させ、強誘電体キャ
パシタ２１のデータを読み出したビット線５の電位とビ
ット線７の基準電位との差を増幅する。増幅が飽和し、
データの判別が完了した時点で、セルプレート４の電位
ＣＰをＬｏｗ（ＶDD／２）にして、不揮発性ワード線２
３の電位ＮＶＷＬをＬｏｗにすることで不揮発性モード
での読み出し動作を完了するとともにＤＲＡＭモードで
のメモリーセルへの再書き込みを行う。次にワード線３
の電位ＷＬと制御信号φsをＬｏｗにし、制御信号φbを
Ｈｉにしてビット線５と７をＬｏｗチャージ（ＶDD／
２）して動作は完了する。なお、不揮発性モードによっ
てデータを強誘電体キャパシタ２１からビット線５に読
み出すときに、ビット線５のプリチャージレベルをグラ
ンド電位にして、セルプレート４の電位ＣＰをグランド
電位から電源電圧までフルスイングさせる方式を採用し
ても問題はない。

【００５３】以上の様に図２の装置と同様に電源供給中
はＤＲＡＭモードにて動作し、電源遮断時に不揮発性デ
ータ記憶に切り換え、電源投入時に不揮発性モードでデ
ータを読み出した後にＤＲＡＭモードでデータをメモリ
ーセルに再書き込みすることで、再びＤＲＡＭモードで
動作させる不揮発性メモリーが実現できる。

【００５４】図９は図１で説明した本発明のメモリーセ
ルを用いてデータを記憶する第４の実施の形態の２Ｔｒ
−２Ｃ（2-Transistor 2-Capacitance) 型半導体メモリ
ー装置である。２９は容量絶縁膜に常誘電体を用いた常
誘電体キャパシタ、３０はＮＭＯＳトランジスター、３
１は不揮発性データを記憶する強誘電体キャパシタ、３
２はＮＭＯＳトランジスターで不揮発性ワード線２３に
よってそのオン・オフを制御される。その他、図１６お
よび図１と同じ番号を付してある構成要素は図１６もし
くは図１と同じものなので説明は省略する。以下にその
動作方法について、電源供給中、電源遮断時、電
源投入時の順で説明する。

【００５５】：図１０と図１１はそれぞれ図９の回路
における電源が供給されている間のＤＲＡＭモード中の
読み出し動作と書き込み動作である。それらは基本的
に、リファレンスワード線の電位ＲＷＬとリファレンス
セルプレートの電位ＲＣＰが無いこと以外は、図２０と
図２１で示す図１６の従来の回路での読み出し・書き込
み動作と変わらない。ただし、図１０のメモリーセルか
らビット線へデータを読み出すときは、図１６での回路
とは異なり、ビット線５にあらわれる電位ＢＬに対し相
補的な電位／ＢＬがビット線７にあらわれ、１Ｔｒ−１
Ｃ動作時よりも読み出しマージンの大きい安定した動作
を行う。

【００５６】：電源が遮断されるときの動作は、まず
デバイスが動作中の場合はその動作を完了させる。書き
込みサイクル・読み出しサイクルとも数μｓ以内で完了
するので、電源が切れる瞬間の残留電源によってデバイ
スを動作させることは容易である。つぎに、不揮発性ワ
ード線２３の電位を上げてＮＭＯＳトランジスタ２２お
よび３２をオンにする。こうすることで常誘電体キャパ
シタ２４および２９の電圧によって強誘電体キャパシタ
２１および３１にデータの書き込みが行われ、ＤＲＡＭ
モードから不揮発性モードへ移行するときにデータを記
憶する要素を電圧から分極に変換することが完了する。
すべてのメモリーセルで一斉に行うことができるので、
従来の様に一度ＤＲＡＭモードでデータを読み出して不
揮発性モードでデータを再書き込みする動作を全てのメ
モリーセルに順次行う必要が無く、ＤＲＡＭモードから
不揮発性モードへの移行は瞬時に完了する。そのため、
電圧検知回路などで電源をモニターしておけば、その検
知回路からの制御信号によって電源が立ち下がる瞬間に
動作モードを自動的に切り換えることが可能となり、電
源切断時にモード切り換え処理をする必要がなくなり使
い勝手が向上する。また、電源を突発的な遮断にも対応
することができ、システムの信頼性が向上する。

【００５７】：電源が投入される時の動作は、不揮発
性モードで強誘電体キャパシタ２１と３１から相補デー
タを読み出した後に、一旦そのデータをバッファなどに
ラッチしてから、その読み出したデータとは関係無く強
誘電体キャパシタ２１と３１の両方に不揮発性モードで
データ０を書き込み（強誘電体キャパシタ２１にはデー
タ１、３１にはデータ０のような相補的なデータでは無
く、図１４（ｂ）で説明した上向きの分極を発生させる
データ０を２１と３１の両キャパシタに書く）、次にＤ
ＲＡＭモードで常誘電体キャパシタ２４と２９に読み出
した相補データを再書き込みする。その動作タイミング
を図１２に示す。図１２においてＮＶＷＬは不揮発性ワ
ード線２３の電位を表す。その他の各信号は図１７と同
じ意味なので説明は省略する。以下、図９と図１２を用
いて動作方法を説明する。

【００５８】電源電圧が動作に問題がないレベルまで上
昇した後に、制御信号φb をＬｏｗにしてビット線５と
７のＬｏｗプリチャージを解除し、不揮発性ワード線２
３の電位ＮＶＷＬとワード線３の電位ＷＬをＨｉにし
て、続いてセルプレート４の電位ＣＰをＨｉにし、強誘
電体キャパシタ２１と３１に記憶されていた相補データ
をビット線５と７に読み出す。次に、制御信号φs をＨ
ｉにして差動増幅器１６を活性化させ、強誘電体キャパ
シタ２１のデータを読み出したビット線５の電位と強誘
電体キャパシタ３１のデータを読み出したビット線７の
電位との差を増幅する。増幅が飽和し、データの判別が
完了した時点で、制御信号φt をＨｉにしてトランスフ
ァゲート１９を開き、ビット線５の電位をデータ線１７
にてラッチする。再び制御信号φt をＬｏｗにしてトラ
ンスファゲート１９を閉じた後に、制御信号φs をＬｏ
ｗにして差動増幅器１６を不活性状態にして、制御信号
φbをＨｉにしてビット線５と７をＬｏｗレベルにチャ
ージする。このとき強誘電体キャパシタ２１と３１には
データ０が書き込まれる。この強誘電体キャパシタ２１
および３１は電源遮断時にそれぞれ常誘電体キャパシタ
２４および２９の電圧によってデータが書き込まれる
が、常誘電体キャパシタ２４もしくは２９に蓄えられて
いるデータが１の場合は、その電圧によって分極が反転
してデータ１が強誘電体キャパシタ２１もしくは３１に
書き込まれ、データが０の場合は、常誘電体キャパシタ
２４もしくは２９の電圧はゼロなので強誘電体キャパシ
タ２１もしくは３１の分極方向は維持され、したがって
データ０が維持される。このようにあらかじめデータ０
を書き込んでおくことで、常誘電体キャパシタ２４もし
くは２９から強誘電体キャパシタ２１もしくは３１へデ
ータの転記が瞬時のうちに可能となる。強誘電体キャパ
シタ２１と３１へのデータ０の書き込みが終了した後に
セルプレート４の電位ＣＰと不揮発性ワード線２３の電
位ＮＶＷＬをＬｏｗにして不揮発性モードでの動作を完
了し、ＤＲＡＭモードでのメモリーセルへの再書き込み
へ移る。制御信号φbをＬｏｗにして制御信号φtをＨｉ
にすることで、ビット線Ｌｏｗチャージを解除してトラ
ンスファゲート１９を開きデータ線１７にてラッチして
いた電位をビット線５に導入する。制御信号φsをＨｉ
にして差動増幅器１６を活性化しビット線の電位を確定
して常誘電体キャパシタ２４と２９へ相補データを書き
込んだ後に、ワード線３の電位ＷＬと制御信号φtと制
御信号φs をＬｏｗにし、制御信号φs をＨｉにしてビ
ット線５と７をＬｏｗチャージしてＤＲＡＭモードでの
再書き込み動作は終了する。

【００５９】以上の様に電源供給中はＤＲＡＭモードに
て動作し、電源遮断時に不揮発性データ記憶に切り換
え、電源投入時に不揮発性モードでデータを読み出した
後にＤＲＡＭモードでデータをメモリーセルに再書き込
みすることで、ＤＲＡＭとほぼ同じ特性を持ち、かつ電
源を切ってもデータを維持する２Ｔｒ−２Ｃ型不揮発性
メモリーが実現できる。

【００６０】これまで本発明の全ての回路の説明には、
ＤＲＡＭモード時に使用する図１(ａ) のキャパシタ２
４の容量絶縁膜として、強誘電体ではなく常誘電体を用
いるとして説明してきた。その理由は、常誘電体には強
誘電体の電圧によるインプリントの問題がなく、強誘電
体を用いるよりもＴＤＤＢや耐圧等の特性が優れたキャ
パシタを作ることが容易で、ＤＲＡＭモードでの動作に
適しており、ＤＲＡＭモードと不揮発性モードで常誘電
体キャパシタと強誘電体キャパシタを使い分けることに
メリットがあるからである。また、ＤＲＡＭモード時に
使用する図１（ａ）のキャパシタ２４の容量絶縁膜とし
て、常誘電体の代わりに高誘電体を用いれば面積の小さ
いキャパシタでＤＲＡＭモード動作に必要な電荷をメモ
リーセルに蓄えることが可能になるので、チップ面積の
小さいデータ記憶装置を実現することができる。

【００６１】ここで、強誘電体キャパシタの電圧による
インプリントやＴＤＤＢ・耐圧特性がＤＲＡＭモードの
使用において問題がないレベルならば、図１（ａ）のＤ
ＲＡＭモード時に使用するキャパシタとして常誘電体キ
ャパシタを必ずしも用いる必要がなく、本発明の全ての
回路において常誘電体キャパシタ２４および２９を強誘
電体キャパシタに置き換えても問題はない。同様に図４
のＤＲＡＭモード時に使用するリファレンスセルの常誘
電体キャパシタ２６を強誘電体キャパシタに置き換えて
も問題はない。また、常誘電体キャパシタ２４、２９の
代わりに用いる強誘電体キャパシタは不揮発性データを
記憶する強誘電体キャパシタ２１、３１に比べ、不揮発
性データを保持する必要がない分、残留分極の大きさ等
の必要とされるキャパシタ特性が緩和される。

【００６２】その緩和される特性を生かし、面積の縮小
を図ったメモリーセルのレイアウトを図１３（ａ）に示
す。図１３（ａ）は図１（ａ）に示す回路のプレーナ型
メモリーセルのレイアウトで、各ノードに付した番号は
図１（ａ）に対応している。また、図１３（ｂ）は図１
３（ａ）のα−β線に沿った断面図である。図１３にお
いて、４０はコンタクト、４１はアルミニウム配線、４
２はポリシリコン配線、４３、４３′はキャパシタ上電
極、４４はキャパシタ下電極、４５は拡散領域、４６は
強誘電体である。

【００６３】従来の不揮発性データを記憶する強誘電体
キャパシタには、上部電極の面積が下部電極より小さい
ものがあり、その上部電極の周りのエリアは、不揮発性
データを記憶するには特性が不十分なため、データの記
憶に使用されていなかった。図１３（ａ）に示すレイア
ウトではその上部電極の周りのエリアを有効活用するた
め、不揮発性データ記憶に使う強誘電体キャパシタ２１
の上部電極４３の周りにＤＲＡＭモードで使う強誘電体
キャパシタ２４の上部電極４３′を配置してある。強誘
電体キャパシタ２４は不揮発性データを記憶する必要は
ないので、残留分極等の特性が劣っていても問題はな
い。以上のような方法により面積の小さい本発明のメモ
リーセルを実現できる。

【００６４】

【発明の効果】請求項１記載のデータ記憶装置によれ
ば、ＤＲＡＭモードと不揮発性モードの２つを切り換え
て使用する強誘電体メモリー装置において、モードを切
り換えに特別な操作を必要としない、突然の電源遮断に
対してもデータを消失することのない使い勝手の良いメ
モリーデバイスの実現が可能である。また、２つの動作
モード毎に最適な特性をもつキャパシタを使用すること
で動作の安定性を増し、電圧印加による強誘電体キャパ
シタのリーク電流の増加やインプリントによる特性劣化
を防止して信頼性を向上させている。

【００６５】請求項２記載のデータ記憶装置によれば、
請求項１と同様な効果がある。

【００６６】請求項３記載のデータ記憶装置によれば、
請求項１または請求項２と同様な効果がある。

【００６７】請求項４記載のデータ記憶装置によれば、
請求項３と同様な効果がある。

【００６８】請求項５記載のデータ記憶装置によれば、
請求項３と同様な効果がある。

【００６９】請求項６記載のデータ記憶装置によれば、
請求項３と同様な効果がある。

【００７０】請求項７記載のデータ記憶装置によれば、
請求項１と同様な効果がある。

【００７１】請求項８記載のデータ記憶装置によれば、
請求項２と同様な効果がある。

【００７２】請求項９記載のデータ記憶装置によれば、
請求項２と同様な効果のほか、メモリーセルの面積を縮
小することができる。

【図面の簡単な説明】

【図１】（ａ）は本発明の１Ｔｒ−１Ｃ型ＦｅＲＡＭの
メモリーセル構造を示す回路図、（ｂ）はＤＲＡＭモー
ドの説明図、（ｃ）は不揮発性モードの説明図、（ｄ）
は電源遮断時のセーブモードの説明図である。

【図２】本発明の第１の実施の形態の１Ｔｒ−１Ｃ型Ｆ
ｅＲＡＭのメモリーセル周辺の回路図である。

【図３】第１の実施の形態の１Ｔｒ−１Ｃ型ＦｅＲＡＭ
の電源投入時の動作タイミング図である。

【図４】本発明の第２の実施の形態の１Ｔｒ−１Ｃ型Ｆ
ｅＲＡＭのメモリーセル周辺の回路図である。

【図５】本発明の第３の実施の形態の１Ｔｒ−１Ｃ型Ｆ
ｅＲＡＭのメモリーセル周辺の回路図である。

【図６】第２の実施の形態の１Ｔｒ−１Ｃ型ＦｅＲＡＭ
のＤＲＡＭモードの読み出し動作タイミング図である。

【図７】第２の実施の形態の１Ｔｒ−１Ｃ型ＦｅＲＡＭ
のＤＲＡＭモードの書き込み動作タイミング図である。

【図８】第２の実施の形態の１Ｔｒ−１Ｃ型ＦｅＲＡＭ
の電源投入時の動作タイミング図である。

【図９】本発明の第４の実施の形態の２Ｔｒ−２Ｃ型Ｆ
ｅＲＡＭのメモリーセル周辺の回路図である。

【図１０】第４の実施の形態の２Ｔｒ−２Ｃ型ＦｅＲＡ
ＭのＤＲＡＭモードの読み出し動作タイミング図であ
る。

【図１１】第４の実施の形態の２Ｔｒ−２Ｃ型ＦｅＲＡ
ＭのＤＲＡＭモードの書き込み動作タイミング図であ
る。

【図１２】第４の実施の形態の２Ｔｒ−２Ｃ型ＦｅＲＡ
Ｍの電源投入時の動作タイミング図である。

【図１３】（ａ）は第４の実施の形態のメモリーセルの
レイアウト図、（ｂ）はそのα−β線概略断面図であ
る。

【図１４】（ａ）はＦｅＲＡＭおよびＤＲＡＭのメモリ
ーセルキャパシタ電荷−電圧特性（ヒステリシス特性）
図、（ｂ）は電圧・電界の向きに対する分極の向きを示
すキャパシタの説明図である。

【図１５】（ａ）は従来型ＦｅＲＡＭのデータ読み出し
時のメモリーセルキャパシタ電荷−電圧特性（ヒステリ
シス特性）図、（ｂ）はデータ１が書き込まれたセルの
回路説明図、（ｃ）はデータ０が書き込まれたセルの回
路説明図である。

【図１６】従来の１Ｔｒ−１Ｃ型ＦｅＲＡＭのメモリー
セル周辺の回路図である。

【図１７】従来の１Ｔｒ−１Ｃ型ＦｅＲＡＭの不揮発性
モードの読み出し動作タイミング図である。

【図１８】従来の１Ｔｒ−１Ｃ型ＦｅＲＡＭの不揮発性
モードの書き込み動作タイミング図である。

【図１９】ＦｅＲＡＭの分極反転繰り返しによるメモリ
ーセルキャパシタ電荷−電圧特性（ヒステリシス特性）
の劣化を説明する特性図である。

【図２０】従来の１Ｔｒ−１Ｃ型ＦｅＲＡＭのＤＲＡＭ
モードの読み出し動作タイミング図である。

【図２１】従来の１Ｔｒ−１Ｃ型ＦｅＲＡＭのＤＲＡＭ
モードの書き込み動作タイミング図である。

【符号の説明】

１メモリーセル用強誘電体キャパシタ２アクセス用ＮＭＯＳトランジスタ３ワード線４セルプレート５、７ビット線９リファレンス用強誘電体キャパシタ１０アクセス用ＮＭＯＳトランジスタ１１リファレンスワード線１２リファレンスセルプレート１３、１４プリチャージ用ＮＭＯＳトランジスタ１５制御信号１６差動増幅器１７データ線１９トランスファーゲート２１メモリーセル用強誘電体キャパシタ２２アクセス用ＮＭＯＳトランジスタ２３不揮発ワード線２４メモリーセル用常誘電体キャパシタ２５アクセス用ＮＭＯＳトランジスタ２６リファレンス用常誘電体キャパシタ２７リファレンスワード線２８リファレンスセルプレート２９メモリーセル用常誘電体キャパシタ３０アクセス用ＮＭＯＳトランジスタ３１メモリーセル用強誘電体キャパシタ３２アクセス用ＮＭＯＳトランジスタ

Claims

【特許請求の範囲】

【請求項１】容量絶縁膜に強誘電体を用いた第１の強
誘電体キャパシタと、容量絶縁膜に常誘電体もしくは高
誘電体を用いた第２のキャパシタと、第１の信号線と、
前記第１の強誘電体キャパシタの一方のノードと前記第
２のキャパシタの一方のノードとを接続するスイッチ機
能を有する第１の接続手段と、前記第２のキャパシタの
前記第１の接続手段と接続されているノードと前記第１
の信号線とを接続するスイッチ機能を有す第２の接続手
段とを備えたデータ記憶装置。
【請求項２】容量絶縁膜に強誘電体を用いた第１の強
誘電体キャパシタと、容量絶縁膜に強誘電体を用いた第
２の強誘電体キャパシタと、第１の信号線と、前記第１
の強誘電体キャパシタの一方のノードと前記第２の強誘
電体キャパシタの一方のノードとを接続するスイッチ機
能を有する第１の接続手段と、前記第２の強誘電体キャ
パシタの前記第１の接続手段と接続されているノードと
前記第１の信号線とを接続するスイッチ機能を有す第２
の接続手段とを備えたデータ記憶装置。
【請求項３】容量絶縁膜に強誘電体を用いた第３の強
誘電体キャパシタと、第２の信号線と、前記第３の強誘
電体キャパシタの一方のノードと前記第２の信号線とを
接続するスイッチ機能を有する第３の接続手段と、前記
第１の信号線と前記第２の信号線を入力とする第１の差
動増幅器を有する請求項１または請求項２記載のデータ
記憶装置。
【請求項４】容量絶縁膜に常誘電体もしくは高誘電体
を用いた第４のキャパシタと、前記第４のキャパシタの
一方のノードと前記第２の信号線とを接続するスイッチ
機能を有する第４の接続手段を有する請求項３記載のデ
ータ記憶装置。
【請求項５】容量絶縁膜に強誘電体を用いた第４の強
誘電体キャパシタと、前記第４の強誘電体キャパシタの
一方のノードと前記第２の信号線とを接続するスイッチ
機能を有する第４の接続手段を有する請求項３記載のデ
ータ記憶装置。
【請求項６】第１の差動増幅器を駆動する電源のＬｏ
ｗ電位とＨｉ電位の中間電位を供給する第１の電源と、
前記第１の信号線と前記第１の電源を接続するスイッチ
機能を有する第４の接続手段と、前記第２の信号線と前
記第１の電源を接続するスイッチ機能を有する第５の接
続手段を有する請求項３記載のデータ記憶装置。
【請求項７】容量絶縁膜に強誘電体を用いた第３の強
誘電体キャパシタと、容量絶縁膜に常誘電体もしくは高
誘電体を用いた第４のキャパシタと、第２の信号線と、
前記第３の強誘電体キャパシタの一方のノードと前記第
４のキャパシタの一方のノードとを接続するスイッチ機
能を有する第３の接続手段と、前記第４のキャパシタの
前記第３の接続手段と接続されているノードと前記第２
の信号線とを接続するスイッチ機能を有する第４の接続
手段と、第１の信号線と前記第２の信号線を入力とする
第１の差動増幅器を有する請求項１記載のデータ記憶装
置。
【請求項８】容量絶縁膜に強誘電体を用いた第３の強
誘電体キャパシタと、容量絶縁膜に強誘電体を用いた第
４の強誘電体キャパシタと、第２の信号線と、前記第３
の強誘電体キャパシタの一方のノードと前記第４の強誘
電体キャパシタの一方のノードとを接続するスイッチ機
能を有する第３の接続手段と、前記第４の強誘電体キャ
パシタの前記第３の接続手段と接続されているノードと
前記第２の信号線とを接続するスイッチ機能を有する第
４の接続手段と、前記第１の信号線と前記第２の信号線
を入力とする第１の差動増幅器を有する請求項２記載の
データ記憶装置。
【請求項９】第１の強誘電体キャパシタとして、一方
の電極が中心部とその周辺部に電気的に隔てられている
平面型強誘電体キャパシタの中心部を使用し、第２の強
誘電体キャパシタとして、前記平面型強誘電体キャパシ
タの周辺部を使用する請求項２記載のデータ記憶装置。