JP2019536257A - ハイブリッドメモリデバイス - Google Patents
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Abstract
Description
本特許出願は、該出願の譲受人に与えられた2016年8月31日に出願の名称が“Hybrid Memory Device”であるRyanによる米国特許出願番号15/252,886の優先権を主張する。
る。単一の半導体ウエハは多数のダイをもたらし得、ここで、ウエハは、処理後に個別のダイに切り離される。したがって、1つのプロセスフローは、ダイ上に形成された多数のメモリタイプを有する単一のダイをもたらし得、それは、異なるメモリタイプを各々有する2つの別個のダイよりも生産が安上がりであり得る。更に、これは、別個のDRAMダイ及びFeRAMダイを使用することと比較して面積の削減をもたらし得る。また、単一のダイ上の(複数の)メモリセル間での情報の移動は、様々なインタフェース、コンポーネント、及びコントローラを通じた別のダイへの情報の移動よりも高速であり得るので、ハイブリッドメモリデバイスは、別個のメモリダイと比較して遅延時間を削減し得る。
る。メモリアレイ100は、異なる状態を蓄積するようにプログラム可能なメモリセル105を含む。各メモリセル105は、論理0及び論理1で示される2つの状態を蓄積するようにプログラム可能であり得る。幾つかの場合、メモリセル105は、3つ以上の論理状態を蓄積するように構成される。メモリセル105は、プログラム可能な状態を表す電荷を蓄積するためのコンデンサを含み得、例えば、充電及び非充電のコンデンサは2つの論理状態を夫々表し得る。メモリセル105は誘電材料を有するコンデンサであり得る。誘電材料は、外部の電界、例えば、コンデンサの充電されたプレートにより作り出された電界に晒された場合に非ゼロの電気分極を示す。誘電材料は、線形特性(例えば、誘電材料の電流と電圧との関係は線形であり得る)を有する材料を含み得、例示では常誘電体と称され得る。誘電材料及び常誘電体材料は強誘電体材料とは区別され得る。他の場合、メモリセル105は、強誘電体材料を有するコンデンサを含み得る強誘電体メモリセルであり得る。強誘電体材料は、自発的電気分極を有し、すなわち、それらは電界が存在しない場合に非ゼロの分極を有する。強誘電体コンデンサの電荷の異なるレベルは異なる論理状態を表し得る。常誘電体及び強誘電体のメモリセル105の付加的な詳細が以下で論じられる。
同様に、列デコーダ130は、メモリコントローラ140から列アドレスを受信し、適切なデジット線115を活性化する。例えば、メモリアレイ100は、WL_1〜WL_Mとラベルが付された多数のワード線110と、DL_1〜DL_Nとラベルが付された多数のデジット線115とを含み得、ここで、M及びNはアレイのサイズに依存する。したがって、ワード線110及びデジット線115、例えば、WL_2及びDL_3を活性化することによって、それらの交点におけるメモリセル105がアクセスされ得る。幾つかの場合、アレイ100は、FeRAMセル及びDRAMセルの両方を含み得、該セル間でデータが転送され得る。
イアスされ得、プレート線210に電圧が印加され得る。このバイアスは、選択コンポーネント220を活性化した後に印加され得、又は該バイアスは、セルプレート230に常に印加され得る。プレート線210をバイアスすることは、コンデンサ205に渡る電圧差をもたらし得、該電圧差は、コンデンサ205上の蓄積電荷に変化を生み出し得る。蓄積電荷の変化の大きさは、コンデンサ205の最初の状態、例えば、最初の状態が論理1又は論理0の何れを蓄積したかに依存し得る。このことは、コンデンサ205上に蓄積された電荷に基づいて、デジット線115−aの電圧に変化を生じさせ得、それは、蓄積された論理状態の判定に使用され得る。
と呼ばれ得る。
ら両方を含み得、該アレイの残りは強誘電体メモリセル105−bであり得る。したがって、基板405は、第1のタイプのコンデンサを含むメモリセル105−bと、第1のタイプのコンデンサとは異なる第2のタイプのコンデンサを含む第2のメモリセル105−cとを含み得る。幾つかの例では、両タイプのコンデンサは凹部であり得る。本明細書で使用される用語としての“凹部”は、基板の特質、一部、又は外観を指し得る。そのため、基板405は、第1のタイプのコンデンサを含む第1の凹部中に形成された第1のメモリセルと、第1のタイプのコンデンサとは異なる第2のタイプのコンデンサを含む第2の凹部中に形成された第2のメモリセルとを含み得る。メモリセル105−b及び105−cは、例えば、メモリセル105間でデータが転送され得るように、相互に及び/又はメモリコントロール140と電子通信し得る。
行全体が読み出され得、又は書き込まれ得る。そうだとすると、多数のFeRAMセル105がキャッシュされ得る。すなわち、(複数の)メモリセル105−b(例えば、ワード線110−bに接続された(複数の)セル)の行全体が同時にアクセスされ得る。それらの論理値は(複数の)DRAMセル105−c(例えば、ワード線110−cに接続された(複数の)セル)中にキャッシュされ得る。例えば、少なくとも1つの行は、常誘電体コンデンサを含み得るメモリセル105(例えば、ワード線110−cに接続されたメモリセル105−c)を有し得、残りの行は、強誘電体コンデンサを有するメモリセル(例えば、ワード線110−bに接続されたメモリセル105−b)を含み得る。メモリアレイ100−aは、多数の列を同様に含み得、ここで、各列は、デジット線115−b等の共通のデジット線を有し得る。幾つかの例では、少なくとも1つの行及び少なくとも1つの列は、常誘電体コンデンサを含むメモリセル(例えば、メモリセル105−c)を含み得、メモリアレイ100−aの残りの行若しくは残りの列、又はそれら両方は、強誘電体コンデンサを有するメモリセルを含み得る。その他の行及び列の組み合わせが可能である。
リアレイ100−a又はメモリアレイ100−aのコントローラは、強誘電体コンデンサを含み得るメモリセル105−bのアクセス動作の数が閾値に一致するか又は該閾値を超えるを判定し得る。メモリアレイ100−aは、メモリセル105−bから、常誘電体コンデンサを含む第2のメモリセル(例えば、メモリセル105−c)へデータをその後転送し得、ここで、該データは、メモリセル105−bが閾値回数アクセスされたとの判定に基づいて、メモリセル105−bからメモリセル105−cへ転送される。(複数の)メモリセル105は、相互に、若しくはメモリコントローラ140と、又はそれら両方で電子通信し得る。メモリアレイ100−aは、メモリセル105−bからメモリセル105−cへデータを転送することに基づいて、メモリセル105−bのアクセスの試みをメモリセル105−cへその後向け得る。このことは、キャッシュステップが低頻度で実施されるので、あらゆる読み出し動作をキャッシュすることと比較して改善した性能を提供し得る。
、したがって、高密度の強誘電体メモリセルを有し得、強誘電体メモリセル105−b及びDRAMセル105−cの両方を同じ基板405上に形成するために、DRAMアレイに使用される既存の形成プロセスが使用されてもよい。
コンデンサは、依然として100nmよりも小さい寸法を有し得る。DRAMセル105−cは凹部アーキテクチャを有し得る。
得る。例えば、フォトレジストをパターニングするフォトリソグラフィを使用して機構が画定され得、エッチング等の技術により材料がその後除去され得る。図5に図示した線構造体を形成するために、材料の層を堆積し、選択的にエッチングすることによって、例えば、ビット線115−cがその後形成され得る。幾つかの場合、電気的絶縁領域又は材料が形成又は堆積され得る。該電気的絶縁領域は、シリコン酸化物、シリコン窒化物、又はその他の電気的絶縁材料等の、酸化物又は窒化物の材料を含み得る。
なクロスポイントアーキテクチャを含んでもよい。
とFeRAMアレイ100−cとの組み合わせは、(例えば、時間に関して測定されるような)システム性能上のそれらの転送の影響を更に削減し得、また、2つのシステムインタフェースに渡って、ホストメモリコントローラ及び入出力(IO)ハブを通じて別個のDRAMデバイスとNAND/HDDデバイスとの間でそれらの転送を行う場合よりも低電力を消費するであろう。
堆積、原子層堆積(ALD)、又は分子線エピタキシー(MBE)を含み得る。材料は、例えば、化学エッチング(“ウェットエッチング”とも称される)、プラズマエッチング(“ドライエッチング”とも称される)、又は化学機械研磨を含み得る複数の技術を使用して除去され得る。
あり得る。
リセル105−e又は105−fを読み出す又は書き込むために、メモリセル105−e又は105−fを動作させるための電圧を印加するように構成され得る。幾つかの場合、メモリコントローラ140−bは、図1を参照しながら記述したように、行デコーダ、列デコーダ、又はそれら両方を含み得る。このことは、メモリコントローラ140−bが1つ以上のメモリセル105にアクセスすることを可能にし得る。バイアスコンポーネント910はまた、センスコンポーネント125−bに対するリファレンス信号を生成するための電位をリファレンスコンポーネント920に提供し得る。また、バイアスコンポーネント910は、センスコンポーネント125−bの動作のための電位を提供し得る。
びメモリセル105−gを含み得る。デバイス1005は、プロセッサ1010、BIOSコンポーネント1015、周辺コンポーネント1020、及び入出力制御コンポーネント1025をも含み得る。デバイス1005のコンポーネントはバス1030を通じて相互に電子通信し得る。メモリアレイ100−fは、揮発性及び不揮発性の両メモリセル105を含み得る。
するように構成された、デバイス1005の外にあるデバイス又は信号を表し得る。出力1040の例は、表示装置、音声スピーカ、プリントデバイス、別のプロセッサ、又はプリント回路基板等を含み得る。幾つかの場合、出力1040は、周辺コンポーネント1020を介してデバイス1005とインタフェースで連結する周辺装置であり得、又は入出力制御コンポーネント1025により管理され得る。
出しの試みを第4のメモリセルへ向けることとを含み得る。幾つかの場合、第1のメモリセルは複数の強誘電体メモリセルを含み、第2のメモリセルは複数の常誘電体メモリセルを含む。
ントローラ140は、後述する機能を実施するために、メモリアレイ100の機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリコントローラ140は、以下に記述される機能の機構を専用のハードウェアを使用して実施し得る。
モリアレイのメモリセルの量は、第2のメモリアレイのメモリセルの量以下であってもよく、少なくとも1つの論理値を転送することは、第2のメモリアレイへの電力の中断に少なくとも基づいて、第2のメモリアレイ中に蓄積された全ての論理値を第1のメモリアレイへ転送することを含み得る。
って、ここで、複数のピラーの内の各々は強誘電体コンデンサを含むことを含み得る
ロボルト(0V)の電圧に保持されるがグランドと直接接続されない電気回路のノードを指す。したがって、事実上のグランドの電圧は、一時的に変動し得、定常状態で約0Vに戻り得る。事実上のグランドは、オペアンプ及び抵抗を含む電圧分圧器等の様々な電子回路素子を使用して実装され得る。その他の実装も可能である。“事実上グランドする(virtual grounding)”又は“事実上グランドされる(virtuallygrounded)”は約0Vに接続されることを意味する。
された2つのコンポーネントは、スイッチの状態(すなわち、開放又は閉鎖)に関わらず電子通信する。
とも1つのリストがA又はB又はC又はAB又はAC又はBC又はABC(すなわちA及びB及びC)を意味するように包含的リストを指し示す。
本特許出願は、その各々が該出願の譲受人に与えられ、その各々が参照によりその全体が本明細書に明確に組み込まれる、2016年8月31日に出願の名称が“Hybrid
Memory Device”であるRyanによる米国特許出願番号15/252,886の優先権を主張する2017年8月21日出願の名称が“Hybrid Memory Device”である国際特許出願番号PCT/US2017/047787の優先権を主張する。
RAM(DRAM)、同期型ダイナミックRAM(SDRAM)、強誘電体RAM(FeRAM)、磁気RAM(MRAM)、抵抗変化RAM(RRAM)、及びフラッシュメモリ等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリ、例えば、フラッシュメモリは、外部電源が存在しなくても長時間、データを蓄積できる。揮発性メモリデバイス、例えば、DRAMは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。バイナリメモリデバイスは、例えば、充電又は放電されるコンデンサを含み得る。充電されたコンデンサは、しかしながら、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。定期的なリフレッシュなしにデータを蓄積する能力等の不揮発性の機構が利点であり得る一方で、揮発性メモリの幾つかの機構は、しかしながら、より高速な読み出し又は書き込み速度等の性能の利点を提供し得る。
キャッシュは、メモリデバイスの単一の行、メモリバンク毎の行、又は様々な行/列の組み合わせの形式をとり得る。
ステン等)、金属合金、導電性金属化合物、導電的にドープされた半導体、又はその他の導電性材料等で作られてもよい。図1の例に従うと、メモリセル105の各行は単一のワード線110に接続され、メモリセル105の各列は単一のデジット線115に接続される。1つのワード線110及び1つのデジット線115を活性化する(例えば、ワード線110又はデジット線115に電圧を印加する)ことによって、それらの交点で単一のメモリセル105がアクセスされ得る。メモリセル105にアクセスすることは、メモリセル105を読み出す又は書き込むことを含み得る。ワード線110とデジット線115との交点は、メモリセルのアドレスと称され得る。
することなく交換され得る。回路200は、選択コンポーネント220及びリファレンス信号225をも含む。図2の例では、セルプレート230はプレート線210を介してアクセスされ得、セル底部215はデジット線115−aを介してアクセスされ得る。他の場合、プレート線210は存在しなくてもよい。例えば、常誘電体材料を有するDRAMメモリセルは、デジット線115−aのみで動作され得る。上述したように、コンデンサ205を充電又は放電することによって様々な状態が蓄積され得る。
ス(例えば、リファレンス信号225の電圧)とその後比較され得る。
0に到達するまで経路330に従う。電荷状態305及び310は、残留分極(Pr)値、すなわち、外部のバイアス(例えば、電圧)を除去すると残留する分極(及びしたがって、電荷)とも称され得る。抗電圧は、電荷(又は分極)がゼロである電圧である。
ば、悪意のある攻撃は、セルがその耐久限界に達するまで連続して読み出し動作を実施することによって、FeRAMセル105−bの破壊を試み得る。FeRAMセル105−b中に蓄積されたデータをキャッシュすることは、その破壊を阻止し得る。例えば、メモリアレイ100−aは、強誘電体コンデンサを有し得るメモリセル105−bに対する読み出しリクエストを受信し得、メモリセル105−b中に蓄積されたデータを、常誘電体コンデンサを含む第2のメモリセル(例えば、メモリセル105−c)へ転送し得、ここで、該データは、メモリセル105−bの読み出しリクエストを受信することに基づいて、メモリセル105−bからメモリセル105−cへ転送される。メモリセル105−cは、直接接続、又は他のコンポーネント若しくはデバイスを含む回路経路を介してメモリセル105−bと電子通信し得る。メモリセル105はメモリコントローラ140と各々電子通信し得る。データを転送することは、メモリセル105−b中に蓄積された論理値を読み出すことと、該論理値をメモリセル105−cに書き込むこととを含み得る。
バンクへのアクセスの試みに基づいて、カウンタはインクリメントされてもよく、タイマは操作されてもよい。
、したがって、高密度の強誘電体メモリセルを有し得、強誘電体メモリセル105−b及びDRAMセル105−cの両方を同じ基板405上に形成するために、DRAMアレイに使用される既存の形成プロセスが使用されてもよい。
bの寿命を保持するために、DRAMセルは、メモリアレイ100−bに対するキャッシュとして使用され得る。DRAMキャッシュ及びメモリアレイ100−bは同じ基板又はダイ上に設置され得る。
しなければならない電源を必要とする。同じ基板405−a上にFeRAMアレイ100−cとDRAMアレイ100−dとを有する上で論じた例では、それらの転送は、高速且つオンチップであり、電力需要を2つの方法で削減する。
0を堆積することによって、第2の導電材料がその後形成され得る。電極材料730はコンデンサの第2の電極であり得る。処理ステップ703において、マスク材料720は、以前にマスクされた凹部を露出するために除去され得る。
ンサを含む該第1のメモリアレイを基板上に形成することと、第2のメモリアレイであって、複数のピラーを含む該第2のメモリアレイを基板上に形成することであって、ここで、複数のピラーの内の各々は強誘電体コンデンサを含むことを含み得る。
ータの流れをも管理し得る。BIOSコンポーネント1015は、リードオンリーメモリ(ROM)、フラッシュメモリ、又は任意のその他の不揮発性メモリ中に蓄積されたプログラム又はソフトウェアを含み得る。
受信することを含み得る。幾つかの例では、ブロック1105の動作は、図1、図6、図9、及び図10を参照しながら記述したようなメモリコントローラ140により実施され得、又は容易にされ得る。
モリセルの読み出しの試みを第4のメモリセルへ向けるための手段とを更に含み得る。幾つかの場合、第1のメモリセルは複数の強誘電体メモリセルを含み、第2のメモリセルは複数の常誘電体メモリセルを含む。
、アクセス動作の数をカウントするための手段と、アクセス動作の数が閾値を超えると判定するための手段とを含む。幾つかの場合、第1のメモリセルのアクセス動作の数が閾値を超えると判定することは、アクセス動作の割合が閾値割合を超えると判定するための手段を含む。
タイプは不揮発性メモリセルを含む。
することを含み得る。幾つかの例では、凹んだ常誘電体コンデンサは、基板中の凹部を含み、ここで、アレイの各凹部の開口部の最大寸法は100ナノメートルよりも小さい。
ロボルト(0V)の電圧に保持されるがグランドと直接接続されない電気回路のノードを指す。したがって、事実上のグランドの電圧は、一時的に変動し得、定常状態で約0Vに
戻り得る。事実上のグランドは、オペアンプ及び抵抗を含む電圧分圧器等の様々な電子回路素子を使用して実装され得る。その他の実装も可能である。“事実上グランドする(virtual grounding)”又は“事実上グランドされる(virtuallygrounded)”は約0Vに接続されることを意味する。
Claims (36)
- 基板と、
前記基板上に配置された第1の凹部に形成され、第1のタイプのコンデンサを含む第1のメモリセルと、
前記基板上に配置された第2の凹部中に形成された第2のメモリセルであって、前記第1のタイプのコンデンサとは異なる第2のタイプのコンデンサを含む前記第2のメモリセルと
を含む、メモリ装置。 - 前記第1のメモリセルは不揮発性メモリセルであり、前記第2のメモリセルは揮発性メモリセルである、請求項1に記載のメモリ装置。
- 前記第1のタイプのコンデンサは強誘電性絶縁体を含む、請求項1に記載のメモリ装置。
- 前記強誘電性絶縁体は、ハフニウム、ジルコニウム、若しくは酸素、又はそれらの任意の組み合わせを含む化合物を含む、請求項3に記載のメモリ装置。
- 前記第2のタイプのコンデンサは常誘電体材料を有するコンデンサを含む、請求項1に記載のメモリ装置。
- 前記第1のメモリセル又は前記第2のメモリセルの内の少なくとも1つは、埋設されたワード線と電子通信する、請求項1に記載のメモリ装置。
- 前記第1の凹部及び前記第2の凹部の開口部の最大寸法は100ナノメートルよりも小さい、請求項1に記載のメモリ装置。
- 前記第1の凹部又は前記第2の凹部は、前記基板上に配置された誘電材料中に形成される、請求項1に記載のメモリ装置。
- 前記第1のメモリセル及び前記第2のメモリセルは、異なるアレイのメモリセルを各々含む、請求項1に記載のメモリ装置。
- 前記第1のメモリセル及び前記第2のメモリセルは、同じアレイのメモリセルを各々含む、請求項1に記載のメモリ装置。
- 前記アレイは、メモリセルの複数の行とメモリセルの複数の列とを含み、前記複数の前記複数の行の内の各行又は前記複数の列の内の各列は共通のアクセス線を含み、前記複数の行の内の少なくとも1つの行又は前記複数の列の内の少なくとも1つの列は前記第2のタイプのコンデンサを含むメモリセルを含み、前記複数の行の内の残りの行又は前記複数の列の内の残りの列は前記第1のタイプのコンデンサを含むメモリセルを含む、請求項10に記載のメモリ装置。
- 前記アレイは、メモリセルの複数の行とメモリセルの複数の列とを含み、
前記複数の行の内の各行は共通のアクセス線を含み、前記複数の列の内の各列は共通のデジット線を含み、
前記複数の行の内の少なくとも1つの行及び前記複数の列の内の少なくとも1つの列は前記第2のタイプのコンデンサを含むメモリセルを含み、
前記複数の行の内の残りの行若しくは前記複数の列の内の残りの列、又はそれら両方は
前記第1のタイプのコンデンサを含むメモリセルを含む、
請求項10に記載のメモリ装置。 - 前記第1のメモリセルを含む第1のメモリアレイであって、ここで、前記第1のメモリアレイの各メモリセルは前記第1のタイプのコンデンサを含む、前記第1のメモリアレイと、
前記第2のメモリセルを含む第2のメモリアレイであって、ここで、前記第2のメモリアレイの各メモリセルは前記第2のタイプのコンデンサを含む、前記第2のメモリアレイと
を更に含む、請求項1に記載のメモリ装置。 - 第1のタイプのコンデンサを含む第1のメモリセルタイプと、
前記第1のタイプのコンデンサとは異なる第2のタイプのコンデンサを含む第2のメモリセルタイプと、
メモリアレイであって、ここで、前記メモリアレイの少なくも1つのサブセットは複数のメモリセル対を含み、各メモリセル対は、前記第1のメモリセルタイプの第1のメモリセルと前記第2のメモリセルタイプの第2のメモリセルとを含む、前記メモリアレイと
を含む、メモリ装置。 - 前記メモリアレイは、メモリセルの複数の行とメモリセルの複数の列とを含み、
前記複数の行の内の各行は共通のアクセス線を含み、前記複数の列の内の各列は共通のデジット線を含み、
前記メモリセル対の前記第2のメモリセルは、前記第1のメモリセルに隣接する列又は行に設置される、
請求項14に記載のメモリ装置。 - 前記第1のタイプのコンデンサは強誘電体材料を含み、前記第2のタイプのコンデンサは常誘電体材料を含む、請求項14に記載のメモリ装置。
- 前記第1のメモリセルタイプはピラーを含み、前記第2のメモリセルタイプは凹部を含む、請求項14に記載のメモリ装置。
- 強誘電体コンデンサを含む第1のメモリセルに対する読み出しリクエストを受信することと、
前記第1のメモリセルから、常誘電体コンデンサを含む第2のメモリセルへデータを転送することであって、ここで、前記データは、前記第1のメモリセルの前記読み出しリクエストを受信することに少なくとも部分的に基づいて、前記第1のメモリセルから前記第2のメモリセルへ転送されることと、
前記第1のメモリセルから前記第2のメモリセルへ前記データを転送することに少なくとも部分的に基づいて、前記第1のメモリセルの読み出しの試みを前記第2のメモリセルへ向けることと
を含む、メモリデバイスを動作する方法。 - 第2の強誘電体コンデンサを含む第3のメモリセルに対する読み出しリクエストを受信することと、
前記第3のメモリセルから、第2の常誘電体コンデンサを含む第4のメモリセルへデータを転送することであって、ここで、前記データは、前記第3のメモリセルの前記読み出しリクエストを受信することに少なくとも部分的に基づいて、前記第3のメモリセルから前記第4のメモリセルへ転送されることと、
前記第3のメモリセルから前記第4のメモリセルへ前記データを転送することに少なく
とも部分的に基づいて、前記第3のメモリセルの読み出しの試みを前記第4のメモリセルへ向けることと
を更に含む、請求項18に記載の方法。 - 前記第1のメモリセルは複数の強誘電体メモリセルを含み、前記第2のメモリセルは複数の常誘電体メモリセルを含む、請求項18に記載の方法。
- 強誘電体コンデンサを含む第1のメモリセルのアクセス動作の数が閾値を超えると判定することと、
前記第1のメモリセルから、常誘電体コンデンサを含む第2のメモリセルへデータを転送することであって、ここで、前記データは、前記第1のメモリセルのアクセス動作の前記数が前記閾値を超えるとの前記判定に少なくとも部分的に基づいて、前記第1のメモリセルから前記第2のメモリセルへ転送されることと、
前記第1のメモリセルから前記第2のメモリセルへ前記データを転送することに少なくとも部分的に基づいて、前記第1のメモリセルのアクセスの試みを前記第2のメモリセルへ向けることと
を含む、メモリデバイスを動作する方法。 - 前記第1のメモリセルのアクセス動作の前記数が前記閾値を超えると判定することは、
アクセス動作の前記数をカウントすることと、
アクセス動作の前記数が前記閾値を超えると判定することと
を含む、請求項21に記載の方法。 - 前記第1のメモリセルのアクセス動作の前記数が前記閾値を超えると判定することは、
アクセス動作の割合が閾値割合を超えると判定すること
を含む、請求項21に記載の方法。 - 第1のセルタイプの第1のメモリセルと第2のセルタイプの第2のメモリセルとの間で少なくとも1つの論理値を転送するための指示をコントローラにおいて受信することであって、ここで、前記第1のセルタイプは強誘電体コンデンサを含み、前記第2のセルタイプは常誘電体コンデンサを含むことと、
前記第1のメモリセルと前記第2のメモリセルとの間で前記少なくとも1つの論理値を転送することと
を含み、
基板は前記第1のメモリセル及び前記第2のメモリセルを含む、
メモリデバイスを動作する方法。 - 前記少なくとも1つの論理値を転送するための前記指示を受信することは、
前記基板の外部のコンポーネントから前記指示を受信すること
を含む、請求項24に記載の方法。 - 前記少なくも1つの論理値を転送することは、
前記第1のメモリセル中に蓄積された前記少なくとも1つの論理値を読み出すことと、
前記少なくとも1つの論理値を前記第2のメモリセルに書き込むことと
を更に含む、請求項24に記載の方法。 - 前記少なくも1つの論理値を転送することは、
前記第2のメモリセル中に蓄積された前記少なくとも1つの論理値を読み出すことと、
前記少なくとも1つの論理値を前記第1のメモリセルに書き込むことと
を更に含む、請求項24に記載の方法。 - 前記基板は、前記第1のメモリセル及び前記第2のメモリセルを含むメモリアレイを含む、請求項24に記載の方法。
- 前記基板は、前記第1のセルタイプのメモリセルを含む第1のメモリアレイと、前記第2のセルタイプのメモリセルを含む第2のメモリアレイとを含む、請求項24に記載の方法。
- 前記第1のメモリアレイのメモリセルの量は前記第2のメモリアレイのメモリセルの量よりも多く、前記少なくとも1つの論理値を転送することは、
前記第1のメモリアレイと前記第2のメモリアレイとの間で論理値のサブセットを転送すること
を含む、請求項29に記載の方法。 - 前記第1のメモリアレイのメモリセルの量は前記第2のメモリアレイのメモリセルの量以下であり、前記少なくとも1つの論理値を転送することは、
前記第2のメモリアレイへの電力の中断に少なくとも基づいて、前記第2のメモリアレイ中に蓄積された論理値を前記第1のメモリアレイへ転送すること
を含む、請求項29に記載の方法。 - 前記第1のメモリセルと前記第2のメモリセルとの間で前記少なくとも1つの論理値を転送するための前記指示は、前記メモリデバイスを含むデバイスが電力停止することに少なくとも部分的に基づく、請求項24に記載の方法。
- 前記第1のセルタイプは不揮発性メモリセルを含み、前記第2のセルタイプは揮発性メモリセルを含む、請求項24に記載の方法。
- 基板中に凹部のアレイを形成することと、
前記アレイの2つ以上の凹部の表面上に第1の導電材料を形成することと、
強誘電体材料を含む第1のメモリ素子材料を前記アレイの第1の凹部中に形成することとであって、ここで、前記第1のメモリ素子材料は前記第1の凹部中の前記第1の導電材料に結合されることと、
常誘電体材料を含む第2のメモリ素子材料を前記アレイの第2の凹部中に形成することであって、ここで、前記第2のメモリ素子材料は前記第2の凹部中の前記第1の導電材料に結合されることと
を含む、メモリ装置を形成するための方法。 - 前記第1の凹部の前記第1のメモリ素子材料に結合された第2の導電材料を形成することと、
前記第2の凹部の前記第2のメモリ素子材料に結合された第3の導電材料を形成することと
を更に含む、請求項34に記載の方法。 - 第1のメモリアレイであって、凹んだ常誘電体コンデンサを含む前記第1のメモリアレイを基板上に形成することと、
第2のメモリアレイであって、複数のピラーを含む前記第2のメモリアレイを前記基板上に形成することであって、ここで、前記複数のピラーの内の各々は強誘電体コンデンサであることと
を含む、メモリ装置を形成する方法。
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