JP2019536257A - ハイブリッドメモリデバイス - Google Patents

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Abstract

ハイブリッドメモリデバイスのための方法、システム、及びデバイスが記述される、ハイブリッドメモリデバイスは、揮発性及び不揮発性のメモリセルを単一の基板上に含み得る。それらの個別の論理蓄積コンポーネントに対して、不揮発性メモリセルは強誘電体コンデンサを有し得、揮発性メモリセルは常誘電体コンデンサ又は線形誘電体コンデンサを有し得る。幾つかの例では、揮発性メモリセルは不揮発性メモリセルに対するキャッシュとして使用され得る。又は、不揮発性メモリセルは、揮発性メモリセルに対するバックアップとして使用され得る。別個のダイではなくむしろ、単一のダイ上に両タイプのセルを配置することによって、電力消費及び動作速度に関連する性能メトリック基準を含む様々な性能メトリック基準が改善され得る。【選択図】図6

Description

[クロスリファレンス]
本特許出願は、該出願の譲受人に与えられた2016年8月31日に出願の名称が“Hybrid Memory Device”であるRyanによる米国特許出願番号15/252,886の優先権を主張する。
以下は、概してメモリデバイスに関し、より具体的にはハイブリッドメモリデバイスに関する。
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタル表示装置等の様々な電子デバイス中に情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって蓄積される。例えば、バイナリデバイスは、論理“1”又は論理“0”によりしばしば示される2つの状態を有する。その他のシステムでは、3つ以上の状態が蓄積され得る。蓄積された情報にアクセスするために、電子デバイスは、メモリデバイス中の蓄積状態を読み出し得、又はセンシングし得る。情報を蓄積するために、電子デバイスは、メモリデバイス中に状態を書き込み得、又はプログラミングし得る。
ランダムアクセスメモリ(RAM)、リードオンリーメモリ(ROM)、ダイナミックRAM(DRAM)、同期型ダイナミックRAM(SDRAM)、強誘電体RAM(FeRAM)、磁気RAM(MRAM)、抵抗変化RAM(RRAM)、及びフラッシュメモリ等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリ、例えば、フラッシュメモリは、外部電源が存在しなくても長時間、データを蓄積できる。揮発性メモリデバイス、例えば、DRAMは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。バイナリメモリデバイスは、例えば、充電又は放電されるコンデンサを含み得る。充電されたコンデンサは、しかしながら、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。定期的なリフレッシュなしにデータを蓄積する能力等の不揮発性の機構が利点であり得る一方で、揮発性メモリの幾つかの機構は、しかしながら、より高速な読み出し又は書き込み速度等の性能の利点を提供し得る。
揮発性メモリ又は不揮発性メモリの何れを用いるかの決定は、メモリデバイスを使用する電子デバイスのアプリケーションにしばしば特有である。各タイプの相対的な利点及び欠点に起因して、あるメモリタイプよりも他のメモリタイプを選択することは、少なくとも1つの測定基準又は特徴において性能の低下をもたらし得る。このことは、最終的には電子デバイスの性能を制限し得る。
本明細書の開示は、以下の図面を参照し、以下の図面を含む。
本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する例示的メモリアレイを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスにより支持されるメモリセルの例示的回路を説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスにより支持される強誘電体メモリセルに対する例示的ヒステリシスプロットを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する例示的メモリアレイを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する例示的メモリアレイを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する、ハイブリッドメモリデバイスを含むシステムを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための例示的プロセスフローを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための例示的プロセスフローを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための例示的プロセスフローを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための例示的プロセスフローを説明する。 本開示の様々な実施形態に従った例示的ハイブリッドメモリデバイスのブロック図を説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する、ハイブリッドメモリデバイスを含むシステムを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを動作するための1つ以上の方法を説明するフローチャートである。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを動作するための1つ以上の方法を説明するフローチャートである。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを動作するための1つ以上の方法を説明するフローチャートである。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための1つ以上の方法を説明するフローチャートである。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための1つ以上の方法を説明するフローチャートである。
単一の基板又はダイ上に揮発性メモリセル及び不揮発性メモリセルを組み合わせるハイブリッドメモリデバイスが開示される。ハイブリッドデバイスは、両メモリセルの技術の有益な属性:不揮発性メモリセルの長時間の蓄積と結合された揮発性メモリセルに特有の高速の読み出し及び書き込み動作を有し得る。別個のダイよりもむしろ単一のダイ上に、或いは同一のメモリアレイ内に両タイプを形成することによって、2つのメモリタイプ間のデータ転送の遅延時間の削減、電力需要の削減、及びメモリデバイスの面積の削減を含む様々な性能測定基準が改善され得、それらの全ては、モバイルデバイス等の電力的及び空間的に厳しいデバイスを含む多くの電子デバイスに関係があり得る。
ハイブリッドメモリデバイスは、揮発性メモリセル(例えば、常誘電体コンデンサを有するDRAM)及び不揮発性メモリセル(例えば、強誘電体コンデンサを有するFeRAM)を含み得る。DRAMは、遅延時間(アクセス速度)、耐久性(アクセスの最大数)、有効電力、又は生のビット誤り率を含む、FeRAMと比較して改善された性能を有し得る。FeRAMはリフレッシュを必要しないが、DRAMは、しかしながら、揮発性であり、リフレッシュプロセスと一定の電力供給とを必要する。したがって、DRAMとFeRAMとを組み合わせることによって、メモリデバイスは、両方の肯定的な属性を組み合わせ得る。
単一のダイ上で両メモリタイプを組み合わせることは、更なる利益を提供する。ダイは、メモリアレイを構成する電子回路が形成される半導体材料の個別の一片として定義され
る。単一の半導体ウエハは多数のダイをもたらし得、ここで、ウエハは、処理後に個別のダイに切り離される。したがって、1つのプロセスフローは、ダイ上に形成された多数のメモリタイプを有する単一のダイをもたらし得、それは、異なるメモリタイプを各々有する2つの別個のダイよりも生産が安上がりであり得る。更に、これは、別個のDRAMダイ及びFeRAMダイを使用することと比較して面積の削減をもたらし得る。また、単一のダイ上の(複数の)メモリセル間での情報の移動は、様々なインタフェース、コンポーネント、及びコントローラを通じた別のダイへの情報の移動よりも高速であり得るので、ハイブリッドメモリデバイスは、別個のメモリダイと比較して遅延時間を削減し得る。
本明細書に記述される幾つかの例では、単一のメモリアレイは、幾つかの常誘電体コンデンサ又は線形コンデンサと共に、大部分の強誘電体コンデンサを含み得る。本明細書に記述されるように、常誘電体材料又は常誘電体コンデンサを記述する又は論じる例は、線形材料又は線形コンデンサを付加的又は代替的に用い得、線形材料又は線形コンデンサでもあり得る。例えば、常誘電体コンデンサは、FeRAMアレイへのDRAMキャッシュとしての機能を果たし得る。FeRAMは、強誘電体材料の読み出し又は書き込みにより誘発される劣化に起因して、区別可能な論理値をもはや蓄積しないことがあり得るような耐久限度を有し得る。DRAMセルの常誘電体コンデンサは、FeRAMセルよりも何桁も多い大きな耐久限度を有し得るので、DRAMキャッシュは、FeRAMセルが耐久限度に達することを阻止するのに役立ち得る。FeRAMセルへの読み出しの試みは、DRAMセル中にキャッシュされ得、同じFeRAMセルの何れか後来の読み出しの試みは、DRAMセルへ向けられ得、FeRAMセルへのアクセスの必要性を省く。付加的に又は代替的に、FeRAMセルのアクセスの繰り返しの試みが検出され得、該データは、DRAMセルへ転送され得、後来のアクセスの試みはDRAMセルへ向けられ得る。DRAMキャッシュは、メモリデバイスの単一の行、メモリバンク毎の行、又は様々な行/列の組み合わせの形式をとり得る。
本明細書に記述される幾つかの例では、別個のメモリアレイ、DRAM及びFeRAMが単一のダイ上に形成され得、DRAMアレイは不揮発性FeRAMアレイに対するキャッシュとしての機能を果たし得る。したがって、該DRAMアレイは、迅速にアクセス可能なメモリとしての機能を果たし得、FeRAMアレイは長期間のストレージとしての機能を果たし得る。ページ等のより大きなデータ量は2つのアレイ間で交換され得る。幾つかの場合、この転送は、内部で(すなわち、ダイ上で)管理され得、したがって、別個のダイ上の別個のメモリアレイ間でのデータの移動と比較して遅延時間を削減し得る。
本明細書に記述される幾つかの例では、FeRAMアレイは、DRAMからFeRAMへデータを転送することによって、電力中断の場合のDRAMアレイのバックアップとしての機能を果たし得る。別個のDRAMアレイ及びFeRAMアレイが同じダイ上に形成され得る。DRAMデータの幾つか又は全てはFeRAMアレイへ転送され得る。両アレイは同じダイ上にあるので、この転送は、データが別個のダイへ転送される場合よりも高速であり得、より低電力を消費し得る。このことは、転送中の電力を提供するための付加的なコンポーネントの必要性を削減又は省き得る。
上で紹介された開示の機構は、メモリアレイの文脈で更に後述される。単一のダイ上に揮発性メモリセル及び不揮発性メモリセルを含む様々な実施形態に対する具体例が続いて記述される。開示のこれら及びその他の機構は、ハイブリッドメモリデバイスに関する装置図、システム図、及びフローチャートの参照によって更に説明され、参照しながら更に記述される。
図1は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する例示的メモリアレイ100を説明する。メモリアレイ100は、電子メモリ装置とも称され得
る。メモリアレイ100は、異なる状態を蓄積するようにプログラム可能なメモリセル105を含む。各メモリセル105は、論理0及び論理1で示される2つの状態を蓄積するようにプログラム可能であり得る。幾つかの場合、メモリセル105は、3つ以上の論理状態を蓄積するように構成される。メモリセル105は、プログラム可能な状態を表す電荷を蓄積するためのコンデンサを含み得、例えば、充電及び非充電のコンデンサは2つの論理状態を夫々表し得る。メモリセル105は誘電材料を有するコンデンサであり得る。誘電材料は、外部の電界、例えば、コンデンサの充電されたプレートにより作り出された電界に晒された場合に非ゼロの電気分極を示す。誘電材料は、線形特性(例えば、誘電材料の電流と電圧との関係は線形であり得る)を有する材料を含み得、例示では常誘電体と称され得る。誘電材料及び常誘電体材料は強誘電体材料とは区別され得る。他の場合、メモリセル105は、強誘電体材料を有するコンデンサを含み得る強誘電体メモリセルであり得る。強誘電体材料は、自発的電気分極を有し、すなわち、それらは電界が存在しない場合に非ゼロの分極を有する。強誘電体コンデンサの電荷の異なるレベルは異なる論理状態を表し得る。常誘電体及び強誘電体のメモリセル105の付加的な詳細が以下で論じられる。
メモリセル105の読み出し及び書き込み等の動作は、適切なアクセス線110又はビット線115を活性化又は選択することによって実施され得る。アクセス線はワード線110とも称され得、ビット線115はデジット線115とも称され得る。ワード線及びビット線、又はそれらの類似物への言及は、理解又は動作を失うことなく交換可能である。ワード線110又はデジット線115を活性化又は選択することは、個別の線に電圧を印加することを含み得る。ワード線110及びデジット線115は導電性材料で作られる。例えば、ワード線110及びデジット線115は、金属(銅、アルミニウム、金、タングステン等)、金属合金、導電性金属化合物、導電的にドープされた半導体、又はその他の導電性材料等で作られてもよい。図1の例に従うと、メモリセル105の各行は単一のワード線110に接続され、メモリセル105の各列は単一のデジット線115に接続される。1つのワード線110及び1つのデジット線115を活性化する(例えば、ワード線110又はデジット線115に電圧を印加する)ことによって、それらの交点で単一のメモリセル105がアクセスされ得る。メモリセル105にアクセスすることは、メモリセル105を読み出す又は書き込むことを含み得る。ワード線110とデジット線115との交点は、メモリセルのアドレスと称され得る。
幾つかのアーキテクチャでは、セルの論理蓄積デバイス、例えば、コンデンサは、選択コンポーネントによってデジット線から電気的に絶縁され得る。ワード線110は、選択コンポーネントに接続され得、選択コンポーネントを制御し得る。例えば、選択コンポーネントはトランジスタであってもよく、ワード線110は、トランジスタのゲートに接続されてもよい。ワード線110を活性化することは、メモリセル105のコンデンサとその対応するデジット線115との間の電気的接続又は閉回路をもたらす。デジット線は、メモリセル105の読み出し又は書き込みの何れかのためにその後アクセスされ得る。他の例では、ワード線110は埋設されたワード線であってもよく、それは以下で更に詳細に論じられる。他のアーキテクチャでは、メモリセル105は、ワード線110とビット線115との交差の間に設置され得、それはクロスポイントアーキテクチャと呼ばれ得る。ピラー構造体は、交差において存在し得、ワード線110とビット線115とを分離し得る。こうした場合、選択コンポーネントはメモリセル105と集積され得、すなわち、ワード線110は選択コンポーネントの動作を直接制御しなくてもよい。このことは、以下で更に詳細に論じられる。
メモリセル105へのアクセスは、行デコーダ120及び列デコーダ130を通じて制御され得る。幾つかの例では、行デコーダ120は、メモリコントローラ140から行アドレスを受信し、受信された行アドレスに基づいて適切なワード線110を活性化する。
同様に、列デコーダ130は、メモリコントローラ140から列アドレスを受信し、適切なデジット線115を活性化する。例えば、メモリアレイ100は、WL_1〜WL_Mとラベルが付された多数のワード線110と、DL_1〜DL_Nとラベルが付された多数のデジット線115とを含み得、ここで、M及びNはアレイのサイズに依存する。したがって、ワード線110及びデジット線115、例えば、WL_2及びDL_3を活性化することによって、それらの交点におけるメモリセル105がアクセスされ得る。幾つかの場合、アレイ100は、FeRAMセル及びDRAMセルの両方を含み得、該セル間でデータが転送され得る。
アクセスすると、メモリセル105は、メモリセル105の蓄積状態を判定するために、センスコンポーネント125によって読み出され得、又はセンシングされ得る。例えば、メモリセル105へのアクセス後、メモリセル105のコンデンサは、その対応するデジット線115上に放電し得る。DRAMセルの場合、セルにアクセスすると、コンデンサに電圧を印加することなく、コンデンサはそのデジット115上に放電し得る一方、強誘電体コンデンサの場合、放電は、強誘電体コンデンサに対してバイアスすること又は電圧を印加することに基づき得る。放電は、デジット線115の電圧の変化を生じさせ得、センスコンポーネント125は、メモリセル105の蓄積状態を判定するために、デジット線115の電圧をリファレンス電圧(図示せず)と比較し得る。例えば、デジット線115がリファレンス電圧よりも高い電圧を有する場合、センスコンポーネント125は、メモリセル105中の蓄積状態が論理1であったと判定し得、逆もまた同様である。センスコンポーネント125は、ラッチングと称され得る、信号中の差を検出及び増幅するために、様々なトランジスタ又はアンプを含み得る。メモリセル105の検出された論理状態は、出力135として、列デコーダ130を通じてその後出力され得る。
メモリセル105は、関連するワード線110及びデジット線115を活性化することによってセットされ得、又は書き込まれ得、すなわち、メモリセル105中に論理値が蓄積され得る。列デコーダ130は、メモリセル105に書き込まれるデータ、例えば入力135を受け入れ得る。DRAMメモリセル105又はFeRAMセル105の書き込みは、以下でより詳細に論じられる。
幾つかのメモリアーキテクチャでは、メモリセル105へのアクセスは、蓄積された論理状態を劣化又は破壊し得、元の論理状態をメモリセル105に戻すために、再書き込み又はリフレッシュ動作が実施され得る。DRAMでは、例えば、コンデンサは、センシング動作中に部分的に又は完全に放電され得、蓄積された論理状態を破損する。そのため、センシング動作後に論理状態が再書き込みされ得る。また、単一のワード線110を活性化することは、行中の全てのメモリセルの放電をもたらし得、したがって、行中のメモリセル105の内の幾つか又は全ては、再書き込みされる必要があり得る。
DRAMを含む幾つかのメモリアーキテクチャは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。例えば、充電されたコンデンサは、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは比較的高く、例えば、DRAMアレイに対して毎秒数十回のリフレッシュ動作であり得、それは、著しい電力消費をもたし得る。より大きなメモリアレイの増加と共に、電力消費の増加は、特に、電池等の有限の電源に依存するモバイルデバイスのためのメモリアレイの配備又は動作(例えば、電源、発熱、材料限界等)を阻害し得る。強誘電体コンデンサを有するメモリセル105は、他のメモリアーキテクチャと比較して改善した性能をもたらし得る有益な特性、例えば、不揮発性を有し得る。本明細書で説明されるように、DRAMメモリセル及びFeRAMメモリセルを単一のダイ上で組み合わせることによって、メモリデバイスは両メモリタイプの肯定的な属性を有し得る。
メモリコントローラ140は、行デコーダ120、列デコーダ130、及びセンスコンポーネント125等の様々なコンポーネントを通じて、メモリセル105の動作(例えば、読み出し、書き込み、再書き込み、リフレッシュ等)を制御し得る。メモリコントローラ140は、所望のワード線110及びデジット線115を活性化するために、行及び列のアドレス信号を生成し得る。メモリコントローラ140はまた、メモリアレイ100の動作中に使用される様々な電位を生成及び制御し得る。メモリアレイ100内の1つの、多数の、又は全てのメモリセル105は同時にアクセスされ得、例えば、メモリアレイ100の多数の又は全てのセルは、全てのメモリセル105又はメモリセル105のグループが単一の論理状態にセットされるリセット動作中に同時にアクセスされ得る。メモリコントローラ140はまた、FeRAMセル105とDRAMセル105との間でデータを転送するために、(例えば、ユーザ又はソフトウェアから)外部の指示を受信し得る。
図2は、本開示の様々な実施形態に従った、メモリセル105を含み、ハイブリッドメモリデバイスを支持する例示的回路200を説明する。回路200は、1つのタイプのメモリセルアーキテクチャを表し得る。回路200は、図1を参照しながら記述したようなメモリセル105、ワード線110、デジット線115、及びセンスコンポーネント125の夫々例示であり得るメモリセル105−a、ワード線110−a、デジット線115−a、及びセンスコンポーネント125−aを含む。メモリセル105−aは、第1のプレート、セルプレート230と第2のプレート、セル底部215とを有するコンデンサ205等の論理蓄積コンポーネントを含み得る。セルプレート230及びセル底部215は、それらの間に配置された強誘電体材料又は常誘電体材料を通じて容量的に結合され得る。セルプレート230及びセル底部215の配向は、メモリセル105−aの動作を変更することなく交換され得る。回路200は、選択コンポーネント220及びリファレンス信号225をも含む。図2の例では、セルプレート230はプレート線210を介してアクセスされ得、セル底部215はデジット線115−aを介してアクセスされ得る。他の場合、プレート線210は存在しなくてもよい。例えば、常誘電体材料を有するDRAMメモリセルは、デジット線115−aのみで動作され得る。上述したように、コンデンサ205を充電又は放電することによって様々な状態が蓄積され得る。
コンデンサ205の蓄積状態は、回路200中に表された様々な素子を動作することによって読み出され得、又はセンシングされ得る。コンデンサ205は、デジット線115−aと電子通信し得る。例えば、コンデンサ205は、選択コンポーネント220が不活性化された場合にデジット線115−aから絶縁され得、コンデンサ205は、選択コンポーネント220が活性化された場合にデジット線115−aに接続され得る。選択コンポーネント220の活性化は、メモリセル105−aの選択又はアクセスと称され得る。幾つかの場合、選択コンポーネント220はトランジスタであり、その動作は、ワード線110−aを使用してトランジスタのゲートに電圧を印加することによって制御され、ここで、該電圧の大きさは、トランジスタの閾値の大きさよりも大きい。幾つかの例では、選択コンポーネント220とコンデンサ205との位置は、選択コンポーネント220がプレート線210とセルプレート230との間に接続されるように、及びコンデンサ205がデジット線115−aと選択コンポーネント220の他の端子との間にあるように、切り替えられ得る。これらの例では、選択コンポーネント220は、コンデンサ205を通じてデジット線115−aとの電子通信を維持し得る。この構成は、読み出し及び書き込み動作に対する代替的なタイミング及びバイアスと関連付けられ得る。
メモリセル105−aがコンデンサ205のプレート間に強誘電体材料を有する場合、以下で更に詳細に論じられるように、コンデンサ205は、デジット線115−aに接続されると放電しないことがある。強誘電体コンデンサ205により蓄積された論理状態をセンシングするために、ワード線110−aはメモリセル105−aを選択するためにバ
イアスされ得、プレート線210に電圧が印加され得る。このバイアスは、選択コンポーネント220を活性化した後に印加され得、又は該バイアスは、セルプレート230に常に印加され得る。プレート線210をバイアスすることは、コンデンサ205に渡る電圧差をもたらし得、該電圧差は、コンデンサ205上の蓄積電荷に変化を生み出し得る。蓄積電荷の変化の大きさは、コンデンサ205の最初の状態、例えば、最初の状態が論理1又は論理0の何れを蓄積したかに依存し得る。このことは、コンデンサ205上に蓄積された電荷に基づいて、デジット線115−aの電圧に変化を生じさせ得、それは、蓄積された論理状態の判定に使用され得る。
メモリセル105−aがコンデンサ205のプレート間に線形材料又は常誘電体材料を有する場合、コンデンサ205は、選択コンポーネント220が活性化された後に、デジット線115−a上に放電し得る。すなわち、プレート線210は存在しなくてもよく、幾つかの例では、メモリセル105−aは、セルプレート230に外部バイアスを印加することなくセンシングされ得る。
デジット線115−aの電圧の変化は、その固有の静電容量に依存し得、例えば、デジット線115−aが通電されると共に、幾つかの有限の電荷がデジット線115−a中に蓄積され得、デジット線の結果電圧は、デジット線115−aの固有の静電容量に依存し得る。固有の静電容量は、デジット線115−aの、寸法を含む物理的特徴に依存し得る。デジット線115−aは、多くのメモリセル105と接続し得るので、デジット線115−aは、無視できない(例えば、ピコファラッド(pF)オーダの)静電容量をもたらす長さを有し得る。デジット線115−aの結果電圧は、メモリセル105−a中の蓄積された論理状態を判定するために、センスコンポーネント125−aによってリファレンス(例えば、リファレンス信号225の電圧)とその後比較され得る。
センスコンポーネント125−aは、ラッチングと称され得る、信号の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。センスコンポーネント125−aは、デジット線115−aの電圧と、リファレンス電圧であり得るリファレンス信号225の電圧とを受け取って比較するセンスアンプを含み得る。センスコンポーネント125−aは、センスアンプの出力若しくはデジット線115−aの電圧、又はそれら両方をその後ラッチし得る。メモリセル105−aのラッチされた論理状態は、例えば、図1に関する出力135として列デコーダ130を通じてその後出力され得る。
メモリセル105−aに書き込むために、コンデンサ205に渡って電圧が印加され得る。様々な方法が使用され得る。幾つかの例では、選択コンポーネント220は、コンデンサ205をデジット線115−aに電気的に接続するために、ワード線110−aを通じて活性化され得る。強誘電体コンデンサ205に対しては、コンデンサ205に渡って正又は負の電圧を印加するために、(プレート線210を通じて)セルプレート230と(デジット線115−aを通じて)セル底部215との電圧を制御することによって、コンデンサ205に渡って電圧が印加され得る。線形コンデンサ205又は常誘電体コンデンサ205に対しては、セルプレート230は事実上グランドされ得、コンデンサ205は、デジット線115−aを使用してセル底部215に電圧を印加することによって変更され得る。
図3は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持するメモリセルに対する様々な材料の例示的電気特性を、プロット300を使用して説明する。プロット300−aは、強誘電体材料に対する例示的ヒステリシス曲線を説明し、プロット300−bは、線形材料335及び常誘電体材料340の例示的極性を説明する。プロット300は、電圧差Vの関数として、コンデンサ(例えば、図2のコンデンサ205)上に蓄積された電荷Qを図示する。
強誘電体材料は、自発的電気分極により特徴付けられ、すなわち、それは、電界がない場合に非ゼロの電気分極を維持する。対照的に、線形材料又は常誘電体材料は、外部の電界が存在する場合にのみ分極を示す。強誘電体コンデンサ内の電気分極は、コンデンサ端子を通じて反対の電荷を引き付ける強誘電体材料の表面に正味電荷をもたらす。したがって、強誘電体材料とコンデンサ端子との境界に電荷が蓄積される。電気分極は、比較的長時間、無期限にさえ、外部に印加された電界がない場合にも維持され得るので、例えば、DRAMアレイに用いられる常誘電体コンデンサと比較して電荷漏洩が顕著に減少し得る。このことは、上述したような幾つかのDRAMアーキテクチャと比較してリフレッシュ動作を実施する必要性を削減し得る。
プロット300−aに図示されるように、強誘電体材料は、ゼロの電圧差で正又は負の電荷を維持し得、2つの可能な充電状態:電荷状態305及び電荷状態310をもたらす。図3の例に従うと、電荷状態305は論理0を表し、電荷状態310は論理1を表す。幾つかの例では、個別の電荷状態の論理値は逆にされてもよい。
論理0又は1は、強誘電体材料の電気分極、したがってコンデンサ端子上の電荷を、電圧の印加により制御することによって、メモリセルに書き込まれ得る。例えば、正味正の電圧315をコンデンサに渡って印加することは、電荷状態305−aに到達するまで電荷の蓄積をもたらす。電圧315を除去すると、電荷状態305−aは、ゼロ電位において電荷状態305に到達するまで経路320に従う。同様に、電荷状態310は、正味負の電圧325を印加することによって書き込まれ、それは電荷状態310−aをもたらす。負の電圧325を除去した後、電荷状態310−aは、ゼロ電圧において電荷状態310に到達するまで経路330に従う。電荷状態305及び310は、残留分極(Pr)値、すなわち、外部のバイアス(例えば、電圧)を除去すると残留する分極(及びしたがって、電荷)とも称され得る。抗電圧は、電荷(又は分極)がゼロである電圧である。
本明細書で論じられるメモリセル105の強誘電体材料は、ハフニウム、ジルコニウム、若しくは酸素、又はそれらの任意の組み合わせを含む化合物であり得る。例えば、それは、酸化ハフニウム又はジルコニアを含み得る。こうした強誘電体材料は、メモリセル105の寸法を削減するのに有益であり得る。例えば、幾つかの強誘電体材料は、それらの寸法縮小と共にそれらの強誘電体特性を喪失し得る。幾つかの場合、少なくとも1つの寸法が100nmよりも小さい強誘電体材料は強誘電体特性を示さないことがある。酸化ハフニウム又はジルコニアを含む強誘電体材料は、しかしながら、小さな寸法を有するコンポーネント、例えば、100nmよりも薄い厚さを有する薄膜において、それらの強誘電体特性を示し続け得る。
プロット300−bは、線形材料335及び常誘電体材料350に対する例示的分極曲線を説明する。示されるように、線形材料335の電荷Qは印加電圧Vと線形である。常誘電体材料340は、電圧と非線形の電荷を示す。プロット300−aに示した強誘電体材料と比較すると、しかしながら、線形材料335及び常誘電体材料340の両者は、ゼロ電圧でゼロの電荷を有する。線形材料335又は常誘電体材料340を有するコンデンサに非ゼロの電圧を印加することによって、異なる論理状態が蓄積され得る。例えば、電荷状態305−b及び305−cは、線形材料335及び常誘電体材料340に対する論理0を夫々表し得る。負の電圧が同様に使用されてもよい。ゼロの電荷(電荷状態310−b)は、線形材料335及び常誘電体材料340に対する論理1を表し得る。充電された場合にコンデンサは非ゼロの電圧を有するので、それは、電子がコンデンサから漏れ出すのにエネルギー的に好都合であり得る。したがって、蓄積電荷は、ゼロの電荷に到達するまで、すなわち、論理0が論理1になるまで漏れ出し得、蓄積された論理状態は破損又は喪失される。したがって、線形材料335及び常誘電体材料340は“揮発性メモリ”
と呼ばれ得る。
図4は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する例示的メモリアレイ100−aを説明する。メモリアレイ100−aは、図1を参照しながら記述したメモリアレイ100の一例であり得る。メモリアレイ100−aは、図1及び図2を参照しながら記述したようなメモリセル105、ワード線110、及びビット線115の例示であり得るメモリセル105−b及び105−c、ワード線110−b及び110−c、並びにビット線115−bを含む。メモリアレイ100−aは、強誘電体コンデンサを有する多数のメモリセル105に共通して接続されるプレート線210−aをも含む。プレート線210−aは、図2に関するプレート線210の一例であり得る。メモリアレイ100−aは、図2に関する選択コンポーネント220の一例であり得る選択コンポーネント220−a及び220−bをも含む。メモリセル105−b及び105−cを含むメモリアレイ100−aは、単一のダイであり得る基板405上に形成され得る。メモリセル105−cは、例えば、メモリセル105−bがそれらの耐久限界に達するのを阻止するためのメモリセル105−bに対するキャッシュとしての機能を果たし得る。
メモリセル105−bは、強誘電体コンデンサを有し得、したがって、FeRAMセル105と称され得る。幾つかの場合、強誘電体材料は、ハフニウム若しくはジルコニウム若しくは酸素、又はそれらの任意の組み合わせの化合物であり得、例えば、それは、図3を参照しながら論じたように、酸化ハフニウム又はジルコニアから構成されてもよい。メモリセル105−cは、常誘電体コンデンサを有し得、DRAMセル105と称され得る。メモリセル105−cは、グランド又は事実上グランドされたそのコンデンサの1つの端子を有し得る。
FeRAMは、DRAMと比較して限定された耐久性を有し、すなわち、DRAMセル105−cが非限定的な又は実際上非限定的な耐久性を有し得る一方で、FeRAMセル105−bは、その寿命に渡って支持し得る限られた数の読み出し又は書き込みサイクルを有し得る。例えば、DRAMセル105−bの読み出し及び書き込みは、その常誘電体コンデンサを劣化しない一方、FeRAMセル105−bの読み出し及び書き込みは、その強誘電体コンデンサをゆっくりと劣化し得る。幾つかの場合、FeRAMアレイの耐久性は、ごく僅かのメモリセルがそれらの耐久限界を受ける幾つかの配備又は使用には不十分であり得る。例えば、FeRAMセル105−bは、典型的な多くの電子アプリケーションに適した耐久限界を有し得るが、(例えば、コンピュータウィルス又は無権限のアクセスに起因する)悪意のある攻撃は、メモリセル105を耐久限界に達するまで連続的に読み出し又は書き込むことによってメモリの破壊を試み得る。したがって、それらの状況に適応し、したがってFeRAMをより幅広く配備可能にするために、メモリアレイ100−a中にFeRAMセル105−bと共にDRAMキャッシュが搭載され得る。
メモリアレイ100−aの例示的ホストデバイスは、モバイルデバイス又はスマートフォンであり得る。メモリアレイ100−aは、モバイルデバイス中の典型的なDRAMアレイに代わって使用され得る。メモリアレイ100−aは、DRAMアレイに匹敵する密度、帯域幅、及び耐久性を有し得るが、リフレッシュ動作の欠如に起因してほぼゼロのスタンバイ電力を有し、該欠如は、電池の寿命を増加させ得、スタンバイ又は無電源(例えば、“オフ”)状態に続く瞬時オン動作を可能にし得る。また、メモリアレイ100−aのDRAMキャッシュは、FeRAMセル105−bの耐久性を増加させ得、悪意のある攻撃に起因する破壊を阻止し得る。
メモリアレイ100−aは、強誘電体メモリセル105−b及び常誘電体メモリセル105−cの両方を様々な比率で含み得る。例えば、メモリアレイ100−aは、常誘電体メモリセル105−cの1つの、2つの、3つの、又はそれ以上の行若しくは列又はそれ
ら両方を含み得、該アレイの残りは強誘電体メモリセル105−bであり得る。したがって、基板405は、第1のタイプのコンデンサを含むメモリセル105−bと、第1のタイプのコンデンサとは異なる第2のタイプのコンデンサを含む第2のメモリセル105−cとを含み得る。幾つかの例では、両タイプのコンデンサは凹部であり得る。本明細書で使用される用語としての“凹部”は、基板の特質、一部、又は外観を指し得る。そのため、基板405は、第1のタイプのコンデンサを含む第1の凹部中に形成された第1のメモリセルと、第1のタイプのコンデンサとは異なる第2のタイプのコンデンサを含む第2の凹部中に形成された第2のメモリセルとを含み得る。メモリセル105−b及び105−cは、例えば、メモリセル105間でデータが転送され得るように、相互に及び/又はメモリコントロール140と電子通信し得る。
幾つかの場合、メモリセル105−bは不揮発性メモリセルであり得、メモリセル105−cは揮発性メモリセルであり得る、例えば、メモリセル105−bは強誘電体材料を含み得、メモリセル105−cは常誘電体材料を含み得る。
DRAMセル105−cは、FeRAMセル105−bと同じデジット線115−bに共通して接続されるように図4には図示されるが、これは、あらゆる実例の場合ではなくてもよい。例えば、DRAMセル105−cは、任意のFeRAMセル105とは別個のデジット線115に接続されてもよく、それは、FeRAMセル105及びDRAMセル105に使用される様々なセンシングスキームに適応し得る。
強誘電体メモリセルがその耐久限界に達することを阻止するために、FeRAMセル105−b中に蓄積されたデータはDRAMセル105−c中にキャッシュされ得る。例えば、悪意のある攻撃は、セルがその耐久限界に達するまで連続して読み出し動作を実施することによって、FeRAMセル105−bの破壊を試み得る。FeRAMセル105−b中に蓄積されたデータをキャッシュすることは、その破壊を阻止し得る。例えば、メモリアレイ100−aは、強誘電体コンデンサを有し得るメモリセル105−bに対する読み出しリクエストを受信し得、メモリセル105−b中に蓄積されたデータを、常誘電体コンデンサを含む第2のメモリセル(例えば、メモリセル105−c)へ転送し得、ここで、該データは、メモリセル105−bの読み出しリクエストを受信することに基づいて、メモリセル105−bからメモリセル105−cへ転送される。メモリセル105−cは、直接接続、又は他のコンポーネント若しくはデバイスを含む回路経路を介してメモリセル105−bと電子通信し得る。メモリセル105はメモリコントローラ140と各々電子通信し得る。データを転送することは、メモリセル105−b中に蓄積された論理値を読み出すことと、該論理値をメモリセル105−cに書き込むこととを含み得る。
メモリアレイ100−aは、メモリセル105−bからメモリセル105−cへデータを転送することに基づいて、メモリセル105−bの読み出しの試みをメモリセル105−cへその後向け得る。言い換えれば、FeRAMセル105−bの後続の読み出し動作は、FeRAMセル105−bに更にアクセスすることなく、DRAMセル105−cから提供され得る。結果として、メモリセル105−cの後来のアクセスは、そのサイクル寿命に不利にならないであろう。幾つかの例では、FeRAMセル105−bとのコヒーレンシを確保するために他のキャッシュ方法が使用されてもよいが、これらの方法は、FeRAMセル105−b及びDRAMセル105−cの両方が同じ基板405上に設置されることに起因して改善され得る。
メモリアレイ100−aの動作中、多数のメモリセル105が同時にアクセスされ得る。例えば、メモリアレイ100−aは、メモリセルの多数の行を含み得、ここで、各行は、共通のアクセス線(例えば、ワード線110−b又は110−c)を含み、共通のアクセス線を活性化することによる単一のアクセス動作中に、(複数の)メモリセル105の
行全体が読み出され得、又は書き込まれ得る。そうだとすると、多数のFeRAMセル105がキャッシュされ得る。すなわち、(複数の)メモリセル105−b(例えば、ワード線110−bに接続された(複数の)セル)の行全体が同時にアクセスされ得る。それらの論理値は(複数の)DRAMセル105−c(例えば、ワード線110−cに接続された(複数の)セル)中にキャッシュされ得る。例えば、少なくとも1つの行は、常誘電体コンデンサを含み得るメモリセル105(例えば、ワード線110−cに接続されたメモリセル105−c)を有し得、残りの行は、強誘電体コンデンサを有するメモリセル(例えば、ワード線110−bに接続されたメモリセル105−b)を含み得る。メモリアレイ100−aは、多数の列を同様に含み得、ここで、各列は、デジット線115−b等の共通のデジット線を有し得る。幾つかの例では、少なくとも1つの行及び少なくとも1つの列は、常誘電体コンデンサを含むメモリセル(例えば、メモリセル105−c)を含み得、メモリアレイ100−aの残りの行若しくは残りの列、又はそれら両方は、強誘電体コンデンサを有するメモリセルを含み得る。その他の行及び列の組み合わせが可能である。
幾つかの場合、メモリアレイ100−aは、埋設されたワード線を含み得る。例えば、ワード線110−b及び110−cは、メモリセル105のコンデンサ205よりも下に配置され得る。埋設されたワード線110は、2つのメモリセル105のコンデンサ間に配置され得、該コンデンサと電子通信し得る。2つのメモリセル105は共通の接点を通じてデジット線115と電子通信し得る。したがって、埋設されたワード線110は、デジット線115に結合されなくてもよく、それは、総静電容量と、したがってメモリセル105を動作するための総電力とを削減し得る。
幾つかの例では、悪意のある攻撃は、異なるセル又は異なる行間を行き来することによって、DRAMキャッシュの単一の行を一周し得る。すなわち、FeRAMセル105−bの第2の行にアクセスすることによって、それらのセルは、以前にキャッシュされたFeRAMセル105−bの第1の行を上書きすることによりキャッシュされるであろう。DRAMキャッシュは、しかしながら、FeRAMセル105−bを破壊するのに必要な時間が増加するようにサイズを増加させ得る。例えば、アレイ100−aは、FeRAMセル105−bの2つ以上の行がキャッシュされ得るように、DRAMセル105−cの2つ以上の行を含み得る。そのため、FeRAMセル105−bの第2のセットが読み出される場合、それらのデータは、DRAMセル105−cの第2のセット中に蓄積され得る。FeRAMセル105−bの何れかのセットへの読み出しの試みは、適切なDRAMセル105−cへその後向けられ得る。このことは、メモリセル105を破壊する時間を半分に削減し得る。一般的に、3つ以上のDRAMセル105−cがFeRAMセル105−bに対するキャッシュとして使用され得、メモリセル105を破壊するための時間を更に減少させる。
したがって、キャッシュのサイズは、FeRAMセル105−bに対する耐久限界と共に、繰り返しのアクセスからの保護が求められる対象のアクセスパターンに基づいて決定され得る。例えば、第1のケースは、デバイス全体に対してDRAMセル105の単一の行を含み得、それは、製品の寿命の間、連続的に同じ行をアクセスする極端なケースに対して保護し得る。他のケースは、メモリバンク毎に1つの行、又は様々な行若しくは列の組み合わせを含み得る。一般的に、アクセスの試みは沢山の行に渡って広がるので、FeRAMセル105−bに対するDRAMセル105−cの比率は比較的小さくてもよく、単一のFeRAMセル105−bに対する耐久限界を超えるリスクを削減する。
キャッシュを誘引するためにその他の方法が使用されてもよい。例えば、各読み出し動作をキャッシュすることに代えて、メモリセルは、アクセス(読み出し又は書き込み)の試みの幾つかの閾値に一致又は該閾値を超えた後にキャッシュされ得る。すなわち、メモ
リアレイ100−a又はメモリアレイ100−aのコントローラは、強誘電体コンデンサを含み得るメモリセル105−bのアクセス動作の数が閾値に一致するか又は該閾値を超えるを判定し得る。メモリアレイ100−aは、メモリセル105−bから、常誘電体コンデンサを含む第2のメモリセル(例えば、メモリセル105−c)へデータをその後転送し得、ここで、該データは、メモリセル105−bが閾値回数アクセスされたとの判定に基づいて、メモリセル105−bからメモリセル105−cへ転送される。(複数の)メモリセル105は、相互に、若しくはメモリコントローラ140と、又はそれら両方で電子通信し得る。メモリアレイ100−aは、メモリセル105−bからメモリセル105−cへデータを転送することに基づいて、メモリセル105−bのアクセスの試みをメモリセル105−cへその後向け得る。このことは、キャッシュステップが低頻度で実施されるので、あらゆる読み出し動作をキャッシュすることと比較して改善した性能を提供し得る。
コントローラのカウンタ又は一部は、メモリセル105−bの各々のアクセスの試みをカウントし得、メモリアレイ100−aは、アクセス動作の数が閾値に一致する又は該閾値を超えると判定し得る。幾つかの場合、閾値は、各々のアクセスの試みが上で論じられたようにキャッシュされるようにゼロであり得る。その他の正の閾値は可能である。他の場合、(複数の)アクセス動作の間の期間をタイマが判定し得、メモリアレイ100−aは、アクセス動作の間の期間が閾値期間よりも小さいと判定し得る。又は、メモリアレイ100−aは、アクセス動作の割合が閾値割合に一致する又は該閾値割合を超えると判定し得る。例えば、カウンタ及びタイマは、アクセスの試みの割合を判定するために共に使用され得る。閾値は、製造者により予め決定されてもよく、又はユーザによりプログラムされてもよい。アクセスの繰り返しの試みを検出するその他の方法が使用されてもよい。更に、メモリセル105の行内の何れかのメモリセル105の、又はメモリセル105のバンクへのアクセスの試みに基づいて、カウンタはインクリメントされてもよく、タイマは操作されてもよい。
DRAMセル105−cは、書き込み動作中にFeRAMセル105−bを保護するためにも同様に使用され得る。例えば、FeRAMセル105−bに論理値が書き込まれる場合、該データは、FeRAMセル105−bと共にDRAMセル105−cに書き込まれ得る。同じFeRAMセル105−bが再度書き込まれる場合、該リクエストは、FeRAMセル105−bに書き込むことなく、DRAMセル105−cへ向けられ得る。更に、上述の方法の内の何れかには、こうしたキャッシュステップをいつ実装するかを判定するために、例えば、カウンタ又はタイマが実装され得る。
メモリアレイ100−a中のメモリセル105は多数の形式のものであり得る。幾つかの場合、メモリセル105−b及び105−cは、図7以下で説明される凹部等の凹部であり得、メモリセル105−b及び105−cは、したがって、アレイのセル又は凹部であり得る。例えば、凹部は、基板405中に形成され得、コンデンサは、各凹部中に作り出され得る。幾つかの場合、凹部が形成される基板405上に誘電材料が形成され得る。上述したように、強誘電体材料は、100nmよりも小さい寸法であっても、強誘電体特性を有し得る。したがって、メモリセル105−b及び105−cを形成するのに使用される凹部は、100nmよりも小さい開口部を有してもよい。メモリアレイ100−aは
、したがって、高密度の強誘電体メモリセルを有し得、強誘電体メモリセル105−b及びDRAMセル105−cの両方を同じ基板405上に形成するために、DRAMアレイに使用される既存の形成プロセスが使用されてもよい。
別の例では、メモリアレイ100−aは、部分的又は全体的にクロスポイントアーキテクチャ、例えば、図5以下に示すアレイアーキテクチャのメモリアレイであり得る。例えば、FeRAMセル105−bはこうしたアーキテクチャを使用し得、それらの強誘電体
コンデンサは、依然として100nmよりも小さい寸法を有し得る。DRAMセル105−cは凹部アーキテクチャを有し得る。
幾つかの場合、2つのメモリタイプは別個のアレイであってもよい。言い換えれば、第1のメモリアレイは第1のメモリセルを含み、ここで、第1のアレイの各メモリセルは第1のタイプのコンデンサを含み、第2のメモリアレイは第2のメモリセルを含み、ここで、第2のアレイの各メモリセルは第2のタイプのコンデンサを含む、幾つかの場合、第1のメモリセルは不揮発性メモリセルであり得、第2のメモリセルは揮発性メモリセルであり得る。例えば、メモリセル105−bは強誘電体材料を含み得、メモリセル105−cは常誘電体材料を含み得る。
他の例では、一方のセルが他方のバックアップとしての機能を果たすように、第1のタイプのメモリセルは、第2のタイプのメモリセルと直接対にされ得る。例えば、メモリアレイ100−aは、第1のタイプのコンデンサを含む第1のメモリセルタイプ(例えば、メモリセル105−b)と、第1のタイプのコンデンサとは異なる第2のタイプのコンデンサを含む第2のメモリセルタイプ(例えば、メモリセル105−c)とを含み得、ここで、メモリアレイ100−aの少なくとも1つのサブセットは、複数のメモリセル対を含み、各メモリセル対は、第1のメモリセルタイプの第1のメモリセルと、第2のメモリセルタイプの第2のメモリセルとを含む。FeRAM105−bは、例えば、その対にされたDRAMセル105−cに対するバックアップとしての機能を果たし得る。幾つかの場合、メモリアレイ100−aは、多数の行及び列を含み得、メモリセル対の第2のメモリセルは、第1のメモリセルに隣接する列又は行に設置される、第1のタイプのコンデンサは強誘電性絶縁体を含み得、第2のタイプのコンデンサは常誘電体材料又は線形誘電材料を含み得る。
図5は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する例示的メモリアレイ100−bを説明する。メモリアレイ100−bは、図1及び図4に関するメモリアレイ100の一例であり得る。メモリアレイ100−bは、図1、図2、及び図4を参照しながら記述したようなメモリセル105、ワード線110、及びビット線115の例示であり得るメモリセル105−d、ワード線110−d、及びビット線115−cを含む。メモリセル105−dは、電極505、電極505−a、及びメモリ素子520を含み、ここで、メモリ素子520は強誘電体材料であり得る。メモリアレイ100−bは、底部電極510及び選択コンポーネント515をも含む。幾つかの場合、多数のメモリアレイ100−bを相互に積み重ねることによって3Dメモリアレイが形成され得る。幾つかの場合、積み重ねられた2つのアレイは、各水平面(レベル)がワード線110又はビット線115を共有し得るように、共通のアクセス線を有し得る。上述したように、メモリ素子520をプログラムすることによって様々な論理状態が蓄積され得る。メモリアレイ100−bは、他のメモリアーキテクチャ、例えば、凹部中に形成されたコンデンサと同様に組み合わせられ得る。
メモリアレイ100−bは、クロスポイントアーキテクチャと称され得、ここで、ワード線110とビット線115との交差においてピラーが置かれる。例えば、メモリセル105−dは、ワード線110−dとビット線115−cとが交差するピラー構造体として示される。示されるように、ピラー構造体は、様々な電極、選択コンポーネント515、及びメモリ素子520を含み得る。他の構成が可能であり得る。
メモリアレイ100−bは、材料の形成及び除去の様々な組み合わせによって作られ得る。例えば、ワード線110−d、底部電極510、選択コンポーネント515、電極505−a、メモリ素子520、及び電極505に対応する材料の層が堆積され得る。図5に示したピラー構造体等の所望の機構をその後作り出すために、材料が選択的に除去され
得る。例えば、フォトレジストをパターニングするフォトリソグラフィを使用して機構が画定され得、エッチング等の技術により材料がその後除去され得る。図5に図示した線構造体を形成するために、材料の層を堆積し、選択的にエッチングすることによって、例えば、ビット線115−cがその後形成され得る。幾つかの場合、電気的絶縁領域又は材料が形成又は堆積され得る。該電気的絶縁領域は、シリコン酸化物、シリコン窒化物、又はその他の電気的絶縁材料等の、酸化物又は窒化物の材料を含み得る。
選択コンポーネント515は、幾つかの場合、メモリセル105−dと、ワード線110−d又はビット線115−c等の少なくとも1つの導電線との間に直列に接続され得る。例えば、図5に図示されるように、選択コンポーネント515は、電極505−aと底部電極510との間に設置され得、したがって、選択コンポーネント515は、メモリセル105−dとワード線110−dとの間に直列に設置される。他の構成が可能である。例えば、選択コンポーネントは、メモリセル105−dとビット線115−cとの間に直列に設置されてもよい。選択コンポーネントは、特定のメモリセル105−dを選択するのを助力し得、又は選択されたメモリセル105−dに隣接する非選択のメモリセル105−dを通じて電流が流れ出ることを阻止するのに役立ち得る。選択コンポーネントは、ダイオード等のその他のタイプの2端子選択デバイスの中でもとりわけ、金属−絶縁体−金属(MIM)接合、オボニックスレッショルドスイッチ(OTS)、又は金属−半導体−金属(MSM)スイッチ等の、電気的に非線形のコンポーネント(例えば、非オーミックコンポーネント)を含み得る。幾つかの場合、選択コンポーネントはカルコゲニド膜である。
上で論じられたように、図5のメモリセル105−dは、不揮発性の蓄積能力を有し得る強誘電体メモリ素子520を含み得る。上で論じられたように、メモリアレイ100−bの寿命を保持するために、DRAMセルは、メモリアレイ100−bに対するキャッシュとして使用され得る。DRAMキャッシュ及びメモリアレイ100−bは同じ基板又はダイ上に設置され得る。
図6は、本開示の様々な実施形態に従った、ハイブリッドメモリデバイスを含むシステムを説明する。システム600は、図4に関する基板405の一例であり得る基板405−aを含む。システム600は、図1、図4、及び図5に関するメモリアレイ100の一例であり得るメモリアレイ100−c及び100−dを含む。メモリアレイ100−cは不揮発性メモリアレイであり得、メモリアレイ100−dは揮発性メモリアレイであり得る。システム600は、カウンタ605、タイマ610、外部コンポーネント615、及び図1に関するメモリコントローラ140の一例であり得るメモリコントローラ140−aをも含む。
メモリアレイ100−c及び100−dは、同じ基板405−a(又はダイ)上に設置され得、それは、上で論じられたように、別個のダイ上に設置された各アレイと比較して向上した性能を有し得る。幾つかの場合、メモリアレイ100−c及び100−dは、組み合わされた単一のメモリアレイであり得る。メモリコントローラ140−aは、図6の基板405−aの外側に示されているが、幾つかの場合、それは基板405−a上に設置され得る。更に、カウンタ605及びタイマ610は、基板405−aから分離して設置され得、又はコントローラ140−aの一部であり得る。
メモリアレイ100−cはFeRAMアレイであり得、すなわち、それは、強誘電体コンデンサを有するメモリセルを含み得る。そうだとして、メモリアレイ100−cは、FeRAMアレイ100−cと称され得る。FeRAMアレイ100−cは、凹部を有するメモリセル105から構成され得る。幾つかの場合、FeRAMアレイ100−cは、ピラー構造体を有するメモリセル105、例えば、図4及び図5を参照しながら論じたよう
なクロスポイントアーキテクチャを含んでもよい。
メモリアレイ100−dはDRAMアレイであり得、すなわち、それは、常誘電体コンデンサを有するメモリセルを含み得る。したがって、メモリアレイ100−dはDRAMアレイ100−dと称され得る。DRAMアレイ100−dは、図4を参照しながら論じたような凹部を有するメモリセル105から構成されてもよい。
幾つかの場合、FeRAMアレイ100−cは蓄積用に使用され得、DRAMアレイ10−dはFeRAMアレイ100−cに対するキャッシュとしての機能を果たし得る。例えば、FeRAMアレイ100−cは、DRAMアレイ100−dと比較して、改善したダイ面積効率を有し得る。例えば、FeRAMアレイ100−cは、各メモリセルがDRAMセル105よりも小さいダイ面積を占める(図5に示したような)クロスポイントアレイであり得る。更に、該クロスポイントアレイは、3次元アレイであり得、したがって、面積効率を著しく増加させる。幾つかの場合、FeRAMアレイ100−cは、DRAMアレイ100−dと比較してより高い遅延時間又はより高い有効電力を有し得、それは、FeRAMアレイ100−cに対するキャッシュとしてDRAMアレイ100−dを使用するのに有利であり得る。例えば、多数のメモリセル105のページ又はユニットは、FeRAMアレイ100−cとDRAMアレイ100−dとの間に交換され得る。両アレイは同じ基板405−a上にあり得るので、この転送は、それらが別個の基板又はダイ上にあった場合よりも高速であり得る。幾つかの例では、DRAMアレイ100−dは、外部のプロセッサ又はコンポーネントによる介入なしに管理され得る。例えば、該転送は、キャッシュとして内部的にではあるが、より大きなローカルキャッシュ線を管理する能力で管理され得る。
幾つかの場合、メモリコントローラ140−aは、メモリアレイ100−c及び10−dを管理し得る。例えば、メモリコントローラ140−aは、第1のセルタイプの第1のメモリセル105と第2のセルタイプの第2のメモリセル105との間で少なくとも1つの論理値を転送するための指示を受信し得、ここで、第1のセルタイプは強誘電体コンデンサを含み、第2のセルタイプは常誘電体コンデンサを含む。例えば、第1のメモリセル105はFeRAMアレイ100−cの一部であり得、第2のメモリセル105はDRAMアレイ100−dの一部であり得る。メモリコントローラ140−aは、第1のメモリセルと第2のメモリセルとの間で少なくとも1つの論理値を転送し得る。例えば、FeRAMアレイ100−cへの書き込み動作において、論理値がDRAMアレイ100−dにまず書き込まれ得る。メモリコントローラ140−aは、DRAMアレイ100−d中の蓄積された論理値を読み出し得、それをFeRAMアレイ100−cにその後書き込み得る。読み出し動作に対しては、メモリコントローラ140−aは、FeRAMアレイ100−c中に蓄積された論理値を読み出し得、その他の動作に従いそれがアクセスされ得るDRAMアレイ100−d中にそれがキャッシュされるように、それをDRAMアレイ100−dに書き込み得る。これらの動作は単一のメモリセル105に限定されず、例えば、該動作は、多数のメモリセル105又はメモリページを伴い得る。例えば、FeRAMアレイ100−cのメモリセルの量は、DRAMアレイ100−dのメモリセルの量より大きくてもよく、少なくとも1つの論理値を転送することは、第1及び第2のメモリアレイ間で論理値のサブセットを転送することを含み得る。
こうしたシステムは、例えば、DRAMメインメモリと、ハードディスクドライブ(HDD)及び/又はNAND固体状態ドライブ(SDD)ストレージの何れかとに基づくコンピューティングプラットフォームを含むベースラインシステムにとって有益であり得る。幾つかの場合、FeRAMアレイ100−cの遅延時間は、NAND又はHDDよりも数桁よくなり得、ストレージへの/ストレージからのページングメモリに起因する負の性能への影響を大きく減少させ得る。同じ基板405−a上でのDRAMアレイ100−d
とFeRAMアレイ100−cとの組み合わせは、(例えば、時間に関して測定されるような)システム性能上のそれらの転送の影響を更に削減し得、また、2つのシステムインタフェースに渡って、ホストメモリコントローラ及び入出力(IO)ハブを通じて別個のDRAMデバイスとNAND/HDDデバイスとの間でそれらの転送を行う場合よりも低電力を消費するであろう。
幾つかの場合、FeRAMアレイ100−cはDRAMアレイ100−dのバックアップとしての機能を果たし得る。例えば、DRAMアレイ100−dへの電力が中断される場合、DRAMアレイ100−d中に蓄積されたデータは不揮発性FeRAMアレイ100−cへ転送され得る。そうした場合、メモリセル105の量において、DRAMアレイ100−dのサイズは、FeRAMアレイ100−c以下であり得る。その他の相対的なサイズが可能であり得る。電力が中断すると、DRAMアレイ100−dの内容、又は指定された部分がFeRAMアレイ100−cへ転送され得る。該転送は単一の基板405−a内に含まれるので、転送のための電力需要は、(異なる基板又はダイ上のアレイと比較して)削減され得又は省き得、それは、こうした電力の中断中に他のダイへデータを転送するのに使用されるスーパキャパシタ等の他のコンポーネントを省き得る。幾つかの場合、電力中断時点でのDRAMアレイ100−dの内容が、喪失されるものとして受け入れられるか、それとも永続的なメモリを実現するために保護されるかを確保するために、従来の不揮発性蓄積方法が使用され得る。
こうしたシステムは、更なる利益を有し得る。例えば、DRAM及びNANDメモリを有する不揮発性デュアルインラインメモリモジュール(NVDIMM)は、電力中断の場合にDRAMの内容をNANDへ転送するのにかかる時間の間、非常用電源を提供するように設計され、且つ別個のデバイス間でそれらの転送を行う期間の間、十分な電力を提供しなければならない電源を必要とする。同じ基板405−a上にFeRAMアレイ100−cとDRAMアレイ100−dとを有する上で論じた例では、それらの転送は、高速且つオンチップであり、電力需要を2つの方法で削減する。
メモリアレイ100−cと100−dとの間でデータを転送するための指示は、外部のハードウェア又はソフトウェアを表し得る外部コンポーネント615から到来し得る。言い換えれば、少なくとも1つの論理値を転送するための指示は、基板405−aの外部にあるコンポーネントから指示を受信することを含み得る。幾つかの場合、第1のメモリセルと第2のメモリセルとの間で少なくとも1つの論理値を転送するための指示は、ホストデバイスの停電に基づき得る。例えば、スマートフォンデバイスが停電し得、揮発性のDRAMアレイ100−dの内容は、データを保持するために不揮発性のFeRAMアレイ100−cへ転送され得る。
図7A、図7B、及び図7Cは、本開示の様々な実施形態に従った、処理ステップ700、701、702、703、704、及び705を含み得る、ハイブリッドメモリデバイスを形成するための例示的プロセスフローを説明する。もたらされるメモリデバイスは、図1、図4、及び図6に関するメモリアレイ100中のメモリセルアーキテクチャの一例であり得る。処理ステップ700〜705は、誘電材料710、電極材料715、マスク材料720、強誘電体材料725、電極材料730、及び常誘電体材料735の形成を含む。処理ステップ700〜705は、単一の基板又はダイ上に2つのタイプのメモリセル105を形成し得る。もたらされるメモリセルは、凹部中に形成されたコンデンサであり得る。幾つかの例では、コンデンサは、埋設されたワード線110と電子通信し得る。
図7A〜図7C及び図8以下で示される材料又はコンポーネントを形成するために、様々な技術が使用され得る。これらは、例えば、薄膜成長技術の中でもとりわけ、化学気相成長(CVD)、有機金属気相成長(MOCVD)、物理気相成長(PVD)、スパッタ
堆積、原子層堆積(ALD)、又は分子線エピタキシー(MBE)を含み得る。材料は、例えば、化学エッチング(“ウェットエッチング”とも称される)、プラズマエッチング(“ドライエッチング”とも称される)、又は化学機械研磨を含み得る複数の技術を使用して除去され得る。
処理ステップ700において、誘電材料710中に凹部が形成され得る。幾つかの例では、凹部のアレイが形成され得る。凹部の開口部の最大寸法は、100nmよりも小さくてもよい。誘電材料710は、基板であり得、又は基板上に堆積された誘電材料であり得る。凹部は、機構を必要に応じて画定するためにフォトマスク及びフォトリソグラフィを使用し得る様々なエッチング技術を使用して形成され得る。
処理ステップ701において、アレイの2つ以上の凹部の表面上に第1の導電材料を形成するために、電極材料715が堆積され得る。幾つかの場合、これは、コンデンサの第1の電極に対応し得る。凹部の外側の電極材料715は除去され得る。1つのタイプのメモリセルを被覆するために、マスク材料720がその後形成され得る。
図7Bの処理ステップ702において、強誘電体材料725を含む第1のメモリ素子材料がアレイの第1の凹部中に形成され得、ここで、第1のメモリ素子材料は、第1の凹部中の電極材料715に結合される。したがって、マスク材料720により被覆されない凹部内にメモリ素子が形成され得る。強誘電体材料は、ハフニウム若しくはジルコニウム若しくは酸素、又はそれらの任意の組み合わせを含む化合物、例えば、酸化ハフニウム若しくはジルコニアであり得る。
第1の凹部の第1のメモリ素子材料(強誘電体材料725)に結合される電極材料730を堆積することによって、第2の導電材料がその後形成され得る。電極材料730はコンデンサの第2の電極であり得る。処理ステップ703において、マスク材料720は、以前にマスクされた凹部を露出するために除去され得る。
図7Cの処理ステップ704において、以前に形成された強誘電体材料725を有するコンデンサを被覆するために、第2のマスク材料720が形成され得る。その後、常誘電体材料735を含む第2のメモリ素子材料がアレイの第2の凹部中に形成され得、ここで、第2のメモリ素子材料は、第2の凹部中の第1の導電材料(電極材料715)に結合される。例えば、電極材料730を堆積することによって、第2の凹部の第2のメモリ素子材料に結合された第3の導電材料がその後形成され得る。
処理ステップ705において、第2のマスク材料720は除去され得る。もたらされる構造体は、2つのメモリセルタイプ、常誘電体メモリセル及び強誘電体メモリセルである。相互に隣接して図示されているが、(複数の)メモリセルタイプは相互に隣接している必要はない。処理中にメモリアレイの何れの部分もマスクを取るために、マスク材料720が適切にパターニングされる。したがって、メモリアレイの一部に強誘電体メモリセルが形成され得、別の部分に常誘電体メモリセルが形成され得る。
図8は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための例示的プロセス800を説明する。もたらされるメモリデバイスは、図1、図4、図5、及び図6に関するメモリアレイ100中のメモリセルアーキテクチャの一例であり得る。プロセス800は、誘電材料805、電極材料810、電極材料815、常誘電体材料820、強誘電体材料825、選択コンポーネント材料830、ワード線材料835、ビット線材料840、及び誘電材料845の形成を含む。プロセス800は、単一の基板又はダイ上に2つのタイプのメモリセル105を形成し得る。1つのタイプは図7で論じられたような凹部であり得、他のタイプは図5で論じられたようなクロスポイント構造体で
あり得る。
プロセス800は、図7を参照しながら論じたように、凹部中に常誘電体メモリセルを形成することを含み得る。例えば、凹部は誘電材料805中に形成され得る。誘電材料805は、基板であり得、又は基板上に堆積された誘電材料であり得る。凹部は、機構を画定するためにフォトマスク及びフォトリソグラフィを使用し得る様々なエッチング技術を使用して形成され得る。コンデンサの第1の電極を作り出すために、電極材料715が堆積され得る。凹部の外側の電極材料715は除去され得る。凹部内の電極材料715上に膜を形成するために、常誘電体材料820が堆積され得る。コンデンサの第2の電極を形成するために、電極材料815がその後堆積され得る。
プロセス800は、強誘電体クロスポイントアレイを形成することを含み得る。クロスポイントアレイを形成するために多数の方法が使用され得る。基板上に材料を堆積することによって、例えば、材料の層を堆積することによって、材料のスタックが形成され得る。実例として、ワード線材料835、電極材料810、選択コンポーネント材料830、電極材料810、強誘電体材料825、及び電極材料810に対応する層が堆積され得る。該スタックは、一方向にチャネルを作り出すためにエッチングされ得る。エッチングされたチャネルは、適切なマスクを用いて画定され得る。チャネルは誘電材料845で充填され得る。もたらされる構造体の上部にビット線材料840がその後形成され得る。第2のエッチングは、ピラー構造体をその後形成し得る。例えば、チャネルの第2のセットを該第1のセットに実質的に直交する方向にエッチングすることによって。同様に、エッチングされたチャネルの第2のセットは適切なマスクを用いて画定され得る。
したがって、プロセス800は、第1のメモリアレイであって、凹んだ常誘電体コンデンサを含む該第1のメモリアレイを基板上に形成することと、第2のメモリアレイであって、複数のピラーを含む該第2のメモリアレイを基板上に形成することであって、ここで、複数のピラーの内の各々は強誘電体コンデンサを含むことを含み得る。
図9は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持するメモリアレイ100−eのブロック図900を示す。メモリアレイ100−eは、電子メモリ装置と称され得、図1〜図6を参照しながら記述したメモリコントローラ140及びメモリセル105の例示であり得る、メモリコントローラ140−b並びにメモリセル105−e及び105−fを含む。メモリコントローラ140−bは、バイアスコンポーネント910及びタイミングコンポーネント915を含み得、図1〜図6に記述したようにメモリアレイ100−eを動作し得る。メモリコントローラ140−bは、図1、図2、図4、及び図5を参照しながら記述したワード線110、デジット線115、センスコンポーネント125、及びプレート線210の例示であり得るワード線110−e、デジット線115−d、センスコンポーネント125−b、及びプレート線210−bと電子通信し得る。メモリアレイ100−eはリファレンスコンポーネント920及びラッチ925をも含み得る。メモリアレイ100−eのコンポーネントは、相互に電子通信し得、図1〜図6を参照しながら記述した機能を実施し得る。幾つかの場合、リファレンスコンポーネント920、センスコンポーネント125−b、及びラッチ925はメモリコントローラ140−bのコンポーネントであり得る。メモリセル105−eは、不揮発性メモリセル、例えば、FeRAMセルであり得、メモリセル105−fは、揮発性メモリセル、例えば、DRAMセルであり得る。メモリセル105−e及び105−fは相互に電子通信し得る。
メモリコントローラ140−bは、ワード線110−e、プレート線210−b、又はデジット線115−dを、それらの様々なノードに電圧を印加することによって活性化するように構成され得る。例えば、バイアスコンポーネント910は、上述したようにメモ
リセル105−e又は105−fを読み出す又は書き込むために、メモリセル105−e又は105−fを動作させるための電圧を印加するように構成され得る。幾つかの場合、メモリコントローラ140−bは、図1を参照しながら記述したように、行デコーダ、列デコーダ、又はそれら両方を含み得る。このことは、メモリコントローラ140−bが1つ以上のメモリセル105にアクセスすることを可能にし得る。バイアスコンポーネント910はまた、センスコンポーネント125−bに対するリファレンス信号を生成するための電位をリファレンスコンポーネント920に提供し得る。また、バイアスコンポーネント910は、センスコンポーネント125−bの動作のための電位を提供し得る。
幾つかの場合、メモリコントローラ140−bは、その動作をタイミングコンポーネント915を使用して実施し得る。例えば、タイミングコンポーネント915は、本明細書で論じた、読み出し及び書き込み等のメモリ機能を実施するためのスイッチング及び電圧印加に対するタイミングを含む、様々なワード線選択及びプレートバイアスのタイミングを制御し得る。幾つかの場合、タイミングコンポーネント915はバイアスコンポーネント910の動作を制御し得る。
リファレンスコンポーネント920は、センスコンポーネント125−bに対するリファレンス信号を生成するための様々なコンポーネントを含み得る。リファレンスコンポーネント920は、リファレンス信号を生み出すように構成された回路を含み得る。幾つかの場合、リファレンスコンポーネント920は、他の強誘電体メモリセル105であり得る。幾つかの例では、リファレンスコンポーネント920は、図3を参照しながら記述したように、2つのセンス電圧間の値を有する電圧を出力するように構成され得る。又は、リファレンスコンポーネント920は、事実上のグランド電圧(すなわち、約0V)を出力するように設計され得る。
センスコンポーネント125−bは、(デジット線115−dを通じた)メモリセル105−e又は105−fからの信号を、リファレンスコンポーネント920からのリファレンス信号と比較し得る。論理状態を判定すると、センスコンポーネントは、該出力をラッチ925中にその後蓄積し得、ここで、該出力は、メモリアレイ100−eが一部である電子デバイスの動作に従って使用され得る。
幾つかの場合、メモリコントローラ140−eは、メモリセル105−eとメモリセル105−fとの間で少なくとも1つの論理値を転送するための指示を受信し得る。例えば、メモリセル105−fへの書き込み動作において、論理値がメモリセル105−eにまず書き込まれ得る。メモリコントローラ140−bは、メモリセル105−e中の蓄積された論理値を読み出し得、それをメモリセル105−fにその後書き込み得る。読み出し動作に対しては、メモリコントローラ140−bは、メモリセル105−f中に蓄積された論理値を読み出し得、その他の動作に従いそれがアクセスされ得るメモリセル105−e中にそれがキャッシュされるように、それをメモリセル105−eに書き込み得る。これらの動作は単一のメモリセル105に限定されず、例えば、該動作は、多数のメモリセル105又はメモリページを伴い得る。
図10は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持するシステム1000を説明する。システム1000は、様々なコンポーネントを接続し若しくは様々なコンポーネントを物理的に支持するプリント回路基板であり得又は該プリント回路基板を含み得るデバイス1005を含む。デバイス1005は、図1、図4、図5、図6、及び図9を参照しながら記述したメモリアレイ100の一例であり得るメモリアレイ100−fを含む。メモリアレイ100−fは、図1、図6、及び図9を参照しながら記述したメモリコントローラ140と、図1、図2、図4、図5、図6、及び図9を参照しながら記述したメモリセル105との例示であり得る、メモリコントローラ140−c及
びメモリセル105−gを含み得る。デバイス1005は、プロセッサ1010、BIOSコンポーネント1015、周辺コンポーネント1020、及び入出力制御コンポーネント1025をも含み得る。デバイス1005のコンポーネントはバス1030を通じて相互に電子通信し得る。メモリアレイ100−fは、揮発性及び不揮発性の両メモリセル105を含み得る。
プロセッサ1010は、メモリコントローラ140−cを通じてメモリアレイ100−fを動作するように構成され得る。幾つかの場合、プロセッサ1010は、図1、図6、及び図9を参照しながら記述したメモリコントローラ140の機能を実施し得る。他の場合、メモリコントローラ140−cはプロセッサ1010中に集積され得る。プロセッサ1010は、汎用プロセッサ、デジタルシグナルプロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネントであり得、又はこれらのタイプのコンポーネントの組み合わせであり得、プロセッサ1010は、メモリセル105間で論理値を転送することを含む、本明細書に記述した様々な機能を実施し得る。プロセッサ1010は、例えば、様々な機能又はタスクをデバイス1005に実施させるために、メモリアレイ100−f中に蓄積されたコンピュータ可読命令を実行するように構成され得る。
BIOSコンポーネント1015は、ファームウェアとして動作するベーシックインプット/アウトプットシステム(BIOS)を含むソフトウェアコンポーネントであり得、それは、システム1000の様々なハードウェアコンポーネントを初期化し得、稼働し得る。BIOSコンポーネント1015は、プロセッサ1010と様々なコンポーネント、例えば、周辺コンポーネント1020、入出力制御コンポーネント1025等との間のデータの流れをも管理し得る。BIOSコンポーネント1015は、リードオンリーメモリ(ROM)、フラッシュメモリ、又は任意のその他の不揮発性メモリ中に蓄積されたプログラム又はソフトウェアを含み得る。
周辺コンポーネント1020は、デバイス1005中に集積される任意の入力若しくは出力デバイス、又はそうしたデバイスに対するインタフェースであり得る。例示として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス(USB)コントローラ、シリアル若しくはパラレルポート、又はペリフェラルコンポーネントインタコネクト(PCI)若しくはアクセラレーテッドグラフィックスポート(AGP)スロット等の周辺カードスロットが挙げられ得る。
入出力制御コンポーネント1025は、プロセッサ1010と周辺コンポーネント1020、入力デバイス1035、又は出力デバイス1040との間のデータ通信を管理し得る。入出力制御コンポーネント1025は、デバイス1005中に集積されない周辺装置をも管理し得る。幾つかの場合、入出力制御コンポーネント1025は、外部周辺装置への物理的接続又はポートを表し得る。
入力1035は、デバイス1005又はそのコンポーネントへの入力を提供する、デバイス1005の外にあるデバイス又は信号を表し得る。これは、ユーザインタフェース、又はその他のデバイスとのインタフェース若しくはその他のデバイス間のインタフェースを含み得る。幾つかの場合、入力1035は、周辺コンポーネント1020を介してデバイス1005とインタフェースで連結する周辺装置であり得、又は入出力制御コンポーネント1535により管理され得る。
出力1040は、デバイス1005又はその何れかのコンポーネントからの出力を受信
するように構成された、デバイス1005の外にあるデバイス又は信号を表し得る。出力1040の例は、表示装置、音声スピーカ、プリントデバイス、別のプロセッサ、又はプリント回路基板等を含み得る。幾つかの場合、出力1040は、周辺コンポーネント1020を介してデバイス1005とインタフェースで連結する周辺装置であり得、又は入出力制御コンポーネント1025により管理され得る。
メモリコントローラ140−c、デバイス1005、及びメモリアレイ100−fのコンポーネントは、それらの機能を実行するように設計された回路で構成され得る。これは、本明細書に記載される機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗、アンプ、又はその他の能動素子若しくは非能動素子を含み得る。
図11は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを動作するための方法1100を説明するフローチャートを示す。方法1100の動作は、図1〜図6、図9、及び図10を参照しながら記述したように、メモリアレイ100により実装され得る。例えば、方法1100の動作は、図1、図6、図9、及び図10を参照しながら記述したようなメモリコントローラ140により実施され得る。幾つかの例では、メモリコントローラ140は、後述する機能を実施するために、メモリアレイ100の機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリコントローラ140は、以下に記述される機能の機構を専用のハードウェアを使用して実行し得る。
ブロック1105において、方法は、図1、図4、図6、及び図9を参照しながら記述したように、強誘電体コンデンサを含む第1のメモリセルに対する読み出しリクエストを受信することを含み得る。幾つかの例では、ブロック1105の動作は、図1、図6、図9、及び図10を参照しながら記述したようなメモリコントローラ140により実施され得、又は容易にされ得る。
ブロック1110において、方法は、図1、図4、図6、及び図9を参照しながら記述したように、第1のメモリセルから、常誘電体コンデンサを含む第2のメモリセルへデータを転送することであって、ここで、該データは、第1のメモリセルの読み出しリクエストを受信することに少なくとも部分的に基づいて、第1のメモリセルから第2のメモリセルに転送されることを含み得る。幾つかの例では、ブロック1110の動作は、図1、図6、図9、及び図10を参照しながら記述したようなメモリコントローラ140により実施され得、又は容易にされ得る。幾つかの場合、ブロック1110の動作は、図10を参照しながら記述したように、ホストプロセッサ1010からの介入なしに実施され得る。
ブロック1115において、方法は、図1、図4、図6、及び図9を参照しながら記述したように、第1のメモリセルから第2のメモリセルへデータを転送することに少なくとも部分的に基づいて、第1のメモリセルの読み出しの試みを第2のメモリセルへ向けることを含み得る。幾つかの例では、ブロック1115の動作は、図1、図6、図9、及び図10を参照しながら記述したようなメモリコントローラ140により実施され得、又は容易にされ得る。
幾つかの場合、方法は、第2の強誘電体コンデンサを含む第3のメモリセルに対する読み出しリクエストを受信することと、第3のメモリセルから、第2の常誘電体コンデンサを含む第4のメモリセルへデータを転送することであって、ここで、該データは、第3のメモリセルの読み出しリクエストを受信することに少なくとも部分的に基づいて、第3のメモリセルから第4のメモリセルへ転送されることと、第3のメモリセルから第4のメモリセルへデータを転送することに少なくとも部分的に基づいて、第3のメモリセルの読み
出しの試みを第4のメモリセルへ向けることとを含み得る。幾つかの場合、第1のメモリセルは複数の強誘電体メモリセルを含み、第2のメモリセルは複数の常誘電体メモリセルを含む。
方法1100のメモリセル105は、クロスポイントアレイアーキテクチャの凹部又はピラーを含み得る。凹部は100nmよりも小さいサイズの開口部を有し得る。強誘電体コンデンサは、酸化ハフニウム又はジルコニア等の、ハフニウム若しくはジルコニウム若しくは酸素、又はそれらの任意の組み合わせで作られた材料を含み得る。
図12は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを動作するための方法1200を説明するフローチャートを示す。方法1200の動作は、図1〜図6、図9、及び図10を参照しながら記述したように、メモリアレイ100により実装され得る。例えば、方法1200の動作は、図1、図6、図9、及び図10を参照しながら記述したようなメモリコントローラ140により実施され得る。幾つかの例では、メモリコントローラ140は、後述する機能を実施するために、メモリアレイ100の機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリコントローラ140は、以下に記述される機能の機構を専用のハードウェアを使用して実施し得る。
ブロック1205において、方法は、図1、図4、図6、及び図9を参照しながら記述したように、強誘電体コンデンサを含む第1のメモリセルのアクセス動作の数が閾値を超えると判定することを含み得る。幾つかの例では、方法は、アクセス動作の数をカウントすることと、アクセス動作のカウントされた数が閾値に一致する又は該閾値を超えると判定することとを含み得る。他の例では、方法は、アクセス動作の割合が閾値割合に一致する又は該閾値割合を超えると判定することを含み得る。幾つかの例では、ブロック1205の動作は、図1、図6、図9、及び図10を参照しながら記述したようなメモリコントローラ140、図6を参照しながら記述したようなカウンタ605又はタイマ610により実施され得、又は容易にされ得る。
ブロック1210において、方法は、図1、図4、図6、及び図9を参照しながら記述したように、第1のメモリセルから、常誘電体コンデンサを含む第2のメモリセルへデータを転送することであって、ここで、該データは、第1のメモリセルのアクセス動作の数が閾値を超えるとの判定に少なくとも部分的に基づいて、第1のメモリセルから第2のメモリセルへ転送されることを含み得る。幾つかの例では、ブロック1210の動作は、図1、図6、図9、及び図10を参照しながら記述したようなメモリコントローラ140により実施され得、又は容易にされ得る。幾つかの場合、ブロック1210の動作は、図10を参照しながら記述したように、ホストプロセッサ1010からの介入なしに実施され得る。
ブロック1215において、方法は、図1、図4、図6、及び図9を参照しながら記述したように、第1のメモリセルから第2のメモリセルへデータを転送することに基づいて、第1のメモリセルのアクセスの試みを第2のメモリセルへ向けることを含み得る。幾つかの例では、ブロック1215の動作は、図1、図6、図9、及び図10を参照しながら記述したようなメモリコントローラ140により実施され得、又は容易にされ得る。
図13は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを動作するための方法1300を説明するフローチャートを示す。方法1300の動作は。図1〜図6、図9、及び図10を参照しながら記述したように、メモリアレイ100により実装され得る。例えば、方法1300の動作は、図1、図6、図9、及び図10を参照しながら記述したようなメモリコントローラ140により実施され得る。幾つかの例では、メモリコ
ントローラ140は、後述する機能を実施するために、メモリアレイ100の機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリコントローラ140は、以下に記述される機能の機構を専用のハードウェアを使用して実施し得る。
ブロック1305において、方法は、図1、図4、図6、及び図9を参照しながら記述したように、第1のセルタイプの第1のメモリセルから第2のセルタイプの第2のメモリセルへ、又は第2のタイプの第2のメモリセルから該第1の第1のメモリセルへ、少なくとも1つの論理値を転送するための指示をコントローラにおいて受信することであって、ここで、第1のセルタイプは強誘電体コンデンサを含み、第2のセルタイプは常誘電体コンデンサ又は線形誘電体コンデンサを含むことを含み得る。例えば、強誘電体メモリセルの論理値が判定され得、強誘電体メモリセルに対する幾つかの冗長性又は該強誘電体メモリセルからオフロードすることを提供するために、常誘電体コンデンサを有するメモリセルは該値で書き込まれ得る。同様に、常誘電体コンデンサを有するメモリセルの論理値が判定され得、常誘電体コンデンサを有するメモリセルに対する幾つかの冗長性又は該メモリセルからオフロードすることを提供するために、強誘電体メモリセルは該値で書き込まれ得る。方法は、したがって、第1のセルタイプの第1のメモリセルと第2のセルタイプの第2のメモリセルとの間で少なくとも1つの論理値を転送するための指示を含み得、ここで、第1のセルタイプは強誘電体コンデンサを含み、第2のセルタイプは常誘電体コンデンサ又は線形誘電体コンデンサを含むことを含み得る。幾つかの例では、該指示は、基板の外部のコンポーネントから受信され得る。幾つかの例では、ブロック1305の動作は、図1、図6、図9、及び図10を参照しながら記述したようなメモリコントローラ140により実施され得、又は容易にされ得る。
ブロック1310において、方法は、図1、図4、図6、及び図9を参照しながら記述したように、第1のメモリセルと第2のメモリセルとの間で少なくとも1つの論理値を転送することであって、ここで、基板は第1のメモリセル及び第2のメモリセルを含むことを含み得る。少なくとも1つの論理値を転送することは、第1のメモリセル中に蓄積された少なくとも1つの論理値を読み出すことと、該少なくとも1つの論理値を第2のメモリセルに書き込むこととを含み得る。又は、少なくとも1つの論理値を転送することは、第2のメモリセル中に蓄積された少なくとも1つの論理値を読み出すことと、該少なくとも1つの論理値を第1のメモリセルに書き込むこととを含み得る。幾つかの例では、ブロック1310の動作は、図1、図6、図9、及び図10を参照しながら記述したようなメモリコントローラ140により実施され得、又は容易にされ得る。
方法の幾つかの例では、基板は、第1のメモリセル及び第2のメモリセルを含むメモリアレイを含み得る。又は、基板は、第1のセルタイプのメモリセルを含む第1のメモリアレイと、第2のセルタイプのメモリセルを含む第2のメモリアレイとを含み得る。幾つかの場合、第1のセルタイプは不揮発性メモリセルを含み、第2のセルタイプは揮発性メモリセルを含む。その他の場合、第1のセルタイプは揮発性メモリセルを含み、第2のセルタイプは不揮発性メモリセルを含む。
方法1300のメモリセル105は、クロスポイントアレイアーキテクチャの凹部又はピラーを含み得る。凹部は100nmよりも小さいサイズの開口部を有し得る。強誘電体コンデンサは、酸化ハフニウム又はジルコニア等の、ハフニウム若しくはジルコニウム若しくは酸素、又はそれらの任意の組み合わせで作られた材料を含み得る。
幾つかの例では、第1のメモリアレイのメモリセルの量は、第2のメモリアレイのメモリセルの量よりも多くてもよく、少なくとも1つの論理値を転送することは、第1及び第2のメモリアレイ間で論理値のサブセットを転送することを含む。別の例では、第1のメ
モリアレイのメモリセルの量は、第2のメモリアレイのメモリセルの量以下であってもよく、少なくとも1つの論理値を転送することは、第2のメモリアレイへの電力の中断に少なくとも基づいて、第2のメモリアレイ中に蓄積された全ての論理値を第1のメモリアレイへ転送することを含み得る。
方法の幾つかの例では、第1のメモリセルと第2のメモリセルとの間で少なくとも1つの論理値を転送するための指示は、メモリデバイス含むデバイスが電力停止することに基づき得る。
図14は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための方法1400を説明するフローチャートを示す。該形成方法は、図7及び図8を参照しながら説明したそれらを含み得る。例えば、材料又はコンポーネントは、材料の堆積及び除去の様々な組み合わせを通じて形成され得る。幾つかの場合、材料の形成又は除去は、明確には示されていない1つ以上のフォトリソグラフィステップを含み得る。
ブロック1405において、方法は、図7を参照しながら記述したように、基板中に凹部のアレイを形成することを含み得る。幾つかの例では、該アレイの各凹部の開口部の最大寸法は100ナノメートルよりも小さい。
ブロック1410において、方法は、図7を参照しながら記述したように、アレイの2つ以上の凹部の表面上に第1の導電材料を形成することを含み得る。
ブロック1415において、方法は、図7を参照しながら記述したように、強誘電体材料を含む第1のメモリ素子材料をアレイの第1の凹部中に形成することであって、ここで、第1のメモリ素子材料は第1の凹部中の第1の導電材料に結合されることを含み得る。幾つかの例では、強誘電体材料は、ハフニウム若しくはジルコニウム若しくは酸素、又はそれらの任意の組み合わせを含む化合物、例えば、酸化ハフニウム又はジルコニアであり得る。
ブロック1420において、方法は、図7を参照しながら記述したように、常誘電体材料を含む第2のメモリ素子材料をアレイの第2の凹部中に形成することであって、ここで、第2のメモリ素子材料は第2の凹部中の第1の導電材料に結合されることを含み得る。
方法は、第1の凹部の第1のメモリ素子材料に結合された第2の導電材料を形成することと、第2の凹部の第2のメモリ素子材料に結合された第3の導電材料を形成することとをも含み得る。
図15は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための方法1500を説明するフローチャートを示す。該形成方法は、図7及び図8を参照しながら説明したそれらを含み得る。例えば、材料又はコンポーネントは、材料の堆積及び除去の様々な組み合わせを通じて形成され得る。幾つかの場合、材料の形成又は除去は、明確には示されていない1つ以上のフォトリソグラフィステップを含み得る。
ブロック1505において、方法は、図8を参照しながら記述したように、第1のメモリアレイであって、凹んだ常誘電体コンデンサを含む第1のメモリアレイを基板上に形成することを含み得る。幾つかの例では、凹んだ常誘電体コンデンサは、基板中の凹部を含み、ここで、アレイの各凹部の開口部の最大寸法は100ナノメートルよりも小さい。
ブロック1510において、方法は、図8を参照しながら記述したように、第2のメモリアレイであって、複数のピラーを含む第2のメモリアレイを基板上に形成することであ
って、ここで、複数のピラーの内の各々は強誘電体コンデンサを含むことを含み得る
したがって、方法1100、1200、1300、1400、及び1500は、ハイブリッドメモリデバイスを形成及び動作するために提供し得る。方法1100、1200、1300、1400、及び1500は可能的実装を記述し、該動作及びステップは、その他の実装が可能であるように組み替えられ得、さもなければ修正され得ることに留意すべきである。幾つかの例では、方法1100、1200、1300、1400、及び1500の内の2つ以上からの機構は組み合わせられ得る。
本明細書の説明は、例示を提供し、請求項に記載される範囲、適用性、又は例を制限しない。開示の範囲から逸脱することなく、論じられた要素の機能及び配置の変更がなされ得る。様々な例では、様々な手続又はコンポーネントを適宜省略し得、代替し得、又は追加し得る。また、幾つかの例に関して記述された機構は、その他の例において組み合わせられ得る。
添付の図面に関連して本明細書に記載される説明は、例示的構成を記述し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用されるように、用語“例”、“模範的”、及び“実施形態”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、記述される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実施され得る。幾つかの実例では、記述される例の内容を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示される。
添付の図において、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、ダッシュと、同様のコンポーネント間で区別する第2のラベルとを参照ラベルに続けることによって区別され得る。明細書中に第1の参照ラベルが使用される場合、説明は、第2の参照ラベルに関係なく、同じ第1の参照ラベルを有する同様のコンポーネントの任意の1つに適用できる。
本明細書に記述される情報及び信号は、様々な異なる科学技術及び技術の何れかを使用して表され得る。例えば、上述の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、複数の信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号は複数の信号のバスを表し得ることを当業者は理解するであろう。
本明細書で用いられるように、用語“事実上のグランド(virtualground)”は、約ゼ
ロボルト(0V)の電圧に保持されるがグランドと直接接続されない電気回路のノードを指す。したがって、事実上のグランドの電圧は、一時的に変動し得、定常状態で約0Vに戻り得る。事実上のグランドは、オペアンプ及び抵抗を含む電圧分圧器等の様々な電子回路素子を使用して実装され得る。その他の実装も可能である。“事実上グランドする(virtual grounding)”又は“事実上グランドされる(virtuallygrounded)”は約0Vに接続されることを意味する。
用語“電子通信”は、コンポーネント間の電子流動を支持するコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み得、又は介在コンポーネントを含み得る。電子通信するコンポーネントは、(例えば、通電された回路中の)電子又は信号を能動的に交換し得、又は(例えば、非通電の回路中の)の電子又は信号を能動的に交換しないことがあるが、回路が通電されると電子又は信号を交換するように構成され得又は動作可能であり得る。例として、スイッチ(例えば、トランジスタ)を介して物理的に接続
された2つのコンポーネントは、スイッチの状態(すなわち、開放又は閉鎖)に関わらず電子通信する。
メモリアレイ100を含む本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコンゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合、該基板は半導体ウエハである。その他の場合、該基板は、シリコンオングラス(SOG)若しくはシリコンオンサファイア(SOP)等のシリコンオンインシュレータ(SOI)基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を用いたドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長中に実施され得る。
本明細書で論じられる1つ以上のトランジスタは、電界効果トランジスタ(FET)を表し得、ソース、ドレイン、及びゲートを含む3端子デバイスを含み得る。端子は、導電性材料、例えば金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがn型(すなわち、主たるキャリアが電子)である場合、該FETはn型FETと称され得る。チャネルがp型(すなわち、主たるキャリアがホール)である場合、該FETはp型FETと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をn型FET又はp型FETに夫々印加することは、チャネルが導電性になる結果をもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”又は“活性化”にされ得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”又は“不活性化”にされ得る。
本明細書の開示と関連して記述される様々な説明ブロック、コンポーネント、及びモジュールは、本明細書に記述される機能を実施するように設計された汎用プロセッサ、DSP、ASIC、FPGA若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせで実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ(例えば、DSPとマイクロプロセッサとの組み合わせ、多数のマイクロプロセッサ、DSPコアと併せた1つ以上のマイクロプロセッサ、又は任意のその他のそうした構成)として実装され得る。
本明細書に記述される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアに実装される場合、機能は、コンピュータ可読媒体上の1つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の例及び実装は、本開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上述の機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装できる。機能を実装する機構はまた、機能の(複数の)部分が異なる物理的位置に実装されるように分散されることを含む、様々な位置に物理的に設置され得る。また、請求項を含む本明細書で使用されるように、項目のリスト(例えば、“少なくとも1つの”又は“の内の1つ以上”等の句により前置きされる項目のリスト)に使用されるような“又は”は、例えば、A、B、又はCの内の少なく
とも1つのリストがA又はB又はC又はAB又はAC又はBC又はABC(すなわちA及びB及びC)を意味するように包含的リストを指し示す。
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む非一時的コンピュータ記憶媒体及び通信媒体の両方を含む。非一時的記憶媒体は、汎用又は専用のコンピュータによりアクセスできる任意の利用可能な媒体であり得る。例として、非限定的に、非一時的コンピュータ可読媒体は、RAM、ROM、電気的消去可能プログラム可能リードオンリーメモリ(EEPROM)、コンパクトディスク(CD)ROM若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気ストレージデバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは蓄積するのに使用でき、且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスできる任意のその他の非一時的媒体を含み得る。
また、任意の接続は、コンピュータ可読媒体と適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線(DSL)、又は赤外線、無線、及びマイクロ波等の無線技術を使用してウェブサイト、サーバ、又はその他の遠隔ソースからソフトウェアが送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線(DSL)、又は赤外線、無線、及びマイクロ波等の無線技術は媒体の定義に含まれる。本明細書で使用されるように、磁気ディスク(disk)及び光学ディスク(disc)は、CD、レーザディスク、光ディスク、デジタル多目的ディスク(DVD)、フロッピーディスク、ブルーレイディスクを含み、ここで、光学ディスクがレーザでデータを光学的に再生する一方で、磁気ディスクはデータを磁気的に通常再生する。上記されたものの組み合わせもコンピュータ可読媒体の範囲に含まれる。
本明細書の説明は、当業者が開示を製作又は使用できるように提供される。開示への様々な修正が当業者に容易に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用し得る。したがって、開示は、本明細書に記述された例示及び設計に制限されるべきではなく、本明細書に開示された原理及び新規の機構と一致する最も広い範囲に一致すべきである。
[クロスリファレンス]
本特許出願は、その各々が該出願の譲受人に与えられ、その各々が参照によりその全体が本明細書に明確に組み込まれる、2016年8月31日に出願の名称が“Hybrid
Memory Device”であるRyanによる米国特許出願番号15/252,886の優先権を主張する2017年8月21日出願の名称が“Hybrid Memory Device”である国際特許出願番号PCT/US2017/047787の優先権を主張する
以下は、概してメモリデバイスに関し、より具体的にはハイブリッドメモリデバイスに関する。
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタル表示装置等の様々な電子デバイス中に情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって蓄積される。例えば、バイナリデバイスは、論理“1”又は論理“0”によりしばしば示される2つの状態を有する。その他のシステムでは、3つ以上の状態が蓄積され得る。蓄積された情報にアクセスするために、電子デバイスは、メモリデバイス中の蓄積状態を読み出し得、又はセンシングし得る。情報を蓄積するために、電子デバイスは、メモリデバイス中に状態を書き込み得、又はプログラミングし得る。
ランダムアクセスメモリ(RAM)、リードオンリーメモリ(ROM)、ダイナミック
RAM(DRAM)、同期型ダイナミックRAM(SDRAM)、強誘電体RAM(FeRAM)、磁気RAM(MRAM)、抵抗変化RAM(RRAM)、及びフラッシュメモリ等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリ、例えば、フラッシュメモリは、外部電源が存在しなくても長時間、データを蓄積できる。揮発性メモリデバイス、例えば、DRAMは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。バイナリメモリデバイスは、例えば、充電又は放電されるコンデンサを含み得る。充電されたコンデンサは、しかしながら、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。定期的なリフレッシュなしにデータを蓄積する能力等の不揮発性の機構が利点であり得る一方で、揮発性メモリの幾つかの機構は、しかしながら、より高速な読み出し又は書き込み速度等の性能の利点を提供し得る。
揮発性メモリ又は不揮発性メモリの何れを用いるかの決定は、メモリデバイスを使用する電子デバイスのアプリケーションにしばしば特有である。各タイプの相対的な利点及び欠点に起因して、あるメモリタイプよりも他のメモリタイプを選択することは、少なくとも1つの測定基準又は特徴において性能の低下をもたらし得る。このことは、最終的には電子デバイスの性能を制限し得る。
本明細書の開示は、以下の図面を参照し、以下の図面を含む。
本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する例示的メモリアレイを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスにより支持されるメモリセルの例示的回路を説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスにより支持される強誘電体メモリセルに対する例示的ヒステリシスプロットを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する例示的メモリアレイを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する例示的メモリアレイを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する、ハイブリッドメモリデバイスを含むシステムを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための例示的プロセスフローを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための例示的プロセスフローを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための例示的プロセスフローを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための例示的プロセスフローを説明する。 本開示の様々な実施形態に従った例示的ハイブリッドメモリデバイスのブロック図を説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する、ハイブリッドメモリデバイスを含むシステムを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを動作するための1つ以上の方法を説明するフローチャートである。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを動作するための1つ以上の方法を説明するフローチャートである。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを動作するための1つ以上の方法を説明するフローチャートである。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための1つ以上の方法を説明するフローチャートである。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための1つ以上の方法を説明するフローチャートである。
単一の基板又はダイ上に揮発性メモリセル及び不揮発性メモリセルを組み合わせるハイブリッドメモリデバイスが開示される。ハイブリッドデバイスは、両メモリセルの技術の有益な属性:不揮発性メモリセルの長時間の蓄積と結合された揮発性メモリセルに特有の高速の読み出し及び書き込み動作を有し得る。別個のダイよりもむしろ単一のダイ上に、或いは同一のメモリアレイ内に両タイプを形成することによって、2つのメモリタイプ間のデータ転送の遅延時間の削減、電力需要の削減、及びメモリデバイスの面積の削減を含む様々な性能測定基準が改善され得、それらの全ては、モバイルデバイス等の電力的及び空間的に厳しいデバイスを含む多くの電子デバイスに関係があり得る。
ハイブリッドメモリデバイスは、揮発性メモリセル(例えば、常誘電体コンデンサを有するDRAM)及び不揮発性メモリセル(例えば、強誘電体コンデンサを有するFeRAM)を含み得る。DRAMは、遅延時間(アクセス速度)、耐久性(アクセスの最大数)、有効電力、又は生のビット誤り率を含む、FeRAMと比較して改善された性能を有し得る。FeRAMはリフレッシュを必要しないが、DRAMは、しかしながら、揮発性であり、リフレッシュプロセスと一定の電力供給とを必要する。したがって、DRAMとFeRAMとを組み合わせることによって、メモリデバイスは、両方の肯定的な属性を組み合わせ得る。
単一のダイ上で両メモリタイプを組み合わせることは、更なる利益を提供する。ダイは、メモリアレイを構成する電子回路が形成される半導体材料の個別の一片として定義される。単一の半導体ウエハは多数のダイをもたらし得、ここで、ウエハは、処理後に個別のダイに切り離される。したがって、1つのプロセスフローは、ダイ上に形成された多数のメモリタイプを有する単一のダイをもたらし得、それは、異なるメモリタイプを各々有する2つの別個のダイよりも生産が安上がりであり得る。更に、これは、別個のDRAMダイ及びFeRAMダイを使用することと比較して面積の削減をもたらし得る。また、単一のダイ上の(複数の)メモリセル間での情報の移動は、様々なインタフェース、コンポーネント、及びコントローラを通じた別のダイへの情報の移動よりも高速であり得るので、ハイブリッドメモリデバイスは、別個のメモリダイと比較して遅延時間を削減し得る。
本明細書に記述される幾つかの例では、単一のメモリアレイは、幾つかの常誘電体コンデンサ又は線形コンデンサと共に、大部分の強誘電体コンデンサを含み得る。本明細書に記述されるように、常誘電体材料又は常誘電体コンデンサを記述する又は論じる例は、線形材料又は線形コンデンサを付加的又は代替的に用い得、線形材料又は線形コンデンサでもあり得る。例えば、常誘電体コンデンサは、FeRAMアレイへのDRAMキャッシュとしての機能を果たし得る。FeRAMは、強誘電体材料の読み出し又は書き込みにより誘発される劣化に起因して、区別可能な論理値をもはや蓄積しないことがあり得るような耐久限度を有し得る。DRAMセルの常誘電体コンデンサは、FeRAMセルよりも何桁も多い大きな耐久限度を有し得るので、DRAMキャッシュは、FeRAMセルが耐久限度に達することを阻止するのに役立ち得る。FeRAMセルへの読み出しの試みは、DRAMセル中にキャッシュされ得、同じFeRAMセルの何れか後来の読み出しの試みは、DRAMセルへ向けられ得、FeRAMセルへのアクセスの必要性を省く。付加的に又は代替的に、FeRAMセルのアクセスの繰り返しの試みが検出され得、該データは、DRAMセルへ転送され得、後来のアクセスの試みはDRAMセルへ向けられ得る。DRAM
キャッシュは、メモリデバイスの単一の行、メモリバンク毎の行、又は様々な行/列の組み合わせの形式をとり得る。
本明細書に記述される幾つかの例では、別個のメモリアレイ、DRAM及びFeRAMが単一のダイ上に形成され得、DRAMアレイは不揮発性FeRAMアレイに対するキャッシュとしての機能を果たし得る。したがって、該DRAMアレイは、迅速にアクセス可能なメモリとしての機能を果たし得、FeRAMアレイは長期間のストレージとしての機能を果たし得る。ページ等のより大きなデータ量は2つのアレイ間で交換され得る。幾つかの場合、この転送は、内部で(すなわち、ダイ上で)管理され得、したがって、別個のダイ上の別個のメモリアレイ間でのデータの移動と比較して遅延時間を削減し得る。
本明細書に記述される幾つかの例では、FeRAMアレイは、DRAMからFeRAMへデータを転送することによって、電力中断の場合のDRAMアレイのバックアップとしての機能を果たし得る。別個のDRAMアレイ及びFeRAMアレイが同じダイ上に形成され得る。DRAMデータの幾つか又は全てはFeRAMアレイへ転送され得る。両アレイは同じダイ上にあるので、この転送は、データが別個のダイへ転送される場合よりも高速であり得、より低電力を消費し得る。このことは、転送中の電力を提供するための付加的なコンポーネントの必要性を削減又は省き得る。
上で紹介された開示の機構は、メモリアレイの文脈で更に後述される。単一のダイ上に揮発性メモリセル及び不揮発性メモリセルを含む様々な実施形態に対する具体例が続いて記述される。開示のこれら及びその他の機構は、ハイブリッドメモリデバイスに関する装置図、システム図、及びフローチャートの参照によって更に説明され、参照しながら更に記述される。
図1は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する例示的メモリアレイ100を説明する。メモリアレイ100は、電子メモリ装置とも称され得る。メモリアレイ100は、異なる状態を蓄積するようにプログラム可能なメモリセル105を含む。各メモリセル105は、論理0及び論理1で示される2つの状態を蓄積するようにプログラム可能であり得る。幾つかの場合、メモリセル105は、3つ以上の論理状態を蓄積するように構成される。メモリセル105は、プログラム可能な状態を表す電荷を蓄積するためのコンデンサを含み得、例えば、充電及び非充電のコンデンサは2つの論理状態を夫々表し得る。メモリセル105は誘電材料を有するコンデンサであり得る。誘電材料は、外部の電界、例えば、コンデンサの充電されたプレートにより作り出された電界に晒された場合に非ゼロの電気分極を示す。誘電材料は、線形特性(例えば、誘電材料の電流と電圧との関係は線形であり得る)を有する材料を含み得、例示では常誘電体と称され得る。誘電材料及び常誘電体材料は強誘電体材料とは区別され得る。他の場合、メモリセル105は、強誘電体材料を有するコンデンサを含み得る強誘電体メモリセルであり得る。強誘電体材料は、自発的電気分極を有し、すなわち、それらは電界が存在しない場合に非ゼロの分極を有する。強誘電体コンデンサの電荷の異なるレベルは異なる論理状態を表し得る。常誘電体及び強誘電体のメモリセル105の付加的な詳細が以下で論じられる。
メモリセル105の読み出し及び書き込み等の動作は、適切なアクセス線110又はビット線115を活性化又は選択することによって実施され得る。アクセス線はワード線110とも称され得、ビット線115はデジット線115とも称され得る。ワード線及びビット線、又はそれらの類似物への言及は、理解又は動作を失うことなく交換可能である。ワード線110又はデジット線115を活性化又は選択することは、個別の線に電圧を印加することを含み得る。ワード線110及びデジット線115は導電性材料で作られる。例えば、ワード線110及びデジット線115は、金属(銅、アルミニウム、金、タング
ステン等)、金属合金、導電性金属化合物、導電的にドープされた半導体、又はその他の導電性材料等で作られてもよい。図1の例に従うと、メモリセル105の各行は単一のワード線110に接続され、メモリセル105の各列は単一のデジット線115に接続される。1つのワード線110及び1つのデジット線115を活性化する(例えば、ワード線110又はデジット線115に電圧を印加する)ことによって、それらの交点で単一のメモリセル105がアクセスされ得る。メモリセル105にアクセスすることは、メモリセル105を読み出す又は書き込むことを含み得る。ワード線110とデジット線115との交点は、メモリセルのアドレスと称され得る。
幾つかのアーキテクチャでは、セルの論理蓄積デバイス、例えば、コンデンサは、選択コンポーネントによってデジット線から電気的に絶縁され得る。ワード線110は、選択コンポーネントに接続され得、選択コンポーネントを制御し得る。例えば、選択コンポーネントはトランジスタであってもよく、ワード線110は、トランジスタのゲートに接続されてもよい。ワード線110を活性化することは、メモリセル105のコンデンサとその対応するデジット線115との間の電気的接続又は閉回路をもたらす。デジット線は、メモリセル105の読み出し又は書き込みの何れかのためにその後アクセスされ得る。他の例では、ワード線110は埋設されたワード線であってもよく、それは以下で更に詳細に論じられる。他のアーキテクチャでは、メモリセル105は、ワード線110とビット線115との交差の間に設置され得、それはクロスポイントアーキテクチャと呼ばれ得る。ピラー構造体は、交差において存在し得、ワード線110とビット線115とを分離し得る。こうした場合、選択コンポーネントはメモリセル105と集積され得、すなわち、ワード線110は選択コンポーネントの動作を直接制御しなくてもよい。このことは、以下で更に詳細に論じられる。
メモリセル105へのアクセスは、行デコーダ120及び列デコーダ130を通じて制御され得る。幾つかの例では、行デコーダ120は、メモリコントローラ140から行アドレスを受信し、受信された行アドレスに基づいて適切なワード線110を活性化する。同様に、列デコーダ130は、メモリコントローラ140から列アドレスを受信し、適切なデジット線115を活性化する。例えば、メモリアレイ100は、WL_1〜WL_Mと名付けられた多数のワード線110と、DL_1〜DL_Nと名付けられた多数のデジット線115とを含み得、ここで、M及びNはアレイのサイズに依存する。したがって、ワード線110及びデジット線115、例えば、WL_2及びDL_3を活性化することによって、それらの交点におけるメモリセル105がアクセスされ得る。幾つかの場合、メモリアレイ100は、FeRAMセル及びDRAMセルの両方を含み得、該セル間でデータが転送され得る。
アクセスすると、メモリセル105は、メモリセル105の蓄積状態を判定するために、センスコンポーネント125によって読み出され得、又はセンシングされ得る。例えば、メモリセル105へのアクセス後、メモリセル105のコンデンサは、その対応するデジット線115上に放電し得る。DRAMセルの場合、セルにアクセスすると、コンデンサに電圧を印加することなく、コンデンサはそのデジット115上に放電し得る一方、強誘電体コンデンサの場合、放電は、強誘電体コンデンサに対してバイアスすること又は電圧を印加することに基づき得る。放電は、デジット線115の電圧の変化を生じさせ得、センスコンポーネント125は、メモリセル105の蓄積状態を判定するために、デジット線115の電圧をリファレンス電圧(図示せず)と比較し得る。例えば、デジット線115がリファレンス電圧よりも高い電圧を有する場合、センスコンポーネント125は、メモリセル105中の蓄積状態が論理1であったと判定し得、逆もまた同様である。センスコンポーネント125は、ラッチングと称され得る、信号中の差を検出及び増幅するために、様々なトランジスタ又はアンプを含み得る。メモリセル105の検出された論理状態は、出力135として、列デコーダ130を通じてその後出力され得る。
メモリセル105は、関連するワード線110及びデジット線115を活性化することによってセットされ得、又は書き込まれ得、すなわち、メモリセル105中に論理値が蓄積され得る。列デコーダ130は、メモリセル105に書き込まれるデータ、例えば入力135を受け入れ得る。DRAMメモリセル105又はFeRAMセル105の書き込みは、以下でより詳細に論じられる。
幾つかのメモリアーキテクチャでは、メモリセル105へのアクセスは、蓄積された論理状態を劣化又は破壊し得、元の論理状態をメモリセル105に戻すために、再書き込み又はリフレッシュ動作が実施され得る。DRAMでは、例えば、コンデンサは、センシング動作中に部分的に又は完全に放電され得、蓄積された論理状態を破損する。そのため、センシング動作後に論理状態が再書き込みされ得る。また、単一のワード線110を活性化することは、行中の全てのメモリセルの放電をもたらし得、したがって、行中のメモリセル105の内の幾つか又は全ては、再書き込みされる必要があり得る。
DRAMを含む幾つかのメモリアーキテクチャは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。例えば、充電されたコンデンサは、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは比較的高く、例えば、DRAMアレイに対して毎秒数十回のリフレッシュ動作であり得、それは、著しい電力消費をもたし得る。より大きなメモリアレイの増加と共に、電力消費の増加は、特に、電池等の有限の電源に依存するモバイルデバイスのためのメモリアレイの配備又は動作(例えば、電源、発熱、材料限界等)を阻害し得る。強誘電体コンデンサを有するメモリセル105は、他のメモリアーキテクチャと比較して改善した性能をもたらし得る有益な特性、例えば、不揮発性を有し得る。本明細書で説明されるように、DRAMメモリセル及びFeRAMメモリセルを単一のダイ上で組み合わせることによって、メモリデバイスは両メモリタイプの肯定的な属性を有し得る。
メモリコントローラ140は、行デコーダ120、列デコーダ130、及びセンスコンポーネント125等の様々なコンポーネントを通じて、メモリセル105の動作(例えば、読み出し、書き込み、再書き込み、リフレッシュ等)を制御し得る。メモリコントローラ140は、所望のワード線110及びデジット線115を活性化するために、行及び列のアドレス信号を生成し得る。メモリコントローラ140はまた、メモリアレイ100の動作中に使用される様々な電位を生成及び制御し得る。メモリアレイ100内の1つの、多数の、又は全てのメモリセル105は同時にアクセスされ得、例えば、メモリアレイ100の多数の又は全てのセルは、全てのメモリセル105又はメモリセル105のグループが単一の論理状態にセットされるリセット動作中に同時にアクセスされ得る。メモリコントローラ140はまた、FeRAMセル105とDRAMセル105との間でデータを転送するために、(例えば、ユーザ又はソフトウェアから)外部の指示を受信し得る。
図2は、本開示の様々な実施形態に従った、メモリセル105を含み、ハイブリッドメモリデバイスを支持する例示的回路200を説明する。回路200は、1つのタイプのメモリセルアーキテクチャを表し得る。回路200は、図1を参照しながら記述したようなメモリセル105、ワード線110、デジット線115、及びセンスコンポーネント125の夫々例示であり得るメモリセル105−a、ワード線110−a、デジット線115−a、及びセンスコンポーネント125−aを含む。メモリセル105−aは、第1のプレート、セルプレート230と第2のプレート、セル底部215とを有するコンデンサ205等の論理蓄積コンポーネントを含み得る。セルプレート230及びセル底部215は、それらの間に配置された強誘電体材料又は常誘電体材料を通じて容量的に結合され得る。セルプレート230及びセル底部215の配向は、メモリセル105−aの動作を変更
することなく交換され得る。回路200は、選択コンポーネント220及びリファレンス信号225をも含む。図2の例では、セルプレート230はプレート線210を介してアクセスされ得、セル底部215はデジット線115−aを介してアクセスされ得る。他の場合、プレート線210は存在しなくてもよい。例えば、常誘電体材料を有するDRAMメモリセルは、デジット線115−aのみで動作され得る。上述したように、コンデンサ205を充電又は放電することによって様々な状態が蓄積され得る。
コンデンサ205の蓄積状態は、回路200中に表された様々な素子を動作することによって読み出され得、又はセンシングされ得る。コンデンサ205は、デジット線115−aと電子通信し得る。例えば、コンデンサ205は、選択コンポーネント220が不活性化された場合にデジット線115−aから絶縁され得、コンデンサ205は、選択コンポーネント220が活性化された場合にデジット線115−aに接続され得る。選択コンポーネント220の活性化は、メモリセル105−aの選択又はアクセスと称され得る。幾つかの場合、選択コンポーネント220はトランジスタであり、その動作は、ワード線110−aを使用してトランジスタのゲートに電圧を印加することによって制御され、ここで、該電圧の大きさは、トランジスタの閾値の大きさよりも大きい。幾つかの例では、選択コンポーネント220とコンデンサ205との位置は、選択コンポーネント220がプレート線210とセルプレート230との間に接続されるように、及びコンデンサ205がデジット線115−aと選択コンポーネント220の他の端子との間にあるように、切り替えられ得る。これらの例では、選択コンポーネント220は、コンデンサ205を通じてデジット線115−aとの電子通信を維持し得る。この構成は、読み出し及び書き込み動作に対する代替的なタイミング及びバイアスと関連付けられ得る。
メモリセル105−aがコンデンサ205のプレート間に強誘電体材料を有する場合、以下で更に詳細に論じられるように、コンデンサ205は、デジット線115−aに接続されると放電しないことがある。強誘電体コンデンサ205により蓄積された論理状態をセンシングするために、ワード線110−aはメモリセル105−aを選択するためにバイアスされ得、プレート線210に電圧が印加され得る。このバイアスは、選択コンポーネント220を活性化した後に印加され得、又は該バイアスは、セルプレート230に常に印加され得る。プレート線210をバイアスすることは、コンデンサ205に渡る電圧差をもたらし得、該電圧差は、コンデンサ205上の蓄積電荷に変化を生み出し得る。蓄積電荷の変化の大きさは、コンデンサ205の最初の状態、例えば、最初の状態が論理1又は論理0の何れを蓄積したかに依存し得る。このことは、コンデンサ205上に蓄積された電荷に基づいて、デジット線115−aの電圧に変化を生じさせ得、それは、蓄積された論理状態の判定に使用され得る。
メモリセル105−aがコンデンサ205のプレート間に線形材料又は強誘電体材料を有する場合、コンデンサ205は、選択コンポーネント220が活性化された後に、デジット線115−a上に放電し得る。すなわち、プレート線210は存在しなくともよく、幾つかの例では、メモリセル105−aは、コンデンサ205に外部バイアスを印加することなくセンシングされ得る。
デジット線115−aの電圧の変化は、その固有の静電容量に依存し得、例えば、デジット線115−aが通電されると共に、幾つかの有限の電荷がデジット線115−a中に蓄積され得、デジット線の結果電圧は、デジット線115−aの固有の静電容量に依存し得る。固有の静電容量は、デジット線115−aの、寸法を含む物理的特徴に依存し得る。デジット線115−aは、多くのメモリセル105と接続し得るので、デジット線115−aは、無視できない(例えば、ピコファラッド(pF)オーダの)静電容量をもたらす長さを有し得る。デジット線115−aの結果電圧は、メモリセル105−a中の蓄積された論理状態を判定するために、センスコンポーネント125−aによってリファレン
ス(例えば、リファレンス信号225の電圧)とその後比較され得る。
センスコンポーネント125−aは、ラッチングと称され得る、信号の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。センスコンポーネント125−aは、デジット線115−aの電圧と、リファレンス電圧であり得るリファレンス信号225の電圧とを受け取って比較するセンスアンプを含み得る。センスコンポーネント125−aは、センスアンプの出力若しくはデジット線115−aの電圧、又はそれら両方をその後ラッチし得る。メモリセル105−aのラッチされた論理状態は、例えば、図1に関する出力135として列デコーダ130を通じてその後出力され得る。
メモリセル105−aに書き込むために、コンデンサ205に渡って電圧が印加され得る。様々な方法が使用され得る。幾つかの例では、選択コンポーネント220は、コンデンサ205をデジット線115−aに電気的に接続するために、ワード線110−aを通じて活性化され得る。強誘電体コンデンサ205に対しては、コンデンサ205に渡って正又は負の電圧を印加するために、(プレート線210を通じて)セルプレート230と(デジット線115−aを通じて)セル底部215との電圧を制御することによって、コンデンサ205に渡って電圧が印加され得る。線形コンデンサ205又は常誘電体コンデンサ205に対しては、セルプレート230は事実上グランドされ得、コンデンサ205は、デジット線115−aを使用してセル底部215に電圧を印加することによって変更され得る。
図3は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持するメモリセルに対する様々な材料の例示的電気特性を、プロット300を使用して説明する。プロット300−aは、強誘電体材料に対する例示的ヒステリシス曲線を説明し、プロット300−bは、線形材料335及び常誘電体材料340の例示的極性を説明する。プロット300は、電圧差Vの関数として、コンデンサ(例えば、図2のコンデンサ205)上に蓄積された電荷Qを図示する。
強誘電体材料は、自発的電気分極により特徴付けられ、すなわち、それは、電界がない場合に非ゼロの電気分極を維持する。対照的に、線形材料又は常誘電体材料は、外部の電界が存在する場合にのみ分極を示す。強誘電体コンデンサ内の電気分極は、コンデンサ端子を通じて反対の電荷を引き付ける強誘電体材料の表面に正味電荷をもたらす。したがって、強誘電体材料とコンデンサ端子との境界に電荷が蓄積される。電気分極は、比較的長時間、無期限にさえ、外部に印加された電界がない場合にも維持され得るので、例えば、DRAMアレイに用いられる常誘電体コンデンサと比較して電荷漏洩が顕著に減少し得る。このことは、上述したような幾つかのDRAMアーキテクチャと比較してリフレッシュ動作を実施する必要性を削減し得る。
プロット300−aに図示されるように、強誘電体材料は、ゼロの電圧差で正又は負の電荷を維持し得、2つの可能な充電状態:電荷状態305及び電荷状態310をもたらす。図3の例に従うと、電荷状態305は論理0を表し、電荷状態310は論理1を表す。幾つかの例では、個別の電荷状態の論理値は逆にされてもよい。
論理0又は1は、強誘電体材料の電気分極、したがってコンデンサ端子上の電荷を、電圧の印加により制御することによって、メモリセルに書き込まれ得る。例えば、正味正の電圧315をコンデンサに渡って印加することは、電荷状態305−aに到達するまで電荷の蓄積をもたらす。電圧315を除去すると、電荷状態305−aは、ゼロ電位において電荷状態305に到達するまで経路320に従う。同様に、電荷状態310は、正味負の電圧325を印加することによって書き込まれ、それは電荷状態310−aをもたらす。負の電圧325を除去した後、電荷状態310−aは、ゼロ電圧において電荷状態31
0に到達するまで経路330に従う。電荷状態305及び310は、残留分極(Pr)値、すなわち、外部のバイアス(例えば、電圧)を除去すると残留する分極(及びしたがって、電荷)とも称され得る。抗電圧は、電荷(又は分極)がゼロである電圧である。
本明細書で論じられるメモリセル105の強誘電体材料は、ハフニウム、ジルコニウム、若しくは酸素、又はそれらの任意の組み合わせを含み得る。例えば、強誘電体材料は、酸化ハフニウム又はジルコニアを含み得る。こうした強誘電体材料は、メモリセルの寸法を削減するのに有益であり得る。例えば、幾つかの強誘電体材料は、それらの寸法縮小と共にそれらの強誘電体特性を喪失し得る。幾つかの場合、少なくとも1つの寸法が100nmよりも小さい強誘電体材料は強誘電体特性を示さないことがある。酸化ハフニウム又はジルコニアを含む強誘電体材料は、しかしながら、小さな寸法を有するコンポーネント、例えば、100nmよりも薄い厚さを有する薄膜において、それらの強誘電体特性を示し続け得る。
プロット300−bは、線形材料335及び常誘電体材料350に対する例示的分極曲線を説明する。示されるように、線形材料335の電荷Qは印加電圧Vと線形である。常誘電体材料340は、電圧と非線形の電荷を示す。プロット300−aに示した強誘電体材料と比較すると、しかしながら、線形材料335及び常誘電体材料340の両者は、ゼロ電圧でゼロの電荷を有する。線形材料335又は常誘電体材料340を有するコンデンサに非ゼロの電圧を印加することによって、異なる論理状態が蓄積され得る。例えば、電荷状態305−b及び305−cは、線形材料335及び常誘電体材料340に対する論理0を夫々表し得る。負の電圧が同様に使用されてもよい。ゼロの電荷(電荷状態310−b)は、線形材料335及び常誘電体材料340に対する論理1を表し得る。充電された場合にコンデンサは非ゼロの電圧を有するので、それは、電子がコンデンサから漏れ出すのにエネルギー的に好都合であり得る。したがって、蓄積電荷は、ゼロの電荷に到達するまで、すなわち、論理0が論理1になるまで漏れ出し得、蓄積された論理状態は破損又は喪失される。したがって、線形材料335及び常誘電体材料340は“揮発性メモリ”と呼ばれ得る。
図4は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する例示的メモリアレイ100−aを説明する。メモリアレイ100−aは、図1を参照しながら記述したメモリアレイ100の一例であり得る。メモリアレイ100−aは、図1及び図2を参照しながら記述したようなメモリセル105、ワード線110、及びビット線115の例示であり得るメモリセル105−b及び105−c、ワード線110−b及び110−c、並びにビット線115−bを含む。メモリアレイ100−aは、強誘電体コンデンサを有する多数のメモリセル105に共通して接続されるプレート線210−aをも含む。プレート線210−aは、図2に関するプレート線210の一例であり得る。メモリアレイ100−aは、図2に関する選択コンポーネント220の一例であり得る選択コンポーネント220−a及び220−bをも含む。メモリセル105−b及び105−cを含むメモリアレイ100−aは、単一のダイであり得る基板405上に形成され得る。メモリセル105−cは、例えば、メモリセル105−bがそれらの耐久限界に達するのを阻止するためのメモリセル105−bに対するキャッシュとしての機能を果たし得る。
メモリセル105−bは、強誘電体コンデンサを有し得、したがって、FeRAMセル105と称され得る。幾つかの場合、強誘電体材料は、ハフニウム若しくはジルコニウム若しくは酸素、又はそれらの任意の組み合わせの化合物であり得、例えば、それは、図3を参照しながら論じたように、酸化ハフニウム又はジルコニアから構成されてもよい。メモリセル105−cは、常誘電体コンデンサを有し得、DRAMセル105と称され得る。メモリセル105−cは、グランド又は事実上グランドされたそのコンデンサの1つの端子を有し得る。
FeRAMは、DRAMと比較して限定された耐久性を有し、すなわち、DRAMセル105−cが非限定的な又は実際上非限定的な耐久性を有し得る一方で、FeRAMセル105−bは、その寿命に渡って支持し得る限られた数の読み出し又は書き込みサイクルを有し得る。例えば、DRAMセル105−bの読み出し及び書き込みは、その常誘電体コンデンサを劣化しない一方、FeRAMセル105−bの読み出し及び書き込みは、その強誘電体コンデンサをゆっくりと劣化し得る。幾つかの場合、FeRAMアレイの耐久性は、ごく僅かのメモリセルがそれらの耐久限界を受ける幾つかの配備又は使用には不十分であり得る。例えば、FeRAMセル105−bは、典型的な多くの電子アプリケーションに適した耐久限界を有し得るが、(例えば、コンピュータウィルス又は無権限のアクセスに起因する)悪意のある攻撃は、メモリセル105を耐久限界に達するまで連続的に読み出し又は書き込むことによってメモリの破壊を試み得る。したがって、それらの状況に適応し、したがってFeRAMをより幅広く配備可能にするために、メモリアレイ100−a中にFeRAMセル105−bと共にDRAMキャッシュが搭載され得る。
メモリアレイ100−aの例示的ホストデバイスは、モバイルデバイス又はスマートフォンであり得る。メモリアレイ100−aは、モバイルデバイス中の典型的なDRAMアレイに代わって使用され得る。メモリアレイ100−aは、DRAMアレイに匹敵する密度、帯域幅、及び耐久性を有し得るが、リフレッシュ動作の欠如に起因してほぼゼロのスタンバイ電力を有し、該欠如は、電池の寿命を増加させ得、スタンバイ又は無電源(例えば、“オフ”)状態に続く瞬時オン動作を可能にし得る。また、メモリアレイ100−aのDRAMキャッシュは、FeRAMセル105−bの耐久性を増加させ得、悪意のある攻撃に起因する破壊を阻止し得る。
メモリアレイ100−aは、強誘電体メモリセル105−b及び常誘電体メモリセル105−cの両方を様々な比率で含み得る。例えば、メモリアレイ100−aは、常誘電体メモリセル105−cの1つの、2つの、3つの、又はそれ以上の行若しくは列又はそれら両方を含み得、該アレイの残りは強誘電体メモリセル105−bであり得る。したがって、基板405は、第1のタイプのコンデンサを含むメモリセル105−bと、第1のタイプのコンデンサとは異なる第2のタイプのコンデンサを含む第2のメモリセル105−cとを含み得る。幾つかの例では、両タイプのコンデンサは凹部であり得る。用語としての“凹部”は、基板の特質、一部、又は外観を指し得る。そのため、基板405は、第1のタイプのコンデンサを含む第1の凹部中に形成された第1のメモリセルと、第1のタイプのコンデンサとは異なる第2のタイプのコンデンサを含む第2の凹部中に形成された第2のメモリセルとを含み得る。メモリセル105−b及び105−cは、例えば、メモリセル105間でデータを転送し得るように、相互に及び/又はメモリコントローラ140と電子通信し得る。
幾つかの場合、メモリセル105−bは不揮発性メモリセルであり得、メモリセル105−cは揮発性メモリセルであり得る、例えば、メモリセル105−bは強誘電体材料を含み得、メモリセル105−cは常誘電体材料を含み得る。
DRAMセル105−cは、FeRAMセル105−bと同じデジット線115−bに共通して接続されるように図4には図示されるが、これは、あらゆる実例の場合ではなくてもよい。例えば、DRAMセル105−cは、任意のFeRAMセル105とは別個のデジット線115に接続されてもよく、それは、FeRAMセル105及びDRAMセル105に使用される様々なセンシングスキームに適応し得る。
強誘電体メモリセルがその耐久限界に達することを阻止するために、FeRAMセル105−b中に蓄積されたデータはDRAMセル105−c中にキャッシュされ得る。例え
ば、悪意のある攻撃は、セルがその耐久限界に達するまで連続して読み出し動作を実施することによって、FeRAMセル105−bの破壊を試み得る。FeRAMセル105−b中に蓄積されたデータをキャッシュすることは、その破壊を阻止し得る。例えば、メモリアレイ100−aは、強誘電体コンデンサを有し得るメモリセル105−bに対する読み出しリクエストを受信し得、メモリセル105−b中に蓄積されたデータを、常誘電体コンデンサを含む第2のメモリセル(例えば、メモリセル105−c)へ転送し得、ここで、該データは、メモリセル105−bの読み出しリクエストを受信することに基づいて、メモリセル105−bからメモリセル105−cへ転送される。メモリセル105−cは、直接接続、又は他のコンポーネント若しくはデバイスを含む回路経路を介してメモリセル105−bと電子通信し得る。メモリセル105はメモリコントローラ140と各々電子通信し得る。データを転送することは、メモリセル105−b中に蓄積された論理値を読み出すことと、該論理値をメモリセル105−cに書き込むこととを含み得る。
メモリアレイ100−aは、メモリセル105−bからメモリセル105−cへデータを転送することに基づいて、メモリセル105−bの読み出しの試みをメモリセル105−cへその後向け得る。言い換えれば、FeRAMセル105−bの後続の読み出し動作は、FeRAMセル105−bに更にアクセスすることなく、DRAMセル105−cから提供され得る。結果として、メモリセル105−cの後来のアクセスは、そのサイクル寿命に不利にならないであろう。幾つかの例では、FeRAMセル105−bとのコヒーレンシを確保するために他のキャッシュ方法が使用されてもよいが、これらの方法は、FeRAMセル105−b及びDRAMセル105−cの両方が同じ基板405上に設置されることに起因して改善され得る。
メモリアレイ100−aの動作中、多数のメモリセル105が同時にアクセスされ得る。例えば、メモリアレイ100−aは、メモリセルの多数の行を含み得、ここで、各行は、共通のアクセス線(例えば、ワード線110−b又は110−c)を含み、共通のアクセス線を活性化することによる単一のアクセス動作中に、(複数の)メモリセル105の行全体が読み出され得、又は書き込まれ得る。そうだとすると、多数のFeRAMセル105がキャッシュされ得る。すなわち、(複数の)メモリセル105−b(例えば、ワード線110−bに接続された(複数の)セル)の行全体が同時にアクセスされ得る。それらの論理値は(複数の)DRAMセル105−c(例えば、ワード線110−cに接続された(複数の)セル)中にキャッシュされ得る。例えば、少なくとも1つの行は、常誘電体コンデンサを含み得るメモリセル105(例えば、ワード線110−cに接続されたメモリセル105−c)を有し得、残りの行は、強誘電体コンデンサを有するメモリセル(例えば、ワード線110−bに接続されたメモリセル105−b)を含み得る。メモリアレイ100−aは、多数の列を同様に含み得、ここで、各列は、デジット線115−b等の共通のデジット線を有し得る。幾つかの例では、少なくとも1つの行及び少なくとも1つの列は、常誘電体コンデンサを含むメモリセル(例えば、メモリセル105−c)を含み得、メモリアレイ100−aの残りの行若しくは残りの列、又はそれら両方は、強誘電体コンデンサを有するメモリセルを含み得る。その他の行及び列の組み合わせが可能である。
幾つかの場合、メモリアレイ100−aは、埋設されたワード線を含み得る。例えば、ワード線110−b及び110−cは、メモリセル105のコンデンサ205よりも下に配置され得る。埋設されたワード線110は、2つのメモリセル105のコンデンサ間に配置され得、該コンデンサと電子通信し得る。2つのメモリセル105は共通の接点を通じてデジット線115と電子通信し得る。したがって、埋設されたワード線110は、デジット線115に結合されなくてもよく、それは、総静電容量と、したがってメモリセル105を動作するための総電力とを削減し得る。
幾つかの例では、悪意のある攻撃は、異なるセル又は異なる行間を行き来することによって、DRAMキャッシュの単一の行を一周し得る。すなわち、FeRAMセル105−bの第2の行にアクセスすることによって、それらのセルは、以前にキャッシュされたFeRAMセル105−bの第1の行を上書きすることによりキャッシュされる。DRAMキャッシュは、しかしながら、FeRAMセル105−bを破壊するのに必要な時間の増加に合わせて増加させてもよい。例えば、メモリアレイ100−aは、FeRAMセル105−bの2つ以上の行がキャッシュされ得るように、DRAMセル105−cの2つ以上の行を含み得る。そのため、FeRAMセル105−bの第2のセットが読み出される場合、それらのデータは、DRAMセル105−cの第2のセット中に蓄積され得る。FeRAMセル105−bの何れかのセットへの読み出しの試みは、適切なDRAMセル105−cにその後向けられ得る。このことは、メモリセル105を破壊する時間を半分に削減し得る。一般的に、3つ以上のDRAMセルがFeRAMセル105−bに対するキャッシュとして使用され得、メモリセル105を破壊するための時間を更に減少させる。
したがって、キャッシュのサイズは、FeRAMセル105−bに対する耐久限界と共に、繰り返しのアクセスからの保護が求められる対象のアクセスパターンに基づいて決定され得る。例えば、第1のケースは、デバイス全体に対してDRAMセル105の単一の行を含み得、それは、製品の寿命の間、連続的に同じ行をアクセスする極端なケースに対して保護し得る。他のケースは、メモリバンク毎に1つの行、又は様々な行若しくは列の組み合わせを含み得る。一般的に、アクセスの試みは沢山の行に渡って広がるので、FeRAMセル105−bに対するDRAMセル105−cの比率は比較的小さくてもよく、単一のFeRAMセル105−bに対する耐久限界を超えるリスクを削減する。
キャッシュを誘引するためにその他の方法が使用されてもよい。例えば、各読み出し動作をキャッシュすることに代えて、メモリセルは、アクセス(読み出し又は書き込み)の試みの幾つかの閾値に一致又は該閾値を超えた後にキャッシュされ得る。すなわち、メモリアレイ100−a又はメモリアレイ100−aのコントローラは、強誘電体コンデンサを含み得るメモリセル105−bのアクセス動作の数が閾値に一致するか又は該閾値を超えるを判定し得る。メモリアレイ100−aは、メモリセル105−bから、常誘電体コンデンサを含む第2のメモリセル(例えば、メモリセル105−c)へデータをその後転送し得、ここで、該データは、メモリセル105−bが閾値回数アクセスされたとの判定に基づいて、メモリセル105−bからメモリセル105−cへ転送される。(複数の)メモリセル105は、相互に、若しくはメモリコントローラ140と、又はそれら両方で電子通信し得る。メモリアレイ100−aは、メモリセル105−bからメモリセル105−cへデータを転送することに基づいて、メモリセル105−bのアクセスの試みをメモリセル105−cへその後向け得る。このことは、キャッシュステップが低頻度で実施されるので、あらゆる読み出し動作をキャッシュすることと比較して改善した性能を提供し得る。
コントローラのカウンタ又は一部は、メモリセル105−bの各々のアクセスの試みをカウントし得、メモリアレイ100−aは、アクセス動作の数が閾値に一致する又は該閾値を超えると判定し得る。幾つかの場合、閾値は、各々のアクセスの試みが上で論じられたようにキャッシュされるようにゼロであり得る。その他の正の閾値は可能である。他の場合、(複数の)アクセス動作の間の期間をタイマが判定し得、メモリアレイ100−aは、アクセス動作の間の期間が閾値期間よりも小さいと判定し得る。又は、メモリアレイ100−aは、アクセス動作の割合が閾値割合に一致する又は該閾値割合を超えると判定し得る。例えば、カウンタ及びタイマは、アクセスの試みの割合を判定するために共に使用され得る。閾値は、製造者により予め決定されてもよく、又はユーザによりプログラムされてもよい。アクセスの繰り返しの試みを検出するその他の方法が使用されてもよい。更に、メモリセル105の行内の何れかのメモリセル105の、又はメモリセル105の
バンクへのアクセスの試みに基づいて、カウンタはインクリメントされてもよく、タイマは操作されてもよい。
DRAMセル105−cは、書き込み動作中にFeRAMセル105−bを保護するためにも同様に使用され得る。例えば、FeRAMセル105−bに論理値が書き込まれる場合、該データは、FeRAMセル105−bと共にDRAMセル105−cに書き込まれ得る。同じFeRAMセル105−bが再度書き込まれる場合、該リクエストは、FeRAMセル105−bに書き込むことなく、DRAMセル105−cへ向けられ得る。更に、上述の方法の内の何れかには、こうしたキャッシュステップをいつ実装するかを判定するために、例えば、カウンタ又はタイマが実装され得る。
メモリアレイ100−a中のメモリセル105は多数の形式のものであり得る。幾つかの場合、メモリセル105−b及び105−cは、図7以下で説明される凹部等の凹部であり得、メモリセル105−b及び105−cは、したがって、アレイのセル又は凹部であり得る。例えば、凹部は、基板405中に形成され得、コンデンサは、各凹部中に作り出され得る。幾つかの場合、凹部が形成される基板405上に誘電材料が形成され得る。上述したように、強誘電体材料は、100nmよりも小さい寸法であっても、強誘電体特性を有し得る。したがって、メモリセル105−b及び105−cを形成するのに使用される凹部は、100nmよりも小さい開口部を有してもよい。メモリアレイ100−aは
、したがって、高密度の強誘電体メモリセルを有し得、強誘電体メモリセル105−b及びDRAMセル105−cの両方を同じ基板405上に形成するために、DRAMアレイに使用される既存の形成プロセスが使用されてもよい。
別の例では、メモリアレイ100−aは、部分的又は全体的にクロスポイントアーキテクチャ、例えば、図5以下に示すアレイアーキテクチャのメモリアレイであり得る。例えば、FeRAMセル105−bはこうしたアーキテクチャを使用し得、それらの強誘電体コンデンサは、依然として100nmよりも小さい寸法を有し得る。DRAMセル105−cは凹部アーキテクチャを有し得る。
幾つかの場合、2つのメモリタイプは別個のアレイであってもよい。言い換えれば、第1のメモリアレイは第1のメモリセルを含み、ここで、第1のアレイの各メモリセルは第1のタイプのコンデンサを含み、第2のメモリアレイは第2のメモリセルを含み、ここで、第2のアレイの各メモリセルは第2のタイプのコンデンサを含む、幾つかの場合、第1のメモリセルは不揮発性メモリセルであり得、第2のメモリセルは揮発性メモリセルであり得る。例えば、メモリセル105−bは強誘電体材料を含み得、メモリセル105−cは常誘電体材料を含み得る。
他の例では、一方のセルが他方のバックアップとしての機能を果たすように、第1のタイプのメモリセルは、第2のタイプのメモリセルと直接対にされ得る。例えば、メモリアレイ100−aは、第1のタイプのコンデンサを含む第1のメモリセルタイプ(例えば、メモリセル105−b)と、第1のタイプのコンデンサとは異なる第2のタイプのコンデンサを含む第2のメモリセルタイプ(例えば、メモリセル105−c)とを含み得、ここで、メモリアレイ100−aの少なくとも1つのサブセットは、複数のメモリセル対を含み、各メモリセル対は、第1のメモリセルタイプの第1のメモリセルと、第2のメモリセルタイプの第2のメモリセルとを含む。FeRAM105−bは、例えば、その対にされたDRAMセル105−cに対するバックアップとしての機能を果たし得る。幾つかの場合、メモリアレイ100−aは、多数の行及び列を含み得、メモリセル対の第2のメモリセルは、第1のメモリセルに隣接する列又は行に設置される、第1のタイプのコンデンサは強誘電性絶縁体を含み得、第2のタイプのコンデンサは常誘電体材料又は線形誘電材料を含み得る。
図5は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する例示的メモリアレイ100−bを説明する。メモリアレイ100−bは、図1及び図4に関するメモリアレイ100の一例であり得る。メモリアレイ100−bは、図1、図2、及び図4を参照しながら記述したようなメモリセル105、ワード線110、及びビット線115の例示であり得るメモリセル105−d、ワード線110−d、及びビット線115−cを含む。メモリセル105−dは、電極505、電極505−a、及びメモリ素子520を含み、ここで、メモリ素子520は強誘電体材料であり得る。メモリアレイ100−bは、底部電極510及び選択コンポーネント515をも含む。幾つかの場合、多数のメモリアレイ100−bを相互に積み重ねることによって3Dメモリアレイが形成され得る。幾つかの場合、積み重ねられた2つのアレイは、各水平面(レベル)がワード線110又はビット線115を共有し得るように、共通のアクセス線を有し得る。上述したように、メモリ素子520をプログラムすることによって様々な論理状態が蓄積され得る。メモリアレイ100−bは、他のメモリアーキテクチャ、例えば、凹部中に形成されたコンデンサと同様に組み合わせられ得る。
メモリアレイ100−bは、クロスポイントアーキテクチャと称され得、ここで、ワード線110とビット線115との交差においてピラーが置かれる。例えば、メモリセル105−dは、ワード線110−dとビット線115−cとが交差するピラー構造体として示される。示されるように、ピラー構造体は、様々な電極、選択コンポーネント515、及びメモリ素子520を含み得る。他の構成が可能であり得る。
メモリアレイ100−bは、材料の形成及び除去の様々な組み合わせによって作られ得る。例えば、ワード線110−d、底部電極510、選択コンポーネント515、電極505−a、メモリ素子520、及び電極505に対応する材料の層が堆積され得る。図5に示したピラー構造体等の所望の機構をその後作り出すために、材料が選択的に除去され得る。例えば、フォトレジストをパターニングするフォトリソグラフィを使用して機構が画定され得、エッチング等の技術により材料がその後除去され得る。図5に図示した線構造体を形成するために、材料の層を堆積し、選択的にエッチングすることによって、例えば、ビット線115−cがその後形成され得る。幾つかの場合、電気的絶縁領域又は材料が形成又は堆積され得る。該電気的絶縁領域は、シリコン酸化物、シリコン窒化物、又はその他の電気的絶縁材料等の、酸化物又は窒化物の材料を含み得る。
選択コンポーネント515は、幾つかの場合、メモリセル105−dと、ワード線110−d又はビット線115−c等の少なくとも1つの導電線との間に直列に接続され得る。例えば、図5に図示されるように、選択コンポーネント515は、電極505−aと底部電極510との間に設置され得、したがって、選択コンポーネント515は、メモリセル105−dとワード線110−dとの間に直列に設置される。他の構成が可能である。例えば、選択コンポーネントは、メモリセル105−dとビット線115−cとの間に直列に設置されてもよい。選択コンポーネントは、特定のメモリセル105−dを選択するのを助力し得、又は選択されたメモリセル105−dに隣接する非選択のメモリセル105−dを通じて電流が流れ出ることを阻止するのに役立ち得る。選択コンポーネントは、ダイオード等のその他のタイプの2端子選択デバイスの中でもとりわけ、金属−絶縁体−金属(MIM)接合、オボニックスレッショルドスイッチ(OTS)、又は金属−半導体−金属(MSM)スイッチ等の、電気的に非線形のコンポーネント(例えば、非オーミックコンポーネント)を含み得る。幾つかの場合、選択コンポーネントはカルコゲニド膜である。
上で論じられたように、図5のメモリセル105−dは、不揮発性の蓄積能力を有し得る強誘電体メモリ素子520を含み得る。上で論じられたように、メモリアレイ100−
bの寿命を保持するために、DRAMセルは、メモリアレイ100−bに対するキャッシュとして使用され得る。DRAMキャッシュ及びメモリアレイ100−bは同じ基板又はダイ上に設置され得る。
図6は、本開示の様々な実施形態に従った、ハイブリッドメモリデバイスを含むシステムを説明する。システム600は、図4に関する基板405の一例であり得る基板405−aを含む。システム600は、図1、図4、及び図5に関するメモリアレイ100の一例であり得るメモリアレイ100−c及び100−dを含む。メモリアレイ100−cは不揮発性メモリアレイであり得、メモリアレイ100−dは揮発性メモリアレイであり得る。システム600は、カウンタ605、タイマ610、外部コンポーネント615、及び図1に関するメモリコントローラ140の一例であり得るメモリコントローラ140−aをも含む。
メモリアレイ100−c及び100−dは、同じ基板405−a(又はダイ)上に設置され得、それは、上で論じられたように、別個のダイ上に設置された各アレイと比較して向上した性能を有し得る。幾つかの場合、メモリアレイ100−c及び100−dは、組み合わされた単一のメモリアレイであり得る。メモリコントローラ140−aは、図6の基板405−aの外側に示されているが、幾つかの場合、それは基板405−a上に設置され得る。更に、カウンタ605及びタイマ610は、基板405−aから分離して設置され得、又はコントローラ140−aの一部であり得る。
メモリアレイ100−cはFeRAMアレイであり得、すなわち、それは、強誘電体コンデンサを有するメモリセルを含み得る。そうだとして、メモリアレイ100−cは、FeRAMアレイ100−cと称され得る。FeRAMアレイ100−cは、凹部を有するメモリセル105から構成され得る。幾つかの場合、FeRAMアレイ100−cは、ピラー構造体を有するメモリセル105、例えば、図4及び図5を参照しながら論じたようなクロスポイントアーキテクチャを含んでもよい。
メモリアレイ100−dはDRAMアレイであり得、すなわち、それは、常誘電体コンデンサを有するメモリセルを含み得る。したがって、メモリアレイ100−dはDRAMアレイ100−dと称され得る。DRAMアレイ100−dは、図4を参照しながら論じたような凹部を有するメモリセル105から構成されてもよい。
幾つかの場合、FeRAMアレイ100−cは蓄積用に使用され得、DRAMアレイ10−dはFeRAMアレイ100−cに対するキャッシュとしての機能を果たし得る。例えば、FeRAMアレイ100−cは、DRAMアレイ100−dと比較して、改善したダイ面積効率を有し得る。例えば、FeRAMアレイ100−cは、各メモリセルがDRAMセル105よりも小さいダイ面積を占める(図5に示したような)クロスポイントアレイであり得る。更に、該クロスポイントアレイは、3次元アレイであり得、したがって、面積効率を著しく増加させる。幾つかの場合、FeRAMアレイ100−cは、DRAMアレイ100−dと比較してより高い遅延時間又はより高い有効電力を有し得、それは、FeRAMアレイ100−cに対するキャッシュとしてDRAMアレイ100−dを使用するのに有利であり得る。例えば、多数のメモリセル105のページ又はユニットは、FeRAMアレイ100−cとDRAMアレイ100−dとの間に交換され得る。両アレイは同じ基板405−a上にあり得るので、この転送は、それらが別個の基板又はダイ上にあった場合よりも高速であり得る。幾つかの例では、DRAMアレイ100−dは、外部のプロセッサ又はコンポーネントによる介入なしに管理され得る。例えば、該転送は、キャッシュとして内部的にではあるが、より大きなローカルキャッシュ線を管理する能力で管理され得る。
幾つかの場合、メモリコントローラ140−aは、メモリアレイ100−c及び10−dを管理し得る。例えば、メモリコントローラ140−aは、第1のセルタイプの第1のメモリセル105と第2のセルタイプの第2のメモリセル105との間で少なくとも1つの論理値を転送するための指示を受信し得、ここで、第1のセルタイプは強誘電体コンデンサを含み、第2のセルタイプは常誘電体コンデンサを含む。例えば、第1のメモリセル105はFeRAMアレイ100−cの一部であり得、第2のメモリセル105はDRAMアレイ100−dの一部であり得る。メモリコントローラ140−aは、第1のメモリセルと第2のメモリセルとの間で少なくとも1つの論理値を転送し得る。例えば、FeRAMアレイ100−cへの書き込み動作において、論理値がDRAMアレイ100−dにまず書き込まれ得る。メモリコントローラ140−aは、DRAMアレイ100−d中の蓄積された論理値を読み出し得、それをFeRAMアレイ100−cにその後書き込み得る。読み出し動作に対しては、メモリコントローラ140−aは、FeRAMアレイ100−c中に蓄積された論理値を読み出し得、その他の動作に従いそれがアクセスされ得るDRAMアレイ100−d中にそれがキャッシュされるように、それをDRAMアレイ100−dに書き込み得る。これらの動作は単一のメモリセル105に限定されず、例えば、該動作は、多数のメモリセル105又はメモリページを伴い得る。例えば、FeRAMアレイ100−cのメモリセルの量は、DRAMアレイ100−dのメモリセルの量より大きくてもよく、少なくとも1つの論理値を転送することは、第1及び第2のメモリアレイ間で論理値のサブセットを転送することを含み得る。
こうしたシステムは、例えば、DRAMメインメモリと、ハードディスクドライブ(HDD)及び/又はNAND固体状態ドライブ(SDD)ストレージの何れかとに基づくコンピューティングプラットフォームを含むベースラインシステムにとって有益であり得る。幾つかの場合、FeRAMアレイ100−cの遅延時間は、NAND又はHDDよりも数桁よくなり得、ストレージへの/ストレージからのページングメモリに起因する負の性能への影響を大きく減少させ得る。同じ基板405−a上でのDRAMアレイ100−dとFeRAMアレイ100−cとの組み合わせは、(例えば、時間に関して測定されるような)システム性能上のそれらの転送の影響を更に削減し得、また、2つのシステムインタフェースに渡って、ホストメモリコントローラ及び入出力(IO)ハブを通じて別個のDRAMデバイスとNAND/HDDデバイスとの間でそれらの転送を行う場合よりも低電力を消費するであろう。
幾つかの場合、FeRAMアレイ100−cはDRAMアレイ100−dのバックアップとしての機能を果たし得る。例えば、DRAMアレイ100−dへの電力が中断される場合、DRAMアレイ100−d中に蓄積されたデータは不揮発性FeRAMアレイ100−cへ転送され得る。そうした場合、メモリセル105の量において、DRAMアレイ100−dのサイズは、FeRAMアレイ100−c以下であり得る。その他の相対的なサイズが可能であり得る。電力が中断すると、DRAMアレイ100−dの内容、又は指定された部分がFeRAMアレイ100−cへ転送され得る。該転送は単一の基板405−a内に含まれるので、転送のための電力需要は、(異なる基板又はダイ上のアレイと比較して)削減され得又は省き得、それは、こうした電力の中断中に他のダイへデータを転送するのに使用されるスーパキャパシタ等の他のコンポーネントを省き得る。幾つかの場合、電力中断時点でのDRAMアレイ100−dの内容が、喪失されるものとして受け入れられるか、それとも永続的なメモリを実現するために保護されるかを確保するために、従来の不揮発性蓄積方法が使用され得る。
こうしたシステムは、更なる利益を有し得る。例えば、DRAM及びNANDメモリを有する不揮発性デュアルインラインメモリモジュール(NVDIMM)は、電力中断の場合にDRAMの内容をNANDへ転送するのにかかる時間の間、非常用電源を提供するように設計され、且つ別個のデバイス間でそれらの転送を行う期間の間、十分な電力を提供
しなければならない電源を必要とする。同じ基板405−a上にFeRAMアレイ100−cとDRAMアレイ100−dとを有する上で論じた例では、それらの転送は、高速且つオンチップであり、電力需要を2つの方法で削減する。
メモリアレイ100−cと100−dとの間でデータを転送するための指示は、外部のハードウェア又はソフトウェアを表し得る外部コンポーネント615から到来し得る。言い換えれば、少なくとも1つの論理値を転送するための指示は、基板405−aの外部にあるコンポーネントから指示を受信することを含み得る。幾つかの場合、第1のメモリセルと第2のメモリセルとの間で少なくとも1つの論理値を転送するための指示は、ホストデバイスの停電に基づき得る。例えば、スマートフォンデバイスが停電し得、揮発性のDRAMアレイ100−dの内容は、データを保持するために不揮発性のFeRAMアレイ100−cへ転送され得る。
図7A、図7B、及び図7Cは、本開示の様々な実施形態に従った、処理ステップ700、701、702、703、704、及び705を含み得る、ハイブリッドメモリデバイスを形成するための例示的プロセスフローを説明する。もたらされるメモリデバイスは、図1、図4、及び図6に関するメモリアレイ100中のメモリセルアーキテクチャの一例であり得る。処理ステップ700〜705は、誘電材料710、電極材料715、マスク材料720、強誘電体材料725、電極材料730、及び常誘電体材料735の形成を含む。処理ステップ700〜705は、単一の基板又はダイ上に2つのタイプのメモリセル105を形成し得る。もたらされるメモリセルは、凹部中に形成されたコンデンサであり得る。幾つかの例では、コンデンサは、埋設されたワード線110と電子通信し得る。
図7A〜図7C及び図8以下で示される材料又はコンポーネントを形成するために、様々な技術が使用され得る。これらは、例えば、薄膜成長技術の中でもとりわけ、化学気相成長(CVD)、有機金属気相成長(MOCVD)、物理気相成長(PVD)、スパッタ堆積、原子層堆積(ALD)、又は分子線エピタキシー(MBE)を含み得る。材料は、例えば、化学エッチング(“ウェットエッチング”とも称される)、プラズマエッチング(“ドライエッチング”とも称される)、又は化学機械研磨を含み得る複数の技術を使用して除去され得る。
処理ステップ700において、誘電材料710中に凹部が形成され得る。幾つかの例では、凹部のアレイが形成され得る。凹部の開口部の最大寸法は、100nmよりも小さくてもよい。誘電材料710は、基板であり得、又は基板上に堆積された誘電材料であり得る。凹部は、機構を必要に応じて画定するためにフォトマスク及びフォトリソグラフィを使用し得る様々なエッチング技術を使用して形成され得る。
処理ステップ701において、アレイの2つ以上の凹部の表面上に第1の導電材料を形成するために、電極材料715が堆積され得る。幾つかの場合、これは、コンデンサの第1の電極に対応し得る。凹部の外側の電極材料715は除去され得る。1つのタイプのメモリセルを被覆するために、マスク材料720がその後形成され得る。
図7Bの処理ステップ702において、強誘電体材料725を含む第1のメモリ素子材料がアレイの第1の凹部中に形成され得、ここで、第1のメモリ素子材料は、第1の凹部中の電極材料715に結合される。したがって、マスク材料720により被覆されない凹部内にメモリ素子が形成され得る。強誘電体材料は、ハフニウム若しくはジルコニウム若しくは酸素、又はそれらの任意の組み合わせを含む化合物、例えば、酸化ハフニウム若しくはジルコニアであり得る。
第1の凹部の第1のメモリ素子材料(強誘電体材料725)に結合される電極材料73
0を堆積することによって、第2の導電材料がその後形成され得る。電極材料730はコンデンサの第2の電極であり得る。処理ステップ703において、マスク材料720は、以前にマスクされた凹部を露出するために除去され得る。
図7Cの処理ステップ704において、以前に形成された強誘電体材料725を有するコンデンサを被覆するために、第2のマスク材料720が形成され得る。その後、常誘電体材料735を含む第2のメモリ素子材料がアレイの第2の凹部中に形成され得、ここで、第2のメモリ素子材料は、第2の凹部中の第1の導電材料(電極材料715)に結合される。例えば、電極材料730を堆積することによって、第2の凹部の第2のメモリ素子材料に結合された第3の導電材料がその後形成され得る。
処理ステップ705において、第2のマスク材料720は除去され得る。もたらされる構造体は、2つのメモリセルタイプ、常誘電体メモリセル及び強誘電体メモリセルである。相互に隣接して図示されているが、(複数の)メモリセルタイプは相互に隣接している必要はない。処理中にメモリアレイの何れの部分もマスクを取るために、マスク材料720が適切にパターニングされる。したがって、メモリアレイの一部に強誘電体メモリセルが形成され得、別の部分に常誘電体メモリセルが形成され得る。
図8は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための例示的プロセス800を説明する。もたらされるメモリデバイスは、図1、図4、図5、及び図6に関するメモリアレイ100中のメモリセルアーキテクチャの一例であり得る。プロセス800は、誘電材料805、電極材料810、電極材料815、常誘電体材料820、強誘電体材料825、選択コンポーネント材料830、ワード線材料835、ビット線材料840、及び誘電材料845の形成を含む。プロセス800は、単一の基板又はダイ上に2つのタイプのメモリセル105を形成し得る。1つのタイプは図7で論じられたような凹部であり得、他のタイプは図5で論じられたようなクロスポイント構造体であり得る。
プロセス800は、図7を参照しながら論じたように、凹部中に常誘電体メモリセルを形成することを含み得る。例えば、凹部は誘電材料805中に形成され得る。誘電材料805は、基板であり得、又は基板上に堆積された誘電材料であり得る。凹部は、機構を画定するためにフォトマスク及びフォトリソグラフィを使用し得る様々なエッチング技術を使用して形成され得る。コンデンサの第1の電極を作り出すために、電極材料715が堆積され得る。凹部の外側の電極材料715は除去され得る。凹部内の電極材料715上に膜を形成するために、常誘電体材料820が堆積され得る。コンデンサの第2の電極を形成するために、電極材料815がその後堆積され得る。
プロセス800は、強誘電体クロスポイントアレイを形成することを含み得る。クロスポイントアレイを形成するために多数の方法が使用され得る。基板上に材料を堆積することによって、例えば、材料の層を堆積することによって、材料のスタックが形成され得る。実例として、ワード線材料835、電極材料810、選択コンポーネント材料830、電極材料810、強誘電体材料825、及び電極材料810に対応する層が堆積され得る。該スタックは、一方向にチャネルを作り出すためにエッチングされ得る。エッチングされたチャネルは、適切なマスクを用いて画定され得る。チャネルは誘電材料845で充填され得る。もたらされる構造体の上部にビット線材料840がその後形成され得る。第2のエッチングは、ピラー構造体をその後形成し得る。例えば、チャネルの第2のセットを該第1のセットに実質的に直交する方向にエッチングすることによって。同様に、エッチングされたチャネルの第2のセットは適切なマスクを用いて画定され得る。
したがって、プロセス800は、第1のメモリアレイであって、凹んだ常誘電体コンデ
ンサを含む該第1のメモリアレイを基板上に形成することと、第2のメモリアレイであって、複数のピラーを含む該第2のメモリアレイを基板上に形成することであって、ここで、複数のピラーの内の各々は強誘電体コンデンサを含むことを含み得る。
図9は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持するメモリアレイ100−eのブロック図900を示す。メモリアレイ100−eは、電子メモリ装置と称され得、図1〜図6を参照しながら記述したメモリコントローラ140及びメモリセル105の例示であり得る、メモリコントローラ140−b並びにメモリセル105−e及び105−fを含む。メモリコントローラ140−bは、バイアスコンポーネント910及びタイミングコンポーネント915を含み得、図1〜図6に記述したようにメモリアレイ100−eを動作し得る。メモリコントローラ140−bは、図1、図2、図4、及び図5を参照しながら記述したワード線110、デジット線115、センスコンポーネント125、及びプレート線210の例示であり得るワード線110−e、デジット線115−d、センスコンポーネント125−b、及びプレート線210−bと電子通信し得る。メモリアレイ100−eはリファレンスコンポーネント920及びラッチ925をも含み得る。メモリアレイ100−eのコンポーネントは、相互に電子通信し得、図1〜図6を参照しながら記述した機能を実施し得る。幾つかの場合、リファレンスコンポーネント920、センスコンポーネント125−b、及びラッチ925はメモリコントローラ140−bのコンポーネントであり得る。メモリセル105−eは、不揮発性メモリセル、例えば、FeRAMセルであり得、メモリセル105−fは、揮発性メモリセル、例えば、DRAMセルであり得る。メモリセル105−e及び105−fは相互に電子通信し得る。
メモリコントローラ140−bは、ワード線110−e、プレート線210−b、又はデジット線115−dを、それらの様々なノードに電圧を印加することによって活性化するように構成され得る。例えば、バイアスコンポーネント910は、上述したようにメモリセル105−e又は105−fを読み出す又は書き込むために、メモリセル105−e又は105−fを動作させるための電圧を印加するように構成され得る。幾つかの場合、メモリコントローラ140−bは、図1を参照しながら記述したように、行デコーダ、列デコーダ、又はそれら両方を含み得る。このことは、メモリコントローラ140−bが1つ以上のメモリセル105にアクセスすることを可能にし得る。バイアスコンポーネント910はまた、センスコンポーネント125−bに対するリファレンス信号を生成するための電位をリファレンスコンポーネント920に提供し得る。また、バイアスコンポーネント910は、センスコンポーネント125−bの動作のための電位を提供し得る。
幾つかの場合、メモリコントローラ140−bは、その動作をタイミングコンポーネント915を使用して実施し得る。例えば、タイミングコンポーネント915は、本明細書で論じた、読み出し及び書き込み等のメモリ機能を実施するためのスイッチング及び電圧印加に対するタイミングを含む、様々なワード線選択及びプレートバイアスのタイミングを制御し得る。幾つかの場合、タイミングコンポーネント915はバイアスコンポーネント910の動作を制御し得る。
リファレンスコンポーネント920は、センスコンポーネント125−bに対するリファレンス信号を生成するための様々なコンポーネントを含み得る。リファレンスコンポーネント920は、リファレンス信号を生み出すように構成された回路を含み得る。幾つかの場合、リファレンスコンポーネント920は、他の強誘電体メモリセル105であり得る。幾つかの例では、リファレンスコンポーネント920は、図3を参照しながら記述したように、2つのセンス電圧間の値を有する電圧を出力するように構成され得る。又は、リファレンスコンポーネント920は、事実上のグランド電圧(すなわち、約0V)を出力するように設計され得る。
センスコンポーネント125−bは、(デジット線115−dを通じた)メモリセル105−e又は105−fからの信号を、リファレンスコンポーネント920からのリファレンス信号と比較し得る。論理状態を判定すると、センスコンポーネントは、該出力をラッチ925中にその後蓄積し得、ここで、該出力は、メモリアレイ100−eが一部である電子デバイスの動作に従って使用され得る。
幾つかの場合、メモリコントローラ140−eは、メモリセル105−eとメモリセル105−fとの間で少なくとも1つの論理値を転送するための指示を受信し得る。例えば、メモリセル105−fへの書き込み動作において、論理値がメモリセル105−eにまず書き込まれ得る。メモリコントローラ140−bは、メモリセル105−e中の蓄積された論理値を読み出し得、それをメモリセル105−fにその後書き込み得る。読み出し動作に対しては、メモリコントローラ140−bは、メモリセル105−f中に蓄積された論理値を読み出し得、その他の動作に従いそれがアクセスされ得るメモリセル105−e中にそれがキャッシュされるように、それをメモリセル105−eに書き込み得る。これらの動作は単一のメモリセル105に限定されず、例えば、該動作は、多数のメモリセル105又はメモリページを伴い得る。
図10は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持するシステム1000を説明する。システム1000は、様々なコンポーネントを接続し若しくは様々なコンポーネントを物理的に支持するプリント回路基板であり得又は該プリント回路基板を含み得るデバイス1005を含む。デバイス1005は、図1、図4、図5、図6、及び図9を参照しながら記述したメモリアレイ100の一例であり得るメモリアレイ100−fを含む。メモリアレイ100−fは、図1、図6、及び図9を参照しながら記述したメモリコントローラ140と、図1、図2、図4、図5、図6、及び図9を参照しながら記述したメモリセル105との例示であり得る、メモリコントローラ140−c及びメモリセル105−gを含み得る。デバイス1005は、プロセッサ1010、BIOSコンポーネント1015、周辺コンポーネント1020、及び入出力制御コンポーネント1025をも含み得る。デバイス1005のコンポーネントはバス1030を通じて相互に電子通信し得る。メモリアレイ100−fは、揮発性及び不揮発性の両メモリセル105を含み得る。
プロセッサ1010は、メモリコントローラ140−cを通じてメモリアレイ100−fを動作するように構成され得る。幾つかの場合、プロセッサ1010は、図1、図6、及び図9を参照しながら記述したメモリコントローラ140の機能を実施し得る。他の場合、メモリコントローラ140−cはプロセッサ1010中に集積され得る。プロセッサ1010は、汎用プロセッサ、デジタルシグナルプロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネントであり得、又はこれらのタイプのコンポーネントの組み合わせであり得、プロセッサ1010は、メモリセル105間で論理値を転送することを含む、本明細書に記述した様々な機能を実施し得る。プロセッサ1010は、例えば、様々な機能又はタスクをデバイス1005に実施させるために、メモリアレイ100−f中に蓄積されたコンピュータ可読命令を実行するように構成され得る。
BIOSコンポーネント1015は、ファームウェアとして動作するベーシックインプット/アウトプットシステム(BIOS)を含むソフトウェアコンポーネントであり得、それは、システム1000の様々なハードウェアコンポーネントを初期化し得、稼働し得る。BIOSコンポーネント1015は、プロセッサ1010と様々なコンポーネント、例えば、周辺コンポーネント1020、入出力制御コンポーネント1025等との間のデ
ータの流れをも管理し得る。BIOSコンポーネント1015は、リードオンリーメモリ(ROM)、フラッシュメモリ、又は任意のその他の不揮発性メモリ中に蓄積されたプログラム又はソフトウェアを含み得る。
周辺コンポーネント1020は、デバイス1005中に集積される任意の入力若しくは出力デバイス、又はそうしたデバイスに対するインタフェースであり得る。例示として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス(USB)コントローラ、シリアル若しくはパラレルポート、又はペリフェラルコンポーネントインタコネクト(PCI)若しくはアクセラレーテッドグラフィックスポート(AGP)スロット等の周辺カードスロットが挙げられ得る。
入出力制御コンポーネント1025は、プロセッサ1010と周辺コンポーネント1020、入力デバイス1035、又は出力デバイス1040との間のデータ通信を管理し得る。入出力制御コンポーネント1025は、デバイス1005中に集積されない周辺装置をも管理し得る。幾つかの場合、入出力制御コンポーネント1025は、外部周辺装置への物理的接続又はポートを表し得る。
入力1035は、デバイス1005又はそのコンポーネントへの入力を提供する、デバイス1005の外にあるデバイス又は信号を表し得る。これは、ユーザインタフェース、又はその他のデバイスとのインタフェース若しくはその他のデバイス間のインタフェースを含み得る。幾つかの場合、入力1035は、周辺コンポーネント1020を介してデバイス1005とインタフェースで連結する周辺装置であり得、又は入出力制御コンポーネント1535により管理され得る。
出力1040は、デバイス1005又はその何れかのコンポーネントからの出力を受信するように構成された、デバイス1005の外にあるデバイス又は信号を表し得る。出力1040の例は、表示装置、音声スピーカ、プリントデバイス、別のプロセッサ、又はプリント回路基板等を含み得る。幾つかの場合、出力1040は、周辺コンポーネント1020を介してデバイス1005とインタフェースで連結する周辺装置であり得、又は入出力制御コンポーネント1025により管理され得る。
メモリコントローラ140−c、デバイス1005、及びメモリアレイ100−fのコンポーネントは、それらの機能を実行するように設計された回路で構成され得る。これは、本明細書に記載される機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗、アンプ、又はその他の能動素子若しくは非能動素子を含み得る。
図11は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを動作するための方法1100を説明するフローチャートを示す。方法1100の動作は、図1〜図6、図9、及び図10を参照しながら記述したように、メモリアレイ100により実装され得る。例えば、方法1100の動作は、図1、図6、図9、及び図10を参照しながら記述したようなメモリコントローラ140により実施され得る。幾つかの例では、メモリコントローラ140は、後述する機能を実施するために、メモリアレイ100の機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリコントローラ140は、以下に記述される機能の機構を専用のハードウェアを使用して実行し得る。
ブロック1105において、方法は、図1、図4、図6、及び図9を参照しながら記述したように、強誘電体コンデンサを含む第1のメモリセルに対する読み出しリクエストを
受信することを含み得る。幾つかの例では、ブロック1105の動作は、図1、図6、図9、及び図10を参照しながら記述したようなメモリコントローラ140により実施され得、又は容易にされ得る。
ブロック1110において、方法は、図1、図4、図6、及び図9を参照しながら記述したように、第1のメモリセルから、常誘電体コンデンサを含む第2のメモリセルへデータを転送することであって、ここで、該データは、第1のメモリセルの読み出しリクエストを受信することに少なくとも部分的に基づいて、第1のメモリセルから第2のメモリセルに転送されることを含み得る。幾つかの例では、ブロック1110の動作は、図1、図6、図9、及び図10を参照しながら記述したようなメモリコントローラ140により実施され得、又は容易にされ得る。幾つかの場合、ブロック1110の動作は、図10を参照しながら記述したように、ホストプロセッサ1010からの介入なしに実施され得る。
ブロック1115において、方法は、図1、図4、図6、及び図9を参照しながら記述したように、第1のメモリセルから第2のメモリセルへデータを転送することに少なくとも部分的に基づいて、第1のメモリセルの読み出しの試みを第2のメモリセルへ向けることを含み得る。幾つかの例では、ブロック1115の動作は、図1、図6、図9、及び図10を参照しながら記述したようなメモリコントローラ140により実施され得、又は容易にされ得る。
幾つかの場合、方法は、第2の強誘電体コンデンサを含む第3のメモリセルに対する読み出しリクエストを受信することと、第3のメモリセルから、第2の常誘電体コンデンサを含む第4のメモリセルへデータを転送することであって、ここで、該データは、第3のメモリセルの読み出しリクエストを受信することに少なくとも部分的に基づいて、第3のメモリセルから第4のメモリセルへ転送されることと、第3のメモリセルから第4のメモリセルへデータを転送することに少なくとも部分的に基づいて、第3のメモリセルの読み出しの試みを第4のメモリセルへ向けることとを含み得る。幾つかの場合、第1のメモリセルは複数の強誘電体メモリセルを含み、第2のメモリセルは複数の常誘電体メモリセルを含む。
方法1100のメモリセル105は、クロスポイントアレイアーキテクチャの凹部又はピラーを含み得る。凹部は100nmよりも小さいサイズの開口部を有し得る。強誘電体コンデンサは、酸化ハフニウム又はジルコニア等の、ハフニウム若しくはジルコニウム若しくは酸素、又はそれらの任意の組み合わせで作られた材料を含み得る。
幾つかの場合、装置が記述される。装置は、方法1100等の方法を実施するためのものであり得る。装置は、強誘電体コンデンサを含む第1のメモリセルに対する読み出しリクエストを受信するための手段と、第1のメモリセルから、常誘電体コンデンサを含む第2のメモリセルへデータを転送するための手段であって、ここで、データは、第1のメモリセルの読み出しリクエストを受信することに少なくとも部分的に基づいて、第1のメモリセルから第2のメモリセルへ転送される、該手段と、第1のメモリセルから第2のメモリセルへデータを転送することに少なくとも部分的に基づいて、第1のメモリセルの読み出しの試みを第2のメモリセルへ向けるための手段とを含み得る。
幾つかの場合、装置は、第2の強誘電体コンデンサを含む第3のメモリセルに対する読み出しリクエストを受信するための手段と、第3のメモリセルから、第2の常誘電体コンデンサを含む第4のメモリセルへデータを転送するための手段であって、ここで、データは、第3のメモリセルの読み出しリクエストを受信することに少なくとも部分的に基づいて、第3のメモリセルから第4のメモリセルへ転送される、該手段と、第3のメモリセルから第4のメモリセルへデータを転送することに少なくとも部分的に基づいて、第3のメ
モリセルの読み出しの試みを第4のメモリセルへ向けるための手段とを更に含み得る。幾つかの場合、第1のメモリセルは複数の強誘電体メモリセルを含み、第2のメモリセルは複数の常誘電体メモリセルを含む。
図12は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを動作するための方法1200を説明するフローチャートを示す。方法1200の動作は、図1〜図6、図9、及び図10を参照しながら記述したように、メモリアレイ100により実装され得る。例えば、方法1200の動作は、図1、図6、図9、及び図10を参照しながら記述したようなメモリコントローラ140により実施され得る。幾つかの例では、メモリコントローラ140は、後述する機能を実施するために、メモリアレイ100の機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリコントローラ140は、以下に記述される機能の機構を専用のハードウェアを使用して実施し得る。
ブロック1205において、方法は、図1、図4、図6、及び図9を参照しながら記述したように、強誘電体コンデンサを含む第1のメモリセルのアクセス動作の数が閾値を超えると判定することを含み得る。幾つかの例では、方法は、アクセス動作の数をカウントすることと、アクセス動作のカウントされた数が閾値に一致する又は該閾値を超えると判定することとを含み得る。他の例では、方法は、アクセス動作の割合が閾値割合に一致する又は該閾値割合を超えると判定することを含み得る。幾つかの例では、ブロック1205の動作は、図1、図6、図9、及び図10を参照しながら記述したようなメモリコントローラ140、図6を参照しながら記述したようなカウンタ605又はタイマ610により実施され得、又は容易にされ得る。
ブロック1210において、方法は、図1、図4、図6、及び図9を参照しながら記述したように、第1のメモリセルから、常誘電体コンデンサを含む第2のメモリセルへデータを転送することであって、ここで、該データは、第1のメモリセルのアクセス動作の数が閾値を超えるとの判定に少なくとも部分的に基づいて、第1のメモリセルから第2のメモリセルへ転送されることを含み得る。幾つかの例では、ブロック1210の動作は、図1、図6、図9、及び図10を参照しながら記述したようなメモリコントローラ140により実施され得、又は容易にされ得る。幾つかの場合、ブロック1210の動作は、図10を参照しながら記述したように、ホストプロセッサ1010からの介入なしに実施され得る。
ブロック1215において、方法は、図1、図4、図6、及び図9を参照しながら記述したように、第1のメモリセルから第2のメモリセルへデータを転送することに基づいて、第1のメモリセルのアクセスの試みを第2のメモリセルへ向けることを含み得る。幾つかの例では、ブロック1215の動作は、図1、図6、図9、及び図10を参照しながら記述したようなメモリコントローラ140により実施され得、又は容易にされ得る。
幾つかの場合、装置が記述される。装置は、方法1200等の方法を実施するためのものであり得る。装置は、強誘電体コンデンサを含む第1のメモリセルのアクセス動作の数が閾値を超えると判定するための手段と、第1のメモリセルから、常誘電体コンデンサを含む第2のメモリセルへデータを転送するための手段であって、ここで、データは、第1のメモリセルのアクセス動作の数が閾値を超えるとの判定に少なくとも部分的に基づいて、第1のメモリセルから第2のメモリセルへ転送される、該手段と、第1のメモリセルから第2のメモリセルへデータを転送することに少なくとも部分的に基づいて、第1のメモリセルのアクセスの試みを第2のメモリセルへ向けるための手段とを含み得る。
幾つかの場合、第1のメモリセルのアクセス動作の数が閾値を超えると判定することは
、アクセス動作の数をカウントするための手段と、アクセス動作の数が閾値を超えると判定するための手段とを含む。幾つかの場合、第1のメモリセルのアクセス動作の数が閾値を超えると判定することは、アクセス動作の割合が閾値割合を超えると判定するための手段を含む。
図13は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを動作するための方法1300を説明するフローチャートを示す。方法1300の動作は。図1〜図6、図9、及び図10を参照しながら記述したように、メモリアレイ100により実装され得る。例えば、方法1300の動作は、図1、図6、図9、及び図10を参照しながら記述したようなメモリコントローラ140により実施され得る。幾つかの例では、メモリコントローラ140は、後述する機能を実施するために、メモリアレイ100の機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリコントローラ140は、以下に記述される機能の機構を専用のハードウェアを使用して実施し得る。
ブロック1305において、方法は、図1、図4、図6、及び図9を参照しながら記述したように、第1のセルタイプの第1のメモリセルから第2のセルタイプの第2のメモリセルへ、又は第2のタイプの第2のメモリセルから該第1の第1のメモリセルへ、少なくとも1つの論理値を転送するための指示をコントローラにおいて受信することであって、ここで、第1のセルタイプは強誘電体コンデンサを含み、第2のセルタイプは常誘電体コンデンサ又は線形誘電体コンデンサを含むことを含み得る。例えば、強誘電体メモリセルの論理値が判定され得、強誘電体メモリセルに対する幾つかの冗長性又は該強誘電体メモリセルからオフロードすることを提供するために、常誘電体コンデンサを有するメモリセルは該値で書き込まれ得る。同様に、常誘電体コンデンサを有するメモリセルの論理値が判定され得、常誘電体コンデンサを有するメモリセルに対する幾つかの冗長性又は該メモリセルからオフロードすることを提供するために、強誘電体メモリセルは該値で書き込まれ得る。方法は、したがって、第1のセルタイプの第1のメモリセルと第2のセルタイプの第2のメモリセルとの間で少なくとも1つの論理値を転送するための指示を含み得、ここで、第1のセルタイプは強誘電体コンデンサを含み、第2のセルタイプは常誘電体コンデンサ又は線形誘電体コンデンサを含むことを含み得る。幾つかの例では、該指示は、基板の外部のコンポーネントから受信され得る。幾つかの例では、ブロック1305の動作は、図1、図6、図9、及び図10を参照しながら記述したようなメモリコントローラ140により実施され得、又は容易にされ得る。
ブロック1310において、方法は、図1、図4、図6、及び図9を参照しながら記述したように、第1のメモリセルと第2のメモリセルとの間で少なくとも1つの論理値を転送することであって、ここで、基板は第1のメモリセル及び第2のメモリセルを含むことを含み得る。少なくとも1つの論理値を転送することは、第1のメモリセル中に蓄積された少なくとも1つの論理値を読み出すことと、該少なくとも1つの論理値を第2のメモリセルに書き込むこととを含み得る。又は、少なくとも1つの論理値を転送することは、第2のメモリセル中に蓄積された少なくとも1つの論理値を読み出すことと、該少なくとも1つの論理値を第1のメモリセルに書き込むこととを含み得る。幾つかの例では、ブロック1310の動作は、図1、図6、図9、及び図10を参照しながら記述したようなメモリコントローラ140により実施され得、又は容易にされ得る。
方法の幾つかの例では、基板は、第1のメモリセル及び第2のメモリセルを含むメモリアレイを含み得る。又は、基板は、第1のセルタイプのメモリセルを含む第1のメモリアレイと、第2のセルタイプのメモリセルを含む第2のメモリアレイとを含み得る。幾つかの場合、第1のセルタイプは不揮発性メモリセルを含み、第2のセルタイプは揮発性メモリセルを含む。その他の場合、第1のセルタイプは揮発性メモリセルを含み、第2のセル
タイプは不揮発性メモリセルを含む。
方法1300のメモリセル105は、クロスポイントアレイアーキテクチャの凹部又はピラーを含み得る。凹部は100nmよりも小さいサイズの開口部を有し得る。強誘電体コンデンサは、酸化ハフニウム又はジルコニア等の、ハフニウム若しくはジルコニウム若しくは酸素、又はそれらの任意の組み合わせで作られた材料を含み得る。
幾つかの例では、第1のメモリアレイのメモリセルの量は、第2のメモリアレイのメモリセルの量よりも多くてもよく、少なくとも1つの論理値を転送することは、第1及び第2のメモリアレイ間で論理値のサブセットを転送することを含む。別の例では、第1のメモリアレイのメモリセルの量は、第2のメモリアレイのメモリセルの量以下であってもよく、少なくとも1つの論理値を転送することは、第2のメモリアレイへの電力の中断に少なくとも基づいて、第2のメモリアレイ中に蓄積された全ての論理値を第1のメモリアレイへ転送することを含み得る。
方法の幾つかの例では、第1のメモリセルと第2のメモリセルとの間で少なくとも1つの論理値を転送するための指示は、メモリデバイス含むデバイスが電力停止することに基づき得る。
幾つかの場合、装置が記述される。装置は、方法1300等の方法を実施するためのものであり得る。装置は、第1のセルタイプの第1のメモリセルと第2のセルタイプの第2のメモリセルとの間で少なくとも1つの論理値を転送するための指示をコントローラにおいて受信するための手段であって、ここで、第1のセルタイプは強誘電体コンデンサを含み、第2のセルタイプは常誘電体コンデンサを含む、該手段と、第1のメモリセルと第2のメモリセルとの間で少なくとも1つの論理値を転送するための手段とを含み得、ここで、基板は第1のメモリセル及び第2のメモリセルを含む。
幾つかの場合、少なくとも1つの論理値を転送するための指示を受信することは、アクセス動作の数をカウントするための手段と、基板の外部のコンポーネントから該指示を受信するための手段とを含む。幾つかの場合、少なくとも1つの論理値を転送することは、第1のメモリセル中に蓄積された少なくとも1つの論理値を読み出すための手段と、少なくとも1つの論理値を第2のメモリセルに書き込むための手段とを含む。幾つかの場合、少なくとも1つの論理値を転送することは、第2のメモリセル中に蓄積された少なくとも1つの論理値を読み出すための手段と、少なくとも1つの論理値を第1のメモリセルに書き込むための手段とを含む。幾つかの場合、基板は、第1のメモリセル及び第2のメモリセルを含むメモリアレイを含む。幾つかの場合、基板は、第1のセルタイプのメモリセルを含む第1のメモリアレイと、第2のセルタイプのメモリセルを含む第2のメモリアレイとを含む。
幾つかの場合、第1のメモリアレイのメモリセルの量は第2のメモリアレイのメモリセルの量よりも多く、少なくとも1つの論理値を転送することは、第1のメモリアレイと第2のメモリアレイとの間で論理値のサブセットを転送するための手段を含む。幾つかの場合、第1のメモリアレイのメモリセルの量は第2のメモリアレイのメモリセルの量以下であり、少なくとも1つの論理値を転送することは、第2のメモリアレイの電力の中断に少なくとも部分的に基づいて、第2のメモリアレイ中に蓄積された論理値を第1のメモリアレイへ転送するための手段を含む。幾つかの場合、第1のメモリセルと第2のメモリセルとの間で少なくとも1つの論理値を転送するための指示は、メモリデバイスを含むデバイスが電力停止することに少なくとも部分的に基づく。幾つかの場合、第1のセルタイプは不揮発性メモリセルを含み、第2のセルタイプは揮発性メモリセルを含む。
図14は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための方法1400を説明するフローチャートを示す。該形成方法は、図7及び図8を参照しながら説明したそれらを含み得る。例えば、材料又はコンポーネントは、材料の堆積及び除去の様々な組み合わせを通じて形成され得る。幾つかの場合、材料の形成又は除去は、明確には示されていない1つ以上のフォトリソグラフィステップを含み得る。
ブロック1405において、方法は、図7を参照しながら記述したように、基板中に凹部のアレイを形成することを含み得る。幾つかの例では、該アレイの各凹部の開口部の最大寸法は100ナノメートルよりも小さい。
ブロック1410において、方法は、図7を参照しながら記述したように、アレイの2つ以上の凹部の表面上に第1の導電材料を形成することを含み得る。
ブロック1415において、方法は、図7を参照しながら記述したように、強誘電体材料を含む第1のメモリ素子材料をアレイの第1の凹部中に形成することであって、ここで、第1のメモリ素子材料は第1の凹部中の第1の導電材料に結合されることを含み得る。幾つかの例では、強誘電体材料は、ハフニウム若しくはジルコニウム若しくは酸素、又はそれらの任意の組み合わせを含む化合物、例えば、酸化ハフニウム又はジルコニアであり得る。
ブロック1420において、方法は、図7を参照しながら記述したように、常誘電体材料を含む第2のメモリ素子材料をアレイの第2の凹部中に形成することであって、ここで、第2のメモリ素子材料は第2の凹部中の第1の導電材料に結合されることを含み得る。
方法は、第1の凹部の第1のメモリ素子材料に結合された第2の導電材料を形成することと、第2の凹部の第2のメモリ素子材料に結合された第3の導電材料を形成することとをも含み得る。
幾つかの場合、装置が記述される、装置は、方法1400等の方法を実施するためのものであり得る。装置は、基板中に凹部のアレイを形成するための手段と、アレイの2つ以上の凹部の表面上に第1の導電材料を形成するための手段と、強誘電体材料を含む第1のメモリ素子材料をアレイの第1の凹部中に形成するための手段であって、ここで、第1のメモリ素子材料は第1の凹部中の第1の導電材料に結合される、該手段と、常誘電体材料を含む第2のメモリ素子材料をアレイの第2の凹部中に形成するための手段であって、ここで、第2のメモリ素子材料は、第2の凹部中の第1の導電材料に結合される、該手段とを含み得る。
幾つかの場合、装置は、第1の凹部の第1のメモリ素子材料に結合された第2の導電材料を形成するための手段と、第2の凹部の第2のメモリ素子材料に結合された第3の導電材料を形成するための手段とを更に含み得る。
図15は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための方法1500を説明するフローチャートを示す。該形成方法は、図7及び図8を参照しながら説明したそれらを含み得る。例えば、材料又はコンポーネントは、材料の堆積及び除去の様々な組み合わせを通じて形成され得る。幾つかの場合、材料の形成又は除去は、明確には示されていない1つ以上のフォトリソグラフィステップを含み得る。
ブロック1505において、方法は、図8を参照しながら記述したように、第1のメモリアレイであって、凹んだ常誘電体コンデンサを含む第1のメモリアレイを基板上に形成
することを含み得る。幾つかの例では、凹んだ常誘電体コンデンサは、基板中の凹部を含み、ここで、アレイの各凹部の開口部の最大寸法は100ナノメートルよりも小さい。
ブロック1510において、方法は、図8を参照しながら記述したように、第2のメモリアレイであって、複数のピラーを含む第2のメモリアレイを基板上に形成することであって、ここで、複数のピラーの内の各々は強誘電体コンデンサを含むことを含み得る
したがって、方法1100、1200、1300、1400、及び1500は、ハイブリッドメモリデバイスを形成及び動作するために提供し得る。方法1100、1200、1300、1400、及び1500は可能的実装を記述し、該動作及びステップは、その他の実装が可能であるように組み替えられ得、さもなければ修正され得ることに留意すべきである。幾つかの例では、方法1100、1200、1300、1400、及び1500の内の2つ以上からの機構は組み合わせられ得る。
幾つかの場合、装置が記述される、装置は、方法1500等の方法を実施するためのものであり得る。装置は、第1のメモリアレイであって、凹んだ常誘電体コンデンサを含む第1のメモリアレイを基板上に形成するための手段と、第2のメモリアレイであって、複数のピラーを含む第2のメモリアレイを基板上に形成するための手段であって、ここで、複数のピラーの内の各々は強誘電体コンデンサを含む、該手段とを含み得る。
本明細書の説明は、例示を提供し、請求項に記載される範囲、適用性、又は例を制限しない。開示の範囲から逸脱することなく、論じられた要素の機能及び配置の変更がなされ得る。様々な例では、様々な手続又はコンポーネントを適宜省略し得、代替し得、又は追加し得る。また、幾つかの例に関して記述された機構は、その他の例において組み合わせられ得る。
添付の図面に関連して本明細書に記載される説明は、例示的構成を記述し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用されるように、用語“例”、“模範的”、及び“実施形態”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、記述される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実施され得る。幾つかの実例では、記述される例の内容を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示される。
添付の図において、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、ダッシュと、同様のコンポーネント間で区別する第2のラベルとを参照ラベルに続けることによって区別され得る。明細書中に第1の参照ラベルが使用される場合、説明は、第2の参照ラベルに関係なく、同じ第1の参照ラベルを有する同様のコンポーネントの任意の1つに適用できる。
本明細書に記述される情報及び信号は、様々な異なる科学技術及び技術の何れかを使用して表され得る。例えば、上述の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、複数の信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号は複数の信号のバスを表し得ることを当業者は理解するであろう。
本明細書で用いられるように、用語“事実上のグランド(virtualground)”は、約ゼ
ロボルト(0V)の電圧に保持されるがグランドと直接接続されない電気回路のノードを指す。したがって、事実上のグランドの電圧は、一時的に変動し得、定常状態で約0Vに
戻り得る。事実上のグランドは、オペアンプ及び抵抗を含む電圧分圧器等の様々な電子回路素子を使用して実装され得る。その他の実装も可能である。“事実上グランドする(virtual grounding)”又は“事実上グランドされる(virtuallygrounded)”は約0Vに接続されることを意味する。
用語“電子通信”は、コンポーネント間の電子流動を支持するコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み得、又は介在コンポーネントを含み得る。電子通信するコンポーネントは、(例えば、通電された回路中の)電子又は信号を能動的に交換し得、又は(例えば、非通電の回路中の)の電子又は信号を能動的に交換しないことがあるが、回路が通電されると電子又は信号を交換するように構成され得又は動作可能であり得る。例として、スイッチ(例えば、トランジスタ)を介して物理的に接続された2つのコンポーネントは、スイッチの状態(すなわち、開放又は閉鎖)に関わらず電子通信する。
メモリアレイ100を含む本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコンゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合、該基板は半導体ウエハである。その他の場合、該基板は、シリコンオングラス(SOG)若しくはシリコンオンサファイア(SOP)等のシリコンオンインシュレータ(SOI)基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を用いたドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長中に実施され得る。
本明細書で論じられる1つ以上のトランジスタは、電界効果トランジスタ(FET)を表し得、ソース、ドレイン、及びゲートを含む3端子デバイスを含み得る。端子は、導電性材料、例えば金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがn型(すなわち、主たるキャリアが電子)である場合、該FETはn型FETと称され得る。チャネルがp型(すなわち、主たるキャリアがホール)である場合、該FETはp型FETと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をn型FET又はp型FETに夫々印加することは、チャネルが導電性になる結果をもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”又は“活性化”にされ得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”又は“不活性化”にされ得る。
本明細書の開示と関連して記述される様々な説明ブロック、コンポーネント、及びモジュールは、本明細書に記述される機能を実施するように設計された汎用プロセッサ、DSP、ASIC、FPGA若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせで実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ(例えば、DSPとマイクロプロセッサとの組み合わせ、多数のマイクロプロセッサ、DSPコアと併せた1つ以上のマイクロプロセッサ、又は任意のその他のそうした構成)として実装され得る。
本明細書に記述される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアに実装される場合、機能は、コンピュータ可読媒体上の1つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の例及び実装は、本開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上述の機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装できる。機能を実装する機構はまた、機能の(複数の)部分が異なる物理的位置に実装されるように分散されることを含む、様々な位置に物理的に設置され得る。また、請求項を含む本明細書で使用されるように、項目のリスト(例えば、“少なくとも1つの”又は“の内の1つ以上”等の句により前置きされる項目のリスト)に使用されるような“又は”は、例えば、A、B、又はCの内の少なくとも1つのリストがA又はB又はC又はAB又はAC又はBC又はABC(すなわちA及びB及びC)を意味するように包含的リストを指し示す。
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む非一時的コンピュータ記憶媒体及び通信媒体の両方を含む。非一時的記憶媒体は、汎用又は専用のコンピュータによりアクセスできる任意の利用可能な媒体であり得る。例として、非限定的に、非一時的コンピュータ可読媒体は、RAM、ROM、電気的消去可能プログラム可能リードオンリーメモリ(EEPROM)、コンパクトディスク(CD)ROM若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気ストレージデバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは蓄積するのに使用でき、且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスできる任意のその他の非一時的媒体を含み得る。
また、任意の接続は、コンピュータ可読媒体と適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線(DSL)、又は赤外線、無線、及びマイクロ波等の無線技術を使用してウェブサイト、サーバ、又はその他の遠隔ソースからソフトウェアが送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線(DSL)、又は赤外線、無線、及びマイクロ波等の無線技術は媒体の定義に含まれる。本明細書で使用されるように、磁気ディスク(disk)及び光学ディスク(disc)は、CD、レーザディスク、光ディスク、デジタル多目的ディスク(DVD)、フロッピーディスク、ブルーレイディスクを含み、ここで、光学ディスクがレーザでデータを光学的に再生する一方で、磁気ディスクはデータを磁気的に通常再生する。上記されたものの組み合わせもコンピュータ可読媒体の範囲に含まれる。
本明細書の説明は、当業者が開示を製作又は使用できるように提供される。開示への様々な修正が当業者に容易に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用し得る。したがって、開示は、本明細書に記述された例示及び設計に制限されるべきではなく、本明細書に開示された原理及び新規の機構と一致する最も広い範囲に一致すべきである。

Claims (36)

  1. 基板と、
    前記基板上に配置された第1の凹部に形成され、第1のタイプのコンデンサを含む第1のメモリセルと、
    前記基板上に配置された第2の凹部中に形成された第2のメモリセルであって、前記第1のタイプのコンデンサとは異なる第2のタイプのコンデンサを含む前記第2のメモリセルと
    を含む、メモリ装置。
  2. 前記第1のメモリセルは不揮発性メモリセルであり、前記第2のメモリセルは揮発性メモリセルである、請求項1に記載のメモリ装置。
  3. 前記第1のタイプのコンデンサは強誘電性絶縁体を含む、請求項1に記載のメモリ装置。
  4. 前記強誘電性絶縁体は、ハフニウム、ジルコニウム、若しくは酸素、又はそれらの任意の組み合わせを含む化合物を含む、請求項3に記載のメモリ装置。
  5. 前記第2のタイプのコンデンサは常誘電体材料を有するコンデンサを含む、請求項1に記載のメモリ装置。
  6. 前記第1のメモリセル又は前記第2のメモリセルの内の少なくとも1つは、埋設されたワード線と電子通信する、請求項1に記載のメモリ装置。
  7. 前記第1の凹部及び前記第2の凹部の開口部の最大寸法は100ナノメートルよりも小さい、請求項1に記載のメモリ装置。
  8. 前記第1の凹部又は前記第2の凹部は、前記基板上に配置された誘電材料中に形成される、請求項1に記載のメモリ装置。
  9. 前記第1のメモリセル及び前記第2のメモリセルは、異なるアレイのメモリセルを各々含む、請求項1に記載のメモリ装置。
  10. 前記第1のメモリセル及び前記第2のメモリセルは、同じアレイのメモリセルを各々含む、請求項1に記載のメモリ装置。
  11. 前記アレイは、メモリセルの複数の行とメモリセルの複数の列とを含み、前記複数の前記複数の行の内の各行又は前記複数の列の内の各列は共通のアクセス線を含み、前記複数の行の内の少なくとも1つの行又は前記複数の列の内の少なくとも1つの列は前記第2のタイプのコンデンサを含むメモリセルを含み、前記複数の行の内の残りの行又は前記複数の列の内の残りの列は前記第1のタイプのコンデンサを含むメモリセルを含む、請求項10に記載のメモリ装置。
  12. 前記アレイは、メモリセルの複数の行とメモリセルの複数の列とを含み、
    前記複数の行の内の各行は共通のアクセス線を含み、前記複数の列の内の各列は共通のデジット線を含み、
    前記複数の行の内の少なくとも1つの行及び前記複数の列の内の少なくとも1つの列は前記第2のタイプのコンデンサを含むメモリセルを含み、
    前記複数の行の内の残りの行若しくは前記複数の列の内の残りの列、又はそれら両方は
    前記第1のタイプのコンデンサを含むメモリセルを含む、
    請求項10に記載のメモリ装置。
  13. 前記第1のメモリセルを含む第1のメモリアレイであって、ここで、前記第1のメモリアレイの各メモリセルは前記第1のタイプのコンデンサを含む、前記第1のメモリアレイと、
    前記第2のメモリセルを含む第2のメモリアレイであって、ここで、前記第2のメモリアレイの各メモリセルは前記第2のタイプのコンデンサを含む、前記第2のメモリアレイと
    を更に含む、請求項1に記載のメモリ装置。
  14. 第1のタイプのコンデンサを含む第1のメモリセルタイプと、
    前記第1のタイプのコンデンサとは異なる第2のタイプのコンデンサを含む第2のメモリセルタイプと、
    メモリアレイであって、ここで、前記メモリアレイの少なくも1つのサブセットは複数のメモリセル対を含み、各メモリセル対は、前記第1のメモリセルタイプの第1のメモリセルと前記第2のメモリセルタイプの第2のメモリセルとを含む、前記メモリアレイと
    を含む、メモリ装置。
  15. 前記メモリアレイは、メモリセルの複数の行とメモリセルの複数の列とを含み、
    前記複数の行の内の各行は共通のアクセス線を含み、前記複数の列の内の各列は共通のデジット線を含み、
    前記メモリセル対の前記第2のメモリセルは、前記第1のメモリセルに隣接する列又は行に設置される、
    請求項14に記載のメモリ装置。
  16. 前記第1のタイプのコンデンサは強誘電体材料を含み、前記第2のタイプのコンデンサは常誘電体材料を含む、請求項14に記載のメモリ装置。
  17. 前記第1のメモリセルタイプはピラーを含み、前記第2のメモリセルタイプは凹部を含む、請求項14に記載のメモリ装置。
  18. 強誘電体コンデンサを含む第1のメモリセルに対する読み出しリクエストを受信することと、
    前記第1のメモリセルから、常誘電体コンデンサを含む第2のメモリセルへデータを転送することであって、ここで、前記データは、前記第1のメモリセルの前記読み出しリクエストを受信することに少なくとも部分的に基づいて、前記第1のメモリセルから前記第2のメモリセルへ転送されることと、
    前記第1のメモリセルから前記第2のメモリセルへ前記データを転送することに少なくとも部分的に基づいて、前記第1のメモリセルの読み出しの試みを前記第2のメモリセルへ向けることと
    を含む、メモリデバイスを動作する方法。
  19. 第2の強誘電体コンデンサを含む第3のメモリセルに対する読み出しリクエストを受信することと、
    前記第3のメモリセルから、第2の常誘電体コンデンサを含む第4のメモリセルへデータを転送することであって、ここで、前記データは、前記第3のメモリセルの前記読み出しリクエストを受信することに少なくとも部分的に基づいて、前記第3のメモリセルから前記第4のメモリセルへ転送されることと、
    前記第3のメモリセルから前記第4のメモリセルへ前記データを転送することに少なく
    とも部分的に基づいて、前記第3のメモリセルの読み出しの試みを前記第4のメモリセルへ向けることと
    を更に含む、請求項18に記載の方法。
  20. 前記第1のメモリセルは複数の強誘電体メモリセルを含み、前記第2のメモリセルは複数の常誘電体メモリセルを含む、請求項18に記載の方法。
  21. 強誘電体コンデンサを含む第1のメモリセルのアクセス動作の数が閾値を超えると判定することと、
    前記第1のメモリセルから、常誘電体コンデンサを含む第2のメモリセルへデータを転送することであって、ここで、前記データは、前記第1のメモリセルのアクセス動作の前記数が前記閾値を超えるとの前記判定に少なくとも部分的に基づいて、前記第1のメモリセルから前記第2のメモリセルへ転送されることと、
    前記第1のメモリセルから前記第2のメモリセルへ前記データを転送することに少なくとも部分的に基づいて、前記第1のメモリセルのアクセスの試みを前記第2のメモリセルへ向けることと
    を含む、メモリデバイスを動作する方法。
  22. 前記第1のメモリセルのアクセス動作の前記数が前記閾値を超えると判定することは、
    アクセス動作の前記数をカウントすることと、
    アクセス動作の前記数が前記閾値を超えると判定することと
    を含む、請求項21に記載の方法。
  23. 前記第1のメモリセルのアクセス動作の前記数が前記閾値を超えると判定することは、
    アクセス動作の割合が閾値割合を超えると判定すること
    を含む、請求項21に記載の方法。
  24. 第1のセルタイプの第1のメモリセルと第2のセルタイプの第2のメモリセルとの間で少なくとも1つの論理値を転送するための指示をコントローラにおいて受信することであって、ここで、前記第1のセルタイプは強誘電体コンデンサを含み、前記第2のセルタイプは常誘電体コンデンサを含むことと、
    前記第1のメモリセルと前記第2のメモリセルとの間で前記少なくとも1つの論理値を転送することと
    を含み、
    基板は前記第1のメモリセル及び前記第2のメモリセルを含む、
    メモリデバイスを動作する方法。
  25. 前記少なくとも1つの論理値を転送するための前記指示を受信することは、
    前記基板の外部のコンポーネントから前記指示を受信すること
    を含む、請求項24に記載の方法。
  26. 前記少なくも1つの論理値を転送することは、
    前記第1のメモリセル中に蓄積された前記少なくとも1つの論理値を読み出すことと、
    前記少なくとも1つの論理値を前記第2のメモリセルに書き込むことと
    を更に含む、請求項24に記載の方法。
  27. 前記少なくも1つの論理値を転送することは、
    前記第2のメモリセル中に蓄積された前記少なくとも1つの論理値を読み出すことと、
    前記少なくとも1つの論理値を前記第1のメモリセルに書き込むことと
    を更に含む、請求項24に記載の方法。
  28. 前記基板は、前記第1のメモリセル及び前記第2のメモリセルを含むメモリアレイを含む、請求項24に記載の方法。
  29. 前記基板は、前記第1のセルタイプのメモリセルを含む第1のメモリアレイと、前記第2のセルタイプのメモリセルを含む第2のメモリアレイとを含む、請求項24に記載の方法。
  30. 前記第1のメモリアレイのメモリセルの量は前記第2のメモリアレイのメモリセルの量よりも多く、前記少なくとも1つの論理値を転送することは、
    前記第1のメモリアレイと前記第2のメモリアレイとの間で論理値のサブセットを転送すること
    を含む、請求項29に記載の方法。
  31. 前記第1のメモリアレイのメモリセルの量は前記第2のメモリアレイのメモリセルの量以下であり、前記少なくとも1つの論理値を転送することは、
    前記第2のメモリアレイへの電力の中断に少なくとも基づいて、前記第2のメモリアレイ中に蓄積された論理値を前記第1のメモリアレイへ転送すること
    を含む、請求項29に記載の方法。
  32. 前記第1のメモリセルと前記第2のメモリセルとの間で前記少なくとも1つの論理値を転送するための前記指示は、前記メモリデバイスを含むデバイスが電力停止することに少なくとも部分的に基づく、請求項24に記載の方法。
  33. 前記第1のセルタイプは不揮発性メモリセルを含み、前記第2のセルタイプは揮発性メモリセルを含む、請求項24に記載の方法。
  34. 基板中に凹部のアレイを形成することと、
    前記アレイの2つ以上の凹部の表面上に第1の導電材料を形成することと、
    強誘電体材料を含む第1のメモリ素子材料を前記アレイの第1の凹部中に形成することとであって、ここで、前記第1のメモリ素子材料は前記第1の凹部中の前記第1の導電材料に結合されることと、
    常誘電体材料を含む第2のメモリ素子材料を前記アレイの第2の凹部中に形成することであって、ここで、前記第2のメモリ素子材料は前記第2の凹部中の前記第1の導電材料に結合されることと
    を含む、メモリ装置を形成するための方法。
  35. 前記第1の凹部の前記第1のメモリ素子材料に結合された第2の導電材料を形成することと、
    前記第2の凹部の前記第2のメモリ素子材料に結合された第3の導電材料を形成することと
    を更に含む、請求項34に記載の方法。
  36. 第1のメモリアレイであって、凹んだ常誘電体コンデンサを含む前記第1のメモリアレイを基板上に形成することと、
    第2のメモリアレイであって、複数のピラーを含む前記第2のメモリアレイを前記基板上に形成することであって、ここで、前記複数のピラーの内の各々は強誘電体コンデンサであることと
    を含む、メモリ装置を形成する方法。
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