JP2019536257A - ハイブリッドメモリデバイス - Google Patents

ハイブリッドメモリデバイス Download PDF

Info

Publication number
JP2019536257A
JP2019536257A JP2019511355A JP2019511355A JP2019536257A JP 2019536257 A JP2019536257 A JP 2019536257A JP 2019511355 A JP2019511355 A JP 2019511355A JP 2019511355 A JP2019511355 A JP 2019511355A JP 2019536257 A JP2019536257 A JP 2019536257A
Authority
JP
Japan
Prior art keywords
memory
memory cell
array
cell
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019511355A
Other languages
English (en)
Other versions
JP7022114B2 (ja
Inventor
ジェイ． ライアン，ケビン
ジェイ． ライアン，ケビン
ディ． プラール，カーク
ディ． プラール，カーク
ヴィシャーク ニルマル ラマスワミ，ドゥライ
ヴィシャーク ニルマル ラマスワミ，ドゥライ
クイン，ロバート
Original Assignee
マイクロン テクノロジー，インク．
マイクロン テクノロジー，インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー，インク．, マイクロン テクノロジー，インク． filed Critical マイクロン テクノロジー，インク．
Publication of JP2019536257A publication Critical patent/JP2019536257A/ja
Application granted granted Critical
Publication of JP7022114B2 publication Critical patent/JP7022114B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0611—Improving I/O performance in relation to response time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0625—Power saving in storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0626—Reducing size or complexity of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0647—Migration mechanisms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/068—Hybrid storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2259—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
    • G11C14/0027—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell and the nonvolatile element is a ferroelectric element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2245—Memory devices with an internal cache buffer

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • General Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Materials Engineering (AREA)
  • Databases & Information Systems (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Dram (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
  • Debugging And Monitoring (AREA)
  • Electroluminescent Light Sources (AREA)
  • Memory System (AREA)

Abstract

ハイブリッドメモリデバイスのための方法、システム、及びデバイスが記述される、ハイブリッドメモリデバイスは、揮発性及び不揮発性のメモリセルを単一の基板上に含み得る。それらの個別の論理蓄積コンポーネントに対して、不揮発性メモリセルは強誘電体コンデンサを有し得、揮発性メモリセルは常誘電体コンデンサ又は線形誘電体コンデンサを有し得る。幾つかの例では、揮発性メモリセルは不揮発性メモリセルに対するキャッシュとして使用され得る。又は、不揮発性メモリセルは、揮発性メモリセルに対するバックアップとして使用され得る。別個のダイではなくむしろ、単一のダイ上に両タイプのセルを配置することによって、電力消費及び動作速度に関連する性能メトリック基準を含む様々な性能メトリック基準が改善され得る。【選択図】図６

Description

[クロスリファレンス]
本特許出願は、該出願の譲受人に与えられた２０１６年８月３１日に出願の名称が“Ｈｙｂｒｉｄ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ”であるＲｙａｎによる米国特許出願番号１５／２５２，８８６の優先権を主張する。
以下は、概してメモリデバイスに関し、より具体的にはハイブリッドメモリデバイスに関する。
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタル表示装置等の様々な電子デバイス中に情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって蓄積される。例えば、バイナリデバイスは、論理“１”又は論理“０”によりしばしば示される２つの状態を有する。その他のシステムでは、３つ以上の状態が蓄積され得る。蓄積された情報にアクセスするために、電子デバイスは、メモリデバイス中の蓄積状態を読み出し得、又はセンシングし得る。情報を蓄積するために、電子デバイスは、メモリデバイス中に状態を書き込み得、又はプログラミングし得る。
ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、及びフラッシュメモリ等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリ、例えば、フラッシュメモリは、外部電源が存在しなくても長時間、データを蓄積できる。揮発性メモリデバイス、例えば、ＤＲＡＭは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。バイナリメモリデバイスは、例えば、充電又は放電されるコンデンサを含み得る。充電されたコンデンサは、しかしながら、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。定期的なリフレッシュなしにデータを蓄積する能力等の不揮発性の機構が利点であり得る一方で、揮発性メモリの幾つかの機構は、しかしながら、より高速な読み出し又は書き込み速度等の性能の利点を提供し得る。
揮発性メモリ又は不揮発性メモリの何れを用いるかの決定は、メモリデバイスを使用する電子デバイスのアプリケーションにしばしば特有である。各タイプの相対的な利点及び欠点に起因して、あるメモリタイプよりも他のメモリタイプを選択することは、少なくとも１つの測定基準又は特徴において性能の低下をもたらし得る。このことは、最終的には電子デバイスの性能を制限し得る。
本明細書の開示は、以下の図面を参照し、以下の図面を含む。
本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する例示的メモリアレイを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスにより支持されるメモリセルの例示的回路を説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスにより支持される強誘電体メモリセルに対する例示的ヒステリシスプロットを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する例示的メモリアレイを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する例示的メモリアレイを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する、ハイブリッドメモリデバイスを含むシステムを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための例示的プロセスフローを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための例示的プロセスフローを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための例示的プロセスフローを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための例示的プロセスフローを説明する。 本開示の様々な実施形態に従った例示的ハイブリッドメモリデバイスのブロック図を説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する、ハイブリッドメモリデバイスを含むシステムを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを動作するための１つ以上の方法を説明するフローチャートである。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを動作するための１つ以上の方法を説明するフローチャートである。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを動作するための１つ以上の方法を説明するフローチャートである。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための１つ以上の方法を説明するフローチャートである。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための１つ以上の方法を説明するフローチャートである。
単一の基板又はダイ上に揮発性メモリセル及び不揮発性メモリセルを組み合わせるハイブリッドメモリデバイスが開示される。ハイブリッドデバイスは、両メモリセルの技術の有益な属性：不揮発性メモリセルの長時間の蓄積と結合された揮発性メモリセルに特有の高速の読み出し及び書き込み動作を有し得る。別個のダイよりもむしろ単一のダイ上に、或いは同一のメモリアレイ内に両タイプを形成することによって、２つのメモリタイプ間のデータ転送の遅延時間の削減、電力需要の削減、及びメモリデバイスの面積の削減を含む様々な性能測定基準が改善され得、それらの全ては、モバイルデバイス等の電力的及び空間的に厳しいデバイスを含む多くの電子デバイスに関係があり得る。
ハイブリッドメモリデバイスは、揮発性メモリセル（例えば、常誘電体コンデンサを有するＤＲＡＭ）及び不揮発性メモリセル（例えば、強誘電体コンデンサを有するＦｅＲＡＭ）を含み得る。ＤＲＡＭは、遅延時間（アクセス速度）、耐久性（アクセスの最大数）、有効電力、又は生のビット誤り率を含む、ＦｅＲＡＭと比較して改善された性能を有し得る。ＦｅＲＡＭはリフレッシュを必要しないが、ＤＲＡＭは、しかしながら、揮発性であり、リフレッシュプロセスと一定の電力供給とを必要する。したがって、ＤＲＡＭとＦｅＲＡＭとを組み合わせることによって、メモリデバイスは、両方の肯定的な属性を組み合わせ得る。
単一のダイ上で両メモリタイプを組み合わせることは、更なる利益を提供する。ダイは、メモリアレイを構成する電子回路が形成される半導体材料の個別の一片として定義され
る。単一の半導体ウエハは多数のダイをもたらし得、ここで、ウエハは、処理後に個別のダイに切り離される。したがって、１つのプロセスフローは、ダイ上に形成された多数のメモリタイプを有する単一のダイをもたらし得、それは、異なるメモリタイプを各々有する２つの別個のダイよりも生産が安上がりであり得る。更に、これは、別個のＤＲＡＭダイ及びＦｅＲＡＭダイを使用することと比較して面積の削減をもたらし得る。また、単一のダイ上の（複数の）メモリセル間での情報の移動は、様々なインタフェース、コンポーネント、及びコントローラを通じた別のダイへの情報の移動よりも高速であり得るので、ハイブリッドメモリデバイスは、別個のメモリダイと比較して遅延時間を削減し得る。
本明細書に記述される幾つかの例では、単一のメモリアレイは、幾つかの常誘電体コンデンサ又は線形コンデンサと共に、大部分の強誘電体コンデンサを含み得る。本明細書に記述されるように、常誘電体材料又は常誘電体コンデンサを記述する又は論じる例は、線形材料又は線形コンデンサを付加的又は代替的に用い得、線形材料又は線形コンデンサでもあり得る。例えば、常誘電体コンデンサは、ＦｅＲＡＭアレイへのＤＲＡＭキャッシュとしての機能を果たし得る。ＦｅＲＡＭは、強誘電体材料の読み出し又は書き込みにより誘発される劣化に起因して、区別可能な論理値をもはや蓄積しないことがあり得るような耐久限度を有し得る。ＤＲＡＭセルの常誘電体コンデンサは、ＦｅＲＡＭセルよりも何桁も多い大きな耐久限度を有し得るので、ＤＲＡＭキャッシュは、ＦｅＲＡＭセルが耐久限度に達することを阻止するのに役立ち得る。ＦｅＲＡＭセルへの読み出しの試みは、ＤＲＡＭセル中にキャッシュされ得、同じＦｅＲＡＭセルの何れか後来の読み出しの試みは、ＤＲＡＭセルへ向けられ得、ＦｅＲＡＭセルへのアクセスの必要性を省く。付加的に又は代替的に、ＦｅＲＡＭセルのアクセスの繰り返しの試みが検出され得、該データは、ＤＲＡＭセルへ転送され得、後来のアクセスの試みはＤＲＡＭセルへ向けられ得る。ＤＲＡＭキャッシュは、メモリデバイスの単一の行、メモリバンク毎の行、又は様々な行／列の組み合わせの形式をとり得る。
本明細書に記述される幾つかの例では、別個のメモリアレイ、ＤＲＡＭ及びＦｅＲＡＭが単一のダイ上に形成され得、ＤＲＡＭアレイは不揮発性ＦｅＲＡＭアレイに対するキャッシュとしての機能を果たし得る。したがって、該ＤＲＡＭアレイは、迅速にアクセス可能なメモリとしての機能を果たし得、ＦｅＲＡＭアレイは長期間のストレージとしての機能を果たし得る。ページ等のより大きなデータ量は２つのアレイ間で交換され得る。幾つかの場合、この転送は、内部で（すなわち、ダイ上で）管理され得、したがって、別個のダイ上の別個のメモリアレイ間でのデータの移動と比較して遅延時間を削減し得る。
本明細書に記述される幾つかの例では、ＦｅＲＡＭアレイは、ＤＲＡＭからＦｅＲＡＭへデータを転送することによって、電力中断の場合のＤＲＡＭアレイのバックアップとしての機能を果たし得る。別個のＤＲＡＭアレイ及びＦｅＲＡＭアレイが同じダイ上に形成され得る。ＤＲＡＭデータの幾つか又は全てはＦｅＲＡＭアレイへ転送され得る。両アレイは同じダイ上にあるので、この転送は、データが別個のダイへ転送される場合よりも高速であり得、より低電力を消費し得る。このことは、転送中の電力を提供するための付加的なコンポーネントの必要性を削減又は省き得る。
上で紹介された開示の機構は、メモリアレイの文脈で更に後述される。単一のダイ上に揮発性メモリセル及び不揮発性メモリセルを含む様々な実施形態に対する具体例が続いて記述される。開示のこれら及びその他の機構は、ハイブリッドメモリデバイスに関する装置図、システム図、及びフローチャートの参照によって更に説明され、参照しながら更に記述される。
図１は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する例示的メモリアレイ１００を説明する。メモリアレイ１００は、電子メモリ装置とも称され得
る。メモリアレイ１００は、異なる状態を蓄積するようにプログラム可能なメモリセル１０５を含む。各メモリセル１０５は、論理０及び論理１で示される２つの状態を蓄積するようにプログラム可能であり得る。幾つかの場合、メモリセル１０５は、３つ以上の論理状態を蓄積するように構成される。メモリセル１０５は、プログラム可能な状態を表す電荷を蓄積するためのコンデンサを含み得、例えば、充電及び非充電のコンデンサは２つの論理状態を夫々表し得る。メモリセル１０５は誘電材料を有するコンデンサであり得る。誘電材料は、外部の電界、例えば、コンデンサの充電されたプレートにより作り出された電界に晒された場合に非ゼロの電気分極を示す。誘電材料は、線形特性（例えば、誘電材料の電流と電圧との関係は線形であり得る）を有する材料を含み得、例示では常誘電体と称され得る。誘電材料及び常誘電体材料は強誘電体材料とは区別され得る。他の場合、メモリセル１０５は、強誘電体材料を有するコンデンサを含み得る強誘電体メモリセルであり得る。強誘電体材料は、自発的電気分極を有し、すなわち、それらは電界が存在しない場合に非ゼロの分極を有する。強誘電体コンデンサの電荷の異なるレベルは異なる論理状態を表し得る。常誘電体及び強誘電体のメモリセル１０５の付加的な詳細が以下で論じられる。
メモリセル１０５の読み出し及び書き込み等の動作は、適切なアクセス線１１０又はビット線１１５を活性化又は選択することによって実施され得る。アクセス線はワード線１１０とも称され得、ビット線１１５はデジット線１１５とも称され得る。ワード線及びビット線、又はそれらの類似物への言及は、理解又は動作を失うことなく交換可能である。ワード線１１０又はデジット線１１５を活性化又は選択することは、個別の線に電圧を印加することを含み得る。ワード線１１０及びデジット線１１５は導電性材料で作られる。例えば、ワード線１１０及びデジット線１１５は、金属（銅、アルミニウム、金、タングステン等）、金属合金、導電性金属化合物、導電的にドープされた半導体、又はその他の導電性材料等で作られてもよい。図１の例に従うと、メモリセル１０５の各行は単一のワード線１１０に接続され、メモリセル１０５の各列は単一のデジット線１１５に接続される。１つのワード線１１０及び１つのデジット線１１５を活性化する（例えば、ワード線１１０又はデジット線１１５に電圧を印加する）ことによって、それらの交点で単一のメモリセル１０５がアクセスされ得る。メモリセル１０５にアクセスすることは、メモリセル１０５を読み出す又は書き込むことを含み得る。ワード線１１０とデジット線１１５との交点は、メモリセルのアドレスと称され得る。
幾つかのアーキテクチャでは、セルの論理蓄積デバイス、例えば、コンデンサは、選択コンポーネントによってデジット線から電気的に絶縁され得る。ワード線１１０は、選択コンポーネントに接続され得、選択コンポーネントを制御し得る。例えば、選択コンポーネントはトランジスタであってもよく、ワード線１１０は、トランジスタのゲートに接続されてもよい。ワード線１１０を活性化することは、メモリセル１０５のコンデンサとその対応するデジット線１１５との間の電気的接続又は閉回路をもたらす。デジット線は、メモリセル１０５の読み出し又は書き込みの何れかのためにその後アクセスされ得る。他の例では、ワード線１１０は埋設されたワード線であってもよく、それは以下で更に詳細に論じられる。他のアーキテクチャでは、メモリセル１０５は、ワード線１１０とビット線１１５との交差の間に設置され得、それはクロスポイントアーキテクチャと呼ばれ得る。ピラー構造体は、交差において存在し得、ワード線１１０とビット線１１５とを分離し得る。こうした場合、選択コンポーネントはメモリセル１０５と集積され得、すなわち、ワード線１１０は選択コンポーネントの動作を直接制御しなくてもよい。このことは、以下で更に詳細に論じられる。
メモリセル１０５へのアクセスは、行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。幾つかの例では、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し、受信された行アドレスに基づいて適切なワード線１１０を活性化する。
同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なデジット線１１５を活性化する。例えば、メモリアレイ１００は、ＷＬ＿１〜ＷＬ＿Ｍとラベルが付された多数のワード線１１０と、ＤＬ＿１〜ＤＬ＿Ｎとラベルが付された多数のデジット線１１５とを含み得、ここで、Ｍ及びＮはアレイのサイズに依存する。したがって、ワード線１１０及びデジット線１１５、例えば、ＷＬ＿２及びＤＬ＿３を活性化することによって、それらの交点におけるメモリセル１０５がアクセスされ得る。幾つかの場合、アレイ１００は、ＦｅＲＡＭセル及びＤＲＡＭセルの両方を含み得、該セル間でデータが転送され得る。
アクセスすると、メモリセル１０５は、メモリセル１０５の蓄積状態を判定するために、センスコンポーネント１２５によって読み出され得、又はセンシングされ得る。例えば、メモリセル１０５へのアクセス後、メモリセル１０５のコンデンサは、その対応するデジット線１１５上に放電し得る。ＤＲＡＭセルの場合、セルにアクセスすると、コンデンサに電圧を印加することなく、コンデンサはそのデジット１１５上に放電し得る一方、強誘電体コンデンサの場合、放電は、強誘電体コンデンサに対してバイアスすること又は電圧を印加することに基づき得る。放電は、デジット線１１５の電圧の変化を生じさせ得、センスコンポーネント１２５は、メモリセル１０５の蓄積状態を判定するために、デジット線１１５の電圧をリファレンス電圧（図示せず）と比較し得る。例えば、デジット線１１５がリファレンス電圧よりも高い電圧を有する場合、センスコンポーネント１２５は、メモリセル１０５中の蓄積状態が論理１であったと判定し得、逆もまた同様である。センスコンポーネント１２５は、ラッチングと称され得る、信号中の差を検出及び増幅するために、様々なトランジスタ又はアンプを含み得る。メモリセル１０５の検出された論理状態は、出力１３５として、列デコーダ１３０を通じてその後出力され得る。
メモリセル１０５は、関連するワード線１１０及びデジット線１１５を活性化することによってセットされ得、又は書き込まれ得、すなわち、メモリセル１０５中に論理値が蓄積され得る。列デコーダ１３０は、メモリセル１０５に書き込まれるデータ、例えば入力１３５を受け入れ得る。ＤＲＡＭメモリセル１０５又はＦｅＲＡＭセル１０５の書き込みは、以下でより詳細に論じられる。
幾つかのメモリアーキテクチャでは、メモリセル１０５へのアクセスは、蓄積された論理状態を劣化又は破壊し得、元の論理状態をメモリセル１０５に戻すために、再書き込み又はリフレッシュ動作が実施され得る。ＤＲＡＭでは、例えば、コンデンサは、センシング動作中に部分的に又は完全に放電され得、蓄積された論理状態を破損する。そのため、センシング動作後に論理状態が再書き込みされ得る。また、単一のワード線１１０を活性化することは、行中の全てのメモリセルの放電をもたらし得、したがって、行中のメモリセル１０５の内の幾つか又は全ては、再書き込みされる必要があり得る。
ＤＲＡＭを含む幾つかのメモリアーキテクチャは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。例えば、充電されたコンデンサは、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは比較的高く、例えば、ＤＲＡＭアレイに対して毎秒数十回のリフレッシュ動作であり得、それは、著しい電力消費をもたし得る。より大きなメモリアレイの増加と共に、電力消費の増加は、特に、電池等の有限の電源に依存するモバイルデバイスのためのメモリアレイの配備又は動作（例えば、電源、発熱、材料限界等）を阻害し得る。強誘電体コンデンサを有するメモリセル１０５は、他のメモリアーキテクチャと比較して改善した性能をもたらし得る有益な特性、例えば、不揮発性を有し得る。本明細書で説明されるように、ＤＲＡＭメモリセル及びＦｅＲＡＭメモリセルを単一のダイ上で組み合わせることによって、メモリデバイスは両メモリタイプの肯定的な属性を有し得る。
メモリコントローラ１４０は、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５等の様々なコンポーネントを通じて、メモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュ等）を制御し得る。メモリコントローラ１４０は、所望のワード線１１０及びデジット線１１５を活性化するために、行及び列のアドレス信号を生成し得る。メモリコントローラ１４０はまた、メモリアレイ１００の動作中に使用される様々な電位を生成及び制御し得る。メモリアレイ１００内の１つの、多数の、又は全てのメモリセル１０５は同時にアクセスされ得、例えば、メモリアレイ１００の多数の又は全てのセルは、全てのメモリセル１０５又はメモリセル１０５のグループが単一の論理状態にセットされるリセット動作中に同時にアクセスされ得る。メモリコントローラ１４０はまた、ＦｅＲＡＭセル１０５とＤＲＡＭセル１０５との間でデータを転送するために、（例えば、ユーザ又はソフトウェアから）外部の指示を受信し得る。
図２は、本開示の様々な実施形態に従った、メモリセル１０５を含み、ハイブリッドメモリデバイスを支持する例示的回路２００を説明する。回路２００は、１つのタイプのメモリセルアーキテクチャを表し得る。回路２００は、図１を参照しながら記述したようなメモリセル１０５、ワード線１１０、デジット線１１５、及びセンスコンポーネント１２５の夫々例示であり得るメモリセル１０５−ａ、ワード線１１０−ａ、デジット線１１５−ａ、及びセンスコンポーネント１２５−ａを含む。メモリセル１０５−ａは、第１のプレート、セルプレート２３０と第２のプレート、セル底部２１５とを有するコンデンサ２０５等の論理蓄積コンポーネントを含み得る。セルプレート２３０及びセル底部２１５は、それらの間に配置された強誘電体材料又は常誘電体材料を通じて容量的に結合され得る。セルプレート２３０及びセル底部２１５の配向は、メモリセル１０５−ａの動作を変更することなく交換され得る。回路２００は、選択コンポーネント２２０及びリファレンス信号２２５をも含む。図２の例では、セルプレート２３０はプレート線２１０を介してアクセスされ得、セル底部２１５はデジット線１１５−ａを介してアクセスされ得る。他の場合、プレート線２１０は存在しなくてもよい。例えば、常誘電体材料を有するＤＲＡＭメモリセルは、デジット線１１５−ａのみで動作され得る。上述したように、コンデンサ２０５を充電又は放電することによって様々な状態が蓄積され得る。
コンデンサ２０５の蓄積状態は、回路２００中に表された様々な素子を動作することによって読み出され得、又はセンシングされ得る。コンデンサ２０５は、デジット線１１５−ａと電子通信し得る。例えば、コンデンサ２０５は、選択コンポーネント２２０が不活性化された場合にデジット線１１５−ａから絶縁され得、コンデンサ２０５は、選択コンポーネント２２０が活性化された場合にデジット線１１５−ａに接続され得る。選択コンポーネント２２０の活性化は、メモリセル１０５−ａの選択又はアクセスと称され得る。幾つかの場合、選択コンポーネント２２０はトランジスタであり、その動作は、ワード線１１０−ａを使用してトランジスタのゲートに電圧を印加することによって制御され、ここで、該電圧の大きさは、トランジスタの閾値の大きさよりも大きい。幾つかの例では、選択コンポーネント２２０とコンデンサ２０５との位置は、選択コンポーネント２２０がプレート線２１０とセルプレート２３０との間に接続されるように、及びコンデンサ２０５がデジット線１１５−ａと選択コンポーネント２２０の他の端子との間にあるように、切り替えられ得る。これらの例では、選択コンポーネント２２０は、コンデンサ２０５を通じてデジット線１１５−ａとの電子通信を維持し得る。この構成は、読み出し及び書き込み動作に対する代替的なタイミング及びバイアスと関連付けられ得る。
メモリセル１０５−ａがコンデンサ２０５のプレート間に強誘電体材料を有する場合、以下で更に詳細に論じられるように、コンデンサ２０５は、デジット線１１５−ａに接続されると放電しないことがある。強誘電体コンデンサ２０５により蓄積された論理状態をセンシングするために、ワード線１１０−ａはメモリセル１０５−ａを選択するためにバ
イアスされ得、プレート線２１０に電圧が印加され得る。このバイアスは、選択コンポーネント２２０を活性化した後に印加され得、又は該バイアスは、セルプレート２３０に常に印加され得る。プレート線２１０をバイアスすることは、コンデンサ２０５に渡る電圧差をもたらし得、該電圧差は、コンデンサ２０５上の蓄積電荷に変化を生み出し得る。蓄積電荷の変化の大きさは、コンデンサ２０５の最初の状態、例えば、最初の状態が論理１又は論理０の何れを蓄積したかに依存し得る。このことは、コンデンサ２０５上に蓄積された電荷に基づいて、デジット線１１５−ａの電圧に変化を生じさせ得、それは、蓄積された論理状態の判定に使用され得る。
メモリセル１０５−ａがコンデンサ２０５のプレート間に線形材料又は常誘電体材料を有する場合、コンデンサ２０５は、選択コンポーネント２２０が活性化された後に、デジット線１１５−ａ上に放電し得る。すなわち、プレート線２１０は存在しなくてもよく、幾つかの例では、メモリセル１０５−ａは、セルプレート２３０に外部バイアスを印加することなくセンシングされ得る。
デジット線１１５−ａの電圧の変化は、その固有の静電容量に依存し得、例えば、デジット線１１５−ａが通電されると共に、幾つかの有限の電荷がデジット線１１５−ａ中に蓄積され得、デジット線の結果電圧は、デジット線１１５−ａの固有の静電容量に依存し得る。固有の静電容量は、デジット線１１５−ａの、寸法を含む物理的特徴に依存し得る。デジット線１１５−ａは、多くのメモリセル１０５と接続し得るので、デジット線１１５−ａは、無視できない（例えば、ピコファラッド（ｐＦ）オーダの）静電容量をもたらす長さを有し得る。デジット線１１５−ａの結果電圧は、メモリセル１０５−ａ中の蓄積された論理状態を判定するために、センスコンポーネント１２５−ａによってリファレンス（例えば、リファレンス信号２２５の電圧）とその後比較され得る。
センスコンポーネント１２５−ａは、ラッチングと称され得る、信号の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。センスコンポーネント１２５−ａは、デジット線１１５−ａの電圧と、リファレンス電圧であり得るリファレンス信号２２５の電圧とを受け取って比較するセンスアンプを含み得る。センスコンポーネント１２５−ａは、センスアンプの出力若しくはデジット線１１５−ａの電圧、又はそれら両方をその後ラッチし得る。メモリセル１０５−ａのラッチされた論理状態は、例えば、図１に関する出力１３５として列デコーダ１３０を通じてその後出力され得る。
メモリセル１０５−ａに書き込むために、コンデンサ２０５に渡って電圧が印加され得る。様々な方法が使用され得る。幾つかの例では、選択コンポーネント２２０は、コンデンサ２０５をデジット線１１５−ａに電気的に接続するために、ワード線１１０−ａを通じて活性化され得る。強誘電体コンデンサ２０５に対しては、コンデンサ２０５に渡って正又は負の電圧を印加するために、（プレート線２１０を通じて）セルプレート２３０と（デジット線１１５−ａを通じて）セル底部２１５との電圧を制御することによって、コンデンサ２０５に渡って電圧が印加され得る。線形コンデンサ２０５又は常誘電体コンデンサ２０５に対しては、セルプレート２３０は事実上グランドされ得、コンデンサ２０５は、デジット線１１５−ａを使用してセル底部２１５に電圧を印加することによって変更され得る。
図３は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持するメモリセルに対する様々な材料の例示的電気特性を、プロット３００を使用して説明する。プロット３００−ａは、強誘電体材料に対する例示的ヒステリシス曲線を説明し、プロット３００−ｂは、線形材料３３５及び常誘電体材料３４０の例示的極性を説明する。プロット３００は、電圧差Ｖの関数として、コンデンサ（例えば、図２のコンデンサ２０５）上に蓄積された電荷Ｑを図示する。
強誘電体材料は、自発的電気分極により特徴付けられ、すなわち、それは、電界がない場合に非ゼロの電気分極を維持する。対照的に、線形材料又は常誘電体材料は、外部の電界が存在する場合にのみ分極を示す。強誘電体コンデンサ内の電気分極は、コンデンサ端子を通じて反対の電荷を引き付ける強誘電体材料の表面に正味電荷をもたらす。したがって、強誘電体材料とコンデンサ端子との境界に電荷が蓄積される。電気分極は、比較的長時間、無期限にさえ、外部に印加された電界がない場合にも維持され得るので、例えば、ＤＲＡＭアレイに用いられる常誘電体コンデンサと比較して電荷漏洩が顕著に減少し得る。このことは、上述したような幾つかのＤＲＡＭアーキテクチャと比較してリフレッシュ動作を実施する必要性を削減し得る。
プロット３００−ａに図示されるように、強誘電体材料は、ゼロの電圧差で正又は負の電荷を維持し得、２つの可能な充電状態：電荷状態３０５及び電荷状態３１０をもたらす。図３の例に従うと、電荷状態３０５は論理０を表し、電荷状態３１０は論理１を表す。幾つかの例では、個別の電荷状態の論理値は逆にされてもよい。
論理０又は１は、強誘電体材料の電気分極、したがってコンデンサ端子上の電荷を、電圧の印加により制御することによって、メモリセルに書き込まれ得る。例えば、正味正の電圧３１５をコンデンサに渡って印加することは、電荷状態３０５−ａに到達するまで電荷の蓄積をもたらす。電圧３１５を除去すると、電荷状態３０５−ａは、ゼロ電位において電荷状態３０５に到達するまで経路３２０に従う。同様に、電荷状態３１０は、正味負の電圧３２５を印加することによって書き込まれ、それは電荷状態３１０−ａをもたらす。負の電圧３２５を除去した後、電荷状態３１０−ａは、ゼロ電圧において電荷状態３１０に到達するまで経路３３０に従う。電荷状態３０５及び３１０は、残留分極（Ｐｒ）値、すなわち、外部のバイアス（例えば、電圧）を除去すると残留する分極（及びしたがって、電荷）とも称され得る。抗電圧は、電荷（又は分極）がゼロである電圧である。
本明細書で論じられるメモリセル１０５の強誘電体材料は、ハフニウム、ジルコニウム、若しくは酸素、又はそれらの任意の組み合わせを含む化合物であり得る。例えば、それは、酸化ハフニウム又はジルコニアを含み得る。こうした強誘電体材料は、メモリセル１０５の寸法を削減するのに有益であり得る。例えば、幾つかの強誘電体材料は、それらの寸法縮小と共にそれらの強誘電体特性を喪失し得る。幾つかの場合、少なくとも１つの寸法が１００ｎｍよりも小さい強誘電体材料は強誘電体特性を示さないことがある。酸化ハフニウム又はジルコニアを含む強誘電体材料は、しかしながら、小さな寸法を有するコンポーネント、例えば、１００ｎｍよりも薄い厚さを有する薄膜において、それらの強誘電体特性を示し続け得る。
プロット３００−ｂは、線形材料３３５及び常誘電体材料３５０に対する例示的分極曲線を説明する。示されるように、線形材料３３５の電荷Ｑは印加電圧Ｖと線形である。常誘電体材料３４０は、電圧と非線形の電荷を示す。プロット３００−ａに示した強誘電体材料と比較すると、しかしながら、線形材料３３５及び常誘電体材料３４０の両者は、ゼロ電圧でゼロの電荷を有する。線形材料３３５又は常誘電体材料３４０を有するコンデンサに非ゼロの電圧を印加することによって、異なる論理状態が蓄積され得る。例えば、電荷状態３０５−ｂ及び３０５−ｃは、線形材料３３５及び常誘電体材料３４０に対する論理０を夫々表し得る。負の電圧が同様に使用されてもよい。ゼロの電荷（電荷状態３１０−ｂ）は、線形材料３３５及び常誘電体材料３４０に対する論理１を表し得る。充電された場合にコンデンサは非ゼロの電圧を有するので、それは、電子がコンデンサから漏れ出すのにエネルギー的に好都合であり得る。したがって、蓄積電荷は、ゼロの電荷に到達するまで、すなわち、論理０が論理１になるまで漏れ出し得、蓄積された論理状態は破損又は喪失される。したがって、線形材料３３５及び常誘電体材料３４０は“揮発性メモリ”
と呼ばれ得る。
図４は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する例示的メモリアレイ１００−ａを説明する。メモリアレイ１００−ａは、図１を参照しながら記述したメモリアレイ１００の一例であり得る。メモリアレイ１００−ａは、図１及び図２を参照しながら記述したようなメモリセル１０５、ワード線１１０、及びビット線１１５の例示であり得るメモリセル１０５−ｂ及び１０５−ｃ、ワード線１１０−ｂ及び１１０−ｃ、並びにビット線１１５−ｂを含む。メモリアレイ１００−ａは、強誘電体コンデンサを有する多数のメモリセル１０５に共通して接続されるプレート線２１０−ａをも含む。プレート線２１０−ａは、図２に関するプレート線２１０の一例であり得る。メモリアレイ１００−ａは、図２に関する選択コンポーネント２２０の一例であり得る選択コンポーネント２２０−ａ及び２２０−ｂをも含む。メモリセル１０５−ｂ及び１０５−ｃを含むメモリアレイ１００−ａは、単一のダイであり得る基板４０５上に形成され得る。メモリセル１０５−ｃは、例えば、メモリセル１０５−ｂがそれらの耐久限界に達するのを阻止するためのメモリセル１０５−ｂに対するキャッシュとしての機能を果たし得る。
メモリセル１０５−ｂは、強誘電体コンデンサを有し得、したがって、ＦｅＲＡＭセル１０５と称され得る。幾つかの場合、強誘電体材料は、ハフニウム若しくはジルコニウム若しくは酸素、又はそれらの任意の組み合わせの化合物であり得、例えば、それは、図３を参照しながら論じたように、酸化ハフニウム又はジルコニアから構成されてもよい。メモリセル１０５−ｃは、常誘電体コンデンサを有し得、ＤＲＡＭセル１０５と称され得る。メモリセル１０５−ｃは、グランド又は事実上グランドされたそのコンデンサの１つの端子を有し得る。
ＦｅＲＡＭは、ＤＲＡＭと比較して限定された耐久性を有し、すなわち、ＤＲＡＭセル１０５−ｃが非限定的な又は実際上非限定的な耐久性を有し得る一方で、ＦｅＲＡＭセル１０５−ｂは、その寿命に渡って支持し得る限られた数の読み出し又は書き込みサイクルを有し得る。例えば、ＤＲＡＭセル１０５−ｂの読み出し及び書き込みは、その常誘電体コンデンサを劣化しない一方、ＦｅＲＡＭセル１０５−ｂの読み出し及び書き込みは、その強誘電体コンデンサをゆっくりと劣化し得る。幾つかの場合、ＦｅＲＡＭアレイの耐久性は、ごく僅かのメモリセルがそれらの耐久限界を受ける幾つかの配備又は使用には不十分であり得る。例えば、ＦｅＲＡＭセル１０５−ｂは、典型的な多くの電子アプリケーションに適した耐久限界を有し得るが、（例えば、コンピュータウィルス又は無権限のアクセスに起因する）悪意のある攻撃は、メモリセル１０５を耐久限界に達するまで連続的に読み出し又は書き込むことによってメモリの破壊を試み得る。したがって、それらの状況に適応し、したがってＦｅＲＡＭをより幅広く配備可能にするために、メモリアレイ１００−ａ中にＦｅＲＡＭセル１０５−ｂと共にＤＲＡＭキャッシュが搭載され得る。
メモリアレイ１００−ａの例示的ホストデバイスは、モバイルデバイス又はスマートフォンであり得る。メモリアレイ１００−ａは、モバイルデバイス中の典型的なＤＲＡＭアレイに代わって使用され得る。メモリアレイ１００−ａは、ＤＲＡＭアレイに匹敵する密度、帯域幅、及び耐久性を有し得るが、リフレッシュ動作の欠如に起因してほぼゼロのスタンバイ電力を有し、該欠如は、電池の寿命を増加させ得、スタンバイ又は無電源（例えば、“オフ”）状態に続く瞬時オン動作を可能にし得る。また、メモリアレイ１００−ａのＤＲＡＭキャッシュは、ＦｅＲＡＭセル１０５−ｂの耐久性を増加させ得、悪意のある攻撃に起因する破壊を阻止し得る。
メモリアレイ１００−ａは、強誘電体メモリセル１０５−ｂ及び常誘電体メモリセル１０５−ｃの両方を様々な比率で含み得る。例えば、メモリアレイ１００−ａは、常誘電体メモリセル１０５−ｃの１つの、２つの、３つの、又はそれ以上の行若しくは列又はそれ
ら両方を含み得、該アレイの残りは強誘電体メモリセル１０５−ｂであり得る。したがって、基板４０５は、第１のタイプのコンデンサを含むメモリセル１０５−ｂと、第１のタイプのコンデンサとは異なる第２のタイプのコンデンサを含む第２のメモリセル１０５−ｃとを含み得る。幾つかの例では、両タイプのコンデンサは凹部であり得る。本明細書で使用される用語としての“凹部”は、基板の特質、一部、又は外観を指し得る。そのため、基板４０５は、第１のタイプのコンデンサを含む第１の凹部中に形成された第１のメモリセルと、第１のタイプのコンデンサとは異なる第２のタイプのコンデンサを含む第２の凹部中に形成された第２のメモリセルとを含み得る。メモリセル１０５−ｂ及び１０５−ｃは、例えば、メモリセル１０５間でデータが転送され得るように、相互に及び／又はメモリコントロール１４０と電子通信し得る。
幾つかの場合、メモリセル１０５−ｂは不揮発性メモリセルであり得、メモリセル１０５−ｃは揮発性メモリセルであり得る、例えば、メモリセル１０５−ｂは強誘電体材料を含み得、メモリセル１０５−ｃは常誘電体材料を含み得る。
ＤＲＡＭセル１０５−ｃは、ＦｅＲＡＭセル１０５−ｂと同じデジット線１１５−ｂに共通して接続されるように図４には図示されるが、これは、あらゆる実例の場合ではなくてもよい。例えば、ＤＲＡＭセル１０５−ｃは、任意のＦｅＲＡＭセル１０５とは別個のデジット線１１５に接続されてもよく、それは、ＦｅＲＡＭセル１０５及びＤＲＡＭセル１０５に使用される様々なセンシングスキームに適応し得る。
強誘電体メモリセルがその耐久限界に達することを阻止するために、ＦｅＲＡＭセル１０５−ｂ中に蓄積されたデータはＤＲＡＭセル１０５−ｃ中にキャッシュされ得る。例えば、悪意のある攻撃は、セルがその耐久限界に達するまで連続して読み出し動作を実施することによって、ＦｅＲＡＭセル１０５−ｂの破壊を試み得る。ＦｅＲＡＭセル１０５−ｂ中に蓄積されたデータをキャッシュすることは、その破壊を阻止し得る。例えば、メモリアレイ１００−ａは、強誘電体コンデンサを有し得るメモリセル１０５−ｂに対する読み出しリクエストを受信し得、メモリセル１０５−ｂ中に蓄積されたデータを、常誘電体コンデンサを含む第２のメモリセル（例えば、メモリセル１０５−ｃ）へ転送し得、ここで、該データは、メモリセル１０５−ｂの読み出しリクエストを受信することに基づいて、メモリセル１０５−ｂからメモリセル１０５−ｃへ転送される。メモリセル１０５−ｃは、直接接続、又は他のコンポーネント若しくはデバイスを含む回路経路を介してメモリセル１０５−ｂと電子通信し得る。メモリセル１０５はメモリコントローラ１４０と各々電子通信し得る。データを転送することは、メモリセル１０５−ｂ中に蓄積された論理値を読み出すことと、該論理値をメモリセル１０５−ｃに書き込むこととを含み得る。
メモリアレイ１００−ａは、メモリセル１０５−ｂからメモリセル１０５−ｃへデータを転送することに基づいて、メモリセル１０５−ｂの読み出しの試みをメモリセル１０５−ｃへその後向け得る。言い換えれば、ＦｅＲＡＭセル１０５−ｂの後続の読み出し動作は、ＦｅＲＡＭセル１０５−ｂに更にアクセスすることなく、ＤＲＡＭセル１０５−ｃから提供され得る。結果として、メモリセル１０５−ｃの後来のアクセスは、そのサイクル寿命に不利にならないであろう。幾つかの例では、ＦｅＲＡＭセル１０５−ｂとのコヒーレンシを確保するために他のキャッシュ方法が使用されてもよいが、これらの方法は、ＦｅＲＡＭセル１０５−ｂ及びＤＲＡＭセル１０５−ｃの両方が同じ基板４０５上に設置されることに起因して改善され得る。
メモリアレイ１００−ａの動作中、多数のメモリセル１０５が同時にアクセスされ得る。例えば、メモリアレイ１００−ａは、メモリセルの多数の行を含み得、ここで、各行は、共通のアクセス線（例えば、ワード線１１０−ｂ又は１１０−ｃ）を含み、共通のアクセス線を活性化することによる単一のアクセス動作中に、（複数の）メモリセル１０５の
行全体が読み出され得、又は書き込まれ得る。そうだとすると、多数のＦｅＲＡＭセル１０５がキャッシュされ得る。すなわち、（複数の）メモリセル１０５−ｂ（例えば、ワード線１１０−ｂに接続された（複数の）セル）の行全体が同時にアクセスされ得る。それらの論理値は（複数の）ＤＲＡＭセル１０５−ｃ（例えば、ワード線１１０−ｃに接続された（複数の）セル）中にキャッシュされ得る。例えば、少なくとも１つの行は、常誘電体コンデンサを含み得るメモリセル１０５（例えば、ワード線１１０−ｃに接続されたメモリセル１０５−ｃ）を有し得、残りの行は、強誘電体コンデンサを有するメモリセル（例えば、ワード線１１０−ｂに接続されたメモリセル１０５−ｂ）を含み得る。メモリアレイ１００−ａは、多数の列を同様に含み得、ここで、各列は、デジット線１１５−ｂ等の共通のデジット線を有し得る。幾つかの例では、少なくとも１つの行及び少なくとも１つの列は、常誘電体コンデンサを含むメモリセル（例えば、メモリセル１０５−ｃ）を含み得、メモリアレイ１００−ａの残りの行若しくは残りの列、又はそれら両方は、強誘電体コンデンサを有するメモリセルを含み得る。その他の行及び列の組み合わせが可能である。
幾つかの場合、メモリアレイ１００−ａは、埋設されたワード線を含み得る。例えば、ワード線１１０−ｂ及び１１０−ｃは、メモリセル１０５のコンデンサ２０５よりも下に配置され得る。埋設されたワード線１１０は、２つのメモリセル１０５のコンデンサ間に配置され得、該コンデンサと電子通信し得る。２つのメモリセル１０５は共通の接点を通じてデジット線１１５と電子通信し得る。したがって、埋設されたワード線１１０は、デジット線１１５に結合されなくてもよく、それは、総静電容量と、したがってメモリセル１０５を動作するための総電力とを削減し得る。
幾つかの例では、悪意のある攻撃は、異なるセル又は異なる行間を行き来することによって、ＤＲＡＭキャッシュの単一の行を一周し得る。すなわち、ＦｅＲＡＭセル１０５−ｂの第２の行にアクセスすることによって、それらのセルは、以前にキャッシュされたＦｅＲＡＭセル１０５−ｂの第１の行を上書きすることによりキャッシュされるであろう。ＤＲＡＭキャッシュは、しかしながら、ＦｅＲＡＭセル１０５−ｂを破壊するのに必要な時間が増加するようにサイズを増加させ得る。例えば、アレイ１００−ａは、ＦｅＲＡＭセル１０５−ｂの２つ以上の行がキャッシュされ得るように、ＤＲＡＭセル１０５−ｃの２つ以上の行を含み得る。そのため、ＦｅＲＡＭセル１０５−ｂの第２のセットが読み出される場合、それらのデータは、ＤＲＡＭセル１０５−ｃの第２のセット中に蓄積され得る。ＦｅＲＡＭセル１０５−ｂの何れかのセットへの読み出しの試みは、適切なＤＲＡＭセル１０５−ｃへその後向けられ得る。このことは、メモリセル１０５を破壊する時間を半分に削減し得る。一般的に、３つ以上のＤＲＡＭセル１０５−ｃがＦｅＲＡＭセル１０５−ｂに対するキャッシュとして使用され得、メモリセル１０５を破壊するための時間を更に減少させる。
したがって、キャッシュのサイズは、ＦｅＲＡＭセル１０５−ｂに対する耐久限界と共に、繰り返しのアクセスからの保護が求められる対象のアクセスパターンに基づいて決定され得る。例えば、第１のケースは、デバイス全体に対してＤＲＡＭセル１０５の単一の行を含み得、それは、製品の寿命の間、連続的に同じ行をアクセスする極端なケースに対して保護し得る。他のケースは、メモリバンク毎に１つの行、又は様々な行若しくは列の組み合わせを含み得る。一般的に、アクセスの試みは沢山の行に渡って広がるので、ＦｅＲＡＭセル１０５−ｂに対するＤＲＡＭセル１０５−ｃの比率は比較的小さくてもよく、単一のＦｅＲＡＭセル１０５−ｂに対する耐久限界を超えるリスクを削減する。
キャッシュを誘引するためにその他の方法が使用されてもよい。例えば、各読み出し動作をキャッシュすることに代えて、メモリセルは、アクセス（読み出し又は書き込み）の試みの幾つかの閾値に一致又は該閾値を超えた後にキャッシュされ得る。すなわち、メモ
リアレイ１００−ａ又はメモリアレイ１００−ａのコントローラは、強誘電体コンデンサを含み得るメモリセル１０５−ｂのアクセス動作の数が閾値に一致するか又は該閾値を超えるを判定し得る。メモリアレイ１００−ａは、メモリセル１０５−ｂから、常誘電体コンデンサを含む第２のメモリセル（例えば、メモリセル１０５−ｃ）へデータをその後転送し得、ここで、該データは、メモリセル１０５−ｂが閾値回数アクセスされたとの判定に基づいて、メモリセル１０５−ｂからメモリセル１０５−ｃへ転送される。（複数の）メモリセル１０５は、相互に、若しくはメモリコントローラ１４０と、又はそれら両方で電子通信し得る。メモリアレイ１００−ａは、メモリセル１０５−ｂからメモリセル１０５−ｃへデータを転送することに基づいて、メモリセル１０５−ｂのアクセスの試みをメモリセル１０５−ｃへその後向け得る。このことは、キャッシュステップが低頻度で実施されるので、あらゆる読み出し動作をキャッシュすることと比較して改善した性能を提供し得る。
コントローラのカウンタ又は一部は、メモリセル１０５−ｂの各々のアクセスの試みをカウントし得、メモリアレイ１００−ａは、アクセス動作の数が閾値に一致する又は該閾値を超えると判定し得る。幾つかの場合、閾値は、各々のアクセスの試みが上で論じられたようにキャッシュされるようにゼロであり得る。その他の正の閾値は可能である。他の場合、（複数の）アクセス動作の間の期間をタイマが判定し得、メモリアレイ１００−ａは、アクセス動作の間の期間が閾値期間よりも小さいと判定し得る。又は、メモリアレイ１００−ａは、アクセス動作の割合が閾値割合に一致する又は該閾値割合を超えると判定し得る。例えば、カウンタ及びタイマは、アクセスの試みの割合を判定するために共に使用され得る。閾値は、製造者により予め決定されてもよく、又はユーザによりプログラムされてもよい。アクセスの繰り返しの試みを検出するその他の方法が使用されてもよい。更に、メモリセル１０５の行内の何れかのメモリセル１０５の、又はメモリセル１０５のバンクへのアクセスの試みに基づいて、カウンタはインクリメントされてもよく、タイマは操作されてもよい。
ＤＲＡＭセル１０５−ｃは、書き込み動作中にＦｅＲＡＭセル１０５−ｂを保護するためにも同様に使用され得る。例えば、ＦｅＲＡＭセル１０５−ｂに論理値が書き込まれる場合、該データは、ＦｅＲＡＭセル１０５−ｂと共にＤＲＡＭセル１０５−ｃに書き込まれ得る。同じＦｅＲＡＭセル１０５−ｂが再度書き込まれる場合、該リクエストは、ＦｅＲＡＭセル１０５−ｂに書き込むことなく、ＤＲＡＭセル１０５−ｃへ向けられ得る。更に、上述の方法の内の何れかには、こうしたキャッシュステップをいつ実装するかを判定するために、例えば、カウンタ又はタイマが実装され得る。
メモリアレイ１００−ａ中のメモリセル１０５は多数の形式のものであり得る。幾つかの場合、メモリセル１０５−ｂ及び１０５−ｃは、図７以下で説明される凹部等の凹部であり得、メモリセル１０５−ｂ及び１０５−ｃは、したがって、アレイのセル又は凹部であり得る。例えば、凹部は、基板４０５中に形成され得、コンデンサは、各凹部中に作り出され得る。幾つかの場合、凹部が形成される基板４０５上に誘電材料が形成され得る。上述したように、強誘電体材料は、１００ｎｍよりも小さい寸法であっても、強誘電体特性を有し得る。したがって、メモリセル１０５−ｂ及び１０５−ｃを形成するのに使用される凹部は、1００ｎｍよりも小さい開口部を有してもよい。メモリアレイ１００−ａは
、したがって、高密度の強誘電体メモリセルを有し得、強誘電体メモリセル１０５−ｂ及びＤＲＡＭセル１０５−ｃの両方を同じ基板４０５上に形成するために、ＤＲＡＭアレイに使用される既存の形成プロセスが使用されてもよい。
別の例では、メモリアレイ１００−ａは、部分的又は全体的にクロスポイントアーキテクチャ、例えば、図５以下に示すアレイアーキテクチャのメモリアレイであり得る。例えば、ＦｅＲＡＭセル１０５−ｂはこうしたアーキテクチャを使用し得、それらの強誘電体
コンデンサは、依然として１００ｎｍよりも小さい寸法を有し得る。ＤＲＡＭセル１０５−ｃは凹部アーキテクチャを有し得る。
幾つかの場合、２つのメモリタイプは別個のアレイであってもよい。言い換えれば、第１のメモリアレイは第１のメモリセルを含み、ここで、第１のアレイの各メモリセルは第１のタイプのコンデンサを含み、第２のメモリアレイは第２のメモリセルを含み、ここで、第２のアレイの各メモリセルは第２のタイプのコンデンサを含む、幾つかの場合、第１のメモリセルは不揮発性メモリセルであり得、第２のメモリセルは揮発性メモリセルであり得る。例えば、メモリセル１０５−ｂは強誘電体材料を含み得、メモリセル１０５−ｃは常誘電体材料を含み得る。
他の例では、一方のセルが他方のバックアップとしての機能を果たすように、第１のタイプのメモリセルは、第２のタイプのメモリセルと直接対にされ得る。例えば、メモリアレイ１００−ａは、第１のタイプのコンデンサを含む第１のメモリセルタイプ（例えば、メモリセル１０５−ｂ）と、第１のタイプのコンデンサとは異なる第２のタイプのコンデンサを含む第２のメモリセルタイプ（例えば、メモリセル１０５−ｃ）とを含み得、ここで、メモリアレイ１００−ａの少なくとも１つのサブセットは、複数のメモリセル対を含み、各メモリセル対は、第１のメモリセルタイプの第１のメモリセルと、第２のメモリセルタイプの第２のメモリセルとを含む。ＦｅＲＡＭ１０５−ｂは、例えば、その対にされたＤＲＡＭセル１０５−ｃに対するバックアップとしての機能を果たし得る。幾つかの場合、メモリアレイ１００−ａは、多数の行及び列を含み得、メモリセル対の第２のメモリセルは、第１のメモリセルに隣接する列又は行に設置される、第１のタイプのコンデンサは強誘電性絶縁体を含み得、第２のタイプのコンデンサは常誘電体材料又は線形誘電材料を含み得る。
図５は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する例示的メモリアレイ１００−ｂを説明する。メモリアレイ１００−ｂは、図１及び図４に関するメモリアレイ１００の一例であり得る。メモリアレイ１００−ｂは、図１、図２、及び図４を参照しながら記述したようなメモリセル１０５、ワード線１１０、及びビット線１１５の例示であり得るメモリセル１０５−ｄ、ワード線１１０−ｄ、及びビット線１１５−ｃを含む。メモリセル１０５−ｄは、電極５０５、電極５０５−ａ、及びメモリ素子５２０を含み、ここで、メモリ素子５２０は強誘電体材料であり得る。メモリアレイ１００−ｂは、底部電極５１０及び選択コンポーネント５１５をも含む。幾つかの場合、多数のメモリアレイ１００−ｂを相互に積み重ねることによって３Ｄメモリアレイが形成され得る。幾つかの場合、積み重ねられた２つのアレイは、各水平面（レベル）がワード線１１０又はビット線１１５を共有し得るように、共通のアクセス線を有し得る。上述したように、メモリ素子５２０をプログラムすることによって様々な論理状態が蓄積され得る。メモリアレイ１００−ｂは、他のメモリアーキテクチャ、例えば、凹部中に形成されたコンデンサと同様に組み合わせられ得る。
メモリアレイ１００−ｂは、クロスポイントアーキテクチャと称され得、ここで、ワード線１１０とビット線１１５との交差においてピラーが置かれる。例えば、メモリセル１０５−ｄは、ワード線１１０−ｄとビット線１１５−ｃとが交差するピラー構造体として示される。示されるように、ピラー構造体は、様々な電極、選択コンポーネント５１５、及びメモリ素子５２０を含み得る。他の構成が可能であり得る。
メモリアレイ１００−ｂは、材料の形成及び除去の様々な組み合わせによって作られ得る。例えば、ワード線１１０−ｄ、底部電極５１０、選択コンポーネント５１５、電極５０５−ａ、メモリ素子５２０、及び電極５０５に対応する材料の層が堆積され得る。図５に示したピラー構造体等の所望の機構をその後作り出すために、材料が選択的に除去され
得る。例えば、フォトレジストをパターニングするフォトリソグラフィを使用して機構が画定され得、エッチング等の技術により材料がその後除去され得る。図５に図示した線構造体を形成するために、材料の層を堆積し、選択的にエッチングすることによって、例えば、ビット線１１５−ｃがその後形成され得る。幾つかの場合、電気的絶縁領域又は材料が形成又は堆積され得る。該電気的絶縁領域は、シリコン酸化物、シリコン窒化物、又はその他の電気的絶縁材料等の、酸化物又は窒化物の材料を含み得る。
選択コンポーネント５１５は、幾つかの場合、メモリセル１０５−ｄと、ワード線１１０−ｄ又はビット線１１５−ｃ等の少なくとも１つの導電線との間に直列に接続され得る。例えば、図５に図示されるように、選択コンポーネント５１５は、電極５０５−ａと底部電極５１０との間に設置され得、したがって、選択コンポーネント５１５は、メモリセル１０５−ｄとワード線１１０−ｄとの間に直列に設置される。他の構成が可能である。例えば、選択コンポーネントは、メモリセル１０５−ｄとビット線１１５−ｃとの間に直列に設置されてもよい。選択コンポーネントは、特定のメモリセル１０５−ｄを選択するのを助力し得、又は選択されたメモリセル１０５−ｄに隣接する非選択のメモリセル１０５−ｄを通じて電流が流れ出ることを阻止するのに役立ち得る。選択コンポーネントは、ダイオード等のその他のタイプの２端子選択デバイスの中でもとりわけ、金属−絶縁体−金属（ＭＩＭ）接合、オボニックスレッショルドスイッチ（ＯＴＳ）、又は金属−半導体−金属（ＭＳＭ）スイッチ等の、電気的に非線形のコンポーネント（例えば、非オーミックコンポーネント）を含み得る。幾つかの場合、選択コンポーネントはカルコゲニド膜である。
上で論じられたように、図５のメモリセル１０５−ｄは、不揮発性の蓄積能力を有し得る強誘電体メモリ素子５２０を含み得る。上で論じられたように、メモリアレイ１００−ｂの寿命を保持するために、ＤＲＡＭセルは、メモリアレイ１００−ｂに対するキャッシュとして使用され得る。ＤＲＡＭキャッシュ及びメモリアレイ１００−ｂは同じ基板又はダイ上に設置され得る。
図６は、本開示の様々な実施形態に従った、ハイブリッドメモリデバイスを含むシステムを説明する。システム６００は、図４に関する基板４０５の一例であり得る基板４０５−ａを含む。システム６００は、図１、図４、及び図５に関するメモリアレイ１００の一例であり得るメモリアレイ１００−ｃ及び１００−ｄを含む。メモリアレイ１００−ｃは不揮発性メモリアレイであり得、メモリアレイ１００−ｄは揮発性メモリアレイであり得る。システム６００は、カウンタ６０５、タイマ６１０、外部コンポーネント６１５、及び図１に関するメモリコントローラ１４０の一例であり得るメモリコントローラ１４０−ａをも含む。
メモリアレイ１００−ｃ及び１００−ｄは、同じ基板４０５−ａ（又はダイ）上に設置され得、それは、上で論じられたように、別個のダイ上に設置された各アレイと比較して向上した性能を有し得る。幾つかの場合、メモリアレイ１００−ｃ及び１００−ｄは、組み合わされた単一のメモリアレイであり得る。メモリコントローラ１４０−ａは、図６の基板４０５−ａの外側に示されているが、幾つかの場合、それは基板４０５−ａ上に設置され得る。更に、カウンタ６０５及びタイマ６１０は、基板４０５−ａから分離して設置され得、又はコントローラ１４０−ａの一部であり得る。
メモリアレイ１００−ｃはＦｅＲＡＭアレイであり得、すなわち、それは、強誘電体コンデンサを有するメモリセルを含み得る。そうだとして、メモリアレイ１００−ｃは、ＦｅＲＡＭアレイ１００−ｃと称され得る。ＦｅＲＡＭアレイ１００−ｃは、凹部を有するメモリセル１０５から構成され得る。幾つかの場合、ＦｅＲＡＭアレイ１００−ｃは、ピラー構造体を有するメモリセル１０５、例えば、図４及び図５を参照しながら論じたよう
なクロスポイントアーキテクチャを含んでもよい。
メモリアレイ１００−ｄはＤＲＡＭアレイであり得、すなわち、それは、常誘電体コンデンサを有するメモリセルを含み得る。したがって、メモリアレイ１００−ｄはＤＲＡＭアレイ１００−ｄと称され得る。ＤＲＡＭアレイ１００−ｄは、図４を参照しながら論じたような凹部を有するメモリセル１０５から構成されてもよい。
幾つかの場合、ＦｅＲＡＭアレイ１００−ｃは蓄積用に使用され得、ＤＲＡＭアレイ１０−ｄはＦｅＲＡＭアレイ１００−ｃに対するキャッシュとしての機能を果たし得る。例えば、ＦｅＲＡＭアレイ１００−ｃは、ＤＲＡＭアレイ１００−ｄと比較して、改善したダイ面積効率を有し得る。例えば、ＦｅＲＡＭアレイ１００−ｃは、各メモリセルがＤＲＡＭセル１０５よりも小さいダイ面積を占める（図５に示したような）クロスポイントアレイであり得る。更に、該クロスポイントアレイは、３次元アレイであり得、したがって、面積効率を著しく増加させる。幾つかの場合、ＦｅＲＡＭアレイ１００−ｃは、ＤＲＡＭアレイ１００−ｄと比較してより高い遅延時間又はより高い有効電力を有し得、それは、ＦｅＲＡＭアレイ１００−ｃに対するキャッシュとしてＤＲＡＭアレイ１００−ｄを使用するのに有利であり得る。例えば、多数のメモリセル１０５のページ又はユニットは、ＦｅＲＡＭアレイ１００−ｃとＤＲＡＭアレイ１００−ｄとの間に交換され得る。両アレイは同じ基板４０５−ａ上にあり得るので、この転送は、それらが別個の基板又はダイ上にあった場合よりも高速であり得る。幾つかの例では、ＤＲＡＭアレイ１００−ｄは、外部のプロセッサ又はコンポーネントによる介入なしに管理され得る。例えば、該転送は、キャッシュとして内部的にではあるが、より大きなローカルキャッシュ線を管理する能力で管理され得る。
幾つかの場合、メモリコントローラ１４０−ａは、メモリアレイ１００−ｃ及び１０−ｄを管理し得る。例えば、メモリコントローラ１４０−ａは、第１のセルタイプの第１のメモリセル１０５と第２のセルタイプの第２のメモリセル１０５との間で少なくとも１つの論理値を転送するための指示を受信し得、ここで、第１のセルタイプは強誘電体コンデンサを含み、第２のセルタイプは常誘電体コンデンサを含む。例えば、第１のメモリセル１０５はＦｅＲＡＭアレイ１００−ｃの一部であり得、第２のメモリセル１０５はＤＲＡＭアレイ１００−ｄの一部であり得る。メモリコントローラ１４０−ａは、第１のメモリセルと第２のメモリセルとの間で少なくとも１つの論理値を転送し得る。例えば、ＦｅＲＡＭアレイ１００−ｃへの書き込み動作において、論理値がＤＲＡＭアレイ１００−ｄにまず書き込まれ得る。メモリコントローラ１４０−ａは、ＤＲＡＭアレイ１００−ｄ中の蓄積された論理値を読み出し得、それをＦｅＲＡＭアレイ１００−ｃにその後書き込み得る。読み出し動作に対しては、メモリコントローラ１４０−ａは、ＦｅＲＡＭアレイ１００−ｃ中に蓄積された論理値を読み出し得、その他の動作に従いそれがアクセスされ得るＤＲＡＭアレイ１００−ｄ中にそれがキャッシュされるように、それをＤＲＡＭアレイ１００−ｄに書き込み得る。これらの動作は単一のメモリセル１０５に限定されず、例えば、該動作は、多数のメモリセル１０５又はメモリページを伴い得る。例えば、ＦｅＲＡＭアレイ１００−ｃのメモリセルの量は、ＤＲＡＭアレイ１００−ｄのメモリセルの量より大きくてもよく、少なくとも１つの論理値を転送することは、第１及び第２のメモリアレイ間で論理値のサブセットを転送することを含み得る。
こうしたシステムは、例えば、ＤＲＡＭメインメモリと、ハードディスクドライブ（ＨＤＤ）及び／又はＮＡＮＤ固体状態ドライブ（ＳＤＤ）ストレージの何れかとに基づくコンピューティングプラットフォームを含むベースラインシステムにとって有益であり得る。幾つかの場合、ＦｅＲＡＭアレイ１００−ｃの遅延時間は、ＮＡＮＤ又はＨＤＤよりも数桁よくなり得、ストレージへの／ストレージからのページングメモリに起因する負の性能への影響を大きく減少させ得る。同じ基板４０５−ａ上でのＤＲＡＭアレイ１００−ｄ
とＦｅＲＡＭアレイ１００−ｃとの組み合わせは、（例えば、時間に関して測定されるような）システム性能上のそれらの転送の影響を更に削減し得、また、２つのシステムインタフェースに渡って、ホストメモリコントローラ及び入出力（ＩＯ）ハブを通じて別個のＤＲＡＭデバイスとＮＡＮＤ／ＨＤＤデバイスとの間でそれらの転送を行う場合よりも低電力を消費するであろう。
幾つかの場合、ＦｅＲＡＭアレイ１００−ｃはＤＲＡＭアレイ１００−ｄのバックアップとしての機能を果たし得る。例えば、ＤＲＡＭアレイ１００−ｄへの電力が中断される場合、ＤＲＡＭアレイ１００−ｄ中に蓄積されたデータは不揮発性ＦｅＲＡＭアレイ１００−ｃへ転送され得る。そうした場合、メモリセル１０５の量において、ＤＲＡＭアレイ１００−ｄのサイズは、ＦｅＲＡＭアレイ１００−ｃ以下であり得る。その他の相対的なサイズが可能であり得る。電力が中断すると、ＤＲＡＭアレイ１００−ｄの内容、又は指定された部分がＦｅＲＡＭアレイ１００−ｃへ転送され得る。該転送は単一の基板４０５−ａ内に含まれるので、転送のための電力需要は、（異なる基板又はダイ上のアレイと比較して）削減され得又は省き得、それは、こうした電力の中断中に他のダイへデータを転送するのに使用されるスーパキャパシタ等の他のコンポーネントを省き得る。幾つかの場合、電力中断時点でのＤＲＡＭアレイ１００−ｄの内容が、喪失されるものとして受け入れられるか、それとも永続的なメモリを実現するために保護されるかを確保するために、従来の不揮発性蓄積方法が使用され得る。
こうしたシステムは、更なる利益を有し得る。例えば、ＤＲＡＭ及びＮＡＮＤメモリを有する不揮発性デュアルインラインメモリモジュール（ＮＶＤＩＭＭ）は、電力中断の場合にＤＲＡＭの内容をＮＡＮＤへ転送するのにかかる時間の間、非常用電源を提供するように設計され、且つ別個のデバイス間でそれらの転送を行う期間の間、十分な電力を提供しなければならない電源を必要とする。同じ基板４０５−ａ上にＦｅＲＡＭアレイ１００−ｃとＤＲＡＭアレイ１００−ｄとを有する上で論じた例では、それらの転送は、高速且つオンチップであり、電力需要を２つの方法で削減する。
メモリアレイ１００−ｃと１００−ｄとの間でデータを転送するための指示は、外部のハードウェア又はソフトウェアを表し得る外部コンポーネント６１５から到来し得る。言い換えれば、少なくとも１つの論理値を転送するための指示は、基板４０５−ａの外部にあるコンポーネントから指示を受信することを含み得る。幾つかの場合、第１のメモリセルと第２のメモリセルとの間で少なくとも１つの論理値を転送するための指示は、ホストデバイスの停電に基づき得る。例えば、スマートフォンデバイスが停電し得、揮発性のＤＲＡＭアレイ１００−ｄの内容は、データを保持するために不揮発性のＦｅＲＡＭアレイ１００−ｃへ転送され得る。
図７Ａ、図７Ｂ、及び図７Ｃは、本開示の様々な実施形態に従った、処理ステップ７００、７０１、７０２、７０３、７０４、及び７０５を含み得る、ハイブリッドメモリデバイスを形成するための例示的プロセスフローを説明する。もたらされるメモリデバイスは、図１、図４、及び図６に関するメモリアレイ１００中のメモリセルアーキテクチャの一例であり得る。処理ステップ７００〜７０５は、誘電材料７１０、電極材料７１５、マスク材料７２０、強誘電体材料７２５、電極材料７３０、及び常誘電体材料７３５の形成を含む。処理ステップ７００〜７０５は、単一の基板又はダイ上に２つのタイプのメモリセル１０５を形成し得る。もたらされるメモリセルは、凹部中に形成されたコンデンサであり得る。幾つかの例では、コンデンサは、埋設されたワード線１１０と電子通信し得る。
図７Ａ〜図７Ｃ及び図８以下で示される材料又はコンポーネントを形成するために、様々な技術が使用され得る。これらは、例えば、薄膜成長技術の中でもとりわけ、化学気相成長（ＣＶＤ）、有機金属気相成長（ＭＯＣＶＤ）、物理気相成長（ＰＶＤ）、スパッタ
堆積、原子層堆積（ＡＬＤ）、又は分子線エピタキシー（ＭＢＥ）を含み得る。材料は、例えば、化学エッチング（“ウェットエッチング”とも称される）、プラズマエッチング（“ドライエッチング”とも称される）、又は化学機械研磨を含み得る複数の技術を使用して除去され得る。
処理ステップ７００において、誘電材料７１０中に凹部が形成され得る。幾つかの例では、凹部のアレイが形成され得る。凹部の開口部の最大寸法は、１００ｎｍよりも小さくてもよい。誘電材料７１０は、基板であり得、又は基板上に堆積された誘電材料であり得る。凹部は、機構を必要に応じて画定するためにフォトマスク及びフォトリソグラフィを使用し得る様々なエッチング技術を使用して形成され得る。
処理ステップ７０１において、アレイの２つ以上の凹部の表面上に第１の導電材料を形成するために、電極材料７１５が堆積され得る。幾つかの場合、これは、コンデンサの第１の電極に対応し得る。凹部の外側の電極材料７１５は除去され得る。１つのタイプのメモリセルを被覆するために、マスク材料７２０がその後形成され得る。
図７Ｂの処理ステップ７０２において、強誘電体材料７２５を含む第１のメモリ素子材料がアレイの第１の凹部中に形成され得、ここで、第１のメモリ素子材料は、第１の凹部中の電極材料７１５に結合される。したがって、マスク材料７２０により被覆されない凹部内にメモリ素子が形成され得る。強誘電体材料は、ハフニウム若しくはジルコニウム若しくは酸素、又はそれらの任意の組み合わせを含む化合物、例えば、酸化ハフニウム若しくはジルコニアであり得る。
第１の凹部の第１のメモリ素子材料（強誘電体材料７２５）に結合される電極材料７３０を堆積することによって、第２の導電材料がその後形成され得る。電極材料７３０はコンデンサの第２の電極であり得る。処理ステップ７０３において、マスク材料７２０は、以前にマスクされた凹部を露出するために除去され得る。
図７Ｃの処理ステップ７０４において、以前に形成された強誘電体材料７２５を有するコンデンサを被覆するために、第２のマスク材料７２０が形成され得る。その後、常誘電体材料７３５を含む第２のメモリ素子材料がアレイの第２の凹部中に形成され得、ここで、第２のメモリ素子材料は、第２の凹部中の第１の導電材料（電極材料７１５）に結合される。例えば、電極材料７３０を堆積することによって、第２の凹部の第２のメモリ素子材料に結合された第３の導電材料がその後形成され得る。
処理ステップ７０５において、第２のマスク材料７２０は除去され得る。もたらされる構造体は、２つのメモリセルタイプ、常誘電体メモリセル及び強誘電体メモリセルである。相互に隣接して図示されているが、（複数の）メモリセルタイプは相互に隣接している必要はない。処理中にメモリアレイの何れの部分もマスクを取るために、マスク材料７２０が適切にパターニングされる。したがって、メモリアレイの一部に強誘電体メモリセルが形成され得、別の部分に常誘電体メモリセルが形成され得る。
図８は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための例示的プロセス８００を説明する。もたらされるメモリデバイスは、図１、図４、図５、及び図６に関するメモリアレイ１００中のメモリセルアーキテクチャの一例であり得る。プロセス８００は、誘電材料８０５、電極材料８１０、電極材料８１５、常誘電体材料８２０、強誘電体材料８２５、選択コンポーネント材料８３０、ワード線材料８３５、ビット線材料８４０、及び誘電材料８４５の形成を含む。プロセス８００は、単一の基板又はダイ上に２つのタイプのメモリセル１０５を形成し得る。１つのタイプは図７で論じられたような凹部であり得、他のタイプは図５で論じられたようなクロスポイント構造体で
あり得る。
プロセス８００は、図７を参照しながら論じたように、凹部中に常誘電体メモリセルを形成することを含み得る。例えば、凹部は誘電材料８０５中に形成され得る。誘電材料８０５は、基板であり得、又は基板上に堆積された誘電材料であり得る。凹部は、機構を画定するためにフォトマスク及びフォトリソグラフィを使用し得る様々なエッチング技術を使用して形成され得る。コンデンサの第１の電極を作り出すために、電極材料７１５が堆積され得る。凹部の外側の電極材料７１５は除去され得る。凹部内の電極材料７１５上に膜を形成するために、常誘電体材料８２０が堆積され得る。コンデンサの第２の電極を形成するために、電極材料８１５がその後堆積され得る。
プロセス８００は、強誘電体クロスポイントアレイを形成することを含み得る。クロスポイントアレイを形成するために多数の方法が使用され得る。基板上に材料を堆積することによって、例えば、材料の層を堆積することによって、材料のスタックが形成され得る。実例として、ワード線材料８３５、電極材料８１０、選択コンポーネント材料８３０、電極材料８１０、強誘電体材料８２５、及び電極材料８１０に対応する層が堆積され得る。該スタックは、一方向にチャネルを作り出すためにエッチングされ得る。エッチングされたチャネルは、適切なマスクを用いて画定され得る。チャネルは誘電材料８４５で充填され得る。もたらされる構造体の上部にビット線材料８４０がその後形成され得る。第２のエッチングは、ピラー構造体をその後形成し得る。例えば、チャネルの第２のセットを該第１のセットに実質的に直交する方向にエッチングすることによって。同様に、エッチングされたチャネルの第２のセットは適切なマスクを用いて画定され得る。
したがって、プロセス８００は、第１のメモリアレイであって、凹んだ常誘電体コンデンサを含む該第１のメモリアレイを基板上に形成することと、第２のメモリアレイであって、複数のピラーを含む該第２のメモリアレイを基板上に形成することであって、ここで、複数のピラーの内の各々は強誘電体コンデンサを含むことを含み得る。
図９は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持するメモリアレイ１００−ｅのブロック図９００を示す。メモリアレイ１００−ｅは、電子メモリ装置と称され得、図１〜図６を参照しながら記述したメモリコントローラ１４０及びメモリセル１０５の例示であり得る、メモリコントローラ１４０−ｂ並びにメモリセル１０５−ｅ及び１０５−ｆを含む。メモリコントローラ１４０−ｂは、バイアスコンポーネント９１０及びタイミングコンポーネント９１５を含み得、図１〜図６に記述したようにメモリアレイ１００−ｅを動作し得る。メモリコントローラ１４０−ｂは、図１、図２、図４、及び図５を参照しながら記述したワード線１１０、デジット線１１５、センスコンポーネント１２５、及びプレート線２１０の例示であり得るワード線１１０−ｅ、デジット線１１５−ｄ、センスコンポーネント１２５−ｂ、及びプレート線２１０−ｂと電子通信し得る。メモリアレイ１００−ｅはリファレンスコンポーネント９２０及びラッチ９２５をも含み得る。メモリアレイ１００−ｅのコンポーネントは、相互に電子通信し得、図１〜図６を参照しながら記述した機能を実施し得る。幾つかの場合、リファレンスコンポーネント９２０、センスコンポーネント１２５−ｂ、及びラッチ９２５はメモリコントローラ１４０−ｂのコンポーネントであり得る。メモリセル１０５−ｅは、不揮発性メモリセル、例えば、ＦｅＲＡＭセルであり得、メモリセル１０５−ｆは、揮発性メモリセル、例えば、ＤＲＡＭセルであり得る。メモリセル１０５−ｅ及び１０５−ｆは相互に電子通信し得る。
メモリコントローラ１４０−ｂは、ワード線１１０−ｅ、プレート線２１０−ｂ、又はデジット線１１５−ｄを、それらの様々なノードに電圧を印加することによって活性化するように構成され得る。例えば、バイアスコンポーネント９１０は、上述したようにメモ
リセル１０５−ｅ又は１０５−ｆを読み出す又は書き込むために、メモリセル１０５−ｅ又は１０５−ｆを動作させるための電圧を印加するように構成され得る。幾つかの場合、メモリコントローラ１４０−ｂは、図１を参照しながら記述したように、行デコーダ、列デコーダ、又はそれら両方を含み得る。このことは、メモリコントローラ１４０−ｂが１つ以上のメモリセル１０５にアクセスすることを可能にし得る。バイアスコンポーネント９１０はまた、センスコンポーネント１２５−ｂに対するリファレンス信号を生成するための電位をリファレンスコンポーネント９２０に提供し得る。また、バイアスコンポーネント９１０は、センスコンポーネント１２５−ｂの動作のための電位を提供し得る。
幾つかの場合、メモリコントローラ１４０−ｂは、その動作をタイミングコンポーネント９１５を使用して実施し得る。例えば、タイミングコンポーネント９１５は、本明細書で論じた、読み出し及び書き込み等のメモリ機能を実施するためのスイッチング及び電圧印加に対するタイミングを含む、様々なワード線選択及びプレートバイアスのタイミングを制御し得る。幾つかの場合、タイミングコンポーネント９１５はバイアスコンポーネント９１０の動作を制御し得る。
リファレンスコンポーネント９２０は、センスコンポーネント１２５−ｂに対するリファレンス信号を生成するための様々なコンポーネントを含み得る。リファレンスコンポーネント９２０は、リファレンス信号を生み出すように構成された回路を含み得る。幾つかの場合、リファレンスコンポーネント９２０は、他の強誘電体メモリセル１０５であり得る。幾つかの例では、リファレンスコンポーネント９２０は、図３を参照しながら記述したように、２つのセンス電圧間の値を有する電圧を出力するように構成され得る。又は、リファレンスコンポーネント９２０は、事実上のグランド電圧（すなわち、約０Ｖ）を出力するように設計され得る。
センスコンポーネント１２５−ｂは、（デジット線１１５−ｄを通じた）メモリセル１０５−ｅ又は１０５−ｆからの信号を、リファレンスコンポーネント９２０からのリファレンス信号と比較し得る。論理状態を判定すると、センスコンポーネントは、該出力をラッチ９２５中にその後蓄積し得、ここで、該出力は、メモリアレイ１００−ｅが一部である電子デバイスの動作に従って使用され得る。
幾つかの場合、メモリコントローラ１４０−ｅは、メモリセル１０５−ｅとメモリセル１０５−ｆとの間で少なくとも１つの論理値を転送するための指示を受信し得る。例えば、メモリセル１０５−ｆへの書き込み動作において、論理値がメモリセル１０５−ｅにまず書き込まれ得る。メモリコントローラ１４０−ｂは、メモリセル１０５−ｅ中の蓄積された論理値を読み出し得、それをメモリセル１０５−ｆにその後書き込み得る。読み出し動作に対しては、メモリコントローラ１４０−ｂは、メモリセル１０５−ｆ中に蓄積された論理値を読み出し得、その他の動作に従いそれがアクセスされ得るメモリセル１０５−ｅ中にそれがキャッシュされるように、それをメモリセル１０５−ｅに書き込み得る。これらの動作は単一のメモリセル１０５に限定されず、例えば、該動作は、多数のメモリセル１０５又はメモリページを伴い得る。
図１０は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持するシステム１０００を説明する。システム１０００は、様々なコンポーネントを接続し若しくは様々なコンポーネントを物理的に支持するプリント回路基板であり得又は該プリント回路基板を含み得るデバイス１００５を含む。デバイス１００５は、図１、図４、図５、図６、及び図９を参照しながら記述したメモリアレイ１００の一例であり得るメモリアレイ１００−ｆを含む。メモリアレイ１００−ｆは、図１、図６、及び図９を参照しながら記述したメモリコントローラ１４０と、図１、図２、図４、図５、図６、及び図９を参照しながら記述したメモリセル１０５との例示であり得る、メモリコントローラ１４０−ｃ及
びメモリセル１０５−ｇを含み得る。デバイス１００５は、プロセッサ１０１０、ＢＩＯＳコンポーネント１０１５、周辺コンポーネント１０２０、及び入出力制御コンポーネント１０２５をも含み得る。デバイス１００５のコンポーネントはバス１０３０を通じて相互に電子通信し得る。メモリアレイ１００−ｆは、揮発性及び不揮発性の両メモリセル１０５を含み得る。
プロセッサ１０１０は、メモリコントローラ１４０−ｃを通じてメモリアレイ１００−ｆを動作するように構成され得る。幾つかの場合、プロセッサ１０１０は、図１、図６、及び図９を参照しながら記述したメモリコントローラ１４０の機能を実施し得る。他の場合、メモリコントローラ１４０−ｃはプロセッサ１０１０中に集積され得る。プロセッサ１０１０は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネントであり得、又はこれらのタイプのコンポーネントの組み合わせであり得、プロセッサ１０１０は、メモリセル１０５間で論理値を転送することを含む、本明細書に記述した様々な機能を実施し得る。プロセッサ１０１０は、例えば、様々な機能又はタスクをデバイス１００５に実施させるために、メモリアレイ１００−ｆ中に蓄積されたコンピュータ可読命令を実行するように構成され得る。
ＢＩＯＳコンポーネント１０１５は、ファームウェアとして動作するベーシックインプット／アウトプットシステム（ＢＩＯＳ）を含むソフトウェアコンポーネントであり得、それは、システム１０００の様々なハードウェアコンポーネントを初期化し得、稼働し得る。ＢＩＯＳコンポーネント１０１５は、プロセッサ１０１０と様々なコンポーネント、例えば、周辺コンポーネント１０２０、入出力制御コンポーネント１０２５等との間のデータの流れをも管理し得る。ＢＩＯＳコンポーネント１０１５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又は任意のその他の不揮発性メモリ中に蓄積されたプログラム又はソフトウェアを含み得る。
周辺コンポーネント１０２０は、デバイス１００５中に集積される任意の入力若しくは出力デバイス、又はそうしたデバイスに対するインタフェースであり得る。例示として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアル若しくはパラレルポート、又はペリフェラルコンポーネントインタコネクト（ＰＣＩ）若しくはアクセラレーテッドグラフィックスポート（ＡＧＰ）スロット等の周辺カードスロットが挙げられ得る。
入出力制御コンポーネント１０２５は、プロセッサ１０１０と周辺コンポーネント１０２０、入力デバイス１０３５、又は出力デバイス１０４０との間のデータ通信を管理し得る。入出力制御コンポーネント１０２５は、デバイス１００５中に集積されない周辺装置をも管理し得る。幾つかの場合、入出力制御コンポーネント１０２５は、外部周辺装置への物理的接続又はポートを表し得る。
入力１０３５は、デバイス１００５又はそのコンポーネントへの入力を提供する、デバイス１００５の外にあるデバイス又は信号を表し得る。これは、ユーザインタフェース、又はその他のデバイスとのインタフェース若しくはその他のデバイス間のインタフェースを含み得る。幾つかの場合、入力１０３５は、周辺コンポーネント１０２０を介してデバイス１００５とインタフェースで連結する周辺装置であり得、又は入出力制御コンポーネント１５３５により管理され得る。
出力１０４０は、デバイス１００５又はその何れかのコンポーネントからの出力を受信
するように構成された、デバイス１００５の外にあるデバイス又は信号を表し得る。出力１０４０の例は、表示装置、音声スピーカ、プリントデバイス、別のプロセッサ、又はプリント回路基板等を含み得る。幾つかの場合、出力１０４０は、周辺コンポーネント１０２０を介してデバイス１００５とインタフェースで連結する周辺装置であり得、又は入出力制御コンポーネント１０２５により管理され得る。
メモリコントローラ１４０−ｃ、デバイス１００５、及びメモリアレイ１００−ｆのコンポーネントは、それらの機能を実行するように設計された回路で構成され得る。これは、本明細書に記載される機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗、アンプ、又はその他の能動素子若しくは非能動素子を含み得る。
図１１は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを動作するための方法１１００を説明するフローチャートを示す。方法１１００の動作は、図１〜図６、図９、及び図１０を参照しながら記述したように、メモリアレイ１００により実装され得る。例えば、方法１１００の動作は、図１、図６、図９、及び図１０を参照しながら記述したようなメモリコントローラ１４０により実施され得る。幾つかの例では、メモリコントローラ１４０は、後述する機能を実施するために、メモリアレイ１００の機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリコントローラ１４０は、以下に記述される機能の機構を専用のハードウェアを使用して実行し得る。
ブロック１１０５において、方法は、図１、図４、図６、及び図９を参照しながら記述したように、強誘電体コンデンサを含む第１のメモリセルに対する読み出しリクエストを受信することを含み得る。幾つかの例では、ブロック１１０５の動作は、図１、図６、図９、及び図１０を参照しながら記述したようなメモリコントローラ１４０により実施され得、又は容易にされ得る。
ブロック１１１０において、方法は、図１、図４、図６、及び図９を参照しながら記述したように、第１のメモリセルから、常誘電体コンデンサを含む第２のメモリセルへデータを転送することであって、ここで、該データは、第１のメモリセルの読み出しリクエストを受信することに少なくとも部分的に基づいて、第１のメモリセルから第２のメモリセルに転送されることを含み得る。幾つかの例では、ブロック１１１０の動作は、図１、図６、図９、及び図１０を参照しながら記述したようなメモリコントローラ１４０により実施され得、又は容易にされ得る。幾つかの場合、ブロック１１１０の動作は、図１０を参照しながら記述したように、ホストプロセッサ１０１０からの介入なしに実施され得る。
ブロック１１１５において、方法は、図１、図４、図６、及び図９を参照しながら記述したように、第１のメモリセルから第２のメモリセルへデータを転送することに少なくとも部分的に基づいて、第１のメモリセルの読み出しの試みを第２のメモリセルへ向けることを含み得る。幾つかの例では、ブロック１１１５の動作は、図１、図６、図９、及び図１０を参照しながら記述したようなメモリコントローラ１４０により実施され得、又は容易にされ得る。
幾つかの場合、方法は、第２の強誘電体コンデンサを含む第３のメモリセルに対する読み出しリクエストを受信することと、第３のメモリセルから、第２の常誘電体コンデンサを含む第４のメモリセルへデータを転送することであって、ここで、該データは、第３のメモリセルの読み出しリクエストを受信することに少なくとも部分的に基づいて、第３のメモリセルから第４のメモリセルへ転送されることと、第３のメモリセルから第４のメモリセルへデータを転送することに少なくとも部分的に基づいて、第３のメモリセルの読み
出しの試みを第４のメモリセルへ向けることとを含み得る。幾つかの場合、第１のメモリセルは複数の強誘電体メモリセルを含み、第２のメモリセルは複数の常誘電体メモリセルを含む。
方法１１００のメモリセル１０５は、クロスポイントアレイアーキテクチャの凹部又はピラーを含み得る。凹部は１００ｎｍよりも小さいサイズの開口部を有し得る。強誘電体コンデンサは、酸化ハフニウム又はジルコニア等の、ハフニウム若しくはジルコニウム若しくは酸素、又はそれらの任意の組み合わせで作られた材料を含み得る。
図１２は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを動作するための方法１２００を説明するフローチャートを示す。方法１２００の動作は、図１〜図６、図９、及び図１０を参照しながら記述したように、メモリアレイ１００により実装され得る。例えば、方法１２００の動作は、図１、図６、図９、及び図１０を参照しながら記述したようなメモリコントローラ１４０により実施され得る。幾つかの例では、メモリコントローラ１４０は、後述する機能を実施するために、メモリアレイ１００の機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリコントローラ１４０は、以下に記述される機能の機構を専用のハードウェアを使用して実施し得る。
ブロック１２０５において、方法は、図１、図４、図６、及び図９を参照しながら記述したように、強誘電体コンデンサを含む第１のメモリセルのアクセス動作の数が閾値を超えると判定することを含み得る。幾つかの例では、方法は、アクセス動作の数をカウントすることと、アクセス動作のカウントされた数が閾値に一致する又は該閾値を超えると判定することとを含み得る。他の例では、方法は、アクセス動作の割合が閾値割合に一致する又は該閾値割合を超えると判定することを含み得る。幾つかの例では、ブロック１２０５の動作は、図１、図６、図９、及び図１０を参照しながら記述したようなメモリコントローラ１４０、図６を参照しながら記述したようなカウンタ６０５又はタイマ６１０により実施され得、又は容易にされ得る。
ブロック１２１０において、方法は、図１、図４、図６、及び図９を参照しながら記述したように、第１のメモリセルから、常誘電体コンデンサを含む第２のメモリセルへデータを転送することであって、ここで、該データは、第１のメモリセルのアクセス動作の数が閾値を超えるとの判定に少なくとも部分的に基づいて、第１のメモリセルから第２のメモリセルへ転送されることを含み得る。幾つかの例では、ブロック１２１０の動作は、図１、図６、図９、及び図１０を参照しながら記述したようなメモリコントローラ１４０により実施され得、又は容易にされ得る。幾つかの場合、ブロック１２１０の動作は、図１０を参照しながら記述したように、ホストプロセッサ１０１０からの介入なしに実施され得る。
ブロック１２１５において、方法は、図１、図４、図６、及び図９を参照しながら記述したように、第１のメモリセルから第２のメモリセルへデータを転送することに基づいて、第１のメモリセルのアクセスの試みを第２のメモリセルへ向けることを含み得る。幾つかの例では、ブロック１２１５の動作は、図１、図６、図９、及び図１０を参照しながら記述したようなメモリコントローラ１４０により実施され得、又は容易にされ得る。
図１３は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを動作するための方法１３００を説明するフローチャートを示す。方法１３００の動作は。図１〜図６、図９、及び図１０を参照しながら記述したように、メモリアレイ１００により実装され得る。例えば、方法１３００の動作は、図１、図６、図９、及び図１０を参照しながら記述したようなメモリコントローラ１４０により実施され得る。幾つかの例では、メモリコ
ントローラ１４０は、後述する機能を実施するために、メモリアレイ１００の機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリコントローラ１４０は、以下に記述される機能の機構を専用のハードウェアを使用して実施し得る。
ブロック１３０５において、方法は、図１、図４、図６、及び図９を参照しながら記述したように、第１のセルタイプの第１のメモリセルから第２のセルタイプの第２のメモリセルへ、又は第２のタイプの第２のメモリセルから該第１の第１のメモリセルへ、少なくとも１つの論理値を転送するための指示をコントローラにおいて受信することであって、ここで、第１のセルタイプは強誘電体コンデンサを含み、第２のセルタイプは常誘電体コンデンサ又は線形誘電体コンデンサを含むことを含み得る。例えば、強誘電体メモリセルの論理値が判定され得、強誘電体メモリセルに対する幾つかの冗長性又は該強誘電体メモリセルからオフロードすることを提供するために、常誘電体コンデンサを有するメモリセルは該値で書き込まれ得る。同様に、常誘電体コンデンサを有するメモリセルの論理値が判定され得、常誘電体コンデンサを有するメモリセルに対する幾つかの冗長性又は該メモリセルからオフロードすることを提供するために、強誘電体メモリセルは該値で書き込まれ得る。方法は、したがって、第１のセルタイプの第１のメモリセルと第２のセルタイプの第２のメモリセルとの間で少なくとも１つの論理値を転送するための指示を含み得、ここで、第１のセルタイプは強誘電体コンデンサを含み、第２のセルタイプは常誘電体コンデンサ又は線形誘電体コンデンサを含むことを含み得る。幾つかの例では、該指示は、基板の外部のコンポーネントから受信され得る。幾つかの例では、ブロック１３０５の動作は、図１、図６、図９、及び図１０を参照しながら記述したようなメモリコントローラ１４０により実施され得、又は容易にされ得る。
ブロック１３１０において、方法は、図１、図４、図６、及び図９を参照しながら記述したように、第１のメモリセルと第２のメモリセルとの間で少なくとも１つの論理値を転送することであって、ここで、基板は第１のメモリセル及び第２のメモリセルを含むことを含み得る。少なくとも１つの論理値を転送することは、第１のメモリセル中に蓄積された少なくとも１つの論理値を読み出すことと、該少なくとも１つの論理値を第２のメモリセルに書き込むこととを含み得る。又は、少なくとも１つの論理値を転送することは、第２のメモリセル中に蓄積された少なくとも１つの論理値を読み出すことと、該少なくとも１つの論理値を第１のメモリセルに書き込むこととを含み得る。幾つかの例では、ブロック１３１０の動作は、図１、図６、図９、及び図１０を参照しながら記述したようなメモリコントローラ１４０により実施され得、又は容易にされ得る。
方法の幾つかの例では、基板は、第１のメモリセル及び第２のメモリセルを含むメモリアレイを含み得る。又は、基板は、第１のセルタイプのメモリセルを含む第１のメモリアレイと、第２のセルタイプのメモリセルを含む第２のメモリアレイとを含み得る。幾つかの場合、第１のセルタイプは不揮発性メモリセルを含み、第２のセルタイプは揮発性メモリセルを含む。その他の場合、第１のセルタイプは揮発性メモリセルを含み、第２のセルタイプは不揮発性メモリセルを含む。
方法１３００のメモリセル１０５は、クロスポイントアレイアーキテクチャの凹部又はピラーを含み得る。凹部は１００ｎｍよりも小さいサイズの開口部を有し得る。強誘電体コンデンサは、酸化ハフニウム又はジルコニア等の、ハフニウム若しくはジルコニウム若しくは酸素、又はそれらの任意の組み合わせで作られた材料を含み得る。
幾つかの例では、第１のメモリアレイのメモリセルの量は、第２のメモリアレイのメモリセルの量よりも多くてもよく、少なくとも１つの論理値を転送することは、第１及び第２のメモリアレイ間で論理値のサブセットを転送することを含む。別の例では、第１のメ
モリアレイのメモリセルの量は、第２のメモリアレイのメモリセルの量以下であってもよく、少なくとも１つの論理値を転送することは、第２のメモリアレイへの電力の中断に少なくとも基づいて、第２のメモリアレイ中に蓄積された全ての論理値を第１のメモリアレイへ転送することを含み得る。
方法の幾つかの例では、第１のメモリセルと第２のメモリセルとの間で少なくとも１つの論理値を転送するための指示は、メモリデバイス含むデバイスが電力停止することに基づき得る。
図１４は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための方法１４００を説明するフローチャートを示す。該形成方法は、図７及び図８を参照しながら説明したそれらを含み得る。例えば、材料又はコンポーネントは、材料の堆積及び除去の様々な組み合わせを通じて形成され得る。幾つかの場合、材料の形成又は除去は、明確には示されていない１つ以上のフォトリソグラフィステップを含み得る。
ブロック１４０５において、方法は、図７を参照しながら記述したように、基板中に凹部のアレイを形成することを含み得る。幾つかの例では、該アレイの各凹部の開口部の最大寸法は１００ナノメートルよりも小さい。
ブロック１４１０において、方法は、図７を参照しながら記述したように、アレイの２つ以上の凹部の表面上に第１の導電材料を形成することを含み得る。
ブロック１４１５において、方法は、図７を参照しながら記述したように、強誘電体材料を含む第１のメモリ素子材料をアレイの第１の凹部中に形成することであって、ここで、第１のメモリ素子材料は第１の凹部中の第１の導電材料に結合されることを含み得る。幾つかの例では、強誘電体材料は、ハフニウム若しくはジルコニウム若しくは酸素、又はそれらの任意の組み合わせを含む化合物、例えば、酸化ハフニウム又はジルコニアであり得る。
ブロック１４２０において、方法は、図７を参照しながら記述したように、常誘電体材料を含む第２のメモリ素子材料をアレイの第２の凹部中に形成することであって、ここで、第２のメモリ素子材料は第２の凹部中の第１の導電材料に結合されることを含み得る。
方法は、第１の凹部の第１のメモリ素子材料に結合された第２の導電材料を形成することと、第２の凹部の第２のメモリ素子材料に結合された第３の導電材料を形成することとをも含み得る。
図１５は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための方法１５００を説明するフローチャートを示す。該形成方法は、図７及び図８を参照しながら説明したそれらを含み得る。例えば、材料又はコンポーネントは、材料の堆積及び除去の様々な組み合わせを通じて形成され得る。幾つかの場合、材料の形成又は除去は、明確には示されていない１つ以上のフォトリソグラフィステップを含み得る。
ブロック１５０５において、方法は、図８を参照しながら記述したように、第１のメモリアレイであって、凹んだ常誘電体コンデンサを含む第１のメモリアレイを基板上に形成することを含み得る。幾つかの例では、凹んだ常誘電体コンデンサは、基板中の凹部を含み、ここで、アレイの各凹部の開口部の最大寸法は１００ナノメートルよりも小さい。
ブロック１５１０において、方法は、図８を参照しながら記述したように、第２のメモリアレイであって、複数のピラーを含む第２のメモリアレイを基板上に形成することであ
って、ここで、複数のピラーの内の各々は強誘電体コンデンサを含むことを含み得る
したがって、方法１１００、１２００、１３００、１４００、及び１５００は、ハイブリッドメモリデバイスを形成及び動作するために提供し得る。方法１１００、１２００、１３００、１４００、及び１５００は可能的実装を記述し、該動作及びステップは、その他の実装が可能であるように組み替えられ得、さもなければ修正され得ることに留意すべきである。幾つかの例では、方法１１００、１２００、１３００、１４００、及び１５００の内の２つ以上からの機構は組み合わせられ得る。
本明細書の説明は、例示を提供し、請求項に記載される範囲、適用性、又は例を制限しない。開示の範囲から逸脱することなく、論じられた要素の機能及び配置の変更がなされ得る。様々な例では、様々な手続又はコンポーネントを適宜省略し得、代替し得、又は追加し得る。また、幾つかの例に関して記述された機構は、その他の例において組み合わせられ得る。
添付の図面に関連して本明細書に記載される説明は、例示的構成を記述し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用されるように、用語“例”、“模範的”、及び“実施形態”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、記述される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実施され得る。幾つかの実例では、記述される例の内容を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示される。
添付の図において、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、ダッシュと、同様のコンポーネント間で区別する第２のラベルとを参照ラベルに続けることによって区別され得る。明細書中に第１の参照ラベルが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの任意の１つに適用できる。
本明細書に記述される情報及び信号は、様々な異なる科学技術及び技術の何れかを使用して表され得る。例えば、上述の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、複数の信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号は複数の信号のバスを表し得ることを当業者は理解するであろう。
本明細書で用いられるように、用語“事実上のグランド（virtualground）”は、約ゼ
ロボルト（０Ｖ）の電圧に保持されるがグランドと直接接続されない電気回路のノードを指す。したがって、事実上のグランドの電圧は、一時的に変動し得、定常状態で約０Ｖに戻り得る。事実上のグランドは、オペアンプ及び抵抗を含む電圧分圧器等の様々な電子回路素子を使用して実装され得る。その他の実装も可能である。“事実上グランドする（virtual grounding）”又は“事実上グランドされる（virtuallygrounded）”は約０Ｖに接続されることを意味する。
用語“電子通信”は、コンポーネント間の電子流動を支持するコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み得、又は介在コンポーネントを含み得る。電子通信するコンポーネントは、（例えば、通電された回路中の）電子又は信号を能動的に交換し得、又は（例えば、非通電の回路中の）の電子又は信号を能動的に交換しないことがあるが、回路が通電されると電子又は信号を交換するように構成され得又は動作可能であり得る。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続
された２つのコンポーネントは、スイッチの状態（すなわち、開放又は閉鎖）に関わらず電子通信する。
メモリアレイ１００を含む本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコンゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合、該基板は半導体ウエハである。その他の場合、該基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を用いたドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長中に実施され得る。
本明細書で論じられる１つ以上のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になる結果をもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”又は“活性化”にされ得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”又は“不活性化”にされ得る。
本明細書の開示と関連して記述される様々な説明ブロック、コンポーネント、及びモジュールは、本明細書に記述される機能を実施するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせで実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、多数のマイクロプロセッサ、ＤＳＰコアと併せた１つ以上のマイクロプロセッサ、又は任意のその他のそうした構成）として実装され得る。
本明細書に記述される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアに実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の例及び実装は、本開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上述の機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装できる。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的位置に実装されるように分散されることを含む、様々な位置に物理的に設置され得る。また、請求項を含む本明細書で使用されるように、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なく
とも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわちＡ及びＢ及びＣ）を意味するように包含的リストを指し示す。
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む非一時的コンピュータ記憶媒体及び通信媒体の両方を含む。非一時的記憶媒体は、汎用又は専用のコンピュータによりアクセスできる任意の利用可能な媒体であり得る。例として、非限定的に、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラム可能リードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭ若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気ストレージデバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは蓄積するのに使用でき、且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスできる任意のその他の非一時的媒体を含み得る。
また、任意の接続は、コンピュータ可読媒体と適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術を使用してウェブサイト、サーバ、又はその他の遠隔ソースからソフトウェアが送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術は媒体の定義に含まれる。本明細書で使用されるように、磁気ディスク（disk）及び光学ディスク（disc）は、ＣＤ、レーザディスク、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピーディスク、ブルーレイディスクを含み、ここで、光学ディスクがレーザでデータを光学的に再生する一方で、磁気ディスクはデータを磁気的に通常再生する。上記されたものの組み合わせもコンピュータ可読媒体の範囲に含まれる。
本明細書の説明は、当業者が開示を製作又は使用できるように提供される。開示への様々な修正が当業者に容易に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用し得る。したがって、開示は、本明細書に記述された例示及び設計に制限されるべきではなく、本明細書に開示された原理及び新規の機構と一致する最も広い範囲に一致すべきである。
[クロスリファレンス]
本特許出願は、その各々が該出願の譲受人に与えられ、その各々が参照によりその全体が本明細書に明確に組み込まれる、２０１６年８月３１日に出願の名称が“Ｈｙｂｒｉｄ
Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ”であるＲｙａｎによる米国特許出願番号１５／２５２，８８６の優先権を主張する２０１７年８月２１日出願の名称が“Ｈｙｂｒｉｄ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ”である国際特許出願番号ＰＣＴ／ＵＳ２０１７／０４７７８７の優先権を主張する。
以下は、概してメモリデバイスに関し、より具体的にはハイブリッドメモリデバイスに関する。
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタル表示装置等の様々な電子デバイス中に情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって蓄積される。例えば、バイナリデバイスは、論理“１”又は論理“０”によりしばしば示される２つの状態を有する。その他のシステムでは、３つ以上の状態が蓄積され得る。蓄積された情報にアクセスするために、電子デバイスは、メモリデバイス中の蓄積状態を読み出し得、又はセンシングし得る。情報を蓄積するために、電子デバイスは、メモリデバイス中に状態を書き込み得、又はプログラミングし得る。
ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミック
ＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、及びフラッシュメモリ等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリ、例えば、フラッシュメモリは、外部電源が存在しなくても長時間、データを蓄積できる。揮発性メモリデバイス、例えば、ＤＲＡＭは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。バイナリメモリデバイスは、例えば、充電又は放電されるコンデンサを含み得る。充電されたコンデンサは、しかしながら、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。定期的なリフレッシュなしにデータを蓄積する能力等の不揮発性の機構が利点であり得る一方で、揮発性メモリの幾つかの機構は、しかしながら、より高速な読み出し又は書き込み速度等の性能の利点を提供し得る。
揮発性メモリ又は不揮発性メモリの何れを用いるかの決定は、メモリデバイスを使用する電子デバイスのアプリケーションにしばしば特有である。各タイプの相対的な利点及び欠点に起因して、あるメモリタイプよりも他のメモリタイプを選択することは、少なくとも１つの測定基準又は特徴において性能の低下をもたらし得る。このことは、最終的には電子デバイスの性能を制限し得る。
本明細書の開示は、以下の図面を参照し、以下の図面を含む。
本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する例示的メモリアレイを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスにより支持されるメモリセルの例示的回路を説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスにより支持される強誘電体メモリセルに対する例示的ヒステリシスプロットを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する例示的メモリアレイを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する例示的メモリアレイを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する、ハイブリッドメモリデバイスを含むシステムを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための例示的プロセスフローを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための例示的プロセスフローを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための例示的プロセスフローを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための例示的プロセスフローを説明する。 本開示の様々な実施形態に従った例示的ハイブリッドメモリデバイスのブロック図を説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する、ハイブリッドメモリデバイスを含むシステムを説明する。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを動作するための１つ以上の方法を説明するフローチャートである。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを動作するための１つ以上の方法を説明するフローチャートである。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを動作するための１つ以上の方法を説明するフローチャートである。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための１つ以上の方法を説明するフローチャートである。 本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための１つ以上の方法を説明するフローチャートである。
単一の基板又はダイ上に揮発性メモリセル及び不揮発性メモリセルを組み合わせるハイブリッドメモリデバイスが開示される。ハイブリッドデバイスは、両メモリセルの技術の有益な属性：不揮発性メモリセルの長時間の蓄積と結合された揮発性メモリセルに特有の高速の読み出し及び書き込み動作を有し得る。別個のダイよりもむしろ単一のダイ上に、或いは同一のメモリアレイ内に両タイプを形成することによって、２つのメモリタイプ間のデータ転送の遅延時間の削減、電力需要の削減、及びメモリデバイスの面積の削減を含む様々な性能測定基準が改善され得、それらの全ては、モバイルデバイス等の電力的及び空間的に厳しいデバイスを含む多くの電子デバイスに関係があり得る。
ハイブリッドメモリデバイスは、揮発性メモリセル（例えば、常誘電体コンデンサを有するＤＲＡＭ）及び不揮発性メモリセル（例えば、強誘電体コンデンサを有するＦｅＲＡＭ）を含み得る。ＤＲＡＭは、遅延時間（アクセス速度）、耐久性（アクセスの最大数）、有効電力、又は生のビット誤り率を含む、ＦｅＲＡＭと比較して改善された性能を有し得る。ＦｅＲＡＭはリフレッシュを必要しないが、ＤＲＡＭは、しかしながら、揮発性であり、リフレッシュプロセスと一定の電力供給とを必要する。したがって、ＤＲＡＭとＦｅＲＡＭとを組み合わせることによって、メモリデバイスは、両方の肯定的な属性を組み合わせ得る。
単一のダイ上で両メモリタイプを組み合わせることは、更なる利益を提供する。ダイは、メモリアレイを構成する電子回路が形成される半導体材料の個別の一片として定義される。単一の半導体ウエハは多数のダイをもたらし得、ここで、ウエハは、処理後に個別のダイに切り離される。したがって、１つのプロセスフローは、ダイ上に形成された多数のメモリタイプを有する単一のダイをもたらし得、それは、異なるメモリタイプを各々有する２つの別個のダイよりも生産が安上がりであり得る。更に、これは、別個のＤＲＡＭダイ及びＦｅＲＡＭダイを使用することと比較して面積の削減をもたらし得る。また、単一のダイ上の（複数の）メモリセル間での情報の移動は、様々なインタフェース、コンポーネント、及びコントローラを通じた別のダイへの情報の移動よりも高速であり得るので、ハイブリッドメモリデバイスは、別個のメモリダイと比較して遅延時間を削減し得る。
本明細書に記述される幾つかの例では、単一のメモリアレイは、幾つかの常誘電体コンデンサ又は線形コンデンサと共に、大部分の強誘電体コンデンサを含み得る。本明細書に記述されるように、常誘電体材料又は常誘電体コンデンサを記述する又は論じる例は、線形材料又は線形コンデンサを付加的又は代替的に用い得、線形材料又は線形コンデンサでもあり得る。例えば、常誘電体コンデンサは、ＦｅＲＡＭアレイへのＤＲＡＭキャッシュとしての機能を果たし得る。ＦｅＲＡＭは、強誘電体材料の読み出し又は書き込みにより誘発される劣化に起因して、区別可能な論理値をもはや蓄積しないことがあり得るような耐久限度を有し得る。ＤＲＡＭセルの常誘電体コンデンサは、ＦｅＲＡＭセルよりも何桁も多い大きな耐久限度を有し得るので、ＤＲＡＭキャッシュは、ＦｅＲＡＭセルが耐久限度に達することを阻止するのに役立ち得る。ＦｅＲＡＭセルへの読み出しの試みは、ＤＲＡＭセル中にキャッシュされ得、同じＦｅＲＡＭセルの何れか後来の読み出しの試みは、ＤＲＡＭセルへ向けられ得、ＦｅＲＡＭセルへのアクセスの必要性を省く。付加的に又は代替的に、ＦｅＲＡＭセルのアクセスの繰り返しの試みが検出され得、該データは、ＤＲＡＭセルへ転送され得、後来のアクセスの試みはＤＲＡＭセルへ向けられ得る。ＤＲＡＭ
キャッシュは、メモリデバイスの単一の行、メモリバンク毎の行、又は様々な行／列の組み合わせの形式をとり得る。
本明細書に記述される幾つかの例では、別個のメモリアレイ、ＤＲＡＭ及びＦｅＲＡＭが単一のダイ上に形成され得、ＤＲＡＭアレイは不揮発性ＦｅＲＡＭアレイに対するキャッシュとしての機能を果たし得る。したがって、該ＤＲＡＭアレイは、迅速にアクセス可能なメモリとしての機能を果たし得、ＦｅＲＡＭアレイは長期間のストレージとしての機能を果たし得る。ページ等のより大きなデータ量は２つのアレイ間で交換され得る。幾つかの場合、この転送は、内部で（すなわち、ダイ上で）管理され得、したがって、別個のダイ上の別個のメモリアレイ間でのデータの移動と比較して遅延時間を削減し得る。
本明細書に記述される幾つかの例では、ＦｅＲＡＭアレイは、ＤＲＡＭからＦｅＲＡＭへデータを転送することによって、電力中断の場合のＤＲＡＭアレイのバックアップとしての機能を果たし得る。別個のＤＲＡＭアレイ及びＦｅＲＡＭアレイが同じダイ上に形成され得る。ＤＲＡＭデータの幾つか又は全てはＦｅＲＡＭアレイへ転送され得る。両アレイは同じダイ上にあるので、この転送は、データが別個のダイへ転送される場合よりも高速であり得、より低電力を消費し得る。このことは、転送中の電力を提供するための付加的なコンポーネントの必要性を削減又は省き得る。
上で紹介された開示の機構は、メモリアレイの文脈で更に後述される。単一のダイ上に揮発性メモリセル及び不揮発性メモリセルを含む様々な実施形態に対する具体例が続いて記述される。開示のこれら及びその他の機構は、ハイブリッドメモリデバイスに関する装置図、システム図、及びフローチャートの参照によって更に説明され、参照しながら更に記述される。
図１は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する例示的メモリアレイ１００を説明する。メモリアレイ１００は、電子メモリ装置とも称され得る。メモリアレイ１００は、異なる状態を蓄積するようにプログラム可能なメモリセル１０５を含む。各メモリセル１０５は、論理０及び論理１で示される２つの状態を蓄積するようにプログラム可能であり得る。幾つかの場合、メモリセル１０５は、３つ以上の論理状態を蓄積するように構成される。メモリセル１０５は、プログラム可能な状態を表す電荷を蓄積するためのコンデンサを含み得、例えば、充電及び非充電のコンデンサは２つの論理状態を夫々表し得る。メモリセル１０５は誘電材料を有するコンデンサであり得る。誘電材料は、外部の電界、例えば、コンデンサの充電されたプレートにより作り出された電界に晒された場合に非ゼロの電気分極を示す。誘電材料は、線形特性（例えば、誘電材料の電流と電圧との関係は線形であり得る）を有する材料を含み得、例示では常誘電体と称され得る。誘電材料及び常誘電体材料は強誘電体材料とは区別され得る。他の場合、メモリセル１０５は、強誘電体材料を有するコンデンサを含み得る強誘電体メモリセルであり得る。強誘電体材料は、自発的電気分極を有し、すなわち、それらは電界が存在しない場合に非ゼロの分極を有する。強誘電体コンデンサの電荷の異なるレベルは異なる論理状態を表し得る。常誘電体及び強誘電体のメモリセル１０５の付加的な詳細が以下で論じられる。
メモリセル１０５の読み出し及び書き込み等の動作は、適切なアクセス線１１０又はビット線１１５を活性化又は選択することによって実施され得る。アクセス線はワード線１１０とも称され得、ビット線１１５はデジット線１１５とも称され得る。ワード線及びビット線、又はそれらの類似物への言及は、理解又は動作を失うことなく交換可能である。ワード線１１０又はデジット線１１５を活性化又は選択することは、個別の線に電圧を印加することを含み得る。ワード線１１０及びデジット線１１５は導電性材料で作られる。例えば、ワード線１１０及びデジット線１１５は、金属（銅、アルミニウム、金、タング
ステン等）、金属合金、導電性金属化合物、導電的にドープされた半導体、又はその他の導電性材料等で作られてもよい。図１の例に従うと、メモリセル１０５の各行は単一のワード線１１０に接続され、メモリセル１０５の各列は単一のデジット線１１５に接続される。１つのワード線１１０及び１つのデジット線１１５を活性化する（例えば、ワード線１１０又はデジット線１１５に電圧を印加する）ことによって、それらの交点で単一のメモリセル１０５がアクセスされ得る。メモリセル１０５にアクセスすることは、メモリセル１０５を読み出す又は書き込むことを含み得る。ワード線１１０とデジット線１１５との交点は、メモリセルのアドレスと称され得る。
幾つかのアーキテクチャでは、セルの論理蓄積デバイス、例えば、コンデンサは、選択コンポーネントによってデジット線から電気的に絶縁され得る。ワード線１１０は、選択コンポーネントに接続され得、選択コンポーネントを制御し得る。例えば、選択コンポーネントはトランジスタであってもよく、ワード線１１０は、トランジスタのゲートに接続されてもよい。ワード線１１０を活性化することは、メモリセル１０５のコンデンサとその対応するデジット線１１５との間の電気的接続又は閉回路をもたらす。デジット線は、メモリセル１０５の読み出し又は書き込みの何れかのためにその後アクセスされ得る。他の例では、ワード線１１０は埋設されたワード線であってもよく、それは以下で更に詳細に論じられる。他のアーキテクチャでは、メモリセル１０５は、ワード線１１０とビット線１１５との交差の間に設置され得、それはクロスポイントアーキテクチャと呼ばれ得る。ピラー構造体は、交差において存在し得、ワード線１１０とビット線１１５とを分離し得る。こうした場合、選択コンポーネントはメモリセル１０５と集積され得、すなわち、ワード線１１０は選択コンポーネントの動作を直接制御しなくてもよい。このことは、以下で更に詳細に論じられる。
メモリセル１０５へのアクセスは、行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。幾つかの例では、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し、受信された行アドレスに基づいて適切なワード線１１０を活性化する。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なデジット線１１５を活性化する。例えば、メモリアレイ１００は、ＷＬ＿１〜ＷＬ＿Ｍと名付けられた多数のワード線１１０と、ＤＬ＿１〜ＤＬ＿Ｎと名付けられた多数のデジット線１１５とを含み得、ここで、Ｍ及びＮはアレイのサイズに依存する。したがって、ワード線１１０及びデジット線１１５、例えば、ＷＬ＿２及びＤＬ＿３を活性化することによって、それらの交点におけるメモリセル１０５がアクセスされ得る。幾つかの場合、メモリアレイ１００は、ＦｅＲＡＭセル及びＤＲＡＭセルの両方を含み得、該セル間でデータが転送され得る。
アクセスすると、メモリセル１０５は、メモリセル１０５の蓄積状態を判定するために、センスコンポーネント１２５によって読み出され得、又はセンシングされ得る。例えば、メモリセル１０５へのアクセス後、メモリセル１０５のコンデンサは、その対応するデジット線１１５上に放電し得る。ＤＲＡＭセルの場合、セルにアクセスすると、コンデンサに電圧を印加することなく、コンデンサはそのデジット１１５上に放電し得る一方、強誘電体コンデンサの場合、放電は、強誘電体コンデンサに対してバイアスすること又は電圧を印加することに基づき得る。放電は、デジット線１１５の電圧の変化を生じさせ得、センスコンポーネント１２５は、メモリセル１０５の蓄積状態を判定するために、デジット線１１５の電圧をリファレンス電圧（図示せず）と比較し得る。例えば、デジット線１１５がリファレンス電圧よりも高い電圧を有する場合、センスコンポーネント１２５は、メモリセル１０５中の蓄積状態が論理１であったと判定し得、逆もまた同様である。センスコンポーネント１２５は、ラッチングと称され得る、信号中の差を検出及び増幅するために、様々なトランジスタ又はアンプを含み得る。メモリセル１０５の検出された論理状態は、出力１３５として、列デコーダ１３０を通じてその後出力され得る。
メモリセル１０５は、関連するワード線１１０及びデジット線１１５を活性化することによってセットされ得、又は書き込まれ得、すなわち、メモリセル１０５中に論理値が蓄積され得る。列デコーダ１３０は、メモリセル１０５に書き込まれるデータ、例えば入力１３５を受け入れ得る。ＤＲＡＭメモリセル１０５又はＦｅＲＡＭセル１０５の書き込みは、以下でより詳細に論じられる。
幾つかのメモリアーキテクチャでは、メモリセル１０５へのアクセスは、蓄積された論理状態を劣化又は破壊し得、元の論理状態をメモリセル１０５に戻すために、再書き込み又はリフレッシュ動作が実施され得る。ＤＲＡＭでは、例えば、コンデンサは、センシング動作中に部分的に又は完全に放電され得、蓄積された論理状態を破損する。そのため、センシング動作後に論理状態が再書き込みされ得る。また、単一のワード線１１０を活性化することは、行中の全てのメモリセルの放電をもたらし得、したがって、行中のメモリセル１０５の内の幾つか又は全ては、再書き込みされる必要があり得る。
ＤＲＡＭを含む幾つかのメモリアーキテクチャは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。例えば、充電されたコンデンサは、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは比較的高く、例えば、ＤＲＡＭアレイに対して毎秒数十回のリフレッシュ動作であり得、それは、著しい電力消費をもたし得る。より大きなメモリアレイの増加と共に、電力消費の増加は、特に、電池等の有限の電源に依存するモバイルデバイスのためのメモリアレイの配備又は動作（例えば、電源、発熱、材料限界等）を阻害し得る。強誘電体コンデンサを有するメモリセル１０５は、他のメモリアーキテクチャと比較して改善した性能をもたらし得る有益な特性、例えば、不揮発性を有し得る。本明細書で説明されるように、ＤＲＡＭメモリセル及びＦｅＲＡＭメモリセルを単一のダイ上で組み合わせることによって、メモリデバイスは両メモリタイプの肯定的な属性を有し得る。
メモリコントローラ１４０は、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５等の様々なコンポーネントを通じて、メモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュ等）を制御し得る。メモリコントローラ１４０は、所望のワード線１１０及びデジット線１１５を活性化するために、行及び列のアドレス信号を生成し得る。メモリコントローラ１４０はまた、メモリアレイ１００の動作中に使用される様々な電位を生成及び制御し得る。メモリアレイ１００内の１つの、多数の、又は全てのメモリセル１０５は同時にアクセスされ得、例えば、メモリアレイ１００の多数の又は全てのセルは、全てのメモリセル１０５又はメモリセル１０５のグループが単一の論理状態にセットされるリセット動作中に同時にアクセスされ得る。メモリコントローラ１４０はまた、ＦｅＲＡＭセル１０５とＤＲＡＭセル１０５との間でデータを転送するために、（例えば、ユーザ又はソフトウェアから）外部の指示を受信し得る。
図２は、本開示の様々な実施形態に従った、メモリセル１０５を含み、ハイブリッドメモリデバイスを支持する例示的回路２００を説明する。回路２００は、１つのタイプのメモリセルアーキテクチャを表し得る。回路２００は、図１を参照しながら記述したようなメモリセル１０５、ワード線１１０、デジット線１１５、及びセンスコンポーネント１２５の夫々例示であり得るメモリセル１０５−ａ、ワード線１１０−ａ、デジット線１１５−ａ、及びセンスコンポーネント１２５−ａを含む。メモリセル１０５−ａは、第１のプレート、セルプレート２３０と第２のプレート、セル底部２１５とを有するコンデンサ２０５等の論理蓄積コンポーネントを含み得る。セルプレート２３０及びセル底部２１５は、それらの間に配置された強誘電体材料又は常誘電体材料を通じて容量的に結合され得る。セルプレート２３０及びセル底部２１５の配向は、メモリセル１０５−ａの動作を変更
することなく交換され得る。回路２００は、選択コンポーネント２２０及びリファレンス信号２２５をも含む。図２の例では、セルプレート２３０はプレート線２１０を介してアクセスされ得、セル底部２１５はデジット線１１５−ａを介してアクセスされ得る。他の場合、プレート線２１０は存在しなくてもよい。例えば、常誘電体材料を有するＤＲＡＭメモリセルは、デジット線１１５−ａのみで動作され得る。上述したように、コンデンサ２０５を充電又は放電することによって様々な状態が蓄積され得る。
コンデンサ２０５の蓄積状態は、回路２００中に表された様々な素子を動作することによって読み出され得、又はセンシングされ得る。コンデンサ２０５は、デジット線１１５−ａと電子通信し得る。例えば、コンデンサ２０５は、選択コンポーネント２２０が不活性化された場合にデジット線１１５−ａから絶縁され得、コンデンサ２０５は、選択コンポーネント２２０が活性化された場合にデジット線１１５−ａに接続され得る。選択コンポーネント２２０の活性化は、メモリセル１０５−ａの選択又はアクセスと称され得る。幾つかの場合、選択コンポーネント２２０はトランジスタであり、その動作は、ワード線１１０−ａを使用してトランジスタのゲートに電圧を印加することによって制御され、ここで、該電圧の大きさは、トランジスタの閾値の大きさよりも大きい。幾つかの例では、選択コンポーネント２２０とコンデンサ２０５との位置は、選択コンポーネント２２０がプレート線２１０とセルプレート２３０との間に接続されるように、及びコンデンサ２０５がデジット線１１５−ａと選択コンポーネント２２０の他の端子との間にあるように、切り替えられ得る。これらの例では、選択コンポーネント２２０は、コンデンサ２０５を通じてデジット線１１５−ａとの電子通信を維持し得る。この構成は、読み出し及び書き込み動作に対する代替的なタイミング及びバイアスと関連付けられ得る。
メモリセル１０５−ａがコンデンサ２０５のプレート間に強誘電体材料を有する場合、以下で更に詳細に論じられるように、コンデンサ２０５は、デジット線１１５−ａに接続されると放電しないことがある。強誘電体コンデンサ２０５により蓄積された論理状態をセンシングするために、ワード線１１０−ａはメモリセル１０５−ａを選択するためにバイアスされ得、プレート線２１０に電圧が印加され得る。このバイアスは、選択コンポーネント２２０を活性化した後に印加され得、又は該バイアスは、セルプレート２３０に常に印加され得る。プレート線２１０をバイアスすることは、コンデンサ２０５に渡る電圧差をもたらし得、該電圧差は、コンデンサ２０５上の蓄積電荷に変化を生み出し得る。蓄積電荷の変化の大きさは、コンデンサ２０５の最初の状態、例えば、最初の状態が論理１又は論理０の何れを蓄積したかに依存し得る。このことは、コンデンサ２０５上に蓄積された電荷に基づいて、デジット線１１５−ａの電圧に変化を生じさせ得、それは、蓄積された論理状態の判定に使用され得る。
メモリセル１０５−ａがコンデンサ２０５のプレート間に線形材料又は強誘電体材料を有する場合、コンデンサ２０５は、選択コンポーネント２２０が活性化された後に、デジット線１１５−ａ上に放電し得る。すなわち、プレート線２１０は存在しなくともよく、幾つかの例では、メモリセル１０５−ａは、コンデンサ２０５に外部バイアスを印加することなくセンシングされ得る。
デジット線１１５−ａの電圧の変化は、その固有の静電容量に依存し得、例えば、デジット線１１５−ａが通電されると共に、幾つかの有限の電荷がデジット線１１５−ａ中に蓄積され得、デジット線の結果電圧は、デジット線１１５−ａの固有の静電容量に依存し得る。固有の静電容量は、デジット線１１５−ａの、寸法を含む物理的特徴に依存し得る。デジット線１１５−ａは、多くのメモリセル１０５と接続し得るので、デジット線１１５−ａは、無視できない（例えば、ピコファラッド（ｐＦ）オーダの）静電容量をもたらす長さを有し得る。デジット線１１５−ａの結果電圧は、メモリセル１０５−ａ中の蓄積された論理状態を判定するために、センスコンポーネント１２５−ａによってリファレン
ス（例えば、リファレンス信号２２５の電圧）とその後比較され得る。
センスコンポーネント１２５−ａは、ラッチングと称され得る、信号の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。センスコンポーネント１２５−ａは、デジット線１１５−ａの電圧と、リファレンス電圧であり得るリファレンス信号２２５の電圧とを受け取って比較するセンスアンプを含み得る。センスコンポーネント１２５−ａは、センスアンプの出力若しくはデジット線１１５−ａの電圧、又はそれら両方をその後ラッチし得る。メモリセル１０５−ａのラッチされた論理状態は、例えば、図１に関する出力１３５として列デコーダ１３０を通じてその後出力され得る。
メモリセル１０５−ａに書き込むために、コンデンサ２０５に渡って電圧が印加され得る。様々な方法が使用され得る。幾つかの例では、選択コンポーネント２２０は、コンデンサ２０５をデジット線１１５−ａに電気的に接続するために、ワード線１１０−ａを通じて活性化され得る。強誘電体コンデンサ２０５に対しては、コンデンサ２０５に渡って正又は負の電圧を印加するために、（プレート線２１０を通じて）セルプレート２３０と（デジット線１１５−ａを通じて）セル底部２１５との電圧を制御することによって、コンデンサ２０５に渡って電圧が印加され得る。線形コンデンサ２０５又は常誘電体コンデンサ２０５に対しては、セルプレート２３０は事実上グランドされ得、コンデンサ２０５は、デジット線１１５−ａを使用してセル底部２１５に電圧を印加することによって変更され得る。
図３は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持するメモリセルに対する様々な材料の例示的電気特性を、プロット３００を使用して説明する。プロット３００−ａは、強誘電体材料に対する例示的ヒステリシス曲線を説明し、プロット３００−ｂは、線形材料３３５及び常誘電体材料３４０の例示的極性を説明する。プロット３００は、電圧差Ｖの関数として、コンデンサ（例えば、図２のコンデンサ２０５）上に蓄積された電荷Ｑを図示する。
強誘電体材料は、自発的電気分極により特徴付けられ、すなわち、それは、電界がない場合に非ゼロの電気分極を維持する。対照的に、線形材料又は常誘電体材料は、外部の電界が存在する場合にのみ分極を示す。強誘電体コンデンサ内の電気分極は、コンデンサ端子を通じて反対の電荷を引き付ける強誘電体材料の表面に正味電荷をもたらす。したがって、強誘電体材料とコンデンサ端子との境界に電荷が蓄積される。電気分極は、比較的長時間、無期限にさえ、外部に印加された電界がない場合にも維持され得るので、例えば、ＤＲＡＭアレイに用いられる常誘電体コンデンサと比較して電荷漏洩が顕著に減少し得る。このことは、上述したような幾つかのＤＲＡＭアーキテクチャと比較してリフレッシュ動作を実施する必要性を削減し得る。
プロット３００−ａに図示されるように、強誘電体材料は、ゼロの電圧差で正又は負の電荷を維持し得、２つの可能な充電状態：電荷状態３０５及び電荷状態３１０をもたらす。図３の例に従うと、電荷状態３０５は論理０を表し、電荷状態３１０は論理１を表す。幾つかの例では、個別の電荷状態の論理値は逆にされてもよい。
論理０又は１は、強誘電体材料の電気分極、したがってコンデンサ端子上の電荷を、電圧の印加により制御することによって、メモリセルに書き込まれ得る。例えば、正味正の電圧３１５をコンデンサに渡って印加することは、電荷状態３０５−ａに到達するまで電荷の蓄積をもたらす。電圧３１５を除去すると、電荷状態３０５−ａは、ゼロ電位において電荷状態３０５に到達するまで経路３２０に従う。同様に、電荷状態３１０は、正味負の電圧３２５を印加することによって書き込まれ、それは電荷状態３１０−ａをもたらす。負の電圧３２５を除去した後、電荷状態３１０−ａは、ゼロ電圧において電荷状態３１
０に到達するまで経路３３０に従う。電荷状態３０５及び３１０は、残留分極（Ｐｒ）値、すなわち、外部のバイアス（例えば、電圧）を除去すると残留する分極（及びしたがって、電荷）とも称され得る。抗電圧は、電荷（又は分極）がゼロである電圧である。
本明細書で論じられるメモリセル１０５の強誘電体材料は、ハフニウム、ジルコニウム、若しくは酸素、又はそれらの任意の組み合わせを含み得る。例えば、強誘電体材料は、酸化ハフニウム又はジルコニアを含み得る。こうした強誘電体材料は、メモリセルの寸法を削減するのに有益であり得る。例えば、幾つかの強誘電体材料は、それらの寸法縮小と共にそれらの強誘電体特性を喪失し得る。幾つかの場合、少なくとも１つの寸法が１００ｎｍよりも小さい強誘電体材料は強誘電体特性を示さないことがある。酸化ハフニウム又はジルコニアを含む強誘電体材料は、しかしながら、小さな寸法を有するコンポーネント、例えば、１００ｎｍよりも薄い厚さを有する薄膜において、それらの強誘電体特性を示し続け得る。
プロット３００−ｂは、線形材料３３５及び常誘電体材料３５０に対する例示的分極曲線を説明する。示されるように、線形材料３３５の電荷Ｑは印加電圧Ｖと線形である。常誘電体材料３４０は、電圧と非線形の電荷を示す。プロット３００−ａに示した強誘電体材料と比較すると、しかしながら、線形材料３３５及び常誘電体材料３４０の両者は、ゼロ電圧でゼロの電荷を有する。線形材料３３５又は常誘電体材料３４０を有するコンデンサに非ゼロの電圧を印加することによって、異なる論理状態が蓄積され得る。例えば、電荷状態３０５−ｂ及び３０５−ｃは、線形材料３３５及び常誘電体材料３４０に対する論理０を夫々表し得る。負の電圧が同様に使用されてもよい。ゼロの電荷（電荷状態３１０−ｂ）は、線形材料３３５及び常誘電体材料３４０に対する論理１を表し得る。充電された場合にコンデンサは非ゼロの電圧を有するので、それは、電子がコンデンサから漏れ出すのにエネルギー的に好都合であり得る。したがって、蓄積電荷は、ゼロの電荷に到達するまで、すなわち、論理０が論理１になるまで漏れ出し得、蓄積された論理状態は破損又は喪失される。したがって、線形材料３３５及び常誘電体材料３４０は“揮発性メモリ”と呼ばれ得る。
図４は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する例示的メモリアレイ１００−ａを説明する。メモリアレイ１００−ａは、図１を参照しながら記述したメモリアレイ１００の一例であり得る。メモリアレイ１００−ａは、図１及び図２を参照しながら記述したようなメモリセル１０５、ワード線１１０、及びビット線１１５の例示であり得るメモリセル１０５−ｂ及び１０５−ｃ、ワード線１１０−ｂ及び１１０−ｃ、並びにビット線１１５−ｂを含む。メモリアレイ１００−ａは、強誘電体コンデンサを有する多数のメモリセル１０５に共通して接続されるプレート線２１０−ａをも含む。プレート線２１０−ａは、図２に関するプレート線２１０の一例であり得る。メモリアレイ１００−ａは、図２に関する選択コンポーネント２２０の一例であり得る選択コンポーネント２２０−ａ及び２２０−ｂをも含む。メモリセル１０５−ｂ及び１０５−ｃを含むメモリアレイ１００−ａは、単一のダイであり得る基板４０５上に形成され得る。メモリセル１０５−ｃは、例えば、メモリセル１０５−ｂがそれらの耐久限界に達するのを阻止するためのメモリセル１０５−ｂに対するキャッシュとしての機能を果たし得る。
メモリセル１０５−ｂは、強誘電体コンデンサを有し得、したがって、ＦｅＲＡＭセル１０５と称され得る。幾つかの場合、強誘電体材料は、ハフニウム若しくはジルコニウム若しくは酸素、又はそれらの任意の組み合わせの化合物であり得、例えば、それは、図３を参照しながら論じたように、酸化ハフニウム又はジルコニアから構成されてもよい。メモリセル１０５−ｃは、常誘電体コンデンサを有し得、ＤＲＡＭセル１０５と称され得る。メモリセル１０５−ｃは、グランド又は事実上グランドされたそのコンデンサの１つの端子を有し得る。
ＦｅＲＡＭは、ＤＲＡＭと比較して限定された耐久性を有し、すなわち、ＤＲＡＭセル１０５−ｃが非限定的な又は実際上非限定的な耐久性を有し得る一方で、ＦｅＲＡＭセル１０５−ｂは、その寿命に渡って支持し得る限られた数の読み出し又は書き込みサイクルを有し得る。例えば、ＤＲＡＭセル１０５−ｂの読み出し及び書き込みは、その常誘電体コンデンサを劣化しない一方、ＦｅＲＡＭセル１０５−ｂの読み出し及び書き込みは、その強誘電体コンデンサをゆっくりと劣化し得る。幾つかの場合、ＦｅＲＡＭアレイの耐久性は、ごく僅かのメモリセルがそれらの耐久限界を受ける幾つかの配備又は使用には不十分であり得る。例えば、ＦｅＲＡＭセル１０５−ｂは、典型的な多くの電子アプリケーションに適した耐久限界を有し得るが、（例えば、コンピュータウィルス又は無権限のアクセスに起因する）悪意のある攻撃は、メモリセル１０５を耐久限界に達するまで連続的に読み出し又は書き込むことによってメモリの破壊を試み得る。したがって、それらの状況に適応し、したがってＦｅＲＡＭをより幅広く配備可能にするために、メモリアレイ１００−ａ中にＦｅＲＡＭセル１０５−ｂと共にＤＲＡＭキャッシュが搭載され得る。
メモリアレイ１００−ａの例示的ホストデバイスは、モバイルデバイス又はスマートフォンであり得る。メモリアレイ１００−ａは、モバイルデバイス中の典型的なＤＲＡＭアレイに代わって使用され得る。メモリアレイ１００−ａは、ＤＲＡＭアレイに匹敵する密度、帯域幅、及び耐久性を有し得るが、リフレッシュ動作の欠如に起因してほぼゼロのスタンバイ電力を有し、該欠如は、電池の寿命を増加させ得、スタンバイ又は無電源（例えば、“オフ”）状態に続く瞬時オン動作を可能にし得る。また、メモリアレイ１００−ａのＤＲＡＭキャッシュは、ＦｅＲＡＭセル１０５−ｂの耐久性を増加させ得、悪意のある攻撃に起因する破壊を阻止し得る。
メモリアレイ１００−ａは、強誘電体メモリセル１０５−ｂ及び常誘電体メモリセル１０５−ｃの両方を様々な比率で含み得る。例えば、メモリアレイ１００−ａは、常誘電体メモリセル１０５−ｃの１つの、２つの、３つの、又はそれ以上の行若しくは列又はそれら両方を含み得、該アレイの残りは強誘電体メモリセル１０５−ｂであり得る。したがって、基板４０５は、第１のタイプのコンデンサを含むメモリセル１０５−ｂと、第１のタイプのコンデンサとは異なる第２のタイプのコンデンサを含む第２のメモリセル１０５−ｃとを含み得る。幾つかの例では、両タイプのコンデンサは凹部であり得る。用語としての“凹部”は、基板の特質、一部、又は外観を指し得る。そのため、基板４０５は、第１のタイプのコンデンサを含む第１の凹部中に形成された第１のメモリセルと、第１のタイプのコンデンサとは異なる第２のタイプのコンデンサを含む第２の凹部中に形成された第２のメモリセルとを含み得る。メモリセル１０５−ｂ及び１０５−ｃは、例えば、メモリセル１０５間でデータを転送し得るように、相互に及び／又はメモリコントローラ１４０と電子通信し得る。
幾つかの場合、メモリセル１０５−ｂは不揮発性メモリセルであり得、メモリセル１０５−ｃは揮発性メモリセルであり得る、例えば、メモリセル１０５−ｂは強誘電体材料を含み得、メモリセル１０５−ｃは常誘電体材料を含み得る。
ＤＲＡＭセル１０５−ｃは、ＦｅＲＡＭセル１０５−ｂと同じデジット線１１５−ｂに共通して接続されるように図４には図示されるが、これは、あらゆる実例の場合ではなくてもよい。例えば、ＤＲＡＭセル１０５−ｃは、任意のＦｅＲＡＭセル１０５とは別個のデジット線１１５に接続されてもよく、それは、ＦｅＲＡＭセル１０５及びＤＲＡＭセル１０５に使用される様々なセンシングスキームに適応し得る。
強誘電体メモリセルがその耐久限界に達することを阻止するために、ＦｅＲＡＭセル１０５−ｂ中に蓄積されたデータはＤＲＡＭセル１０５−ｃ中にキャッシュされ得る。例え
ば、悪意のある攻撃は、セルがその耐久限界に達するまで連続して読み出し動作を実施することによって、ＦｅＲＡＭセル１０５−ｂの破壊を試み得る。ＦｅＲＡＭセル１０５−ｂ中に蓄積されたデータをキャッシュすることは、その破壊を阻止し得る。例えば、メモリアレイ１００−ａは、強誘電体コンデンサを有し得るメモリセル１０５−ｂに対する読み出しリクエストを受信し得、メモリセル１０５−ｂ中に蓄積されたデータを、常誘電体コンデンサを含む第２のメモリセル（例えば、メモリセル１０５−ｃ）へ転送し得、ここで、該データは、メモリセル１０５−ｂの読み出しリクエストを受信することに基づいて、メモリセル１０５−ｂからメモリセル１０５−ｃへ転送される。メモリセル１０５−ｃは、直接接続、又は他のコンポーネント若しくはデバイスを含む回路経路を介してメモリセル１０５−ｂと電子通信し得る。メモリセル１０５はメモリコントローラ１４０と各々電子通信し得る。データを転送することは、メモリセル１０５−ｂ中に蓄積された論理値を読み出すことと、該論理値をメモリセル１０５−ｃに書き込むこととを含み得る。
メモリアレイ１００−ａは、メモリセル１０５−ｂからメモリセル１０５−ｃへデータを転送することに基づいて、メモリセル１０５−ｂの読み出しの試みをメモリセル１０５−ｃへその後向け得る。言い換えれば、ＦｅＲＡＭセル１０５−ｂの後続の読み出し動作は、ＦｅＲＡＭセル１０５−ｂに更にアクセスすることなく、ＤＲＡＭセル１０５−ｃから提供され得る。結果として、メモリセル１０５−ｃの後来のアクセスは、そのサイクル寿命に不利にならないであろう。幾つかの例では、ＦｅＲＡＭセル１０５−ｂとのコヒーレンシを確保するために他のキャッシュ方法が使用されてもよいが、これらの方法は、ＦｅＲＡＭセル１０５−ｂ及びＤＲＡＭセル１０５−ｃの両方が同じ基板４０５上に設置されることに起因して改善され得る。
メモリアレイ１００−ａの動作中、多数のメモリセル１０５が同時にアクセスされ得る。例えば、メモリアレイ１００−ａは、メモリセルの多数の行を含み得、ここで、各行は、共通のアクセス線（例えば、ワード線１１０−ｂ又は１１０−ｃ）を含み、共通のアクセス線を活性化することによる単一のアクセス動作中に、（複数の）メモリセル１０５の行全体が読み出され得、又は書き込まれ得る。そうだとすると、多数のＦｅＲＡＭセル１０５がキャッシュされ得る。すなわち、（複数の）メモリセル１０５−ｂ（例えば、ワード線１１０−ｂに接続された（複数の）セル）の行全体が同時にアクセスされ得る。それらの論理値は（複数の）ＤＲＡＭセル１０５−ｃ（例えば、ワード線１１０−ｃに接続された（複数の）セル）中にキャッシュされ得る。例えば、少なくとも１つの行は、常誘電体コンデンサを含み得るメモリセル１０５（例えば、ワード線１１０−ｃに接続されたメモリセル１０５−ｃ）を有し得、残りの行は、強誘電体コンデンサを有するメモリセル（例えば、ワード線１１０−ｂに接続されたメモリセル１０５−ｂ）を含み得る。メモリアレイ１００−ａは、多数の列を同様に含み得、ここで、各列は、デジット線１１５−ｂ等の共通のデジット線を有し得る。幾つかの例では、少なくとも１つの行及び少なくとも１つの列は、常誘電体コンデンサを含むメモリセル（例えば、メモリセル１０５−ｃ）を含み得、メモリアレイ１００−ａの残りの行若しくは残りの列、又はそれら両方は、強誘電体コンデンサを有するメモリセルを含み得る。その他の行及び列の組み合わせが可能である。
幾つかの場合、メモリアレイ１００−ａは、埋設されたワード線を含み得る。例えば、ワード線１１０−ｂ及び１１０−ｃは、メモリセル１０５のコンデンサ２０５よりも下に配置され得る。埋設されたワード線１１０は、２つのメモリセル１０５のコンデンサ間に配置され得、該コンデンサと電子通信し得る。２つのメモリセル１０５は共通の接点を通じてデジット線１１５と電子通信し得る。したがって、埋設されたワード線１１０は、デジット線１１５に結合されなくてもよく、それは、総静電容量と、したがってメモリセル１０５を動作するための総電力とを削減し得る。
幾つかの例では、悪意のある攻撃は、異なるセル又は異なる行間を行き来することによって、ＤＲＡＭキャッシュの単一の行を一周し得る。すなわち、ＦｅＲＡＭセル１０５−ｂの第２の行にアクセスすることによって、それらのセルは、以前にキャッシュされたＦｅＲＡＭセル１０５−ｂの第１の行を上書きすることによりキャッシュされる。ＤＲＡＭキャッシュは、しかしながら、ＦｅＲＡＭセル１０５−ｂを破壊するのに必要な時間の増加に合わせて増加させてもよい。例えば、メモリアレイ１００−ａは、ＦｅＲＡＭセル１０５−ｂの２つ以上の行がキャッシュされ得るように、ＤＲＡＭセル１０５−ｃの２つ以上の行を含み得る。そのため、ＦｅＲＡＭセル１０５−ｂの第２のセットが読み出される場合、それらのデータは、ＤＲＡＭセル１０５−ｃの第２のセット中に蓄積され得る。ＦｅＲＡＭセル１０５−ｂの何れかのセットへの読み出しの試みは、適切なＤＲＡＭセル１０５−ｃにその後向けられ得る。このことは、メモリセル１０５を破壊する時間を半分に削減し得る。一般的に、３つ以上のＤＲＡＭセルがＦｅＲＡＭセル１０５−ｂに対するキャッシュとして使用され得、メモリセル１０５を破壊するための時間を更に減少させる。
したがって、キャッシュのサイズは、ＦｅＲＡＭセル１０５−ｂに対する耐久限界と共に、繰り返しのアクセスからの保護が求められる対象のアクセスパターンに基づいて決定され得る。例えば、第１のケースは、デバイス全体に対してＤＲＡＭセル１０５の単一の行を含み得、それは、製品の寿命の間、連続的に同じ行をアクセスする極端なケースに対して保護し得る。他のケースは、メモリバンク毎に１つの行、又は様々な行若しくは列の組み合わせを含み得る。一般的に、アクセスの試みは沢山の行に渡って広がるので、ＦｅＲＡＭセル１０５−ｂに対するＤＲＡＭセル１０５−ｃの比率は比較的小さくてもよく、単一のＦｅＲＡＭセル１０５−ｂに対する耐久限界を超えるリスクを削減する。
キャッシュを誘引するためにその他の方法が使用されてもよい。例えば、各読み出し動作をキャッシュすることに代えて、メモリセルは、アクセス（読み出し又は書き込み）の試みの幾つかの閾値に一致又は該閾値を超えた後にキャッシュされ得る。すなわち、メモリアレイ１００−ａ又はメモリアレイ１００−ａのコントローラは、強誘電体コンデンサを含み得るメモリセル１０５−ｂのアクセス動作の数が閾値に一致するか又は該閾値を超えるを判定し得る。メモリアレイ１００−ａは、メモリセル１０５−ｂから、常誘電体コンデンサを含む第２のメモリセル（例えば、メモリセル１０５−ｃ）へデータをその後転送し得、ここで、該データは、メモリセル１０５−ｂが閾値回数アクセスされたとの判定に基づいて、メモリセル１０５−ｂからメモリセル１０５−ｃへ転送される。（複数の）メモリセル１０５は、相互に、若しくはメモリコントローラ１４０と、又はそれら両方で電子通信し得る。メモリアレイ１００−ａは、メモリセル１０５−ｂからメモリセル１０５−ｃへデータを転送することに基づいて、メモリセル１０５−ｂのアクセスの試みをメモリセル１０５−ｃへその後向け得る。このことは、キャッシュステップが低頻度で実施されるので、あらゆる読み出し動作をキャッシュすることと比較して改善した性能を提供し得る。
コントローラのカウンタ又は一部は、メモリセル１０５−ｂの各々のアクセスの試みをカウントし得、メモリアレイ１００−ａは、アクセス動作の数が閾値に一致する又は該閾値を超えると判定し得る。幾つかの場合、閾値は、各々のアクセスの試みが上で論じられたようにキャッシュされるようにゼロであり得る。その他の正の閾値は可能である。他の場合、（複数の）アクセス動作の間の期間をタイマが判定し得、メモリアレイ１００−ａは、アクセス動作の間の期間が閾値期間よりも小さいと判定し得る。又は、メモリアレイ１００−ａは、アクセス動作の割合が閾値割合に一致する又は該閾値割合を超えると判定し得る。例えば、カウンタ及びタイマは、アクセスの試みの割合を判定するために共に使用され得る。閾値は、製造者により予め決定されてもよく、又はユーザによりプログラムされてもよい。アクセスの繰り返しの試みを検出するその他の方法が使用されてもよい。更に、メモリセル１０５の行内の何れかのメモリセル１０５の、又はメモリセル１０５の
バンクへのアクセスの試みに基づいて、カウンタはインクリメントされてもよく、タイマは操作されてもよい。
ＤＲＡＭセル１０５−ｃは、書き込み動作中にＦｅＲＡＭセル１０５−ｂを保護するためにも同様に使用され得る。例えば、ＦｅＲＡＭセル１０５−ｂに論理値が書き込まれる場合、該データは、ＦｅＲＡＭセル１０５−ｂと共にＤＲＡＭセル１０５−ｃに書き込まれ得る。同じＦｅＲＡＭセル１０５−ｂが再度書き込まれる場合、該リクエストは、ＦｅＲＡＭセル１０５−ｂに書き込むことなく、ＤＲＡＭセル１０５−ｃへ向けられ得る。更に、上述の方法の内の何れかには、こうしたキャッシュステップをいつ実装するかを判定するために、例えば、カウンタ又はタイマが実装され得る。
メモリアレイ１００−ａ中のメモリセル１０５は多数の形式のものであり得る。幾つかの場合、メモリセル１０５−ｂ及び１０５−ｃは、図７以下で説明される凹部等の凹部であり得、メモリセル１０５−ｂ及び１０５−ｃは、したがって、アレイのセル又は凹部であり得る。例えば、凹部は、基板４０５中に形成され得、コンデンサは、各凹部中に作り出され得る。幾つかの場合、凹部が形成される基板４０５上に誘電材料が形成され得る。上述したように、強誘電体材料は、１００ｎｍよりも小さい寸法であっても、強誘電体特性を有し得る。したがって、メモリセル１０５−ｂ及び１０５−ｃを形成するのに使用される凹部は、1００ｎｍよりも小さい開口部を有してもよい。メモリアレイ１００−ａは
、したがって、高密度の強誘電体メモリセルを有し得、強誘電体メモリセル１０５−ｂ及びＤＲＡＭセル１０５−ｃの両方を同じ基板４０５上に形成するために、ＤＲＡＭアレイに使用される既存の形成プロセスが使用されてもよい。
別の例では、メモリアレイ１００−ａは、部分的又は全体的にクロスポイントアーキテクチャ、例えば、図５以下に示すアレイアーキテクチャのメモリアレイであり得る。例えば、ＦｅＲＡＭセル１０５−ｂはこうしたアーキテクチャを使用し得、それらの強誘電体コンデンサは、依然として１００ｎｍよりも小さい寸法を有し得る。ＤＲＡＭセル１０５−ｃは凹部アーキテクチャを有し得る。
幾つかの場合、２つのメモリタイプは別個のアレイであってもよい。言い換えれば、第１のメモリアレイは第１のメモリセルを含み、ここで、第１のアレイの各メモリセルは第１のタイプのコンデンサを含み、第２のメモリアレイは第２のメモリセルを含み、ここで、第２のアレイの各メモリセルは第２のタイプのコンデンサを含む、幾つかの場合、第１のメモリセルは不揮発性メモリセルであり得、第２のメモリセルは揮発性メモリセルであり得る。例えば、メモリセル１０５−ｂは強誘電体材料を含み得、メモリセル１０５−ｃは常誘電体材料を含み得る。
他の例では、一方のセルが他方のバックアップとしての機能を果たすように、第１のタイプのメモリセルは、第２のタイプのメモリセルと直接対にされ得る。例えば、メモリアレイ１００−ａは、第１のタイプのコンデンサを含む第１のメモリセルタイプ（例えば、メモリセル１０５−ｂ）と、第１のタイプのコンデンサとは異なる第２のタイプのコンデンサを含む第２のメモリセルタイプ（例えば、メモリセル１０５−ｃ）とを含み得、ここで、メモリアレイ１００−ａの少なくとも１つのサブセットは、複数のメモリセル対を含み、各メモリセル対は、第１のメモリセルタイプの第１のメモリセルと、第２のメモリセルタイプの第２のメモリセルとを含む。ＦｅＲＡＭ１０５−ｂは、例えば、その対にされたＤＲＡＭセル１０５−ｃに対するバックアップとしての機能を果たし得る。幾つかの場合、メモリアレイ１００−ａは、多数の行及び列を含み得、メモリセル対の第２のメモリセルは、第１のメモリセルに隣接する列又は行に設置される、第１のタイプのコンデンサは強誘電性絶縁体を含み得、第２のタイプのコンデンサは常誘電体材料又は線形誘電材料を含み得る。
図５は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持する例示的メモリアレイ１００−ｂを説明する。メモリアレイ１００−ｂは、図１及び図４に関するメモリアレイ１００の一例であり得る。メモリアレイ１００−ｂは、図１、図２、及び図４を参照しながら記述したようなメモリセル１０５、ワード線１１０、及びビット線１１５の例示であり得るメモリセル１０５−ｄ、ワード線１１０−ｄ、及びビット線１１５−ｃを含む。メモリセル１０５−ｄは、電極５０５、電極５０５−ａ、及びメモリ素子５２０を含み、ここで、メモリ素子５２０は強誘電体材料であり得る。メモリアレイ１００−ｂは、底部電極５１０及び選択コンポーネント５１５をも含む。幾つかの場合、多数のメモリアレイ１００−ｂを相互に積み重ねることによって３Ｄメモリアレイが形成され得る。幾つかの場合、積み重ねられた２つのアレイは、各水平面（レベル）がワード線１１０又はビット線１１５を共有し得るように、共通のアクセス線を有し得る。上述したように、メモリ素子５２０をプログラムすることによって様々な論理状態が蓄積され得る。メモリアレイ１００−ｂは、他のメモリアーキテクチャ、例えば、凹部中に形成されたコンデンサと同様に組み合わせられ得る。
メモリアレイ１００−ｂは、クロスポイントアーキテクチャと称され得、ここで、ワード線１１０とビット線１１５との交差においてピラーが置かれる。例えば、メモリセル１０５−ｄは、ワード線１１０−ｄとビット線１１５−ｃとが交差するピラー構造体として示される。示されるように、ピラー構造体は、様々な電極、選択コンポーネント５１５、及びメモリ素子５２０を含み得る。他の構成が可能であり得る。
メモリアレイ１００−ｂは、材料の形成及び除去の様々な組み合わせによって作られ得る。例えば、ワード線１１０−ｄ、底部電極５１０、選択コンポーネント５１５、電極５０５−ａ、メモリ素子５２０、及び電極５０５に対応する材料の層が堆積され得る。図５に示したピラー構造体等の所望の機構をその後作り出すために、材料が選択的に除去され得る。例えば、フォトレジストをパターニングするフォトリソグラフィを使用して機構が画定され得、エッチング等の技術により材料がその後除去され得る。図５に図示した線構造体を形成するために、材料の層を堆積し、選択的にエッチングすることによって、例えば、ビット線１１５−ｃがその後形成され得る。幾つかの場合、電気的絶縁領域又は材料が形成又は堆積され得る。該電気的絶縁領域は、シリコン酸化物、シリコン窒化物、又はその他の電気的絶縁材料等の、酸化物又は窒化物の材料を含み得る。
選択コンポーネント５１５は、幾つかの場合、メモリセル１０５−ｄと、ワード線１１０−ｄ又はビット線１１５−ｃ等の少なくとも１つの導電線との間に直列に接続され得る。例えば、図５に図示されるように、選択コンポーネント５１５は、電極５０５−ａと底部電極５１０との間に設置され得、したがって、選択コンポーネント５１５は、メモリセル１０５−ｄとワード線１１０−ｄとの間に直列に設置される。他の構成が可能である。例えば、選択コンポーネントは、メモリセル１０５−ｄとビット線１１５−ｃとの間に直列に設置されてもよい。選択コンポーネントは、特定のメモリセル１０５−ｄを選択するのを助力し得、又は選択されたメモリセル１０５−ｄに隣接する非選択のメモリセル１０５−ｄを通じて電流が流れ出ることを阻止するのに役立ち得る。選択コンポーネントは、ダイオード等のその他のタイプの２端子選択デバイスの中でもとりわけ、金属−絶縁体−金属（ＭＩＭ）接合、オボニックスレッショルドスイッチ（ＯＴＳ）、又は金属−半導体−金属（ＭＳＭ）スイッチ等の、電気的に非線形のコンポーネント（例えば、非オーミックコンポーネント）を含み得る。幾つかの場合、選択コンポーネントはカルコゲニド膜である。
上で論じられたように、図５のメモリセル１０５−ｄは、不揮発性の蓄積能力を有し得る強誘電体メモリ素子５２０を含み得る。上で論じられたように、メモリアレイ１００−
ｂの寿命を保持するために、ＤＲＡＭセルは、メモリアレイ１００−ｂに対するキャッシュとして使用され得る。ＤＲＡＭキャッシュ及びメモリアレイ１００−ｂは同じ基板又はダイ上に設置され得る。
図６は、本開示の様々な実施形態に従った、ハイブリッドメモリデバイスを含むシステムを説明する。システム６００は、図４に関する基板４０５の一例であり得る基板４０５−ａを含む。システム６００は、図１、図４、及び図５に関するメモリアレイ１００の一例であり得るメモリアレイ１００−ｃ及び１００−ｄを含む。メモリアレイ１００−ｃは不揮発性メモリアレイであり得、メモリアレイ１００−ｄは揮発性メモリアレイであり得る。システム６００は、カウンタ６０５、タイマ６１０、外部コンポーネント６１５、及び図１に関するメモリコントローラ１４０の一例であり得るメモリコントローラ１４０−ａをも含む。
メモリアレイ１００−ｃ及び１００−ｄは、同じ基板４０５−ａ（又はダイ）上に設置され得、それは、上で論じられたように、別個のダイ上に設置された各アレイと比較して向上した性能を有し得る。幾つかの場合、メモリアレイ１００−ｃ及び１００−ｄは、組み合わされた単一のメモリアレイであり得る。メモリコントローラ１４０−ａは、図６の基板４０５−ａの外側に示されているが、幾つかの場合、それは基板４０５−ａ上に設置され得る。更に、カウンタ６０５及びタイマ６１０は、基板４０５−ａから分離して設置され得、又はコントローラ１４０−ａの一部であり得る。
メモリアレイ１００−ｃはＦｅＲＡＭアレイであり得、すなわち、それは、強誘電体コンデンサを有するメモリセルを含み得る。そうだとして、メモリアレイ１００−ｃは、ＦｅＲＡＭアレイ１００−ｃと称され得る。ＦｅＲＡＭアレイ１００−ｃは、凹部を有するメモリセル１０５から構成され得る。幾つかの場合、ＦｅＲＡＭアレイ１００−ｃは、ピラー構造体を有するメモリセル１０５、例えば、図４及び図５を参照しながら論じたようなクロスポイントアーキテクチャを含んでもよい。
メモリアレイ１００−ｄはＤＲＡＭアレイであり得、すなわち、それは、常誘電体コンデンサを有するメモリセルを含み得る。したがって、メモリアレイ１００−ｄはＤＲＡＭアレイ１００−ｄと称され得る。ＤＲＡＭアレイ１００−ｄは、図４を参照しながら論じたような凹部を有するメモリセル１０５から構成されてもよい。
幾つかの場合、ＦｅＲＡＭアレイ１００−ｃは蓄積用に使用され得、ＤＲＡＭアレイ１０−ｄはＦｅＲＡＭアレイ１００−ｃに対するキャッシュとしての機能を果たし得る。例えば、ＦｅＲＡＭアレイ１００−ｃは、ＤＲＡＭアレイ１００−ｄと比較して、改善したダイ面積効率を有し得る。例えば、ＦｅＲＡＭアレイ１００−ｃは、各メモリセルがＤＲＡＭセル１０５よりも小さいダイ面積を占める（図５に示したような）クロスポイントアレイであり得る。更に、該クロスポイントアレイは、３次元アレイであり得、したがって、面積効率を著しく増加させる。幾つかの場合、ＦｅＲＡＭアレイ１００−ｃは、ＤＲＡＭアレイ１００−ｄと比較してより高い遅延時間又はより高い有効電力を有し得、それは、ＦｅＲＡＭアレイ１００−ｃに対するキャッシュとしてＤＲＡＭアレイ１００−ｄを使用するのに有利であり得る。例えば、多数のメモリセル１０５のページ又はユニットは、ＦｅＲＡＭアレイ１００−ｃとＤＲＡＭアレイ１００−ｄとの間に交換され得る。両アレイは同じ基板４０５−ａ上にあり得るので、この転送は、それらが別個の基板又はダイ上にあった場合よりも高速であり得る。幾つかの例では、ＤＲＡＭアレイ１００−ｄは、外部のプロセッサ又はコンポーネントによる介入なしに管理され得る。例えば、該転送は、キャッシュとして内部的にではあるが、より大きなローカルキャッシュ線を管理する能力で管理され得る。
幾つかの場合、メモリコントローラ１４０−ａは、メモリアレイ１００−ｃ及び１０−ｄを管理し得る。例えば、メモリコントローラ１４０−ａは、第１のセルタイプの第１のメモリセル１０５と第２のセルタイプの第２のメモリセル１０５との間で少なくとも１つの論理値を転送するための指示を受信し得、ここで、第１のセルタイプは強誘電体コンデンサを含み、第２のセルタイプは常誘電体コンデンサを含む。例えば、第１のメモリセル１０５はＦｅＲＡＭアレイ１００−ｃの一部であり得、第２のメモリセル１０５はＤＲＡＭアレイ１００−ｄの一部であり得る。メモリコントローラ１４０−ａは、第１のメモリセルと第２のメモリセルとの間で少なくとも１つの論理値を転送し得る。例えば、ＦｅＲＡＭアレイ１００−ｃへの書き込み動作において、論理値がＤＲＡＭアレイ１００−ｄにまず書き込まれ得る。メモリコントローラ１４０−ａは、ＤＲＡＭアレイ１００−ｄ中の蓄積された論理値を読み出し得、それをＦｅＲＡＭアレイ１００−ｃにその後書き込み得る。読み出し動作に対しては、メモリコントローラ１４０−ａは、ＦｅＲＡＭアレイ１００−ｃ中に蓄積された論理値を読み出し得、その他の動作に従いそれがアクセスされ得るＤＲＡＭアレイ１００−ｄ中にそれがキャッシュされるように、それをＤＲＡＭアレイ１００−ｄに書き込み得る。これらの動作は単一のメモリセル１０５に限定されず、例えば、該動作は、多数のメモリセル１０５又はメモリページを伴い得る。例えば、ＦｅＲＡＭアレイ１００−ｃのメモリセルの量は、ＤＲＡＭアレイ１００−ｄのメモリセルの量より大きくてもよく、少なくとも１つの論理値を転送することは、第１及び第２のメモリアレイ間で論理値のサブセットを転送することを含み得る。
こうしたシステムは、例えば、ＤＲＡＭメインメモリと、ハードディスクドライブ（ＨＤＤ）及び／又はＮＡＮＤ固体状態ドライブ（ＳＤＤ）ストレージの何れかとに基づくコンピューティングプラットフォームを含むベースラインシステムにとって有益であり得る。幾つかの場合、ＦｅＲＡＭアレイ１００−ｃの遅延時間は、ＮＡＮＤ又はＨＤＤよりも数桁よくなり得、ストレージへの／ストレージからのページングメモリに起因する負の性能への影響を大きく減少させ得る。同じ基板４０５−ａ上でのＤＲＡＭアレイ１００−ｄとＦｅＲＡＭアレイ１００−ｃとの組み合わせは、（例えば、時間に関して測定されるような）システム性能上のそれらの転送の影響を更に削減し得、また、２つのシステムインタフェースに渡って、ホストメモリコントローラ及び入出力（ＩＯ）ハブを通じて別個のＤＲＡＭデバイスとＮＡＮＤ／ＨＤＤデバイスとの間でそれらの転送を行う場合よりも低電力を消費するであろう。
幾つかの場合、ＦｅＲＡＭアレイ１００−ｃはＤＲＡＭアレイ１００−ｄのバックアップとしての機能を果たし得る。例えば、ＤＲＡＭアレイ１００−ｄへの電力が中断される場合、ＤＲＡＭアレイ１００−ｄ中に蓄積されたデータは不揮発性ＦｅＲＡＭアレイ１００−ｃへ転送され得る。そうした場合、メモリセル１０５の量において、ＤＲＡＭアレイ１００−ｄのサイズは、ＦｅＲＡＭアレイ１００−ｃ以下であり得る。その他の相対的なサイズが可能であり得る。電力が中断すると、ＤＲＡＭアレイ１００−ｄの内容、又は指定された部分がＦｅＲＡＭアレイ１００−ｃへ転送され得る。該転送は単一の基板４０５−ａ内に含まれるので、転送のための電力需要は、（異なる基板又はダイ上のアレイと比較して）削減され得又は省き得、それは、こうした電力の中断中に他のダイへデータを転送するのに使用されるスーパキャパシタ等の他のコンポーネントを省き得る。幾つかの場合、電力中断時点でのＤＲＡＭアレイ１００−ｄの内容が、喪失されるものとして受け入れられるか、それとも永続的なメモリを実現するために保護されるかを確保するために、従来の不揮発性蓄積方法が使用され得る。
こうしたシステムは、更なる利益を有し得る。例えば、ＤＲＡＭ及びＮＡＮＤメモリを有する不揮発性デュアルインラインメモリモジュール（ＮＶＤＩＭＭ）は、電力中断の場合にＤＲＡＭの内容をＮＡＮＤへ転送するのにかかる時間の間、非常用電源を提供するように設計され、且つ別個のデバイス間でそれらの転送を行う期間の間、十分な電力を提供
しなければならない電源を必要とする。同じ基板４０５−ａ上にＦｅＲＡＭアレイ１００−ｃとＤＲＡＭアレイ１００−ｄとを有する上で論じた例では、それらの転送は、高速且つオンチップであり、電力需要を２つの方法で削減する。
メモリアレイ１００−ｃと１００−ｄとの間でデータを転送するための指示は、外部のハードウェア又はソフトウェアを表し得る外部コンポーネント６１５から到来し得る。言い換えれば、少なくとも１つの論理値を転送するための指示は、基板４０５−ａの外部にあるコンポーネントから指示を受信することを含み得る。幾つかの場合、第１のメモリセルと第２のメモリセルとの間で少なくとも１つの論理値を転送するための指示は、ホストデバイスの停電に基づき得る。例えば、スマートフォンデバイスが停電し得、揮発性のＤＲＡＭアレイ１００−ｄの内容は、データを保持するために不揮発性のＦｅＲＡＭアレイ１００−ｃへ転送され得る。
図７Ａ、図７Ｂ、及び図７Ｃは、本開示の様々な実施形態に従った、処理ステップ７００、７０１、７０２、７０３、７０４、及び７０５を含み得る、ハイブリッドメモリデバイスを形成するための例示的プロセスフローを説明する。もたらされるメモリデバイスは、図１、図４、及び図６に関するメモリアレイ１００中のメモリセルアーキテクチャの一例であり得る。処理ステップ７００〜７０５は、誘電材料７１０、電極材料７１５、マスク材料７２０、強誘電体材料７２５、電極材料７３０、及び常誘電体材料７３５の形成を含む。処理ステップ７００〜７０５は、単一の基板又はダイ上に２つのタイプのメモリセル１０５を形成し得る。もたらされるメモリセルは、凹部中に形成されたコンデンサであり得る。幾つかの例では、コンデンサは、埋設されたワード線１１０と電子通信し得る。
図７Ａ〜図７Ｃ及び図８以下で示される材料又はコンポーネントを形成するために、様々な技術が使用され得る。これらは、例えば、薄膜成長技術の中でもとりわけ、化学気相成長（ＣＶＤ）、有機金属気相成長（ＭＯＣＶＤ）、物理気相成長（ＰＶＤ）、スパッタ堆積、原子層堆積（ＡＬＤ）、又は分子線エピタキシー（ＭＢＥ）を含み得る。材料は、例えば、化学エッチング（“ウェットエッチング”とも称される）、プラズマエッチング（“ドライエッチング”とも称される）、又は化学機械研磨を含み得る複数の技術を使用して除去され得る。
処理ステップ７００において、誘電材料７１０中に凹部が形成され得る。幾つかの例では、凹部のアレイが形成され得る。凹部の開口部の最大寸法は、１００ｎｍよりも小さくてもよい。誘電材料７１０は、基板であり得、又は基板上に堆積された誘電材料であり得る。凹部は、機構を必要に応じて画定するためにフォトマスク及びフォトリソグラフィを使用し得る様々なエッチング技術を使用して形成され得る。
処理ステップ７０１において、アレイの２つ以上の凹部の表面上に第１の導電材料を形成するために、電極材料７１５が堆積され得る。幾つかの場合、これは、コンデンサの第１の電極に対応し得る。凹部の外側の電極材料７１５は除去され得る。１つのタイプのメモリセルを被覆するために、マスク材料７２０がその後形成され得る。
図７Ｂの処理ステップ７０２において、強誘電体材料７２５を含む第１のメモリ素子材料がアレイの第１の凹部中に形成され得、ここで、第１のメモリ素子材料は、第１の凹部中の電極材料７１５に結合される。したがって、マスク材料７２０により被覆されない凹部内にメモリ素子が形成され得る。強誘電体材料は、ハフニウム若しくはジルコニウム若しくは酸素、又はそれらの任意の組み合わせを含む化合物、例えば、酸化ハフニウム若しくはジルコニアであり得る。
第１の凹部の第１のメモリ素子材料（強誘電体材料７２５）に結合される電極材料７３
０を堆積することによって、第２の導電材料がその後形成され得る。電極材料７３０はコンデンサの第２の電極であり得る。処理ステップ７０３において、マスク材料７２０は、以前にマスクされた凹部を露出するために除去され得る。
図７Ｃの処理ステップ７０４において、以前に形成された強誘電体材料７２５を有するコンデンサを被覆するために、第２のマスク材料７２０が形成され得る。その後、常誘電体材料７３５を含む第２のメモリ素子材料がアレイの第２の凹部中に形成され得、ここで、第２のメモリ素子材料は、第２の凹部中の第１の導電材料（電極材料７１５）に結合される。例えば、電極材料７３０を堆積することによって、第２の凹部の第２のメモリ素子材料に結合された第３の導電材料がその後形成され得る。
処理ステップ７０５において、第２のマスク材料７２０は除去され得る。もたらされる構造体は、２つのメモリセルタイプ、常誘電体メモリセル及び強誘電体メモリセルである。相互に隣接して図示されているが、（複数の）メモリセルタイプは相互に隣接している必要はない。処理中にメモリアレイの何れの部分もマスクを取るために、マスク材料７２０が適切にパターニングされる。したがって、メモリアレイの一部に強誘電体メモリセルが形成され得、別の部分に常誘電体メモリセルが形成され得る。
図８は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための例示的プロセス８００を説明する。もたらされるメモリデバイスは、図１、図４、図５、及び図６に関するメモリアレイ１００中のメモリセルアーキテクチャの一例であり得る。プロセス８００は、誘電材料８０５、電極材料８１０、電極材料８１５、常誘電体材料８２０、強誘電体材料８２５、選択コンポーネント材料８３０、ワード線材料８３５、ビット線材料８４０、及び誘電材料８４５の形成を含む。プロセス８００は、単一の基板又はダイ上に２つのタイプのメモリセル１０５を形成し得る。１つのタイプは図７で論じられたような凹部であり得、他のタイプは図５で論じられたようなクロスポイント構造体であり得る。
プロセス８００は、図７を参照しながら論じたように、凹部中に常誘電体メモリセルを形成することを含み得る。例えば、凹部は誘電材料８０５中に形成され得る。誘電材料８０５は、基板であり得、又は基板上に堆積された誘電材料であり得る。凹部は、機構を画定するためにフォトマスク及びフォトリソグラフィを使用し得る様々なエッチング技術を使用して形成され得る。コンデンサの第１の電極を作り出すために、電極材料７１５が堆積され得る。凹部の外側の電極材料７１５は除去され得る。凹部内の電極材料７１５上に膜を形成するために、常誘電体材料８２０が堆積され得る。コンデンサの第２の電極を形成するために、電極材料８１５がその後堆積され得る。
プロセス８００は、強誘電体クロスポイントアレイを形成することを含み得る。クロスポイントアレイを形成するために多数の方法が使用され得る。基板上に材料を堆積することによって、例えば、材料の層を堆積することによって、材料のスタックが形成され得る。実例として、ワード線材料８３５、電極材料８１０、選択コンポーネント材料８３０、電極材料８１０、強誘電体材料８２５、及び電極材料８１０に対応する層が堆積され得る。該スタックは、一方向にチャネルを作り出すためにエッチングされ得る。エッチングされたチャネルは、適切なマスクを用いて画定され得る。チャネルは誘電材料８４５で充填され得る。もたらされる構造体の上部にビット線材料８４０がその後形成され得る。第２のエッチングは、ピラー構造体をその後形成し得る。例えば、チャネルの第２のセットを該第１のセットに実質的に直交する方向にエッチングすることによって。同様に、エッチングされたチャネルの第２のセットは適切なマスクを用いて画定され得る。
したがって、プロセス８００は、第１のメモリアレイであって、凹んだ常誘電体コンデ
ンサを含む該第１のメモリアレイを基板上に形成することと、第２のメモリアレイであって、複数のピラーを含む該第２のメモリアレイを基板上に形成することであって、ここで、複数のピラーの内の各々は強誘電体コンデンサを含むことを含み得る。
図９は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持するメモリアレイ１００−ｅのブロック図９００を示す。メモリアレイ１００−ｅは、電子メモリ装置と称され得、図１〜図６を参照しながら記述したメモリコントローラ１４０及びメモリセル１０５の例示であり得る、メモリコントローラ１４０−ｂ並びにメモリセル１０５−ｅ及び１０５−ｆを含む。メモリコントローラ１４０−ｂは、バイアスコンポーネント９１０及びタイミングコンポーネント９１５を含み得、図１〜図６に記述したようにメモリアレイ１００−ｅを動作し得る。メモリコントローラ１４０−ｂは、図１、図２、図４、及び図５を参照しながら記述したワード線１１０、デジット線１１５、センスコンポーネント１２５、及びプレート線２１０の例示であり得るワード線１１０−ｅ、デジット線１１５−ｄ、センスコンポーネント１２５−ｂ、及びプレート線２１０−ｂと電子通信し得る。メモリアレイ１００−ｅはリファレンスコンポーネント９２０及びラッチ９２５をも含み得る。メモリアレイ１００−ｅのコンポーネントは、相互に電子通信し得、図１〜図６を参照しながら記述した機能を実施し得る。幾つかの場合、リファレンスコンポーネント９２０、センスコンポーネント１２５−ｂ、及びラッチ９２５はメモリコントローラ１４０−ｂのコンポーネントであり得る。メモリセル１０５−ｅは、不揮発性メモリセル、例えば、ＦｅＲＡＭセルであり得、メモリセル１０５−ｆは、揮発性メモリセル、例えば、ＤＲＡＭセルであり得る。メモリセル１０５−ｅ及び１０５−ｆは相互に電子通信し得る。
メモリコントローラ１４０−ｂは、ワード線１１０−ｅ、プレート線２１０−ｂ、又はデジット線１１５−ｄを、それらの様々なノードに電圧を印加することによって活性化するように構成され得る。例えば、バイアスコンポーネント９１０は、上述したようにメモリセル１０５−ｅ又は１０５−ｆを読み出す又は書き込むために、メモリセル１０５−ｅ又は１０５−ｆを動作させるための電圧を印加するように構成され得る。幾つかの場合、メモリコントローラ１４０−ｂは、図１を参照しながら記述したように、行デコーダ、列デコーダ、又はそれら両方を含み得る。このことは、メモリコントローラ１４０−ｂが１つ以上のメモリセル１０５にアクセスすることを可能にし得る。バイアスコンポーネント９１０はまた、センスコンポーネント１２５−ｂに対するリファレンス信号を生成するための電位をリファレンスコンポーネント９２０に提供し得る。また、バイアスコンポーネント９１０は、センスコンポーネント１２５−ｂの動作のための電位を提供し得る。
幾つかの場合、メモリコントローラ１４０−ｂは、その動作をタイミングコンポーネント９１５を使用して実施し得る。例えば、タイミングコンポーネント９１５は、本明細書で論じた、読み出し及び書き込み等のメモリ機能を実施するためのスイッチング及び電圧印加に対するタイミングを含む、様々なワード線選択及びプレートバイアスのタイミングを制御し得る。幾つかの場合、タイミングコンポーネント９１５はバイアスコンポーネント９１０の動作を制御し得る。
リファレンスコンポーネント９２０は、センスコンポーネント１２５−ｂに対するリファレンス信号を生成するための様々なコンポーネントを含み得る。リファレンスコンポーネント９２０は、リファレンス信号を生み出すように構成された回路を含み得る。幾つかの場合、リファレンスコンポーネント９２０は、他の強誘電体メモリセル１０５であり得る。幾つかの例では、リファレンスコンポーネント９２０は、図３を参照しながら記述したように、２つのセンス電圧間の値を有する電圧を出力するように構成され得る。又は、リファレンスコンポーネント９２０は、事実上のグランド電圧（すなわち、約０Ｖ）を出力するように設計され得る。
センスコンポーネント１２５−ｂは、（デジット線１１５−ｄを通じた）メモリセル１０５−ｅ又は１０５−ｆからの信号を、リファレンスコンポーネント９２０からのリファレンス信号と比較し得る。論理状態を判定すると、センスコンポーネントは、該出力をラッチ９２５中にその後蓄積し得、ここで、該出力は、メモリアレイ１００−ｅが一部である電子デバイスの動作に従って使用され得る。
幾つかの場合、メモリコントローラ１４０−ｅは、メモリセル１０５−ｅとメモリセル１０５−ｆとの間で少なくとも１つの論理値を転送するための指示を受信し得る。例えば、メモリセル１０５−ｆへの書き込み動作において、論理値がメモリセル１０５−ｅにまず書き込まれ得る。メモリコントローラ１４０−ｂは、メモリセル１０５−ｅ中の蓄積された論理値を読み出し得、それをメモリセル１０５−ｆにその後書き込み得る。読み出し動作に対しては、メモリコントローラ１４０−ｂは、メモリセル１０５−ｆ中に蓄積された論理値を読み出し得、その他の動作に従いそれがアクセスされ得るメモリセル１０５−ｅ中にそれがキャッシュされるように、それをメモリセル１０５−ｅに書き込み得る。これらの動作は単一のメモリセル１０５に限定されず、例えば、該動作は、多数のメモリセル１０５又はメモリページを伴い得る。
図１０は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを支持するシステム１０００を説明する。システム１０００は、様々なコンポーネントを接続し若しくは様々なコンポーネントを物理的に支持するプリント回路基板であり得又は該プリント回路基板を含み得るデバイス１００５を含む。デバイス１００５は、図１、図４、図５、図６、及び図９を参照しながら記述したメモリアレイ１００の一例であり得るメモリアレイ１００−ｆを含む。メモリアレイ１００−ｆは、図１、図６、及び図９を参照しながら記述したメモリコントローラ１４０と、図１、図２、図４、図５、図６、及び図９を参照しながら記述したメモリセル１０５との例示であり得る、メモリコントローラ１４０−ｃ及びメモリセル１０５−ｇを含み得る。デバイス１００５は、プロセッサ１０１０、ＢＩＯＳコンポーネント１０１５、周辺コンポーネント１０２０、及び入出力制御コンポーネント１０２５をも含み得る。デバイス１００５のコンポーネントはバス１０３０を通じて相互に電子通信し得る。メモリアレイ１００−ｆは、揮発性及び不揮発性の両メモリセル１０５を含み得る。
プロセッサ１０１０は、メモリコントローラ１４０−ｃを通じてメモリアレイ１００−ｆを動作するように構成され得る。幾つかの場合、プロセッサ１０１０は、図１、図６、及び図９を参照しながら記述したメモリコントローラ１４０の機能を実施し得る。他の場合、メモリコントローラ１４０−ｃはプロセッサ１０１０中に集積され得る。プロセッサ１０１０は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネントであり得、又はこれらのタイプのコンポーネントの組み合わせであり得、プロセッサ１０１０は、メモリセル１０５間で論理値を転送することを含む、本明細書に記述した様々な機能を実施し得る。プロセッサ１０１０は、例えば、様々な機能又はタスクをデバイス１００５に実施させるために、メモリアレイ１００−ｆ中に蓄積されたコンピュータ可読命令を実行するように構成され得る。
ＢＩＯＳコンポーネント１０１５は、ファームウェアとして動作するベーシックインプット／アウトプットシステム（ＢＩＯＳ）を含むソフトウェアコンポーネントであり得、それは、システム１０００の様々なハードウェアコンポーネントを初期化し得、稼働し得る。ＢＩＯＳコンポーネント１０１５は、プロセッサ１０１０と様々なコンポーネント、例えば、周辺コンポーネント１０２０、入出力制御コンポーネント１０２５等との間のデ
ータの流れをも管理し得る。ＢＩＯＳコンポーネント１０１５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又は任意のその他の不揮発性メモリ中に蓄積されたプログラム又はソフトウェアを含み得る。
周辺コンポーネント１０２０は、デバイス１００５中に集積される任意の入力若しくは出力デバイス、又はそうしたデバイスに対するインタフェースであり得る。例示として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアル若しくはパラレルポート、又はペリフェラルコンポーネントインタコネクト（ＰＣＩ）若しくはアクセラレーテッドグラフィックスポート（ＡＧＰ）スロット等の周辺カードスロットが挙げられ得る。
入出力制御コンポーネント１０２５は、プロセッサ１０１０と周辺コンポーネント１０２０、入力デバイス１０３５、又は出力デバイス１０４０との間のデータ通信を管理し得る。入出力制御コンポーネント１０２５は、デバイス１００５中に集積されない周辺装置をも管理し得る。幾つかの場合、入出力制御コンポーネント１０２５は、外部周辺装置への物理的接続又はポートを表し得る。
入力１０３５は、デバイス１００５又はそのコンポーネントへの入力を提供する、デバイス１００５の外にあるデバイス又は信号を表し得る。これは、ユーザインタフェース、又はその他のデバイスとのインタフェース若しくはその他のデバイス間のインタフェースを含み得る。幾つかの場合、入力１０３５は、周辺コンポーネント１０２０を介してデバイス１００５とインタフェースで連結する周辺装置であり得、又は入出力制御コンポーネント１５３５により管理され得る。
出力１０４０は、デバイス１００５又はその何れかのコンポーネントからの出力を受信するように構成された、デバイス１００５の外にあるデバイス又は信号を表し得る。出力１０４０の例は、表示装置、音声スピーカ、プリントデバイス、別のプロセッサ、又はプリント回路基板等を含み得る。幾つかの場合、出力１０４０は、周辺コンポーネント１０２０を介してデバイス１００５とインタフェースで連結する周辺装置であり得、又は入出力制御コンポーネント１０２５により管理され得る。
メモリコントローラ１４０−ｃ、デバイス１００５、及びメモリアレイ１００−ｆのコンポーネントは、それらの機能を実行するように設計された回路で構成され得る。これは、本明細書に記載される機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗、アンプ、又はその他の能動素子若しくは非能動素子を含み得る。
図１１は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを動作するための方法１１００を説明するフローチャートを示す。方法１１００の動作は、図１〜図６、図９、及び図１０を参照しながら記述したように、メモリアレイ１００により実装され得る。例えば、方法１１００の動作は、図１、図６、図９、及び図１０を参照しながら記述したようなメモリコントローラ１４０により実施され得る。幾つかの例では、メモリコントローラ１４０は、後述する機能を実施するために、メモリアレイ１００の機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリコントローラ１４０は、以下に記述される機能の機構を専用のハードウェアを使用して実行し得る。
ブロック１１０５において、方法は、図１、図４、図６、及び図９を参照しながら記述したように、強誘電体コンデンサを含む第１のメモリセルに対する読み出しリクエストを
受信することを含み得る。幾つかの例では、ブロック１１０５の動作は、図１、図６、図９、及び図１０を参照しながら記述したようなメモリコントローラ１４０により実施され得、又は容易にされ得る。
ブロック１１１０において、方法は、図１、図４、図６、及び図９を参照しながら記述したように、第１のメモリセルから、常誘電体コンデンサを含む第２のメモリセルへデータを転送することであって、ここで、該データは、第１のメモリセルの読み出しリクエストを受信することに少なくとも部分的に基づいて、第１のメモリセルから第２のメモリセルに転送されることを含み得る。幾つかの例では、ブロック１１１０の動作は、図１、図６、図９、及び図１０を参照しながら記述したようなメモリコントローラ１４０により実施され得、又は容易にされ得る。幾つかの場合、ブロック１１１０の動作は、図１０を参照しながら記述したように、ホストプロセッサ１０１０からの介入なしに実施され得る。
ブロック１１１５において、方法は、図１、図４、図６、及び図９を参照しながら記述したように、第１のメモリセルから第２のメモリセルへデータを転送することに少なくとも部分的に基づいて、第１のメモリセルの読み出しの試みを第２のメモリセルへ向けることを含み得る。幾つかの例では、ブロック１１１５の動作は、図１、図６、図９、及び図１０を参照しながら記述したようなメモリコントローラ１４０により実施され得、又は容易にされ得る。
幾つかの場合、方法は、第２の強誘電体コンデンサを含む第３のメモリセルに対する読み出しリクエストを受信することと、第３のメモリセルから、第２の常誘電体コンデンサを含む第４のメモリセルへデータを転送することであって、ここで、該データは、第３のメモリセルの読み出しリクエストを受信することに少なくとも部分的に基づいて、第３のメモリセルから第４のメモリセルへ転送されることと、第３のメモリセルから第４のメモリセルへデータを転送することに少なくとも部分的に基づいて、第３のメモリセルの読み出しの試みを第４のメモリセルへ向けることとを含み得る。幾つかの場合、第１のメモリセルは複数の強誘電体メモリセルを含み、第２のメモリセルは複数の常誘電体メモリセルを含む。
方法１１００のメモリセル１０５は、クロスポイントアレイアーキテクチャの凹部又はピラーを含み得る。凹部は１００ｎｍよりも小さいサイズの開口部を有し得る。強誘電体コンデンサは、酸化ハフニウム又はジルコニア等の、ハフニウム若しくはジルコニウム若しくは酸素、又はそれらの任意の組み合わせで作られた材料を含み得る。
幾つかの場合、装置が記述される。装置は、方法１１００等の方法を実施するためのものであり得る。装置は、強誘電体コンデンサを含む第１のメモリセルに対する読み出しリクエストを受信するための手段と、第１のメモリセルから、常誘電体コンデンサを含む第２のメモリセルへデータを転送するための手段であって、ここで、データは、第１のメモリセルの読み出しリクエストを受信することに少なくとも部分的に基づいて、第１のメモリセルから第２のメモリセルへ転送される、該手段と、第１のメモリセルから第２のメモリセルへデータを転送することに少なくとも部分的に基づいて、第１のメモリセルの読み出しの試みを第２のメモリセルへ向けるための手段とを含み得る。
幾つかの場合、装置は、第２の強誘電体コンデンサを含む第３のメモリセルに対する読み出しリクエストを受信するための手段と、第３のメモリセルから、第２の常誘電体コンデンサを含む第４のメモリセルへデータを転送するための手段であって、ここで、データは、第３のメモリセルの読み出しリクエストを受信することに少なくとも部分的に基づいて、第３のメモリセルから第４のメモリセルへ転送される、該手段と、第３のメモリセルから第４のメモリセルへデータを転送することに少なくとも部分的に基づいて、第３のメ
モリセルの読み出しの試みを第４のメモリセルへ向けるための手段とを更に含み得る。幾つかの場合、第１のメモリセルは複数の強誘電体メモリセルを含み、第２のメモリセルは複数の常誘電体メモリセルを含む。
図１２は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを動作するための方法１２００を説明するフローチャートを示す。方法１２００の動作は、図１〜図６、図９、及び図１０を参照しながら記述したように、メモリアレイ１００により実装され得る。例えば、方法１２００の動作は、図１、図６、図９、及び図１０を参照しながら記述したようなメモリコントローラ１４０により実施され得る。幾つかの例では、メモリコントローラ１４０は、後述する機能を実施するために、メモリアレイ１００の機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリコントローラ１４０は、以下に記述される機能の機構を専用のハードウェアを使用して実施し得る。
ブロック１２０５において、方法は、図１、図４、図６、及び図９を参照しながら記述したように、強誘電体コンデンサを含む第１のメモリセルのアクセス動作の数が閾値を超えると判定することを含み得る。幾つかの例では、方法は、アクセス動作の数をカウントすることと、アクセス動作のカウントされた数が閾値に一致する又は該閾値を超えると判定することとを含み得る。他の例では、方法は、アクセス動作の割合が閾値割合に一致する又は該閾値割合を超えると判定することを含み得る。幾つかの例では、ブロック１２０５の動作は、図１、図６、図９、及び図１０を参照しながら記述したようなメモリコントローラ１４０、図６を参照しながら記述したようなカウンタ６０５又はタイマ６１０により実施され得、又は容易にされ得る。
ブロック１２１０において、方法は、図１、図４、図６、及び図９を参照しながら記述したように、第１のメモリセルから、常誘電体コンデンサを含む第２のメモリセルへデータを転送することであって、ここで、該データは、第１のメモリセルのアクセス動作の数が閾値を超えるとの判定に少なくとも部分的に基づいて、第１のメモリセルから第２のメモリセルへ転送されることを含み得る。幾つかの例では、ブロック１２１０の動作は、図１、図６、図９、及び図１０を参照しながら記述したようなメモリコントローラ１４０により実施され得、又は容易にされ得る。幾つかの場合、ブロック１２１０の動作は、図１０を参照しながら記述したように、ホストプロセッサ１０１０からの介入なしに実施され得る。
ブロック１２１５において、方法は、図１、図４、図６、及び図９を参照しながら記述したように、第１のメモリセルから第２のメモリセルへデータを転送することに基づいて、第１のメモリセルのアクセスの試みを第２のメモリセルへ向けることを含み得る。幾つかの例では、ブロック１２１５の動作は、図１、図６、図９、及び図１０を参照しながら記述したようなメモリコントローラ１４０により実施され得、又は容易にされ得る。
幾つかの場合、装置が記述される。装置は、方法１２００等の方法を実施するためのものであり得る。装置は、強誘電体コンデンサを含む第１のメモリセルのアクセス動作の数が閾値を超えると判定するための手段と、第１のメモリセルから、常誘電体コンデンサを含む第２のメモリセルへデータを転送するための手段であって、ここで、データは、第１のメモリセルのアクセス動作の数が閾値を超えるとの判定に少なくとも部分的に基づいて、第１のメモリセルから第２のメモリセルへ転送される、該手段と、第１のメモリセルから第２のメモリセルへデータを転送することに少なくとも部分的に基づいて、第１のメモリセルのアクセスの試みを第２のメモリセルへ向けるための手段とを含み得る。
幾つかの場合、第１のメモリセルのアクセス動作の数が閾値を超えると判定することは
、アクセス動作の数をカウントするための手段と、アクセス動作の数が閾値を超えると判定するための手段とを含む。幾つかの場合、第１のメモリセルのアクセス動作の数が閾値を超えると判定することは、アクセス動作の割合が閾値割合を超えると判定するための手段を含む。
図１３は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを動作するための方法１３００を説明するフローチャートを示す。方法１３００の動作は。図１〜図６、図９、及び図１０を参照しながら記述したように、メモリアレイ１００により実装され得る。例えば、方法１３００の動作は、図１、図６、図９、及び図１０を参照しながら記述したようなメモリコントローラ１４０により実施され得る。幾つかの例では、メモリコントローラ１４０は、後述する機能を実施するために、メモリアレイ１００の機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリコントローラ１４０は、以下に記述される機能の機構を専用のハードウェアを使用して実施し得る。
ブロック１３０５において、方法は、図１、図４、図６、及び図９を参照しながら記述したように、第１のセルタイプの第１のメモリセルから第２のセルタイプの第２のメモリセルへ、又は第２のタイプの第２のメモリセルから該第１の第１のメモリセルへ、少なくとも１つの論理値を転送するための指示をコントローラにおいて受信することであって、ここで、第１のセルタイプは強誘電体コンデンサを含み、第２のセルタイプは常誘電体コンデンサ又は線形誘電体コンデンサを含むことを含み得る。例えば、強誘電体メモリセルの論理値が判定され得、強誘電体メモリセルに対する幾つかの冗長性又は該強誘電体メモリセルからオフロードすることを提供するために、常誘電体コンデンサを有するメモリセルは該値で書き込まれ得る。同様に、常誘電体コンデンサを有するメモリセルの論理値が判定され得、常誘電体コンデンサを有するメモリセルに対する幾つかの冗長性又は該メモリセルからオフロードすることを提供するために、強誘電体メモリセルは該値で書き込まれ得る。方法は、したがって、第１のセルタイプの第１のメモリセルと第２のセルタイプの第２のメモリセルとの間で少なくとも１つの論理値を転送するための指示を含み得、ここで、第１のセルタイプは強誘電体コンデンサを含み、第２のセルタイプは常誘電体コンデンサ又は線形誘電体コンデンサを含むことを含み得る。幾つかの例では、該指示は、基板の外部のコンポーネントから受信され得る。幾つかの例では、ブロック１３０５の動作は、図１、図６、図９、及び図１０を参照しながら記述したようなメモリコントローラ１４０により実施され得、又は容易にされ得る。
ブロック１３１０において、方法は、図１、図４、図６、及び図９を参照しながら記述したように、第１のメモリセルと第２のメモリセルとの間で少なくとも１つの論理値を転送することであって、ここで、基板は第１のメモリセル及び第２のメモリセルを含むことを含み得る。少なくとも１つの論理値を転送することは、第１のメモリセル中に蓄積された少なくとも１つの論理値を読み出すことと、該少なくとも１つの論理値を第２のメモリセルに書き込むこととを含み得る。又は、少なくとも１つの論理値を転送することは、第２のメモリセル中に蓄積された少なくとも１つの論理値を読み出すことと、該少なくとも１つの論理値を第１のメモリセルに書き込むこととを含み得る。幾つかの例では、ブロック１３１０の動作は、図１、図６、図９、及び図１０を参照しながら記述したようなメモリコントローラ１４０により実施され得、又は容易にされ得る。
方法の幾つかの例では、基板は、第１のメモリセル及び第２のメモリセルを含むメモリアレイを含み得る。又は、基板は、第１のセルタイプのメモリセルを含む第１のメモリアレイと、第２のセルタイプのメモリセルを含む第２のメモリアレイとを含み得る。幾つかの場合、第１のセルタイプは不揮発性メモリセルを含み、第２のセルタイプは揮発性メモリセルを含む。その他の場合、第１のセルタイプは揮発性メモリセルを含み、第２のセル
タイプは不揮発性メモリセルを含む。
方法１３００のメモリセル１０５は、クロスポイントアレイアーキテクチャの凹部又はピラーを含み得る。凹部は１００ｎｍよりも小さいサイズの開口部を有し得る。強誘電体コンデンサは、酸化ハフニウム又はジルコニア等の、ハフニウム若しくはジルコニウム若しくは酸素、又はそれらの任意の組み合わせで作られた材料を含み得る。
幾つかの例では、第１のメモリアレイのメモリセルの量は、第２のメモリアレイのメモリセルの量よりも多くてもよく、少なくとも１つの論理値を転送することは、第１及び第２のメモリアレイ間で論理値のサブセットを転送することを含む。別の例では、第１のメモリアレイのメモリセルの量は、第２のメモリアレイのメモリセルの量以下であってもよく、少なくとも１つの論理値を転送することは、第２のメモリアレイへの電力の中断に少なくとも基づいて、第２のメモリアレイ中に蓄積された全ての論理値を第１のメモリアレイへ転送することを含み得る。
方法の幾つかの例では、第１のメモリセルと第２のメモリセルとの間で少なくとも１つの論理値を転送するための指示は、メモリデバイス含むデバイスが電力停止することに基づき得る。
幾つかの場合、装置が記述される。装置は、方法１３００等の方法を実施するためのものであり得る。装置は、第１のセルタイプの第１のメモリセルと第２のセルタイプの第２のメモリセルとの間で少なくとも１つの論理値を転送するための指示をコントローラにおいて受信するための手段であって、ここで、第１のセルタイプは強誘電体コンデンサを含み、第２のセルタイプは常誘電体コンデンサを含む、該手段と、第１のメモリセルと第２のメモリセルとの間で少なくとも１つの論理値を転送するための手段とを含み得、ここで、基板は第１のメモリセル及び第２のメモリセルを含む。
幾つかの場合、少なくとも１つの論理値を転送するための指示を受信することは、アクセス動作の数をカウントするための手段と、基板の外部のコンポーネントから該指示を受信するための手段とを含む。幾つかの場合、少なくとも１つの論理値を転送することは、第１のメモリセル中に蓄積された少なくとも１つの論理値を読み出すための手段と、少なくとも１つの論理値を第２のメモリセルに書き込むための手段とを含む。幾つかの場合、少なくとも１つの論理値を転送することは、第２のメモリセル中に蓄積された少なくとも１つの論理値を読み出すための手段と、少なくとも１つの論理値を第１のメモリセルに書き込むための手段とを含む。幾つかの場合、基板は、第１のメモリセル及び第２のメモリセルを含むメモリアレイを含む。幾つかの場合、基板は、第１のセルタイプのメモリセルを含む第１のメモリアレイと、第２のセルタイプのメモリセルを含む第２のメモリアレイとを含む。
幾つかの場合、第１のメモリアレイのメモリセルの量は第２のメモリアレイのメモリセルの量よりも多く、少なくとも１つの論理値を転送することは、第１のメモリアレイと第２のメモリアレイとの間で論理値のサブセットを転送するための手段を含む。幾つかの場合、第１のメモリアレイのメモリセルの量は第２のメモリアレイのメモリセルの量以下であり、少なくとも１つの論理値を転送することは、第２のメモリアレイの電力の中断に少なくとも部分的に基づいて、第２のメモリアレイ中に蓄積された論理値を第１のメモリアレイへ転送するための手段を含む。幾つかの場合、第１のメモリセルと第２のメモリセルとの間で少なくとも１つの論理値を転送するための指示は、メモリデバイスを含むデバイスが電力停止することに少なくとも部分的に基づく。幾つかの場合、第１のセルタイプは不揮発性メモリセルを含み、第２のセルタイプは揮発性メモリセルを含む。
図１４は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための方法１４００を説明するフローチャートを示す。該形成方法は、図７及び図８を参照しながら説明したそれらを含み得る。例えば、材料又はコンポーネントは、材料の堆積及び除去の様々な組み合わせを通じて形成され得る。幾つかの場合、材料の形成又は除去は、明確には示されていない１つ以上のフォトリソグラフィステップを含み得る。
ブロック１４０５において、方法は、図７を参照しながら記述したように、基板中に凹部のアレイを形成することを含み得る。幾つかの例では、該アレイの各凹部の開口部の最大寸法は１００ナノメートルよりも小さい。
ブロック１４１０において、方法は、図７を参照しながら記述したように、アレイの２つ以上の凹部の表面上に第１の導電材料を形成することを含み得る。
ブロック１４１５において、方法は、図７を参照しながら記述したように、強誘電体材料を含む第１のメモリ素子材料をアレイの第１の凹部中に形成することであって、ここで、第１のメモリ素子材料は第１の凹部中の第１の導電材料に結合されることを含み得る。幾つかの例では、強誘電体材料は、ハフニウム若しくはジルコニウム若しくは酸素、又はそれらの任意の組み合わせを含む化合物、例えば、酸化ハフニウム又はジルコニアであり得る。
ブロック１４２０において、方法は、図７を参照しながら記述したように、常誘電体材料を含む第２のメモリ素子材料をアレイの第２の凹部中に形成することであって、ここで、第２のメモリ素子材料は第２の凹部中の第１の導電材料に結合されることを含み得る。
方法は、第１の凹部の第１のメモリ素子材料に結合された第２の導電材料を形成することと、第２の凹部の第２のメモリ素子材料に結合された第３の導電材料を形成することとをも含み得る。
幾つかの場合、装置が記述される、装置は、方法１４００等の方法を実施するためのものであり得る。装置は、基板中に凹部のアレイを形成するための手段と、アレイの２つ以上の凹部の表面上に第１の導電材料を形成するための手段と、強誘電体材料を含む第１のメモリ素子材料をアレイの第１の凹部中に形成するための手段であって、ここで、第１のメモリ素子材料は第１の凹部中の第１の導電材料に結合される、該手段と、常誘電体材料を含む第２のメモリ素子材料をアレイの第２の凹部中に形成するための手段であって、ここで、第２のメモリ素子材料は、第２の凹部中の第１の導電材料に結合される、該手段とを含み得る。
幾つかの場合、装置は、第１の凹部の第１のメモリ素子材料に結合された第２の導電材料を形成するための手段と、第２の凹部の第２のメモリ素子材料に結合された第３の導電材料を形成するための手段とを更に含み得る。
図１５は、本開示の様々な実施形態に従ったハイブリッドメモリデバイスを形成するための方法１５００を説明するフローチャートを示す。該形成方法は、図７及び図８を参照しながら説明したそれらを含み得る。例えば、材料又はコンポーネントは、材料の堆積及び除去の様々な組み合わせを通じて形成され得る。幾つかの場合、材料の形成又は除去は、明確には示されていない１つ以上のフォトリソグラフィステップを含み得る。
ブロック１５０５において、方法は、図８を参照しながら記述したように、第１のメモリアレイであって、凹んだ常誘電体コンデンサを含む第１のメモリアレイを基板上に形成
することを含み得る。幾つかの例では、凹んだ常誘電体コンデンサは、基板中の凹部を含み、ここで、アレイの各凹部の開口部の最大寸法は１００ナノメートルよりも小さい。
ブロック１５１０において、方法は、図８を参照しながら記述したように、第２のメモリアレイであって、複数のピラーを含む第２のメモリアレイを基板上に形成することであって、ここで、複数のピラーの内の各々は強誘電体コンデンサを含むことを含み得る
したがって、方法１１００、１２００、１３００、１４００、及び１５００は、ハイブリッドメモリデバイスを形成及び動作するために提供し得る。方法１１００、１２００、１３００、１４００、及び１５００は可能的実装を記述し、該動作及びステップは、その他の実装が可能であるように組み替えられ得、さもなければ修正され得ることに留意すべきである。幾つかの例では、方法１１００、１２００、１３００、１４００、及び１５００の内の２つ以上からの機構は組み合わせられ得る。
幾つかの場合、装置が記述される、装置は、方法１５００等の方法を実施するためのものであり得る。装置は、第１のメモリアレイであって、凹んだ常誘電体コンデンサを含む第１のメモリアレイを基板上に形成するための手段と、第２のメモリアレイであって、複数のピラーを含む第２のメモリアレイを基板上に形成するための手段であって、ここで、複数のピラーの内の各々は強誘電体コンデンサを含む、該手段とを含み得る。
本明細書の説明は、例示を提供し、請求項に記載される範囲、適用性、又は例を制限しない。開示の範囲から逸脱することなく、論じられた要素の機能及び配置の変更がなされ得る。様々な例では、様々な手続又はコンポーネントを適宜省略し得、代替し得、又は追加し得る。また、幾つかの例に関して記述された機構は、その他の例において組み合わせられ得る。
添付の図面に関連して本明細書に記載される説明は、例示的構成を記述し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用されるように、用語“例”、“模範的”、及び“実施形態”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、記述される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実施され得る。幾つかの実例では、記述される例の内容を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示される。
添付の図において、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、ダッシュと、同様のコンポーネント間で区別する第２のラベルとを参照ラベルに続けることによって区別され得る。明細書中に第１の参照ラベルが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの任意の１つに適用できる。
本明細書に記述される情報及び信号は、様々な異なる科学技術及び技術の何れかを使用して表され得る。例えば、上述の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、複数の信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号は複数の信号のバスを表し得ることを当業者は理解するであろう。
本明細書で用いられるように、用語“事実上のグランド（virtualground）”は、約ゼ
ロボルト（０Ｖ）の電圧に保持されるがグランドと直接接続されない電気回路のノードを指す。したがって、事実上のグランドの電圧は、一時的に変動し得、定常状態で約０Ｖに
戻り得る。事実上のグランドは、オペアンプ及び抵抗を含む電圧分圧器等の様々な電子回路素子を使用して実装され得る。その他の実装も可能である。“事実上グランドする（virtual grounding）”又は“事実上グランドされる（virtuallygrounded）”は約０Ｖに接続されることを意味する。
用語“電子通信”は、コンポーネント間の電子流動を支持するコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み得、又は介在コンポーネントを含み得る。電子通信するコンポーネントは、（例えば、通電された回路中の）電子又は信号を能動的に交換し得、又は（例えば、非通電の回路中の）の電子又は信号を能動的に交換しないことがあるが、回路が通電されると電子又は信号を交換するように構成され得又は動作可能であり得る。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、スイッチの状態（すなわち、開放又は閉鎖）に関わらず電子通信する。
メモリアレイ１００を含む本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコンゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合、該基板は半導体ウエハである。その他の場合、該基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を用いたドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長中に実施され得る。
本明細書で論じられる１つ以上のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になる結果をもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”又は“活性化”にされ得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”又は“不活性化”にされ得る。
本明細書の開示と関連して記述される様々な説明ブロック、コンポーネント、及びモジュールは、本明細書に記述される機能を実施するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせで実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、多数のマイクロプロセッサ、ＤＳＰコアと併せた１つ以上のマイクロプロセッサ、又は任意のその他のそうした構成）として実装され得る。
本明細書に記述される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアに実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の例及び実装は、本開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上述の機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装できる。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的位置に実装されるように分散されることを含む、様々な位置に物理的に設置され得る。また、請求項を含む本明細書で使用されるように、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわちＡ及びＢ及びＣ）を意味するように包含的リストを指し示す。
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む非一時的コンピュータ記憶媒体及び通信媒体の両方を含む。非一時的記憶媒体は、汎用又は専用のコンピュータによりアクセスできる任意の利用可能な媒体であり得る。例として、非限定的に、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラム可能リードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭ若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気ストレージデバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは蓄積するのに使用でき、且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスできる任意のその他の非一時的媒体を含み得る。
また、任意の接続は、コンピュータ可読媒体と適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術を使用してウェブサイト、サーバ、又はその他の遠隔ソースからソフトウェアが送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術は媒体の定義に含まれる。本明細書で使用されるように、磁気ディスク（disk）及び光学ディスク（disc）は、ＣＤ、レーザディスク、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピーディスク、ブルーレイディスクを含み、ここで、光学ディスクがレーザでデータを光学的に再生する一方で、磁気ディスクはデータを磁気的に通常再生する。上記されたものの組み合わせもコンピュータ可読媒体の範囲に含まれる。
本明細書の説明は、当業者が開示を製作又は使用できるように提供される。開示への様々な修正が当業者に容易に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用し得る。したがって、開示は、本明細書に記述された例示及び設計に制限されるべきではなく、本明細書に開示された原理及び新規の機構と一致する最も広い範囲に一致すべきである。

Claims (36)

  1. 基板と、
    前記基板上に配置された第１の凹部に形成され、第１のタイプのコンデンサを含む第１のメモリセルと、
    前記基板上に配置された第２の凹部中に形成された第２のメモリセルであって、前記第１のタイプのコンデンサとは異なる第２のタイプのコンデンサを含む前記第２のメモリセルと
    を含む、メモリ装置。
  2. 前記第１のメモリセルは不揮発性メモリセルであり、前記第２のメモリセルは揮発性メモリセルである、請求項１に記載のメモリ装置。
  3. 前記第１のタイプのコンデンサは強誘電性絶縁体を含む、請求項１に記載のメモリ装置。
  4. 前記強誘電性絶縁体は、ハフニウム、ジルコニウム、若しくは酸素、又はそれらの任意の組み合わせを含む化合物を含む、請求項３に記載のメモリ装置。
  5. 前記第２のタイプのコンデンサは常誘電体材料を有するコンデンサを含む、請求項１に記載のメモリ装置。
  6. 前記第１のメモリセル又は前記第２のメモリセルの内の少なくとも１つは、埋設されたワード線と電子通信する、請求項１に記載のメモリ装置。
  7. 前記第１の凹部及び前記第２の凹部の開口部の最大寸法は１００ナノメートルよりも小さい、請求項１に記載のメモリ装置。
  8. 前記第１の凹部又は前記第２の凹部は、前記基板上に配置された誘電材料中に形成される、請求項１に記載のメモリ装置。
  9. 前記第１のメモリセル及び前記第２のメモリセルは、異なるアレイのメモリセルを各々含む、請求項１に記載のメモリ装置。
  10. 前記第１のメモリセル及び前記第２のメモリセルは、同じアレイのメモリセルを各々含む、請求項１に記載のメモリ装置。
  11. 前記アレイは、メモリセルの複数の行とメモリセルの複数の列とを含み、前記複数の前記複数の行の内の各行又は前記複数の列の内の各列は共通のアクセス線を含み、前記複数の行の内の少なくとも１つの行又は前記複数の列の内の少なくとも１つの列は前記第２のタイプのコンデンサを含むメモリセルを含み、前記複数の行の内の残りの行又は前記複数の列の内の残りの列は前記第１のタイプのコンデンサを含むメモリセルを含む、請求項１０に記載のメモリ装置。
  12. 前記アレイは、メモリセルの複数の行とメモリセルの複数の列とを含み、
    前記複数の行の内の各行は共通のアクセス線を含み、前記複数の列の内の各列は共通のデジット線を含み、
    前記複数の行の内の少なくとも１つの行及び前記複数の列の内の少なくとも１つの列は前記第２のタイプのコンデンサを含むメモリセルを含み、
    前記複数の行の内の残りの行若しくは前記複数の列の内の残りの列、又はそれら両方は
    前記第１のタイプのコンデンサを含むメモリセルを含む、
    請求項１０に記載のメモリ装置。
  13. 前記第１のメモリセルを含む第１のメモリアレイであって、ここで、前記第１のメモリアレイの各メモリセルは前記第１のタイプのコンデンサを含む、前記第１のメモリアレイと、
    前記第２のメモリセルを含む第２のメモリアレイであって、ここで、前記第２のメモリアレイの各メモリセルは前記第２のタイプのコンデンサを含む、前記第２のメモリアレイと
    を更に含む、請求項１に記載のメモリ装置。
  14. 第１のタイプのコンデンサを含む第１のメモリセルタイプと、
    前記第１のタイプのコンデンサとは異なる第２のタイプのコンデンサを含む第２のメモリセルタイプと、
    メモリアレイであって、ここで、前記メモリアレイの少なくも１つのサブセットは複数のメモリセル対を含み、各メモリセル対は、前記第１のメモリセルタイプの第１のメモリセルと前記第２のメモリセルタイプの第２のメモリセルとを含む、前記メモリアレイと
    を含む、メモリ装置。
  15. 前記メモリアレイは、メモリセルの複数の行とメモリセルの複数の列とを含み、
    前記複数の行の内の各行は共通のアクセス線を含み、前記複数の列の内の各列は共通のデジット線を含み、
    前記メモリセル対の前記第２のメモリセルは、前記第１のメモリセルに隣接する列又は行に設置される、
    請求項１４に記載のメモリ装置。
  16. 前記第１のタイプのコンデンサは強誘電体材料を含み、前記第２のタイプのコンデンサは常誘電体材料を含む、請求項１４に記載のメモリ装置。
  17. 前記第１のメモリセルタイプはピラーを含み、前記第２のメモリセルタイプは凹部を含む、請求項１４に記載のメモリ装置。
  18. 強誘電体コンデンサを含む第１のメモリセルに対する読み出しリクエストを受信することと、
    前記第１のメモリセルから、常誘電体コンデンサを含む第２のメモリセルへデータを転送することであって、ここで、前記データは、前記第１のメモリセルの前記読み出しリクエストを受信することに少なくとも部分的に基づいて、前記第１のメモリセルから前記第２のメモリセルへ転送されることと、
    前記第１のメモリセルから前記第２のメモリセルへ前記データを転送することに少なくとも部分的に基づいて、前記第１のメモリセルの読み出しの試みを前記第２のメモリセルへ向けることと
    を含む、メモリデバイスを動作する方法。
  19. 第２の強誘電体コンデンサを含む第３のメモリセルに対する読み出しリクエストを受信することと、
    前記第３のメモリセルから、第２の常誘電体コンデンサを含む第４のメモリセルへデータを転送することであって、ここで、前記データは、前記第３のメモリセルの前記読み出しリクエストを受信することに少なくとも部分的に基づいて、前記第３のメモリセルから前記第４のメモリセルへ転送されることと、
    前記第３のメモリセルから前記第４のメモリセルへ前記データを転送することに少なく
    とも部分的に基づいて、前記第３のメモリセルの読み出しの試みを前記第４のメモリセルへ向けることと
    を更に含む、請求項１８に記載の方法。
  20. 前記第１のメモリセルは複数の強誘電体メモリセルを含み、前記第２のメモリセルは複数の常誘電体メモリセルを含む、請求項１８に記載の方法。
  21. 強誘電体コンデンサを含む第１のメモリセルのアクセス動作の数が閾値を超えると判定することと、
    前記第１のメモリセルから、常誘電体コンデンサを含む第２のメモリセルへデータを転送することであって、ここで、前記データは、前記第１のメモリセルのアクセス動作の前記数が前記閾値を超えるとの前記判定に少なくとも部分的に基づいて、前記第１のメモリセルから前記第２のメモリセルへ転送されることと、
    前記第１のメモリセルから前記第２のメモリセルへ前記データを転送することに少なくとも部分的に基づいて、前記第１のメモリセルのアクセスの試みを前記第２のメモリセルへ向けることと
    を含む、メモリデバイスを動作する方法。
  22. 前記第１のメモリセルのアクセス動作の前記数が前記閾値を超えると判定することは、
    アクセス動作の前記数をカウントすることと、
    アクセス動作の前記数が前記閾値を超えると判定することと
    を含む、請求項２１に記載の方法。
  23. 前記第１のメモリセルのアクセス動作の前記数が前記閾値を超えると判定することは、
    アクセス動作の割合が閾値割合を超えると判定すること
    を含む、請求項２１に記載の方法。
  24. 第１のセルタイプの第１のメモリセルと第２のセルタイプの第２のメモリセルとの間で少なくとも１つの論理値を転送するための指示をコントローラにおいて受信することであって、ここで、前記第１のセルタイプは強誘電体コンデンサを含み、前記第２のセルタイプは常誘電体コンデンサを含むことと、
    前記第１のメモリセルと前記第２のメモリセルとの間で前記少なくとも１つの論理値を転送することと
    を含み、
    基板は前記第１のメモリセル及び前記第２のメモリセルを含む、
    メモリデバイスを動作する方法。
  25. 前記少なくとも１つの論理値を転送するための前記指示を受信することは、
    前記基板の外部のコンポーネントから前記指示を受信すること
    を含む、請求項２４に記載の方法。
  26. 前記少なくも１つの論理値を転送することは、
    前記第１のメモリセル中に蓄積された前記少なくとも１つの論理値を読み出すことと、
    前記少なくとも１つの論理値を前記第２のメモリセルに書き込むことと
    を更に含む、請求項２４に記載の方法。
  27. 前記少なくも１つの論理値を転送することは、
    前記第２のメモリセル中に蓄積された前記少なくとも１つの論理値を読み出すことと、
    前記少なくとも１つの論理値を前記第１のメモリセルに書き込むことと
    を更に含む、請求項２４に記載の方法。
  28. 前記基板は、前記第１のメモリセル及び前記第２のメモリセルを含むメモリアレイを含む、請求項２４に記載の方法。
  29. 前記基板は、前記第１のセルタイプのメモリセルを含む第１のメモリアレイと、前記第２のセルタイプのメモリセルを含む第２のメモリアレイとを含む、請求項２４に記載の方法。
  30. 前記第１のメモリアレイのメモリセルの量は前記第２のメモリアレイのメモリセルの量よりも多く、前記少なくとも１つの論理値を転送することは、
    前記第１のメモリアレイと前記第２のメモリアレイとの間で論理値のサブセットを転送すること
    を含む、請求項２９に記載の方法。
  31. 前記第１のメモリアレイのメモリセルの量は前記第２のメモリアレイのメモリセルの量以下であり、前記少なくとも１つの論理値を転送することは、
    前記第２のメモリアレイへの電力の中断に少なくとも基づいて、前記第２のメモリアレイ中に蓄積された論理値を前記第１のメモリアレイへ転送すること
    を含む、請求項２９に記載の方法。
  32. 前記第１のメモリセルと前記第２のメモリセルとの間で前記少なくとも１つの論理値を転送するための前記指示は、前記メモリデバイスを含むデバイスが電力停止することに少なくとも部分的に基づく、請求項２４に記載の方法。
  33. 前記第１のセルタイプは不揮発性メモリセルを含み、前記第２のセルタイプは揮発性メモリセルを含む、請求項２４に記載の方法。
  34. 基板中に凹部のアレイを形成することと、
    前記アレイの２つ以上の凹部の表面上に第１の導電材料を形成することと、
    強誘電体材料を含む第１のメモリ素子材料を前記アレイの第１の凹部中に形成することとであって、ここで、前記第１のメモリ素子材料は前記第１の凹部中の前記第１の導電材料に結合されることと、
    常誘電体材料を含む第２のメモリ素子材料を前記アレイの第２の凹部中に形成することであって、ここで、前記第２のメモリ素子材料は前記第２の凹部中の前記第１の導電材料に結合されることと
    を含む、メモリ装置を形成するための方法。
  35. 前記第１の凹部の前記第１のメモリ素子材料に結合された第２の導電材料を形成することと、
    前記第２の凹部の前記第２のメモリ素子材料に結合された第３の導電材料を形成することと
    を更に含む、請求項３４に記載の方法。
  36. 第１のメモリアレイであって、凹んだ常誘電体コンデンサを含む前記第１のメモリアレイを基板上に形成することと、
    第２のメモリアレイであって、複数のピラーを含む前記第２のメモリアレイを前記基板上に形成することであって、ここで、前記複数のピラーの内の各々は強誘電体コンデンサであることと
    を含む、メモリ装置を形成する方法。
JP2019511355A 2016-08-31 2017-08-21 ハイブリッドメモリデバイス Active JP7022114B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/252,886 US10282108B2 (en) 2016-08-31 2016-08-31 Hybrid memory device using different types of capacitors
US15/252,886 2016-08-31
PCT/US2017/047787 WO2018044607A1 (en) 2016-08-31 2017-08-21 A hybrid memory device

Publications (2)

Publication Number Publication Date
JP2019536257A true JP2019536257A (ja) 2019-12-12
JP7022114B2 JP7022114B2 (ja) 2022-02-17

Family

ID=61242593

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019511355A Active JP7022114B2 (ja) 2016-08-31 2017-08-21 ハイブリッドメモリデバイス

Country Status (8)

Country Link
US (3) US10282108B2 (ja)
EP (1) EP3507833A4 (ja)
JP (1) JP7022114B2 (ja)
KR (1) KR102184656B1 (ja)
CN (1) CN109643714A (ja)
SG (1) SG11201900816TA (ja)
TW (3) TWI775315B (ja)
WO (1) WO2018044607A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022176549A1 (ja) * 2021-02-22 2022-08-25 ソニーセミコンダクタソリューションズ株式会社 半導体記憶装置

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10923204B2 (en) 2010-08-20 2021-02-16 Attopsemi Technology Co., Ltd Fully testible OTP memory
US9818478B2 (en) 2012-12-07 2017-11-14 Attopsemi Technology Co., Ltd Programmable resistive device and memory using diode as selector
US10916317B2 (en) 2010-08-20 2021-02-09 Attopsemi Technology Co., Ltd Programmable resistance memory on thin film transistor technology
US10586832B2 (en) 2011-02-14 2020-03-10 Attopsemi Technology Co., Ltd One-time programmable devices using gate-all-around structures
US9472560B2 (en) 2014-06-16 2016-10-18 Micron Technology, Inc. Memory cell and an array of memory cells
US9305929B1 (en) 2015-02-17 2016-04-05 Micron Technology, Inc. Memory cells
US10134982B2 (en) 2015-07-24 2018-11-20 Micron Technology, Inc. Array of cross point memory cells
US10403389B2 (en) 2016-06-16 2019-09-03 Micron Technology, Inc. Array plate short repair
US9941021B2 (en) 2016-06-16 2018-04-10 Micron Technology, Inc. Plate defect mitigation techniques
US10535413B2 (en) * 2017-04-14 2020-01-14 Attopsemi Technology Co., Ltd Low power read operation for programmable resistive memories
US11615859B2 (en) 2017-04-14 2023-03-28 Attopsemi Technology Co., Ltd One-time programmable memories with ultra-low power read operation and novel sensing scheme
US10726914B2 (en) 2017-04-14 2020-07-28 Attopsemi Technology Co. Ltd Programmable resistive memories with low power read operation and novel sensing scheme
US11062786B2 (en) 2017-04-14 2021-07-13 Attopsemi Technology Co., Ltd One-time programmable memories with low power read operation and novel sensing scheme
US10679687B2 (en) * 2017-08-22 2020-06-09 Micron Technology, Inc. Memory cells and arrays of memory cells
US10446502B2 (en) 2017-08-30 2019-10-15 Micron, Technology, Inc. Apparatuses and methods for shielded memory architecture
US10770160B2 (en) 2017-11-30 2020-09-08 Attopsemi Technology Co., Ltd Programmable resistive memory formed by bit slices from a standard cell library
US10528283B2 (en) * 2018-01-23 2020-01-07 Dell Products, Lp System and method to provide persistent storage class memory using NVDIMM-N with an NVDIMM-P footprint
US10446200B2 (en) * 2018-03-19 2019-10-15 Micron Technology, Inc. Memory device with configurable input/output interface
US10991411B2 (en) 2018-08-17 2021-04-27 Micron Technology, Inc. Method and apparatuses for performing a voltage adjustment operation on a section of memory cells based on a quantity of access operations
US10431281B1 (en) * 2018-08-17 2019-10-01 Micron Technology, Inc. Access schemes for section-based data protection in a memory device
CN109741777A (zh) * 2018-12-28 2019-05-10 上海新储集成电路有限公司 一种提高速度和保持数据时间的存储器
US20200212055A1 (en) * 2018-12-28 2020-07-02 Intel Corporation Integration scheme for ferroelectric memory with a deep trench structure
KR102645021B1 (ko) 2019-03-06 2024-03-06 삼성전자주식회사 반도체 장치
US11769789B2 (en) * 2019-03-28 2023-09-26 Intel Corporation MFM capacitor with multilayered oxides and metals and processes for forming such
US10763212B1 (en) * 2019-04-18 2020-09-01 Nanya Technology Corporation Semiconductor structure
KR20200139858A (ko) 2019-06-04 2020-12-15 삼성전자주식회사 메모리 장치
US11170834B2 (en) * 2019-07-10 2021-11-09 Micron Technology, Inc. Memory cells and methods of forming a capacitor including current leakage paths having different total resistances
US11232838B2 (en) 2020-01-24 2022-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric FET-based content addressable memory
TWI763266B (zh) * 2020-01-24 2022-05-01 台灣積體電路製造股份有限公司 記憶體裝置、資料處理裝置及資料處理方法
US11908505B2 (en) 2020-01-24 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric FET-based content addressable memory
CN113312207B (zh) * 2021-05-07 2023-12-05 埃森智能科技（深圳）有限公司 一种采用铁电存储器的数据存储方法及其可编程逻辑控制器
US11610899B2 (en) * 2021-06-15 2023-03-21 Nanya Technology Corporation Memory cell, memory array and method for defining active area of memory cell
JP2022191630A (ja) * 2021-06-16 2022-12-28 キオクシア株式会社 半導体記憶装置
US11735249B2 (en) 2021-06-29 2023-08-22 Micron Technology, Inc. Sensing techniques for differential memory cells
US11705185B2 (en) * 2021-06-29 2023-07-18 Micron Technology, Inc. Apparatus for differential memory cells
JP2023031078A (ja) 2021-08-24 2023-03-08 キオクシア株式会社 メモリシステムおよび制御方法
US11990470B2 (en) 2021-09-24 2024-05-21 International Business Machines Corporation Ferroelectric and paraelectric stack capacitors
US20230342060A1 (en) * 2022-04-26 2023-10-26 Micron Technology, Inc. Techniques for data transfer operations

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06215589A (ja) * 1993-01-18 1994-08-05 Hitachi Ltd 半導体メモリ
JPH06268174A (ja) * 1993-03-15 1994-09-22 Toshiba Corp 半導体装置
JPH0721784A (ja) * 1993-06-23 1995-01-24 Hitachi Ltd 強誘電体メモリ
JPH09139480A (ja) * 1995-01-27 1997-05-27 Toshiba Corp 薄膜キャパシタおよびこれを用いた半導体記憶装置
JP2000187989A (ja) * 1998-12-24 2000-07-04 Matsushita Electric Ind Co Ltd データ記憶装置
US6441415B1 (en) * 1999-06-25 2002-08-27 Texas Instruments Incorporated Ferroelectric and paraelectric thin film devices using dopants which eliminate ferroelectricity
JP2003228977A (ja) * 2002-02-01 2003-08-15 Sony Corp メモリ装置およびそれを用いたメモリシステム
JP2007080325A (ja) * 2005-09-12 2007-03-29 Matsushita Electric Ind Co Ltd 半導体記憶装置
WO2015167887A1 (en) * 2014-04-28 2015-11-05 Micron Technology, Inc. Ferroelectric memory and methods of forming the same

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5539279A (en) * 1993-06-23 1996-07-23 Hitachi, Ltd. Ferroelectric memory
JP3590115B2 (ja) * 1994-12-20 2004-11-17 株式会社日立製作所 半導体メモリ
JP2762971B2 (ja) * 1995-09-30 1998-06-11 日本電気株式会社 半導体記憶装置及びデータのアクセス方法
TW410402B (en) * 1998-02-06 2000-11-01 Sony Corp Dielectric capacitor and method of manufacturing same, and dielectric memeory using same
JP3249470B2 (ja) * 1998-06-05 2002-01-21 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
DE10053170C2 (de) 2000-10-26 2002-09-26 Infineon Technologies Ag Speicherkondensator und zugehörige Kontaktierungsstruktur sowie Verfahren zu deren Herstellung
KR100432879B1 (ko) * 2001-03-05 2004-05-22 삼성전자주식회사 강유전체 랜덤 액세스 메모리 장치의 데이터 감지 방법
TW571403B (en) * 2001-06-22 2004-01-11 Matsushita Electric Ind Co Ltd Semiconductor device and the driving method
ITTO20020118A1 (it) * 2002-02-08 2003-08-08 St Microelectronics Srl Dispositivo integrante una matrice di memoria non volatile e una matrice di memoria volatile.
JP4373647B2 (ja) * 2002-06-19 2009-11-25 独立行政法人産業技術総合研究所 強誘電体不揮発性記憶装置及びその駆動方法
JP2004071968A (ja) * 2002-08-08 2004-03-04 Tokyo Inst Of Technol 強誘電体不揮発性メモリ、強誘電体不揮発性メモリアレイ、及び強誘電体不揮発性メモリアレイの作製方法
KR100506448B1 (ko) 2002-12-27 2005-08-08 주식회사 하이닉스반도체 불휘발성 강유전체 메모리를 이용한 인터리브 제어 장치
JP4376761B2 (ja) 2004-11-24 2009-12-02 パナソニック株式会社 容量素子及び半導体記憶装置
JP4114659B2 (ja) * 2004-11-26 2008-07-09 セイコーエプソン株式会社 強誘電体メモリ及びその駆動方法
US6980471B1 (en) * 2004-12-23 2005-12-27 Sandisk Corporation Substrate electron injection techniques for programming non-volatile charge storage memory cells
US7842990B2 (en) 2006-02-17 2010-11-30 Hynix Semiconductor Inc. Nonvolatile ferroelectric memory device including trench capacitor
KR101025189B1 (ko) * 2006-03-30 2011-03-31 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치 및 그 제조 방법
US7716411B2 (en) * 2006-06-07 2010-05-11 Microsoft Corporation Hybrid memory device with single interface
WO2008131058A2 (en) 2007-04-17 2008-10-30 Rambus Inc. Hybrid volatile and non-volatile memory device
US7709359B2 (en) 2007-09-05 2010-05-04 Qimonda Ag Integrated circuit with dielectric layer
DE102008047591B4 (de) * 2007-09-18 2019-08-14 Samsung Electronics Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung mit reduzierter Dicke
US8304823B2 (en) 2008-04-21 2012-11-06 Namlab Ggmbh Integrated circuit including a ferroelectric memory cell and method of manufacturing the same
JP2009301658A (ja) * 2008-06-13 2009-12-24 Seiko Epson Corp 強誘電体記憶装置、強誘電体記憶装置の駆動方法および電子機器
US7791149B2 (en) 2008-07-10 2010-09-07 Qimonda Ag Integrated circuit including a dielectric layer
US8445883B2 (en) 2008-10-30 2013-05-21 Panasonic Corporation Nonvolatile semiconductor memory device and manufacturing method thereof
US20100110753A1 (en) 2008-10-31 2010-05-06 Qimonda Ag Ferroelectric Memory Cell Arrays and Method of Operating the Same
US8853762B2 (en) * 2008-11-25 2014-10-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for protecting metal-insulator-metal capacitor in memory device from charge damage
US8050092B2 (en) 2009-05-29 2011-11-01 Seagate Technology Llc NAND flash memory with integrated bit line capacitance
US9324405B2 (en) * 2010-11-30 2016-04-26 Radiant Technologies, Inc. CMOS analog memories utilizing ferroelectric capacitors
US8896096B2 (en) 2012-07-19 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Process-compatible decoupling capacitor and method for making the same
EP3498350B1 (en) 2013-06-12 2021-03-03 Sony Interactive Entertainment Inc. Output data providing server and output data providing method
JP6215589B2 (ja) 2013-06-14 2017-10-18 住友ゴム工業株式会社 トラック・バスタイヤのキャップトレッド用ゴム組成物及びトラック・バスタイヤ
US9535831B2 (en) * 2014-01-10 2017-01-03 Advanced Micro Devices, Inc. Page migration in a 3D stacked hybrid memory
KR101546707B1 (ko) 2014-02-04 2015-08-24 한국과학기술원 하이브리드 메인 메모리 기반의 메모리 접근 관리방법
US20160064391A1 (en) * 2014-08-26 2016-03-03 Qualcomm Incorporated Dynamic random access memory cell including a ferroelectric capacitor
US9640538B2 (en) * 2014-10-29 2017-05-02 Globalfoundries Inc. Embedded DRAM in replacement metal gate technology
US9514797B1 (en) * 2016-03-03 2016-12-06 Cypress Semiconductor Corporation Hybrid reference generation for ferroelectric random access memory
US20180059976A1 (en) * 2016-08-26 2018-03-01 Sandisk Technologies Llc Storage System with Integrated Components and Method for Use Therewith
US9697882B1 (en) * 2016-08-30 2017-07-04 Radiant Technologies, Inc. Analog ferroelectric memory with improved temperature range

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06215589A (ja) * 1993-01-18 1994-08-05 Hitachi Ltd 半導体メモリ
JPH06268174A (ja) * 1993-03-15 1994-09-22 Toshiba Corp 半導体装置
JPH0721784A (ja) * 1993-06-23 1995-01-24 Hitachi Ltd 強誘電体メモリ
JPH09139480A (ja) * 1995-01-27 1997-05-27 Toshiba Corp 薄膜キャパシタおよびこれを用いた半導体記憶装置
JP2000187989A (ja) * 1998-12-24 2000-07-04 Matsushita Electric Ind Co Ltd データ記憶装置
US6441415B1 (en) * 1999-06-25 2002-08-27 Texas Instruments Incorporated Ferroelectric and paraelectric thin film devices using dopants which eliminate ferroelectricity
JP2003228977A (ja) * 2002-02-01 2003-08-15 Sony Corp メモリ装置およびそれを用いたメモリシステム
JP2007080325A (ja) * 2005-09-12 2007-03-29 Matsushita Electric Ind Co Ltd 半導体記憶装置
WO2015167887A1 (en) * 2014-04-28 2015-11-05 Micron Technology, Inc. Ferroelectric memory and methods of forming the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022176549A1 (ja) * 2021-02-22 2022-08-25 ソニーセミコンダクタソリューションズ株式会社 半導体記憶装置

Also Published As

Publication number Publication date
TWI775315B (zh) 2022-08-21
WO2018044607A1 (en) 2018-03-08
US11068166B2 (en) 2021-07-20
US20180059958A1 (en) 2018-03-01
CN109643714A (zh) 2019-04-16
US20210405884A1 (en) 2021-12-30
TWI685851B (zh) 2020-02-21
SG11201900816TA (en) 2019-03-28
TWI722448B (zh) 2021-03-21
EP3507833A1 (en) 2019-07-10
KR102184656B1 (ko) 2020-12-01
TW202129644A (zh) 2021-08-01
JP7022114B2 (ja) 2022-02-17
TW201812749A (zh) 2018-04-01
US11853552B2 (en) 2023-12-26
US10282108B2 (en) 2019-05-07
US20190212919A1 (en) 2019-07-11
EP3507833A4 (en) 2020-03-04
KR20190035946A (ko) 2019-04-03
TW201937486A (zh) 2019-09-16

Similar Documents

Publication Publication Date Title
JP7022114B2 (ja) ハイブリッドメモリデバイス
KR102208971B1 (ko) 메모리 셀 감지 동작용 전력 소모 감소
JP6844823B2 (ja) 強誘電体メモリセルのセンシングのためのオフセット補償
JP6844893B2 (ja) 強誘電体メモリ・セル検知
CN109791782B (zh) 存储器单元组件的阈值电压变差的补偿
JP6884158B2 (ja) 強誘電体メモリセルからの電荷抽出
JP2019525374A (ja) アレイのデータビットの反転
KR102187181B1 (ko) 섹션 독립성을 통한 메모리 섹션들내 병행 액세스 기술들
KR102166352B1 (ko) 저장 구성 요소와 절연된 상태에서의 메모리 셀의 센싱
JP2019525375A (ja) メモリセルのインプリント回避
JP2019525377A (ja) メモリアレイのフルバイアスセンシング
JP7023351B2 (ja) ランダム・アクセス及び強誘電体メモリのためのウェア・レベリング
KR20190033645A (ko) 메모리용 이중화 어레이 열 디코더
JP2019511074A (ja) セルベースのリファレンス電圧の生成
JP6894044B2 (ja) 仮想ページ・サイズを有するメモリ

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190419

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190419

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200430

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200602

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200821

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20200821

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20210105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210401

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20210401

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20210409

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20210413

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20210430

C211 Notice of termination of reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C211

Effective date: 20210511

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20210713

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20210810

C13 Notice of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: C13

Effective date: 20210824

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211026

C23 Notice of termination of proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C23

Effective date: 20211207

C03 Trial/appeal decision taken

Free format text: JAPANESE INTERMEDIATE CODE: C03

Effective date: 20220111

C30A Notification sent

Free format text: JAPANESE INTERMEDIATE CODE: C3012

Effective date: 20220111

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220204

R150 Certificate of patent or registration of utility model

Ref document number: 7022114

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150