JP2004071968A

JP2004071968A - 強誘電体不揮発性メモリ、強誘電体不揮発性メモリアレイ、及び強誘電体不揮発性メモリアレイの作製方法

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Publication number: JP2004071968A
Application number: JP2002231724A
Authority: JP
Inventors: Hiroshi Ishihara; 石原　　宏; Shuichiro Yamamoto; 山本　修一郎
Original assignee: Tokyo Institute of Technology NUC
Current assignee: Tokyo Institute of Technology NUC
Priority date: 2002-08-08
Filing date: 2002-08-08
Publication date: 2004-03-04

Abstract

【課題】メモリセルを高密度に集積することのできる新規な構造の強誘電体不揮発性メモリセルを提供するとともに、この強誘電体不揮発性メモリを用いた高密度強誘電体メモリセルアレイを提供する。
【解決手段】強誘電体不揮発性メモリ８０は、所定の半導体基板１１上において、所定の絶縁膜１２を介してゲート電極１３形成されてなるＭＯＳ型又はＭＩＳ型のトランジスタ５０と、ゲート電極１３、このゲート電極１３上に形成された強誘電体薄膜１７、及び強誘電体薄膜１７上に形成された上部電極層１６で構成される一対の強誘電体キャパシタ６０とから構成される、複数のメモリセル７０を含んでいる。隣接するメモリセル間において、ソース領域及びドレイン領域が順次に接続され、共有するように構成されている。そして、本発明の強誘電体不揮発性メモリアレイ９０は、本発明の強誘電体不揮発性メモリ８０がほぼ平行に配置されて構成されている。
【選択図】　　　　図３

Description

【０００１】
【発明の属する技術分野】
本発明は、強誘電体不揮発性メモリ、強誘電体不揮発性メモリアレイ、及び強誘電体不揮発性メモリアレイの作製方法に関する。
【０００２】
【従来の技術】
強誘電体不揮発性メモリは、携帯型の電子デバイスのメモリとして最も期待されているものの一つである。従来の強誘電体不揮発性メモリには、１Ｔ１Ｃ型と呼ばれるＤＲＡＭと同様な構造を有するものと１Ｔ型と呼ばれるトランジスタのゲート絶縁膜を強誘電体で構成したものとが提案されている。前者の方式には、セルを高集積化する際に、強誘電体キャパシタを立体的に形成する必要がある。一方、後者の方法にはデータの保持時間が１〜２時間程度と短いという問題がある。これらの問題を解決するために、１Ｔ２Ｃ型の強誘電体不揮発性メモリが提案されている。
【０００３】
図１は、従来の１Ｔ２Ｃ型の強誘電体不揮発性メモリセルアレイの、一部を切り欠いて示す斜視図であり、図２は、図１に示す強誘電体不揮発性メモリアレイを上方から見た場合の平面図である。図１に示すように、従来の１Ｔ２Ｃ型の強誘電体不揮発性メモリアレイ４０は、ｎ型のソース領域及びドレイン領域、並びにｐ型のチャネル領域から構成される表面半導体層４を有する半導体基板１上において、所定の絶縁膜２を介して複数のゲート電極３が形成されてなるトランジスタ１０と、このトランジスタ１０の上方に設けられた電極層５と強誘電体薄膜７とで構成された２つの強誘電体キャパシタ２０とを含む複数のメモリセル３０が配列されて構成されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、図１に示すような１Ｔ２Ｃ型の強誘電体不揮発性メモリ４０においては、図２に示す平面図から明らかなように、最小加工寸法をＦとした場合において、メモリセルの最小面積を１６Ｆ^２にしか減少させることができない。したがって、メモリセルの占有面積を十分に小さくすることができず、メモリセルが高密度に集積された強誘電体不揮発性メモリセルアレイを実現することができないでいた。
【０００５】
本発明は、メモリセルを高密度に集積することのできる新規な構造の強誘電体不揮発性メモリセルを提供するとともに、この強誘電体不揮発性メモリを用いた高密度強誘電体メモリセルアレイを提供することを目的とする。また、本発明は、前記強誘電体不揮発性メモリを作製するための方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成すべく、本発明は、ＭＯＳ型又はＭＩＳ型の複数のトランジスタと、前記複数のトランジスタそれぞれのゲート電極に接続されてなる、残留分極のほぼ等しい２つの強誘電体キャパシタとを含む、複数のメモリセルを、前記複数のトランジスタ間においてソース領域とドレイン領域とが電気的に連続するようにして順次に接続することを特徴とする、強誘電体不揮発性メモリに関する。
【０００７】
また、本発明は、ＭＯＳ型又はＭＩＳ型の複数のトランジスタと、前記複数のトランジスタそれぞれのゲート電極に接続されてなる、残留分極のほぼ等しい２つの強誘電体キャパシタとを含む、複数のメモリセルを、前記複数のトランジスタ間においてソース領域とドレイン領域とが電気的に連続するようにして順次に接続するように構成された複数の強誘電体不揮発性メモリを略平行に配置してなる強誘電体メモリアレイに関する。
【０００８】
図１に示す従来の１Ｔ２Ｃ型の強誘電体不揮発性メモリアレイ４０においては、各メモリセルに対しては個々の独立したトランジスタが割り当てられていた。したがって、各トランジスタを構成するソース電極及びドレイン電極は、各メモリセルが独占的に占有していた。これに対して、本発明の強誘電体不揮発性メモリにおいては、複数のメモリセルを、前記トランジスタのソース領域とドレイン領域とが電気的に連続するようにして順次に接続する。したがって、メモリセルを高密度に集積することができ、高密度強誘電体不揮発性メモリアレイを実現することができる。
【０００９】
本発明にその他の特徴及び利点、並びに本発明の強誘電体不揮発性メモリアレイの作製方法については、以下の発明の実施の形態において詳細に説明する。
【００１０】
【発明の実施の形態】
以下、本発明を発明の実施の形態に基づいて詳細に説明する。
図３は、本発明の強誘電体不揮発性メモリアレイを一部切り欠いて示す斜視図であり、図４は、図３に示す強誘電体不揮発性メモリアレイをＸ−Ｘ線に沿って切った場合の断面図である。なお、本発明の特徴を明確にすべく、各構成要素の大きさなどについては実際のものと異なるようにして描いている。図３及び図４から明らかなように、本発明の強誘電体不揮発性メモリアレイ９０は、本発明の強誘電体不揮発性メモリ８０が並列に配置されて構成されている。なお、強誘電体不揮発性メモリ８０間は絶縁層１９によって互いに電気的に絶縁されている。
【００１１】
強誘電体不揮発性メモリ８０は、所定の半導体基板１１上において、所定の絶縁膜１２を介してゲート電極１３が形成されてなるＭＯＳ型又はＭＩＳ型のトランジスタ５０と、ゲート電極１３、このゲート電極１３上に形成された強誘電体薄膜１７、及び強誘電体薄膜１７上に形成された上部電極層１６で構成される一対の強誘電体キャパシタ６０とから構成される、複数のメモリセル７０を含んでいる。強誘電体薄膜１７は、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３、ＳｒＢｉ_２Ｔａ_２Ｏ_９、（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２及びＳｒ_２（Ｎｂ，Ｔａ）_２Ｏ_７の少なくとも一つから構成することができる。
【００１２】
半導体基板１１の最表層側には、それぞれｐ型半導体から構成されるソース領域１４Ａ、チャネル領域１４Ｂ及びドレイン領域１４Ｃが形成されてなる表面半導体層１４が形成され、この表面半導体層１４の下方において下部導電層１８が形成されてなる、ＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｏｎ　ｉｎｓｕｌａｔｏｒ）基板から構成されてい
る。
【００１３】
なお、下部導電層１８は、表面半導体層１４側において、比較的低濃度に不純物を含んだ第１の半導体層１８Ａと、表面半導体層１４と離隔した側において、前記第１の半導体層１８Ａと比較して高濃度に不純物を含んだ第２の半導体層１８Ｂとから構成されている。これによって、下部導電層１８に所定の電圧を印加して記録動作を行なう際などにおいて、その応答速度を向上させることができる。
【００１４】
表面半導体層１４と下部導電層１８とは、これら層間において電流が流れるのを防止すべく、異なる導電型を呈することが要求され、図３及び４に示すように、表面半導体層１４をｐ型半導体から構成した場合において、下部導電層１８はｎ型半導体から構成する。したがって、第１の半導体層１８Ａはｎ型半導体層から構成され、第２の半導体層１８Ｂはｎ^＋型半導体層から構成されることになる。
【００１５】
なお、表面半導体層１４において、ソース領域１４Ａ及びドレイン領域１４Ｃは、チャネル領域１４Ｂに対するソース／ドレインとして有効に機能させるべく、ｐ型不純物を比較的多量に含有させて、ｐ^＋型半導体から構成する。
【００１６】
図３及び図４から明らかなように、本発明の強誘電体不揮発性メモリ（アレイ）においては、隣接するメモリセル７０同士でトランジスタ５０のソース領域１４Ａ及びドレイン領域１４Ｃが電気的に連続している。すなわち、本発明の強誘電体不揮発性メモリ（アレイ）においては、隣接するメモリセル７０同士でトランジスタ５０を共有するようにしている。したがって、メモリセル７０を高密度に集積することができ、高密度強誘電体不揮発性メモリアレイを提供することができる。
【００１７】
また、各強誘電体薄膜１７及び各上部電極層１６は細線状を呈し、並列に配置された複数の強誘電体不揮発性メモリ８０間において、トランジスタ５０のゲート電極１３と交差するように配置し、隣接する強誘電体キャパシタ６０間で共有するようにしている。したがって、強誘電体不揮発性メモリアレイ９０の集積度合いをさらに向上させることができる。
【００１８】
図５は、図３及び図４に示す強誘電体不揮発性メモリアレイ９０を上方から見た場合の平面図である。図５から明らかなように、本発明の強誘電体不揮発性メモリ（アレイ）においては、最小加工寸法をＦとした場合において、最小セル面積を８Ｆ^２にまで低減することができる。したがって、図１及び図２に示す従来の強誘電体不揮発性メモリアレイに比較して、本願発明の強誘電体不揮発性メモリアレイはメモリセルを約２倍の密度で集積できることが分かる。
【００１９】
図３及び図４に示す強誘電体不揮発性メモリアレイ９０においては、上部電極層１６及び下部導電層１８又は表面半導体層１４間に所定の電圧を印加することにより、一対の強誘電体キャパシタ６０を相互に逆向きに分極させ、記録動作を実行する。
【００２０】
図６は、メモリセル７０を構成する強誘電体キャパシタ６０の、記録動作を実行した後の分極状態を示す図である。すなわち、上部電極層１６及び下部導電層１８又は表面半導体層１４間に所定の電圧を印加し、一対の強誘電体キャパシタ６０を相互に逆向きに分極させて記録動作を実行すると、記録後の強誘電体キャパシタ６０の分極状態は図６（ａ）又は（ｂ）に示すような状態となる。したがって、これらの状態毎に“０”又は“１”の値を対応させておくことにより、所定の情報を記録させることができる。
【００２１】
このように、“０”値及び“１”値に対応して記録した情報の読み出しは、一対の強誘電体キャパシタの少なくとも一方の上部電極層と前記下部導電層及び前記半導体表面層の少なくとも一方との間に電圧を印加した際に、前記チャネル領域中を流れる電流を測定することによって行なう。
【００２２】
図７は、強誘電体不揮発性メモリアレイからの情報の読み出し方法の原理を説明するための図である。図６（ａ）のような分極状態にある一対の強誘電体キャパシタ６０のＢ側に正電圧Ｖを印加したとすると、この場合は強誘電体キャパシタ６０の分極反転が生じないため、図７（ａ）に示すように一対の強誘電体キャパシタ６０間で電荷が相殺され、チャネル領域中の電流には何ら変化を及ぼさない。
【００２３】
一方、図６（ｂ）のような分極状態にある一対の強誘電体キャパシタ６０のＢ側に正電圧Ｖを印加したとすると、強誘電体キャパシタ６０の分極反転が生じ、図７（ｂ）に示すように強誘電体キャパシタ６０の下方、すなわちチャネル領域に負電荷が誘起されるため、内部を流れる電流値が変化するようになる。したがって、この電流値変化をモニタリングすることによって、一対の強誘電体キャパシタ６０の記録された“０”値又は“１”値を判別することができ、結果として記録された所定の情報を読み出すことができるようになる。
【００２４】
また、本発明の強誘電体不揮発性メモリ（アレイ）においては、情報の記録時において、トランジスタ５０のゲート電極１３の、少なくとも一対の強誘電体キャパシタ６０間の部分１３Ａの抵抗値を、前記一対の強誘電体キャパシタ間において書き込み電圧の影響が及ばないように増大させることが好ましい。具体的には、ゲート電極１３自体を不純物を含まない多結晶シリコンなどの半導体から構成したり、酸素を含む多結晶シリコンなどの半導体から構成することができる。さらには、例えば多結晶シリコンから構成されたゲート電極１３の一部１３Ａのみに酸素などをドープしたりすることによって高抵抗化する。これによって、記録動作の信頼性を向上させることができる。さらには、情報の保持時間をも向上させることができるようになる。抵抗値の具体的な値は、強誘電体不揮発性メモリアレイの具体的な構成や大きさなどに応じて適宜に設定する。
【００２５】
次に、図３及び図４に示す本発明の強誘電体不揮発性メモリアレイの作製方法について説明する。図８〜図１７は、前記作製方法における工程図であり、各図において、（ａ）はアセンブリを上方から見た場合の状態を示し、（ｂ）はアセンブリをＡ−Ａ線に沿って切った場合の断面状態を示し、（ｃ）はアセンブリをＢ−Ｂ線に沿って切った場合の断面状態を示している。
【００２６】
最初に、図８に示すように、半導体基板１１０、絶縁層１１１及びｐ型半導体層１１２を具えるＳＯＩ型の半導体基板１１を準備する。次いで、図９に示すように、レジストマスクＲ１を介して半導体基板１１の表面にイオンインプラテーションを実施し、ｎ型半導体層からなる第１の半導体層１８Ａ及びｎ^＋型半導体層からなる第２の半導体層１８Ｂを形成し、これら半導体層からなる下部導電層１８を形成する。なお、レジストマスクＲ１は、イオン打ち込み深さの調整用であって、第１の半導体層１８Ａ及び第２の半導体層１８Ｂを形成する際に、適宜その厚さを調節することによって前記イオン打ち込み深さを調整し、第１の半導体層１８Ａ及び第２の半導体層１８Ｂ中の不純物濃度を調整するようにしている。
【００２７】
次いで、レジストマスクＲを有機溶剤又は酸性溶液などを用いて除去した後、図１０に示すように半導体基板１１上に絶縁膜１２を形成する。絶縁膜１２は、ＣＶＤ法、蒸着法、及びスパッタリング法などの成膜法や、半導体基板１１の表面を酸化又は窒化などすることによって形成することができる。次いで、図１１に示すように、絶縁膜１２上に後のゲート電極を構成する導電層１３０をＣＶＤ法、蒸着法、及びスパッタリング法などの公知の成膜法を用いて形成する。導電層１３０は、上述したようにゲート電極１３を高抵抗化する場合においては、多結晶シリコンなどから構成する。
【００２８】
次いで、図１２に示すように、導電層１３０上において最小加工寸法Ｆの幅及び間隔を有する細線状のレジストマスクＲ２を形成する。次いで、図１３に示すように、レジストマスクＲ２を介してアセンブリに反応性イオンエッチングを施すことにより、レジストマスクＲが形成されていない部分を半導体基板１１の絶縁層１１１が露出するまで除去し、細線構造のアセンブリを形成する。
【００２９】
次いで、レジストマスクＲ２を有機溶剤又は酸素などを用いた灰化処理によって除去した後、図１４に示すように、前記細線構造アセンブリの凹部を埋設するようにして絶縁層１９を、例えば溶液塗布法又はＣＶＤ法などの手法を用いて形成する。次いで、絶縁層１９を導電層１３の表面が露出するまでＣＭＰ法などの手法を用いて平坦化し、図１５に示すように、強誘電体薄膜１７０及び後に上部電極層１６を構成する金属薄膜１６０を形成する。さらに、金属薄膜１６０上に先に形成したレジストマスクＲ２と交差するようにして、最小加工寸法Ｆの幅及び間隔を有する細線状のレジストマスクＲ３を形成する。
【００３０】
次いで、図１６に示すように、レジストマスクＲ３を介して反応性イオンエッチングなどを実施することにより、強誘電体薄膜１７０及び金属薄膜１６０の露出した部分を除去し、幅及び間隔がＦである細線状の強誘電体薄膜１７及び上部電極層１６を形成する。次いで、レジストマスクＲ３を有機溶剤又は酸素などを用いた灰化処理によって除去した後、幅及び間隔が２ＦであるレジストマスクＲ４を、隣接した上部電極層１６間を一つおきに跨がるようにして、先に形成したレジストマスクＲ３と略平行に形成する。
【００３１】
次いで、図１７に示すように、レジストマスクＲ４を介して反応性イオンエッチングなどを実施することにより、導電層１３０の露出した部分を除去し、ゲート電極１３を形成する。次いで、レジストマスクＲ４を介して表面半導体層１１２にイオンインプランテーションを実施し、表面半導体層１１２の露出した部分にｐ型不純物を導入して、図３及び４に示すようなソース領域１４Ａ及びドレイン領域１４Ｃ、さらにはチャネル領域１４Ｂを形成して目的とする表面半導体層１４を形成する。その後、レジストマスクＲ４は上述した灰化処理によって除去し、図３及び図４に示すような強誘電体不揮発性メモリアレイを得ることができる。
【００３２】
以上、具体例を挙げながら発明の実施の形態に基づいて本発明を詳細に説明してきたが、本発明は上記内容に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。
【００３３】
例えば、図３及び図４に示す本発明の強誘電体不揮発性メモリ（アレイ）においては、半導体基板の表面半導体層をｐ型半導体から構成し、下部導電層をｎ型半導体から構成しているが、表面半導体層をｎ型半導体から構成し、下部導電層をｐ型半導体から構成することもできる。また、図３及び図４に示すように、隣接するメモリセル間でソース領域及びドレイン領域を共有することなく、任意のメモリセル間において、ソース領域及びドレイン領域を、例えば所定の配線を介して電気的に接続するようにしても、本発明の目的を達成することができる。
【００３４】
【発明の効果】
以上説明したように、本発明によれば、メモリセルを高密度に集積することのできる新規な構造の強誘電体不揮発性メモリセルを提供するとともに、この強誘電体不揮発性メモリを用いた高密度強誘電体メモリセルアレイを提供することができる。また、前記強誘電体不揮発性メモリを作製するための方法を提供することができる。
【図面の簡単な説明】
【図１】従来の１Ｔ２Ｃ型の強誘電体不揮発性メモリセルアレイの、一部を切り欠いて示す斜視図である。
【図２】図１に示す強誘電体不揮発性メモリアレイを上方から見た場合の平面図である。
【図３】本発明の強誘電体不揮発性メモリアレイを一部切り欠いて示す斜視図である。
【図４】図３に示す強誘電体不揮発性メモリアレイをＸ−Ｘ線に沿って切った場合の断面図である。
【図５】図３及び図４に示す強誘電体不揮発性メモリアレイ９０を上方から見た場合の平面図である。
【図６】本発明の強誘電体不揮発性メモリ（アレイ）における、メモリセルを構成する強誘電体キャパシタの、記録動作を実行した後の分極状態を示す図である。
【図７】強誘電体不揮発性メモリアレイからの情報の読み出し方法の原理を説明するための図である。
【図８】図３及び図４に示す強誘電体不揮発性メモリアレイの作製方法における最初の工程を示す図である。
【図９】図８に示す工程の次の工程を示す図である。
【図１０】図９に示す工程の次の工程を示す図である。
【図１１】図１０に示す工程の次の工程を示す図である。
【図１２】図１１に示す工程の次の工程を示す図である。
【図１３】図１２に示す工程の次の工程を示す図である。
【図１４】図１３に示す工程の次の工程を示す図である。
【図１５】図１４に示す工程の次の工程を示す図である。
【図１６】図１５に示す工程の次の工程を示す図である。
【図１７】図１６に示す工程の次の工程を示す図である。
【符号の説明】
１　半導体基板
２　絶縁膜
３　ゲート電極
４　表面半導体層
５　電極層
６　上部電極層
７　強誘電体薄膜
１０　トランジスタ
１１　半導体基板
１２　絶縁膜
１３　ゲート電極
１４　表面半導体層
１４Ａ　ソース領域
１４Ｂ　チャネル領域
１４Ｃ　ドレイン領域
１６　上部電極層
１７　強誘電体薄膜
１８　下部導電層
２０　強誘電体キャパシタ
３０　メモリセル
４０　強誘電体不揮発性メモリアレイ
５０　トランジスタ
６０　強誘電体キャパシタ
７０　メモリセル
８０　強誘電体不揮発性メモリ
９０　強誘電体不揮発性メモリアレイ

Claims

ＭＯＳ型又はＭＩＳ型の複数のトランジスタと、前記複数のトランジスタそれぞれのゲート電極に接続されてなる、残留分極のほぼ等しい２つの強誘電体キャパシタとを含む、複数のメモリセルを、前記複数のトランジスタ間においてソース領域とドレイン領域とが電気的に連続するようにして順次に接続することを特徴とする、強誘電体不揮発性メモリ。
前記複数のメモリセルは、隣接する前記メモリセル間で前記トランジスタの、ソース領域及びドレイン領域を共有するようにしたことを特徴とする、請求項１に記載の強誘電体不揮発性メモリ。
前記強誘電体キャパシタは、前記トランジスタの前記ゲート電極と、このゲート電極上に形成された強誘電体薄膜と、この強誘電体薄膜上に形成された上部電極層とから構成されることを特徴とする、請求項１又は２に記載の強誘電体不揮発性メモリ。
前記強誘電体薄膜は、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３、ＳｒＢｉ_２Ｔａ_２Ｏ_９、（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２及びＳｒ_２（Ｎｂ，Ｔａ）_２Ｏ_７の少なくとも一つからなることを特徴とする、請求項３に記載の強誘電体不揮発性メモリ。
前記トランジスタは、チャネル領域、前記ソース領域及び前記ドレイン領域が形成されてなる表面半導体層を有する半導体基板と、この半導体基板上において、所定の絶縁膜を介して形成された前記ゲート電極とを含むことを特徴とする、請求項１〜４のいずれか一に記載の強誘電体不揮発性メモリ。
前記半導体基板は、ＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｏｎ　ｉｎｓｕｌａｔｏｒ）基板であることを特徴とする、請求項５に記載の強誘電体不揮発性メモリ。
前記チャネル領域、前記ソース領域及び前記ドレイン領域は、同一の導電型の半導体から構成されることを特徴とする、請求項５又は６に記載の強誘電体不揮発性メモリ。
前記半導体基板は、前記表面半導体層の下側において、前記表面半導体層の導電型と異なる下部導電層を含むことを特徴とする、請求項５〜７のいずれか一に記載の強誘電体不揮発性メモリ。
前記下部導電層は、不純物濃度の異なる少なくとも２つの半導体層から構成されることを特徴とする、請求項８に記載の強誘電体不揮発性メモリ。
前記下部導電層の、前記表面半導体層から離隔して存在する半導体層中の不純物濃度が、前記表面半導体層側に存在する半導体層中の不純物濃度よりも高いことを特徴とする、請求項９に記載の強誘電体不揮発性メモリ。
前記上部電極層と前記表面半導体層又は前記下部導電層との間に所定の電圧を印加することにより、前記２つの強誘電体キャパシタを相互に逆向きに分極させ、記録動作を実行するようにしたことを特徴とする、請求項７〜１０のいずれか一に記載の強誘電体不揮発性メモリ。
前記２つの強誘電体キャパシタが相互に逆向きに分極された状態において、前記２つの強誘電体キャパシタの絶対的な分極方向に応じて、０又は１の情報を対応させて記録するようにしたことを特徴とする、請求項１１に記載の強誘電体不揮発性メモリ。
前記２つの強誘電体キャパシタの少なくとも一方の上部電極層と前記下部導電層との間に電圧を印加することにより前記チャネル領域中に流れる電流を制御し、記録した前記情報を読み出すようにしたことを特徴とする、請求項１２に記載の強誘電体不揮発性メモリ。
前記トランジスタの前記ゲート電極の、少なくとも前記２つの強誘電体キャパシタの間に位置する部分の抵抗値を、隣接する前記２つの強誘電体キャパシタ間において書き込み電圧の影響が及ばないように増大させたことを特徴とする、請求項１１〜１３のいずれか一に記載の強誘電体不揮発性メモリ。
前記ゲート電極を不純物を含まない半導体から構成したことを特徴とする、請求項１４に記載の強誘電体不揮発性メモリ。
前記ゲート電極を酸素を含む半導体から構成したことを特徴とする、請求項１４に記載の強誘電体不揮発性メモリ。
最小加工寸法をＦとした場合に、最小面積が８Ｆ^２であることを特徴とする、請求項１〜１６のいずれか一に記載の強誘電体不揮発性メモリ。
ＭＯＳ型又はＭＩＳ型の複数のトランジスタと、前記複数のトランジスタそれぞれのゲート電極に接続されてなる、残留分極のほぼ等しい２つの強誘電体キャパシタとを含む、複数のメモリセルを、前記複数のトランジスタ間においてソース領域とドレイン領域とが電気的に連続するようにして順次に接続するように構成された複数の強誘電体不揮発性メモリを略平行に配置してなる強誘電体メモリアレイ。
前記複数のメモリセルは、隣接する前記メモリセル間で前記トランジスタの、ソース領域及びドレイン領域を共有するようにしたことを特徴とする、請求項１８に記載の強誘電体不揮発性メモリアレイ。
前記強誘電体キャパシタは、前記トランジスタの前記ゲート電極と、このゲート電極上に形成された強誘電体薄膜と、この強誘電体薄膜上に形成された上部電極層とから構成されることを特徴とする、請求項１８又は１９に記載の強誘電体不揮発性メモリアレイ。
前記強誘電体薄膜及び前記上部電極層は、略平行に配置された前記複数の強誘電体不揮発性メモリの、隣接する前記強誘電体キャパシタ間で共用することを特徴とする、請求項２０に記載の強誘電体不揮発性メモリアレイ。
前記強誘電体薄膜及び前記上部電極層は細線状を呈し、略平行に配置された前記複数の強誘電体不揮発性メモリにおける、前記トランジスタの前記ゲート電極と交差するようにして形成されていることを特徴とする、請求項２１に記載の強誘電体不揮発性メモリアレイ。
前記強誘電体薄膜は、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３、ＳｒＢｉ_２Ｔａ_２Ｏ_９、（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２及びＳｒ_２（Ｎｂ，Ｔａ）_２Ｏ_７の少なくとも一つからなることを特徴とする、請求項２０〜２２のいずれか一に記載の強誘電体不揮発性メモリアレイ。
前記トランジスタは、チャネル領域、前記ソース領域及び前記ドレイン領域が形成されてなる表面半導体層を有する半導体基板と、この半導体基板上において、所定の絶縁膜を介して形成された前記ゲート電極とを含むことを特徴とする、請求項１８〜２３のいずれか一に記載の強誘電体不揮発性メモリアレイ。
前記半導体基板は、ＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｏｎ　ｉｎｓｕｌａｔｏｒ）基板であることを特徴とする、請求項２４に記載の強誘電体不揮発性メモリアレイ。
前記チャネル領域、前記ソース領域及び前記ドレイン領域は、同一の導電型の半導体から構成されることを特徴とする、請求項２４又は２５に記載の強誘電体不揮発性メモリアレイ。
前記半導体基板は、前記表面半導体層の下側において、前記表面半導体層の導電型と異なる下部導電層を含むことを特徴とする、請求項２４〜２６のいずれか一に記載の強誘電体不揮発性メモリアレイ。
前記下部導電層は、不純物濃度の異なる少なくとも２つの半導体層から構成されることを特徴とする、請求項２７に記載の強誘電体不揮発性メモリアレイ。
前記下部導電層の、前記表面半導体層から離隔して存在する半導体層中の不純物濃度が、前記表面半導体層側に存在する半導体層中の不純物濃度よりも高いことを特徴とする、請求項２８に記載の強誘電体不揮発性メモリアレイ。
前記上部電極層と前記表面半導体層又は前記下部導電層との間に所定の電圧を印加することにより、前記２つの強誘電体キャパシタを相互に逆向きに分極させ、記録動作を実行するようにしたことを特徴とする、請求項２７〜２９のいずれか一に記載の強誘電体不揮発性メモリアレイ。
前記２つの強誘電体キャパシタが相互に逆向きに分極された状態において、前記２つの強誘電体キャパシタの絶対的な分極方向に応じて、０又は１の情報を対応させて記録するようにしたことを特徴とする、請求項３０に記載の強誘電体不揮発性メモリアレイ。
前記２つの強誘電体キャパシタの少なくとも一方の上部電極層と前記下部導電層との間に電圧を印加することにより前記チャネル領域中に流れる電流を制御し、記録した前記情報を読み出すようにしたことを特徴とする、請求項３１に記載の強誘電体不揮発性メモリアレイ。
前記トランジスタの前記ゲート電極の、少なくとも前記２つの強誘電体キャパシタの間に位置する部分の抵抗値を、隣接する前記２つの強誘電体キャパシタ間において書き込み電圧の影響が及ばないように増大させたことを特徴とする、請求項３０〜３２のいずれか一に記載の強誘電体不揮発性メモリアレイ。
前記ゲート電極を不純物を含まない半導体から構成したことを特徴とする、請求項３３に記載の強誘電体不揮発性メモリアレイ。
前記ゲート電極を酸素を含む半導体から構成したことを特徴とする、請求項３３に記載の強誘電体不揮発性メモリアレイ。
最小加工寸法をＦとした場合において、最小面積が８Ｆ^２であることを特徴とする、請求項１８〜３５のいずれか一に記載の強誘電体不揮発性メモリアレイ。
ＭＯＳ型又はＭＩＳ型の複数のトランジスタを作製する工程と、
前記複数のトランジスタそれぞれのゲート電極に、残留分極のほぼ等しい２つの強誘電体キャパシタを接続して、複数のメモリセルを作製する工程と、
前記複数のメモリセルを、前記トランジスタのソース領域とドレイン領域とが電気的に連続するように順次に接続する工程と、
を含むことを特徴とする、強誘電体不揮発性メモリアレイの作製方法。
前記複数のメモリセルは、隣接する前記メモリセル間で前記トランジスタの、ソース領域及びドレイン領域を共有するようにしたことを特徴とする、請求項３７に記載の強誘電体メモリアレイの作製方法。
前記複数のメモリセルを作製する工程は、前記複数のトランジスタそれぞれの前記ゲート電極上に強誘電体薄膜を作製する工程と、
前記強誘電体薄膜上に上部電極層を形成する工程と、
を含むことを特徴とする、請求項３７又は３８に記載の強誘電体不揮発性メモリアレイの作製方法。
前記強誘電体薄膜は、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３、ＳｒＢｉ_２Ｔａ_２Ｏ_９、（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２及びＳｒ_２（Ｎｂ，Ｔａ）_２Ｏ_７の少なくとも一つからなることを特徴とする、請求項３９に記載の強誘電体不揮発性メモリアレイの作製方法。
前記複数のトランジスタを作製する工程は、半導体基板を準備する工程と、
前記半導体基板中にチャネル領域、前記ソース領域、及び前記ドレイン領域が形成されてなる表面半導体層を形成する工程と、
前記半導体基板上に前記表面半導体層を介して絶縁膜を形成する工程と、
前記絶縁膜上の前記ゲート電極を形成する工程と、
を含むことを特徴とする、請求項３７〜４０のいずれか一に記載の強誘電体不揮発性メモリセルアレイの作製方法。
前記半導体基板は、ＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｏｎ　ｉｎｓｕｌａｔｏｒ）基板であることを特徴とする、請求項４１に記載の強誘電体不揮発性メモリアレイの作製方法。
前記チャネル領域、前記ソース領域及び前記ドレイン領域は、同一の導電型の半導体から構成することを特徴とする、請求項４１又は４２に記載の強誘電体不揮発性メモリの作製方法。
前記ソース領域及び前記ドレイン領域は、前記半導体基板に対し、前記ゲート電極をマスクとすることによってイオンインプランテーションを実施することによって形成することを特徴とする、請求項４１〜４３のいずれか一に記載の強誘電体不揮発性メモリアレイの作製方法。
前記ゲート電極は、少なくとも前記２つの強誘電体キャパシタの間に位置する部分の抵抗値が、隣接する前記２つの強誘電体キャパシタ間に　おいて書き込み電圧の影響が及ばないように増大させて形成することを特徴とする、請求項４１〜４４のいずれか一に記載の強誘電体不揮発性メモリアレイの作製方法。
前記ゲート電極を不純物を含まない半導体から構成したことを特徴とする、請求項４５に記載の強誘電体不揮発性メモリアレイの作製方法。
前記ゲート電極を酸素を含む半導体から構成したことを特徴とする、請求項４５に記載の強誘電体不揮発性メモリアレイ。
前記複数のトランジスタを作製する工程は、前記表面半導体層の下方において、前記表面半導体層と導電型の異なる下部導電層層を形成する工程を含むことを特徴とする、請求項４１〜４７のいずれか一に記載の強誘電体不揮発性メモリアレイの作製方法。
前記下部導電層を形成する工程は、不純物濃度の異なる少なくとも２つの半導体層を形成する工程を含むことを特徴とする、請求項４８に記載の強誘電体不揮発性メモリアレイの作製方法。
前記下部導電層を形成する工程は、前記表面半導体層から離隔して存在する不純物濃度が高い第１の半導体層を形成する工程と、前記表面半導体層側に存在する不純物濃度が低い第２の半導体層を形成する工程と、を含むことを特徴とする、請求項４９に記載の強誘電体不揮発性メモリアレイの作製方法。
前記第１の半導体層及び前記第２の半導体層における不純物濃度は、前記半導体基板上に形成されたレジストマスクを介してイオンインプランテーションを実施するとともに、前記レジストマスクの厚さを調節することによって制御することを特徴とする、請求項５０に記載の強誘電体不揮発性メモリアレイの作製方法。