JP2008263019A - 半導体メモリセル及びその製造方法 - Google Patents

Abstract

【課題】セルサイズの小さなＦＥＴ型のメモリ素子を備えた半導体メモリセルを提供することにある。
【解決手段】基板１１上に、強誘電体膜１３と常誘電体膜１６とが、半導体膜１４を介して積層されて形成されており、強誘電体膜１３側には、第１の電界効果トランジスタ（ＭＦＳＦＥＴ）の第１のゲート電極１２が形成され、常誘電体膜１６側には、第２の電界効果トランジスタ（ＭＩＳＦＥＴ）の第２のゲート電極１７が形成されている。半導体膜１４は、ＭＦＳＦＥＴ及びＭＩＳＦＥＴに共通のチャネルを構成しており、半導体膜１４上には、ＭＦＳＦＥＴ及びＭＩＳＦＥＴに共通のソース電極１５ｓ及びドレイン電極１５ｄが形成されている。
【選択図】図１

Description

本発明は、ゲート絶縁膜が強誘電体膜で構成された電界効果トランジスタからなるメモリ素子を備えた半導体メモリセルに関する。

強誘電体を用いた不揮発性メモリには、大きく分けてキャパシタ型と、ゲート絶縁膜を強誘電体膜で構成した電界効果トランジスタ（Field Effect Transistor、ＦＥＴ）型との２種類がある。

キャパシタ型は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と類似した構造であり、強誘電体キャパシタに電荷を保持し、強誘電体の分極方向によって、情報の０、１を区別する。強誘電体キャパシタに蓄積された分極は、その上下に配置された電極に誘起される電荷と結合しており、電圧を切断した状態で消失しない。しかし、情報を読み出す際に、記憶していた分極を破壊し、情報を失ってしまうため、この方式においては情報の再書き込み動作が必要となる。そのため、読み出し動作毎に行われる再書き込みに伴って分極反転が繰り返され、分極の疲労劣化が問題となる。また、この構造では分極電荷をセンスアンプで読み出すため、センスアンプの検知限界以上の電荷量（典型的には１００ｆＣ）が必要である。強誘電体は面積あたりの分極電荷が材料固有であり、メモリセルを微細化する場合であっても、同じ材料を使う限り電極面積は一定の大きさが必要である。従って、プロセスルールの微細化に比例縮小してキャパシタサイズを小さくすることは困難であり、大容量化に不適である。

これに対して、ＦＥＴ型の強誘電体メモリは、強誘電体膜の分極の向きによって変化するチャネルの導通状態を検出することにより情報を読み出すため、非破壊での情報の読み出しが可能である。また、ＦＥＴの増幅作用によって出力電圧振幅を大きくすることができ、スケーリング則に依存した微細化が可能である。従来、チャネルとなるシリコン基板上にゲート絶縁膜となる強誘電体膜を形成したＦＥＴ型トランジスタが提案されている。この構造は、Metal-Ferroelectric-Semiconductor（ＭＦＳ）型ＦＥＴと呼ばれている。

ところで、ＦＥＴ型の強誘電体メモリを行列状にマトリクス配置したメモリセルアレイにおいて、強誘電体メモリへの２値データの書き込みは、選択されたメモリセルのワード線に接続されたゲート電極と、ソース線に接続されたソース電極間に電圧パルスを印加することによって行われる。しかしながら、その際、選択されたメモリセルのワード線及びソース線に接続された非アクセス対象のメモリセルにも電圧が印加されることから、データの誤書き込みが発生してしまう。そのため、通常は、ワード線とゲート電極間および／またはソース線とソース電極間に、例えば、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor FET）からなる選択スイッチを挿入することによって、誤書き込みの防止を図っている（例えば、特許文献１を参照）。
特開平５−２０５４８７号公報

しかしながら、誤書き込みの防止を図るために、メモリ素子であるＭＦＳＦＥＴに、選択スイッチであるＭＩＳＦＥＴを並べて配置すると、少なくとも、これらＦＥＴのゲート電極を電気的に分離する領域が必要になるため、セルサイズが大きくなってしまうという問題がある。

本発明は、かかる課題に鑑みなされたもので、その主な目的は、セルサイズの小さなＦＥＴ型のメモリ素子を備えた半導体メモリセルを提供することにある。

上記の目的を達成するため、本発明に係る半導体メモリセルは、メモリ素子であるＭＦＳＦＥＴのゲート絶縁膜を構成する強誘電体膜と、選択スイッチング素子であるＭＩＳＦＥＴのゲート絶縁膜を構成する常誘電体膜とを、半導体膜を介して積層し、当該半導体膜を、ＭＦＳＦＥＴ及びＭＩＳＦＥＴの共通のチャネルとする構成を採用する。

すなわち、本発明に係わる半導体メモリセルは、ゲート絶縁膜が強誘電体膜で構成された第１の電界効果トランジスタ（ＭＦＳＦＥＴ）からなるメモリ素子と、ゲート絶縁膜が常誘電体膜で構成された第２の電界効果トランジスタ（ＭＩＳＦＥＴ）からなる選択スイッチング素子とを備えた半導体メモリセルであって、強誘電体膜と常誘電体膜とは半導体膜を介して積層されており、強誘電体膜側にＭＦＳＦＥＴの第１のゲート電極が形成され、常誘電体膜側にＭＩＳＦＥＴの第２のゲート電極が形成されており、半導体膜は、ＭＦＳＦＥＴ及びＭＩＳＦＥＴの共通のチャネルを構成しており、半導体膜の主面上に、ソース電極及びドレイン電極が形成されていることを特徴とする。

このような構成により、メモリ素子をなすＭＦＳＦＥＴの第１のゲート電極と、選択スイッチング素子をなすＭＩＳＦＥＴの第２のゲート電極とを、平面的に近接して配置できるため、セルサイズを小さくすることができる。

ある好適な実施形態において、第２のゲート電極に所定の電圧を印加して、選択スイッチング素子をオン状態にし、第１のゲート電極とドレイン電極間に所定の電圧を印加して、強誘電体膜の分極状態を変化させることによって、メモリ素子にデータの書き込みが行われる。

また、第２のゲート電極に所定の電圧を印加して、選択スイッチング素子をオン状態にし、ソース電極とドレイン電極間に所定の電圧を印加して、強誘電体膜の分極状態に応じてチャネルを流れる電流を検出することによって、メモリ素子に書き込まれたデータの読み出しが行われる。

ある好適な実施形態において、第１のゲート電極は、ドレイン電極に対して平面的に離間して配置されている。より好適には、第１のゲート電極は、ドレイン電極に対して、第１のゲート電極上の強誘電体膜の膜厚の２倍以上の距離、平面的に離間して配置されている。

ある好適な実施形態において、第２のゲート電極は、ドレイン電極に対して平面的に隣接して配置されている。

ある好適な実施形態において、第１のゲート電極と第２のゲート電極とは、平面的に隣接して配置されている。また、第１のゲート電極と前記第２のゲート電極とは、平面的に互いに対向する領域を有するように配置されていてもよい。さらに、第１のゲート電極と第２のゲート電極とは、平面的に離間して配置されており、半導体膜上の平面的に離間した部位に導電体膜が形成されていてもよい。

ある好適な実施形態において、半導体メモリセルが、行列状に配列されており、第１の電界効果トランジスタの第１のゲート電極が、行毎に第１のワード線に接続され、第２の電界効果トランジスタの第２のゲート電極が、行毎に第２のワード線に接続され、ソース電極が、ソース線に接続され、ドレイン電極が、列毎にビット線に接続されており、選択した行の第１のワード線及び第２のワード線に、それぞれ書き込みパルス及び所定の電圧を印加するとともに、各ビット線に書き込みデータに応じた所定の電圧を印加することによって、選択した行の各メモリ素子にデータの書き込みが行われる。

また、選択した行の第２のワード線に所定の電圧を印加するとともに、各ビット線に読み出しパルスを印加して、選択したソース線に流れる電流を検出することによって、選択した行の各メモリ素子に書き込まれたデータの読み出しが行われる。

ある好適な実施形態において、常誘電体膜側に、第２のゲート電極に対してソース電極側に、第２の電界効果トランジスタの第３のゲート電極がさらに形成されており、第１のゲート電極は、第２のゲート電極と第３のゲート電極との間の平面的な位置に配置されている。

本発明に係わる半導体メモリセルの製造方法は、上記半導体メモリ素子を製造する方法であって、基板上に第１のゲート電極を形成する工程と、第１のゲート電極を覆うように基板上に強誘電体膜を形成する工程と、強誘電体膜上に半導体膜を形成する工程と、半導体膜上にソース電極及びドレイン電極を形成する工程と、ソース電極及びドレイン電極を覆うように半導体膜上に常誘電体膜を形成する工程と、常誘電体膜上に第２のゲート電極を形成する工程とを含むことを特徴とする。

本発明の半導体メモリセル及びその製造方法によれば、メモリ素子をなすＭＦＳＦＥＴのゲート電極と、選択スイッチング素子をなすＭＩＳＦＥＴのゲート電極とを、平面的に近接して配置できるため、セルサイズを小さくすることができる。また、強誘電体膜及び常誘電体膜を半導体膜を介した積層構造にすることにより、強誘電体膜及び常誘電体膜と半導体膜との界面を良好な状態にすることができ、これにより、保持特性の優れた半導体メモリセルを実現することがでる。

以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。

（第１の実施形態）
図１は、本発明の第１の実施形態における半導体メモリセルの構成を模式的に示した図で、（ａ）はその断面図で、（ｂ）はその等価回路図である。

図１（ａ）に示すように、基板１１上に、強誘電体膜１３と常誘電体膜１６とが、半導体膜１４を介して積層されて形成されており、強誘電体膜１３側には、第１の電界効果トランジスタの第１のゲート電極１２が形成され、常誘電体膜１６側には、第２の電界効果トランジスタの第２のゲート電極１７が形成されている。また、半導体膜１４は、第１の電界効果トランジスタ及び第２の電界効果トランジスタに共通のチャネルを構成しており、半導体膜１４上には、第１の電界効果トランジスタ及び第２の電界効果トランジスタに共通のソース電極１５ｓ及びドレイン電極１５ｄが形成されている。

すなわち、本実施形態における半導体メモリセルは、図１（ａ）に示すように、ボトムゲート型のＭＦＳＦＥＴ（メモリ素子）と、トップゲート型のＭＩＳＦＥＴ（選択スイッチング素子）とが積層された構造をなし、等価回路的には、図１（ｂ）に示すように、ＭＦＳＦＥＴ２１とＭＩＳＦＥＴ２２とが直列接続された構成をなす。

メモリ素子へのデータの書き込みは、第１のゲート電極１２とドレイン電極１５ｄ間に所定の電圧を印加することによって、強誘電体膜１３に電界を発生させ、これにより、強誘電体膜１３の分極状態を変化させることによって行われる。

しかしながら、メモリセルがアレイ状に配列されている場合、ドレイン電極１５ｄに印加された電圧によって、他の非アクセス状態にあるメモリ素子に誤ってデータが書き込まれることを防止するために、後述するように、第１のゲート電極１２は、ドレイン電極１５ｄに対して平面的に所定の距離だけ離間して配置されている必要がある。しかし、これは、アクセス状態にあるメモリ素子の強誘電体膜１３に、十分な大きさの電界を発生させることと、相反する要求となる。

そこで、書き込み時に、第２のゲート電極１７にも所定の電圧を印加することによって、選択スイッチング素子をオン状態にする。本発明において、第２の電界効果トランジスタのチャネルは半導体膜１４で構成されているため、選択スイッチング素子がオン状態のとき、半導体膜１４は導電体として振る舞うため、第１のゲート電極１２上の半導体膜１４は、ドレイン電極１５ｄに印加された電圧と同じ電位になる。その結果、第１のゲート電極１２上の強誘電体膜１３には、垂直方向の電界が発生することになり、これにより、アクセス状態にあるメモリ素子の強誘電体膜１３に、分極状態を変化させるのに十分な大きさの電界を発生させることができる。

メモリ素子に書き込まれたデータの読み出しは、第２のゲート電極１７に所定の電圧を印加して、選択スイッチング素子をオン状態にするとともに、ソース電極１５ｓとドレイン電極１５ｄ間に所定の電圧を印加して、強誘電体膜１３の分極状態に応じてチャネル（半導体膜１４）を流れる電流を検出することによって行われる。

なお、本実施形態における「ソース電極」及び「ドレイン電極」は、便宜的な呼び名にすぎず、書き込み、及び読み出し動作において、所定の電圧が印加される「ソース電極またはドレイン電極」を意味するものである。

本実施形態における半導体メモリセルの具体的な構成は、後述する半導体メモリセルの製造方法のところで詳述するが、典型的には、強誘電体膜１３として、ジリコニウム酸チタン酸鉛（Ｐｂ（Ｚｒ），Ｔｉ）Ｏ_３、以下ＰＺＴ）、半導体膜１４として、酸化亜鉛（ＺｎＯ）、常誘電体膜１６として、酸化マグネシウム（ＭｇＯ）等を用いることができる。

図２は、ＰＺＴ膜の分極特性を示したグラフで、ＰＺＴ膜（厚さ３００ｎｍ）の両面にルテニウム酸ストロンチウム（ＳｒＲｕＯ_３、以下ＳＲＯ）、及びチタン（Ｔｉ）から電極をそれぞれ形成し、ＰＺＴ膜に印加した電界Ｅｆに対して、得られた残留分極密度２Ｐｒをプロットしたものである。

ＳＲＯ電極及びＴｉ電極間に印加する電界が１００ｋＶ／ｃｍ（図２中のＥｃ：抗電界、３Ｖに相当）以下で２Ｐｒはほぼゼロであり、Ｅｃを超えると急激に分極反転が発生して２Ｐｒは増加し、２００ｋＶ／ｃｍ（図２中のＥｓ、６Ｖに相当）以上の電界で２Ｐｒは飽和する。本実施形態では、強誘電体膜１３の分極を反転させるために印加する電界を±３３３ｋＶ／ｃｍ（±１０Ｖに相当）に設定し、十分に飽和した２Ｐｒが得られるようにした。この電界で得られる２Ｐｒは、５９μＣ／ｃｍ^２である。

ＰＺＴ膜上に半導体膜１４であるＺｎＯ膜（厚さ３０ｎｍ）を形成し、ＺｎＯ膜のキャリア濃度をホール測定により求めたところ、８×１０^１７ｃｍ^−３であった。ＺｎＯ膜の厚さから換算すると、単位面積あたりのキャリア密度は２．４×１０^１２ｃｍ^−２となる。これに、素電荷量１．６×１０^−１９Ｃを乗じて求められる電荷密度は、０．４μＣ／ｃｍ^２であり、上述のＰＺＴの分極電荷密度よりも小さい。従って、ＭＦＳＦＥＴの第１のゲート電極１２に負電圧を印加したとき、強誘電体膜１３の分極は下向きとなり、分極に反発してキャリアが追い払われ、第１のゲート電極１２上にある半導体膜１４（チャネル）全体が空乏化することになる。一方、第１のゲート電極１２に正電圧を印加したとき、強誘電体膜１３の分極は上向きとなり、分極密度に対応した密度のキャリアが界面に誘起される。以上のように、第１のゲート電極に印加する電圧によって、強誘電体膜１３と半導体膜１４（チャネル）の界面に電荷が在る／無いという２つの状態を実現できる。これら２つの状態で界面の導電率は大きく変化する。

これを確認するため、図３（ａ）に示した構造のＭＦＳＦＥＴを作成し、図３（ｂ）に示すように、ソース電極１５ｓを接地し、ドレイン電極１５ｄに１Ｖの電圧を印加した状態で、ゲート電極１２の電圧を掃引して、サブスレッショルド特性を調べた。図４は、ゲート電圧ＶＧを−１０Ｖから＋１０Ｖに掃引したときのドレイン電流Ｉd（図中のＡ）、及びゲート電圧Ｖ_Ｇを＋１０Ｖから−１０Ｖに掃引したときのドレイン電流Ｉd（図中のＢ）をプロットしたグラフである。ドレイン電流にヒステリシスが観測され、ゲート電極１２に負電圧から掃引したときにゲート電圧０Ｖで流れるドレイン電流３１は１ｎＡ以下と小さく、正電圧から掃引したときにゲート電圧０Ｖで流れるドレイン電流３２は１μＡ以上と大きい。これは、上述のように、負電圧印加でチャネル１４が空乏化して高抵抗に、正電圧印加で電荷蓄積状態となって低抵抗となるからである。ゲート電圧０Ｖでドレイン電流が大となる状態３２、小となる状態３１を２値データの”１”、”０”に対応させることにより、ＭＦＳＦＥＴはメモリ素子として機能する。しかも、電圧を切断した状態であっても、強誘電体膜１３の残留分極は保存されるため、電荷蓄積状態は維持される。一方、空乏状態は、リーク電流によってチャネル１４中にキャリアが注入されると消失してしまう。しかし、本実施形態で設計したキャリア濃度及び膜厚では、チャネルとなるＺｎＯ膜１４はイントリンシックには高抵抗であり、空乏状態が消失したとしても、流れる電流は１μＡ程度である。従って、電荷蓄積状態との判別は可能である。実際、本実施形態におけるＭＦＳＦＥＴを室温下で１６時間放置した後でドレイン電流を測定したところ、３桁のドレイン電流比は維持されることを確認できている。

次に、図５を参照しながら、本実施形態における半導体メモリセルの動作を説明する。非アクセス状態では、第１のゲート電極１２、第２のゲート電極１７、及びソース電極１５ｓを接地する。第２のゲート電極１７を接地することで、ＭＩＳＦＥＴ２２はオフとなっており、ドレイン電極１５ｄに任意の電圧を印加しても、ＭＦＳＦＥＴ２１に誤書き込みは生じない。

データの書き込み動作では、第２のゲート電極１７に正電圧（例えば１２Ｖ）を印加してＭＩＳＦＥＴ２２をオンさせた状態で、ドレイン電極１５ｄ及び第１のゲート電極１２に電圧を印加し、半導体膜１４（チャネル）と第１のゲート電極１２間に書き込み電圧を印加する。すなわち、データ“１”を書き込む場合、ドレイン電極１５ｄを接地し、第１のゲート電極１２に正電圧（例えば１０Ｖ）を印加する。データ“０”を書き込む場合、第１のゲート電極１２を接地し、ドレイン電極１５ｄに正電圧（例えば１０Ｖ）を印加する。これにより、強誘電体膜（第１のゲート絶縁膜）１２上のチャネル１４と第１のゲート電極１２の間に垂直方向の電界が印加される。

データ“１”を書き込む場合には、図６（ａ）に示すように、上向きの電界が印加されるので、強誘電体膜１３の分極は上方向を向きとなり、データ“０”を書き込む場合には、図６（ｂ）に示すように、下向きの電界が印加されるので分極は下方向を向く。なお、書き込み動作中、ソース電極１５ｓはフローティング、あるいは接地とする。前者の場合、第１のゲート電極１２に対して、ｎ型半導体であるＺｎＯ膜１４に負の電圧が印加されるので、ドレイン電極１５ｄから電子がＺｎＯ膜１４に流入して、ＺｎＯ膜１４は全体が金属電極のように振舞い、ドレイン電極１５ｄに印加した負電圧はチャネル下の強誘電体膜１３の全体に印加される。従って、第１のゲート電極１２上の強誘電体膜１３全体が分極反転する。後者の場合、第１のゲート電極１２とソース電極１５ｓはともに接地されているので、ソース電極１５ｓ近傍の強誘電体１３に電圧は印加されず、ソース電極１５ｓ近傍の強誘電体膜１３は、この動作で分極反転しない。すなわち、本動作前の分極状態が維持される。例えば、本メモリセルにデータ“１”を書き込む動作が一旦行われると、以後の電圧印加に関係なく、常に上向きの分極となる。それ故、ソース電極１５ｓ近傍のチャネルは、常に電荷蓄積状態となって低抵抗ではあるが、ＭＦＳＦＥＴ２１のチャネル長に対してこの電荷蓄積領域が短ければ、書き込み動作、及び読み出し動作には問題ない。

データの読み出しは、第１のゲート電極１２を接地し、第２のゲート電極１７に正電圧（例えば１２Ｖ）を印加してＭＩＳＦＥＴ２２をオンさせた状態で、ドレイン電極１５ｄ、ソース電極１５ｓ間に電圧（例えば１Ｖ）を印加し、流れるドレイン電流が大きければ“１”、小さければ“０”と読み出すことができる。

次に、半導体メモリセルを行列状（アレイ状）に配列した場合に、アクセス状態にあるメモリ素子に書き込み動作を行う際に、書き込み電圧の印加が他の非アクセス状態にあるメモリ素子へ与える影響について説明する。

図１に示した構造の半導体メモリセルにおいて、第１のゲート電極１２とドレイン電極１５ｄとの間の平面距離ｄを１μｍ、第１のゲート電極１２上の強誘電体膜１３の厚さｔを３００ｎｍとすると、第１のゲート電極１２とドレイン電極１５ｄとの距離（ｄ２＋ｔ２）０．５は１．０４μｍとなる。書き込み動作中に、非アクセス状態のメモリ素子のドレイン電極１５ｄに印加される電圧は最大１０Ｖであるので、このときに第２のゲート電極１７下にある強誘電体膜１３への印加電界は９６ｋＶ／ｃｍである。この電界強度では、図２に示した分極特性から判るように、２Ｐｒはほぼゼロであり、強誘電体膜１３が分極反転することはない。それ故、ドレイン電極１５ｄに電圧が印加されただけでは、強誘電体膜１３の分極に影響を与えることはなく、専ら、第２のゲート電極１７に印加される電圧によって、強誘電体膜１３の分極、すなわち書き込みが制御されることになる。すなわち、非アクセス状態にある第２のゲート電極１７は接地されているのでＭＩＳＦＥＴ２２はオフとなり、他のメモリ素子への書き込みのためにドレイン電極１５ｄに電圧が印加されたとしても、ＭＦＳＦＥＴ２１（メモリ素子）への書き込みに影響を与えることはない。また、読み出し動作においても、同様に、非アクセス状態のメモリセルから誤ってデータを読み出すことはない。

例えば、強誘電体膜１３がＰＺＴの場合、図２に示すように、２Ｐｒが飽和する電界Ｅｓ（２００ｋＶ／ｃｍ）は、抗電界Ｅｃ（１００ｋＶ／ｃｍ）の２倍であるので、ｄとｔの比を２倍以上に設計することで、ＭＦＳＦＥＴ２１のゲート絶縁膜（強誘電体膜１３）が分極反転することを回避でき、書き込みの誤動作を効果的に防止することができる。好ましくは、ｄとｔの比を３倍以上にすることで、誤動作の防止をより確実にすることができる。なお、ＥｓとＥｃの比は強誘電体材料に固有であり、概ね２倍以上である。例えば、タンタル酸ストロンチウム・ビスマス（ＳｒＢｉ_２Ｔａ_２Ｏ_９）では、ＥｓとＥｃの比は約２倍であり、ＰＺＴと同様の設計が可能である。

さらに、読み出し動作中に強誘電体膜１３に印加される電圧は１Ｖ（３３ｋＶ／ｃｍに相当）であり、抗電界Ｅｃ（１００ｋＶ／ｃｍ）よりも十分に小さいため、分極反転することはない。すなわち、書き込まれたデータが読み出し動作で消失しない非破壊読み出しを実現できる。強誘電体膜１３の分極反転に伴う劣化は、１０^１０〜１０^１２回程度であることが知られている。それ故、破壊読み出し動作を行う従来のキャパシタ型強誘電体メモリでは読み出し回数に限界があった。本実施形態では、非破壊読み出しを実現しているため、無限回の読み出しが可能となる。

次に、半導体メモリセルを行列状（アレイ状）に配置した場合の回路構成を、図７を参照しながら説明する。図７では、ＭＦＳＦＥＴ（第１の電界効果トランジスタ）２１とＭＩＳＦＥＴ（第２の電界効果トランジスタ）２２とを直列配置したメモリセル５０−００、０１、０２、１０、１１、１２が、行方向に２個、列方向に３個配置されている。

ＭＦＳＦＥＴ２１（メモリ素子）の第１のゲート電極は、行毎に第１のワード線７０−０、１、２に接続され、ＭＩＳＦＥＴ２２（選択スイッチング素子）の第２のゲート電極は、行毎に第２のワード線７１−０、１、２に接続されている。そして、ソース電極１５ｓは、行毎（または、列毎）にソース線７２−０、２に接続され、また、ドレイン電極１５ｄは、列毎にビット線６０−０、１に接続されている。本実施形態では、メモリセルを列方向に交互に反転して配置することにより、上下に隣り合うメモリセルがソース電極１５ｓ及びドレイン電極１５ｄを共有する構成としている。これにより、セル占有面積を縮小できる。

図８は、図７に示した回路構成からなるメモリセルアレイを基板上に形成する際、使用するマスクパターンの主要な構成を示した図である。また、図９は、図８のIX−IX線に沿った断面図である。

第１のワード線７０（ＭＦＳＦＥＴ２１の第１のゲート電極１２）、第２のワード線７１（ＭＩＳＦＥＴ２２の第２のゲート電極１７）、及びソース線７２を形成するマスクパターンが、行方向に伸びて形成されている。また、ビット線６０を形成するマスクパターンは、列方向に伸びて形成され、コンタクト部５２を介して、ドレイン電極１５ｄに接続されている。なお、ソース線７２も、コンタクト部（不図示）を介して、ソース電極１５ｓに接続されている。

本実施形態では、第１のワード線７０、第２のワード線７１、ソース線７２、ドレイン電極１５ｄ、及びコンタクト部５２は、最小加工寸法Ｆの幅で設計され、それぞれが接するように配置されている。また、活性領域５１も、最小加工寸法Ｆの幅と間隔で配置されている。従って、図８の点線で囲ったメモリセル５０の面積は、８Ｆ^２（４Ｆ×２Ｆ）となる。このメモリセル５０のサイズは、高密度なメモリセルアレイ構造を有するＤＲＡＭの８Ｆ２、不揮発性メモリであるＮＡＮＤ型フラッシュメモリの６Ｆ^２に比肩するサイズである。ＭＦＳＦＥＴは、ＤＲＡＭのようなリフレッシュ動作が不要な不揮発性メモリであり、かつ書き込み動作に伴う劣化が小さいことから、フラッシュメモリよりも書き換え可能な回数が１０万倍多いという特徴を有する。従って、本メモリセルの有用性は極めて高いといえる。

なお、本実施形態では、第１のワード線７０と第２のワード線７１とは互いに接する配置としたが、図１０に示すように、これを重ねることによって、メモリセル５０のサイズをさらに小さくすることができる。この場合、図１１（図１０のXII−XII線に沿った断面図）に示すように、第１のゲート電極１２及び第２のゲート電極１７は、平面的に互いに対向する領域を有するように配置されるが、対向領域を除く第１のゲート電極領域１２で、ＺｎＯ膜１４のチャネル抵抗をスイッチングでき、対向領域を除く第２のゲート電極領域１７上の強誘電体膜１３の分極をスイッチングできるため、動作的に問題はない。

次に、行方向に配置されたメモリセル５０−０１、５０−１１に、それぞれデータ”０”、”１”を書き込む動作を、図１２を参照しながら説明する。本動作中、全てのソース線７２−０、２と、非選択メモリセル５０−００、０２、１０、１２が接続された第１のワード線７０−０、２、及び第２のワード線７１−０、２は接地しておく。これにより、非選択メモリセルに誤書き込みは発生しない。

最初に、第２のワード線７１−１に正電圧（例えば１２Ｖ）を印加し、メモリセル５０−０１、１１のＭＩＳＦＥＴ２２をオン状態にする。次いで、ビット線６０−０に正電圧（例えば１０Ｖ）を印加し、ビット線６０−１を接地した後、第１のワード線７０−１に正電圧パルス（例えば１０Ｖ、１００ｎｓ）印加する。これにより、メモリセル５０−０１のＭＦＳＦＥＴ２１では、強誘電体膜１３の分極は第１のゲート電極１２方向となり（図６（ｂ）を参照）、チャネル１４は高抵抗な空乏状態となる。一方、メモリセル５０−１１のＭＦＳＦＥＴ２１では、強誘電体膜１３の分極はチャネル１４方向となり（図６（ａ）を参照）、チャネル１４は低抵抗な蓄積状態となる。最後に、第２のワード線７１−１を接地して、書き込み動作を完了する。

本実施形態では、上下メモリセルのソース線７２−０、２が共通しているため、例えば、下側メモリセル５０−０１、１１への書き込みパルス印加時に、上側のメモリセル５０−００、１０のＭＦＳＦＥＴ２１に電圧が印加されることを防ぐ必要がある。従って、ソース線７２−０、２は、低抵抗（好ましくは、数１０Ω以下）な配線で接地線と接続されていることが好ましい。

次に、書き込まれたデータの読み出し動作を、図１３を参照しながら説明する。本動作中、全てのソース線７２−０、２と、非選択メモリセル５０−００、０２、１０、１２が接続された第１のワード線７０−０、２、及び第２のワード線７１−０、２は接地しておく。これにより、非選択メモリセルの誤読み出しは発生しない。

最初に、第２のワード線７１−１に正電圧（例えば１２Ｖ）を印加し、メモリセル５０−０１、１１のＭＩＳＦＥＴ２２をオン状態にする。次いで、ビット線６０−０、１の一端に電流計８１および電圧源８２（例えば１Ｖ）を接続する。メモリセル５０−０１にはデータ”０”が書き込まれているため、ＭＦＳＦＥＴ２１のチャネルは高抵抗、メモリセル５０−１１にはデータ”１”が書き込まれているため、ＭＦＳＦＥＴ２１のチャネルは低抵抗となっている。従って、このときビット線６０−０からメモリセル５０−０１を通ってソース線７２−０へ流れる電流は１ｎＡ程度、ビット線６０−１からメモリセル５０−１１を通ってソース線７２−０へ流れる電流は１μＡ程度となる。この電流値をリファレンスレベル（例えば１０ｎＡ）と比較することによって、読み出しデータの判別を行うことができる。

（第１の実施形態の変形例１）
図１４は、第１の実施形態の変形例１における半導体メモリセルの構成を模式的に示した図で、（ａ）はその断面図で、（ｂ）は、その等価回路を示す。

第１の実施形態では、第１のゲート電極１２と第２のゲート電極１７とは、平面的に隣接して（図９を参照）、あるいは、平面的に互いに対向する領域を有するように（図１１を参照）配置されていた。

これに対して、本変形例１では、第１のゲート電極１２と第２のゲート電極１７とが、平面的に離間して配置されている。これにより、第１のゲート電極１２と第２のゲート電極１７間の容量を減らすことができ、高速な動作に適する。

また、半導体膜１４上の上記平面的に離間した部位に、導電体膜９０を形成することによって、ＭＩＳＦＥＴ２２とＭＦＳＦＥＴ２１間の接続抵抗を下げることができる。

さらに、第１のゲート電極１２と第２のゲート電極１７とが、平面的に離間して配置されているため、第１の実施形態よりも、ＭＩＳＦＥＴ２２直下にある強誘電体膜１３の分極が反転しにくい。第１のゲート電極１２と第２のゲート電極１７間が近すぎると、ＭＦＳＦＥＴ２１への書き込み動作で、第２のゲート電極１７からの漏れ電界がＭＩＳＦＥＴ２２直下の強誘電体膜１３に印加され、これが、強誘電体膜１３の抗電界を越えた場合に分極が反転してしまうからである。また、その分極が上向きになると、ＭＩＳＦＥＴ２２は電荷蓄積状態となり、第２のゲート電極で制御不可能となってしまうからである。従って、非アクセス対象セルへの誤書き込み、非アクセス対象セルからの誤読み出しの防止に有効である。

（第１の実施形態の変形例２）
図１５は、第１の実施形態の変形例２における半導体メモリセルの構成を模式的に示した図で、（ａ）はその断面図、（ｂ）はその等価回路を示す。

本変形例２では、第１の実施形態とは逆に、ボトムゲート型のＭＩＳＦＥＴ２２の上に、トップゲート型のＭＦＳＦＥＴ２１が積層された構成をなす。

図１５（ａ）に示すように、基板（不図示）上に形成された絶縁膜９１（例えば、ＳｉＯ_２）の表面に、段差が生じないように、ＭＩＳＦＥＴ２２の第２のゲート電極１７が埋め込まれている。その上に、常誘電体膜１６、半導体膜１４が積層され、半導体膜１４の表面には、ソース電極１５ｓ、ドレイン電極１５ｄが形成されている。さらに、その上に、例えば、ＰＺＴからなる強誘電体膜１３が積層され、強誘電体膜１３上に、ＭＦＳＦＥＴ２１の第１のゲート電極１２が形成されている。

（第２の実施形態）
図１６は、本発明の第２の実施形態における半導体メモリセルの構成を模式的に示した図で、（ａ）はその断面図、（ｂ）はその等価回路を示す。

図１（ａ）に示した第１の実施形態における半導体メモリセルとは、常誘電体膜１６側に、第２のゲート電極１７ａに対してソース電極１５ｓ側に、第２の電界効果トランジスタ（ＭＩＳＦＥＴ）の第３のゲート電極１７ｂがさらに形成されている点が異なる。ここで、第１の電界効果トランジスタ（ＭＦＳＦＥＴ）の第１のゲート電極１２は、第２のゲート電極１７ａと第３のゲート電極１７ｂとの平面的な間の位置に配置されている。なお、本実施形態において、第１のゲート電極１２と、ドレイン電極１５ｄ及びソース電極１５ｓとの間の平面距離ｄ２、ｄ３は、第１の実施形態と同様に、１μｍに設定している。また、第１のゲート電極１２上の強誘電体膜１３の厚みｔも、第１の実施形態と同様に、３００ｎｍに設定している。

本実施形態における半導体メモリセルの動作を、図１７を参照しながら説明する。なお、基本的な動作は、第１の実施形態と同様である。非アクセス状態では、第１のゲート電極１２、第２のゲート電極１７ａ、及び第３のゲート電極１７ｂを接地する。第２及び第３のゲート電極１７ａ、１７ｂを接地することで、ＭＩＳＦＥＴ２２ａ、２２ｂはオフとなっており、ソース電極１５ｓ及びドレイン電極１５ｄに任意の電圧を印加しても、ＭＦＳＦＥＴ２１に誤書き込みは生じない。

データの書き込み動作では、第２のゲート電極１７ａに正電圧（例えば１２Ｖ）を印加して、ＭＩＳＦＥＴ２２ａをオンさせた状態で、ドレイン電極１５ｄ及び第１のゲート電極１２に電圧を印加する。これにより、強誘電体膜１３上の半導体膜１４（チャネル）と第１のゲート電極１２の間に垂直方向の電界が印加される。

データ“１”を書き込む場合には、図１８（ａ）に示すように、強誘電体膜１３には上向きの電界が印加されるので、強誘電体膜１３の分極は上方向を向く。また、データ“０”を書き込む場合には、図１８（ｂ）に示すように、強誘電体膜１３には下向きの電界が印加されるので、強誘電体膜１３の分極は下方向を向く。

データの読み出しは、第１のゲート電極１２を接地し、第２及び第３のゲート電極１７ａ、１７ｂに正電圧（例えば１２Ｖ）を印加して、ＭＩＳＦＥＴ２２ａ、２２ｂをオンさせた状態で、ドレイン電極１５ｄ、ソース電極１５ｓ間に電圧（例えば１Ｖ）を印加し、流れるドレイン電流が大きければ“１”、小さければ“０”と読み出すことができる。

第１の実施形態と同様に、ｄ２、ｄ３とｔとの比をともに２倍以上にしているので、第２及び第３のゲート電極１７ａ、１７ｂ下にある強誘電体膜１３が分極反転することはない。それ故、ＭＩＳＦＥＴ２２ａ、２２ｂのチャネルは蓄積状態にならないので、ドレイン電極１５ｄに電圧が印加されただけでは、強誘電体膜１３の分極に影響を与えることはなく、専ら、第２及び第３のゲート電極１７ａ、１７ｂに印加される電圧によって、強誘電体膜１３の分極、すなわち書き込みが制御されることになる。また、読み出し動作においても、同様に、非アクセス状態のメモリセルから誤ってデータを読み出すことはない。

次に、半導体メモリセルを行列状（アレイ状）に配置した場合の回路構成を、図１９を参照しながら説明する。なお、基本的な配置は、第１の実施形態と同様である。図１９では、ＭＦＳＦＥＴ２１、ＭＩＳＦＥＴ２２ａ、２２ｂを直列配置したメモリセル１００−００、０１、１０、１１が、行方向に２個、列方向に２個配置されている。

各メモリセルの第１のゲート電極は第１のワード線１２０−０１、１に、第２のゲート電極は第２のワード線１２１−０、１に、第２のゲート電極は第３のワード線１２２−０、１に、それぞれ接続されている。また、ドレイン電極１５ｄは、ビット線１１０−０、１に、ソース電極１５ｓは、ソース線１２３−０に、それぞれ接続されている。本実施形態では、メモリセルを列方向に交互に反転して配置することにより、上下に隣り合うメモリセルが、ソース電極１５ｓ及びドレイン電極１５ｄを共有する構成としている。これにより、セル占有面積を縮小できる。

図１９のメモリセル１００−００、１０に、データ”０”、”１”をそれぞれ書き込む動作を、図２０を参照しながら説明する。本動作中、全てのソース線１２３−０と、非選択メモリセルが接続された第１のワード線１２０−１、第２のワード線１２１−１、第３のワード線１２２−１は接地しておく。これにより、非選択メモリセルに誤書き込みは発生しない。

最初に、第２のワード線１２１−０に正電圧（例えば１２Ｖ）を印加し、メモリセル１００−００、１０中のＭＩＳＦＥＴ２２ａをオン状態にする。次いで、ビット線１１０−０に正電圧（例えば１０Ｖ）を印加し、ビット線１１０−１を接地した後、第１のワード線１２０−０に正電圧パルス（例えば１０Ｖ、１００ｎｓ）を印加する。これにより、メモリセル１００−００中のＭＦＳＦＥＴ２１では、強誘電体膜１３の分極は第１のゲート電極１２方向に向いて（図１８（ｂ）を参照）、ＭＦＳＦＥＴ２１のチャネル１４は高抵抗な空乏状態となる。一方、メモリセル１００−１０中のＭＦＳＦＥＴ２１では、強誘電体膜１３の分極はチャネル方向に向いて（図１８（ａ）を参照）、ＭＦＳＦＥＴ２１のチャネル１４は低抵抗な蓄積状態となる。最後に、第２のワード線１２１−０を接地して、書き込み動作を完了する。

本実施形態では、上下メモリセルのソース電極１５ｓとＭＦＳＦＥＴ２１との間に、ＭＩＳＦＥＴ２２ｂが挿入され、第３のワード線１２２−０を接地して、ＭＩＳＦＥＴ２２ｂをオフすることによって、ソース線１２３−０とＭＦＳＦＥＴ２１は電気的に遮断され、ソース線１２３−０の電位の影響を全く受けずに書き込み動作を行うことができる。 次に、書き込まれたデータの読み出し動作を、図２１を参照しながら説明する。本動作中、全てのソース線１２３−０と第１のワード線１２０−０、１、及び非選択メモリセルが接続された第２のワード線１２１−１、第３のワード線１２２−１は接地しておく。これにより、非選択メモリセルに誤読み出しは発生しない。

最初に、第２のワード線１２１−０、第３のワード線１２２−０に正電圧（例えば１２Ｖ）を印加し、メモリセル１００−００、１０中のＭＩＳＦＥＴ２２ａ、２２ｂをオン状態にする。次いで、ビット線１１０−０、１の一端に、電流計８１及び電圧源８２（例えば１Ｖ）を接続する。メモリセル１００−００には、データ”０”が書き込まれているため、チャネル１４は高抵抗、メモリセル１００−１０にはデータ”１”が書き込まれているため、チャネル１４は低抵抗となっている。従って、このとき、ビット線１１０−０からメモリセル１００−００を通ってソース線１２３−０へ流れる電流は1ｎＡ程度、ビット線１１０−１からメモリセル１００−１０を通ってソース線１２３−０へ流れる電流は1μＡ程度となる。この電流値をリファレンスレベル（例えば１０ｎＡ）と比較することによって、読み出しデータの判別を行う。

（第３の実施形態）
図２２（ａ）〜（ｆ）は、本発明の第３の実施形態における半導体メモリセルの製造方法を模式的に示した工程断面図である。なお、本実施形態においては、図１に示した半導体メモリセルを例に説明するが、本発明の他の構造における半導体メモリセルにも、同様の製造方法が適用し得る。

まず、図２２（ａ）に示すように、単結晶チタン酸ストロンチウム（ＳｒＴｉＯ_３、以下ＳＴＯ）からなる基板１１の（１００）面上に、パルスレーザ堆積（ＰＬＤ）法により、基板温度を７００℃にした状態で、厚さ２０ｎｍ程度のＳＲＯ膜を成膜する。そして、ＳＲＯ膜の上にレジストをパターニングした後、イオンミリング法を用いて、ＳＲＯ膜をエッチングすることにより、第１のゲート電極１２を形成する。

その後、酸素雰囲気中で加熱してエッチングダメージを回復した後、図２２（ｂ）に示すように、７００℃の基板温度で、厚さ３００ｎｍ程度のＰＺＴからなる強誘電体膜１３を、第１のゲート電極１２を覆うように基板１１上に形成する。ここで、ターゲットに用いる焼結体の組成は、Ｐｂ：Ｚｒ：Ｔｉ＝１：０．５２：０．４８である。この組成において、ＳＴＯ膜１１及びＳＲＯ膜１２とＰＺＴ膜１３との格子ミスマッチは３％以内であり、上記の成長条件下で、ＳＲＯ膜及びＰＺＴ膜１３は、基板ＳＴＯ膜上をエピタキシャル成長することができる。この方法で成膜したＰＺＴ膜の表面を原子間力顕微鏡（ＡＦＭ）で観察したところ、平均二乗粗さは３ｎｍ以下と極めて平滑であった。次いで、ＰＬＤ装置の同一チャンバー内において、基板温度を４００℃にした状態で、厚さ３０ｎｍ程度のＺｎＯからなる半導体膜（ＺｎＯ膜）１４を成膜する。そして、ＺｎＯ膜１４上にレジストをパターニングした後、活性領域外のＺｎＯ膜１４を希硝酸によりエッチングし、チャネル１４を形成する。

次に、図２２（ｃ）に示すように、ＺｎＯ膜１４上に、レジスト（不図示）をパターニングした後、電子線蒸着法にて厚さ３０ｎｍ程度のＴｉ膜を成膜し、さらに、溶剤でレジストを除去して、エッチバック法により、所望の位置にソース、ドレイン電極１５ｓ、１５ｄを形成する。なお、Ｔｉ膜のフェルミレベルは、チャネル１４であるＺｎＯ膜の伝導帯よりも高いエネルギー位置にあるため、ソース、ドレイン電極１５ｓ、１５ｄは、良好なオーミック電極となる。従って、ソース、ドレイン電極１５ｓ、１５ｄ間に電圧を印加して界面電荷による伝導電流を読み出す際の効率が高い。

次に、図２２（ｄ）に示すように、スパッタ法により、酸化マグネシウム（ＭｇＯ）からなる常誘電体膜１６を成長した後、ＭｇＯ膜上にレジスト（不図示）をパターニングした後、電子線蒸着法にて厚さ６０ｎｍ程度のＰｔ膜を成膜し、さらに、溶剤でレジストを除去して、エッチバック法により、所望の位置に第２のゲート電極１７を形成する。

次に、図２２（ｅ）に示すように、プラズマＣＶＤ法によりＳｉＯ_２からなる層間絶縁膜１８を堆積した後、層間絶縁膜１８上にレジスト（不図示）をパターニングし、ドライエッチングによって層間絶縁膜１８及び常誘電体膜１６を貫通するコンタクトホール（不図示）を、ソース、ドレイン電極１５ｓ、１５ｄ上に開口する。

次に、図２２（ｆ）に示すように、コンタクトホール内に、ブランケットＣＶＤ法によりタングステンを堆積した後、化学機械研磨（Chemical Mechanical Polishing、ＣＭＰ）法を用いて表面を平坦化して、プラグ１９を形成する。最後に、アルミニウム（Ａｌ）をスパッタ法で堆積した後、パターニングを行って、配線２０を形成することにより、図１に示した半導体メモリセルを完成する。

本実施形態において、ＰＺＴ膜１３（強誘電体膜）とＺｎＯ膜１４（半導体膜）を基板１１上に連続して形成するため、ＰＺＴ膜１３とＺｎＯ膜１４との界面を良好な状態に保つことができる。もし、ＰＺＴ膜１３とＺｎＯ膜１４との界面に、酸化シリコンが形成されていると、酸化シリコンの誘電率が低いため、ゲート印加電圧のロスとなり、また、荒れた界面によってキャリアの走行が散乱されるためにチャネル移動度の低下を招く。さらに、電圧を切断した状態で、酸化シリコン層には内部電界が誘起されるため、分極の保持特性の劣化を招く。本実施形態においては、このような影響をなくすことができ、良好な特性を有するＭＦＳＦＥＴを得ることができる。

以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上記実施形態では、ソース、ドレイン電極１５ｓ、１５ｄは、半導体膜１４（チャネル）と常誘電体膜１６との間に配置したが、半導体膜１４と強誘電体膜１３との間であってもよい。

また、上記実施形態では、基板１１にＳＴＯ基板を用いたが、例えば、シリコン基板上に絶縁膜を形成したものや、サファイア、ランタン・アルミ酸化物（ＬａＡｌＯ_３）からなる基板を用いてもよい。また、強誘電体膜１３にＰＺＴ膜を用いたが、例えば、ＳｒＢｉ_２Ｔａ_２Ｏ_９、Ｂｉ_４−ｘＬａ_ｘＴｉ_３Ｏ_１２等を用いてもよい。また、チャネルとなる半導体膜１４にＺｎＯ膜を用いたが、例えば、ＷＯ_３、ＩＴＯ（ＩｎＯ−ＳｎＯ）、ＩＧＺＯ（ＩｎＧａＯ_３（ＺｎＯ）_５）、ＳＴＯ、ＬＳＣＯ（Ｌａ_２−ｘＳｒ_ｘＣｕＯ_４）、ＬＣＭＯ（Ｌａ_１−ｘＣａ_ｘＭｎＯ_３）、ＰＣＭＯ（Ｐｒ_１−ｘＣａ_ｘＭｎＯ_３）等の、透明なもの、超伝導を示すもの、モット転移を示すものを含む酸化物半導体、あるいは窒化インジウム（ＩｎＮ）、窒化ガリウム（ＧａＮ）などの窒化物半導体、多結晶シリコン、アモルファスシリコンなどのIV族半導体などを用いてもよい。また、常誘電体膜１６にＭｇＯ膜を用いたが、例えば、マグネシウムを添加したＺｎＯ膜（Ｍｇ_ｘＺｎ_１−ｘＯ）、窒化アルミニウム（ＡｌＮ）膜、酸化アルミニウム（Ａｌ_２Ｏ_３）膜などを用いてもよい。また、各電極には、ＩＴＯ、ＺｉＴＯ（Ｚｎ−Ｉｎ−Ｓｎ−Ｏ）なども使用することができる。

本発明は、セルサイズの小さなＦＥＴ型のメモリ素子を備えた半導体メモリセルに有用である。

本発明の第１の実施形態における半導体メモリセルの構成を示した図で、（ａ）はその断面図、（ｂ）はその等価回路図である。 第１の実施形態における強誘電体膜の分極特性図である。 第１の実施形態におけるＭＦＳＦＥＴのデータ保持特性の測定方法を説明した図で、（ａ）はＭＦＳＦＥＴの断面図、（ｂ）は電気測定の結線図である。 第１の実施形態におけるＭＦＳＦＥＴのデータ保持特性を示した図である。 第１の実施形態における半導体メモリセルの動作を説明した図である。素子係る半導体記憶素子の（ａ）各電極への印加電圧表、（ｂ）（ｃ）データ“０”書き込みにおける動作状態図 第１の実施形態における半導体メモリセルの書き込み動作時の状態を示した断面図で、（ａ）はデータ“１”を書き込む場合の動作状態図、（ｂ）はデータ“０”を書き込む場合の動作状態図である。 第１の実施形態における半導体メモリセルをアレイ状に配置した回路構成図である。 第１の実施形態におけるメモリセルアレイのマスクパターン図である。 図８のIX−IXに沿った断面図である。 第１の実施形態におけるメモリセルアレイの他のマスクパターン図である。 図１０のXII−XIIに沿った断面図である。 第１の実施形態におけるメモリセルアレイの書き込み動作を説明した図である。 第１の実施形態におけるメモリセルアレイの読み出し動作を説明した図である。 第１の実施形態の変形例１における半導体メモリセルの構成を示した図で、（ａ）はその断面図、（ｂ）はその等価回路図である。 第１の実施形態の変形例２における半導体メモリセルの構成を示した図で、（ａ）はその断面図、（ｂ）はその等価回路図である。 本発明の第２の実施形態における半導体メモリセルの構成を示した図で、（ａ）はその断面図、（ｂ）はその等価回路図である。 第２の実施形態における半導体メモリセルの動作を説明した図である。 第２の実施形態における半導体メモリセルの書き込み動作時の状態を示した断面図で、（ａ）はデータ“１”を書き込む場合の動作状態図、（ｂ）はデータ“０”を書き込む場合の動作状態図である。 第２の実施形態における半導体メモリセルをアレイ状に配置した回路構成図である。 第２の実施形態におけるメモリセルアレイの書き込み動作を説明した図である。 第２の実施形態におけるメモリセルアレイの読み出し動作を説明した図である。 （ａ）〜（ｇ）は、本発明の第３の実施形態における半導体メモリセルの製造方法を示した工程断面図である。

符号の説明

１１ 基板
１２ 第１のゲート電極
１３ 強誘電体膜（ＭＦＳＦＥＴのゲート絶縁膜）
１４ 半導体膜（チャネル）
１５ｄ ドレイン電極
１５ｓ ソース電極
１６ 常誘電体膜（ＭＩＳＦＥＴのゲート絶縁膜）
１７、１７ａ 第２のゲート電極
１７ｂ 第３のゲート電極
１８ 層間絶縁膜
１９ プラグ
２０ 配線
２１ 第１の電界効果トランジスタ（ＭＦＳＦＥＴ）
２２、２２ａ、２２ｂ 第２の電界効果トランジスタ（ＭＩＳＦＥＴ）
５０ メモリセル
５１ 活性領域
５２ コンタクト部
６０ ビット線
７０ 第１のワード線
７１ 第２のワード線
７２ ソース線
７２ 第２のワード線
７３ ソース線
９０ 導電体膜
９１ 絶縁膜
１００ メモリセル
１１０ ビット線
１２０ 第１のワード線
１２１ 第２のワード線
１２２ 第３のワード線
１２３ ソース線

Claims (19)

1. ゲート絶縁膜が強誘電体膜で構成された第１の電界効果トランジスタからなるメモリ素子と、
   ゲート絶縁膜が常誘電体膜で構成された第２の電界効果トランジスタからなる選択スイッチング素子と
   を備えた半導体メモリセルであって、
   前記強誘電体膜と前記常誘電体膜とは半導体膜を介して積層されており、
   前記強誘電体膜側に、前記第１の電界効果トランジスタの第１のゲート電極が形成され、前記常誘電体膜側に、前記第２の電界効果トランジスタの第２のゲート電極が形成されており、
   前記半導体膜は、前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタの共通のチャネルを構成しており、
   前記半導体膜の主面上に、ソース電極及びドレイン電極が形成されている、半導体メモリセル。
2. 前記第２のゲート電極に所定の電圧を印加して、前記選択スイッチング素子をオン状態にし、
   前記第１のゲート電極と前記ドレイン電極間に所定の電圧を印加して、前記強誘電体膜の分極状態を変化させることによって、前記メモリ素子にデータの書き込みが行われる、請求項１に記載の半導体メモリセル。
3. 前記第２のゲート電極に所定の電圧を印加して、前記選択スイッチング素子をオン状態にし、
   前記ソース電極と前記ドレイン電極間に所定の電圧を印加して、前記強誘電体膜の分極状態に応じて前記チャネルを流れる電流を検出することによって、前記メモリ素子に書き込まれたデータの読み出しが行われる、請求項１に記載の半導体メモリセル。
4. 前記第１のゲート電極は、前記ドレイン電極に対して平面的に離間して配置されている、請求項１に記載の半導体メモリセル。
5. 前記第１のゲート電極は、前記ドレイン電極に対して、前記第１のゲート電極上の前記強誘電体膜の膜厚の２倍以上の距離、平面的に離間して配置されている、請求項４に記載の半導体メモリセル。
6. 前記第２のゲート電極は、前記ドレイン電極に対して平面的に隣接して配置されている、請求項４に記載の半導体メモリセル。
7. 前記第１のゲート電極と前記第２のゲート電極とは、平面的に隣接して配置されている、請求項４に記載の半導体メモリセル。
8. 前記第１のゲート電極と前記第２のゲート電極とは、平面的に互いに対向する領域を有するように配置されている、請求項４に記載の半導体メモリセル。
9. 前記第１のゲート電極と前記第２のゲート電極とは、平面的に離間して配置されており、
   前記半導体膜の主面上の前記平面的に離間した部位に、導電体膜がさらに形成されている、請求項４に記載の半導体メモリセル。
10. 前記第１のゲート電極は、前記ソース電極に対して平面的に隣接して配置されている、請求項４に記載の半導体メモリセル。
11. 前記半導体メモリセルが、行列状に配列されており、
    前記第１の電界効果トランジスタの第１のゲート電極が、行毎に第１のワード線に接続され、
    前記第２の電界効果トランジスタの第２のゲート電極が、行毎に第２のワード線に接続され、
    前記ソース電極が、ソース線に接続され、
    前記ドレイン電極が、列毎にビット線に接続されており、
    選択した行の前記第１のワード線及び第２のワード線に、それぞれ書き込みパルス及び所定の電圧を印加するとともに、前記各ビット線に書き込みデータに応じた所定の電圧を印加することによって、前記選択した行の各メモリ素子にデータの書き込みが行われる、請求項１に記載の半導体メモリセル。
12. 選択した行の前記第２のワード線に所定の電圧を印加するとともに、前記各ビット線に読み出しパルスを印加して、前記選択したソース線に流れる電流を検出することによって、前記選択した行の各メモリ素子に書き込まれたデータの読み出しが行われる、請求項１１に記載の半導体メモリセル。
13. 非選択された行の前記第１及び第２のワード線、及び前記ソース線は、接地電位に接続されている、請求項１１または１２に記載の半導体メモリセル。
14. 前記常誘電体膜側に、前記第２のゲート電極に対して前記ソース電極側に、前記第２の電界効果トランジスタの第３のゲート電極がさらに形成されており、
    前記第１のゲート電極は、前記第２のゲート電極と前記第３のゲート電極との間の平面的な位置に配置されている、請求項１に記載の半導体メモリセル。
15. 前記強誘電体膜、前記常誘電体膜、及び前記半導体膜は、金属酸化物からなる、請求項１に記載の半導体メモリセル。
16. 前記強誘電体膜及び前記半導体膜は、格子整合している、請求項１５に記載の半導体メモリセル。
17. 前記半導体膜は、ＺｎＯからなる、請求項１５に記載の半導体メモリセル。
18. 請求項１に記載の半導体メモリセルを製造する方法であって、
    基板上に前記第１のゲート電極を形成する工程と、
    前記第１のゲート電極を覆うように、前記基板上に前記強誘電体膜を形成する工程と、
    前記強誘電体膜上に、前記半導体膜を形成する工程と、
    前記半導体膜上に、前記ソース電極及びドレイン電極を形成する工程と、
    前記ソース電極及びドレイン電極を覆うように、前記半導体膜上に前記常誘電体膜を形成する工程と、
    前記常誘電体膜上に、前記第２のゲート電極を形成する工程と
    を含む、半導体メモリセルの製造方法。
19. 前記強誘電体膜及び前記半導体膜は、前記基板上に連続的に形成される、請求項１８に記載の半導体メモリセルの製造方法。

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