JP2007080325A - 半導体記憶装置 - Google Patents
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Abstract
【課題】 ハードウェア構成が従来技術よりも簡易な半導体記憶装置を提供する。
【解決手段】 強誘電体メモリと、SRAM３０と、カウンタ４１と、強誘電体メモリに対する読み出し要求に係るデータがSRAM３０に記憶されているか否かを判定するCAM１０と、判定結果が否定的であれば読み出し要求に係るデータを強誘電体メモリから読み出し、カウンタ４１に保持されたカウント数に対応するデータ領域に記憶させる記憶制御部５１と、判定結果が否定的である毎に、カウンタ４１のカウントを進めるカウンタ制御部５２とを備える。
【選択図】 図２
【解決手段】 強誘電体メモリと、SRAM３０と、カウンタ４１と、強誘電体メモリに対する読み出し要求に係るデータがSRAM３０に記憶されているか否かを判定するCAM１０と、判定結果が否定的であれば読み出し要求に係るデータを強誘電体メモリから読み出し、カウンタ４１に保持されたカウント数に対応するデータ領域に記憶させる記憶制御部５１と、判定結果が否定的である毎に、カウンタ４１のカウントを進めるカウンタ制御部５２とを備える。
【選択図】 図２
Description
本発明は、強誘電体メモリを利用した半導体記憶装置に関する。
強誘電体メモリは、強誘電体膜の残留分極を利用してデータを記憶する（特許文献１、非特許文献１）。残留分極の大きさは、データの読み出しが繰り返されることにより次第に低下することが知られている。残留分極の大きさが低下して、データの読み出しが不能になるまで達したときに、強誘電体メモリが寿命を迎えることとなる。
従来、強誘電体メモリを利用した半導体記憶装置の寿命を延ばすために、強誘電体メモリ用のキャッシュメモリを増設する構成が提案されている（特許文献２）。すなわち、強誘電体メモリのデータの一部をキャッシュメモリに複製しておき、データの読み出しは、もっぱらキャッシュメモリから行い、キャッシュメモリにデータがない場合にのみ強誘電体メモリから行う。このようにすれば強誘電体メモリへの読み出し回数が減少するので、半導体記憶装置の寿命を延ばすことができる。
USP 4,873,664
特開平６−２１５５８９号公報
消えないＩＣメモリ−ＦＲＡＭのすべて−、1998年6月22日、初版第２刷発行、株式会社工業調査会
従来、強誘電体メモリを利用した半導体記憶装置の寿命を延ばすために、強誘電体メモリ用のキャッシュメモリを増設する構成が提案されている（特許文献２）。すなわち、強誘電体メモリのデータの一部をキャッシュメモリに複製しておき、データの読み出しは、もっぱらキャッシュメモリから行い、キャッシュメモリにデータがない場合にのみ強誘電体メモリから行う。このようにすれば強誘電体メモリへの読み出し回数が減少するので、半導体記憶装置の寿命を延ばすことができる。
ところで、半導体記憶装置に強誘電体メモリ用のキャッシュメモリを増設する場合、仕様を検討すべき項目のひとつに置換アルゴリズムがある。置換アルゴリズムとは、キャッシュミスが発生すればキャッシュメモリのデータの置き換えを行うが、どのデータを置き換えるかを選択する手法である。特許文献２では置換アルゴリズムについては何ら言及されていない。そこで、従来から存在するLRU(Least Recently Used)、NRU(Not Recently Used)等を適用することが考えられる。LRUは、最も利用されていないデータを置き換え対象とする。また、NRUは、最近利用されたデータ以外のデータを置き換え対象とする。
しかしながら、上記置換アルゴリズムを実装するには、データの利用状況を把握しなければならず、ハードウェア構成が複雑になるという問題が生ずる。例えば、LRUの場合、各データを利用されていない順番に並べ、利用される毎に順番を入れ替える構成が必要である。また、NRUの場合、利用されたか否かを示すフラグをデータ毎に設け、利用される毎にフラグを書き換える構成が必要である。
そこで、本発明は、ハードウェア構成が従来技術よりも簡易な半導体記憶装置を提供することを目的とする。
本発明に係る半導体記憶装置は、強誘電体メモリと、複数のデータ記憶領域を有する、強誘電体メモリ用のキャッシュメモリと、前記複数のデータ記憶領域のそれぞれに対応するカウント数のいずれかを保持するカウンタと、前記強誘電体メモリに対する読み出し要求に係るデータが、前記キャッシュメモリに記憶されているか否かを判定する判定手段と、前記判定手段による判定結果が否定的であれば、前記読み出し要求に係るデータを前記強誘電体メモリから読み出し、前記カウンタに保持されたカウント数に対応するデータ記憶領域に記憶させる記憶制御手段と、前記判定手段による判定結果が否定的である毎に、前記カウンタのカウントを進めるカウンタ制御手段とを備える。
上記構成によれば、読み出されたデータは、カウンタが指し示すデータ記憶領域に記憶される。つまり、置き換え対象のデータが、データの利用状況にかかわらず決定される。したがって、データの利用状況を把握しなければならないLRUやNRU等の従来技術に比べて、ハードウェア構成を簡易にすることができる。
また、前記キャッシュメモリのデータの読み出し回数に基づく寿命は、前記強誘電体メモリのデータの読み出し回数に基づく寿命よりも長いこととしてもよい。
また、前記キャッシュメモリのデータの読み出し回数に基づく寿命は、前記強誘電体メモリのデータの読み出し回数に基づく寿命よりも長いこととしてもよい。
上記構成によれば、半導体記憶装置の寿命を延命することができる。
また、前記カウンタは、非同期型カウンタであることとしてもよい。
非同期型カウンタは、同期型カウンタよりも一般的にハードウェア構成が簡易である。したがって、ハードウェア構成をより簡易にすることができる。
本発明に係る半導体記憶装置は、強誘電体メモリと、複数のデータ記憶領域を有する、強誘電体メモリ用のキャッシュメモリと、前記強誘電体メモリに対する書き換え要求に係るデータを、前記強誘電体メモリと前記キャッシュメモリとに記憶させる記憶制御手段とを備える。
また、前記カウンタは、非同期型カウンタであることとしてもよい。
非同期型カウンタは、同期型カウンタよりも一般的にハードウェア構成が簡易である。したがって、ハードウェア構成をより簡易にすることができる。
本発明に係る半導体記憶装置は、強誘電体メモリと、複数のデータ記憶領域を有する、強誘電体メモリ用のキャッシュメモリと、前記強誘電体メモリに対する書き換え要求に係るデータを、前記強誘電体メモリと前記キャッシュメモリとに記憶させる記憶制御手段とを備える。
上記構成によれば、書き換え要求に係るデータは、常に強誘電体メモリとキャッシュメモリとの両方に記憶される。したがって、ハードウェア構成を簡易にすることができる。
また、キャッシュメモリに記憶させることで、書き換え直後に読み出し要求を受けた場合、キャッシュミスが発生する可能性を低減させることができる。その結果、半導体記憶装置の寿命を延ばすことができる。
また、キャッシュメモリに記憶させることで、書き換え直後に読み出し要求を受けた場合、キャッシュミスが発生する可能性を低減させることができる。その結果、半導体記憶装置の寿命を延ばすことができる。
また、強誘電体メモリに記憶させることで、予期せず停電が生じた場合に書き換え要求に係るデータが喪失してしまうことを防止することができる。
また、前記半導体記憶装置は、さらに、前記書き換え要求に係るデータで書き換えられるべきデータが、前記キャッシュメモリに記憶されているか否かを判定する判定手段を備え、前記記憶制御手段は、さらに、前記判定手段の判定結果が否定的であれば、前記書き換え要求に係るデータを、前記キャッシュメモリには記憶させないこととしてもよい。
また、前記半導体記憶装置は、さらに、前記書き換え要求に係るデータで書き換えられるべきデータが、前記キャッシュメモリに記憶されているか否かを判定する判定手段を備え、前記記憶制御手段は、さらに、前記判定手段の判定結果が否定的であれば、前記書き換え要求に係るデータを、前記キャッシュメモリには記憶させないこととしてもよい。
上記構成によれば、キャッシュメモリの記憶動作を停止させることができる。その結果、半導体記憶装置の消費電力を低減させることができる。
また、前記半導体記憶装置は、さらに、省電力モードと非省電力モードとのいずれかの指定を外部から受け付ける受付手段と、前記書き換え要求に係るデータで書き換えられるべきデータが、前記キャッシュメモリに記憶されているか否かを判定する判定手段を備え、前記記憶制御手段は、さらに、前記判定手段の判定結果が否定的であって、前記受付手段により受け付けられた指定が省電力モードであれば、前記書き換え要求に係るデータを、前記キャッシュメモリには記憶させないこととしてもよい。
また、前記半導体記憶装置は、さらに、省電力モードと非省電力モードとのいずれかの指定を外部から受け付ける受付手段と、前記書き換え要求に係るデータで書き換えられるべきデータが、前記キャッシュメモリに記憶されているか否かを判定する判定手段を備え、前記記憶制御手段は、さらに、前記判定手段の判定結果が否定的であって、前記受付手段により受け付けられた指定が省電力モードであれば、前記書き換え要求に係るデータを、前記キャッシュメモリには記憶させないこととしてもよい。
上記構成によれば、動作モードを適宜切り替えて適用することができる。例えば、半導体記憶装置が携帯用端末に利用される場合において、バッテリの残量が所定量よりも多ければ省電力モードを適用せず、所定量以下であれば省電力モードを適用するという運用が可能となる。
また、前記半導体記憶装置は、さらに、前記複数のデータ記憶領域のそれぞれに対応するカウント数のいずれかを保持するカウンタと、前記強誘電体メモリに対する書き換え要求に係るデータで書き換えられるべきデータが、前記キャッシュメモリに記憶されているか否かを判定する判定手段と、前記判定手段による判定結果が否定的である毎に、前記カウンタのカウントを進めるカウンタ制御手段とを備え、前記記憶制御手段は、前記判定手段による判定結果が肯定的であれば、前記書き換え要求に係るデータを、前記キャッシュメモリに記憶されている前記書き換えられるべきデータを、前記書き換え要求に係るデータで書き換えるとともに、前記強誘電体メモリに記憶されている前記書き換えられるべきデータを、前記書き換え要求に係るデータで書き換え、前記判定手段による判定結果が否定的であれば、前記書き換え要求に係るデータを、前記カウンタに保持されたカウント数に対応するデータ記憶領域に記憶させるとともに、前記強誘電体メモリに記憶されている前記書き換えられるべきデータを、前記書き換え要求に係るデータで書き換えることとしてもよい。
また、前記半導体記憶装置は、さらに、前記複数のデータ記憶領域のそれぞれに対応するカウント数のいずれかを保持するカウンタと、前記強誘電体メモリに対する書き換え要求に係るデータで書き換えられるべきデータが、前記キャッシュメモリに記憶されているか否かを判定する判定手段と、前記判定手段による判定結果が否定的である毎に、前記カウンタのカウントを進めるカウンタ制御手段とを備え、前記記憶制御手段は、前記判定手段による判定結果が肯定的であれば、前記書き換え要求に係るデータを、前記キャッシュメモリに記憶されている前記書き換えられるべきデータを、前記書き換え要求に係るデータで書き換えるとともに、前記強誘電体メモリに記憶されている前記書き換えられるべきデータを、前記書き換え要求に係るデータで書き換え、前記判定手段による判定結果が否定的であれば、前記書き換え要求に係るデータを、前記カウンタに保持されたカウント数に対応するデータ記憶領域に記憶させるとともに、前記強誘電体メモリに記憶されている前記書き換えられるべきデータを、前記書き換え要求に係るデータで書き換えることとしてもよい。
上記構成によれば、キャッシュミスの場合には、書き換え要求に係るデータは、カウンタが指し示すデータ記憶領域に記憶される。つまり、置き換え対象のデータが、データの利用状況にかかわらず決定される。したがって、データの利用状況を把握しなければならないLRUやNRU等の従来技術に比べて、ハードウェア構成を簡易にすることができる。
本発明に係る半導体記憶装置は、フラッシュメモリと、前記フラッシュメモリの物理アドレスを論理アドレスと対応付けて記憶している強誘電体メモリと、前記フラッシュメモリの物理アドレスを記憶する複数のデータ記憶領域を有する、強誘電体メモリ用キャッシュメモリと、前記複数のデータ記憶領域のそれぞれに対応するカウント数のいずれかを保持するカウンタと、前記フラッシュメモリに対する読み出し要求に係る物理アドレスが、前記キャッシュメモリに記憶されているか否かを判定する判定手段と、前記判定手段による判定結果が否定的であれば、前記読み出し要求に係る物理アドレスを前記強誘電体メモリから読み出し、前記カウンタに保持されたカウント数に対応するデータ記憶領域に記憶させる記憶制御手段と、前記判定手段による判定結果が否定的である毎に、前記カウンタのカウントを進めるカウンタ制御手段とを備える。
本発明に係る半導体記憶装置は、フラッシュメモリと、前記フラッシュメモリの物理アドレスを論理アドレスと対応付けて記憶している強誘電体メモリと、前記フラッシュメモリの物理アドレスを記憶する複数のデータ記憶領域を有する、強誘電体メモリ用キャッシュメモリと、前記複数のデータ記憶領域のそれぞれに対応するカウント数のいずれかを保持するカウンタと、前記フラッシュメモリに対する読み出し要求に係る物理アドレスが、前記キャッシュメモリに記憶されているか否かを判定する判定手段と、前記判定手段による判定結果が否定的であれば、前記読み出し要求に係る物理アドレスを前記強誘電体メモリから読み出し、前記カウンタに保持されたカウント数に対応するデータ記憶領域に記憶させる記憶制御手段と、前記判定手段による判定結果が否定的である毎に、前記カウンタのカウントを進めるカウンタ制御手段とを備える。
上記構成によれば、フラッシュメモリを記憶媒体として利用し、フラッシュメモリのアドレス変換テーブルを強誘電体メモリに記憶させた半導体記憶装置においても、前述した効果と同様の効果を奏することができる。
本発明を実施するための最良の形態を、図面を参照して詳細に説明する。
（実施の形態１）
＜構成＞
図１は、実施の形態１に係る半導体記憶装置の概略構成を示す図である。
半導体記憶装置１０１は、強誘電体メモリ１０２、キャッシュシステム１０３、コントローラ１０４、アドレスバス１０５、データバス１０６、制御バス１０７を備える。
（実施の形態１）
＜構成＞
図１は、実施の形態１に係る半導体記憶装置の概略構成を示す図である。
半導体記憶装置１０１は、強誘電体メモリ１０２、キャッシュシステム１０３、コントローラ１０４、アドレスバス１０５、データバス１０６、制御バス１０７を備える。
強誘電体メモリ１０２は、各アドレスにデータを記憶している。読み出し要求の場合には、アドレスバス１０５からアドレスを取得し、当該アドレスに記憶しているデータを、データバス１０６に出力する。書き換え要求の場合には、アドレスバス１０５からアドレスを取得するとともに、データバス１０６からデータを取得し、取得したアドレスに取得したデータを記憶する。
キャッシュシステム１０３は、強誘電体メモリ１０２に記憶されたデータの一部を記憶している。読み出し要求の場合には、アドレスバス１０５からアドレスを取得し、当該アドレスに対応付けられたデータを記憶していれば、当該データをデータバス１０６に出力する。当該アドレスに対応付けられたデータを記憶していなければ、キャッシュミスが発生したことを示すミス発生信号を強誘電体メモリ１０２に出力する。書き換え要求の場合には、アドレスバス１０５からアドレスを取得するとともに、データバス１０６からデータを取得し、取得したアドレスに取得したデータを対応付けて記憶する。
コントローラ１０４は、強誘電体メモリ１０２に対する読み出し要求を外部から受け付けた場合、読み出し要求に係るアドレスを、アドレスバス１０５を介してキャッシュシステム１０３又は強誘電体メモリ１０２に入力し、その結果としてキャッシュシステム１０３又は強誘電体メモリ１０２から出力されたデータを、データバス１０６を介して取得し、外部に出力する。また、強誘電体メモリ１０２に対する書き換え要求を外部から受け付けた場合、書き換え要求に係るアドレスを、アドレスバス１０５を介してキャッシュシステム１０３及び強誘電体メモリ１０２に入力するとともに、書き換え要求に係るデータを、データバス１０６を介してキャッシュシステム１０３及び強誘電体メモリ１０２に入力する。
図２は、実施の形態１に係るキャッシュシステム１０３の構成を示す図である。
キャッシュシステム１０３は、CAM(Content Addressable Memory)１０、アドレスデコーダ２０、SRAM(Static Random Access Memory)３０、選択部４０、制御部５０を備える。
CAM１０は、レジスタ１１、ブロック（Ｂ１、Ｂ２、・・・Ｂｎ）、論理和回路１５を備える。各ブロックは、レジスタ１２、比較回路１３、論理積回路１４を備える。各ブロックの構成は共通しているので、図２では、ブロックＢ１の構成のみ詳細に図示し、他のブロックの構成の詳細については図示を省略している。レジスタ１２には、強誘電体メモリ１０２のアドレスが記憶される。
キャッシュシステム１０３は、CAM(Content Addressable Memory)１０、アドレスデコーダ２０、SRAM(Static Random Access Memory)３０、選択部４０、制御部５０を備える。
CAM１０は、レジスタ１１、ブロック（Ｂ１、Ｂ２、・・・Ｂｎ）、論理和回路１５を備える。各ブロックは、レジスタ１２、比較回路１３、論理積回路１４を備える。各ブロックの構成は共通しているので、図２では、ブロックＢ１の構成のみ詳細に図示し、他のブロックの構成の詳細については図示を省略している。レジスタ１２には、強誘電体メモリ１０２のアドレスが記憶される。
CAM１０が出力する信号は、比較結果信号（Ｓｃ１、Ｓｃ２、・・・Ｓｃｎ）とヒット信号ＨＳである。
各比較結果信号は、各ブロックの比較回路１３から出力され、レジスタ１１の記憶内容とレジスタ１２の記憶内容とが一致すれば「１」を示し、不一致であれば「０」を示す。
ヒット信号ＨＳは、論理和回路１５から出力され、比較結果信号（Ｓｃ１、Ｓｃ２、・・・Ｓｃｎ）のいずれかが「１」であれば「１」を示し、比較結果信号のすべてが「０」であれば「０」を示す。
各比較結果信号は、各ブロックの比較回路１３から出力され、レジスタ１１の記憶内容とレジスタ１２の記憶内容とが一致すれば「１」を示し、不一致であれば「０」を示す。
ヒット信号ＨＳは、論理和回路１５から出力され、比較結果信号（Ｓｃ１、Ｓｃ２、・・・Ｓｃｎ）のいずれかが「１」であれば「１」を示し、比較結果信号のすべてが「０」であれば「０」を示す。
アドレスデコーダ２０は、CAM１０の各ブロック（Ｂ１、Ｂ２、・・・Ｂｎ）と、SRAM３０の各データ領域（Ｄ１、Ｄ２、・・・Ｄｎ）とを一対一で対応付ける。
SRAM３０は、キャッシュメモリであり、強誘電体メモリ１０２のデータを記憶するデータ領域（Ｄ１、Ｄ２、・・・Ｄｎ）を有する。
選択部４０は、カウンタ４１とデコーダ４２とを備える。カウンタ４１は、ｍビットカウンタであり、カウント数をデコーダ４２に出力する。ここで、ｍは、ｎ＝２mの関係を満たす。デコーダ４２は、CAM１０のブロック（Ｂ１、Ｂ２、・・・Ｂｎ）にそれぞれ選択信号（Ｓｓ１、Ｓｓ２、・・・Ｓｓｎ）を供給する。各選択信号は、対応するブロックが選択されていれば「１」を示し、対応するブロックが選択されていなければ「０」を示す。
SRAM３０は、キャッシュメモリであり、強誘電体メモリ１０２のデータを記憶するデータ領域（Ｄ１、Ｄ２、・・・Ｄｎ）を有する。
選択部４０は、カウンタ４１とデコーダ４２とを備える。カウンタ４１は、ｍビットカウンタであり、カウント数をデコーダ４２に出力する。ここで、ｍは、ｎ＝２mの関係を満たす。デコーダ４２は、CAM１０のブロック（Ｂ１、Ｂ２、・・・Ｂｎ）にそれぞれ選択信号（Ｓｓ１、Ｓｓ２、・・・Ｓｓｎ）を供給する。各選択信号は、対応するブロックが選択されていれば「１」を示し、対応するブロックが選択されていなければ「０」を示す。
制御部５０は、記憶制御部５１とカウンタ制御部５２とを備える。記憶制御部５１は、ライトイネーブル信号ＷＥ１、ＷＥ２、ラッチ信号ＡＬ、ミス発生信号ＭＳ、バス制御信号ＢＳを出力する。カウンタ制御部５２は、カウントアップ信号ＣＵを出力する。
ライトイネーブル信号ＷＥ１は、各ブロックの記憶内容の書き換え許否を示す信号である。書き換え許可の場合には「１」を示し、書き換え不許可の場合には「０」を示すものとする。
ライトイネーブル信号ＷＥ１は、各ブロックの記憶内容の書き換え許否を示す信号である。書き換え許可の場合には「１」を示し、書き換え不許可の場合には「０」を示すものとする。
ライトイネーブル信号ＷＥ２は、SRAM３０の記憶内容の書き換え許否を示す信号である。書き換え許可の場合には「１」を示し、書き換え不許可の場合には「０」を示すものとする。
ラッチ信号ＡＬは、CAM１０のレジスタ１１がアドレスバス１０５からアドレスを取り込むタイミングを示す信号である。ラッチ信号が立ち上がれば、レジスタ１１がアドレスを取り込むこととする。
ラッチ信号ＡＬは、CAM１０のレジスタ１１がアドレスバス１０５からアドレスを取り込むタイミングを示す信号である。ラッチ信号が立ち上がれば、レジスタ１１がアドレスを取り込むこととする。
ミス発生信号ＭＳは、キャッシュミスが発生したことを強誘電体メモリ１０２に知らせるための信号である。
バス制御信号ＢＳは、データバス１０６、強誘電体メモリ１０２、SRAM３０の接続関係を制御するための信号である。
カウントアップ信号ＣＵは、カウンタ４１のカウントを進めるための信号である。
バス制御信号ＢＳは、データバス１０６、強誘電体メモリ１０２、SRAM３０の接続関係を制御するための信号である。
カウントアップ信号ＣＵは、カウンタ４１のカウントを進めるための信号である。
図３は、選択部４０の詳細な構成の一例を示す図である。
カウンタ４１は、ｍ個のフリップフロップ（ＦＦ１、ＦＦ２、・・・ＦＦｍ）からなる非同期型カウンタである。デコーダ４２は、ｎ個の論理積回路（Ａ１、Ａ２、・・・Ａｎ）から構成される。
＜動作＞
図４は、実施の形態１に係る半導体記憶装置の動作を示すフローチャートである。
カウンタ４１は、ｍ個のフリップフロップ（ＦＦ１、ＦＦ２、・・・ＦＦｍ）からなる非同期型カウンタである。デコーダ４２は、ｎ個の論理積回路（Ａ１、Ａ２、・・・Ａｎ）から構成される。
＜動作＞
図４は、実施の形態１に係る半導体記憶装置の動作を示すフローチャートである。
半導体記憶装置１０１は、例えば、電源投入時に、強誘電体メモリ１０２の予め定められたアドレスをCAM１０のブロックに記憶させるとともに、強誘電体メモリ１０２の当該アドレスに記憶されているデータを、前記ブロックに対応するSRAM３０のデータ領域に記憶させる。半導体記憶装置１０１は、予め定められたｎ個のアドレスについて、上記コピー動作を行う（ステップＳ１０１）。
半導体記憶装置１０１は、CAM１０に記憶されているアドレスのいずれかと、読み出し要求に係るアドレスとが一致するか否かを判定する（ステップＳ１０２）。
一致すれば（ステップＳ１０２：Ｙｅｓ）、半導体記憶装置１０１は、一致したアドレスを記憶しているブロックに対応するSRAM３０のデータ領域からデータを読み出す（ステップＳ１０３）。
一致すれば（ステップＳ１０２：Ｙｅｓ）、半導体記憶装置１０１は、一致したアドレスを記憶しているブロックに対応するSRAM３０のデータ領域からデータを読み出す（ステップＳ１０３）。
一致しなければ（ステップＳ１０２：Ｎｏ）、半導体記憶装置１０１は、読み出し要求に係るアドレスに記憶されたデータを、不揮発性メモリ１０２から読み出す（ステップＳ１０４）。
一方、このとき、半導体記憶装置１０１は、読み出し要求に係るアドレスを、選択信号が「１」を示すブロックに記憶させる（ステップＳ１０５）。
一方、このとき、半導体記憶装置１０１は、読み出し要求に係るアドレスを、選択信号が「１」を示すブロックに記憶させる（ステップＳ１０５）。
さらに、半導体記憶装置１０１は、ステップＳ１０４で読み出されたデータを、選択信号が「１」を示すブロックに対応するSRAM３０のデータ領域に記憶させる（ステップＳ１０６）。
その後、半導体記憶装置１０１は、カウンタ４１をカウントアップさせる（ステップＳ１０７）。これにより、今回とは異なる選択信号が「１」となる。
その後、半導体記憶装置１０１は、カウンタ４１をカウントアップさせる（ステップＳ１０７）。これにより、今回とは異なる選択信号が「１」となる。
半導体記憶装置１０１は、上記動作を繰り返すので、CAM１０のｎ個のブロックが順番に、満遍なく選択される。
なお、ステップＳ１０４、Ｓ１０５、Ｓ１０６は順次実施してもよく、同時に実行してもよい。
図４で示した半導体記憶装置１０１の動作をより具体的に説明するため、以下にタイミングチャートを示す。
なお、ステップＳ１０４、Ｓ１０５、Ｓ１０６は順次実施してもよく、同時に実行してもよい。
図４で示した半導体記憶装置１０１の動作をより具体的に説明するため、以下にタイミングチャートを示す。
図５は、実施の形態１に係る半導体記憶装置が読み出し要求を受け付けた場合の動作を示すタイミングチャートである。
コントローラ１０４は、強誘電体メモリ１０２に対する読み出し要求を外部から受け付けた場合、読み出し要求である旨を、制御バス１０７を通じてキャッシュシステム１０３及び強誘電体メモリ１０２に通知する。これにより、キャッシュシステム１０３及び強誘電体メモリ１０２は、読み出し要求を受け付けた場合の動作を開始する。
コントローラ１０４は、強誘電体メモリ１０２に対する読み出し要求を外部から受け付けた場合、読み出し要求である旨を、制御バス１０７を通じてキャッシュシステム１０３及び強誘電体メモリ１０２に通知する。これにより、キャッシュシステム１０３及び強誘電体メモリ１０２は、読み出し要求を受け付けた場合の動作を開始する。
さらに、コントローラ１０４は、強誘電体メモリ１０２に対する読み出し要求を外部から受け付けた場合、読み出し要求に係るアドレスを、アドレスバス１０５に出力する。ここでは、コントローラ１０４は、アドレスＡｄｄｒ１、Ａｄｄｒ２、Ａｄｄｒ３に対する読み出し要求を順次受け付けたものとして説明する。
また、強誘電体メモリ１０２のアドレスＡｄｄｒ１に記憶されているデータＤａｔａ１は、キャッシュシステム１０３のSRAM３０のデータ領域に記憶されているとともに、当該データ領域に対応するCAM１０のブロックにアドレスＡｄｄｒ１が記憶されているものとする。
また、強誘電体メモリ１０２のアドレスＡｄｄｒ１に記憶されているデータＤａｔａ１は、キャッシュシステム１０３のSRAM３０のデータ領域に記憶されているとともに、当該データ領域に対応するCAM１０のブロックにアドレスＡｄｄｒ１が記憶されているものとする。
強誘電体メモリ１０２のアドレスＡｄｄｒ２に記憶されているデータＤａｔａ２は、キャッシュシステム１０３には記憶されていないものとする。
強誘電体メモリ１０２のアドレスＡｄｄｒ３に記憶されているデータＤａｔａ３は、キャッシュシステム１０３のSRAM３０のデータ領域に記憶されているとともに、当該データ領域に対応するCAM１０のブロックにアドレスＡｄｄｒ３が記憶されているものとする。
＜時刻ｔ１＞
時刻ｔ１で、ラッチ信号ＡＬが立ち上がる。レジスタ１１は、アドレスＡｄｄｒ１をアドレスバス１０５から取り込んで記憶する。
強誘電体メモリ１０２のアドレスＡｄｄｒ３に記憶されているデータＤａｔａ３は、キャッシュシステム１０３のSRAM３０のデータ領域に記憶されているとともに、当該データ領域に対応するCAM１０のブロックにアドレスＡｄｄｒ３が記憶されているものとする。
＜時刻ｔ１＞
時刻ｔ１で、ラッチ信号ＡＬが立ち上がる。レジスタ１１は、アドレスＡｄｄｒ１をアドレスバス１０５から取り込んで記憶する。
CAM１０の各ブロックは、レジスタ１２に記憶されたアドレスとレジスタ１１に記憶されたアドレスＡｄｄｒ１とを比較し、比較結果信号（Ｓｃ１、Ｓｃ２、・・・Ｓｃｎ）をそれぞれ出力する。アドレスＡｄｄｒ１を記憶しているブロックから出力された比較結果信号のみが「１」を示し、それ以外のブロックから出力された比較結果信号は「０」を示す。
ヒット信号ＨＳは、アドレスＡｄｄｒ１がCAM１０のいずれかのブロックに記憶されているので、「１」に遷移する。
＜時刻ｔ２＞
アドレスデコーダ２０は、比較結果信号が「１」を示すブロックに対応するデータ領域をSRAM３０に指定する。SRAM３０は、ライトイネーブルＷＥ２が「０」なので、指定されたデータ領域のデータＤａｔａ１をデータバス１０６に出力する。
＜時刻ｔ２＞
アドレスデコーダ２０は、比較結果信号が「１」を示すブロックに対応するデータ領域をSRAM３０に指定する。SRAM３０は、ライトイネーブルＷＥ２が「０」なので、指定されたデータ領域のデータＤａｔａ１をデータバス１０６に出力する。
コントローラ１０４は、データバス１０６からデータＤａｔａ１を取り込み、外部に出力する。これにより、読み出し要求に係るデータＤａｔａ１を、強誘電体メモリ１０２から読み出さずに、外部に出力することができる。
＜時刻ｔ３＞
時刻ｔ３で、ラッチ信号ＡＬが立ち上がる。CAM１０のレジスタ１１は、アドレスＡｄｄｒ２をアドレスバス１０５から取り込んで記憶する。
＜時刻ｔ３＞
時刻ｔ３で、ラッチ信号ＡＬが立ち上がる。CAM１０のレジスタ１１は、アドレスＡｄｄｒ２をアドレスバス１０５から取り込んで記憶する。
CAM１０の各ブロックは、レジスタ１２に記憶されたアドレスとレジスタ１１に記憶されたアドレスＡｄｄｒ２とを比較し、比較結果信号（Ｓｃ１、Ｓｃ２、・・・Ｓｃｎ）をそれぞれ出力する。アドレスＡｄｄｒ２を記憶しているブロックはないので、各ブロックから出力された比較結果信号は、いずれも「０」を示す。
ヒット信号ＨＳは、アドレスＡｄｄｒ２がCAM１０のいずれのブロックにも記憶されていないので、「０」に遷移する。
ヒット信号ＨＳは、アドレスＡｄｄｒ２がCAM１０のいずれのブロックにも記憶されていないので、「０」に遷移する。
記憶制御部５１は、ヒット信号ＨＳが「０」に遷移したことを検知して、ミス発生信号ＭＳを「１」に遷移させる。これにより、強誘電体メモリ１０２にキャッシュミスの発生が通知される。
＜時刻ｔ４＞
時刻ｔ４で、記憶制御部５１は、ライトイネーブル信号ＷＥ１を「１」にする。その結果、ブロック（Ｂ１、Ｂ２、・・・Ｂｎ）のうち、選択信号が「１」を示すブロックは、レジスタ１１に記憶されているアドレスＡｄｄｒ２を記憶する。例えば、選択信号が「１」を示すブロックがブロックＢ１であれば、レジスタ１２は、レジスタ１１に記憶されているアドレスＡｄｄｒ２を記憶する。それ以外のブロックは、選択信号が「０」なので、ライトイネーブル信号ＷＥ１が「１」に遷移しても、レジスタ１１に記憶されているアドレスＡｄｄｒ２を記憶することはない。
＜時刻ｔ４＞
時刻ｔ４で、記憶制御部５１は、ライトイネーブル信号ＷＥ１を「１」にする。その結果、ブロック（Ｂ１、Ｂ２、・・・Ｂｎ）のうち、選択信号が「１」を示すブロックは、レジスタ１１に記憶されているアドレスＡｄｄｒ２を記憶する。例えば、選択信号が「１」を示すブロックがブロックＢ１であれば、レジスタ１２は、レジスタ１１に記憶されているアドレスＡｄｄｒ２を記憶する。それ以外のブロックは、選択信号が「０」なので、ライトイネーブル信号ＷＥ１が「１」に遷移しても、レジスタ１１に記憶されているアドレスＡｄｄｒ２を記憶することはない。
選択されたブロックのレジスタ１２にアドレスＡｄｄｒ２が記憶されると、レジスタ１１にはアドレスＡｄｄｒ２が記憶されたままなので、当該ブロックが出力する比較結果信号は「１」になる。アドレスデコーダ２０は、比較結果信号が「１」を示すブロックに対応するデータ領域のアドレスをSRAM３０に出力する。これにより、置き換え対象のデータ領域が選択されることとなる。
また、比較結果信号が「１」になれば、ヒット信号ＨＳは、「１」に遷移する。
＜時刻ｔ５＞
強誘電体メモリ１０２は、時刻ｔ３において通知されたミス発生信号ＭＳを受け付けると、アドレスＡｄｄｒ２に記憶されたデータＤａｔａ２をデータバス１０６に出力する。
コントローラ１０４は、データバス１０６からデータＤａｔａ２を取り込み、外部に出力する。
＜時刻ｔ６＞
時刻ｔ６で、記憶制御部５１は、ライトイネーブル信号ＷＥ２を「１」にする。SRAM３０は、データバス１０６からデータＤａｔａ２を取り込み、置き換え対象として選択されたデータ領域に記憶する。これにより、読み出し要求においてキャッシュミスが発生したときに、キャッシュミスに係るデータＤａｔａ２をキャッシュメモリであるSRAM３０に記憶させることができる。
＜時刻ｔ７＞
時刻ｔ７で、カウンタ制御部５２は、カウントアップ信号ＣＵを立ち上げる。カウンタ４１は、カウントアップ信号ＣＵの立ち上がりで、カウント数を１だけ進める。これにより、次回選択されるブロックが決まる。
＜時刻ｔ８＞
時刻ｔ８で、ラッチ信号ＡＬが立ち上がる。レジスタ１１は、アドレスＡｄｄｒ３をアドレスバス１０５から取り込んで記憶する。
＜時刻ｔ５＞
強誘電体メモリ１０２は、時刻ｔ３において通知されたミス発生信号ＭＳを受け付けると、アドレスＡｄｄｒ２に記憶されたデータＤａｔａ２をデータバス１０６に出力する。
コントローラ１０４は、データバス１０６からデータＤａｔａ２を取り込み、外部に出力する。
＜時刻ｔ６＞
時刻ｔ６で、記憶制御部５１は、ライトイネーブル信号ＷＥ２を「１」にする。SRAM３０は、データバス１０６からデータＤａｔａ２を取り込み、置き換え対象として選択されたデータ領域に記憶する。これにより、読み出し要求においてキャッシュミスが発生したときに、キャッシュミスに係るデータＤａｔａ２をキャッシュメモリであるSRAM３０に記憶させることができる。
＜時刻ｔ７＞
時刻ｔ７で、カウンタ制御部５２は、カウントアップ信号ＣＵを立ち上げる。カウンタ４１は、カウントアップ信号ＣＵの立ち上がりで、カウント数を１だけ進める。これにより、次回選択されるブロックが決まる。
＜時刻ｔ８＞
時刻ｔ８で、ラッチ信号ＡＬが立ち上がる。レジスタ１１は、アドレスＡｄｄｒ３をアドレスバス１０５から取り込んで記憶する。
CAM１０の各ブロックは、レジスタ１２に記憶されたアドレスとレジスタ１１に記憶されたアドレスＡｄｄｒ３とを比較し、比較結果信号（Ｓｃ１、Ｓｃ２、・・・Ｓｃｎ）をそれぞれ出力する。アドレスＡｄｄｒ３を記憶しているブロックから出力された比較結果信号のみが「１」を示し、それ以外のブロックから出力された比較結果信号は「０」を示す。
ヒット信号ＨＳは、アドレスＡｄｄｒ３がCAM１０のいずれかのブロックに記憶されているので、「１」に遷移する。
＜時刻ｔ９＞
アドレスデコーダ２０は、比較結果信号が「１」を示すブロックに対応するデータ領域をSRAM３０に指定する。SRAM３０は、ライトイネーブルＷＥ２が「０」なので、指定されたデータ領域のデータＤａｔａ３をデータバス１０６に出力する。
＜時刻ｔ９＞
アドレスデコーダ２０は、比較結果信号が「１」を示すブロックに対応するデータ領域をSRAM３０に指定する。SRAM３０は、ライトイネーブルＷＥ２が「０」なので、指定されたデータ領域のデータＤａｔａ３をデータバス１０６に出力する。
コントローラ１０４は、データバス１０６からデータＤａｔａ３を取り込み、外部に出力する。これにより、読み出し要求に係るデータＤａｔａ３を、強誘電体メモリ１０２から読み出さずに、外部に出力することができる。
図６は、実施の形態１に係る半導体記憶装置が書き換え要求を受け付けた場合の動作を示すタイミングチャートである。
図６は、実施の形態１に係る半導体記憶装置が書き換え要求を受け付けた場合の動作を示すタイミングチャートである。
コントローラ１０４は、強誘電体メモリ１０２に対する書き換え要求を外部から受け付けた場合、書き換え要求である旨を、制御バス１０７を通じてキャッシュシステム１０３及び強誘電体メモリ１０２に通知する。これにより、キャッシュシステム１０３及び強誘電体メモリ１０２は、書き換え要求を受け付けた場合の動作を開始する。
コントローラ１０４は、強誘電体メモリ１０２に対する書き換え要求を外部から受け付けた場合、書き換え要求に係るアドレスを、アドレスバス１０５に出力するとともに、書き換え要求に係るデータを、データバス１０６に出力する。ここでは、コントローラ１０４は、アドレスＡｄｄｒ１、Ａｄｄｒ２、Ａｄｄｒ３に対する書き換え要求を順次受け付けたものとして説明する。
コントローラ１０４は、強誘電体メモリ１０２に対する書き換え要求を外部から受け付けた場合、書き換え要求に係るアドレスを、アドレスバス１０５に出力するとともに、書き換え要求に係るデータを、データバス１０６に出力する。ここでは、コントローラ１０４は、アドレスＡｄｄｒ１、Ａｄｄｒ２、Ａｄｄｒ３に対する書き換え要求を順次受け付けたものとして説明する。
また、強誘電体メモリ１０２のアドレスＡｄｄｒ１に記憶されているデータは、キャッシュシステム１０３のSRAM３０のデータ領域に記憶されているとともに、当該データ領域に対応するCAM１０のブロックにアドレスＡｄｄｒ１が記憶されているものとする。
強誘電体メモリ１０２のアドレスＡｄｄｒ２に記憶されているデータは、キャッシュシステム１０３には記憶されていないものとする。
強誘電体メモリ１０２のアドレスＡｄｄｒ２に記憶されているデータは、キャッシュシステム１０３には記憶されていないものとする。
強誘電体メモリ１０２のアドレスＡｄｄｒ３に記憶されているデータは、キャッシュシステム１０３のSRAM３０のデータ領域に記憶されているとともに、当該データ領域に対応するCAM１０のブロックにアドレスＡｄｄｒ１が記憶されているものとする。
＜時刻ｔ１＞
時刻ｔ１で、ラッチ信号ＡＬが立ち上がる。レジスタ１１は、アドレスＡｄｄｒ１をアドレスバス１０５から取り込んで記憶する。
＜時刻ｔ１＞
時刻ｔ１で、ラッチ信号ＡＬが立ち上がる。レジスタ１１は、アドレスＡｄｄｒ１をアドレスバス１０５から取り込んで記憶する。
CAM１０の各ブロックは、レジスタ１２に記憶されたアドレスとレジスタ１１に記憶されたアドレスＡｄｄｒ１とを比較し、比較結果信号（Ｓｃ１、Ｓｃ２、・・・Ｓｃｎ）をそれぞれ出力する。アドレスＡｄｄｒ１を記憶しているブロックから出力された比較結果信号のみが「１」を示し、それ以外のブロックから出力された比較結果信号は「０」を示す。
ヒット信号ＨＳは、アドレスＡｄｄｒ１がCAM１０のいずれかのブロックに記憶されているので、「１」に遷移する。
＜時刻ｔ２＞
時刻ｔ２で、記憶制御部５１は、ライトイネーブル信号ＷＥ２を「１」にする。ライトイネーブル信号ＷＥ２が「１」になれば、SRAM３０は、データＤａｔａ１をデータバス１０６から取り込み、アドレスＡｄｄｒ１が記憶されているブロックに対応するデータ領域に記憶する。
＜時刻ｔ２＞
時刻ｔ２で、記憶制御部５１は、ライトイネーブル信号ＷＥ２を「１」にする。ライトイネーブル信号ＷＥ２が「１」になれば、SRAM３０は、データＤａｔａ１をデータバス１０６から取り込み、アドレスＡｄｄｒ１が記憶されているブロックに対応するデータ領域に記憶する。
なお、このとき、強誘電体メモリ１０２も、アドレスＡｄｄｒ１に対応するデータ領域に、書き換え要求に係るデータＤａｔａ１を記憶するものとする。
＜時刻ｔ３＞
時刻ｔ３で、ラッチ信号ＡＬが立ち上がる。CAM１０のレジスタ１１は、アドレスＡｄｄｒ２をアドレスバス１０５から取り込んで記憶する。
＜時刻ｔ３＞
時刻ｔ３で、ラッチ信号ＡＬが立ち上がる。CAM１０のレジスタ１１は、アドレスＡｄｄｒ２をアドレスバス１０５から取り込んで記憶する。
CAM１０の各ブロックは、レジスタ１２に記憶されたアドレスとレジスタ１１に記憶されたアドレスＡｄｄｒ２とを比較し、比較結果信号（Ｓｃ１、Ｓｃ２、・・・Ｓｃｎ）をそれぞれ出力する。アドレスＡｄｄｒ２を記憶しているブロックはないので、各ブロックから出力された比較結果信号は、いずれも「０」を示す。
ヒット信号ＨＳは、アドレスＡｄｄｒ２がCAM１０のいずれのブロックにも記憶されていないので、「０」に遷移する。
ヒット信号ＨＳは、アドレスＡｄｄｒ２がCAM１０のいずれのブロックにも記憶されていないので、「０」に遷移する。
記憶制御部５１は、書き換え要求の場合、ヒット信号ＨＳが「０」に遷移したとしても、ミス発生信号ＭＳを「１」に遷移させることはない。
＜時刻ｔ４＞
時刻ｔ４で、記憶制御部５１は、ライトイネーブル信号ＷＥ１を「１」にする。その結果、ブロック（Ｂ１、Ｂ２、・・・Ｂｎ）のうち、選択信号が「１」を示すブロックは、レジスタ１１に記憶されているアドレスＡｄｄｒ２を記憶する。それ以外のブロックは、選択信号が「０」なので、ライトイネーブル信号ＷＥ１が「１」に遷移しても、レジスタ１１に記憶されているアドレスＡｄｄｒ２を記憶することはない。
＜時刻ｔ４＞
時刻ｔ４で、記憶制御部５１は、ライトイネーブル信号ＷＥ１を「１」にする。その結果、ブロック（Ｂ１、Ｂ２、・・・Ｂｎ）のうち、選択信号が「１」を示すブロックは、レジスタ１１に記憶されているアドレスＡｄｄｒ２を記憶する。それ以外のブロックは、選択信号が「０」なので、ライトイネーブル信号ＷＥ１が「１」に遷移しても、レジスタ１１に記憶されているアドレスＡｄｄｒ２を記憶することはない。
選択されたブロックのレジスタ１２にアドレスＡｄｄｒ２が記憶されると、レジスタ１１にはアドレスＡｄｄｒ２が記憶されたままなので、当該ブロックが出力する比較結果信号は「１」になる。アドレスデコーダ２０は、比較結果信号が「１」を示すブロックに対応するデータ領域のアドレスをSRAM３０に出力する。これにより、置き換え対象のデータ領域が選択されることとなる。
また、比較結果信号が「１」になれば、ヒット信号ＨＳは、「１」に遷移する。
＜時刻ｔ５＞
時刻ｔ５で、記憶制御部５１は、ライトイネーブル信号ＷＥ２を「１」にする。ライトイネーブル信号ＷＥ２が「１」になれば、SRAM３０は、データＤａｔａ１をデータバス１０６から取り込み、置き換え対象として選択されたデータ領域に記憶する。
＜時刻ｔ５＞
時刻ｔ５で、記憶制御部５１は、ライトイネーブル信号ＷＥ２を「１」にする。ライトイネーブル信号ＷＥ２が「１」になれば、SRAM３０は、データＤａｔａ１をデータバス１０６から取り込み、置き換え対象として選択されたデータ領域に記憶する。
なお、このとき、強誘電体メモリ１０２も、アドレスＡｄｄｒ２に対応するデータ領域に、書き換え要求に係るデータＤａｔａ２を記憶するものとする。
＜時刻ｔ６＞
時刻ｔ６で、カウンタ制御部５２は、カウントアップ信号ＣＵを立ち上げる。カウンタ４１は、カウントアップ信号ＣＵの立ち上がりで、カウント数を１だけ進める。これにより、次回選択されるブロックが決まる。
＜時刻ｔ７＞
時刻ｔ７で、ラッチ信号ＡＬが立ち上がる。レジスタ１１は、アドレスＡｄｄｒ３をアドレスバス１０５から取り込んで記憶する。
＜時刻ｔ６＞
時刻ｔ６で、カウンタ制御部５２は、カウントアップ信号ＣＵを立ち上げる。カウンタ４１は、カウントアップ信号ＣＵの立ち上がりで、カウント数を１だけ進める。これにより、次回選択されるブロックが決まる。
＜時刻ｔ７＞
時刻ｔ７で、ラッチ信号ＡＬが立ち上がる。レジスタ１１は、アドレスＡｄｄｒ３をアドレスバス１０５から取り込んで記憶する。
CAM１０の各ブロックは、レジスタ１２に記憶されたアドレスとレジスタ１１に記憶されたアドレスＡｄｄｒ３とを比較し、比較結果信号（Ｓｃ１、Ｓｃ２、・・・Ｓｃｎ）をそれぞれ出力する。アドレスＡｄｄｒ３を記憶しているブロックから出力された比較結果信号のみが「１」を示し、それ以外のブロックから出力された比較結果信号は「０」を示す。
ヒット信号ＨＳは、アドレスＡｄｄｒ３がCAM１０のいずれかのブロックに記憶されているので、「１」に遷移する。
＜時刻ｔ８＞
時刻ｔ８で、記憶制御部５１は、ライトイネーブル信号ＷＥ２を「１」にする。ライトイネーブル信号ＷＥ２が「１」になれば、SRAM３０は、データＤａｔａ３をデータバス１０６から取り込み、アドレスＡｄｄｒ３が記憶されているブロックに対応するデータ領域に記憶する。
＜時刻ｔ８＞
時刻ｔ８で、記憶制御部５１は、ライトイネーブル信号ＷＥ２を「１」にする。ライトイネーブル信号ＷＥ２が「１」になれば、SRAM３０は、データＤａｔａ３をデータバス１０６から取り込み、アドレスＡｄｄｒ３が記憶されているブロックに対応するデータ領域に記憶する。
なお、このとき、強誘電体メモリ１０２も、アドレスＡｄｄｒ３に対応するデータ領域に、書き換え要求に係るデータＤａｔａ３を記憶するものとする。
（実施の形態２）
＜構成＞
図７は、実施の形態２に係る半導体記憶装置の概略構成を示す図である。
（実施の形態２）
＜構成＞
図７は、実施の形態２に係る半導体記憶装置の概略構成を示す図である。
半導体記憶装置２０１は、強誘電体メモリ２０２、キャッシュシステム２０３、フラッシュコントローラ２０４、アドレスバス２０５ａ、２０５ｂ、データバス２０６、制御バス２０７、フラッシュメモリ２０８を備える。
実施の形態２では、強誘電体メモリ２０２は、フラッシュメモリ２０８のアドレス変換テーブルを記憶する。
実施の形態２では、強誘電体メモリ２０２は、フラッシュメモリ２０８のアドレス変換テーブルを記憶する。
一般に、フラッシュメモリのデータの書き換えは、データブロック単位で行われる。データブロック中の一部のデータを書き換える場合には、予め消去された別のデータブロックに書き込む。
しかしながら、データを別のデータブロックに書き込むことは、データの書き換え毎にアドレス変換テーブルの更新をしなければならないことを意味する。従来、アドレス変換テーブルは、フラッシュメモリに格納されていたが、フラッシュメモリの書き換え速度は非常に遅いため、アドレス変換テーブルの更新処理に時間がかかることになる。
しかしながら、データを別のデータブロックに書き込むことは、データの書き換え毎にアドレス変換テーブルの更新をしなければならないことを意味する。従来、アドレス変換テーブルは、フラッシュメモリに格納されていたが、フラッシュメモリの書き換え速度は非常に遅いため、アドレス変換テーブルの更新処理に時間がかかることになる。
そこで、強誘電体メモリを設け、強誘電体メモリにアドレス変換テーブルを記憶させておく技術が提案されている。強誘電体メモリの書き換え速度は、フラッシュメモリの書き換え速度に比べて１千倍から１０万倍速い。これにより、アドレス変換テーブルの更新処理の時間短縮を図ることができる。
強誘電体メモリ２０２は、フラッシュメモリ２０８に対する読み出し要求の場合には、アドレスバス２０５ａから論理アドレスＬＢＡを取得し、当該論理アドレスに対応する物理アドレスＰＢＡを、アドレスバス２０５ｂに出力する。フラッシュメモリ２０８に対する書き換え要求の場合には、アドレスバス２０５ａから論理アドレスＬＢＡを取得するとともに、アドレスバス２０５ｂから物理アドレスＰＢＡを取得し、取得した論理アドレスＬＢＡと取得した物理アドレスＰＢＡとを対応付けて記憶する。
強誘電体メモリ２０２は、フラッシュメモリ２０８に対する読み出し要求の場合には、アドレスバス２０５ａから論理アドレスＬＢＡを取得し、当該論理アドレスに対応する物理アドレスＰＢＡを、アドレスバス２０５ｂに出力する。フラッシュメモリ２０８に対する書き換え要求の場合には、アドレスバス２０５ａから論理アドレスＬＢＡを取得するとともに、アドレスバス２０５ｂから物理アドレスＰＢＡを取得し、取得した論理アドレスＬＢＡと取得した物理アドレスＰＢＡとを対応付けて記憶する。
キャッシュシステム２０３は、強誘電体メモリ２０２に記憶されたデータの一部を記憶している。フラッシュメモリ２０８に対する読み出し要求の場合には、アドレスバス２０５ａから論理アドレスＬＢＡを取得し、当該論理アドレスに対応する物理アドレスＰＢＡを記憶していれば、当該物理アドレスＰＢＡをアドレスバス２０５ｂに出力する。当該論理アドレスに対応する物理アドレスＰＢＡを記憶していなければ、キャッシュミスが発生したことを示すミス発生信号を強誘電体メモリ２０２に出力する。フラッシュメモリ２０８に対する書き換え要求の場合には、アドレスバス２０５ａから論理アドレスＬＢＡを取得するとともに、アドレスバス２０５ｂから物理アドレスＰＢＡを取得し、取得した論理アドレスＬＢＡと取得した物理アドレスＰＢＡとを対応付けて記憶する。
フラッシュメモリ２０８は、各物理アドレスにデータを記憶している。読み出し要求の場合には、アドレスバス２０５ｂから物理アドレスＰＢＡを取得し、当該物理アドレスに記憶しているデータを、データバス２０６に出力する。書き換え要求の場合には、アドレスバス２０５ｂから物理アドレスＰＢＡを取得するとともに、データバス２０６からデータを取得し、取得した物理アドレスＰＢＡに取得したデータを記憶する。
フラッシュコントローラ２０４は、フラッシュメモリ２０８に対する読み出し要求を外部から受け付けた場合、読み出し要求に係る論理アドレスＬＢＡを、アドレスバス２０５ａを介してキャッシュシステム２０３又は強誘電体メモリ２０２に入力し、その結果としてフラッシュメモリ２０８から出力されたデータを、データバス１０６を介して取得し、外部に出力する。また、フラッシュメモリ２０８に対する書き換え要求を外部から受け付けた場合、書き換え要求に係る論理アドレスＬＢＡを、アドレスバス２０５ａを介してキャッシュシステム２０３及び強誘電体メモリ２０２に入力し、物理アドレスＰＢＡを、アドレスバス２０５ｂを介してキャッシュシステム２０３、強誘電体メモリ２０２及びフラッシュメモリ２０８に入力するとともに、書き換え要求に係るデータを、データバス２０６を介してフラッシュメモリ２０８に入力する。
図８は、実施の形態２に係るキャッシュシステム２０３の構成を示す図である。
実施の形態２では、CAM１０の各ブロックは、論理アドレスＬＢＡを記憶し、SRAM３０の各データ領域は、フラッシュメモリの物理アドレスＰＢＡを記憶している。これ以外のキャッシュシステム２０３の構成は、実施の形態１のキャッシュシステム１０３と同一なので、説明を省略する。
＜動作＞
図９は、実施の形態２に係る半導体記憶装置の動作を示すフローチャートである。
実施の形態２では、CAM１０の各ブロックは、論理アドレスＬＢＡを記憶し、SRAM３０の各データ領域は、フラッシュメモリの物理アドレスＰＢＡを記憶している。これ以外のキャッシュシステム２０３の構成は、実施の形態１のキャッシュシステム１０３と同一なので、説明を省略する。
＜動作＞
図９は、実施の形態２に係る半導体記憶装置の動作を示すフローチャートである。
半導体記憶装置２０１は、例えば、電源投入時に、予め定められた論理アドレスをCAM１０のブロックに記憶させるとともに、当該論理アドレスに対応付けて強誘電体メモリ２０２に記憶されている物理アドレスを、前記ブロックに対応するSRAM３０のデータ領域に記憶させる。半導体記憶装置２０１は、予め定められたｎ個の論理アドレスについて、上記コピー動作を行う（ステップＳ２０１）。
半導体記憶装置２０１は、CAM１０に記憶されている論理アドレスのいずれかと、読み出し要求に係る論理アドレスとが一致するか否かを判定する（ステップＳ２０２）。
一致すれば（ステップＳ２０２：Ｙｅｓ）、半導体記憶装置２０１は、一致した論理アドレスを記憶しているブロックに対応するSRAM３０のデータ領域から物理アドレスを読み出す（ステップＳ２０３）。
一致すれば（ステップＳ２０２：Ｙｅｓ）、半導体記憶装置２０１は、一致した論理アドレスを記憶しているブロックに対応するSRAM３０のデータ領域から物理アドレスを読み出す（ステップＳ２０３）。
半導体記憶装置２０１は、ステップＳ２０３で読み出した物理アドレスを、アドレスバス２０５ｂを介してフラッシュメモリ２０８に転送する（ステップＳ２０４）。
半導体記憶装置２０１は、前記物理アドレスに記憶されているデータを、フラッシュメモリ２０８から読み出す（ステップＳ２０５）。
一致しなければ（ステップＳ２０２：Ｎｏ）、半導体記憶装置２０１は、読み出し要求に係る論理アドレスに対応する物理アドレスを、不揮発性メモリ２０２から読み出す（ステップＳ２０６）。
半導体記憶装置２０１は、前記物理アドレスに記憶されているデータを、フラッシュメモリ２０８から読み出す（ステップＳ２０５）。
一致しなければ（ステップＳ２０２：Ｎｏ）、半導体記憶装置２０１は、読み出し要求に係る論理アドレスに対応する物理アドレスを、不揮発性メモリ２０２から読み出す（ステップＳ２０６）。
半導体記憶装置２０１は、ステップＳ２０６で読み出した物理アドレスを、アドレスバス２０５ｂを介してフラッシュメモリ２０８に転送する（ステップＳ２０７）。
半導体記憶装置２０１は、前記物理アドレスに記憶されているデータを、フラッシュメモリ２０８から読み出す（ステップＳ２０８）。
一方、このとき、半導体記憶装置２０１は、読み出し要求に係る論理アドレスを、選択信号が「１」を示すブロックに記憶させる（ステップＳ２０９）。
半導体記憶装置２０１は、前記物理アドレスに記憶されているデータを、フラッシュメモリ２０８から読み出す（ステップＳ２０８）。
一方、このとき、半導体記憶装置２０１は、読み出し要求に係る論理アドレスを、選択信号が「１」を示すブロックに記憶させる（ステップＳ２０９）。
さらに、半導体記憶装置２０１は、ステップＳ２０６で読み出された物理アドレスを、選択信号が「１」を示すブロックに対応するSRAM３０のデータ領域に記憶させる（ステップＳ２１０）。
その後、半導体記憶装置２０１は、カウンタ４１をカウントアップさせる（ステップＳ２１１）。これにより、今回とは異なる選択信号が「１」となる。
その後、半導体記憶装置２０１は、カウンタ４１をカウントアップさせる（ステップＳ２１１）。これにより、今回とは異なる選択信号が「１」となる。
半導体記憶装置２０１は、上記動作を繰り返すので、CAM１０のｎ個のブロックが順番に、満遍なく選択される。
なお、ステップＳ２０６、Ｓ２０９、Ｓ２１０は順次実施してもよく、同時に実行してもよい。
図９で示した半導体記憶装置２０１の動作をより具体的に説明するため、以下にタイミングチャートを示す。
なお、ステップＳ２０６、Ｓ２０９、Ｓ２１０は順次実施してもよく、同時に実行してもよい。
図９で示した半導体記憶装置２０１の動作をより具体的に説明するため、以下にタイミングチャートを示す。
図１０は、実施の形態２に係る半導体記憶装置が読み出し要求を受け付けた場合の動作を示すタイミングチャートである。
フラッシュコントローラ２０４は、フラッシュメモリ２０８に対する読み出し要求を外部から受け付けた場合、読み出し要求である旨を、制御バス２０７を通じてキャッシュシステム２０３、強誘電体メモリ２０２及びフラッシュメモリ２０８に通知する。これにより、キャッシュシステム２０３、強誘電体メモリ２０２及びフラッシュメモリ２０８は、読み出し要求を受け付けた場合の動作を開始する。
フラッシュコントローラ２０４は、フラッシュメモリ２０８に対する読み出し要求を外部から受け付けた場合、読み出し要求である旨を、制御バス２０７を通じてキャッシュシステム２０３、強誘電体メモリ２０２及びフラッシュメモリ２０８に通知する。これにより、キャッシュシステム２０３、強誘電体メモリ２０２及びフラッシュメモリ２０８は、読み出し要求を受け付けた場合の動作を開始する。
フラッシュコントローラ２０４は、フラッシュメモリ２０８に対する読み出し要求を外部から受け付けた場合、読み出し要求に係る論理アドレスＬＢＡを、アドレスバス２０５ａに出力する。ここでは、フラッシュコントローラ２０４は、論理アドレスＬ１、Ｌ２、Ｌ３に対する読み出し要求を順次受け付けたものとして説明する。
また、強誘電体メモリ２０２が記憶している物理アドレスＰ１は、キャッシュシステム２０３のSRAM３０のデータ領域に記憶されているとともに、当該データ領域に対応するCAM１０のブロックに論理アドレスＬ１が記憶されているものとする。
また、強誘電体メモリ２０２が記憶している物理アドレスＰ１は、キャッシュシステム２０３のSRAM３０のデータ領域に記憶されているとともに、当該データ領域に対応するCAM１０のブロックに論理アドレスＬ１が記憶されているものとする。
強誘電体メモリ２０２が記憶している物理アドレスＰ２は、キャッシュシステム２０３には記憶されていないものとする。
強誘電体メモリ２０２が記憶している物理アドレスＰ３は、キャッシュシステム２０３のSRAM３０のデータ領域に記憶されているとともに、当該データ領域に対応するCAM１０のブロックに論理アドレスＬ３が記憶されているものとする。
＜時刻ｔ１＞
時刻ｔ１で、ラッチ信号ＡＬが立ち上がる。レジスタ１１は、論理アドレスＬ１をアドレスバス２０５ａから取り込んで記憶する。
強誘電体メモリ２０２が記憶している物理アドレスＰ３は、キャッシュシステム２０３のSRAM３０のデータ領域に記憶されているとともに、当該データ領域に対応するCAM１０のブロックに論理アドレスＬ３が記憶されているものとする。
＜時刻ｔ１＞
時刻ｔ１で、ラッチ信号ＡＬが立ち上がる。レジスタ１１は、論理アドレスＬ１をアドレスバス２０５ａから取り込んで記憶する。
CAM１０の各ブロックは、レジスタ１２に記憶された論理アドレスとレジスタ１１に記憶された論理アドレスＬ１とを比較し、比較結果信号（Ｓｃ１、Ｓｃ２、・・・Ｓｃｎ）をそれぞれ出力する。論理アドレスＬ１を記憶しているブロックから出力された比較結果信号のみが「１」を示し、それ以外のブロックから出力された比較結果信号は「０」を示す。
ヒット信号ＨＳは、論理アドレスＬ１がCAM１０のいずれかのブロックに記憶されているので、「１」に遷移する。
＜時刻ｔ２＞
アドレスデコーダ２０は、比較結果信号が「１」を示すブロックに対応するデータ領域をSRAM３０に指定する。SRAM３０は、ライトイネーブルＷＥ２が「０」なので、指定されたデータ領域の物理アドレスＰ１をアドレスバス２０５ｂに出力する。
＜時刻ｔ２＞
アドレスデコーダ２０は、比較結果信号が「１」を示すブロックに対応するデータ領域をSRAM３０に指定する。SRAM３０は、ライトイネーブルＷＥ２が「０」なので、指定されたデータ領域の物理アドレスＰ１をアドレスバス２０５ｂに出力する。
フラッシュメモリ２０８は、物理アドレスＰ１をアドレスバス２０５ｂから取り込み、当該物理アドレスに記憶されたデータＤａｔａ１をデータバス２０６に出力する。フラッシュコントローラ２０４は、データバス２０６からデータＤａｔａ１を取り込み、外部に出力する。
これにより、読み出し要求に係る論理アドレスに対応する物理アドレスＰ１を、強誘電体メモリ２０２から読み出さずに、フラッシュメモリ２０８に供給することができる。
＜時刻ｔ３＞
時刻ｔ３で、ラッチ信号ＡＬが立ち上がる。CAM１０のレジスタ１１は、論理アドレスＬ２をアドレスバス２０５ａから取り込んで記憶する。
これにより、読み出し要求に係る論理アドレスに対応する物理アドレスＰ１を、強誘電体メモリ２０２から読み出さずに、フラッシュメモリ２０８に供給することができる。
＜時刻ｔ３＞
時刻ｔ３で、ラッチ信号ＡＬが立ち上がる。CAM１０のレジスタ１１は、論理アドレスＬ２をアドレスバス２０５ａから取り込んで記憶する。
CAM１０の各ブロックは、レジスタ１２に記憶された論理アドレスとレジスタ１１に記憶された論理アドレスＬ２とを比較し、比較結果信号（Ｓｃ１、Ｓｃ２、・・・Ｓｃｎ）をそれぞれ出力する。論理アドレスＬ２を記憶しているブロックはないので、各ブロックから出力された比較結果信号は、いずれも「０」を示す。
ヒット信号ＨＳは、論理アドレスＬ２がCAM１０のいずれのブロックにも記憶されていないので、「０」に遷移する。
ヒット信号ＨＳは、論理アドレスＬ２がCAM１０のいずれのブロックにも記憶されていないので、「０」に遷移する。
記憶制御部５１は、ヒット信号ＨＳが「０」に遷移したことを検知して、ミス発生信号ＭＳを「１」に遷移させる。これにより、強誘電体メモリ２０２にキャッシュミスの発生が通知される。
＜時刻ｔ４＞
時刻ｔ４で、記憶制御部５１は、ライトイネーブル信号ＷＥ１を「１」にする。その結果、ブロック（Ｂ１、Ｂ２、・・・Ｂｎ）のうち、選択信号が「１」を示すブロックは、レジスタ１１に記憶されている論理アドレスＬ２を記憶する。それ以外のブロックは、選択信号が「０」なので、ライトイネーブル信号ＷＥ１が「１」に遷移しても、レジスタ１１に記憶されている論理アドレスＬ２を記憶することはない。
＜時刻ｔ４＞
時刻ｔ４で、記憶制御部５１は、ライトイネーブル信号ＷＥ１を「１」にする。その結果、ブロック（Ｂ１、Ｂ２、・・・Ｂｎ）のうち、選択信号が「１」を示すブロックは、レジスタ１１に記憶されている論理アドレスＬ２を記憶する。それ以外のブロックは、選択信号が「０」なので、ライトイネーブル信号ＷＥ１が「１」に遷移しても、レジスタ１１に記憶されている論理アドレスＬ２を記憶することはない。
選択されたブロックのレジスタ１２に論理アドレスＬ２が記憶されると、レジスタ１１には論理アドレスＬ２が記憶されたままなので、当該ブロックが出力する比較結果信号は「１」になる。アドレスデコーダ２０は、比較結果信号が「１」を示すブロックに対応するデータ領域のアドレスをSRAM３０に出力する。これにより、置き換え対象のデータ領域が選択されることとなる。
また、比較結果信号が「１」になれば、ヒット信号ＨＳは、「１」に遷移する。
＜時刻ｔ５＞
強誘電体メモリ２０２は、時刻ｔ３において通知されたミス発生信号ＭＳを受け付けると、論理アドレスＬ２に対応する物理アドレスＰ２をアドレスバス２０５ｂに出力する。
フラッシュメモリ２０８は、物理アドレスＰ２をアドレスバス２０５ｂから取り込み、当該物理アドレスに記憶されたデータＤａｔａ２をデータバス２０６に出力する。フラッシュコントローラ２０４は、データバス２０６からデータＤａｔａ２を取り込み、外部に出力する。
＜時刻ｔ６＞
時刻ｔ６で、記憶制御部５１は、ライトイネーブル信号ＷＥ２を「１」にする。SRAM３０は、アドレスバス２０５ｂから物理アドレスＰ２を取り込み、置き換え対象として選択されたデータ領域に記憶する。これにより、フラッシュメモリ２０８に対する読み出し要求においてキャッシュミスが発生したときに、キャッシュミスに係る物理アドレスＰ２をキャッシュメモリであるSRAM３０に記憶させることができる。
＜時刻ｔ７＞
時刻ｔ７で、カウンタ制御部５２は、カウントアップ信号ＣＵを立ち上げる。カウンタ４１は、カウントアップ信号ＣＵの立ち上がりで、カウント数を１だけ進める。これにより、次回選択されるブロックが決まる。
＜時刻ｔ８＞
時刻ｔ８で、ラッチ信号ＡＬが立ち上がる。レジスタ１１は、論理アドレスＬ３をアドレスバス２０５ａから取り込んで記憶する。
＜時刻ｔ５＞
強誘電体メモリ２０２は、時刻ｔ３において通知されたミス発生信号ＭＳを受け付けると、論理アドレスＬ２に対応する物理アドレスＰ２をアドレスバス２０５ｂに出力する。
フラッシュメモリ２０８は、物理アドレスＰ２をアドレスバス２０５ｂから取り込み、当該物理アドレスに記憶されたデータＤａｔａ２をデータバス２０６に出力する。フラッシュコントローラ２０４は、データバス２０６からデータＤａｔａ２を取り込み、外部に出力する。
＜時刻ｔ６＞
時刻ｔ６で、記憶制御部５１は、ライトイネーブル信号ＷＥ２を「１」にする。SRAM３０は、アドレスバス２０５ｂから物理アドレスＰ２を取り込み、置き換え対象として選択されたデータ領域に記憶する。これにより、フラッシュメモリ２０８に対する読み出し要求においてキャッシュミスが発生したときに、キャッシュミスに係る物理アドレスＰ２をキャッシュメモリであるSRAM３０に記憶させることができる。
＜時刻ｔ７＞
時刻ｔ７で、カウンタ制御部５２は、カウントアップ信号ＣＵを立ち上げる。カウンタ４１は、カウントアップ信号ＣＵの立ち上がりで、カウント数を１だけ進める。これにより、次回選択されるブロックが決まる。
＜時刻ｔ８＞
時刻ｔ８で、ラッチ信号ＡＬが立ち上がる。レジスタ１１は、論理アドレスＬ３をアドレスバス２０５ａから取り込んで記憶する。
CAM１０の各ブロックは、レジスタ１２に記憶された論理アドレスとレジスタ１１に記憶された論理アドレスＬ３とを比較し、比較結果信号（Ｓｃ１、Ｓｃ２、・・・Ｓｃｎ）をそれぞれ出力する。論理アドレスＬ３を記憶しているブロックから出力された比較結果信号のみが「１」を示し、それ以外のブロックから出力された比較結果信号は「０」を示す。
ヒット信号ＨＳは、論理アドレスＬ３がCAM１０のいずれかのブロックに記憶されているので、「１」に遷移する。
＜時刻ｔ９＞
アドレスデコーダ２０は、比較結果信号が「１」を示すブロックに対応するデータ領域をSRAM３０に指定する。SRAM３０は、ライトイネーブルＷＥ２が「０」なので、指定されたデータ領域の物理アドレスＰ３をアドレスバス２０５ｂに出力する。
＜時刻ｔ９＞
アドレスデコーダ２０は、比較結果信号が「１」を示すブロックに対応するデータ領域をSRAM３０に指定する。SRAM３０は、ライトイネーブルＷＥ２が「０」なので、指定されたデータ領域の物理アドレスＰ３をアドレスバス２０５ｂに出力する。
フラッシュメモリ２０８は、物理アドレスＰ３をアドレスバス２０５ｂから取り込み、当該物理アドレスに記憶されたデータＤａｔａ３をデータバス２０６に出力する。フラッシュコントローラ２０４は、データバス２０６からデータＤａｔａ３を取り込み、外部に出力する。
これにより、読み出し要求に係る論理アドレスに対応する物理アドレスＰ３を、強誘電体メモリ２０２から読み出さずに、フラッシュメモリ２０８に供給することができる。
これにより、読み出し要求に係る論理アドレスに対応する物理アドレスＰ３を、強誘電体メモリ２０２から読み出さずに、フラッシュメモリ２０８に供給することができる。
図１１は、実施の形態２に係る半導体記憶装置が書き換え要求を受け付けた場合の動作を示すタイミングチャートである。
フラッシュコントローラ２０４は、フラッシュメモリ２０８に対する書き換え要求を外部から受け付けた場合、書き換え要求である旨を、制御バス２０７を通じてキャッシュシステム２０３、強誘電体メモリ２０２及びフラッシュメモリ２０８に通知する。これにより、キャッシュシステム２０３、強誘電体メモリ２０２及びフラッシュメモリ２０８は、書き換え要求を受け付けた場合の動作を開始する。
フラッシュコントローラ２０４は、フラッシュメモリ２０８に対する書き換え要求を外部から受け付けた場合、書き換え要求である旨を、制御バス２０７を通じてキャッシュシステム２０３、強誘電体メモリ２０２及びフラッシュメモリ２０８に通知する。これにより、キャッシュシステム２０３、強誘電体メモリ２０２及びフラッシュメモリ２０８は、書き換え要求を受け付けた場合の動作を開始する。
フラッシュコントローラ２０４は、フラッシュメモリ２０８に対する書き換え要求を外部から受け付けた場合、書き換え要求に係る論理アドレスＬＢＡを、アドレスバス２０５ａに出力し、物理アドレスＰＢＡをアドレスバス２０５ｂに出力するとともに、書き換え要求に係るデータを、データバス２０６に出力する。ここでは、フラッシュコントローラ２０４は、論理アドレスＬ１、Ｌ２、Ｌ３に対する書き換え要求を順次受け付けたものとして説明する。
また、強誘電体メモリ２０２が記憶している物理アドレスＰ１は、キャッシュシステム２０３のSRAM３０のデータ領域に記憶されているとともに、当該データ領域に対応するCAM１０のブロックに論理アドレスＬ１が記憶されているものとする。
強誘電体メモリ２０２が記憶している物理アドレスＰ２は、キャッシュシステム２０３には記憶されていないものとする。
強誘電体メモリ２０２が記憶している物理アドレスＰ２は、キャッシュシステム２０３には記憶されていないものとする。
強誘電体メモリ２０２が記憶している物理アドレスＰ３は、キャッシュシステム２０３のSRAM３０のデータ領域に記憶されているとともに、当該データ領域に対応するCAM１０のブロックに論理アドレスＬ３が記憶されているものとする。
＜時刻ｔ１＞
時刻ｔ１で、ラッチ信号ＡＬが立ち上がる。レジスタ１１は、論理アドレスＬ１をアドレスバス２０５ａから取り込んで記憶する。
＜時刻ｔ１＞
時刻ｔ１で、ラッチ信号ＡＬが立ち上がる。レジスタ１１は、論理アドレスＬ１をアドレスバス２０５ａから取り込んで記憶する。
CAM１０の各ブロックは、レジスタ１２に記憶された論理アドレスとレジスタ１１に記憶された論理アドレスＬ１とを比較し、比較結果信号（Ｓｃ１、Ｓｃ２、・・・Ｓｃｎ）をそれぞれ出力する。論理アドレスＬ１を記憶しているブロックから出力された比較結果信号のみが「１」を示し、それ以外のブロックから出力された比較結果信号は「０」を示す。
ヒット信号ＨＳは、論理アドレスＬ１がCAM１０のいずれかのブロックに記憶されているので、「１」に遷移する。
＜時刻ｔ２＞
時刻ｔ２で、記憶制御部５１は、ライトイネーブル信号ＷＥ２を「１」にする。ライトイネーブル信号ＷＥ２が「１」になれば、SRAM３０は、物理アドレスＰ１をアドレスバス２０５ｂから取り込み、論理アドレスＬ１が記憶されているブロックに対応するデータ領域に記憶する。
＜時刻ｔ２＞
時刻ｔ２で、記憶制御部５１は、ライトイネーブル信号ＷＥ２を「１」にする。ライトイネーブル信号ＷＥ２が「１」になれば、SRAM３０は、物理アドレスＰ１をアドレスバス２０５ｂから取り込み、論理アドレスＬ１が記憶されているブロックに対応するデータ領域に記憶する。
なお、このとき、強誘電体メモリ２０２も、論理アドレスＬ１と物理アドレスＰ１とを対応付けて記憶するものとする。
さらに、このとき、フラッシュメモリ２０８は、物理アドレスＰ１に対応するデータ領域に、データＤａｔａ１を記憶するものとする。
＜時刻ｔ３＞
時刻ｔ３で、ラッチ信号ＡＬが立ち上がる。CAM１０のレジスタ１１は、論理アドレスＬ２をアドレスバス２０５ａから取り込んで記憶する。
さらに、このとき、フラッシュメモリ２０８は、物理アドレスＰ１に対応するデータ領域に、データＤａｔａ１を記憶するものとする。
＜時刻ｔ３＞
時刻ｔ３で、ラッチ信号ＡＬが立ち上がる。CAM１０のレジスタ１１は、論理アドレスＬ２をアドレスバス２０５ａから取り込んで記憶する。
CAM１０の各ブロックは、レジスタ１２に記憶された論理アドレスとレジスタ１１に記憶された論理アドレスＬ２とを比較し、比較結果信号（Ｓｃ１、Ｓｃ２、・・・Ｓｃｎ）をそれぞれ出力する。論理アドレスＬ２を記憶しているブロックはないので、各ブロックから出力された比較結果信号は、いずれも「０」を示す。
ヒット信号ＨＳは、論理アドレスＬ２がCAM１０のいずれのブロックにも記憶されていないので、「０」に遷移する。
ヒット信号ＨＳは、論理アドレスＬ２がCAM１０のいずれのブロックにも記憶されていないので、「０」に遷移する。
記憶制御部５１は、書き換え要求の場合、ヒット信号ＨＳが「０」に遷移したとしても、ミス発生信号ＭＳを「１」に遷移させることはない。
＜時刻ｔ４＞
時刻ｔ４で、記憶制御部５１は、ライトイネーブル信号ＷＥ１を「１」にする。その結果、ブロック（Ｂ１、Ｂ２、・・・Ｂｎ）のうち、選択信号が「１」を示すブロックは、レジスタ１１に記憶されている論理アドレスＬ２を記憶する。それ以外のブロックは、選択信号が「０」なので、ライトイネーブル信号ＷＥ１が「１」に遷移しても、レジスタ１１に記憶されている論理アドレスＬ２を記憶することはない。
＜時刻ｔ４＞
時刻ｔ４で、記憶制御部５１は、ライトイネーブル信号ＷＥ１を「１」にする。その結果、ブロック（Ｂ１、Ｂ２、・・・Ｂｎ）のうち、選択信号が「１」を示すブロックは、レジスタ１１に記憶されている論理アドレスＬ２を記憶する。それ以外のブロックは、選択信号が「０」なので、ライトイネーブル信号ＷＥ１が「１」に遷移しても、レジスタ１１に記憶されている論理アドレスＬ２を記憶することはない。
選択されたブロックのレジスタ１２に論理アドレスＬ２が記憶されると、レジスタ１１には論理アドレスＬ２が記憶されたままなので、当該ブロックが出力する比較結果信号は「１」になる。アドレスデコーダ２０は、比較結果信号が「１」を示すブロックに対応するデータ領域のアドレスをSRAM３０に出力する。これにより、置き換え対象のデータ領域が選択されることとなる。
また、比較結果信号が「１」になれば、ヒット信号ＨＳは、「１」に遷移する。
＜時刻ｔ５＞
時刻ｔ５で、記憶制御部５１は、ライトイネーブル信号ＷＥ２を「１」にする。ライトイネーブル信号ＷＥ２が「１」になれば、SRAM３０は、物理アドレスＰ２をアドレスバス２０５ｂから取り込み、置き換え対象として選択されたデータ領域に記憶する。
＜時刻ｔ５＞
時刻ｔ５で、記憶制御部５１は、ライトイネーブル信号ＷＥ２を「１」にする。ライトイネーブル信号ＷＥ２が「１」になれば、SRAM３０は、物理アドレスＰ２をアドレスバス２０５ｂから取り込み、置き換え対象として選択されたデータ領域に記憶する。
なお、このとき、強誘電体メモリ２０２も、論理アドレスＬ２と物理アドレスＰ２とを対応付けて記憶するものとする。
さらに、このとき、フラッシュメモリ２０８は、物理アドレスＰ２に対応するデータ領域に、データＤａｔａ２を記憶するものとする。
＜時刻ｔ６＞
時刻ｔ６で、カウンタ制御部５２は、カウントアップ信号ＣＵを立ち上げる。カウンタ４１は、カウントアップ信号ＣＵの立ち上がりで、カウント数を１だけ進める。これにより、次回選択されるブロックが決まる。
＜時刻ｔ７＞
時刻ｔ７で、ラッチ信号ＡＬが立ち上がる。レジスタ１１は、論理アドレスＬ３をアドレスバス２０５ａから取り込んで記憶する。
さらに、このとき、フラッシュメモリ２０８は、物理アドレスＰ２に対応するデータ領域に、データＤａｔａ２を記憶するものとする。
＜時刻ｔ６＞
時刻ｔ６で、カウンタ制御部５２は、カウントアップ信号ＣＵを立ち上げる。カウンタ４１は、カウントアップ信号ＣＵの立ち上がりで、カウント数を１だけ進める。これにより、次回選択されるブロックが決まる。
＜時刻ｔ７＞
時刻ｔ７で、ラッチ信号ＡＬが立ち上がる。レジスタ１１は、論理アドレスＬ３をアドレスバス２０５ａから取り込んで記憶する。
CAM１０の各ブロックは、レジスタ１２に記憶された論理アドレスとレジスタ１１に記憶された論理アドレスＬ３とを比較し、比較結果信号（Ｓｃ１、Ｓｃ２、・・・Ｓｃｎ）をそれぞれ出力する。論理アドレスＬ３を記憶しているブロックから出力された比較結果信号のみが「１」を示し、それ以外のブロックから出力された比較結果信号は「０」を示す。
ヒット信号ＨＳは、論理アドレスＬ３がCAM１０のいずれかのブロックに記憶されているので、「１」に遷移する。
＜時刻ｔ８＞
時刻ｔ８で、記憶制御部５１は、ライトイネーブル信号ＷＥ２を「１」にする。ライトイネーブル信号ＷＥ２が「１」になれば、SRAM３０は、物理アドレスＰ３をアドレスバス２０５ｂから取り込み、論理アドレスＬ３が記憶されているブロックに対応するデータ領域に記憶する。
＜時刻ｔ８＞
時刻ｔ８で、記憶制御部５１は、ライトイネーブル信号ＷＥ２を「１」にする。ライトイネーブル信号ＷＥ２が「１」になれば、SRAM３０は、物理アドレスＰ３をアドレスバス２０５ｂから取り込み、論理アドレスＬ３が記憶されているブロックに対応するデータ領域に記憶する。
なお、このとき、強誘電体メモリ２０２も、論理アドレスＬ３と物理アドレスＰ３とを対応付けて記憶するものとする。
さらに、このとき、フラッシュメモリ２０８は、物理アドレスＰ３に対応するデータ領域に、書き換え要求に係るデータＤａｔａ３を記憶するものとする。
図１２は、実施の形態２に係るアドレス変換動作を模式的に示す図である。
さらに、このとき、フラッシュメモリ２０８は、物理アドレスＰ３に対応するデータ領域に、書き換え要求に係るデータＤａｔａ３を記憶するものとする。
図１２は、実施の形態２に係るアドレス変換動作を模式的に示す図である。
フラッシュメモリ２０８に対する読み出し要求においてキャッシュヒットの場合、物理アドレスＰＢＡは、キャッシュシステム２０３から出力される。フラッシュメモリ２０８は、物理アドレスＰＢＡに記憶されたデータを外部に出力する。
フラッシュメモリに対する読み出し要求においてキャッシュミスの場合、物理アドレスＰＢＡは、強誘電体メモリ２０２から出力される。フラッシュメモリ２０８は、物理アドレスＰＢＡに記憶されたデータを外部に出力する。また、強誘電体メモリ２０２から出力された物理アドレスＰＢＡは、キャッシュシステム２０３に記憶される。
フラッシュメモリに対する読み出し要求においてキャッシュミスの場合、物理アドレスＰＢＡは、強誘電体メモリ２０２から出力される。フラッシュメモリ２０８は、物理アドレスＰＢＡに記憶されたデータを外部に出力する。また、強誘電体メモリ２０２から出力された物理アドレスＰＢＡは、キャッシュシステム２０３に記憶される。
フラッシュメモリに対する書き換え要求においてキャッシュヒットの場合、物理アドレスＰＢＡは、キャッシュシステム２０３及び強誘電体メモリ２０２の双方が記憶する。フラッシュメモリ２０８は、物理アドレスＰＢＡにデータを記憶する。
フラッシュメモリに対する書き換え要求においてキャッシュミスの場合、物理アドレスＰＢＡは、キャッシュシステム２０３及び強誘電体メモリ２０２の双方が記憶する。フラッシュメモリ２０８は、物理アドレスＰＢＡにデータを記憶する。
（実施の形態３）
＜構成＞
図１３は、実施の形態３に係るキャッシュシステム２０３の構成を示す図である。
フラッシュメモリに対する書き換え要求においてキャッシュミスの場合、物理アドレスＰＢＡは、キャッシュシステム２０３及び強誘電体メモリ２０２の双方が記憶する。フラッシュメモリ２０８は、物理アドレスＰＢＡにデータを記憶する。
（実施の形態３）
＜構成＞
図１３は、実施の形態３に係るキャッシュシステム２０３の構成を示す図である。
実施の形態３は、実施の形態２と同様に、フラッシュメモリ２０８を半導体記憶装置２０１の記憶媒体として利用する。実施の形態２と異なるのは、制御部６０のみである。これ以外の構成は、実施の形態２と同一なので、説明を省略する。
制御部６０は、フラッシュコントローラ２０４からモード切替信号ＭＳＳを受け付ける。モード切替信号ＭＳＳは、フラッシュメモリ２０８に対する書き換え要求においてキャッシュミスが発生したときに、通常モード（非省電力モード）で動作させるか省電力モードで動作させるかを指定する信号である。通常モードにおいては、キャッシュシステム２０３及び強誘電体メモリ２０２の双方が物理アドレスＰＢＡを記憶する。すなわち、実施の形態２と同様の動作である。一方、省電力モードにおいては、キャッシュシステム２０３は物理アドレスＰＢＡを記憶せず、強誘電体メモリ２０２のみが物理アドレスＰＢＡを記憶する。省電力モードでは、キャッシュシステム２０３の動作を停止できるので、消費電力を通常モードに比べて低減させることができる。制御部６０のこれ以外の構成については、実施の形態２と同様である。
＜動作＞
図１４は、実施の形態３に係る半導体記憶装置が書き換え要求を受け付けた場合の動作を示すタイミングチャートである。
制御部６０は、フラッシュコントローラ２０４からモード切替信号ＭＳＳを受け付ける。モード切替信号ＭＳＳは、フラッシュメモリ２０８に対する書き換え要求においてキャッシュミスが発生したときに、通常モード（非省電力モード）で動作させるか省電力モードで動作させるかを指定する信号である。通常モードにおいては、キャッシュシステム２０３及び強誘電体メモリ２０２の双方が物理アドレスＰＢＡを記憶する。すなわち、実施の形態２と同様の動作である。一方、省電力モードにおいては、キャッシュシステム２０３は物理アドレスＰＢＡを記憶せず、強誘電体メモリ２０２のみが物理アドレスＰＢＡを記憶する。省電力モードでは、キャッシュシステム２０３の動作を停止できるので、消費電力を通常モードに比べて低減させることができる。制御部６０のこれ以外の構成については、実施の形態２と同様である。
＜動作＞
図１４は、実施の形態３に係る半導体記憶装置が書き換え要求を受け付けた場合の動作を示すタイミングチャートである。
読み出し要求を受け付けた場合の動作は、実施の形態２と同様なので、説明を省略する。また、書き換え要求を受け付けた場合における通常モードの動作も実施の形態２と同様である。したがって、ここでは、書き換え要求を受け付けた場合における省電力モードの動作についてのみ説明する。
フラッシュコントローラ２０４は、フラッシュメモリ２０８に対する書き換え要求を外部から受け付けた場合、書き換え要求である旨を、制御バス２０７を通じてキャッシュシステム２０３、強誘電体メモリ２０２及びフラッシュメモリ２０８に通知する。これにより、キャッシュシステム２０３、強誘電体メモリ２０２及びフラッシュメモリ２０８は、書き換え要求を受け付けた場合の動作を開始する。
フラッシュコントローラ２０４は、フラッシュメモリ２０８に対する書き換え要求を外部から受け付けた場合、書き換え要求である旨を、制御バス２０７を通じてキャッシュシステム２０３、強誘電体メモリ２０２及びフラッシュメモリ２０８に通知する。これにより、キャッシュシステム２０３、強誘電体メモリ２０２及びフラッシュメモリ２０８は、書き換え要求を受け付けた場合の動作を開始する。
さらに、フラッシュコントローラ２０４は、モード切替信号ＭＳＳをキャッシュシステム２０３に出力する。通常モードとするか省電力モードとするかは、外部からの指示に従う。これにより、キャッシュシステム２０３は、モード切替信号ＭＳＳに応じて動作する。ここでは、モード切替信号ＭＳＳは、省電力モードを示していることとする。
フラッシュコントローラ２０４は、フラッシュメモリ２０８に対する書き換え要求を外部から受け付けた場合、書き換え要求に係る論理アドレスＬＢＡを、アドレスバス２０５ａに出力し、物理アドレスＰＢＡをアドレスバス２０５ｂに出力するとともに、書き換え要求に係るデータを、データバス２０６に出力する。ここでは、フラッシュコントローラ２０４は、論理アドレスＬ１、Ｌ２、Ｌ３に対する書き換え要求を順次受け付けたものとして説明する。
フラッシュコントローラ２０４は、フラッシュメモリ２０８に対する書き換え要求を外部から受け付けた場合、書き換え要求に係る論理アドレスＬＢＡを、アドレスバス２０５ａに出力し、物理アドレスＰＢＡをアドレスバス２０５ｂに出力するとともに、書き換え要求に係るデータを、データバス２０６に出力する。ここでは、フラッシュコントローラ２０４は、論理アドレスＬ１、Ｌ２、Ｌ３に対する書き換え要求を順次受け付けたものとして説明する。
また、強誘電体メモリ２０２が記憶している物理アドレスＰ１は、キャッシュシステム２０３のSRAM３０のデータ領域に記憶されているとともに、当該データ領域に対応するCAM１０のブロックに論理アドレスＬ１が記憶されているものとする。
強誘電体メモリ２０２が記憶している物理アドレスＰ２は、キャッシュシステム２０３には記憶されていないものとする。
強誘電体メモリ２０２が記憶している物理アドレスＰ２は、キャッシュシステム２０３には記憶されていないものとする。
強誘電体メモリ２０２が記憶している物理アドレスＰ３は、キャッシュシステム２０３のSRAM３０のデータ領域に記憶されているとともに、当該データ領域に対応するCAM１０のブロックに論理アドレスＬ３が記憶されているものとする。
＜時刻ｔ１＞
時刻ｔ１で、ラッチ信号ＡＬが立ち上がる。レジスタ１１は、論理アドレスＬ１をアドレスバス２０５ａから取り込んで記憶する。
＜時刻ｔ１＞
時刻ｔ１で、ラッチ信号ＡＬが立ち上がる。レジスタ１１は、論理アドレスＬ１をアドレスバス２０５ａから取り込んで記憶する。
CAM１０の各ブロックは、レジスタ１２に記憶された論理アドレスとレジスタ１１に記憶された論理アドレスＬ１とを比較し、比較結果信号（Ｓｃ１、Ｓｃ２、・・・Ｓｃｎ）をそれぞれ出力する。論理アドレスＬ１を記憶しているブロックから出力された比較結果信号のみが「１」を示し、それ以外のブロックから出力された比較結果信号は「０」を示す。
ヒット信号ＨＳは、論理アドレスＬ１がCAM１０のいずれかのブロックに記憶されているので、「１」に遷移する。
＜時刻ｔ２＞
時刻ｔ２で、記憶制御部６１は、ライトイネーブル信号ＷＥ２を「１」にする。ライトイネーブル信号ＷＥ２が「１」になれば、SRAM３０は、物理アドレスＰ１をアドレスバス２０５ｂから取り込み、論理アドレスＬ１が記憶されているブロックに対応するデータ領域に記憶する。
＜時刻ｔ２＞
時刻ｔ２で、記憶制御部６１は、ライトイネーブル信号ＷＥ２を「１」にする。ライトイネーブル信号ＷＥ２が「１」になれば、SRAM３０は、物理アドレスＰ１をアドレスバス２０５ｂから取り込み、論理アドレスＬ１が記憶されているブロックに対応するデータ領域に記憶する。
なお、このとき、強誘電体メモリ２０２も、論理アドレスＬ１と物理アドレスＰ１とを対応付けて記憶するものとする。
さらに、このとき、フラッシュメモリ２０８は、物理アドレスＰ１に対応するデータ領域に、データＤａｔａ１を記憶するものとする。
＜時刻ｔ３＞
時刻ｔ３で、ラッチ信号ＡＬが立ち上がる。CAM１０のレジスタ１１は、論理アドレスＬ２をアドレスバス２０５ａから取り込んで記憶する。
さらに、このとき、フラッシュメモリ２０８は、物理アドレスＰ１に対応するデータ領域に、データＤａｔａ１を記憶するものとする。
＜時刻ｔ３＞
時刻ｔ３で、ラッチ信号ＡＬが立ち上がる。CAM１０のレジスタ１１は、論理アドレスＬ２をアドレスバス２０５ａから取り込んで記憶する。
CAM１０の各ブロックは、レジスタ１２に記憶された論理アドレスとレジスタ１１に記憶された論理アドレスＬ２とを比較し、比較結果信号（Ｓｃ１、Ｓｃ２、・・・Ｓｃｎ）をそれぞれ出力する。論理アドレスＬ２を記憶しているブロックはないので、各ブロックから出力された比較結果信号は、いずれも「０」を示す。
ヒット信号ＨＳは、論理アドレスＬ２がCAM１０のいずれのブロックにも記憶されていないので、「０」に遷移する。
ヒット信号ＨＳは、論理アドレスＬ２がCAM１０のいずれのブロックにも記憶されていないので、「０」に遷移する。
記憶制御部６１は、省電力モードの場合、ヒット信号ＨＳが「０」に遷移したとしても、ミス発生信号ＭＳ、ライトイネーブル信号ＷＥ１、ＷＥ２を「１」に遷移させることはない。
また、カウンタ制御部６２は、省電力モードの場合、ヒット信号ＨＳが「０」に遷移したとしても、カウントアップ信号ＣＵを「１」に遷移させることはない。
また、カウンタ制御部６２は、省電力モードの場合、ヒット信号ＨＳが「０」に遷移したとしても、カウントアップ信号ＣＵを「１」に遷移させることはない。
これにより、キャッシュシステム２０３の動作は停止することとなる。
一方、強誘電体メモリ２０２は、このとき、書き換え要求に係る物理アドレスＰ２と論理アドレスＬ２とを対応付けて記憶するものとする。
さらに、このとき、フラッシュメモリ２０８は、物理アドレスＰ２に対応するデータ領域に、データＤａｔａ２を記憶するものとする。
＜時刻ｔ４＞
時刻ｔ４で、ラッチ信号ＡＬが立ち上がる。レジスタ１１は、論理アドレスＬ３をアドレスバス２０５ａから取り込んで記憶する。
一方、強誘電体メモリ２０２は、このとき、書き換え要求に係る物理アドレスＰ２と論理アドレスＬ２とを対応付けて記憶するものとする。
さらに、このとき、フラッシュメモリ２０８は、物理アドレスＰ２に対応するデータ領域に、データＤａｔａ２を記憶するものとする。
＜時刻ｔ４＞
時刻ｔ４で、ラッチ信号ＡＬが立ち上がる。レジスタ１１は、論理アドレスＬ３をアドレスバス２０５ａから取り込んで記憶する。
CAM１０の各ブロックは、レジスタ１２に記憶された論理アドレスとレジスタ１１に記憶された論理アドレスＬ３とを比較し、比較結果信号（Ｓｃ１、Ｓｃ２、・・・Ｓｃｎ）をそれぞれ出力する。論理アドレスＬ３を記憶しているブロックから出力された比較結果信号のみが「１」を示し、それ以外のブロックから出力された比較結果信号は「０」を示す。
ヒット信号ＨＳは、論理アドレスＬ３がCAM１０のいずれかのブロックに記憶されているので、「１」に遷移する。
＜時刻ｔ５＞
時刻ｔ５で、記憶制御部６１は、ライトイネーブル信号ＷＥ２を「１」にする。ライトイネーブル信号ＷＥ２が「１」になれば、SRAM３０は、物理アドレスＰ３をアドレスバス２０５ｂから取り込み、論理アドレスＬ３が記憶されているブロックに対応するデータ領域に記憶する。
＜時刻ｔ５＞
時刻ｔ５で、記憶制御部６１は、ライトイネーブル信号ＷＥ２を「１」にする。ライトイネーブル信号ＷＥ２が「１」になれば、SRAM３０は、物理アドレスＰ３をアドレスバス２０５ｂから取り込み、論理アドレスＬ３が記憶されているブロックに対応するデータ領域に記憶する。
なお、このとき、強誘電体メモリ２０２も、論理アドレスＬ３と物理アドレスＰ３とを対応付けて記憶するものとする。
さらに、このとき、フラッシュメモリ２０８は、物理アドレスＰ３に対応するデータ領域に、書き換え要求に係るデータＤａｔａ３を記憶するものとする。
図１５は、実施の形態３に係るアドレス変換を模式的に示す図である。
さらに、このとき、フラッシュメモリ２０８は、物理アドレスＰ３に対応するデータ領域に、書き換え要求に係るデータＤａｔａ３を記憶するものとする。
図１５は、実施の形態３に係るアドレス変換を模式的に示す図である。
フラッシュメモリ２０８に対する読み出し要求においてキャッシュヒットの場合、物理アドレスＰＢＡは、キャッシュシステム２０３から出力される。フラッシュメモリ２０８は、物理アドレスＰＢＡに記憶されたデータを外部に出力する。
フラッシュメモリ２０８に対する読み出し要求においてキャッシュミスの場合、物理アドレスＰＢＡは、強誘電体メモリ２０２から出力される。フラッシュメモリ２０８は、物理アドレスＰＢＡに記憶されたデータを外部に出力する。また、強誘電体メモリ２０２から出力された物理アドレスＰＢＡは、キャッシュシステム２０３に記憶される。
フラッシュメモリ２０８に対する読み出し要求においてキャッシュミスの場合、物理アドレスＰＢＡは、強誘電体メモリ２０２から出力される。フラッシュメモリ２０８は、物理アドレスＰＢＡに記憶されたデータを外部に出力する。また、強誘電体メモリ２０２から出力された物理アドレスＰＢＡは、キャッシュシステム２０３に記憶される。
フラッシュメモリ２０８に対する書き換え要求においてキャッシュヒットの場合、物理アドレスＰＢＡは、キャッシュシステム２０３及び強誘電体メモリ２０２の双方が記憶する。フラッシュメモリ２０８は、物理アドレスＰＢＡにデータを記憶する。
フラッシュメモリに対する書き換え要求においてキャッシュミスの場合、通常モードであれば、物理アドレスＰＢＡは、キャッシュシステム２０３及び強誘電体メモリ２０２の双方が記憶する。一方、省電力モードであれば、物理アドレスＰＢＡは、強誘電体メモリ２０２のみが記憶する。フラッシュメモリ２０８は、物理アドレスＰＢＡにデータを記憶する。
フラッシュメモリに対する書き換え要求においてキャッシュミスの場合、通常モードであれば、物理アドレスＰＢＡは、キャッシュシステム２０３及び強誘電体メモリ２０２の双方が記憶する。一方、省電力モードであれば、物理アドレスＰＢＡは、強誘電体メモリ２０２のみが記憶する。フラッシュメモリ２０８は、物理アドレスＰＢＡにデータを記憶する。
以上、本発明に係る半導体記憶装置について、実施の形態に基づいて説明したが、本発明はこれらの実施の形態に限られない。例えば、以下のような変形例が考えられる。
（１）実施の形態では、カウンタは、カウントアップをしている。しかし、カウンタ制御部からの信号に基づいてカウント数を１ずつ進めるものであれば、カウントダウンをすることとしても構わない。
（２）実施の形態では、キャッシュミスが発生したとき、カウンタにより選択されたブロックにデータを記憶させた後に、カウンタのカウント数を進めることとしている。しかし、本発明は、この順序に限られず、キャッシュミスが発生したとき、カウンタのカウント数を進めた後に、カウンタにより選択されたブロックにデータを記憶させることとしてもよい。
（１）実施の形態では、カウンタは、カウントアップをしている。しかし、カウンタ制御部からの信号に基づいてカウント数を１ずつ進めるものであれば、カウントダウンをすることとしても構わない。
（２）実施の形態では、キャッシュミスが発生したとき、カウンタにより選択されたブロックにデータを記憶させた後に、カウンタのカウント数を進めることとしている。しかし、本発明は、この順序に限られず、キャッシュミスが発生したとき、カウンタのカウント数を進めた後に、カウンタにより選択されたブロックにデータを記憶させることとしてもよい。
図１６は、変形例に係る半導体記憶装置が読み出し要求を受け付けた場合の動作を示すタイミングチャートである。
当該変形例に係るカウンタ制御部は、ヒット信号ＨＳが「１」に遷移すれば即座にカウントアップ信号ＣＵを「１」に遷移させる。したがって、時刻ｔ３において、カウントアップ信号ＣＵが立ち上がる。それに伴い、カウンタがカウント数を１だけ進める。
当該変形例に係るカウンタ制御部は、ヒット信号ＨＳが「１」に遷移すれば即座にカウントアップ信号ＣＵを「１」に遷移させる。したがって、時刻ｔ３において、カウントアップ信号ＣＵが立ち上がる。それに伴い、カウンタがカウント数を１だけ進める。
その後、時刻ｔ４で、記憶制御部は、ライトイネーブル信号ＷＥ１を「１」にする。その結果、ブロック（Ｂ１、Ｂ２、・・・Ｂｎ）のうち、選択信号が「１」を示すブロックは、レジスタ１１に記憶されているアドレスＡｄｄｒ２を記憶する。
（３）実施の形態では、キャッシュメモリとしてSRAMを用いているが、読み出し回数に基づく寿命が強誘電体メモリよりも長ければ、これに限らない。例えば、DRAM(Dynamic Random Access Memory)、MRAM(Magnetic Random Access Memory)、RRAM(Resistance Random Access Memory)、PRAM(Phase change Random Access Memory)を用いてもよい。
（４）実施の形態では、通常モードとするか省電力モードとするかは、外部からの指示に従うこととしているが、これに限らない。例えば、半導体記憶装置２０１が、外部から供給される電源電圧が所定電圧よりも高いか否かを検出する検出回路を有しており、検出結果が肯定的であれば通常モードを選択し、検出結果が否定的であれば省電力モードを選択することとしてもよい。外部電源がバッテリである場合には、残量が少なくなるにつれて電圧が低下するという関係が成り立つ。したがって、バッテリの残量が多ければ通常モードを適用し、残容量が少なくなれば省電力モードを適用することとしてもよい。
（５）実施の形態２では、書き込み要求においてキャッシュミスが発生すれば、キャッシュメモリと強誘電体メモリとの両方に書き込み要求に係るデータを記憶させている。しかし、この仕様に限ることはなく、例えば、書き込み要求においてキャッシュミスが発生すれば、強誘電体メモリのみに書き込み要求に係るデータを記憶させることとしてもよい。このような仕様であれば、キャッシュメモリが動作しないので消費電力を低減させることができる。特に、書き込みの直後に読み出しがなされる可能性が小さい場合に有効である。
（６）実施の形態３は、実施の形態２のバリエーションとして説明しているが、これに限らず、実施の形態１に組み合わせて適用してもよい。
（３）実施の形態では、キャッシュメモリとしてSRAMを用いているが、読み出し回数に基づく寿命が強誘電体メモリよりも長ければ、これに限らない。例えば、DRAM(Dynamic Random Access Memory)、MRAM(Magnetic Random Access Memory)、RRAM(Resistance Random Access Memory)、PRAM(Phase change Random Access Memory)を用いてもよい。
（４）実施の形態では、通常モードとするか省電力モードとするかは、外部からの指示に従うこととしているが、これに限らない。例えば、半導体記憶装置２０１が、外部から供給される電源電圧が所定電圧よりも高いか否かを検出する検出回路を有しており、検出結果が肯定的であれば通常モードを選択し、検出結果が否定的であれば省電力モードを選択することとしてもよい。外部電源がバッテリである場合には、残量が少なくなるにつれて電圧が低下するという関係が成り立つ。したがって、バッテリの残量が多ければ通常モードを適用し、残容量が少なくなれば省電力モードを適用することとしてもよい。
（５）実施の形態２では、書き込み要求においてキャッシュミスが発生すれば、キャッシュメモリと強誘電体メモリとの両方に書き込み要求に係るデータを記憶させている。しかし、この仕様に限ることはなく、例えば、書き込み要求においてキャッシュミスが発生すれば、強誘電体メモリのみに書き込み要求に係るデータを記憶させることとしてもよい。このような仕様であれば、キャッシュメモリが動作しないので消費電力を低減させることができる。特に、書き込みの直後に読み出しがなされる可能性が小さい場合に有効である。
（６）実施の形態３は、実施の形態２のバリエーションとして説明しているが、これに限らず、実施の形態１に組み合わせて適用してもよい。
本発明は、例えば、強誘電体メモリを記憶媒体として利用した機器、フラッシュメモリを記憶媒体として利用したフラッシュメモリカード等に活用することができる。
１１ レジスタ
１２ レジスタ
１３ 比較回路
１４ 論理積回路
１５ 論理和回路
２０ アドレスデコーダ
４０ 選択部
４１ カウンタ
４２ デコーダ
５０ 制御部
５１ 記憶制御部
５２ カウンタ制御部
６０ 制御部
６１ 記憶制御部
６２ カウンタ制御部
１０１ 半導体記憶装置
１０２ 強誘電体メモリ
１０３ キャッシュシステム
１０４ コントローラ
１０５ アドレスバス
１０６ データバス
１０７ 制御バス
２０１ 半導体記憶装置
２０２ 強誘電体メモリ
２０３ キャッシュシステム
２０４ フラッシュコントローラ
２０５ａ アドレスバス
２０５ｂ アドレスバス
２０６ データバス
２０７ 制御バス
２０８ フラッシュメモリ
１２ レジスタ
１３ 比較回路
１４ 論理積回路
１５ 論理和回路
２０ アドレスデコーダ
４０ 選択部
４１ カウンタ
４２ デコーダ
５０ 制御部
５１ 記憶制御部
５２ カウンタ制御部
６０ 制御部
６１ 記憶制御部
６２ カウンタ制御部
１０１ 半導体記憶装置
１０２ 強誘電体メモリ
１０３ キャッシュシステム
１０４ コントローラ
１０５ アドレスバス
１０６ データバス
１０７ 制御バス
２０１ 半導体記憶装置
２０２ 強誘電体メモリ
２０３ キャッシュシステム
２０４ フラッシュコントローラ
２０５ａ アドレスバス
２０５ｂ アドレスバス
２０６ データバス
２０７ 制御バス
２０８ フラッシュメモリ
Claims (8)
- 強誘電体メモリと、
複数のデータ記憶領域を有する、強誘電体メモリ用のキャッシュメモリと、
前記複数のデータ記憶領域のそれぞれに対応するカウント数のいずれかを保持するカウンタと、
前記強誘電体メモリに対する読み出し要求に係るデータが、前記キャッシュメモリに記憶されているか否かを判定する判定手段と、
前記判定手段による判定結果が否定的であれば、前記読み出し要求に係るデータを前記強誘電体メモリから読み出し、前記カウンタに保持されたカウント数に対応するデータ記憶領域に記憶させる記憶制御手段と、
前記判定手段による判定結果が否定的である毎に、前記カウンタのカウントを進めるカウンタ制御手段と
を備えることを特徴とする半導体記憶装置。 - 前記キャッシュメモリのデータの読み出し回数に基づく寿命は、前記強誘電体メモリのデータの読み出し回数に基づく寿命よりも長いこと
を特徴とする請求項１に記載の半導体記憶装置。 - 前記カウンタは、非同期型カウンタであること
を特徴とする請求項１に記載の半導体記憶装置。 - 強誘電体メモリと、
複数のデータ記憶領域を有する、強誘電体メモリ用のキャッシュメモリと、
前記強誘電体メモリに対する書き換え要求に係るデータを、前記強誘電体メモリと前記キャッシュメモリとに記憶させる記憶制御手段と
を備えることを特徴とする半導体記憶装置。 - 前記半導体記憶装置は、さらに、
前記書き換え要求に係るデータで書き換えられるべきデータが、前記キャッシュメモリに記憶されているか否かを判定する判定手段を備え、
前記記憶制御手段は、さらに、前記判定手段の判定結果が否定的であれば、前記書き換え要求に係るデータを、前記キャッシュメモリには記憶させないこと
を特徴とする請求項４に記載の半導体記憶装置。 - 前記半導体記憶装置は、さらに、
省電力モードと非省電力モードとのいずれかの指定を外部から受け付ける受付手段と、
前記書き換え要求に係るデータで書き換えられるべきデータが、前記キャッシュメモリに記憶されているか否かを判定する判定手段を備え、
前記記憶制御手段は、さらに、
前記判定手段の判定結果が否定的であって、前記受付手段により受け付けられた指定が省電力モードであれば、前記書き換え要求に係るデータを、前記キャッシュメモリには記憶させないこと
を特徴とする請求項４に記載の半導体記憶装置。 - 前記半導体記憶装置は、さらに、
前記複数のデータ記憶領域のそれぞれに対応するカウント数のいずれかを保持するカウンタと、
前記強誘電体メモリに対する書き換え要求に係るデータで書き換えられるべきデータが、前記キャッシュメモリに記憶されているか否かを判定する判定手段と、
前記判定手段による判定結果が否定的である毎に、前記カウンタのカウントを進めるカウンタ制御手段とを備え、
前記記憶制御手段は、
前記判定手段による判定結果が肯定的であれば、前記書き換え要求に係るデータを、前記キャッシュメモリに記憶されている前記書き換えられるべきデータを、前記書き換え要求に係るデータで書き換えるとともに、前記強誘電体メモリに記憶されている前記書き換えられるべきデータを、前記書き換え要求に係るデータで書き換え、
前記判定手段による判定結果が否定的であれば、前記書き換え要求に係るデータを、前記カウンタに保持されたカウント数に対応するデータ記憶領域に記憶させるとともに、前記強誘電体メモリに記憶されている前記書き換えられるべきデータを、前記書き換え要求に係るデータで書き換えること
を特徴とする請求項４に記載の半導体記憶装置。 - フラッシュメモリと、
前記フラッシュメモリの物理アドレスを論理アドレスと対応付けて記憶している強誘電体メモリと、
前記フラッシュメモリの物理アドレスを記憶する複数のデータ記憶領域を有する、強誘電体メモリ用キャッシュメモリと、
前記複数のデータ記憶領域のそれぞれに対応するカウント数のいずれかを保持するカウンタと、
前記フラッシュメモリに対する読み出し要求に係る物理アドレスが、前記キャッシュメモリに記憶されているか否かを判定する判定手段と、
前記判定手段による判定結果が否定的であれば、前記読み出し要求に係る物理アドレスを前記強誘電体メモリから読み出し、前記カウンタに保持されたカウント数に対応するデータ記憶領域に記憶させる記憶制御手段と、
前記判定手段による判定結果が否定的である毎に、前記カウンタのカウントを進めるカウンタ制御手段と
を備えることを特徴とする半導体記憶装置。
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-
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- 2006-09-12 CN CNA2006101728581A patent/CN1991798A/zh active Pending
- 2006-09-12 US US11/519,221 patent/US7506099B2/en active Active
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