JP2006338371A

JP2006338371A - メモリシステム

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Publication number: JP2006338371A
Application number: JP2005162796A
Authority: JP
Inventors: Daizaburo Takashima; 大三郎高島; Hidetake Fujii; 秀壮藤井; Takanari Suda; 隆也須田; Masaki Momotomi; 正樹百冨; Takuya Futayama; 拓也二山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-06-02
Filing date: 2005-06-02
Publication date: 2006-12-14
Also published as: US7248493B2; US20060274565A1

Abstract

【課題】コストの増大を抑制しつつリード／ライトの高速化を実現する。
【解決手段】メモリシステムは、強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリ１３と、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリ１１−１，…，１１−ｎと、上記強誘電体メモリと上記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路１２と、外部との通信を行うインターフェース回路１５，１６を有する。上記フラッシュ型ＥＥＰＲＯＭメモリには、イレーズ単位であるブロックより小さく、プログラム単位であるページ以上のライト単位でデータのプログラムを行い、上記強誘電体メモリには、上記ライト単位の論理アドレスと物理アドレスの変換テーブルを記憶する。
【選択図】図３

Description

本発明は、大容量化ができるが、ブロック（Block）内のページ（Page）のプログラム（Program）順序に制限がある多値ＮＡＮＤ型フラッシュＥＥＰＲＯＭ型不揮発性メモリと、中容量であるが高速リード（Read）／ライト（Write）が可能なＦｅＲＡＭと、これらを制御するコントローラを巧に組み合わせて、見かけ上、多値ＮＡＮＤ型フラッシュＥＥＰＲＯＭ型不揮発性メモリのブロック内のページプログラム（Page Program）にランダム性を持たせて、ＯＳ動作等のランダム書き込み用途の性能の大幅な向上を実現できるメモリシステムに関する。

今日、半導体メモリは、大型コンピュータの主記憶から、パーソナルコンピュータ、家電製品、携帯電話等、至る所で利用されている。市場が大きく伸びているものは、ＮＡＮＤフラッシュメモリ（NAND-Flash Memory）に代表されるフラッシュＥＥＰＲＯＭ型の不揮発性メモリであり、各種メモリカード（ＳＤカード、ＭＭＣカード、ＭＳカード、ＣＦカード）が画像、動画、音声、ゲーム等の情報を記憶する媒体として、ディジタルカメラ（Digital Camera）、ディジタルビデオ（Digital Video）、ＭＰ３等の音楽機器、モバイルＰＣ（Mobile PC）等の記憶媒体、ディジタルＴＶ（Digital TV）等の記憶媒体として使われている。また、ＵＳＢ対応のカードも広くＰＣの記憶媒体として使われている。

フラッシュＥＥＰＲＯＭ型の不揮発性メモリには主にＮＯＲ型とＮＡＮＤ型が有り、ＮＯＲ型は高速リードでき、リード回数も１０の１３乗程度有り、携帯機器の命令コード記憶用として使われているが、ライトの実効バンド幅が小さく、ファイル（File）記録に適していない。

一方、ＮＡＮＤ型は、ＮＯＲ型に比べて高集積化が可能性であり、アクセス時間が２５μｓと遅いが、バーストリード（Burst Read）が可能で実効バンド幅が高い。また、ライトもプログラム時間が２００μｓ、イレーズ（Erase）時間が１ｍｓ程度と遅いものの、一度にプログラム、イレーズできるビット数が多く、バースト（Burst）でライトデータ（Write Data）を取り込み、一度に多数のビットページ単位でプログラムできるため実効バンド幅が高いメモリである。このような利点を生かして、上記のようなメモリカードやＵＳＢメモリ、最近では携帯電話のメモリ等で用いられている。

図６は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルブロックの回路図とセルアレイのブロック図を示している。メモリセルはワード線ＷＬ０，ＷＬ１，…，ＷＬ７とビット線ＢＬ０，ＢＬ１，…，ＢＬ３の交点に１個配置されるため、非常に高集積化向きである。フローティングゲート（Floating Gate）型のトランジスタが複数直列接続され、ビット線ＢＬ０，ＢＬ１，…，ＢＬ３側とソース線ＳＬ側の両端に選択トランジスタが配置される。

上記のような構成において、イレーズを行う一つの単位は、ビット方向で見ると図６の上部におけるメモリセルブロック単位であり、ワード線方向で見ると図６の下部における１つのマット（Mat）全部となり、２５６ＫＢ程度の容量でイレーズ単位が分けられる。このイレーズの単位をブロックと呼ぶ。

プログラム単位は、イレーズのブロックの中の１つのワード線でしかも１本おきのビット線毎（偶数ビット線ＥｖｅｎＢＬか奇数ビット線ＯｄｄＢＬ）であり、セル直列数が３２個の場合、２５６ＫＢ／３２／２＝４ＫＢとなる。このプログラム単位をページと呼ぶ。本例では、ブロック／ページ比は６４となる。リードにおいても奇数ビット線ＯｄｄＢＬと偶数ビット線ＥｖｅｎＢＬのどちらかが読まれる。例えば、偶数ビット線ＥｖｅｎＢＬの読み出し時はＢＬ間の干渉のノイズを低減するため奇数ビット線ＯｄｄＢＬはＶｓｓに設定される。

図７は、ＮＡＮＤフラッシュのリード／プログラム／イレーズ動作例を示している。リードは、（ａ）に示すように、読み出したいセルのワード線を０Ｖにしてその他をハイ（High）にしてセルトランジスタの閾値電圧ＶｔがＶｔ＞０ならばＢＬが下がり、Ｖｔ＜０ならばＢＬがハイのままになりセルデータが読まれる。

イレーズは、（ｄ）に示すように、セルブロック全体のウェル（Well）電位を２０Ｖにして、その他を０Ｖにすることによりトンネル電流でフローティングゲートの電子をウェル側に抜き去り、閾値電圧Ｖｔを０Ｖより低くする。よって、イレーズは２５６ＫＢの大きな単位となる。

プログラムは、（ｂ）に示すように、選択セルのワード線を２０Ｖにして、ビット線を０Ｖにすることによりトンネル電流によるフローティングゲートへの電子注入で閾値電圧を上げて行う。

この時、同じブロックの非選択のセルは、（ｃ）に示すように、ワード線を７Ｖ程度にして非選択トランジスタへの電圧印加を小さくして書き込みを抑える。選択ワード中の書き込みを行わないビットはビット線を７Ｖにしてから、非選択ワード線を７Ｖに上げることによりセルトランジスタのソース，ドレイン電圧をブートさせて１０Ｖ程度に上げ、書き込みを抑える。この例では１個のセルに１ビットの情報を記憶する２値方式であるが、近年、１個のセルに２ビットの情報を記憶する４値の方式が利用されるようになった。

図８は、１個のセルのセルトランジスタの閾値電圧に４値を持たせた場合を示す。１回目のプログラムにおいてはロワービット（Lower bit）で１または０を書き、２回目のプログラムでアッパービット（Upper bit）を書く。この結果、閾値電圧が４つの分布を持つ。この４値方式は高密度化に適しているが、セルトランジスタの閾値電圧Ｖｔを狭い範囲内の分布に抑える必要があり、プログラム時間やイレーズ時間が２値と比較して遅くなる。またリードにおいても、最低２回の判定が必要になり頭だしに時間がかかる。

このように、多値ＮＡＮＤ型フラッシュＥＥＰＲＯＭ型不揮発性メモリは２値に比べて動作が遅いばかりでなく、許容される閾値電圧分布がタイト（Tight）である。

図９は、選択ブロック内の非選択のビット線に接続されるブロック内の内部ノード電位を示す。２０Ｖが印加されるワード線はプログラムされるページを示し、他のビット線で０Ｖが印加された場合はプログラムされるが、図９のようにプログラムしたくないビットに接続されるブロックにおいては、図９（ａ）に示すように、ブロック内の１つのワード線に接続されるセル（Cell）にデータをプログラムさせる場合、そのセルよりビット線側のセルがイレーズされたままであれば問題ないが、図９（ｂ）に示すように、ブロック内の１つの選択されたワード線に接続される非選択のセルにデータをプログラムしたくない場合、そのセルよりビット線側のセルが既にプログラムされていると、各メモリセルトランジスタの閾値電圧が変わり、反転層容量が変化するため、ブートされるセルのソース、ドレイン電位が変化してしまう。

具体的に言うと、ビット線を７Ｖ、ビット線側のブロック選択線に７Ｖを印加したあと、選択セル以外に接続のワード線を７Ｖにすると、ブロック選択トランジスタの閾値でクランプされ、各トランジスタのソース、ドレインノードはブートされるが、このブート電位が非選択のプログラムの値で変動する。この時、選択ワード線に接続されるプログラムしたくないセルのソース電位が大きく変動するため、弱くプログラムされ、リード時に誤動作する。

一方、選択ワードよりソース線に近いセルはワード線を０Ｖにすることによりプログラムされず安全となる。このような問題を回避するため、多値ＮＡＮＤ型フラッシュＥＥＰＲＯＭ型不揮発性メモリは、ソース線からビット線へ向かって書き込みを行う必要がある。即ちブロック内のプログラムを行うページの順番を固定にする必要がある。或いは制限された順番にする必要がある。

よって、多値ＮＡＮＤ型フラッシュＥＥＰＲＯＭ型不揮発性メモリを用いてページ単位でデータを書くことはできるがその順番が限定されて、ランダムなデータのライトができず、結果的にブロック単位でしかデータを書くことができなくなる。

上述したようなＮＡＮＤフラッシュの問題に対応できる１つの解が、記憶メディアとしてＤＲＡＭ並みに高速リード／ライトが可能で、電源をオフ（OFF）しても情報を記憶できる強誘電体メモリ（ここではＦｅＲＡＭと呼ぶ）である。強誘電体メモリは、高速なリード／ライトばかりでなく、書き換え回数が１０の１３〜１６乗回、読み出し書き込み時間がＤＲＡＭ程度、３Ｖ〜５Ｖ動作等の長所があるため、究極のメモリとも呼ばれる。これらを用いればＮＡＮＤフラッシュのリード／ライトが遅い問題が解決できる。

しかしながら、ＦｅＲＡＭにおいては、現状ではＮＡＮＤフラッシュほど高集積化が進んでおらず、コストが大きい問題点が発生する。

次に、簡単にＦｅＲＡＭの説明を行う。図５（ａ）は、従来の強誘電体メモリの１トランジスタ（transistor）＋１キャパシタ（Capacitor）構成のメモリセルを示す。従来の強誘電体メモリのメモリセルの構成は、トランジスタとキャパシタを直列接続する構成である。セルアレイは、データを読み出すビット線ＢＬと、メモリセルトランジスタを選択するワード線ＷＬ０，ＷＬ１と、強誘電体キャパシタの一端を駆動するプレート（Plate）線ＰＬ０，ＰＬ１が配置された構成となる。

しかしながら、従来の強誘電体メモリにおいては、非選択セルの強誘電体キャパシタにおける分極情報の破壊を防ぐために、プレート線はワード線毎に分断され、個別に駆動する必要がある。このため、プレート線ＰＬ０，ＰＬ１の駆動回路がチップ（Chip）サイズの２０％から３０％と非常に大きく、しかもプレート線の駆動時間が遅いという問題があった。

上記問題を解決するため、本発明者等は、先願の特許文献１、特許文献２及び特許文献３において、不揮発性の強誘電体メモリで、（１）小さいメモリセル、（２）製造が容易な平面トランジスタ、（３）汎用性のある高速ランダムアクセス機能、の３点が両立できる、新しい強誘電体メモリを提案している。

図５（ｂ）に、この先願の強誘電体メモリの構成を示す。先願においては、１個のメモリセルは、セルトランジスタと強誘電体キャパシタの並列接続で構成され、１つのメモリセルブロックは、この並列接続のメモリセルを複数直列接続して、一端はブロック選択トランジスタを介してビット線ＢＬに接続され、他端はプレート線ＰＬに接続される。

動作としては、スタンバイ（Standby）時には、全てのワード線ＷＬ０，ＷＬ１，…，ＷＬ３をハイにして、メモリセルトランジスタをオン（ON）にしておき、ブロック選択信号ＢＳをロウ（Low）にして、ブロック選択トランジスタをオフにしておく。こうすることにより、強誘電体キャパシタの両端は、オンしているセルトランジスタにより電気的にショート（short）されるため、両端の電位差は発生せず、記憶分極は安定に保持される。

アクティブ（Active）時は、読み出したい強誘電体キャパシタに並列に接続されるメモリセルトランジスタのみオフにして、ブロック選択トランジスタをオンにする。その後、プレート線ＰＬをハイ、ブロック選択信号ＢＳをハイにすることにより、プレート線ＰＬとビット線ＢＬ間の電位差が、オフしたメモリセルトランジスタに並列接続した強誘電体キャパシタＣ１の両端にのみ印加され、強誘電体キャパシタの分極情報がビット線に読み出される。よって、セルを直列接続しても、任意のワード線を選択することにより、任意の強誘電体キャパシタのセル情報が読み出され、完全なランダムアクセスが実現できるわけである。また、プレート線ＰＬを複数のメモリセルで共有化できるため、チップサイズを縮小しつつ、プレート線駆動回路（PL Driver）の面積を大きくでき、高速動作が実現できる。

更に、特許文献４において、本発明者等は超高速動作が可能な強誘電体メモリを提案している。このメモリは、図５（ｃ）に示すように、強誘電体キャパシタとセルトランジスタを直列接続し、これらセルを複数個並列接続し、この並列接続に更にリセットトランジスタを並列接続したものをブロック選択トランジスタを介してビット線に接続したもので、上記先願の効果を発揮しつつ、セルの直列接続を並列接続した効果で更に高速できる。これは、従来の強誘電体メモリと異なり、スタンバイ時、全てのセルトランジスタをオン状態にすることによりリセット（Reset）トランジスタを介して全ての強誘電体キャップ（Cap）を短絡でき、プレート駆動線を共有化できるからである。

また、高速リード／ライトが可能な不揮発性メモリとしてＭＲＡＭが提案されている。これはＡｌ_２Ｏ_３等の薄膜を磁性層でサンドイッチし、上下の磁性層のスピン（Spin）の方向が一致すれば薄膜の電流が増え、スピンが逆であれば電流が減りその差で２値の値をもつメモリである。但し、ＦｅＲＡＭと同様に高速リード／ライトが可能だがＮＡＮＤフラッシュに比べてチップが大きくコストが高い。また、比較的書き込み時間が短い相変化メモリ（Phase Change Memory、PRAMとも呼ばれる）も提案されているが、これもコストが高い。
特開平１０−２５５４８３特開平１１−１７７０３６特開２０００−２２０１０特開２００４−２６３３８３

本発明は、コストの増大を抑制しつつリード／ライトの高速化を実現できるメモリシステムを提供する。

本発明の一つの側面によれば、強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有するメモリシステムにおいて、前記フラッシュ型ＥＥＰＲＯＭメモリには、イレーズ単位であるブロックより小さく、プログラム単位であるページ以上のライト単位でデータのプログラムを行い、前記強誘電体メモリには、前記ライト単位の論理アドレスと物理アドレスの変換テーブルを記憶するメモリシステムが提供される。

また、本発明の他の側面によれば、強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有するメモリシステムにおいて、前記フラッシュ型ＥＥＰＲＯＭメモリには、イレーズ単位であるブロックより小さいライト単位でデータのプログラムを行い、前記強誘電体メモリには、前記ライト単位の論理アドレスと物理アドレスの変換テーブルを記憶するメモリシステムが提供される。

本発明によれば、コストの増大を抑制しつつリード／ライトの高速化を実現できるメモリシステムが得られる。

実施形態の説明に先立って、本発明者等が考察した従来のメモリシステムの問題点について図１０及び図１１により説明し、その後、この問題点を解決するメモリシステムの種々の実施形態について説明する。

上述したように、多値ＮＡＮＤ型フラッシュＥＥＰＲＯＭ型不揮発性メモリは、閾値電圧分布がタイトである必要があり、ブロック内の任意のページにデータを書くことはできず、ブロック内のプログラムできるページの順番が固定／制約される。即ち、ランダムライト（Random Write）ができず、結果としてランダムライトの命令がきた場合にブロック単位で書くことになり、実効書き込みバンド幅が大幅に低下する。

各ページに、論理アドレス−物理アドレスを書き込む方式が提案されているが、電源投入後の動作スタート（Start）が大幅に遅れてしまう。また、固定のブロックに各ページの論理アドレス−物理アドレスを書くこともできるが書き込み回数制約や、データの書き込み毎に、論理アドレス−物理アドレスを別のブロックに書く必要があり、書き込み、性能が半減する。

そこで、ページ単位で無理にデータを書くには、例えば図１０に示すように、各ページに本来の論理アドレス（Address）を書き込む方式が考えられる。しかしながら、パワーオン（Power-On）時に各ページから論理アドレス−物理アドレスの関係をコントローラに読み込むことになり、パワーオンしてから使用できるまで数秒もかかってしまい、非常に使い勝手が悪くなる。また、一定のブロックに全論理アドレス−物理アドレスを記憶させる方式も考えられるが、書き換え回数が頻繁であり書き込み回数の制約のある多値ＮＡＮＤ型フラッシュＥＥＰＲＯＭ型不揮発性メモリにおいては不適当といえる。更に、データの書き込み毎に、論理アドレス−物理アドレスを別のブロックに書く必要があり、書き込み、性能が半減する。

また、ブロック内のあるページの内容を変更する場合、図１１に示すように、書きたいページまでデータを書いた後、次の書き込み命令がくるまで、残りのページのコピー（COPY）を中止する方式が考えられる。これは、次の書き込みは次のアドレスである可能性があるからである。これによって、少しはランダム書き込み性を持たせられるが、ＯＳ動作等、本当にランダムのアドレスの書き込みが発生する場合は、まるで役にたたず、１ページ書くのに、その６４倍の１ブロックを書く必要が生じ、実効書き込み性能は大幅に低下する。

上述したように、ＦｅＲＡＭ、ＭＲＡＭ、ＰＲＡＭ等の高速リード／ライトができる不揮発性メモリを用いたメモリシステムであればＮＡＮＤフラッシュの種々の問題を解決できるが、コストが高いという問題が発生する。

本発明は、上述したような考察に基づき、フラッシュ型ＥＥＰＲＯＭメモリ等とＦｅＲＡＭ、ＭＲＡＭ、ＰＲＡＭ等の高速リード／ライトができる不揮発性メモリを巧みに組み合わせて利用することにより、大容量のメモリシステムを構成しつつ、低コスト且つ小さい単位で高速ランダムリード／ライトできるメモリシステムを提供しようとするものである。

次に、本発明の実施の形態について図面を参照して説明する。

［第１の実施形態］
図１（ａ）は、本発明の第１の実施形態に係るメモリシステムを示す構成図である。メモリシステムには、大容量のデータを記憶するＮＡＮＤ型フラッシュＥＥＰＲＯＭメモリ（2GB NAND）１１とコントローラ（NAND Controller）１２が含まれている。上記コントローラ（コントロール回路）１２には、システム情報等や論理アドレスと物理変換アドレスを変換するテーブル（Table）やデータ等を記憶する強誘電体メモリ１３を内蔵している。

前述したように、大容量が実現できる多値のＮＡＮＤ型フラッシュＥＥＰＲＯＭメモリにおいては、セルトランジスタのソース・ドレインノードのブート（Boot）電圧が変動しないように、各ブロックにおけるページの書き込みの順番に制約或いは固定となり、ブロックサイズ未満に書き込み単位を分けてランダムライト（Random Write）しようするのが困難であった。

しかしながら、本実施形態に示すように、ブロックサイズ未満の書き込み単位にアドレスを割り付けて、強誘電体メモリ１３に実際の論理アドレスと物理アドレスの変換テーブルを持たせることにより、メモリシステム外部から見ると、ブロックサイズ未満の書き込み単位で、ランダムなリード／ライトが実現できる。

この場合、強誘電体メモリ１３への書き込みスピード（Speed）は１００ｎｓから２０ｎｓであり、多値のＮＡＮＤ型フラッシュＥＥＰＲＯＭメモリの数百μｓに比べて無視できるため、論理−物理変換テーブル（Table）への書き込み時間は無視できる程度のスピードであり、ランダムライトと高速ライトの両方が実現できる。

この例では、２ＧＢを多値のＮＡＮＤ型フラッシュＥＥＰＲＯＭメモリ１１で構成した場合を示し、ブロックサイズが５１２ＫＢ、ページサイズが４ＫＢであり、見かけ上のランダムライトの単位を１６ＫＢ単位にしている。この場合、強誘電体メモリ１３側に必要な論理−物理アドレス変換テーブルの容量は１２８Ｋアドレス分（各１９ビット）となり、必要な強誘電体メモリ容量は３０４ＫＢ程度であり、コストが高い強誘電体メモリでも容量が小さいため、コスト増は小さい。

図１（ｂ）は、見かけ上のランダムライトの単位と必要な強誘電体メモリ１３の容量との関係を示している。ブロックサイズ未満で、単位を小さくすればするほどランダムライトの性能は向上するが、逆に、必要な強誘電体メモリ１３のサイズが大きくなる、単位をページと同じにすると４ＭＢ＝６４Ｍｂのメモリが必要となり、あまり現実的でない。よって、Ｗｉｎｄｏｗｓ（登録商標）などのＯＳの平均ファイルサイズの１６ＫＢ程度に単位を持ってくるのが理想的である。即ち、「ページサイズ＜書き込み単位＜ブロックサイズ」の関係を満たすことが好ましい。

［第２の実施形態］
図２は、本発明の第２の実施形態について説明するためのもので、図１に示した強誘電体メモリ（ＦｅＲＡＭ）１３に記憶するデータを示している。強誘電体メモリ１３に書き込んだ、多値のＮＡＮＤ型フラッシュＥＥＰＲＯＭメモリ１１への各書き込みの単位での実際に書き込んだ位置アドレスの番地を左側に、論理アドレスを中央に、データ値を右側に示す。このような簡単なテーブルを記憶することにより、小さい単位でランダムな高速書き込みが実現できる。

［第３の実施形態］
図３は、本発明の第３の実施形態に係るメモリシステムを示すブロック図である。ＮＡＮＤ型フラッシュＥＥＰＲＯＭメモリ（NAND flash memory）１１−１，…，１１−ｎと、強誘電体メモリ（FeRAM）１３と、コントローラ（NAND Flash memory Controller）１２から構成される。コントローラ１２の内部には、ホスト機器（Host）１４とのインターフェース回路（Host-Interface）１５、ＮＡＮＤ型フラッシュＥＥＰＲＯＭメモリ１１−１，…，１１−ｎとのインターフェース回路（Flash Memory-Interface）１６、コントローラ１２全体と、ＮＡＮＤ型フラッシュＥＥＰＲＯＭメモリ１１−１，…，１１−ｎと、ページバッファ１７と、強誘電体メモリ１３を制御するＭＣＵ（Micro Control Unit）１８と、このＭＣＵ１８の命令コード等を格納するマイクロコードメモリ（Micro Code Memory）１９とで構成される。

上記強誘電体メモリ１３には、データを記憶するためのルート（Root）情報或いは、ディレクトリ（Directory）情報或いは、上記データのファイル名称或いは、上記データのファイルサイズ或いは、上記データの記憶箇所を記憶するファイルアロケーションテーブル（FAT:File Allocation Table）情報或いは、上記データの書き込み終了時間情報等を格納する。

このように構成することにより、大きなメモリ領域を必要とするデータ格納メモリとして、大容量だが、読み出し頭出し時間、プログラム時間、イレーズ時間が必要なフラッシュ型ＥＥＰＲＯＭメモリ１１−１，…，１１−ｎを用い、少容量のメモリ領域しか必要としないが、データ書き込みに伴って、小さい容量だが多数場所の書き込みが必要な、上記データを格納するための、ルート情報或いは、ディレクトリ情報或いは、上記データのファイル名称或いは、上記データのファイルサイズ或いは、上記データの記憶箇所を記憶するファイルアロケーションテーブル情報或いは、上記データの書き込み終了時間の記憶を、小容量だが高速リード／ライトができる強誘電体メモリ１３に格納することにより、実質的にシステム情報を書き込む時間を大幅に削減でき、ＯＳシステム全体、メモリシステム全体の性能を大幅に向上させることができる。

特に、リード／ライトされるデータファイルサイズが小さい場合、システム情報の記憶量が相対的に大きくなるため、本発明の効果は向上する。また、強誘電体メモリ１３には、ブロックサイズ未満の書き込み単位であるページユニット（Page Unit）の論理−物理アドレス変換テーブルと、ブロックの論理−物理変換テーブルを記憶することにより、図１及び図２に示した実施形態と実質的に同様な効果が発揮できる。これにより、細かいファイル単位での高速ランダムライトと高速パワーオンが実現できる。

［第４の実施形態］
図４は、本発明の第４の実施形態に係るメモリシステムを示すブロック図である。構成は、図３と類似しており、図３と同じ効果を発揮する上、強誘電体メモリ１３を不揮発性キャッシュ（Cache）のように扱うこともできる。

即ち、強誘電体メモリ１３にある程度のデータ領域を確保し、リード時はフラッシュ型ＥＥＰＲＯＭメモリ１１−１，…，１１−ｎから強誘電体メモリ１３にデータをコピー（COPY）し、この情報を同時にメモリシステム外に読み出す。

一旦リードされた論理アドレスの情報は、既に強誘電体メモリ１３内にあるので、２回目以降は高速にリードされる。この時、強誘電体メモリ１３には、フラッシュ型ＥＥＰＲＯＭメモリのアドレス１１−１，…，１１−ｎをタグ（Tag）情報として記憶しておく。また、強誘電体メモリ１３には、メモリ空間を使用の有無を示すユーズドページ（Used Page）を記憶する。一旦リードされたアドレスの情報をメモリシステム外から書き込む場合は、強誘電体メモリ１３に書き込むだけで見かけ上終了する。

但し、この場合、強誘電体メモリ１３のデータ値とフラッシュ型ＥＥＰＲＯＭメモリ１１−１，…，１１−ｎのデータ値が異なるためダーティページ（Dirty Page）のフラグ（Flag）を立てる。強誘電体メモリ１３の領域の使用率が上がったら、ライトバックバッファ（Write-Back Buffer）２０を介して強誘電体メモリ１３からフラッシュ型ＥＥＰＲＯＭメモリ１１−１，…，１１−ｎに書き戻す。

この場合、ライトバックバッファ２０が存在すると、強誘電体メモリ１３からライトバックバッファ２０への転送は高速なので、ライトバックバッファ２０からフラッシュ型ＥＥＰＲＯＭメモリ１１−１，…，１１−ｎへゆっくり書き戻している間に、強誘電体メモリ１３領域へのリード／ライトができ、高速化できる。この強誘電体メモリ１３からフラッシュ型ＥＥＰＲＯＭメモリ１１−１，…，１１−ｎへの書き戻しは、アクセス頻度が小さいものから行う。このため強誘電体メモリ１３にはアクセス回数を記憶するカウンタメモリ（Counter Memory）も搭載する。このキャッシュ機能を搭載することにより、頻繁なアクセスが予想されるデータを記憶するためのルート情報或いは、ディレクトリ情報或いは、上記データのファイル名称或いは、上記データのファイルサイズ或いは、上記データの記憶箇所を記憶するファイルアロケーションテーブル（ＦＡＴ）情報或いは、上記データの書き込み終了時間情報等のシステム情報は常に強誘電体メモリ側に駐在することになり、図３と同様の効果を発揮できる。

また、図３と組み合わせて、システム情報と、頻繁にアクセスされるデータを強誘電体メモリ１４側に持つようにすることもできる。メモリシステム全体で見ると、メモリシステムへのリード／ライトが繰り返された場合、頻繁にアクセスされるデータは強誘電体メモリ１３側に保持され、フラッシュ型ＥＥＰＲＯＭメモリ１１−１，…，１１−ｎへはアクセスされないので大幅に性能が向上する。特にＰＣ等のように、小さいファイル単にて、頻繁にＯＳがメモリにアクセスに行く場合の性能向上は著しい。

従って、フラッシュ型ＥＥＰＲＯＭメモリ等とＦｅＲＡＭ、ＭＲＡＭ、ＰＲＡＭ等の高速リード／ライトができる不揮発性メモリを巧みに組み合わせて利用することにより、大容量のメモリシステムを構成しつつ、低コスト且つ小さい単位で高速ランダムリード／ライトできるメモリシステムを提供できる。

（実施形態の概要）
即ち、本発明の各実施形態においては、次のような構成を採用している。

本発明の第１の形態は、
強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリとフラッシュ型メモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有するメモリシステムにおいて、前記フラッシュ型ＥＥＰＲＯＭメモリには、Erase単位であるBlockより小さく、Program単位であるPage以上の第１のWrite単位でデータのProgramを行い、前記強誘電体メモリには、第１のWrite単位の論理Addressと物理Addressの変換Tableを記憶することを特徴とするメモリシステムである。

また、本発明の第２の形態は、
強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリとフラッシュ型メモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有するメモリシステムにおいて、前記フラッシュ型ＥＥＰＲＯＭメモリには、Erase単位であるBlockより小さい第１のWrite単位でデータのProgramを行い、前記強誘電体メモリには、第１のWrite単位の論理Addressと物理Addressの変換Tableを記憶することを特徴とするメモリシステムである。

更に、本発明の第３の形態は、第１の形態または第２の形態と第３の形態を組み合わせたことを特徴とし、
第１，第２形態記載のメモリシステムにおいて、Block内の複数の第１のWrite単位のProgramをする順番は一定であることを特徴とするメモリシステムである。

更にまた、本発明の第４の形態は、第１の形態または第２の形態と第４の形態を組み合わせたことを特徴とし、
第１，第２形態記載のメモリシステムにおいて、Block内の複数の第１のWrite単位のProgramをする順番には制約が存在することを特徴とするメモリシステムである。

また、本発明の第５の形態は、第３の形態または第４の形態と第５の形態を組み合わせたことを特徴とし、
第２，第４形態記載のメモリシステムにおいて、前記強誘電体メモリに記憶される、第１のWrite単位に対応した論理Addressと物理Addressは異なることを特徴とするメモリシステムである。

更に、本発明の第６の形態は、第１の形態または第２の形態と第６の形態を組み合わせたことを特徴とし、
第１，第２形態記載のメモリシステムにおいて、前記フラッシュ型ＥＥＰＲＯＭメモリにはデータを記憶し、前記強誘電体メモリには、前記データを記憶するための、Root情報或いは、Directory情報或いは、前記データのファイル名称或いは、前記データのファイルサイズ或いは、前記データの記憶箇所を記憶するFile Allocation Table情報或いは、前記データの書き込み終了時間を記憶することを特徴とするメモリシステムである。

また、本発明の第７の形態は、第１の形態または第２の形態と第７の形態を組み合わせたことを特徴とし、
第１，第２形態記載のメモリシステムにおいて、論理Address空間の中で、前記フラッシュ型ＥＥＰＲＯＭメモリに格納する領域と、前記強誘電体メモリに格納する領域を定義する情報を、前記コントロール回路或いは、前記強誘電体メモリに記憶することを特徴とするメモリシステムである。

更にまた、本発明の第８の形態は、第１の形態または第２の形態と第８の形態を組み合わせたことを特徴とし、
第１，第２記載のメモリシステムにおいて、前記フラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリには、同じ論理Addressのデータを格納する事を許し、格納を許したことを示すFlag1と、同じ論理Addressでデータの内容が、フラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリで同じか異なるかを示すFlag2情報と、前記論理Address情報と、前記フラッシュ型ＥＥＰＲＯＭメモリに格納する物理Addressを、前記強誘電体メモリに記憶することを特徴とするメモリシステムである。

以上詳述してきたように本発明の各実施形態によれば、多値ＮＡＮＤ型フラッシュＥＥＰＲＯＭのようにページ書き込みの制限があっても、ブロック未満の書き込みサイズで、見かけ上、速度の低下なく高速ランダムリード（Random Read）／ライトができ、ＯＳ等の頻繁にランダムリード／ライトされる用途に用いることができるメモリシステムが得られる。

また、上記各実施形態では、多値ＮＡＮＤ型フラッシュＥＥＰＲＯＭを例にとって説明したが、本発明が２値のフラッシュ型ＥＥＰＲＯＭメモリ一般に適用できるのは勿論である。

なお、種々の実施形態を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態に係るメモリシステムについて説明するためのブロック図、及び見かけ上のランダムライトの単位と必要な強誘電体メモリの容量との関係を示す特性図。本発明の第２の実施形態について説明するためのもので、強誘電体メモリに格納される、多値ＮＡＮＤ型フラッシュＥＥＰＲＯＭの論理−物理アドレス変換テーブルを示す図。本発明の第３の実施形態に係るメモリシステムを示すブロック図。本発明の第４の実施形態に係るメモリシステムを示すブロック図。従来の強誘電体メモリ、及び先願の強誘電体メモリを示す回路図。従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭメモリの構成を示す回路図及びブロック図。従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭメモリのリード／プログラム／イレーズ動作例について説明するための回路図及びセルトランジスタの閾値電圧の分布図。従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭメモリにおける多値動作について説明するための図。従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭメモリの多値動作の問題点について説明するための図。本発明者等が考察した従来のメモリシステムの問題点について説明するためのもので、メモリカードの動作例を示す模式図。本発明者等が考察した従来のメモリシステムの問題点について説明するためのもので、従来のメモリシステムの動作例について説明するための模式図。

符号の説明

１１，１１−１，…，１１−ｎ…ＮＡＮＤ型フラッシュＥＥＰＲＯＭメモリ、１２…コントローラ（コントロール回路）、１３…強誘電体メモリ、１４…ホスト機器、１５，１６…インターフェース回路、１７，１７’…ページバッファ、１８…ＭＣＵ、１９…マイクロコードメモリ、２０…ライトバックバッファ、Ｂｉｎ／Ｂｅ…バッファメモリ（ＳＲＡＭ，ＦｅＲＡＭ等）への書き込み開始終了情報、ＦＡＴ…ファイルアロケーションテーブル、Ｒ…リード、Ｗ…ライト、／ＢＬ，ＢＬ，ＢＬｉ…ビット線、ＰＬ，ＰＬｉ…プレート電極、ＷＬ…ワード線、ＷＬｉ…サブワード線、ＢＳ，ＢＳｉ…ブロック選択線、ＳＬ…ソース線、ＳＳＬ，ＧＳＬ…ブロック選択線、ＡＴ…アロケーションテーブル。

Claims

強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、
前記フラッシュ型ＥＥＰＲＯＭメモリには、イレーズ単位であるブロックより小さく、プログラム単位であるページ以上のライト単位でデータのプログラムを行い、前記強誘電体メモリには、前記ライト単位の論理アドレスと物理アドレスの変換テーブルを記憶することを特徴とするメモリシステム。
強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、
前記フラッシュ型ＥＥＰＲＯＭメモリには、イレーズ単位であるブロックより小さいライト単位でデータのプログラムを行い、前記強誘電体メモリには、前記ライト単位の論理アドレスと物理アドレスの変換テーブルを記憶することを特徴とするメモリシステム。
請求項１または２記載のメモリシステムにおいて、ブロック内の複数のライト単位のプログラムする順番には制約が存在することを特徴とするメモリシステム。
請求項１または２記載のメモリシステムにおいて、前記フラッシュ型ＥＥＰＲＯＭメモリにはデータを記憶し、前記強誘電体メモリには、前記データを記憶するための、ルート情報或いは、ディレクトリ情報或いは、前記データのファイル名称或いは、前記データのファイルサイズ或いは、前記データの記憶箇所を記憶するファイルアロケーションテーブル情報或いは、前記データの書き込み終了時間を記憶することを特徴とするメモリシステム。
請求項１または２記載のメモリシステムにおいて、論理アドレス空間の中で、前記フラッシュ型ＥＥＰＲＯＭメモリに格納する領域と、前記強誘電体メモリに格納する領域を定義する情報を、前記コントロール回路或いは、前記強誘電体メモリに記憶することを特徴とするメモリシステム。
請求項１または２記載のメモリシステムにおいて、前記フラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリには、同じ論理アドレスのデータを格納する事を許し、格納を許したことを示す第１フラグと、同じ論理アドレスでデータの内容が、フラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリで同じか異なるかを示す第２フラグ情報と、前記論理アドレス情報と、前記フラッシュ型ＥＥＰＲＯＭメモリに格納する物理アドレスを、前記強誘電体メモリに記憶することを特徴とするメモリシステム。