CN114078496A - 存储器装置及其操作方法以及集成电路 - Google Patents

Abstract

本申请涉及存储器装置及其操作方法以及集成电路。本技术涉及一种电子装置。能够减少在编程操作中消耗的时间的存储器装置包括存储器单元阵列、通过多条位线连接到存储器单元阵列的页缓冲器组以及被配置为生成电压以施加到页缓冲器组中所包括的多个页缓冲器中的每一个的电压发生器。多个页缓冲器中的每一个包括预充电电路，该预充电电路控制多条位线的电位电平维持在预充电电平。

Description

存储器装置及其操作方法以及集成电路

技术领域

本公开涉及电子装置，更具体地，涉及一种存储器装置及其操作方法。

背景技术

存储装置在诸如计算机、智能电话或智能平板的主机装置的控制下存储数据。为了存储数据，存储装置包括诸如硬盘驱动器(HDD)的磁盘和/或诸如固态驱动器(SSD)或存储卡的半导体存储器(其中任一种都可以是非易失性存储器)。

除了存储数据的装置之外，存储装置还可包括控制数据存储在存储器装置中以及从存储器装置检索数据的存储控制器。通常，存储器装置可以是两种类型之一：易失性存储器或非易失性存储器。这里，非易失性存储器的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。

发明内容

本公开的实施方式提供了一种能够减少验证时间的存储器装置及其操作方法。

根据本公开的实施方式的存储器装置包括：存储器单元阵列；页缓冲器组，其通过多条位线连接到存储器单元阵列；以及电压发生器，其被配置为生成电压以施加到页缓冲器组中所包括的多个页缓冲器中的每一个。多个页缓冲器中的每一个包括预充电电路，该预充电电路被配置为控制多条位线的电位电平维持在预充电电平。

提供了一种操作存储器装置的方法，该存储器装置包括存储器单元阵列、通过多条位线连接到存储器单元阵列的多个页缓冲器以及被配置为生成施加到多个页缓冲器中的每一个的电压的电压发生器，该方法包括以下步骤：在编程操作期间增加多条位线的电位；对存储器单元阵列中所包括的多个存储器单元当中的所选存储器单元执行编程；以及对所选存储器单元执行验证，其中，维持在执行编程中预充电的位线的电位电平，直至执行验证。

根据本技术，通过在编程操作期间将位线的电压电平设定为用于验证操作的电压电平，可在验证操作期间在没有位线的预充电的情况下执行验证操作，因此在验证操作中消耗的时间可减少。

提供了一种通过第一位线联接到非易失性存储器单元阵列的集成电路，该集成电路包括：第一路径，在对联接到第一位线的存储器单元进行编程的第一编程操作期间，电源电压通过该第一路径传送至节点；第二路径，在对联接到第二位线的存储器单元进行编程的第二编程操作期间，电源电压通过该第二路径传送至第一位线，以在第二编程操作期间将第一位线预充电至电源电压而不执行放电；以及晶体管，其被配置为在第一编程操作期间响应于具有导通电平的导通信号而将节点联接到第一位线，以在第一编程操作期间将第一位线预充电至导通电平减去晶体管的阈值电压电平而不执行放电，其中，第一编程操作和第二编程操作中的每一个包括编程阶段和验证阶段。

附图说明

图1是示出存储装置的框图。

图2是示出诸如图1的存储器装置的结构的图。

图3是示出诸如图2的存储器单元阵列的实施方式的图。

图4是示出页缓冲器组中的页缓冲器的一部分的图。

图5是示出在编程操作期间施加到各条线和页缓冲器的信号的图。

图6是示出在编程操作期间在各个阶段中执行的位线预充电操作的图。

图7是示出位线预充电操作的图。

图8是示出用于诸如参照图7描述的位线预充电操作的页缓冲器的预充电电路的图。

图9是示出根据本公开的实施方式的施加到页缓冲器的信号的图。

图10是示出对执行编程操作的位线和禁止编程操作的位线进行预充电的方法的图。

图11是示出根据本公开的另一实施方式的施加到页缓冲器的信号的图。

图12是示出根据本公开的实施方式的存储器装置的操作的图。

图13是示出诸如图1的存储控制器的另一实施方式的图。

图14是示出根据本公开的实施方式的应用了存储装置的存储卡系统的框图。

图15是示出根据本公开的实施方式的应用了存储装置的固态驱动器(SSD)系统的框图。

图16是示出根据本公开的实施方式的应用了存储装置的用户系统的框图。

具体实施方式

本文所提供的具体结构和功能描述聚焦于本公开的实施方式。然而，本发明可按各种形式实现并且以各种方式执行。因此，本发明不限于所公开的实施方式。

下面参照附图详细描述本公开的实施方式，以使得本公开所属领域的技术人员可实践并容易地执行本发明。贯穿说明书，对“实施方式”、“另一实施方式”等的引用未必仅指一个实施方式，对任何这种短语的不同引用未必指相同的实施方式。

图1是示出存储装置的框图。

参照图1，存储装置50可包括存储器装置100和存储控制器200。

存储装置50可在主机300(例如，蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐系统)的控制下存储数据。

根据定义与主机300的通信协议的主机接口，存储装置50可被制造或配置成各种类型的存储装置中的任一种。例如，存储装置50可被配置成SSD、MMC、eMMC、RS-MMC和micro-MMC形式的多媒体卡、SD、mini-SD和micro-SD形式的安全数字卡、通用串行总线(USB)存储装置、通用闪存(UFS)装置、个人计算机存储卡国际协会(PCMCIA)卡型存储装置、外围组件互连(PCI)卡型存储装置、高速PCI(PCI-E)卡型存储装置、紧凑闪存(CF)卡、智能媒体卡和/或记忆棒。

存储装置50可被制造成各种类型的封装中的任一种。例如，存储装置50可被制造成堆叠式封装(POP)、系统封装(SIP)、系统芯片(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和/或晶圆级层叠封装(WSP)。

存储器装置100可存储数据。存储器装置100响应于存储控制器200的控制而操作。存储器装置100可包括存储器单元阵列，存储器单元阵列包括存储数据的多个存储器单元。存储器单元阵列可包括多个存储块。各个存储块可包括多个存储器单元，其可配置多个页。在实施方式中，页可以是用于将数据存储在存储器装置100中或读取存储在存储器装置100中的数据的单位。存储块可以是用于擦除数据的单位。

在实施方式中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存装置、电阻随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移矩随机存取存储器(STT-RAM)等。在本说明书中，作为示例，存储器装置100是NAND闪存。

存储器装置100可被实现为二维阵列结构或三维阵列结构。在以下描述中，存储器装置100被描述为具有三维阵列结构，但本发明不限于这种结构。本公开可不仅应用于电荷存储层由导电浮栅(FG)配置的闪存装置，而且应用于电荷存储层由绝缘膜配置的电荷捕获闪存(CTF)。

在实施方式中，存储器装置100可按一个存储器单元中存储一个数据比特的单级单元(SLC)方法操作。另选地，存储器装置100可按一个存储器单元中存储至少两个数据比特的方法操作。例如，存储器装置100可按一个存储器单元中存储两个数据比特的多级单元(MLC)方法、一个存储器单元中存储三个数据比特的三级单元(TLC)方法或者一个存储器单元中存储四个数据比特的四级单元(QLC)方法操作。

存储器装置100被配置为从存储控制器200接收命令和地址并访问存储器单元阵列中的通过地址选择的区域。即，存储器装置100可对通过地址选择的区域执行与命令对应的操作。例如，存储器装置100可根据所接收的命令执行写操作(编程操作)、读操作或擦除操作。例如，当接收到编程命令时，存储器装置100可将数据编程到通过地址选择的区域。当接收到读命令时，存储器装置100可从通过地址选择的区域读取数据。当接收到擦除命令时，存储器装置100可擦除存储在通过地址选择的区域中的数据。

在实施方式中，存储器装置100可包括电压发生器122。电压发生器122可生成存储器装置100执行操作时所使用的电压。存储器装置100所执行的操作可以是编程操作、读操作或擦除操作。

在实施方式中，电压发生器122可生成用于在编程阶段和验证阶段二者期间对位线进行预充电而不放电的电压。用于对位线进行预充电的电压可被施加到页缓冲器组中所包括的多个页缓冲器中的每一个中所包括的晶体管的栅极。

在实施方式中，存储器装置100可包括由多个页缓冲器配置的页缓冲器组123。当存储器装置100执行编程操作或读操作时，页缓冲器组123中的多个页缓冲器中的一个或更多个可暂时存储数据，并且暂时存储的数据可被编程到存储器装置100中的存储器单元阵列中所包括的多个存储器单元，或者可被输出到存储控制器200。

例如，当存储器装置100执行编程操作时，从存储控制器200发送的数据可被暂时存储在多个页缓冲器中，然后被编程到存储器单元。编程操作可包括编程阶段和验证阶段。

在实施方式中，在编程操作期间，在将数据编程到存储器单元的编程阶段中以及验证对存储器单元执行的编程操作是否通过的验证阶段中，将多个页缓冲器中的每一个和存储器单元阵列连接的位线可被预充电。

在已提出的一种类型的存储器系统中，在编程阶段中，位线可被预充电，然后被放电以将数据编程到存储器单元，并且在验证阶段中，位线可再次被预充电，然后再次被放电以验证编程的数据。即，在编程阶段和验证阶段中的每一个中，位线可被预充电，然后被放电。

由于在编程阶段和验证阶段中的每一个中，位线被预充电，然后被放电，所以在验证操作中消耗的时间可增加，这可意味着总编程操作时间增加。因此，在本公开中，提出了一种在编程阶段和验证阶段二者期间对位线进行预充电而不放电的方法。

在实施方式中，页缓冲器组123中所包括的多个页缓冲器中的每一个可包括预充电电路。在编程阶段和验证阶段二者期间，预充电电路可对位线进行预充电而不放电。位线可被分成要执行编程操作的存储器单元连接至的所选位线和禁止编程操作的存储器单元连接至的未选位线。在实施方式中，所选位线可被预充电至与未选位线不同的电平。

存储控制器200可控制存储装置50的总体操作。

当电源电压被施加到存储装置50时，存储控制器200可执行固件。当存储器装置100是闪存装置100时，存储控制器200可操作诸如闪存转换层(FTL)的固件以用于控制主机300与存储器装置100之间的通信。

在实施方式中，存储控制器200可包括固件(未示出)，固件可从主机300接收数据和逻辑块地址(LBA)并将LBA转换为指示包括在存储器装置100中的数据要存储在其中的存储器单元的地址的物理块地址(PBA)。另外，存储控制器200可将配置LBA与PBA之间的映射关系的逻辑-物理地址映射表存储在缓冲存储器中。

存储控制器200可根据主机300的请求控制存储器装置100执行编程操作、读操作、擦除操作等。例如，当从主机300接收到编程请求时，存储控制器200可将编程请求转换为编程命令，并且可将编程命令、PBA和数据提供给存储器装置100。当从主机300与LBA一起接收到读请求时，存储控制器200可将读请求转换为读命令，选择与LBA对应的PBA，然后将读命令和PBA提供给存储器装置100。当从主机300与LBA一起接收到擦除请求时，存储控制器200可将擦除请求转换为擦除命令，选择与LBA对应的PBA，然后将擦除命令和PBA提供给存储器装置100。

在实施方式中，存储控制器200可生成编程命令、地址和数据并将它们发送到存储器装置100，而无需来自主机300的请求。例如，存储控制器200可向存储器装置100提供命令、地址和数据以执行后台操作，例如用于耗损平衡的编程操作和用于垃圾收集的编程操作。

在实施方式中，存储装置50还可包括缓冲存储器(未示出)。存储控制器200可控制主机300与缓冲存储器(未示出)之间的数据交换。另选地，存储控制器200可将用于控制存储器装置100的系统数据暂时存储在缓冲存储器中。例如，存储控制器200可将从主机300输入的数据暂时存储在缓冲存储器中，然后将暂时存储在缓冲存储器中的数据发送到存储器装置100。

在各种实施方式中，缓冲存储器可用作存储控制器200的操作存储器和高速缓存存储器。缓冲存储器可存储由存储控制器200执行的代码或命令。另选地，缓冲存储器可存储存储控制器200所处理的数据。

在实施方式中，缓冲存储器可被实现为诸如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、DDR4 SDRAM、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)或Rambus动态随机存取存储器(DRAM)的动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)。

在各种实施方式中，缓冲存储器可在存储装置50外部。在这种情况下，操作上联接到存储装置50的外部易失性存储器装置可用作缓冲存储器。

在实施方式中，存储控制器200可控制两个或更多个存储器装置。在这种情况下，存储控制器200可根据交织方法来控制存储器装置以便改进操作性能。

主机300可使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插存储器模块(DIMM)、寄存DIMM(RDIMM)和/或负载减少DIMM(LRDIMM)的各种通信协议中的至少一种来与存储装置50通信。

图2是示出图1的存储器装置的结构的图。

参照图2，存储器装置100可包括存储器单元阵列110、外围电路120和控制逻辑130。

存储器单元阵列110包括多个存储块BLK1至BLKz，多个存储块BLK1至BLKz通过行线RL连接到行解码器121。多个存储块BLK1至BLKz可通过位线BL1至BLn连接到页缓冲器组123。多个存储块BLK1至BLKz中的每一个包括多个存储器单元。在实施方式中，多个存储器单元是非易失性存储器单元。连接到同一字线的存储器单元可被定义为一个页。因此，一个存储块可包括多个页。

行线RL可包括至少一条源极选择线、多条字线和至少一条漏极选择线。

包括在存储器单元阵列110中的各个存储器单元可被配置为存储一个数据比特的单级单元(SLC)、存储两个数据比特的多级单元(MLC)、存储三个数据比特的三级单元(TLC)或者存储四个数据比特的四级单元(QLC)。

外围电路120可被配置为在控制逻辑130的控制下对存储器单元阵列110的所选区域执行编程操作、读操作或擦除操作。外围电路120可驱动存储器单元阵列110。例如，在控制逻辑130的控制下，外围电路120可将各种操作电压施加到行线RL和位线BL1至BLn或使所施加的电压放电。

外围电路120可包括行解码器121、电压发生器122、页缓冲器组123、列解码器124、输入/输出电路125和感测电路126。

行解码器121通过行线RL连接到存储器单元阵列110。行线RL可包括至少一条源极选择线、多条字线和至少一条漏极选择线。在实施方式中，字线可包括正常字线和虚设字线。在实施方式中，行线RL还可包括管选择线。

行解码器121被配置为将从控制逻辑130接收的行地址RADD解码。行解码器121根据解码的地址选择存储块BLK1至BLKz当中的至少一个存储块。另外，行解码器121可根据解码的地址选择所选存储块的至少一条字线以将电压发生器122所生成的电压施加到至少一条字线WL。

例如，在编程操作期间，行解码器121可将编程电压施加到所选字线并将电平低于编程电压的编程通过电压施加到未选字线。在编程验证操作期间，行解码器121可将验证电压施加到所选字线并将高于验证电压的验证通过电压施加到未选字线。在读操作期间，行解码器121可将读电压施加到所选字线并将高于读电压的读通过电压施加到未选字线。

在实施方式中，以存储块为单位执行存储器装置100的擦除操作。在擦除操作期间，行解码器121可根据解码的地址选择一个存储块。在擦除操作期间，行解码器121可将接地电压施加到连接到所选存储块的字线。

电压发生器122响应于控制逻辑130的控制而操作。电压发生器122被配置为使用供应给存储器装置100的外部电源电压来生成多个电压。具体地，电压发生器122可响应于操作信号OPSIG而生成用于编程操作、读操作和擦除操作的各种操作电压Vop。例如，电压发生器122可响应于控制逻辑130的控制而生成编程电压、验证电压、通过电压、读电压、擦除电压等。

在实施方式中，电压发生器122可通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压用作存储器装置100的操作电压。

在实施方式中，电压发生器122可使用外部电源电压或内部电源电压来生成多个电压。

例如，电压发生器122可包括接收内部电源电压的多个泵浦电容器，并且可响应于控制逻辑130的控制而选择性地启用多个泵浦电容器以生成多个电压。

所生成的多个电压可通过行解码器121供应给存储器单元阵列110。

页缓冲器组123包括第一页缓冲器PB1至第n页缓冲器PBn，第一页缓冲器PB1至第n页缓冲器PBn分别通过第一位线BL1至第n位线BLn连接到存储器单元阵列110。第一页缓冲器PB1至第n页缓冲器PBn响应于控制逻辑130的控制而操作。具体地，第一页缓冲器PB1至第n页缓冲器PBn可响应于页缓冲器控制信号PBSIGNALS而操作。例如，第一页缓冲器PB1至第n页缓冲器PBn可暂时存储通过第一位线BL1至第n位线BLn接收的数据，或者可在读操作或验证操作期间感测位线BL1至BLn的电压或电流。

具体地，在编程操作期间，当编程电压被施加到所选字线时，第一页缓冲器PB1至第n页缓冲器PBn可通过第一位线BL1至第n位线BLn将通过输入/输出电路125接收的数据DATA传送至所选存储器单元。根据所传送的数据DATA对所选页的存储器单元进行编程。在编程验证操作期间，第一页缓冲器PB1至第n页缓冲器PBn可通过经由第一位线BL1至第n位线BLn感测从所选存储器单元接收的电压或电流来读取页数据。

在读操作期间，在列解码器124的控制下，第一页缓冲器PB1至第n页缓冲器PBn通过第一位线BL1至第n位线BLn从所选页的存储器单元读取数据DATA，并将所读取的数据DATA输出到输入/输出电路125。

在擦除操作期间，第一页缓冲器PB1至第n页缓冲器PBn可将第一位线BL1至第n位线BLn浮置或施加擦除电压。

列解码器124可响应于列地址CADD而在输入/输出电路125和页缓冲器组123之间传送数据。例如，列解码器124可通过数据线DL与第一页缓冲器PB1至第n页缓冲器PBn交换数据，或者可通过列线CL与输入/输出电路125交换数据。

输入/输出电路125可将从图1的存储控制器200接收的命令CMD和地址ADDR传送至控制逻辑130，或者可与列解码器124交换数据DATA。

感测电路126可在读操作或验证操作期间响应于允许比特信号VRYBIT而生成基准电流，并且将从页缓冲器组123接收的感测电压VPB与通过基准电流生成的基准电压进行比较，以输出通过信号PASS或失败信号FAIL。

控制逻辑130可响应于命令CMD和地址ADDR而输出操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS和允许比特VRYBIT以控制外围电路120。例如，控制逻辑130可响应于子块读命令和地址而控制所选存储块的读操作。另外，控制逻辑130可响应于子块擦除命令和地址而控制包括在所选存储块中的所选子块的擦除操作。另外，控制逻辑130可响应于通过信号PASS或失败信号FAIL而确定验证操作通过还是失败。

图3是示出图2的存储器单元阵列的实施方式的图。

参照图2和图3，图3是示出包括在图2的存储器单元阵列110中的多个存储块BLK1至BLKz当中的代表性存储块BLKa的电路图。

彼此平行布置的第一选择线、字线和第二选择线可连接到存储块BLKa。例如，字线可彼此平行布置在第一选择线和第二选择线之间。这里，第一选择线可以是源极选择线SSL，第二选择线可以是漏极选择线DSL。

更具体地，存储块BLKa可包括连接在位线BL1至BLn与源极线SL之间的多个串。位线BL1至BLn可分别连接到串，并且源极线SL可共同连接到串。由于串可被配置为彼此相同，所以作为示例，将具体地描述连接到第一位线BL1的串ST。

串ST可包括串联连接在源极线SL与第一位线BL1之间的源极选择晶体管SST、多个存储器单元(例如16个，表示为F1至F16)和漏极选择晶体管DST。一个串ST可包括至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST，并且可包括超过16个存储器单元(即，图中所示的F1至F16)。

源极选择晶体管SST的源极可连接到源极线SL，并且漏极选择晶体管DST的漏极可连接到第一位线BL1。存储器单元F1至F16可串联连接在源极选择晶体管SST与漏极选择晶体管DST之间。包括在不同串中的源极选择晶体管SST的栅极可连接到源极选择线SSL，漏极选择晶体管DST的栅极可连接到漏极选择线DSL，并且存储器单元F1至F16的栅极可连接到多条字线WL1至WL16。包括在不同串中的存储器单元当中的连接到同一字线的一组存储器单元可被称为物理页PPG。因此，存储块BLKa可包括数量与字线WL1至WL16相同的物理页PPG。

一个存储器单元可存储一比特数据。这通常称为单级单元(SLC)。在这种情况下，一个物理页PPG可存储一个逻辑页(LPG)数据。包括在一个逻辑页(LPG)中的数据比特的数量可与一个物理页PPG中的存储器单元的数量相同。另外，一个存储器单元可存储两比特或更多比特数据。这通常称为多级单元(MLC)。在这种情况下，一个物理页PPG可存储两个或更多个逻辑页(LPG)数据。

一个存储器单元中存储两比特或更多比特数据的存储器单元通常被称为多级单元(MLC)。然而，最近，随着存储器单元容量增加，术语多级单元(MLC)更具体地是指存储两比特数据的存储器单元。在这种情况下，存储三比特或更多比特数据的存储器单元被称为三级单元(TLC)，存储四比特或更多比特数据的存储器单元被称为四级单元(QLC)。通常，本发明可应用于具有各自存储两比特或更多比特数据的存储器单元的存储器装置100。

在另一实施方式中，存储块可具有三维结构。各个存储块包括层叠在基板上的多个存储器单元。这样多个存储器单元沿着+X方向、+Y方向和+Z方向布置。

图4是示出图2的页缓冲器组中所包括的多个页缓冲器之一的一部分的图。

参照图2和图4，图4示出图2的页缓冲器组123中的第一页缓冲器PB1至第n页缓冲器PBn当中的第一页缓冲器PB1的一部分。第二页缓冲器PB2至第n页缓冲器PBn中的每一个可与如图4所示的第一页缓冲器PB1相同地配置。

在实施方式中，第一页缓冲器PB1可包括数据发送器123_1A、锁存器123_1B以及将数据发送器123_1A、锁存器123_1B和位线BL连接的第六晶体管。

数据发送器123_1A可包括第一晶体管TR1至第五晶体管TR5。数据发送器123_1A可将通过感测节点SO感测的数据发送到存储控制器200或者通过位线BL将从存储控制器200接收的数据发送到存储器单元阵列110。

在实施方式中，在数据发送器123_1A中的第一晶体管TR1至第五晶体管TR5当中，第一晶体管TR1和第三晶体管TR3可被实现为PMOS晶体管，并且第二晶体管TR2、第四晶体管TR4和第五晶体管TR5可被实现为NMOS晶体管。

在实施方式中，第一晶体管TR1可将电源电压VCORE连接到第二晶体管TR2。第一节点NODE1连接第一晶体管TR1和第二晶体管TR2。第二晶体管TR2可通过第二节点NODE2连接到第六晶体管TR6。第三晶体管TR3可与第一晶体管TR1并联设置在电源电压VCORE与第一节点NODE1之间。第四晶体管TR4可连接在第一节点NODE1和感测节点SO之间。第五晶体管TR5可连接在感测节点SO和锁存器123_1B之间。

此外，作为反相感测节点预充电信号的第一信号PRECHSO_N可被施加到第一晶体管TR1的栅极，作为电流感测信号的第二信号SA_CSOC可被施加到第二晶体管TR2的栅极，作为数据信号的第三信号QS可被施加到第三晶体管TR3的栅极，作为反相电流预充电信号的第四信号SA_PRECH_N可被施加到第四晶体管TR4的栅极，并且感测节点传输信号可被施加到第五晶体管TR5的栅极。

在实施方式中，数据可被存储在锁存器123_1B中。例如，可存储通过感测节点SO感测的数据，或者可存储从存储控制器200发送的数据。

在实施方式中，第六晶体管TR6可被实现为NMOS晶体管。另外，作为页缓冲器感测信号的第六信号PB_SENSE可被施加到第六晶体管TR6的栅极。

在编程操作期间，参照图5更详细地描述施加到第一晶体管TR1至第六晶体管TR6的电压。

图5是示出在编程操作期间施加到各条线和页缓冲器的信号的图。

图5示出当存储器装置100执行编程操作时执行的多个编程循环中的代表性的一个。多个编程循环中的每一个可包括编程阶段PROGRAM PHASE和验证阶段VERIFY PHASE。因此，图5示出多个编程循环中的每一个中的编程阶段PROGRAM PHASE和验证阶段VERIFYPHASE。

在图5中，施加到各条线的电压以及施加到页缓冲器中的晶体管的栅极的电压或信号可由图2的电压发生器122生成。

编程阶段PROGRAM PHASE可包括位线设置阶段(t1至t2)和编程脉冲施加阶段(t2至t3)。

在实施方式中，在位线设置阶段(t1至t2)中，施加到图4的第二晶体管TR2和第六晶体管TR6的栅极的电压可以是HV电压。即，在位线设置阶段(t1至t2)中，施加到第二晶体管TR2的第二信号SA_CSOC和施加到第六晶体管TR6的第六信号PB_SENSE中的每一个可具有HV电压电平。

由于HV电压被施加到第二晶体管TR2和第六晶体管TR6的栅极，所以禁止编程的存储器单元连接至的未选位线Unselected BLs可被预充电至VCORE电平。

另外，施加到第四晶体管TR4的栅极的电压可以是VSAPRECHN电压，并且施加到第五晶体管TR5的电压可以是0V(GND)。即，施加到第四晶体管TR4的第四信号SA_PRECH_N可具有VSAPRECHN电压电平，并且施加到第五晶体管TR5的第五信号TRANSO可以是0V电平。

在位线设置阶段(t1至t2)中，第六信号PB_SENSE从HV电平改变为低电平，但是第二信号SA_CSOC可维持在HV电平，并且第四信号SA_PRECH_N可维持在VSAPRECHN电平。

此后，在编程脉冲施加阶段(t2至t3)中，在第一通过电压VPASS1被施加到所有字线时，第六信号PB_SENSE可维持在VDPGM电平并且第二信号SA_CSOC可维持在HV电平，然后当编程电压VPGM被施加到所选字线Selected WL时，第六信号PB_SENSE和第二信号SA_CSOC可变为0V(GND)电平。

在实施方式中，在编程脉冲施加阶段(t2至t3)中，在第一通过电压VPASS1被施加到所有字线ALL WLs之后，编程电压VPGM可被施加到所选字线Selected WL并且第一通过电压VPASS1可维持在未选字线Unselected WLs中。

在实施方式中，在位线设置阶段(t1至t2)中，禁止编程的存储器单元连接至的未选位线Unselected BLs可被预充电至VCORE电平，并且随着第六信号PB_SENSE在t2达到VDPGM电平，编程的存储器单元连接至的所选位线Selected BL可被预充电至VDPGM电平。未选位线Unselected BLs和所选位线Selected BL可基于输入到页缓冲器的数据来预充电。

可通过在位线被预充电的状态下将编程电压VPGM施加到所选字线Selected WL来对连接到所选字线Selected WL的存储器单元当中的所选存储器单元进行编程。

在连接到所选字线Selected WL的存储器单元当中的所选存储器单元被编程之后，未选位线Unselected BLs和所选位线Selected BL可被放电，并且在验证阶段VERIFYPHASE中可再次被预充电。

在实施方式中，为了对所选存储器单元进行编程，在t2(或者在略早于t2的时间点)，漏极选择线电压VDSL可被施加到所选漏极选择线Selected DSL。即，高于0V的正电压可被施加到所选漏极选择线Selected DSL，以使连接到所选漏极选择线Selected DSL的漏极选择晶体管导通。

另外，在编程脉冲施加阶段(t2至t3)中，由于接地电压GND可被施加到图3的源极线SL，所以接地电压GND(即，0V)可被施加到所选源极选择线Selected SSL。当接地电压GND被施加到所选源极选择线Selected SSL时，连接到所选源极选择线Selected SSL的源极选择晶体管可截止。

在实施方式中，在编程脉冲施加阶段(t2至t3)中，作为接地电压GND的0V可被施加到未选漏极选择线Unselected DSLs和未选源极选择线Unselected SSLs。即，0V可被施加到未选漏极选择线Unselected DSLs和未选源极选择线Unselected SSLs，以使得未选存储器单元不被编程。

在设定的时间段期间编程电压VPGM被施加到所选字线Selected WL之后，第二通过电压VPASS2可被施加到所有字线Selected WL和Unselected WLs。即，在将编程电压VPGM施加到所选字线Selected WL之后并且在验证阶段VERIFY PHASE进行之前，相同的电压电平可被施加到所有字线。此后，所有字线(Selected WL和Unselected WLs)可被放电。

在所有字线被放电之后，可在验证阶段VERIFY PHASE中执行沟道初始化操作。

例如，在所有字线被放电之后，沟道初始化电压VINI可被施加到所有字线。此后，所选字线Selected WL可被放电，并且施加到未选字线Unselected WLs的电压可维持在沟道初始化电压VINI。沟道初始化电压VINI可以是第三通过电压VPASS3。

由于在所有字线的电压相同的状态下执行放电操作，所以不发生不同字线之间的耦合。因此，可防止一些字线的电压相对低于或高于其它字线的电压的现象。

在实施方式中，当编程阶段PROGRAM PHASE结束时，在t3，验证阶段VERIFY PHASE可进行。

在验证阶段VERIFY PHASE中，可执行沟道初始化操作。当执行沟道初始化操作时，沟道初始化电压VINI可被施加到所有字线，并且漏极源极线电压VDSL可被施加到所有漏极选择线和所有源极选择线(Selected DSL和Unselected DSLs以及Selected SSL和Unselected SSLs)。即，在验证电压被施加到所选字线之前，存储器单元的沟道可被初始化。

此后，所选字线Selected WL的电压可变为0V。即，在执行验证操作之前，所选字线WL的电压电平可被设定为沟道初始化电压VINI的电平，然后被放电以设定为0V。由于在未选字线Unselected WLs的电压维持为第三通过电压VPASS3时快速地执行验证操作，所以施加到未选字线Unselected WLs的电压可维持为第三通过电压VPASS3。

在存储器单元的沟道被初始化之后，未选漏极选择线Unselected DSLs和未选源极选择线Unselected SSLs被放电，因此那些线的电压可变为0V。

即，为了防止未选漏极选择线Unselected DSLs和未选源极选择线UnselectedSSLs变为特定电压电平，在漏极源极线电压VDSL在t3被施加到那些线之后，未选漏极选择线Unselected DSLs和未选源极选择线Unselected SSLs可被放电。

此后，验证电压VVFY可被施加到所选字线Selected WL。通过验证操作，可确定存储器单元是否已达到目标编程状态。施加到未选字线WLs的电压可维持为第三通过电压VPASS3。

当验证电压VVFY被施加到所选字线Selected WL时，可设定施加到页缓冲器的信号。

参照图4，当验证电压VVFY被施加到所选字线Selected WL时，施加到第六晶体管的栅极的电压可被设定为VPBSENSE电平，施加到第二晶体管的栅极的电压可被设定为VSACSOC，施加到第五晶体管的栅极的电压可被设定为VTRANSO电平，施加到第四晶体管的栅极的电压可被设定为0V(GND)。

即，第六信号PB_SENSE可以是VPBSENSE电平，第二信号SA_CSOC可以是VSACSOC电平，第五信号TRANSO可以是VTRANSO电平信号，第四信号SA_PRECH_N可以是0V的信号。

在感测数据之后，第四信号SA_PRECH_N可被设定为VSAPRECHN电平，并且第五信号TRANSO可被设定为0V。

当验证电压VVFY被施加到所选字线Selected WL时，可通过设定第六信号PB_SENSE、第二信号SA_CSOC、第五信号TRANSO和第四信号SA_PRECH_N的电平来对所选存储器单元连接至的位线的电压进行预充电。由于不对未选存储器单元执行验证操作，所以未选存储器单元连接至的位线可不被预充电。

在执行验证操作之后，第三通过电压可被施加到所有字线Selected WL和Unselected WLs，并且所有这些字线可被同时放电。即，可执行均衡操作。

由于验证操作已结束，所以第六信号PB_SENSE和第二信号SA_CSOC可被设定为0V(GND)。

在执行均衡操作之后，所有字线Selected WL和Unselected WLs、所有漏极选择线Selected DSL和Unselected DSLs以及所有源极选择线Selected SSL和Unselected SSLs可被放电并且可达到0V。

在实施方式中，当所选存储器单元通过验证操作时，编程操作可结束。然而，当所选存储器单元未通过验证操作时，可执行下一编程循环。

图6是示出在编程操作期间在各个阶段中执行的位线预充电操作的图。

参照图5和图6，在图5所示的电压当中，图6示出施加到所选字线Selected WL的电压和施加到未选字线Unselected WLs的电压以及禁止编程的存储器单元连接至的未选位线Unselected BLs和允许编程的所选存储器单元连接至的所选位线Selected BL中设定的电压电平。

在实施方式中，在第一通过电压VPASS1被施加到所选字线Selected WL和未选字线Unselected WLs之前，禁止编程的存储器单元连接至的未选位线Unselected BLs可首先被预充电至VCORE电平。即，由于未选存储器单元未被编程，所以未选存储器单元连接至的位线可被预充电至VCORE电平。

此后，当第一通过电压VPASS1开始被施加到所选字线Selected WL和未选字线Unselected WLs时，作为所选存储器单元连接至的位线的所选位线Selected BL可被预充电至VDPGM电平，以使得对所选存储器单元执行编程操作。

在编程电压被施加到所选字线Selected WL之后，第二通过电压VPASS2可被施加到所选字线Selected WL和未选字线Unselected WLs，并且当所选字线Selected WL和未选字线Unselected WLs的电位等于第二通过电压VPASS2时，所选字线Selected WL和未选字线Unselected WLs可被同时放电。当所选字线Selected WL和未选字线Unselected WLs被放电时，所选位线Selected BL和未选位线Unselected BLs也可被一起放电。

在编程阶段PROGRAM PHASE之后执行的验证阶段VERIFY PHASE中，沟道初始化电压VINI可被施加到所有字线Selected WL和Unselected WLs。此后，所选字线Selected WL可被放电，并且施加到未选字线Unselected WLs的电压可维持在沟道初始化电压VINI。沟道初始化电压可以是第三通过电压VPASS3。

验证电压可被施加到所选字线Selected WL以验证所选存储器单元是否被编程，并且所选存储器单元连接至的所选位线Selected BL可通过施加到图4的第六晶体管TR6的电压电平VPBSENSE与第六晶体管TR6的阈值电压电平VTH之间的差VPBSENSE-VTH预充电。当所选存储器单元连接至的位线被预充电时，可通过在验证操作期间流过感测节点SO的电流的大小的改变来确定编程通过还是失败。

然而，在编程阶段PROGRAM PHASE和验证阶段VERIFY PHASE中，由于所选位线Selected BL和未选位线Selected BL中的每一个被预充电，然后被放电，即，由于位线在各个阶段中被预充电，所以在编程操作中消耗的时间可延长。

因此，在本公开中，提出了一种在编程阶段PROGRAM PHASE和验证阶段VERIFYPHASE二者期间对位线进行预充电而不放电的方法。

图7是示出本公开中执行的位线预充电操作的图。

参照图7，图7示出在编程操作中在编程阶段PROGRAM PHASE和验证阶段VERIFYPHASE二者期间当对位线进行预充电而不放电时，施加到所选字线Selected WL和未选字线Unselected WLs的电压以及设定到禁止编程的存储器单元连接至的未选位线UnselectedBLs和允许编程的所选存储器单元连接至的所选位线Selected BL的电压电平。

在实施方式中，在编程阶段PROGRAM PHASE中，时段t1至t2可以是位线设置阶段，时段t2至t3可以是编程脉冲施加阶段，并且可在时段t3至t4中执行验证阶段VERIFYPHASE。

在实施方式中，在第一通过电压VPASS1被施加到所选字线Selected WL和未选字线Unselected WLs之前，禁止编程的存储器单元连接至的未选位线Unselected BLs可首先被预充电至VCORE电平。即，由于未选存储器单元未被编程，所以未选存储器单元连接至的位线可被预充电至VCORE电平。

此后，当第一通过电压VPASS1开始被施加到所选字线Selected WL和未选字线Unselected WLs时，作为所选存储器单元连接至的位线的所选位线Selected BL可被预充电，以使得对所选存储器单元执行编程操作。

然而，与图5和图6所示的处理不同，所选位线Selected BL可被预充电至VPBSENSE-VTH电平，该电平是施加到第六晶体管TR6的电压电平VPBSENSE与第六晶体管TR6的阈值电压电平VTH之间的差，不同于VDPGM电平(参见图5和图6)。即，在图5和图6的验证阶段中，所选位线Selected BL可被预充电至预充电电平。

在实施方式中，当在编程阶段PROGRAM PHASE中所选位线Selected BL和未选位线Unselected BLs被预充电时，在编程阶段PROGRAM PHASE之后，预充电的电位电平即使在验证阶段VERIFY PHASE中也可维持在所选位线Selected BL和未选位线Unselected BLs。因此，由于在验证阶段VERIFY PHASE中位线没有再次放电和预充电，所以在编程操作中消耗的时间可缩短。

由于所选位线Selected BL被预充电至VPBSENSE-VTH电平，所以电压VPGM+OFFSET(其中OFFSET是正电压)可被施加到所选字线Selected WL，以便对所选存储器单元进行编程。本文中，在作为阶跃电压逐渐增加之前，电压VPGM是与所选存储器单元的目标状态对应的默认电压或起始电压，以用于对所选存储器单元进行编程。此外，OFFSET可大于或等于VPBSENSE-VTH，VPBSENSE-VTH是在验证阶段VERIFY PHASE中所选位线Selected BL预充电电平。

即，由于所选位线Selected BL利用比在编程阶段PROGRAM PHASE和验证阶段VERIFY PHASE中的每一个中对位线进行预充电时使用的电压高的电压电平VPBSENSE-VTH来预充电，所以施加到所选字线Selected WL的电压大于或等于偏移电压OFFSET。此外，VDPGM电平可与VPBSENSE-VTH电平相同。

当比编程电压VPGM大偏移电压OFFSET的电压VPGM+OFFSET被施加到所选字线Selected WL时，所选存储器单元可被编程到目标编程状态。

此后，在验证阶段VERIFY PHASE中，所选位线Selected BL和未选位线UnselectedBLs的电位电平可分别维持在与编程阶段PROGRAM PHASE中相同的电平。

例如，在验证阶段VERIFY PHASE中，所选位线Selected BL的电位电平维持在VPBSENSE-VTH电平，因此可通过所选位线Selected BL感测所选存储器单元。当未选位线Unselected BLs的电位电平维持在VCORE电平时，也可感测未选存储器单元，但是仅确定所选存储器单元的编程操作是否通过；因此，感测未选存储器单元的结果可被忽略。

当将验证电压VVFY施加到所选字线的操作完成时，所选位线Selected BL和未选位线Unselected BLs可被放电。

结果，在编程操作期间，所选位线Selected BL和未选位线Unselected BLs在编程阶段PROGRAM PHASE中被预充电，即使在验证阶段VERIFY PHASE中也维持预充电电平，因此可对位线执行一次预充电而不放电。因此，由于通过对所选位线Selected BL和未选位线Unselected BLs的一次预充电执行编程操作，所以编程操作时间可减少。

图8是示出为参照图7描述的位线预充电操作向页缓冲器添加预充电电路的图。

参照图4和图8，除了图4的第一页缓冲器PB1之外，图8示出包括预充电电路123_1PRE的第一页缓冲器。在实施方式中，预充电电路123_1PRE可包括第七晶体管TR7和第八晶体管TR8。第七晶体管TR7和第八晶体管TR8可被实现为PMOS晶体管。作为数据信号的第三信号QS可被施加到第七晶体管TR7的栅极，并且作为反相预充电信号的第八信号SA_PRE_N可被施加到第八晶体管TR8的栅极。第三信号QS可与施加到图4的第三晶体管TR3的栅极的信号相同。

图8中的也存在于图4中并且已结合该图描述的元件这里不再描述。

在实施方式中，第三信号QS可根据存储器单元是否被编程而变化。当连接到位线的存储器单元是要执行编程操作的所选存储器单元时，在编程阶段PROGRAM PHASE和验证阶段VERIFY PHASE二者期间，第三信号QS可处于VQS电平。相反，当连接到位线的存储器单元是禁止编程的未选存储器单元时，在编程阶段PROGRAM PHASE和验证阶段VERIFY PHASE二者期间，第三信号QS可处于0V(GND)电平。

因此，当连接到位线的存储器单元是所选存储器单元时，由于在编程阶段PROGRAMPHASE和验证阶段VERIFY PHASE二者期间第三信号QS具有VQS电平，所以第七晶体管TR7截止以阻挡VCORE电压施加到位线。因此，当施加到第六晶体管TR6的栅极的第六信号PB_SENSE处于VPBSENSE电平时，位线可被预充电至VPBSENSE-VTH电平。根据实施方式，第六信号PB_SENSE在位线设置阶段(t1至t2)期间可以是0V(GND)，并且在编程脉冲施加阶段(t2至t3)和验证阶段VERIFY PHASE期间可以是VPBSENSE。

然而，当连接到位线的存储器单元是未选存储器单元时，由于在编程阶段PROGRAMPHASE和验证阶段VERIFY PHASE二者期间第三信号QS为0V(GND)，所以在编程阶段PROGRAMPHASE和验证阶段VERIFY PHASE二者期间第七晶体管TR7导通。因此，在编程阶段PROGRAMPHASE和验证阶段VERIFY PHASE二者期间，在第八晶体管TR8导通(即，第八信号SA_PRE_N为0V(GND))时，位线可被预充电至VCORE电平。

图9是示出根据本公开的实施方式的施加到页缓冲器的信号的图。

参照图8和图9，图9是示出施加到图8的第一页缓冲器PB1中所包括的晶体管的栅极的信号和设定到位线BL的电位电平的图。

此外，施加到页缓冲器中所包括的晶体管的栅极的电压或信号可由图2的电压发生器122生成。

在实施方式中，在位线设置阶段(t1至t2)中，第一信号PRECHSO_N、第八信号SA_PRE_N和第四信号SA_PRECH_N可从VCORE电平改变为0V(GND)电平。

另外，当通过位线BL连接到第一页缓冲器PB1的存储器单元是所选存储器单元(ALLOW)时，第三信号QS可从0V(GND)电平改变为VQS电平。然而，当通过位线BL连接到第一页缓冲器PB1的存储器单元是未选存储器单元(INHIBIT)时，第三信号QS可从VQS电平改变为0V(GND)电平。

在位线设置阶段t1至t2中，第六信号PB_SENSE、第二信号SA_CSOC和第五信号TRANSO可维持在0V(GND)电平。

因此，在位线设置阶段(t1至t2)中，当通过位线BL连接到第一页缓冲器PB1的存储器单元是未选存储器单元时，即，作为禁止编程的存储器单元连接至的位线的未选位线Unselected BLs可被预充电至VCORE电平。然而，当通过位线BL连接到第一页缓冲器PB1的存储器单元是所选存储器单元时，即，作为允许编程的存储器单元连接至的位线的所选位线Selected BL可不被预充电并且可处于0V(GND)电平。

例如，当通过位线BL连接到第一页缓冲器PB1的存储器单元是未选存储器单元时，随着第二晶体管TR2和第六晶体管TR6截止并且第七晶体管TR7和第八晶体管TR8导通，位线BL可被预充电至VCORE电平。当通过位线BL连接到第一页缓冲器PB1的存储器单元是所选存储器单元时，随着在位线设置阶段(t1至t2)中第二晶体管TR2、第六晶体管TR6和第七晶体管TR7截止，位线BL的电位可在位线设置阶段(t1至t2)中处于0V(GND)电平。

在位线设置阶段(t1至t2)之后，当编程脉冲施加阶段(t2至t3)开始时，即，当第一通过电压VPASS1开始被施加到所有字线Selected WL和Unselected WLs时，第六信号PB_SENSE可从0V(GND)电平改变为VPBSENSE电平，第二信号SA_CSOC可从0V(GND)电平改变为VSACSOC电平，并且第五信号TRANSO可从0V(GND)电平改变为VTRANSO电平。

因此，当编程脉冲施加阶段(t2至t3)开始时，通过位线BL连接到第一页缓冲器PB1的存储器单元是未选存储器单元，即，作为禁止编程(INHIBIT)的存储器单元连接至的位线的未选位线Unselected BLs可维持在VCORE电平。然而，当通过位线BL连接到第一页缓冲器PB1的存储器单元是所选存储器单元时，即，作为允许编程(ALLOW)的存储器单元连接至的位线的所选位线Selected BL可被预充电至VPBSENSE-VTH电平。

例如，由于在编程脉冲施加阶段(t2至t3)中第七晶体管TR7和第八晶体管TR8仍导通，所以位线BL的电位可在编程脉冲施加阶段(t2至t3)中维持在VCORE电平。

例如，当通过位线BL连接到第一页缓冲器PB1的存储器单元是所选存储器单元时，随着在编程脉冲施加阶段(t2至t3)中第一晶体管TR1、第二晶体管TR2和第六晶体管TR6导通并且第七晶体管TR7截止，位线BL可在编程脉冲施加阶段(t2至t3)中通过施加到第六晶体管TR6的电压电平VPBSENSE与第六晶体管TR6的阈值电压电平VTH之间的差VPBSENSE-VTH预充电。

此后，当验证电压被施加到所选字线并且第三通过电压VPASS3被施加到未选字线时，可执行验证操作。

当将验证电压施加到所选字线的操作结束时，第六信号PB_SENSE、第二信号SA_CSOC和第五信号TRANSO可改变为0V(GND)电平。第一信号PRECHSO_N、第八信号SA_PRE_N和第四信号SA_PRECH_N可改变为VCORE电平。

另外，当通过位线BL连接到第一页缓冲器PB1的存储器单元是所选存储器单元时，第三信号QS可改变为0V(GND)电平，并且当通过位线BL连接到第一页缓冲器PB1的存储器单元是未选存储器单元时，第三信号QS可改变为VQS电平。

因此，在验证电压被施加到所选字线之后，所选位线Selected BL和未选位线Unselected BLs二者可被放电。此后，在新的编程循环中，所选位线Selected BL和未选位线Unselected BLs可被再次预充电。

图10是示出对要执行编程操作的位线和禁止编程操作的位线进行预充电的方法的图。

图10示出要执行编程操作的存储器单元连接至的所选位线Selected BL被预充电的路径1003以及禁止编程操作的存储器单元连接至的未选位线Unselected BLs被预充电的路径1001。

在实施方式中，在位线设置阶段(图9的t1至t2)中，作为禁止编程(INHIBIT)的存储器单元连接至的位线的未选位线Unselected BLs可被预充电至VCORE电平。

参照图9和图10，在位线设置阶段(图9的t1至t2)中，当通过位线BL连接到页缓冲器的存储器单元是未选存储器单元时，随着第二晶体管TR2和第六晶体管TR6截止并且第七晶体管TR7和第八晶体管TR8导通，位线BL可被预充电至VCORE电平。即，VCORE电压可通过第七晶体管TR7和第八晶体管TR8传送至位线BL(1001)。

然而，当通过位线BL连接到页缓冲器的存储器单元是所选存储器单元时，随着在位线设置阶段(t1至t2)中第二晶体管TR2、第六晶体管TR6和第七晶体管TR7截止，在位线设置阶段(t1至t2)中位线BL可不被预充电并且可处于0V(GND)电平。

此后，当编程脉冲施加阶段(图9的t2至t3)开始时，在通过位线BL连接到页缓冲器的存储器单元是所选存储器单元的情况下，随着第一晶体管TR1、第二晶体管TR2和第六晶体管TR6导通并且第七晶体管TR7截止，位线BL可通过施加到第六晶体管TR6的电压电平VPBSENSE与第六晶体管TR6的阈值电压电平VTH之间的差VPBSENSE-VTH预充电(1003)。

然而，当通过位线BL连接到页缓冲器的存储器单元是未选存储器单元时，由于在编程脉冲施加阶段(t2至t3)中第七晶体管TR7和第八晶体管TR8仍导通，所以在编程脉冲施加阶段(t2至t3)中位线BL的电位可维持在VCORE电平。

在实施方式中，在编程阶段PROGRAM PHASE中，由于所选存储器单元连接至的位线被预充电至VPBSENSE-VTH电平，所以比编程电压VPGM大偏移电压OFFSET的电压VPGM+OFFSET可被施加到所选存储器单元连接至的所选字线Selected WL。本文中，在作为阶跃电压逐渐增加之前，电压VPGM是与所选存储器单元的目标状态对应的默认电压或起始电压，以用于对所选存储器单元进行编程。此外，OFFSET可大于或等于VPBSENSE-VTH，VPBSENSE-VTH是在验证阶段VERIFY PHASE中所选位线Selected BL预充电电平。

图11是示出根据本公开的另一实施方式的施加到页缓冲器的信号的图。

与图9不同，图11示出在电压从VPASS1电平增加至VPGM电平之后，电压从VPGM电平增加至VPGM+OFFSET电平，而非在第一通过电压VPASS1被施加到所选字线Selected WL之后立即从VPASS1电平增加至VPGM+OFFSET电平的情况。除了所选位线Selected BL被预充电的时间之外，图11与图9相同，因此重复的内容这里不再重复。

在图9的实施方式中，当施加第一通过电压VPASS1(t21)时，第六信号PB_SENSE从0V(GND)电平改变为VPBSENSE电平，第二信号SA_CSOC从OV(GND)电平改变为VSACSOC电平，并且第五信号TRANSO从0V(GND)电平改变为VTRANSO电平。

然而，在图11的实施方式中，当施加到所选字线Selected WL的电压从VPASS1电平增加至VPGM电平(t22)时，第六信号PB_SENSE可从0V(GND)电平改变为VPBSENSE电平，第二信号SA_CSOC可从0V(GND)电平改变为VSACSOC电平。此外，当施加到所选字线Selected WL的电压从VPGM电平增加至VPGM+OFFSET电平(t23)时，第五信号TRANSO可从0V(GND)电平改变为VTRANSO电平。

因此，当施加到所选字线Selected WL的电压从VPASS1电平增加至VPGM电平(t22)时，在通过位线BL连接到第一页缓冲器PB1的存储器单元是未选存储器单元的情况下，即，禁止编程(INHIBIT)的存储器单元连接至的未选位线Unselected BLs可维持在VCORE电平。

然而，当通过位线BL连接到第一页缓冲器PB1的存储器单元是所选存储器单元时，即，当施加到所选字线Selected WL的电压从VPASS1电平增加至VPGM电平(t22)时，作为允许编程(ALLOW)的存储器单元连接至的所选位线Selected BL的所选位线Selected BL可被预充电至VPBSENSE-VTH电平。

结果，当施加到所选字线Selected WL的电压从0V增加至VPASS1电平并且从VPASS1电平增加至VPGM电平时，即，当施加到所选字线Selected WL的电压逐步增加时，当电压从VPGM电平增加至VPGM+OFFSET电平时，所选位线Selected BL可被预充电。

图12是示出根据本公开的实施方式的存储器装置的操作的图。

参照图12，在操作S1201中，存储器装置可在将通过电压施加到所选字线之前对未选位线进行预充电。未选位线可指禁止编程的存储器单元连接至的位线。

在实施方式中，可设定施加到页缓冲器中所包括的晶体管的栅极的电压电平以对未选位线进行预充电。

在操作S1203中，当将通过电压施加到所选字线时，所选位线可被预充电。所选位线可连接到要执行编程操作的存储器单元，并且所选位线可被预充电至与施加到连接位线和锁存器的晶体管的栅极的信号的电平与对应晶体管的阈值电压的大小之间的差对应的电压电平。

此后，在操作S1205中，在编程阶段和验证阶段中，所选位线和未选位线可维持在其相应预充电电平。即，在编程阶段和验证阶段二者期间，位线可仅被预充电一次而不放电。

在操作S1207中，在验证电压被施加到所选字线之后，存储器装置可在均衡所选字线和未选字线时对所选位线和未选位线进行放电。即，由于一个编程循环随着验证阶段结束而结束，所以所选位线和未选位线可被放电。此后，当执行新的编程循环时，所选位线和未选位线可再次被预充电。

图13是示出图1的存储控制器的另一实施方式的图。

存储控制器1000连接到主机和存储器装置。存储控制器1000被配置为响应于来自主机(例如，图1的主机300)的请求而访问存储器装置。例如，存储控制器1000被配置为控制存储器装置的写操作、读操作、擦除操作和后台操作。存储控制器1000被配置为提供存储器装置与主机之间的接口。存储控制器1000被配置为驱动用于控制存储器装置的固件。

参照图13，存储控制器1000可包括处理器1010、存储器缓冲器1020、纠错电路(ECC)1030、主机接口1040、缓冲器控制器(或缓冲器控制电路)1050、存储器接口1060和总线1070。

总线1070可被配置为在存储控制器1000的组件之间提供通道。

处理器1010可控制存储控制器1000的总体操作并且可执行逻辑运算。处理器1010可通过主机接口1040与外部主机通信，并且通过存储器接口1060与存储器装置通信。另外，处理器1010可通过缓冲器控制器1050与存储器缓冲器1020通信。处理器1010可使用存储器缓冲器1020作为操作存储器、高速缓存存储器或缓冲存储器来控制存储装置的操作。

处理器1010可执行FTL的功能。处理器1010可通过FTL将主机所提供的LBA转换为PBA。FTL可使用映射表来接收LBA并将LBA转换为PBA。可由闪存转换层应用任何合适的地址映射方法。使用哪一映射方法取决于系统所使用的映射单元。为此，各种地址映射方法可用，包括页映射方法、块映射方法和混合映射方法。

处理器1010被配置为将从主机接收的数据随机化。例如，处理器1010可使用随机化种子将从主机接收的数据随机化。随机化的数据作为要存储的数据被提供给存储器装置并被编程到存储器单元阵列。

处理器1010可通过驱动软件或固件来执行随机化和去随机化。

存储器缓冲器1020可用作处理器1010的操作存储器、高速缓存存储器或缓冲存储器。存储器缓冲器1020可存储由处理器1010执行的代码和命令。存储器缓冲器1020可存储由处理器1010处理的数据。存储器缓冲器1020可包括静态RAM(SRAM)或动态RAM(DRAM)。

纠错电路1030可执行纠错。纠错电路1030可基于要通过存储器接口1060写到存储器装置的数据来执行纠错编码(ECC编码)。纠错编码的数据可通过存储器接口1060被传送至存储器装置。纠错电路1030可对通过存储器接口1060从存储器装置接收的数据执行纠错解码(ECC解码)。例如，纠错电路1030可作为存储器接口1060的组件被包括在存储器接口1060中。

主机接口1040被配置为在处理器1010的控制下与外部主机通信。主机接口1040可被配置为使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、高速外围组件互连(高速PCI)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插存储器模块(DIMM)、寄存DIMM(RDIMM)和/或负载减少DIMM(LRDIMM)的各种通信协议中的至少一种来执行通信。

缓冲器控制器1050被配置为在处理器1010的控制下控制存储器缓冲器1020。

存储器接口1060被配置为在处理器1010的控制下与存储器装置通信。存储器接口1060可通过通道与存储器装置通信命令、地址和数据。

在另一实施方式中，存储控制器1000可不包括存储器缓冲器1020和缓冲器控制器1050。这些组件中的每一个可单独地提供并在操作上联接到存储控制器1000。

例如，处理器1010可使用代码来控制存储控制器1000的操作。处理器1010可从设置在存储控制器1000内部的非易失性存储器装置(例如，只读存储器)加载代码。作为另一示例，处理器1010可通过存储器接口1060从存储器装置加载代码。

例如，存储控制器1000的总线1070可被分成控制总线和数据总线。数据总线可被配置为在存储控制器1000内发送数据，并且控制总线可被配置为在存储控制器1000内发送诸如命令和地址的控制信息。数据总线和控制总线可彼此分离以不相互干扰，也不相互影响。数据总线可连接到主机接口1040、缓冲控制器1050、纠错电路1030和存储器接口1060。控制总线可连接到主机接口1040、处理器1010、缓冲控制器1050、存储器缓冲器1202和存储器接口1060。

图14是示出根据本公开的实施方式的应用了存储装置的存储卡系统的框图。

参照图14，存储卡系统2000包括存储控制器2100、存储器装置2200和连接器2300。

存储控制器2100连接到存储器装置2200。存储控制器2100被配置为访问存储器装置2200。例如，存储控制器2100被配置为控制存储器装置2200的读操作、写操作、擦除操作和后台操作。存储控制器2100被配置为提供存储器装置2200与主机之间的接口。存储控制器2100被配置为驱动用于控制存储器装置2200的固件。存储器装置2200可与参照图2描述的图1的存储器装置100相同地配置。

作为示例，存储控制器2100可包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口和纠错电路的组件。

存储控制器2100可通过连接器2300与外部装置通信。存储控制器2100可根据特定通信标准与外部装置(例如，主机)通信。作为示例，存储控制器2100被配置为通过诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、FireWire、通用闪存(UFS)、Wi-Fi、蓝牙和/或NVMe的各种通信标准中的至少一种与外部装置通信。作为示例，连接器2300可由上述各种通信标准中的至少一种定义。

作为示例，存储器装置2200可被实现为诸如电可擦除可编程ROM(EEPROM)、NAND闪存、NOR闪存、相变RAM(PRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)和/或自旋转移矩磁性RAM(STT-MRAM)的各种非易失性存储器元件中的任一种。

存储控制器2100和存储器装置2200可被集成到一个半导体装置中以配置诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro或eMMC)、SD卡(SD、miniSD、microSD或SDHC)和/或通用闪存(UFS)的存储卡。

在实施方式中，当存储器装置2200执行编程操作时，存储器装置2200可对连接图2的页缓冲器PB1至PBn和存储器单元阵列110的位线BL1至BLn预充电一次。即，即使位线BL1至BLn仅被预充电一次，也可执行编程操作。

例如，在编程操作期间，位线BL1至BLn可在编程阶段中被预充电，然后被放电，并且位线BL1至BLn可在验证阶段中再次被预充电。然而，在编程阶段中，存储器装置2200可对位线BL1至BLn进行预充电，然后维持预充电电平而不放电。

在实施方式中，存储器装置2200可包括预充电电路以用于仅对位线BL1至BLn预充电一次。预充电电路可由多个晶体管配置，并且这多个晶体管可导通或截止以对位线进行预充电。

在实施方式中，在编程电压被施加到要执行编程操作的所选存储器单元连接至的所选字线Selected WL并且通过电压被施加到未选字线Unselected WLs之前，位线BL1至BLn可被预充电。根据特定位线是否包括要执行编程操作的存储器单元，位线BL1至BLn可被预充电至不同的电平。

例如，当要执行编程操作的存储器单元连接到位线时，用于对对应位线进行预充电的电压可被施加到位线连接至的页缓冲器。预充电电路可不连接到位线并且可与位线分离。

作为另一示例，当连接到位线的存储器单元当中不存在要执行编程操作的存储器单元时，用于对对应位线进行预充电的电压可被施加到位线连接至的页缓冲器。预充电电路可连接到位线。

施加到所选字线Selected WL的电压可以是比编程电压大偏移电压的电压。当在编程阶段中位线BL1至BLn被预充电时，由于连接到所选存储器单元的位线的电位被设定为0V以外的特定电平，所以编程电压可被设定为大偏移电压。

在实施方式中，在编程电压被施加到所选字线Selected WL之前，位线BL1至BLn可被预充电，并且位线BL1至BLn的电位可继续维持初始预充电电平。此后，当向所选字线Selected WL施加验证电压的操作完成时，位线BL1至BLn可被放电。

结果，在编程操作期间，由于位线BL1至BLn不被重复地预充电或放电，而是仅被预充电或放电一次，所以在编程操作中消耗的时间可减少。

图15是示出根据本公开的实施方式的应用了存储装置的固态驱动器(SSD)系统的框图。

参照图15，SSD系统3000包括主机3100和SSD 3200。SSD 3200通过信号连接器3001来与主机3100交换信号SIG，并且通过电源连接器3002来接收电力PWR。SSD 3200包括SSD控制器3210、多个闪存3221至322n、辅助电源装置3230和缓冲存储器3240。

在实施方式中，SSD控制器3210可执行图1的存储控制器200的功能。

SSD控制器3210可响应于从主机3100接收的信号SIG(可以是不止一个信号)来控制多个闪存3221至322n。作为示例，信号SIG可基于主机3100与SSD 3200之间的接口。例如，信号SIG可由诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、FireWire、通用闪存(UFS)、Wi-Fi、蓝牙和/或NVMe的接口中的至少一个定义。

在实施方式中，当闪存3221至322n执行编程操作时，闪存3221至322n可仅对连接包括在闪存3221至322n中的每一个中的页缓冲器和存储器单元阵列的位线预充电一次。即，即使位线仅被预充电一次，也可执行编程操作。

例如，在编程操作期间，位线可在编程阶段中被预充电，然后被放电，并且在验证阶段中位线可再次被预充电。然而，在编程阶段中，闪存3221至322n可对位线进行预充电，然后维持预充电电平而不放电。

在实施方式中，闪存3221至322n可包括预充电电路以用于仅对位线预充电一次。预充电电路可由多个晶体管配置，这多个晶体管可导通或截止以对位线进行预充电。

在实施方式中，在编程电压被施加到要执行编程操作的所选存储器单元连接至的所选字线Selected WL并且通过电压被施加到未选字线Unselected WLs之前，位线可被预充电。根据特定位线是否包括要执行编程操作的存储器单元，位线可被预充电至不同的电平。

例如，当连接到位线的存储器单元当中存在要执行编程操作的存储器单元时，用于对对应位线进行预充电的电压可被施加到位线连接至的页缓冲器。预充电电路可不连接到位线并且可与位线分离。

作为另一示例，当连接到位线的存储器单元当中不存在要执行编程操作的存储器单元时，用于对对应位线进行预充电的电压可被施加到位线连接至的页缓冲器。预充电电路可连接到位线。

施加到所选字线Selected WL的电压可以是比编程电压大偏移电压的电压。当在编程阶段中位线被预充电时，由于连接到所选存储器单元的位线的电位被设定为0V以外的特定电平，所以编程电压可被设定为大偏移电压。

在实施方式中，在编程电压被施加到所选字线Selected WL之前，位线可被预充电，并且位线的电位可继续维持初始预充电电平。此后，当向所选字线Selected WL施加验证电压的操作完成时，位线可被放电。

结果，在编程操作期间，由于位线不被重复地预充电或放电，而是仅被预充电或放电一次，所以在编程操作中消耗的时间可减少。

辅助电源装置3230通过电源连接器3002连接到主机3100。辅助电源装置3230可从主机3100接收电力PWR并且可对电力进行充电。当来自主机3100的电力供应不平稳时，辅助电源装置3230可提供SSD 3200的电力。作为示例，辅助电源装置3230可设置在SSD 3200中或设置在SSD 3200外部。例如，辅助电源装置3230可设置在主板上并且可向SSD 3200提供辅助电力。

缓冲存储器3240作为SSD 3200的缓冲存储器操作。例如，缓冲存储器3240可暂时存储从主机3100接收的数据或从多个闪存3221至322n接收的数据，或者可暂时存储闪存3221至322n的元数据(例如，映射表)。缓冲存储器3240可包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。

图16是示出根据本公开的实施方式的应用了存储装置的用户系统的框图。

参照图16，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。

应用处理器4100可驱动包括在用户系统4000中的组件、操作系统(OS)、用户程序等。例如，应用处理器4100可包括控制包括在用户系统4000中的组件的控制器、接口、图形引擎等。应用处理器4100可作为系统芯片(SoC)提供。

存储器模块4200可作为用户系统4000的主存储器、操作存储器、缓冲存储器或高速缓存存储器操作。存储器模块4200可包括诸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3SDRAM、LPDDR SDARM、LPDDR2 SDRAM和LPDDR3SDRAM的易失性随机存取存储器或诸如PRAM、ReRAM、MRAM和FRAM的非易失性随机存取存储器。例如，应用处理器4100和存储器模块4200可基于堆叠式封装(POP)来封装并作为一个半导体封装提供。

网络模块4300可与外部装置通信。例如，网络模块4300可支持诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进、Wimax、WLAN、UWB、蓝牙和WI-FI的无线通信。例如，网络模块4300可被包括在应用处理器4100中。

存储模块4400可存储数据。例如，存储模块4400可存储从应用处理器4100接收的数据。另选地，存储模块4400可将存储在存储模块4400中的数据发送到应用处理器4100。例如，存储模块4400可被实现为诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、NAND闪存、NOR闪存和三维NAND闪存的非易失性半导体存储器元件。例如，存储模块4400可作为诸如存储卡的可移除存储装置(可移除驱动器)以及用户系统4000的外部驱动器来提供。

例如，存储模块4400可包括多个非易失性存储器装置，其各自可与参照图2和图3描述的存储器装置相同地操作。存储模块4400可与参照图1描述的存储装置50相同地操作。

在实施方式中，当存储模块4400执行编程操作时，存储模块4400可仅对连接包括在存储模块4400中的页缓冲器和存储器单元阵列的位线预充电一次。即，即使位线仅被预充电一次，也可执行编程操作。

例如，在编程操作期间，位线可在编程阶段中被预充电，然后被放电，并且在验证阶段中位线可再次被预充电。然而，在编程阶段中，存储模块4400可对位线进行预充电，然后维持预充电电平而不放电，而无需划分编程阶段和验证阶段。

在实施方式中，存储模块4400可包括预充电电路以用于仅对位线预充电一次，而无需划分编程阶段和验证阶段。预充电电路可由多个晶体管配置，这多个晶体管可导通或截止以对位线进行预充电。

在实施方式中，在编程电压被施加到要执行编程操作的所选存储器单元连接至的所选字线Selected WL并且通过电压被施加到除了所选字线Selected WL之外的未选字线Unselected WLs之前，位线可被预充电。根据连接到位线的存储器单元当中是否存在要执行编程操作的存储器单元，位线可被预充电至不同的电平。

例如，当连接到位线的存储器单元当中存在要执行编程操作的存储器单元时，用于对对应位线进行预充电的电压可被施加到位线连接至的页缓冲器。预充电电路可不连接到位线并且可与位线分离。

作为另一示例，当连接到位线的存储器单元当中不存在要执行编程操作的存储器单元时，用于对对应位线进行预充电的电压可被施加到位线连接至的页缓冲器。预充电电路可连接到位线。

施加到所选字线Selected WL的电压可以是比编程电压大偏移电压的电压。当在编程阶段中位线被预充电时，由于连接到所选存储器单元的位线的电位被设定为0V以外的特定电平，所以编程电压可大偏移电压。

在实施方式中，在编程电压被施加到所选字线Selected WL之前，位线可被预充电，并且位线的电位可继续维持初始预充电电平。此后，当向所选字线Selected WL施加验证电压的操作完成时，位线可被放电。

结果，在编程操作期间，由于位线不被重复地预充电或放电，而是仅被预充电或放电一次，所以在编程操作中消耗的时间可减少。

用户接口4500可包括用于向应用处理器4100输入数据或指令或者用于向外部装置输出数据的接口。例如，用户接口4500可包括诸如键盘、键区、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口。用户接口4500可包括诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器的用户输出接口。

尽管结合各种实施方式示出和描述了本发明，但是鉴于本公开，本领域技术人员将认识到，可进行各种修改。本发明涵盖落在权利要求的范围内的所有这些修改。

相关申请的交叉引用

本申请要求2020年8月12日提交的韩国专利申请号10-2020-0101435的优先权，其整体通过引用并入本文。

Claims (20)

1.一种存储器装置，该存储器装置包括：

存储器单元阵列；

页缓冲器组，该页缓冲器组通过多条位线连接到所述存储器单元阵列；以及

电压发生器，该电压发生器被配置为生成电压以施加到所述页缓冲器组中所包括的多个页缓冲器中的每一个，

其中，所述多个页缓冲器中的每一个包括预充电电路，该预充电电路被配置为控制所述多条位线的电位电平维持在预充电电平。

2.根据权利要求1所述的存储器装置，其中，所述预充电电路包括将电源电压选择性地连接到第二晶体管的第一晶体管，该第二晶体管将所述第一晶体管选择性地连接到所述多条位线中的任一条。

3.根据权利要求2所述的存储器装置，其中，当为编程操作选择与连接到所述第二晶体管的所述位线连接的存储器单元时，在增加所述多条位线当中的连接到所述第二晶体管的所述位线的电位的操作期间，所述电压发生器生成用于使所述第一晶体管截止的电压。

4.根据权利要求3所述的存储器装置，其中，所述电压发生器生成用于使所述第一晶体管截止的电压，直至将验证电压施加到与所选存储器单元连接的所选字线的操作完成为止。

5.根据权利要求3所述的存储器装置，其中，所述电压发生器生成比与所选存储器单元的目标编程状态对应的默认编程电压高偏移电压的电压并将所生成的电压施加到所选字线。

6.根据权利要求2所述的存储器装置，其中，当与连接到所述第二晶体管的所述位线连接的存储器单元均不是编程操作的目标时，在增加所述多条位线当中的与所述第二晶体管连接的所述位线的电位的操作期间，所述电压发生器生成用于使所述第一晶体管和所述第二晶体管导通的电压。

7.根据权利要求6所述的存储器装置，其中，所述电压发生器生成用于使所述第一晶体管和所述第二晶体管导通的电压，直至将验证电压施加到与执行所述编程操作的所选存储器单元连接的所选字线的操作完成为止。

8.根据权利要求1所述的存储器装置，其中，所述多个页缓冲器中的每一个包括：

锁存器，该锁存器被配置为存储数据；

数据发送器，该数据发送器被配置为发送存储在所述锁存器中的所述数据；以及

第六晶体管，该第六晶体管被配置为将所述锁存器、所述数据发送器和所述多条位线中的任一条连接。

9.根据权利要求8所述的存储器装置，其中，当与所述多条位线中的任一条连接的任一个存储器单元是要执行编程操作的所选存储器单元时，在增加施加到与所述所选存储器单元连接的所选字线的电压的操作期间，连接到所述所选存储器单元的所述位线被预充电至作为施加到所述第六晶体管的栅极的电压与所述第六晶体管的阈值电压之间的差的电压电平。

10.根据权利要求8所述的存储器装置，其中，所述数据发送器包括：

第一晶体管，该第一晶体管连接在电源电压和第一节点之间；

第二晶体管，该第二晶体管通过所述第一节点连接到所述第一晶体管并且通过第二节点连接到所述第六晶体管；

第三晶体管，该第三晶体管连接在所述电源电压和所述第一节点之间；

第四晶体管，该第四晶体管连接在所述第一节点和感测节点之间；以及

第五晶体管，该第五晶体管连接所述第四晶体管和所述锁存器。

11.根据权利要求10所述的存储器装置，其中，当与所述多条位线中的任一条连接的任一个存储器单元是要执行编程操作的所选存储器单元时，在增加施加到与所述所选存储器单元连接的所选字线的电压的操作期间，连接到所述所选存储器单元的所述位线通过所述第一晶体管、所述第二晶体管和所述第六晶体管来预充电。

12.根据权利要求10所述的存储器装置，其中，当与所述多条位线中的任一条连接的任一个存储器单元是除了要执行编程操作的所选存储器单元之外的存储器单元时，连接到未选存储器单元的所述位线通过所述预充电电路被预充电至所述电源电压的电平。

13.根据权利要求10所述的存储器装置，其中，当施加到与要执行编程操作的所选存储器单元连接的所选字线的电压增加时，所述电压发生器生成用于使所述第六晶体管导通的电压。

14.根据权利要求13所述的存储器装置，其中，所述电压发生器生成用于使所述第六晶体管导通的电压，直至将验证电压施加到与所述所选存储器单元连接的所述所选字线的操作完成为止。

15.根据权利要求10所述的存储器装置，其中，当施加到与所述存储器单元阵列中所包括的存储器单元当中的要执行编程操作的所选存储器单元连接的所选字线的电压增加时，所述电压发生器生成用于使所述第二晶体管导通的电压。

16.根据权利要求15所述的存储器装置，其中，所述电压发生器生成用于使所述第二晶体管导通的电压，直至将验证电压施加到与所述所选存储器单元连接的所述所选字线的操作完成为止。

17.一种操作存储器装置的方法，该存储器装置包括存储器单元阵列、通过多条位线连接到所述存储器单元阵列的多个页缓冲器以及被配置为生成施加到所述多个页缓冲器中的每一个的电压的电压发生器，该方法包括以下步骤：

在编程操作期间增加所述多条位线的电位；

对所述存储器单元阵列中所包括的多个存储器单元当中的所选存储器单元执行编程；以及

对所述所选存储器单元执行验证，

其中，维持在执行编程时预充电的所述位线的电位电平，直至执行验证为止。

18.根据权利要求17所述的方法，其中，增加所述多条位线的电位的步骤包括以下步骤：对所述多条位线当中的与除了所述所选存储器单元之外的存储器单元连接的位线进行预充电。

19.根据权利要求17所述的方法，其中，对所述所选存储器单元执行编程的步骤包括以下步骤：对所述多条位线当中的与所述所选存储器单元连接的位线进行预充电。

20.一种通过第一位线联接到非易失性存储器单元阵列的集成电路，该集成电路包括：

第一路径，在对联接到所述第一位线的存储器单元进行编程的第一编程操作期间，电源电压通过该第一路径传送至节点；

第二路径，在对联接到第二位线的存储器单元进行编程的第二编程操作期间，所述电源电压通过该第二路径传送至所述第一位线，以在所述第二编程操作期间将所述第一位线预充电至所述电源电压而不执行放电；以及

晶体管，该晶体管被配置为在所述第一编程操作期间响应于具有导通电平的导通信号而将所述节点联接到所述第一位线，以在所述第一编程操作期间将所述第一位线预充电至所述导通电平减去所述晶体管的阈值电压电平而不执行放电，

其中，所述第一编程操作和所述第二编程操作中的每一个包括编程阶段和验证阶段。

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