CN110648698B - 储存装置、存储器件及操作该存储器件的方法 - Google Patents

储存装置、存储器件及操作该存储器件的方法 Download PDF

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Abstract

储存装置、存储器件及操作该存储器件的方法。在具有改进的数据接收速率的储存装置中，所述储存装置包括：多个存储器件，所述多个存储器件各自包括多个选择信号焊盘；以及存储控制器，所述存储控制器用于通过所述多个选择信号焊盘提供表示所述多个存储器件中的被选存储器件的多个选择信号，其中，所述多个选择信号中的一些选择信号包括指示由所述存储控制器控制的所述多个存储器件的数量的层叠信息。

Description

储存装置、存储器件及操作该存储器件的方法
技术领域
本公开一般涉及电子设备，并且更具体地说，涉及一种储存装置及该储存装置的操作方法。
背景技术
储存装置在诸如计算机、智能电话或智能平板的主机装置的控制下储存数据。储存装置的示例包括硬盘驱动器(HDD)、以及固态驱动器(SSD)或存储卡。
储存装置可以包括用于储存数据的存储器件和用于控制该存储器件的存储控制器。存储器件可以是易失性存储器件或非易失性存储器件。非易失性储存装置的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除和可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。
发明内容
实施方式提供了一种具有改进的数据接收速率的储存装置及其操作方法。
根据本公开的一个方面，提供了一种储存装置，所述储存装置包括：多个存储器件，所述多个存储器件各自包括多个选择信号焊盘；以及存储控制器，所述存储控制器被配置为通过所述多个选择信号焊盘提供表示所述多个存储器件中的被选存储器件的多个选择信号，其中，所述多个选择信号中的一些选择信号包括指示由所述存储控制器控制的所述多个存储器件的数量的层叠信息。
根据本公开的另一个方面，提供了一种存储器件，所述存储器件包括：多个选择信号焊盘，所述多个选择信号焊盘被配置为分别接收多个选择信号；多个数据信号焊盘，所述多个数据信号焊盘被配置为接收数据信号；与所述多个选择信号焊盘和所述多个数据信号焊盘通信的延迟调谐电路，所述延迟调谐电路被配置为根据所述多个选择信号中的一些选择信号来确定待应用于所述数据信号的延迟量；以及数据储存器，所述数据储存器被配置为通过将所确定的延迟量应用于所述数据信号来产生调谐数据信号，并且根据基准时钟储存经调谐的数据信号。
根据本公开的又一个方面，提供了一种用于操作含有多个选择信号焊盘和多个数据信号焊盘的存储器件的方法，所述方法包括如下步骤：从存储控制器接收延迟调谐命令；响应于所述延迟调谐命令，从通过所述多个选择信号焊盘输入的多个选择信号中的一些选择信号中获取层叠信息；以及根据所述层叠信息产生延迟调谐信号，所述延迟调谐信号用于确定待应用于通过所述多个数据信号焊盘输入的数据信号的延迟量。
根据本公开的再一个方面，提供了一种存储器件，所述存储器件包括：存储单元阵列和外围电路，其被配置为被配置为从联接到存储器件的控制器接收数据信号；延迟调谐电路，其被配置为提供表示联接到所述控制器的存储器件的数量的信息；以及数据调谐器，其被配置为根据所述信息将所述数据信号延迟确定的量，使得所确定的量与数量成反比，其中，所述外围电路还被配置为将延迟的数据信号储存在所述存储单元阵列中。
附图说明
现在将在下文中参照附图更全面地描述各实施方式；然而，本发明的元件和特征可以按照与本文所公开的不同的方式来配置或布置。因此，本发明不限于这里阐述的实施方式。相反，提供这些实施方式是为了使本公开彻底和完整，并且向本领域技术人员充分传达实施方式的范围。还应注意，在整个说明书中，对“实施方式”、“另一个实施方式”等的引用不一定仅针对一个实施方式，并且对任何这样的短语的不同引用都不一定是针对同一实施方式。
在附图中，出于清楚例示的目的，尺寸可能被夸大。应当理解，当一个元件被称为在两个元件“之间”时，该元件可以是这两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相同的附图标记始终指代相同的元件。
图1是例示示例性储存装置的框图。
图2是例示输入到图1中的存储器件的信号和从图1中的存储器件输出的信号的图。
图3是例示当储存装置中的存储器件的数量增加时发生的现象的图。
图4是例示存储控制器与存储器件之间的联接关系的图。
图5是例示输入到参照图4所描述的多个选择信号焊盘的选择信号的图。
图6是例示根据本公开的实施方式的待应用的延迟量的曲线图。
图7是例示图4的控制逻辑的配置的框图。
图8是例示图7中的延迟调谐电路的电路图。
图9是例示根据本公开的实施方式的由图8中的延迟调谐电路产生的延迟调谐信号的图。
图10是例示图7中的数据调谐器的配置的电路图。
图11是例示根据本公开的实施方式的存储控制器的操作的流程图。
图12是例示根据本公开的实施方式的存储器件的操作的流程图。
图13是例示根据本公开的实施方式的储存装置的操作的流程图。
图14是例示图1的存储器件的示例性结构的图。
图15是例示图14中的存储单元阵列的实施方式的图。
图16是例示图15的存储块中的任何一个存储块的电路图。
图17是例示图15的存储块中的任何一个存储块的另一个实施方式的电路图。
图18是例示图1中的存储控制器的另一个实施方式的图。
图19是例示应用了根据本公开的实施方式的储存装置的存储卡系统的框图。
图20是示例性地示出应用了根据本公开的实施方式的储存装置的固态驱动器(SSD)系统的框图。
图21是例示应用了根据本公开的实施方式的储存装置的用户系统的框图。
具体实施方式
本文公开的具体结构或功能描述是出于描述根据本公开的实施方式的实施方式的目的。可以以各种形式修改和实现这些实施方式。因此，本发明不限于本文所阐述的实施方式。
尽管例示和描述了各实施方式的细节，但是本发明不限于这些具体细节；相反，本发明包括不脱离本公开的精神和技术范围的所有改变、等同物或替代物。
虽然诸如“第一”和“第二”的术语可用于识别各种组件，但是这些组件不受这些标识符的限制，这些标识符仅用于将一个组件与另一个组件区分开，否则这些组件具有相同或相似的名称。例如，在不脱离本公开的权利范围的情况下，一个实例中的第一组件在另一个实例中可以被称为第二组件。
应当理解，当一个元件被称为“连接”或“联接”到另一个元件时，该元件可以直接连接或联接到另一个元件，或者也可以存在一个或更多个中间元件。相反，当一个元件被称为“直接连接”或“直接联接”到另一个元件时，不存在中间元件。此外，除非上下文另有说明，否则直接或间接连接或联接可以是有线的或无线的。描述组件之间的关系的其他表达(诸如“在......之间”、“直接在......之间”、“与......相邻”或“与......直接相邻”)可以类似地解释。
本申请中使用的术语仅用于描述特定实施方式，并不旨在限制本公开。除非上下文另有明确说明，否则本公开中的单数形式旨在包括复数形式，反之亦然。将进一步理解，诸如“包括”或“具有”之类的术语以及其他开放式表达旨在指示所陈述的特征、数量、操作、动作、组件、部件或其组合的存在或添加，但是不旨在排除一个或更多个其他的特征、数量、操作、动作、组件、部件或其组合的存在或添加。
只要在没有不同定义的情况下，本文使用的所有术语(包括技术或科学术语)均具有本公开所属领域的技术人员通常理解的含义。应理解具有字典中所定义的术语，使得这些术语具有与相关技术的上下文一致的含义。在本申请中没有明确定义的情况下，不应以理想或过于正式的方式理解这些术语。
在描述实施方式时，省略对本公开所属领域公知和本公开内容不直接相关的技术的描述，以免不必要地模糊本发明。
在本说明书中，术语“存储器件”可以与术语“晶片(die)”或“存储芯片”一起使用，并且具有与术语“晶片”或“存储芯片”相同的含义。
将参照附图详细描述本公开的各实施方式，以使得本领域技术人员能够容易地实现本发明。
图1是例示储存装置的框图。
参照图1，储存装置50可以包括存储器件100、存储控制器200和缓冲存储器300。
储存装置50可以在(诸如移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板电脑或车载信息娱乐系统之类的)主机400的控制下储存数据。
储存装置50可以根据作为与主机400的通信方案的主机接口被配置为各种类型的储存装置中的任何一种。例如，储存装置50可以如下各种类型的储存装置中的任何一种储存装置来实现：诸如固态硬盘(SSD)、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、缩小尺寸的多媒体卡(RS-MMC)及微型多媒体卡(micro-MMC)类型)的多媒体卡、诸如安全数字(SD)、迷你安全数字(mini-SD)和微安全数字(micro-SD)类型的安全数字(SD)卡、通用存储总线(USB)储存装置、通用闪存(UFS)装置、个人计算机存储卡国际协会(PCMCIA)卡类型的储存装置、外围组件互连卡类型的储存装置(PCI)、PCI-Express(PCI-E)卡类型的储存装置、紧凑型闪存(CF)卡、智能媒体卡和记忆棒。
储存装置50可以被配置为各种封装类型中的任何一种。例如，储存装置50可以被制造为如下各种封装类型中的任何一种：所述封装类型诸如是封装上封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆(Wafer)级制造封装(WFP)和晶圆级层叠封装(WSP)。
存储器件100可以储存数据。存储器件100在存储控制器200的控制下操作。存储器件100可以包括存储单元阵列，该存储单元阵列包括用于储存数据的多个存储单元。存储单元阵列可包括多个存储块。每个存储块可以包括多个存储单元。一个存储块可以包括多页。
在一些实施方式中，页可以是用于储存数据或读取存储在存储器件100中的数据的单位(unit)。存储块可以是用于擦除数据的单位。
在一个实施方式中，存储器件100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)等。在本说明书中，为了便于描述，假设并描述了存储器件100是NAND闪存的示例。
在一个实施方式中，存储器件100可以以三维阵列结构实现。本公开不仅可以应用于电荷储存层配置有浮栅(FG)的闪存装置，而且还可以应用于电荷储存层配置有绝缘层的电荷陷阱闪存(CTF)。
在一个实施方式中，包括在存储器件100中的每个存储单元可以被配置为用于存储一个数据位的单级单元(SLC)。此外，包括在存储器件100中的每个存储单元可以被配置为用于存储两个数据位的多级单元(MLC)、用于存储三个数据位的三级单元(TLC)或用于存储四个数据位的四级单元(QLC)。
存储器件100被配置为从存储控制器200接收命令和地址且存取由存储单元阵列中的地址选择的区域。也就是说，存储器件100可以执行与由地址选择的区域上的命令相对应的操作。例如，存储器件100可以执行写入(程序)操作、读取操作和擦除操作。在程序操作中，存储器件100可以对由地址选择的区域中的数据进行编程。在读取操作中，存储器件100可以从由地址选择的区域读取数据。在擦除操作中，存储器件100可以擦除存储在由地址选择的区域中的数据。
在程序操作中，存储器件100可响应于定时信号从存储控制器200接收将在其中编程的数据。
存储器件100可将接收到的数据临时存储在该存储器件中包括的缓冲器中。存储器件100可以执行将临时存储的数据存储在存储单元中的程序操作。
在各实施方式中，储存装置50可以包括多个存储器件100。在该布置中，存储控制器200可以控制多个存储器件100。存储器件100可以共同联接到一个信道(channel)以与存储控制器200进行通信。
储存装置50可以包括存储器晶片封装、该存储器晶片封装的类型根据储存装置50中的多个存储器件100来确定。例如，储存装置50可以包括以下晶片封装中的任何一种：包括一个存储器件100的单个晶片封装(SDP)、层叠有两个存储器件100的双晶片封装(DDP)、层叠有四个存储器件100的四晶片封装(QDP)以及层叠有八个存储器件100的八晶片封装(ODP)。
当储存装置50中的存储器件100的数量增加时，通过单个信道共同联接到存储控制器200的存储器件100的数量可增加。随着通过单个信道共同联接到存储控制器200的存储器件100的数量增加，信道上的电容性负载可能会由于存储器件100的输入驱动器(未示出)的电容的数量而增加，因此，在数据通信方面，物理负载可能会增加。因此，传递到每个存储器件100的信号可能会延迟。
根据本公开的实施方式，存储器件100还可以包括延迟调谐电路132，该延迟调谐电路132用于在储存数据信号时确定待应用于从存储控制器200提供的数据信号的延迟量。例如，存储器件100可以产生延迟调谐信号，用于在存储控制器200的控制下确定待应用于向该存储器件100提供的数据信号的延迟量。
具体地说，当从存储控制器200接收到延迟调谐命令时，延迟调谐电路132可以根据包括在储存装置50的存储器晶片封装中的多个存储器件100产生用于确定待应用于向存储器件100提供的数据信号的延迟量的延迟调谐信号。
在一个实施方式中，延迟调谐命令可以由外部测试装置在存储器件100的测试过程中提供。在测试过程中从外部测试装置提供的延迟调谐命令和在储存装置50的操作中从存储控制器200提供的延迟调谐命令可以指示待应用于向存储器件100提供的数据信号的不同的延迟量。
存储器件100可将响应于延迟调谐信号而确定的延迟量应用于所提供的数据信号，并且可将延迟应用的数据信号存储在其中。
将参照图2至图10更详细地描述响应于延迟调谐信号而应用延迟量的延迟调谐电路132和存储器件100。
存储控制器200可以控制储存装置50的整体操作。
当向储存装置50供电时，存储控制器200可以执行固件(FW)。当存储器件100是闪存装置时，存储控制器200可以执行用于控制主机400和存储器件100之间的通信的诸如闪存转换层(FTL)的FW。
在各实施方式中，存储控制器200可以为存储器件100提供重置命令且然后提供用于调谐延迟量的延迟调谐命令。
在一个实施方式中，存储控制器200可以从主机400接收数据和逻辑块地址(LBA)，并且将LBA转换为其中储存数据的表示存储器件100中包括的存储单元的地址的物理块地址(PBA)。此外，存储控制器200可以在缓冲存储器中储存建立LBA和PBA之间的映射关系的逻辑-物理地址映射信息。
响应于来自主机400的请求，存储控制器200可以控制存储器件100执行程序操作、读取操作、擦除操作等。在程序操作中，存储控制器200可以向存储器件100提供程序命令、PBA和数据。在读取操作中，存储控制器200可以向存储器件100提供读取命令和PBA。在擦除操作中，存储控制器200可以向存储器件100提供擦除命令和PBA。
在一个实施方式中，存储控制器200可以在没有来自主机400的任何请求的情况下自主地产生程序命令、地址和数据，并且将程序命令、地址和数据发送到存储器件100。例如，存储控制器200可以向存储器件100提供命令、地址和数据，以执行诸如用于耗损均衡的程序操作和用于垃圾收集的程序操作之类的后台操作。
在一个实施方式中，存储控制器200可以控制主机400和缓冲存储器300之间的数据交换。另选地，存储控制器200可以将用于控制存储器件100的系统数据临时存储在缓冲存储器300中。例如，存储控制器200可以将从主机400输入的数据临时存储在缓冲存储器300中，然后将临时存储在缓冲存储器300中的数据发送到存储器件100。
在各实施方式中，缓冲存储器300可以用作存储控制器200的工作存储器或高速缓冲存储器。缓冲存储器300可以储存由存储控制器200执行的代码或命令。另选地，缓冲存储器300可以储存由存储控制器200处理的数据。
在一个实施方式中，缓冲存储器300可以用动态随机存取存储器(DRAM)(诸如双倍数据速率同步DRAM(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双数据速率(GDDR)SDRAM、低功率DDR(LPDDR)或Rambus动态随机存取存储器(RDRAM))或者静态随机存取存储器(SRAM)来实现。
在各实施方式中，储存装置50可以不包括缓冲存储器300，缓冲存储器300可以单独提供或者缓冲存储器300的功能分布在储存装置50中的其他组件中。在储存装置50外部提供的易失性存储器件可以用作缓冲存储器300。
在一个实施方式中，存储控制器200可以控制至少两个存储器件100。存储控制器200可以根据交错方案来控制存储器件，以便改善操作性能。
主机400可以使用以下各种通信协议中的至少一种与储存装置50通信，所述通信协议诸如是通用串行总线(USB)、串行AT附件(SATA)、高速InterChip(HSIC)、小型计算机系统接口(SCSI)、火线(Firewire)、外围组件互连(PCI)、PCI Express(PCIe)、非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式内存模块(DIMM)、注册的DIMM(RDIMM)和负载减小的DIMM(LRDIMM)。
图2是例示输入到图1中的存储器件的信号和从图1中的存储器件输出的信号的图。
参照图2，存储器件100通过数据输入/输出线DQ0至DQ7和包括有芯片使能线CE#、写使能线WE#、读使能线RE#、地址锁存器使能线ALE、命令锁存使能线CLE、写防止线WP#和就绪/忙碌线R/B#的控制信号线与外部控制器进行通信。
存储器件100可以通过芯片使能线CE#从外部控制器接收芯片使能信号。存储器件100可以通过写使能线WE#从外部控制器接收写使能信号。存储器件可以通过读使能线RE#从外部控制器接收读使能信号。存储器件100可以通过地址锁存使能线ALE从外部控制器接收地址锁存使能信号。存储器件100可以通过命令锁存使能线CLE从外部控制器接收命令锁存使能信号。存储器件100可以通过写防止线WP#从外部控制器接收写防止信号。
在一个实施方式中，存储器件100可以通过就绪/忙碌线R/B#，向外部控制器输出用于输出存储器件100是处于就绪状态还是忙碌状态的读取忙碌信号。
芯片使能信号可以是用于选择存储器件100的控制信号。当芯片使能信号处于“高”状态并且存储器件100对应于“就绪”状态时，存储器件100可以进入低功率待机状态。
写使能信号可以是要存储在锁存器中的用于控制输入到存储器件的命令、地址和输入数据的控制信号。
读使能信号可以是用于启用串行数据的输出的控制信号。
地址锁存使能信号可以是主机用来表示输入到输入/输出线DQ0至DQ7的信号的类型是命令、地址和数据中的哪一个的控制信号中的一个。
命令锁存使能信号可以是主机用来表示输入到输入/输出线DQ0至DQ7的信号的类型是命令，地址和数据中的哪一个的控制信号中的一个。
例如，当命令锁存使能信号被激活(例如，逻辑高)，地址锁存使能信号被去激活(例如，逻辑低)，并且写使能信号被激活(例如，逻辑低)然后被去激活(例如，逻辑高)时，存储器件可以识别出通过输入/输出线DQ0至DQ7输入的信号是命令。
例如，当命令锁存使能信号被去激活(例如，逻辑低)，地址锁存使能信号被激活(例如，逻辑高)，并且写使能信号被激活(例如，逻辑低)，然后被去激活(例如，逻辑高)时，存储器件可以识别出通过输入/输出线DQ0至DQ7输入的信号是地址。
写防止信号可以是用于使执行程序操作和擦除操作的存储器件100无效(inactivate)的控制信号。
就绪/忙碌信号可以是用于识别存储器件100的状态的信号。处于低状态的就绪/忙碌信号表示存储器件100正在执行至少一个操作。处于高状态的读/忙信号表示存储器件100不执行任何操作。
在实施方式中，参照图1描述的储存装置50可以包括多个存储器件100。由存储控制器200控制的多个存储器件100的输入/输出线DQ0至DQ7可以共同联接。
图3是例示当包括在图1的储存装置中的存储器件的数量增加时发生的现象的图。
参照图3，储存装置可以通过输入/输出线DQ0至DQN接收数据信号。输入/输出线DQ0至DQN中的每一个可以联接到存储器件的输入/输出焊盘。
在图3中，INT_DQ[N:0]可以是内部数据信号INT_DQ[N:0]，其是通过存储器件的输入驱动器从存储控制器提供给存储器件的数据信号。存储器件可以产生通过将可以预设的延迟量应用于内部数据信号INT_DQ[N:0]而获得的延迟数据信号DQ_LAT[N:0]。延迟数据信号DQ_LAT[N:0]可以是通过向内部数据信号INT_DQ[N:0]应用延迟量而获得的信号，以使延迟数据信号DQ_LAT[N:0]可以储存在时钟信号CLK的上升沿。
可以与存储器件的时钟信号CLK同步地将延迟数据信号DQ_LAT[N:0]储存在锁存器中。在实施方式中，锁存器可以包括在页缓冲器电路中。
具体地说，延迟数据信号DQ_LAT[N:0]可以与时钟信号CLK的上升沿同步地储存在锁存器中。也就是说，延迟数据信号DQ_LAT[N:0]中表示的数据可以在时钟信号CLK的上升沿储存在锁存器中。
参照图3，延迟数据信号DQ_LAT[N:0]的数据在数据窗口期间储存在锁存器中，并且随着数据窗口变得更宽，存储器件可以更稳定地储存延迟数据信号DQ_LAT[N:0]的数据。
传统的存储器件基于一个存储器件被包括在储存装置中的单层叠装置来确定待应用于内部数据信号INT_DQ[N:0]的延迟量。在单层叠装置中，表示时钟信号处于低状态的持续时间的数据建立时间tDS1和表示时钟信号处于高状态的持续时间的数据保持时间tDH1在数据窗口内被设置为相同的持续时间。
然而，当储存装置是包括多个存储器件的多层叠装置时，输入驱动器的电容在包括在储存装置中的存储器件的数量增加的情况下会增加。这是因为存储器件的输入/输出线DQ0至DQ7是共同联接的。因此，与单层叠装置相比，可以进一步延迟输入到各个存储器件的内部数据信号INT_DQ[N:0]。当在多层叠装置的情况下基于单层叠装置来确定待应用于内部数据信号INT_DQ[N:0]的单个延迟量时，多层叠装置的延迟数据信号DQ_LAT[N:0]可以包括比应用于单层叠装置的延迟数据信号DQ_LAT[N:0]的延迟量更大的延迟量。
当假设时钟信号CLK被调谐到固定定时时，多层叠装置的延迟数据信号DQ_LAT[N:0]可以具有持续时间比单层叠装置的延迟数据信号DQ_LAT[N:0]的数据建立时间tDS1更短的数据建立时间tDS2。此外，多层叠装置的延迟数据信号DQ_LAT[N:0]可以具有持续时间比单层叠装置的延迟数据信号DQ_LAT[N:0]的数据保持时间tDH1更长的数据保持时间tDH2。
满足单层叠装置的数据建立时间tDS1和数据保持时间tDH1以及多层叠装置的数据建立时间tDS2和数据保持时间tDH2两者的数据建立时间tDS3和数据保持时间tDH3，在多层叠装置中包括的存储器件的数量增加的情况下可以缩短。
当在多层叠装置的情况下基于单层叠装置来设置待应用于内部数据信号INT_DQ[N:0]的延迟量时，难以确保多层叠装置中的适当的数据建立时间以及适当的数据保持时间。
另外，当将单个延迟量应用于内部数据信号INT_DQ[N:0]而不管储存装置中包括的存储器件的数量时，可能难以确保适当的数据建立时间和适当的数据保持时间。
根据本公开的实施方式，提供了一种储存装置及其操作方法，该储存装置用于根据储存装置中包括的存储器件的数量将不同的延迟量应用于输入的内部数据信号INT_DQ[N:0]，以便确保数据建立时间tDS和数据保持时间tDH。
图4是例示存储控制器200和存储器件100之间的联接关系的图。
参照图4，存储器件100可以包括多个焊盘40。存储器件100的多个焊盘40可以联接到存储控制器200的焊盘。多个焊盘40可以接收用于与存储控制器200通信的信号。
存储器件100可包括选择信号焊盘组件41和数据信号焊盘组件42。
选择信号焊盘组件41可以包括多个选择信号焊盘SEL_0至SEL_N。存储控制器200可以通过向多个选择信号焊盘SEL_0至SEL_N提供选择信号来选择对应的存储器件100。通过多个选择信号焊盘SEL_0至SEL_N输入的选择信号可以被提供给存储器件100的控制逻辑130。通过多个选择信号焊盘SEL_0至SEL_N输入的选择信号可以用于识别相应的存储器件100。
在实施方式中，选择信号可以是输入到参照图2描述的芯片使能线CE#的芯片使能信号。
数据信号焊盘组件42可包括多个数据信号焊盘DQ[0]至DQ[n]。存储器件100可以通过多个数据信号焊盘DQ[0]至DQ[n]从存储控制器200接收数据信号。存储器件100可以通过多个数据信号焊盘DQ[0]至DQ[n]同时接收n+1位的数据。在实施方式中，数据信号焊盘DQ[0]至DQ[n]的数量可以是八个。然而，这只是一个示例；存储器件100中的数据信号焊盘DQ[0]至DQ[n]的数量不限于八个。
图5是例示输入到参照图4描述的多个选择信号焊盘SEL_0到SEL_N的选择信号的图。
在图5中，例示了选择信号焊盘的数量是六个的示例。可以通过六个选择信号焊盘分别输入第0选择信号SEL_0至第5选择信号SEL_5。
在本公开的实施方式中，第0选择信号SEL_0至第5选择信号SEL_5中的一些选择信号可以用于识别存储器件，而其他选择信号可以用于表示包括在储存装置中的存储器件的数量。因此，通过选择信号，可以检测储存装置中的存储器件的数量，从而可以确定待应用于内部数据信号的延迟量。
具体地说，参照图5，储存装置可以包括以下晶片封装中的任何一种：包括一个存储器件的单个晶片封装(SDP)、层叠有两个存储器件的双晶片封装(DDP)、层叠有四个存储器件的四晶片封装(QDP)以及层叠有八个存储器件的八晶片封装(ODP)。
第0选择信号SEL_0至第5选择信号SEL_5中的第0选择信号SEL_0至第2选择信号SEL_2可以是用于识别存储芯片的选择信号。例如，当包括在储存装置中的存储芯片构成ODP时，可以根据具有值“000”的第0选择信号SEL_0至第2选择信号SEL_2来选择存储芯片1CHIP1。可以根据具有值“001”的第0选择信号SEL_0至第2选择信号SEL_2来选择存储芯片2CHIP2。可以根据具有值“010”的第0选择信号SEL_0至第2选择信号SEL_2来选择存储芯片3CHIP3。可以根据具有值“011”的第0选择信号SEL_0至第2选择信号SEL_2来选择存储芯片4CHIP4。可以根据具有值“100”的第0选择信号SEL_0至第2选择信号SEL_2来选择存储芯片5CHIP5。可以根据具有值“101”的第0选择信号SEL_0至第2选择信号SEL_2来选择存储芯片6CHIP6。可以根据具有值“110”的第0选择信号SEL_0至第2选择信号SEL_2来选择存储芯片7CHIP7。可以根据具有值“111”的第0选择信号SEL_0至第2选择信号SEL_2来选择存储芯片8CHIP8。
在实施方式中，当包括在储存装置中的存储芯片构成QDP时，可以根据具有值“000”的第0选择信号SEL_0至第2选择信号SEL_2来选择存储芯片1CHIP1。可以根据具有值“001”的第0选择信号SEL_0至第2选择信号SEL_2来选择存储芯片2CHIP2。可以根据具有值“010”的第0选择信号SEL_0至第2选择信号SEL_2来选择存储芯片3CHIP3。可以根据具有值“011”的第0选择信号SEL_0至第2选择信号SEL_2来选择存储芯片4CHIP4。
在实施方式中，当包括在储存装置中的存储芯片构成DDP时，可以根据具有值“000”的第0选择信号SEL_0至第2选择信号SEL_2来选择存储芯片1CHIP1。可以根据具有值“001”的第0选择信号SEL_0至第2选择信号SEL_2来选择存储芯片2CHIP2。
在实施方式中，在储存装置中包括的存储芯片的数量为1的SDP的情况下，可以根据具有值“000”的第0选择信号SEL_0至第2选择信号SEL_2来选择存储芯片1CHIP1。
因此，即使在存储芯片的数量最大的ODP的情况下，识别八个存储芯片所需的选择信号由3位表示(每个信号1位)，这也是足够的。根据本公开的实施方式的储存装置可以使用第3选择信号SEL_3至第5选择信号SEL_5向存储器件提供层叠信息，该层叠信息是关于包括在储存装置中的存储器件的数量的信息。
第3选择信号SEL_3至第5选择信号SEL_5具有值“001”的层叠信息可以表示储存装置配置为ODP。也就是说，当第5选择信号SEL_5具有值“1”时，存储器件识别出被包括在储存装置中的存储器件的数量是8。
第3选择信号SEL_3至第5选择信号SEL_5具有值“010”的层叠信息可以表示储存装置配置为QDP。也就是说，当第4选择信号SEL_4具有值“1”时，存储器件识别出被包括在储存装置中的存储器件的数量是4。
第3选择信号SEL_3至第5选择信号SEL_5具有值“100”的层叠信息可以表示储存装置配置为DDP。也就是说，当第3选择信号SEL_3具有值“1”时，存储器件识别出被包括在储存装置中的存储器件的数量是2。
在实施方式中，第3选择信号SEL_3至第5选择信号SEL_5具有值“000”的层叠信息可以表示储存装置配置为SDP。也就是说，当未输入第3选择信号SEL_3至第5选择信号SEL_5时，存储器件识别出被包括在储存装置中的存储器件的数量是1。
参照图5描述的选择信号仅仅是例示性的，并且可以以不同的方式设置用于识别存储芯片的选择信号和表示层叠信息的选择信号。
通过参照图5描述的方法，每个存储器件(或芯片)基于输入选择信号中包括的层叠信息来识别包括在储存装置中的存储器件的数量，并且因此，可以设置待应用于提供给存储器件的内部数据信号的延迟量。
图6是例示根据本公开的实施方式的待应用的延迟量的曲线图。
参照图6，横轴表示包括在储存装置中的存储器件的数量，纵轴表示待应用于输入的内部数据信号的延迟量。
根据参照图2描述的实施方式，由于物理负载随着存储器件的数量增加而增加，因此待应用于接收数据信号的延迟量可能增加。因此，根据本公开的实施方式的储存装置可以将最大延迟量应用于SDP，并且随着存储器件的数量增加而减少延迟量。例如，当通过联接多个延迟产生单元的路径传递内部数据信号INT_DQ时，可以将延迟量应用于内部数据信号INT_DQ。在SDP中，可以通过接通所有多个延迟产生单元来应用最大延迟量，并且随着被包括在储存装置中的存储器件的数量的增加，被关闭的延迟产生单元的数量可增加。在实施方式中，各个多个延迟产生单元可以将在导通时由其单位电容引起的预定的延迟量应用于内部数据信号INT_DQ。
在各实施方式中，除了包括在储存装置中的存储器件的数量之外，储存装置还可以确定在各种条件下待应用于提供给存储器件的数据信号的延迟量。也就是说，除了为存储器件提供关于包括在储存装置中的存储器件的数量的层叠信息之外，还可以以不同的方式使用参照图5描述的第3选择信号SEL_3至第5选择信号SEL_5。
例如，储存装置可以根据存储控制器和存储器件之间的信道长度来对延迟量进行额外调谐。例如，当存储控制器和存储器件之间的信道长度很短时，可以将大的延迟量额外应用于提供给存储器件的数据信号。当存储控制器和存储器件之间的信道长度很长时，可以将小的延迟量额外应用于提供给存储器件的数据信号。
在各实施方式中，储存装置可以根据储存装置的类型来对延迟量进行额外调谐。例如，可以基于何时在移动环境中使用储存装置或者何时在高容量服务器中起诉储存装置来额外应用不同的延迟量。
图7是例示图4中的控制逻辑130的配置的框图。
参照图7，控制逻辑130可以包括输入驱动器131、延迟调谐电路132、数据调谐器133和数据储存器134。
输入驱动器131可以响应于输入使能信号DQIN_EN接收通过数据输入/输出焊盘DQPAD而输入的数据信号DQ。在实施方式中，数据输入/输出焊盘DQ PAD可以是参照图4描述的数据信号焊盘组件42。另选地，数据输入/输出焊盘DQ PAD可以是联接到参照图2描述的输入/输出线DQ0至DQ7的焊盘。
输入驱动器131可以接收基准电压VREF和输入使能信号DQIN_EN。输入驱动器131可以通过将接收到的数据信号DQ与参考电压VREF进行比较来输出具有高或低状态的内部数据信号INT_DQ。
延迟调谐电路132可以产生延迟调谐信号TUNE_DELAY[N:0]，其用于确定待应用于内部数据信号INT_DQ的延迟量。延迟调谐电路132可以响应于从存储控制器输入的延迟调谐命令来产生延迟调谐信号TUNE_DELAY[N:0]。当输入延迟调谐命令时，延迟调谐电路132可以通过来自存储控制器200的选择信号(例如，第3选择信号SEL_3至第5选择信号SEL_5)接收层叠信息。延迟调谐电路132可以产生延迟调谐信号TUNE_DELAY[N:0]，其用于基于层叠信息来确定待应用于存储器件的内部数据信号INT_DQ的延迟量。
数据调谐器133从输入驱动器131接收内部数据信号INT_DQ。数据调谐器133可以输出通过将延迟量应用于内部数据信号INT_DQ而调谐的数据信号INT_TUNE_DQ，该延迟量是根据从延迟调谐电路132输出的延迟调谐信号TUNE_DELAY[N:0]来确定的。
数据储存器134可以存储经调谐的数据信号INT_TUNE_DQ。
图8是例示(例如，图7的)延迟调谐电路的电路图。
参照图8，延迟调谐电路800可以包括输入信号发生器810、延迟调谐信号发生器820和延迟调谐信号输出组件830。
输入信号发生器810可以接收延迟调谐命令TUNE CMD1或TUNE CMD2。可以从参照图1描述的存储控制器提供延迟调谐命令TUNE CMD1或TUNE CMD2。
当接收到延迟调谐命令TUNE CMD1或TUNE CMD2时，输入信号发生器810可提供延迟调谐使能信号TUNE_EN_INT和反相延迟调谐使能信号TUNE_EN_INT_N，其中延迟调谐使能信号TUNE_EN_INT应用于延迟调谐信号输出组件830，而反相延迟调谐使能信号TUNE_EN_INT_N应用于延迟调谐信号发生器820(更具体地说，应用于晶体管P1和N3的栅极)。
输入信号发生器810可以接收选择信号(例如，例如，第3选择信号SEL_3至第5选择信号SEL_5)。具体地说，输入信号发生器810可以接收通过包括在存储器件中的多个选择信号焊盘SEL_0至SEL_5中的一些选择信号焊盘而输入的选择信号。在实施方式中，由输入信号发生器810接收的选择信号SEL_3至SEL_5可以包括参照图4或图5所描述的层叠信息。
输入信号发生器810可以接收选择信号SEL_3至SEL_5，并且响应于选择信号SEL_3至SEL_5将内部控制信号CTRL提供给延迟调谐信号发生器820。
响应于延迟调谐使能信号TUNE_EN_INT、反相延迟调谐使能信号TUNE_EN_INT_N和内部控制信号CTRL，延迟调谐信号发生器820可以产生层叠寄存器信号STACK_REG。具体地说，延迟调谐信号发生器820可以根据内部控制信号CTRL确定待应用于内部数据信号INT_DQ的延迟量。例如，延迟调谐信号发生器820可以根据内部控制信号CTRL来识别包括在储存装置中的存储器件的数量。延迟调谐信号发生器820产生了层叠寄存器信号STACK_REG，该层叠寄存器信号STACK_REG是表示响应于内部控制信号CTRL待应用于内部数据信号INT_DQ的延迟量的信号。
基于反相延迟调谐使能信号TUNE_EN_INT_N和层叠寄存器信号STACK_RE，延迟调谐信号输出组件830可以输出延迟调谐信号TUNE_DELAY[N:0]。
参照图7描述的延迟调谐电路132可以与延迟调谐电路800相同地配置和操作。
在图8中，使用选择信号SEL_3至SEL_5产生延迟调谐信号TUNE_DELAY[N:0]。然而，本公开不限于此。在各实施方式中，可以预先储存与存储器件的数量相对应的延迟调谐信号TUNE_DELAY[N:0]。所储存的延迟调谐信号TUNE_DELAY[N:0]可以被储存在存储器件的特定区域中。存储器件可以使用选择信号SEL_3至SEL_5来选择延迟调谐信号TUNE_DELAY[N:0]，以确定待应用于作为输入到存储器件的数据信号的内部数据信号INT_DQ的延迟量。
图9是例示由图8中的延迟调谐电路800产生的延迟调谐信号TUNE_DELAY[N:0]的实施方式的图。
在图9中，例示了延迟调谐信号TUNE_DELAY[7:0]配置为八位的示例。然而，在各实施方式中，延迟调谐信号TUNE_DELAY[7:0]的位长度可以不同。
参照图9，随着包括在储存装置中的存储器件的数量的增加，延迟调谐信号TUNE_DELAY[7:0]可以具有更小的值。
例如，当储存装置配置为SDP时，延迟调谐信号TUNE_DELAY[7:0]可以具有值“01111111”。当储存装置配置为ODP时，延迟调谐信号TUNE_DELAY[7:0]可以具有值“00000001”。
也就是说，根据图9的实施方式，随着包括在储存装置中的存储器件的数量的增加，延迟调谐信号TUNE_DELAY[7:0]被设置为具有更小的值。
图10是例示图7中的数据调谐器133的配置的电路图。
参照图10，数据调谐器133可以接收由图7中的延迟调谐电路132产生的延迟调谐信号TUNE_DELAY[N:0]。
此外，数据调谐器133可以接收从图7的输入驱动器131输出的内部数据信号INT_DQ。
数据调谐器133可以包括多个延迟产生单元133_1。可以输入延迟调谐信号TUNE_DELAY[N:0]作为延迟产生单元133_1的控制信号。具体地说，可以分别输入延迟调谐信号TUNE_DELAY[N:0]和反相延迟调谐信号TUNE_DELAY_N[N:0]作为多个延迟产生单元133_1的使能信号EN[N:0]和反相使能信号EN_N[N:0]。
多个延迟产生单元133_1可以根据使能信号EN[N:0]和反相使能信号EN_N[N:0]来延迟输入的内部数据信号INT_DQ。
因此，根据参照图9描述的延迟调谐信号TUNE_DELAY[7:0]，当包括在储存装置中的存储器件的数量的减少时，延迟调谐信号TUNE_DELAY[7:0]可以启用更多数量的延迟产生单元133_1。
响应于时钟信号CLK，数据调谐器133可以在数据锁存器DLAT中储存通过将内部数据信号INT_DQ延迟基于延迟调谐信号TUNE_DELAY[N:0]所确定的延迟量而调谐的数据信号INT_TUNE_DQ。
图11是例示根据本发明的实施方式的存储控制器(例如，存储控制器200)的操作的流程图。
参照图11，在步骤S1101中，向存储控制器供电。
在步骤S1103中，存储控制器可以获取关于联接到该存储控制器的存储器件的数量的信息。具体地说，存储控制器可以通过联接到存储控制器的存储器件的初始设置操作来识别由存储控制器控制的存储器件的数量。
在步骤S1105中，存储控制器可以向存储器件提供延迟调谐命令。具体地说，当存储器件接收由存储控制器所提供的数据时，存储控制器可以提供指示每个存储器件调谐待应用于接收到的数据的延迟量的延迟调谐命令。存储控制器可以选择每个存储器件，并向相应的存储器件提供延迟调谐命令。存储控制器可以向每个存储器件提供选择信号，并选择相应的存储器件。在实施方式中，选择信号可以包括用于识别相应的存储器件的选择信号，以及用于提供表示由存储控制器控制的存储器件的数量的层叠信息的选择信号。
图12是例示根据本发明的实施方式的存储器件(例如，存储器件100)的操作的流程图。
参照图12，在步骤S1201中，存储器件可以从存储控制器接收延迟调谐命令。
在步骤S1203中，存储器件可以从选择信号中获取层叠信息。
具体地说，当从存储控制器接收到延迟调谐命令时，存储器件可以接收选择信号。一些选择信号可以表示已经选择了相应的存储器件，并且其他选择信号可以包括层叠信息。在实施方式中，层叠信息可以是关于由存储控制器控制的存储器件的数量的信息。
在步骤S1205中，存储器件可以基于层叠信息来产生延迟调谐信号。具体地说，存储器件可基于层叠信息产生延迟调谐信号，以便在由存储控制器控制的存储器件的数量增加时应用较小的延迟量。
在步骤S1207中，储存装置可以储存根据延迟调谐信号向其应用延迟量的数据。
图13是例示根据本发明的实施方式的储存装置(例如，储存装置50)的操作的流程图。
参照图13，在步骤S1301中，可以向储存装置供电。
在步骤S1303中，储存装置可以调谐待应用于包括在储存装置中的存储器件要接收的数据的延迟量。每个存储器件都可以从存储控制器接收层叠信息。因此，每个存储器件可以产生用于确定待应用于存储器件接收的数据的延迟量的延迟调谐信号。
在步骤S1305中，储存装置可以执行在各个存储器件中储存根据延迟调谐信号应用了延迟量的数据的程序操作。
图14是例示图1的存储器件100的示例性结构的图。
参照图14，存储器件100可以包括存储单元阵列110、外围电路120和控制逻辑130。
存储单元阵列110包括多个存储块BLK1至BLKz。所述多个存储块BLK1至BLKz通过行线RL联接到行解码器121。多个存储块BLK1至BLKz可以通过位线BL1至BLn联接到页缓冲器组123。多个存储块BLK1至BLKz中的每一个包括多个存储单元。在实施方式中，多个存储单元是非易失性存储单元。联接到同一字线的存储单元可以被定义为一页。因此，一个存储块可以包括多页。
行线RL可以包括至少一条源极选择线、多条字线和至少一条漏极选择线。
包括在存储单元阵列110中的每个存储单元可以被配置为用于存储一个数据位的单级单元(SLC)。此外，包括在存储器件100中的每个存储单元可以被配置为用于存储两个数据位的多级单元(MLC)、用于存储三个数据位的三级单元(TLC)或用于存储四个数据位的四级单元(QLC)。
外围电路120可以被配置为在控制逻辑130的控制下在存储单元阵列110的所选区域中执行程序操作、读取操作或擦除操作。外围电路120可以驱动存储单元阵列110。例如，外围电路120可以在控制逻辑130的控制下将各种操作电压施加到行线RL和位线BL1至BLn，或者对所施加的电压进行放电。
外围电路120可以包括行解码器121、电压产生电路122、页缓冲器组123、列解码器124和输入/输出电路125。
行解码器121通过行线RL联接到存储单元阵列。行线RL可以包括至少一条源极选择线、多条字线和至少一条漏极选择线。在实施方式中，字线可以包括正常字线和虚设字线。在实施方式中，行线RL还可以包括管道选择线。
行解码器121可以在控制逻辑130的控制下操作。行解码器121从控制逻辑130接收行地址ADDR。
行解码器121被配置为对行地址RADD进行解码。行解码器121根据解码的地址来选择存储块BLK1至BLKz中的至少一个存储块。此外，行解码器121可以选择所选择的存储块的至少一个字线，以根据解码的地址将电压产生电路122产生的电压施加到至少一个字线WL。
例如，在程序操作中，行解码器121可以将程序电压施加到所选择的字线，并且将电平低于程序电压的程序通过电压施加到未选择的字线。在程序验证操作中，行解码器121可以将验证电压施加到所选择的字线，并且将高于验证电压的验证通过电压施加到未选择的字线。在读取操作中，行解码器121可以将读取电压施加到所选择的字线，并且将高于读取电压的读取通过电压施加到未选择的字线。
在实施方式中，以存储块为单位执行存储器件100的擦除操作。在擦除操作中，行解码器121可以根据解码的地址选择一个存储块。在擦除操作中，行解码器121可以将地电压施加到联接到所选择的存储块的字线。
电压产生电路122在控制逻辑130的控制下操作。电压产生电路122可以通过使用提供给存储器件100的外部电源电压来产生多个电压。具体地说，电压产生电路122可以响应于操作信号OPSIG来产生用于程序、读取和擦除操作的各种操作电压Vop。例如，电压产生电路122可以在控制逻辑130的控制下产生程序电压、验证电压、通过电压、读取电压、擦除电压等。
在实施方式中，电压产生电路122可以通过调节外部电源电压来产生内部电源电压。由电压产生电路122产生的内部电源电压用作存储器件100的操作电压。
在实施方式中，电压产生电路122可以通过使用外部电源电压或内部电源电压来产生多个电压。
例如，电压产生电路122可以包括用于接收内部电源电压的多个泵电容器，并且通过在控制逻辑130的控制下选择性地激活所述多个泵电容器来产生多个电压。
可以通过行解码器121将产生的多个电压提供给存储单元阵列110。
页缓冲器组123包括第1页缓冲器PB1至第n页缓冲器PBn。第1页缓冲器PB1至第n页缓冲器PBn分别通过第1位线BL1至第n位线BLn联接至存储单元阵列110。第1页缓冲器PB1至第n页缓冲器PBn在控制逻辑130的控制下操作。具体地说，第1页缓冲器PB1至第n页缓冲器PBn可以响应于页缓冲器控制信号PBSIGNALS进行操作。例如，第1页缓冲器PB1至第n页缓冲器PBn可以临时存储通过第1位线BL1至第n位线BLn接收的数据，或者在读取或验证操作中感测位线BL1至BLn的电压或电流。
具体地说，在程序操作中，当将程序电压施加到所选择的字线时，第1页缓冲器PB1至第n页缓冲器PBn可以将通过输入/输出电路125接收的数据DATA传递给所选择的存储单元。可以根据所传递的数据DATA对所选择的页的存储单元进行编程。联接到施加了程序可允许电压(例如，地电压)的位线的存储单元可具有增加的阈值电压。联接到施加了程序禁止电压(例如，电源电压)的位线的存储单元的阈值电压可以保持。在程序验证操作中，第1页缓冲器PB1至第n页缓冲器PBn通过位线BL1至BLn从所选择的存储单元中读取页数据。
在读取操作中，第1页缓冲器PB1至第n页缓冲器PBn可以通过第1位线BL1至第n位线BLn从所选页的存储单元中读取数据DATA，并且在列解码器124的控制下将读取的数据DATA输出至输入/输出电路125。
在擦除操作中，第1页缓冲器PB1至第n页缓冲器PBn可以使第1位线BL1至第n位线BLn浮置。
列解码器124可以响应于列地址CADD在输入/输出电路125和页缓冲器组123之间传递数据。例如，列解码器124可以通过数据线DL与第1页缓冲器PB1至第n页缓冲器PBn交换数据，或者通过列线CL与输入/输出电路125交换数据。
输入/输出电路125可以将从参照图1描述的存储器控制器200接收到的命令CMD和地址ADDR传递给控制逻辑130，或者与列解码器124交换数据DATA。
在读取操作或验证操作中，感测电路126可以响应于可允许位信号VRYBIT产生基准电流，并通过将从页缓冲器组123接收到的感测电压VPB与由基准电流产生的基准电压相比较而输出通过信号PASS或失败信号FAIL。
控制逻辑130可以通过响应于命令CMD和地址ADDR输出操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS和可允许位信号VRYBIT来控制外围电路。而且，控制逻辑130可以响应于通过信号PASS或失败信号FAIL来确定验证操作是通过了还是失败了。
图14中的控制逻辑130可以与参照图7描述的控制逻辑130相同地操作。
图15是例示图14中的存储单元阵列的实施方式的图。
参照图15，存储单元阵列110可以包括多个存储块BLK1至BLKz。每个存储块可以具有三维结构。每个存储块可以包括层叠在基板(未示出)上的多个存储单元。多个存储单元可以沿+X、+Y和+Z方向布置。将参照图16和图17更详细地描述每个存储块的结构。
图16是例示图15的存储块BLK1到BLKz中的任何一个存储块BLKa的电路图。
参照图16，存储块BLKa可以包括多个单元串CS11至CS1m和CS21至CS2m。在实施方式中，多个单元串CS11至CS1m和CS21至CS2m中的每一个可以形成为“U”形。在存储块BLKa中，m个单元串沿行方向(即+X方向)布置。尽管图16示出了沿列方向(即，+Y方向)布置的两个单元串，但是本公开不限于此。可以在列方向上布置三个或更多个单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每一个可以包括至少一个源极选择晶体管SST、第1存储单元MC1至第n存储单元MCn、管道晶体管PT和至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储单元MC1至MCn可以具有彼此类似的结构。在实施方式中，选择晶体管SST和DST以及存储单元MC1至MCn中的每一个可以包括沟道层、隧道绝缘层、电荷储存层和阻挡绝缘层。在实施方式中，可以在每个单元串中设置用于提供沟道层的柱。在实施方式中，可以在每个单元串中提供用于提供沟道层、隧道绝缘层、电荷储存层和阻挡绝缘层中的至少一个的柱。
每个单元串的源极选择晶体管SST联接在公共源极线CSL和存储单元MC1至MCp之间。
在一个实施方式中，布置在同一行上的单元串的源极选择晶体管联接到沿行方向延伸的源极选择线，而布置在不同行上的单元串的源极选择晶体管联接到不同的源极选择线。在图16中，第一行上的单元串CS11至CS1m的源极选择晶体管联接到第一源极选择线SSL1。第二行上的单元串CS21至CS2m的源极选择晶体管联接到第二源极选择线SSL2。
在另一个实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可共同联接到一条源极选择线。
每个单元串的第1存储单元MC1至第n存储单元MCn均联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第1存储单元MC1至第n存储单元MCn可以被划分为第1存储单元MC1至第p存储单元MCp以及第(p+1)存储单元MCp+1至第n存储单元MCn。第1存储单元MC1至第p存储单元MCp沿+Z方向的相反方向顺序布置，并且串联联接在源极选择晶体管SST和管道晶体管PT之间。第(p+1)存储单元MCp+1至第n存储单元MC沿+Z方向顺序地布置，并且串联联接在管道晶体管PT和漏极选择晶体管DST之间。第1存储单元MC1至第p存储单元MCp以及第(p+1)存储单元MCp+1至第n存储单元MCn通过管道晶体管PT联接。每个单元串的第1存储单元MC1至第n存储单元MCn的栅极分别联接至第1字线WL1至第n字线WLn。
每个单元串的管道晶体管PT的栅极联接到管线PL。
每个单元串的漏极选择晶体管DST联接在相应的位线与存储单元MCp+1至MCn之间。沿行方向布置的单元串被联接到沿行方向延伸的漏极选择线。第一行上的单元串CS11至CS1m的漏极选择晶体管联接至第1漏极选择线DSL1。第二行上的单元串CS21至CS2m的漏极选择晶体管联接到第2漏极选择线DSL2。
沿列方向布置的单元串联接到沿列方向延伸的位线。在图16中，第一列上的单元串CS11和CS21联接到第1位线BL1。第m列上的单元串CS1m和CS2m联接到第m位线BLm。
联接到沿行方向布置的单元串中的同一字线的存储单元构成一页。例如，联接到第一行上的单元串CS11至CS1m中的第1字线WL1的存储单元构成一页。联接到第二行上的单元串CS21到CS2m中的第1字线WL1的存储单元构成另一页。当选择了漏极选择线DSL1和DSL2中的任何一条时，可以选择沿一个行方向布置的单元串。当选择了字线WL1至WLn中的任何一条时，可以在所选择的单元串中选择一页。
在另一个实施方式中，可以提供偶数位线和奇数位线来代替第1位线BL1至第m位线BLm。另外，沿行方向布置的单元串CS11至CS1m或CS21至CS2m中的偶数单元串可以分别联接到偶数位线，而沿行方向布置的单元串CS11至CS1m或CS21至CS2m中的奇数单元串可以分别联接到奇数位线。
在实施方式中，第1存储单元MC1至第n存储单元MCn中的至少一个可以用作虚设存储单元。例如，可以提供虚设存储单元以减小源极选择晶体管SST与存储单元MC1至MCp之间的电场。另选地，可以提供虚设存储单元以减小漏极选择晶体管DST与存储单元MCp+1至MCn之间的电场。当虚设存储单元的数量增加时，存储块BLKa的操作的可靠性会得到改善。另一方面，存储块BLKa的大小增加了。当虚设存储单元的数量减少时，存储块BLKa的大小会减小。另一方面，存储块BLKa的操作的可靠性可能会劣化。
为了有效地控制虚设存储单元，各个虚设存储单元可具有所需的阈值电压。在存储块BLKa的擦除操作之前或之后，可以对所有或一些虚设存储单元执行程序操作。当在执行程序操作之后执行擦除操作时，虚设存储单元的阈值电压控制施加到与相应虚设存储单元联接的虚设字线的电压，使得虚设存储单元可具有所需的阈值电压。
图17是例示图15的存储块BLK1到BLKz中的一个存储块的另一个实施方式BLKb的电路图。
参照图17，存储块BLKb可以包括多个单元串CS11'至CS1m'和CS21'至CS2m'。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个沿+Z方向延伸。在存储块BLKb的情况下，多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个包括层叠在基板(未示出)上的至少一个源极选择晶体管SST、第1存储单元MC1至第n存储单元MCn以及至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST联接在公共源极线CSL和存储单元MC1至MCn之间。布置在同一行上的单元串的源极选择晶体管联接到同一源极选择线。布置在第一行上的单元串CS11'至CS1m'的源极选择晶体管联接到第一源极选择线SSL1。布置在第二行上的单元串CS21'至CS2m'的源极选择晶体管联接到第二源极选择线SSL2。在另一个实施方式中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可以共同联接到一条源极选择线。
每个单元串的第1存储单元MC1至第n存储单元MCn串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第1存储单元MC1至第n存储单元MCn的栅电极分别联接至第1字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST联接在相应的位线和存储单元MC1至MCn之间。沿行方向布置的单元串的漏极选择晶体管联接到沿行方向延伸的漏极选择线。第一行上的单元串CS11'至CS1m'的漏极选择晶体管联接至第1漏极选择线DSL1。第二行上的单元串CS21'至CS2m'的漏极选择晶体管联接到第2漏极选择线DSL2。
因此，除了图17中的每个单元串不包括管道晶体管PT之外，图17的存储块BLKb具有与图16的存储块BLKa类似的电路。
在另一个实施方式中，可以提供偶数位线和奇数位线来代替第1位线BL1至第m位线BLm。另外，沿行方向布置的单元串CS11'至CS1m'或CS21'至CS2m'中的偶数单元串可以分别联接到偶数位线，而沿行方向布置的单元串CS11'至CS1m'或CS21'至CS2m'中的奇数单元串可以分别联接到奇数位线。
在一个实施方式中，第1存储单元MC1至第n存储单元MCn中的至少一个可以用作虚设存储单元。例如，可以提供虚设存储单元以减小源极选择晶体管SST与存储单元MC1至MCp之间的电场。另选地，可以提供虚设存储单元以减小漏极选择晶体管DST与存储单元MCp+1至MCn之间的电场。当提供更多数量的虚设存储单元时，存储块BLKb的操作的可靠性会得到改善。另一方面，存储块BLKb的大小增加了。当虚设存储单元的数量减少时，存储块BLKb的大小会减小。另一方面，存储块BLKb的操作的可靠性可能会劣化。
为了有效地控制虚设存储单元，各个虚设存储单元可具有所需的阈值电压。在存储块BLKa的擦除操作之前或之后，可以对所有或一些虚设存储单元执行程序操作。当在执行程序操作之后执行擦除操作时，虚设存储单元的阈值电压控制施加到与相应虚设存储单元联接的虚设字线的电压，使得虚设存储单元可具有所需的阈值电压。
图18是例示图1中的存储控制器200的另一个实施方式的图。
存储控制器1000联接到主机和存储器件。存储控制器1000被配置为响应于从主机接收到的请求来访问存储器件。例如，存储控制器1000被配置为控制存储器件的读取、程序、擦除和后台操作。存储控制器1000被配置为提供存储器件和主机之间的接口。存储控制器1000被配置为驱动用于控制存储器件的固件。
参照图18，存储控制器1000可以包括处理器1010、存储缓冲器1020、纠错码(ECC)电路1030、主机接口1040、缓冲控制电路1050、存储器接口1060、和总线1070。
总线1070可以被配置为在存储控制器1000的组件之间提供信道。
处理器1010可以控制存储控制器1000的整体操作，并执行逻辑操作。处理器1010可以通过主机接口1040与外部主机通信，并且通过存储器接口1060与存储器件通信。此外，处理器1010可以通过缓冲控制电路1050与存储缓冲器1020通信。处理器1010可以使用存储缓冲器1020作为工作存储器、高速缓冲存储器或缓冲存储器来控制储存装置的操作。
处理器1010可以执行闪存转换层(FTL)的功能。处理器1010可以将主机通过FTL提供的逻辑块地址(LBA)转换为物理块地址(PBA)。FTL可以使用映射表接收要转换为PBA的LBA。根据映射单元(mapping units)存在FTL的几种地址映射方法。代表性地址映射方法包括页映射方法、块映射方法和混合映射方法。
处理器1010被配置为对从主机接收到的数据进行随机化。例如，处理器1010可以使用随机化种子来对从主机接收到的数据进行随机化。经随机化的数据被设置作为要存储到存储器件以在存储单元阵列中进行编程的数据。
在读取操作中，处理器1010被配置为对从存储器件接收到的数据进行去随机化。例如，处理器1010可以使用去随机化种子对从存储器件接收到的数据进行去随机化。可以将去随机化后的数据输出到主机。
在实施方式中，处理器1010可以通过驱动软件或固件来执行随机化和去随机化。
存储缓冲器1020可以用作处理器1010的工作存储器、高速缓冲存储器或缓冲存储器。存储缓冲器1020可以存储由处理器1010执行的代码和命令。存储缓冲器1020可以包括静态RAM(SRAM)或动态RAM(DRAM)。
ECC电路1030可以执行ECC操作。ECC电路1030可以对要通过存储器接口1060写入存储器件的数据执行ECC编码。经ECC编码后的数据可以通过存储器接口1060传递给存储器件。ECC电路1030可以对通过存储器接口1060从存储器件接收到的数据执行ECC解码。在一个示例中，可以将ECC电路1030作为存储器接口1060的组件包括在存储器接口1060中。
主机接口1040可以在处理器1010的控制下与外部主机通信。主机接口1040可以使用以下各种通信协议中的至少一种与主机通信：所述通信协议诸如是通用串行总线(USB)、串行AT附件(SATA)、高速InterChip(HSIC)、小型计算机系统接口(SCSI)、火线(Firewire)、外围组件互连(PCI)、PCI Express(PCIe)、非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式内存模块(DIMM)、注册的DIMM(RDIMM)和负载减小的DIMM(LRDIMM)。
缓冲控制电路1050被配置为在处理器1010的控制下控制存储缓冲器1020。
存储器接口1060被配置为在处理器1010的控制下与存储器件通信。存储器接口1060可以通过信道与存储器件进行命令、地址和数据通信。
在一个示例中，存储控制器1000可以不包括存储缓冲器1020和缓冲控制电路1050。这些组件中的任一组件都可以单独提供，或者任一组件功能分布在存储控制器1000的其他组件中。
在一个示例中，处理器1010可以通过使用代码来控制存储控制器1000的操作。处理器1010可以从据存储控制器1000中提供的非易失性存储器件(例如，只读存储器(ROM))中加载代码。在另一个示例中，处理器1010可以通过存储器接口1060从存储器件中加载代码。
在一个示例中，存储控制器1000的总线1070可以划分为控制总线和数据总线。数据总线可以被配置为在存储控制器1000中发送数据，并且控制总线可以被配置为在存储控制器1000中发送诸如命令和地址的控制信息。数据总线和控制总线彼此分离，并且可能不会相互干扰或影响。数据总线可以联接到主机接口1040、缓冲控制电路1050、ECC电路1030和存储器接口1060。控制总线可以联接到主机接口1040、处理器1010、缓冲控制电路1050、存储缓冲器1020和存储器接口1060。
图19是例示应用了根据本公开的实施方式的储存装置的存储卡系统的框图。
参照图19，存储卡系统2000包括存储控制器2100、存储器件和连接器2300。
存储控制器2100联接到存储器件2200。存储控制器2100被配置为访问存储器件2200。例如，存储控制器2100被配置为控制存储器件2200的读取、写入、擦除和后台操作。存储控制器2100被配置为在存储器件2200和主机之间提供接口。存储控制器2100被配置为驱动器用于控制存储器件2200的固件。存储器件2200可以与参照图1描述的存储器件100相同地实现。
在示例中，存储控制器2100可以包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口和ECC电路的组件。
存储控制器2100可以通过连接器2300与外部装置通信。存储控制器2100可以根据特定通信协议与外部装置(例如，主机)通信。在示例中，存储控制器2100可以通过以下各种通信协议中的至少一种与外部装置通信：所述通信协议诸如是通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI Express(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小磁盘接口(ESDI)、集成驱动电子设备(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe。
在一个示例中，存储器件2200可以用诸如电可擦除和可编程ROM(EPROM)、NAND闪存、NOR闪存、相变RAM(PRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)和自旋扭矩传递磁RAM(STT-MRAM)之类的各种非易失性存储器件来实现。
存储控制器2100和存储器件2200可以集成到单个半导体器件中，以构成存储卡。例如，存储控制器2100和存储器件2200可以构成诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存(CF)卡、智能媒体卡(SM和SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro和eMMC)、SD卡(SD、miniSD、microSD和SDHC)和通用闪存(UFS)之类的存储卡。
图20是例示应用了根据本公开的实施方式的储存装置的固态驱动器(SSD)系统的框图。
参照图20，SSD系统3000包括主机3100和SSD 3200。SSD 3200通过信号连接器3001与主机3100交换信号SIG，并通过电源连接器3002接收电源PWR。SSD 3200包括SSD控制器3210、多个闪存3221至322n、辅助电源3230和缓冲存储器3240。
在实施方式中，SSD控制器3210可以用作参照图1描述的存储控制器200。
SSD控制器3210可以响应于从主机3100接收到的信号SIG来控制多个闪存3221至322n。在示例中，信号SIG可以基于主机3100和SSD 3200之间的接口。例如，信号SIG可以由以下接口中的一种来限定：所述接口诸如是通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI Express(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小磁盘接口(ESDI)、集成驱动电子设备(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe。
辅助电源3230通过电源连接器3002联接到主机310。当来自主机3100的电力供应不平稳时，辅助电源3230可以提供SSD 3200的电力。在示例中，辅助电源3230可以位于SSD3200中，或者位于SSD 3200的外部。例如，辅助电源3230可以位于主板上，并且向SSD 3200提供辅助电力。
缓冲存储器3240作为SSD 3200的缓冲存储器操作。例如，缓冲存储器3240可以临时存储从主机3100接收到的数据或从多个闪存3221至322n接收到的数据，或者临时存储闪存3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括易失性存储器(诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM)或非易失性存储器(诸如FRAM、ReRAM、STT-MRAM和PRAM)。
图21是例示应用了根据本公开的实施方式的储存装置的用户系统的框图。
参照图21，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、储存模块4400和用户界面4500。
应用处理器4100可以驱动包括在用户系统4000中的组件、操作系统(OS)，用户程序等。在示例中，应用处理器4100可以包括用于控制包括在用户系统4000中的组件、接口、图形引擎等的控制器。可以将应用处理器4100设置为片上系统(SoC)。
存储器模块4200可以作为用户系统4000的主存储器、工作存储器、缓冲存储器或高速缓冲存储器操作。存储器模块4200可以包括易失性随机存取存储器(诸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRM、DDR3 SDRAM、LPDDR SDRAM、LPDDR2 SDRAM和LPDDR3 SDRAM)或非易失性随机存取存储器(诸如PRAM、ReRAM、MRAM和FRAM)。在示例中，应用处理器4100和存储器模块4200可以通过基于封装上封装(PoP)来封装而被提供为一个半导体封装。
网络模块4300可以与外部装置通信。在示例中，网络模块4300可以支持诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、Wimax、WLAN、UWB、蓝牙和Wi-Fi之类的无线通信。在示例中，网络模块4300可以被包括在应用处理器4100中。
储存模块4400可以储存数据。例如，储存模块4400可以储存从应用处理器4100接收到的数据。另选地，储存模块4400可以将储存在其中的数据发送到应用处理器4100。在示例中，储存模块4400可以用具有三维结构的非易失性半导体存储器件(诸如相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)、NAND闪存或NOR闪存)来实现。在示例中，储存模块4400可以被设置为可移除驱动器(诸如用户系统4000的存储卡)或外部驱动器。
例如，储存模块4400可以包括多个非易失性存储器件，并且多个非易失性存储器件可以与参照图2至图5描述的存储器件相同地操作。储存模块4400可以与参照图1描述的储存装置50相同地操作。
用户界面4500可以包括用于向应用处理器4100输入数据或命令或者将数据输出到外部装置的接口。在示例中，用户界面4500可以包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件之类的用户输入界面。用户界面4500可以包括诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和电机之类的用户输出接口。
根据本公开的实施方式，提供了一种具有改进的数据接收速率的储存装置及其操作方法。
在上述实施方式中，上述步骤可以选择性地执行，与其他步骤组合，或者在某些情况下被省略。而且，上述步骤不一定按所描述的顺序执行；相反，上述步骤可以重新排列。这里公开的实施方式仅是便于理解本公开的示例，而不是限制本公开。此外，如本领域技术人员根据本公开内容将理解的，可以在本公开的范围内对形式和细节进行各种修改。
尽管这里使用了特定术语，但是这些术语仅用于解释本公开的实施方式。因此，本公开不限于上述实施方式，因为在本公开的精神和范围内可以进行各种变型。因此，本发明包括落入包括其等同物的权利要求的范围内的所有这些修改和变型。
相关申请的交叉引用
本申请要求于2018年6月26日提交的韩国专利申请第10-2018-0073657号的优先权，该韩国专利申请的全部公开内容通过引用结合于此。

Claims (20)

1.一种储存装置，所述储存装置包括：
存储器晶片封装，所述存储器晶片封装被配置为包括多个存储器件，所述多个存储器件各自包括多个选择信号焊盘；以及
存储控制器，所述存储控制器被配置为通过所述多个选择信号焊盘提供表示所述多个存储器件中的被选存储器件的多个选择信号，
其中，所述多个选择信号中的一些选择信号包括层叠信息，所述层叠信息指示被包括在所述存储器晶片封装中的所述多个存储器件的总数量，并且
其中，所述多个存储器件从所述存储器控制器接收数据信号，并且通过应用根据被包括在所述存储器晶片封装中的所述多个存储器件的所述总数量所确定的延迟量来存储所述数据信号。
2.根据权利要求1所述的储存装置，其中，所述被选存储器件包括：
延迟调谐电路，所述延迟调谐电路被配置为基于所述层叠信息来产生延迟调谐信号；以及
数据调谐器，所述数据调谐器被配置为根据所述延迟调谐信号来延迟所述数据信号。
3.根据权利要求2所述的储存装置，其中，由所述层叠信息指示的所述总数量是八个、四个和两个中的任何一个。
4.根据权利要求2所述的储存装置，其中，所述延迟调谐电路产生所述延迟调谐信号以在所述多个存储器件的所述总数量增加时减小所述延迟量。
5.根据权利要求1所述的储存装置，
其中，所述多个选择信号包括第一选择信号至第六选择信号，并且
其中，所述第一选择信号至所述第六选择信号中的第一选择信号至第三选择信号分别识别所述多个存储器件。
6.根据权利要求5所述的储存装置，其中，所述第一选择信号至所述第六选择信号中的第四选择信号至第六选择信号包括所述层叠信息。
7.根据权利要求2所述的储存装置，其中，所述延迟调谐电路包括：
输入信号发生器，所述输入信号发生器被配置为根据由所述存储控制器提供的延迟调谐命令和所述一些选择信号来产生内部控制信号；
延迟调谐信号发生器，所述延迟调谐信号发生器被配置为响应于所述内部控制信号，根据不同数量的存储器件而产生不同的层叠寄存器信号；以及
延迟调谐信号输出组件，所述延迟调谐信号输出组件被配置为基于所述层叠寄存器信号和所述延迟调谐命令输出所述延迟调谐信号。
8.一种存储器件，所述存储器件包括：
多个选择信号焊盘，所述多个选择信号焊盘被配置为分别接收多个选择信号；
多个数据信号焊盘，所述多个数据信号焊盘被配置为接收数据信号；
与所述多个选择信号焊盘和所述多个数据信号焊盘通信的延迟调谐电路，所述延迟调谐电路被配置为根据所述多个选择信号中的第一选择信号来确定待应用于所述数据信号的延迟量；以及
数据储存器，所述数据储存器被配置为通过将所确定的延迟量应用于所述数据信号来产生调谐数据信号，并且根据基准时钟储存经调谐的数据信号，
其中，所述第一选择信号表示包括所述存储器件的多个存储器件的总数量，
其中，所述多个选择信号当中的除了所述第一选择信号之外的第二选择信号启用所述存储器件，并且
其中，所述多个存储器件共同接收所述多个选择信号。
9.根据权利要求8所述的存储器件，所述存储器件进一步包括输入驱动器，所述输入驱动器被配置为接收通过所述多个数据信号焊盘输入的所述数据信号。
10.根据权利要求9所述的存储器件，其中，所述输入驱动器基于所述数据信号与基准电压的比较而产生具有高状态或低状态的内部数据信号。
11.根据权利要求10所述的存储器件，其中，所述延迟调谐电路产生延迟调谐信号，所述延迟调谐信号用于基于由所述第一选择信号表示的层叠信息来确定所述延迟量。
12.根据权利要求11所述的存储器件，其中，所述层叠信息指示共同联接到所述多个数据信号焊盘的存储器件的所述总数量。
13.根据权利要求12所述的存储器件，其中，所述延迟调谐电路产生所述延迟调谐信号以在共同联接到所述多个数据信号焊盘的存储器件的所述总数量增加时减小所述延迟量。
14.根据权利要求13所述的存储器件，所述存储器件进一步包括数据调谐器，所述数据调谐器被配置为响应于所述延迟调谐信号来延迟所述内部数据信号。
15.一种用于操作含有多个选择信号焊盘和多个数据信号焊盘的存储器件的方法，所述方法包括如下步骤：
从存储控制器接收延迟调谐命令；
响应于所述延迟调谐命令，从通过所述多个选择信号焊盘输入的多个选择信号中的第一选择信号中获取层叠信息；以及
根据所述层叠信息产生延迟调谐信号，所述延迟调谐信号用于确定待应用于通过所述多个数据信号焊盘输入的数据信号的延迟量，
其中，所述第一选择信号表示包括所述存储器件的多个存储器件的总数量，
其中，所述多个选择信号当中的除了所述第一选择信号之外的第二选择信号启用所述存储器件，并且
其中，所述多个存储器件共同接收所述多个选择信号。
16.根据权利要求15所述的方法，其中，所述层叠信息指示共同联接到所述多个数据信号焊盘的存储器件的所述总数量。
17.根据权利要求16所述的方法，其中，产生所述延迟调谐信号的步骤包括以下步骤：产生所述延迟调谐信号，以在共同联接到所述多个数据信号焊盘的存储器件的所述总数量增加时减小所述延迟量。
18.根据权利要求15所述的方法，
其中，所述多个选择信号包括第一选择信号至第六选择信号，并且
其中，所述第一选择信号至所述第六选择信号中的第一选择信号至第三选择信号分别识别多个存储器件。
19.根据权利要求18所述的方法，其中，所述第一选择信号至所述第六选择信号中的第四选择信号至第六选择信号包括所述层叠信息。
20.根据权利要求15所述的方法，所述方法进一步包括如下步骤：
将所述数据信号延迟所确定的延迟量并且储存所延迟的数据信号。
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