KR20200001110A - 저장 장치 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 향상된 데이터 수신율을 갖는 저장 장치는 복수의 선택 신호 패드들을 각각 포함하는 복수의 메모리 장치들 및 상기 복수의 선택 신호 패드들을 통해 상기 복수의 메모리 장치들 중 선택된 메모리 장치를 나타내는 복수의 선택 신호들을 제공하는 메모리 컨트롤러를 포함하되, 상기 복수의 선택 신호들 중 일부의 선택 신호들은, 상기 메모리 컨트롤러가 제어하는 상기 복수의 메모리 장치들의 개수에 관한 정보인 스택 정보를 포함한다.

Description

저장 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 저장 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 향상된 데이터 수신율을 갖는 저장 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 저장 장치는, 복수의 선택 신호 패드들을 각각 포함하는 복수의 메모리 장치들 및 상기 복수의 선택 신호 패드들을 통해 상기 복수의 메모리 장치들 중 선택된 메모리 장치를 나타내는 복수의 선택 신호들을 제공하는 메모리 컨트롤러를 포함하되, 상기 복수의 선택 신호들 중 일부의 선택 신호들은, 상기 메모리 컨트롤러가 제어하는 상기 복수의 메모리 장치들의 개수에 관한 정보인 스택 정보를 포함한다.
본 발명의 실시 예에 따른 메모리 장치는 복수의 선택 신호 패드들, 복수의 데이터 신호 패드들 및 상기 복수의 선택 신호 패드들을 통해 각각 입력되는 복수의 선택 신호들 중 일부의 선택 신호들에 따라 상기 복수의 데이터 신호 패드들을 통해 입력되는 데이터 신호에 적용할 딜레이의 양을 결정하는 딜레이 제어 회로를 포함한다.
본 발명의 실시 예에 따른 복수의 선택 신호 패드들 및 복수의 데이터 신호 패드들을 포함하는 메모리 장치의 동작 방법은, 상기 메모리 장치를 제어하는 메모리 컨트롤러로부터 딜레이 조절 커맨드를 수신하는 단계, 상기 딜레이 조절 커맨드가 입력될 때 상기 복수의 선택 신호 패드들을 통해 입력되는 복수의 선택 신호들 중 일부의 선택 신호들로부터 스택 정보를 획득하는 단계 및 상기 스택 정보에 따라 상기 데이터 신호 패드들을 통해 입력될 데이터 신호에 적용할 딜레이의 양을 결정하는 딜레이 제어 신호를 생성하는 단계를 포함한다.
본 기술에 따르면, 향상된 데이터 수신율을 갖는 저장 장치 및 그 동작 방법이 제공된다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치에 입출력되는 신호들을 설명하기 위한 도면이다.
도 3은 도 1의 저장 장치에 포함된 메모리 장치들의 개수가 증가함에 따라 발생하는 현상을 설명하기 위한 도면이다.
도 4는 메모리 컨트롤러(200)와 메모리 장치(100)의 연결 방법을 도시하는 도면이다.
도 5는 도 4를 참조하여 설명된 복수의 선택 신호 패드들에 입력되는 선택 신호를 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따라 적용될 딜레이의 양을 설명하기 위한 그래프이다.
도 7은 도 4의 제어 로직의 구성을 설명하기 위한 블록도이다.
도 8은 도 7의 딜레이 조절 회로를 설명하기 위한 회로도이다.
도 9는 도 8의 딜레이 제어 회로(800)가 생성한 딜레이 제어 신호(TUNE_DELAY[N:0])의 일 실시 예를 나타낸 도면이다.
도 10은 도 7의 데이터 조절부(133)의 구성을 설명하기 위한 회로도이다.
도 11은 본 발명의 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 12는 본 발명의 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 13은 본 발명의 실시 예에 따른 저장 장치의 동작을 설명하기 위한 순서도이다.
도 14는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 15는 도 14의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 16은 도 15의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 17은 도 15의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 18은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 20은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
본 명세서에서, 용어 “메모리 장치”는 용어 “다이” 또는 용어 “메모리 칩”과 혼용될 수 있고, 동일한 의미로 사용될 수 있다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100), 메모리 컨트롤러(200), 버퍼 메모리(300)를 포함할 수 있다.
저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(400)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(50)는 호스트(400)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
실시 예에서, 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 메모리 장치(100)에 포함된 각각의 메모리 셀들은 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC)로 구성될 수 있다. 또는 메모리 장치(100)에 포함된 각각의 메모리 셀들은 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
프로그램 동작 시에, 메모리 장치(100)는 타이밍 신호에 따라 메모리 컨트롤러(200)로부터 프로그램할 데이터인 프로그램 데이터를 수신할 수 있다.
메모리 장치(100)는 타이밍 신호에 따라 수신된 데이터를 내부에 포함된 버퍼에 임시로 저장할 수 있다. 메모리 장치(100)는 임시로 저장된 데이터를 메모리 셀들에 저장하는 프로그램 동작을 수행할 수 있다.
다양한 실시 예에서, 저장 장치(50)는 복수의 메모리 장치(100)들을 포함할 수 있다. 즉, 메모리 컨트롤러(200)는 복수의 메모리 장치(100)들을 제어할 수 있다. 이 때, 메모리 장치(100)들은 하나의 채널에 공통 연결되어 메모리 컨트롤러(200)와 통신할 수 있다.
저장 장치(50)에 포함된 메모리 장치(100)의 개수에 따라 저장 장치(50)에 포함된 메모리 다이 패키지가 결정될 수 있다. 예를 들어, 저장 장치(50)는 1개의 메모리 장치(100)를 포함하는 싱글 다이 패키지(SDP: Single Die Package), 2개의 메모리 장치(100)들이 적층된 더블 다이 패키지(DDP: Double Die Package), 4개의 메모리 장치(100)들이 적층된 쿼드 다이 패키지(QDP: Quad Die Package) 또는 8개의 메모리 장치(100)가 적층된 옥타 다이 패키지(ODP: Octa Die Package) 중 어느 하나의 패키지를 포함할 수 있다.
저장 장치(50)에 포함된 메모리 장치(100)들의 개수가 증가할수록, 메모리 컨트롤러(200)의 채널에 공통 연결된 메모리 장치(100)들의 개수가 증가할 수 있다. 이 경우, 메모리 컨트롤러(200)에 공통 연결된 메모리 장치(100)들의 개수가 증가함에 따라, 각 메모리 장치(100)들의 입력 드라이버(미도시)의 커패시턴스가 합쳐져서, 데이터 통신 측면에서 물리적인 로딩이 증가할 수 있다. 이에 따라, 각 메모리 장치(100)에 수신되는 신호들이 지연될 수 있다.
본 발명의 실시 예에 따르면, 메모리 장치(100)는, 메모리 컨트롤러(200)로부터 제공된 데이터 신호를 저장함에 있어서, 제공된 데이터 신호에 적용할 딜레이를 결정하는 딜레이 제어 회로(132)를 더 포함할 수 있다. 예를 들어, 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 따라 메모리 장치(100)가 수신한 데이터 신호에 적용될 딜레이를 결정하는 딜레이 제어 신호를 생성할 수 있다.
구체적으로, 딜레이 제어 회로(132)는 메모리 컨트롤러(200)로부터 딜레이 조절 커맨드를 수신하면, 저장 장치(50)에 포함된 메모리 장치(100)들의 개수에 따라 메모리 장치(100)가 수신한 데이터 신호에 적용될 딜레이를 결정하는 딜레이 제어 신호를 생성할 수 있다.
실시 예에서, 딜레이 조절 커맨드는 메모리 장치(100)의 테스트 과정에서 외부 테스트 장치에 의해 제공될 수도 있다. 이 경우, 테스트 과정에서 제공되는 딜레이 조절 커맨드와 메모리 컨트롤러(200)가 제공하는 딜레이 조절 커맨드는 서로 다른 딜레이를 적용하도록 메모리 장치(100)를 제어하는 커맨드일 수 있다.
메모리 장치(100)는 생성된 딜레이 제어 신호에 따라 결정되는 딜레이를 수신된 데이터 신호에 적용하여 데이터 신호를 저장할 수 있다.
메모리 장치(100)의 딜레이 제어회로(132)의 동작과, 딜레이 제어회로(132)가 생성한 딜레이 제어 신호에 따라 메모리 장치(100)가 딜레이를 적용하는 내용은 후술하는 도 2 내지 10에서 보다 상세하게 설명한다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어할 수 있다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(400)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
다양한 실시 예에서, 메모리 컨트롤러(200)는 메모리 장치(100)에 리셋 커맨드를 제공한 뒤, 딜레이를 조절하기 위한 딜레이 조절 커맨드를 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터 데이터와 논리 블록 어드레스(Logical Block Address)를 입력 받고, 논리 어드레스(Logical Block Address, LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(PBA)로 변환할 수 있다. 또한 메모리 컨트롤러(200)은 논리 블록 어드레스(LBA)와 물리 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 물리-논리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리(300)에 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(400)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스(Physical Block Address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)와 버퍼 메모리(300) 사이의 데이터 교환을 제어할 수 있다. 또는 메모리 컨트롤러(200)는 메모리 장치(100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리(300)에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(400)로부터 입력된 데이터를 버퍼 메모리(300)에 임시로 저장하고, 이후 버퍼 메모리(300)에 임시 저장된 데이터를 메모리 장치(100)로 전송할 수 있다.
다양한 실시 예에서, 버퍼 메모리(300)는 메모리 컨트롤러(200)의 동작 메모리, 캐시 메모리로 사용될 수 있다. 버퍼 메모리(300)는 메모리 컨트롤러(200)가 실행하는 코드들 또는 커맨드들을 저장할 수 있다. 또는 버퍼 메모리(300)는 메모리 컨트롤러(200)에 의해 처리되는 데이터를 저장할 수 있다.
실시 예에서, 버퍼 메모리(300)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)과 같은 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)로 구현될 수 있다.
다양한 실시 예에서, 저장 장치(50)는 버퍼 메모리(300)를 포함하지 않을 수 있다. 이 경우, 저장 장치(50) 외부의 휘발성 메모리 장치들이 버퍼 메모리(300)의 역할을 수행할 수 있을 것이다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(400)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치에 입출력되는 신호들을 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 복수의 입출력 라인들을 통해 외부 컨트롤러와 통신할 수 있다. 외부 컨트롤러는 도 1을 참조하여 설명된 메모리 컨트롤러(200)일 수 있다.
예를 들어, 메모리 장치(100)는 칩 인에이블 라인(CE#), 쓰기 인에이블 라인(WE#), 읽기 인에이블 라인(RE#), 어드레스 래치 인에이블 라인(ALE), 커맨드 래치 인에이블 라인(CLE), 쓰기 방지 라인(WP#) 및 레디 비지 라인(R/B#)을 포함하는 제어 신호 라인들과, 데이터 입출력 라인들(DQ0~DQ7)을 통해 외부 컨트롤러와 통신한다.
메모리 장치(100)는 칩 인에이블 라인(CE#)을 통해 외부 컨트롤러로부터 칩 인에이블 신호를 수신할 수 있다. 메모리 장치(100)는 쓰기 인에이블 라인(WE#)을 통해 외부 컨트롤러로부터 쓰기 인에이블 신호를 수신할 수 있다. 메모리 장치(100)는 읽기 인에이블 라인(RE#)을 통해 외부 컨트롤러로부터 읽기 인에이블 신호를 수신할 수 있다. 메모리 장치(100)는 어드레스 래치 인에이블 라인(ALE)을 통해 외부 컨트롤러로부터 어드레스 래치 인에이블 신호를 수신할 수 있다. 메모리 장치(100)는 커맨드 래치 인에이블 라인(CLE)을 통해 외부 컨트롤러로부터 커맨드 래치 인에이블 신호를 수신할 수 있다. 메모리 장치(100)는 쓰기 방지 라인(WP#)을 통해 외부 컨트롤러로부터 쓰기 방지 신호를 수신할 수 있다.
실시 예에서, 메모리 장치(100)는 레디 비지 라인(R/B#)을 통해 외부 컨트롤러로 메모리 장치(100)가 레디 상태인지 또는 비지 상태인지 여부를 출력하는 레디 비지 신호를 출력할 수 있다.
칩 인에이블 신호는 메모리 장치(100)를 선택하는 제어 신호일 수 있다. 칩 인에이블 신호가 '하이'상태에 있고, 메모리 장치(100)가 '레디' 상태에 해당하면, 메모리 장치(100)는 저전력 대기 상태(low power standby state)에 진입할 수 있다.
쓰기 인에이블 신호는 메모리 장치로 입력되는 커맨드, 어드레스 및 입력 데이터를 래치에 저장하는 것을 제어하는 제어 신호일 수 있다.
읽기 인에이블 신호는 시리얼 데이터의 출력을 인에이블하는 제어 신호일 수 있다.
어드레스 래치 인에이블 신호는 입출력 라인들(DQ0~DQ7)로 입력되는 신호의 유형이 커맨드, 어드레스 또는 데이터 중 어떤 것인지를 나타내기 위해 호스트가 사용하는 제어 신호들 중 하나일 수 있다.
커맨드 래치 인에이블 신호는 입출력 라인들(DQ0~DQ7)로 입력되는 신호의 유형이 커맨드, 어드레스 또는 데이터 중 어떤 것인지를 나타내기 위해 호스트가 사용하는 제어 신호들 중 하나일 수 있다.
예를 들어, 커맨드 래치 인에이블 신호가 활성화(예를 들어, 로직 하이)되고, 어드레스 래치 인에이블 신호가 비활성화(예를 들어, 로직 로우)되고, 쓰기 인에이블 신호가 활성화(예를 들어, 로직 로우)된 후 비활성화(예를 들어, 로직 하이)되면, 메모리 장치(100)는 입출력 라인들(IO0~IO07)을 통해 입력되는 신호가 커맨드임을 식별할 수 있다.
예를 들어, 커맨드 래치 인에이블 신호가 비활성화(예를 들어, 로직 로우)되고, 어드레스 래치 인에이블 신호가 활성화(예를 들어, 로직 하이)되고, 쓰기 인에이블 신호가 활성화(예를 들어, 로직 로우)된 뒤, 비활성화(예를 들어, 로직 하이)되면, 메모리 장치(100)는 입출력 라인들(DQ0~DQ7)을 통해 입력되는 신호가 어드레스임을 식별할 수 있다.
쓰기 방지 신호는 메모리 장치(100)가 프로그램 동작 및 소거 동작을 수행하는 것을 비활성화 시키는 제어 신호일 수 있다.
레디 비지 신호는 메모리 장치(100)의 상태를 식별하는 신호일 수 있다. 로우 상태의 레디 비지 신호는 메모리 장치(100)가 적어도 하나 이상의 동작을 수행 중임을 나타낸다. 하이 상태의 레디 비지 신호는 메모리 장치(100)가 동작을 수행하고 있지 않음을 나타낸다.
실시 예에서, 도 1을 참조하여 설명된 저장 장치(50)는 복수의 메모리 장치(100)들을 포함할 수 있다. 이 경우, 메모리 컨트롤러(200)가 제어하는 복수의 메모리 장치(100)들의 입출력 라인들(DQ0~DQ7)이 공통 연결될 수 있다.
도 3은 종래 도 1의 저장 장치에 포함된 메모리 장치들의 개수가 증가함에 따라 발생하는 현상을 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 장치는 입출력 라인들(DQ0~DQN)을 통해 데이터 신호를 수신할 수 있다. 입출력 라인들(DQ0~DQN)은 각각 메모리 장치의 입출력 패드에 연결될 수 있다.
도 3에서 INT_DQ[N:0]는 메모리 장치가 메모리 컨트롤러가 제공한 데이터 신호를 입력드라이버를 통해 수신한 신호인 내부 데이터 신호(INT_DQ[N:0])일 수 있다. 메모리 장치는 내부 데이터 신호(INT_DQ[N:0])에 미리 설정된 딜레이를 적용한 딜레이 데이터 신호(DQ_LAT[N:0])를 생성할 수 있다. 딜레이 데이터 신호(DQ_LAT[N:0])는 데이터 신호를 저장하는데 사용되는 타이밍 신호인 클럭(CLK)신호의 상승 엣지(Rising Edge)에 데이터 신호가 저장될 수 있도록 내부 데이터 신호(INT_DQ[N:0])에 딜레이를 적용한 신호일 수 있다.
딜레이 데이터 신호(DQ_LAT[N:0]) 메모리 장치의 클럭 신호(CLK)에 동기하여 래치에 저장될 수 있다. 실시 예에서, 래치는 페이지 버퍼 회로에 포함될 수 있다.
구체적으로, 딜레이 데이터 신호(DQ_LAT[N:0])는 클럭 신호(CLK)의 상승 엣지(Rising Edge)에 동기하여, 래치에 저장될 수 있다. 즉, 클럭 신호(CLK)의 상승 엣지에서 딜레이 데이터 신호(DQ_LAT[N:0])에 나타난 데이터가 래치에 저장될 수 있다.
도 3을 참조하면, 딜레이 데이터 신호(DQ_LAT[N:0])에서 유효한 데이터의 저장이 가능한 길이를 데이터 윈도우(Window)라고 하면, 메모리 장치는 데이터 윈도우가 넓을수록 클럭 신호(CLK)에 따라 데이터를 안정적으로 저장할 수 있을 것이다.
종래 메모리 장치는 저장 장치에 하나의 메모리 장치가 포함된 싱글 스택 장치(Single Stacked Device)를 기준으로 내부 데이터 신호(INT_DQ[N:0])에 적용할 딜레이를 결정하였다. 따라서, 싱글 스택 장치(Single Stacked Device)인 경우, 유효한 데이터 윈도우 내에서 클럭 신호가 로우 상태에 있는 구간의 길이를 나타내는 데이터 셋업 타임(tDS1)과 클럭 신호가 하이 상태에 있는 구간의 길이를 나타내는 데이터 홀드 타임(tDH1)이 같은 길이로 설정될 수 있다.
그러나, 저장 장치(50)가 복수의 복수의 메모리 장치들을 포함하는 멀티 스택 장치(Multi Stacked Device)인 경우, 저장 장치에 포함된 메모리 장치의 개수가 증가할수록 메모리 장치들의 입출력 라인들(DQ0~DQ7)이 공통으로 연결되어 있으므로, 입력 드라이버에 나타나는 커패시턴스가 증가된다. 따라서, 각각의 메모리 장치에 입력되는 내부 데이터 신호(INT_DQ[N:0])는싱글 스택 장치(Single Stacked Device)인 경우보다 지연되어 입력될 것이다. 한편, 싱글 스택 장치(Single Stacked Device)를 기준으로 내부 데이터 신호(INT_DQ[N:0])에 적용할 딜레이를 결정한 경우, 그리고 동일한 딜레이를 적용하는 경우, 딜레이 데이터 신호(DQ_LAT[N:0])는 싱글 스택 장치(Single Stacked Device)의 딜레이 데이터 신호(DQ_LAT[N:0])보다 딜레이를 더 포함할 수 있다.
클럭 신호(CLK)가 고정된 타이밍에 맞춰져 있다고 가정하면, 멀티 스택 장치(Multi Stacked Device)의 딜레이 데이터 신호(DQ_LAT[N:0])는 싱글 스택 장치(Single Stacked Device)인 경우보다 더 짧은 데이터 셋업 타임(tDS2)를 가질 수 있다. 또한, 멀티 스택 장치(Multi Stacked Device)의 딜레이 데이터 신호(DQ_LAT[N:0])는 싱글 스택 장치(Single Stacked Device)인 경우보다 더 긴 데이터 홀드 타임(tDH2)를 가질 수 있다.
싱글 스택 장치(Single Stacked Device)의 데이터 셋업 타임(tDS1) 및 데이터 홀드 타임(tDH1)과 멀티 스택 장치(Multi Stacked Device)의 데이터 셋업 타임(tDS2) 및 데이터 홀드 타임(tDH2)을 모두 만족하는 데이터 셋업 타임(tDS3) 및 데이터 홀드 타임(tDH3)은, 멀티 스택 장치(Multi Stacked Device)에 포함된 메모리 장치들의 개수가 증가할수록 더 짧아질 수 있다.
만일, 내부 데이터 신호(INT_DQ[N:0])에 적용할 딜레이를 싱글 스택 장치(Single Stacked Device)를 기준으로 설정한다면, 멀티 스택 장치(Multi Stacked Device)의 경우, 적절한 데이터 셋업 타임과 홀드 타임을 갖기 어렵다.
또한, 저장 장치에 포함된 메모리 장치의 개수와 무관하게 동일한 딜레이를 내부 데이터 신호(INT_DQ)에 적용한다면, 적절한 셋업 타임과 홀드 타임을 확보하기 어려울 수 있다.
본 발명의 실시 예에 따르면, 데이터 셋업 타임(tDS) 및 데이터 홀드 타임(tDH)을 확보하기 위해, 입력되는 내부 데이터 신호(INT_DQ[N:0])에 적용할 딜레이를 저장 장치에 포함된 메모리 장치들의 개수에 따라 서로 다르게 적용하는 저장 장치 및 그 동작 방법이 제공된다.
도 4는 메모리 컨트롤러(200)와 메모리 장치(100)의 연결 방법을 도시하는 도면이다.
도 4를 참조하면, 메모리 장치(100)는 복수의 패드들(40)을 포함할 수 있다. 메모리 장치(100)의 복수의 패드들(40)은 메모리 컨트롤러(200)의 패드(PAD)와 연결될 수 있다. 복수의 패드들(40)은 메모리 컨트롤러(200)와 통신하기 위한 신호들을 수신할 수 있다.
메모리 장치(100)는 선택 신호 패드부(41) 및 데이터 신호 패드부(42)를 포함할 수 있다.
선택 신호 패드부(41)는 복수의 선택 신호 패드들(SEL_0~SEL_N)을 포함할 수 있다. 메모리 컨트롤러(200)는 복수의 선택 신호 패드들(SEL_0~SEL_N)에 선택 신호를 제공하여, 해당 메모리 장치(100)를 선택할 수 있다. 복수의 선택 신호 패드들(SEL_0~SEL_N)을 통해 입력되는 선택 신호들은 메모리 장치(100)의 제어 로직(130)에 제공될 수 있다. 복수의 선택 신호 패드들(SEL_0~SEL_N)을 통해 입력되는 선택 신호들은 각각의 메모리 장치(100)들을 식별하는데 사용될 수 있다.
실시 예에서, 선택 신호들은 도 2를 참조하여 설명된 칩 인에이블 라인(CE#)에 입력되는 칩 인에이블 신호일 수 있다.
데이터 신호 패드부(42)는 복수의 데이터 신호 패드들(DQ[0]~DQ[n])을 포함할 수 있다. 메모리 장치(100)는 복수의 데이터 신호 패드들(DQ[0]~DQ[n])을 통해 메모리 컨트롤러(200)로부터 데이터 신호를 수신할 것이다. 복수의 데이터 신호 패드들(DQ[0]~DQ[n])을 통해 메모리 장치(100)는 n+1 비트의 데이터를 동시에 수신할 수 있다. 실시 예에서, 복수의 데이터 신호 패드들(DQ[0]~DQ[n])은 8개에 해당할 수 있다. 그러나, 이는 설명의 편의를 위한 것으로, 메모리 장치(100)에 포함된 복수의 데이터 신호 패드들(DQ[0]~DQ[n])의 개수는 본 발명의 실시 예에 따라 제한되지 않는다.
도 5는 도 4를 참조하여 설명된 복수의 선택 신호 패드들에 입력되는 선택 신호를 설명하기 위한 도면이다.
도 5에서, 설명의 편의상 선택 신호 패드가 6개인 경우를 가정한다. 6개의 선택 신호 패드들을 통해 제0 내지 제5 선택 신호(SEL_0~SEL_5)들이 각각 입력될 수 있다.
본 발명의 실시 예에서, 제0 내지 제5 선택 신호(SEL_0~SEL_5)들 중 일부의 선택 신호들은 메모리 장치를 식별하기 위한 선택 신호로 사용되고, 나머지 선택 신호들은 저장 장치에 포함된 메모리 장치의 개수를 나타내는 신호로 사용될 수 있다. 따라서, 메모리 장치는 선택신호들을 통해, 저장 장치에 포함된 메모리 장치들의 개수를 알 수 있고, 이에 따라 내부 데이터 신호에 적용할 딜레이를 결정할 수 있다.
구체적으로, 도 5를 참조하면, 저장 장치는 1개의 메모리 칩(CHIP)을 포함하는 싱글 다이 패키지(SDP: Single Die Package), 2개의 메모리 칩(CHIP)들이 적층된 더블 다이 패키지(DDP: Double Die Package), 4개의 메모리 칩(CHIP)들이 적층된 쿼드 다이 패키지(QDP: Quad Die Package) 또는 8개의 메모리 칩(CHIP)가 적층된 옥타 다이 패키지(ODP: Octa Die Package) 중 어느 하나의 패키지를 포함할 수 있다.
제0 내지 제5 선택 신호(SEL_0~SEL_5)들 중 제0 내지 제2 선택 신호(SEL_0~SEL_2)들은 메모리 칩들을 식별하기 위한 선택 신호들일 수 있다. 예를 들어, 저장 장치에 포함된 메모리 칩들이 ODP로 구성된 경우, 메모리 칩1(CHIP1)은 “000”으로 입력되는 제0 내지 제2 선택 신호(SEL_0~SEL_2)에 따라 선택될 수 있다. 메모리 칩2(CHIP2)는 “001”로 입력되는 제0 내지 제2 선택 신호(SEL_0~SEL_2)에 따라 선택될 수 있다. 메모리 칩3(CHIP3)은 “010”으로 입력되는 제0 내지 제2 선택 신호(SEL_0~SEL_2)에 따라 선택될 수 있다. 메모리 칩4(CHIP4)는 “011”로 입력되는 제0 내지 제2 선택 신호(SEL_0~SEL_2)에 따라 선택될 수 있다. 메모리 칩5(CHIP5)는 “100”으로 입력되는 제0 내지 제2 선택 신호(SEL_0~SEL_2)에 따라 선택될 수 있다. 메모리 칩6(CHIP6)은 “101”로 입력되는 제0 내지 제2 선택 신호(SEL_0~SEL_2)에 따라 선택될 수 있다. 메모리 칩7(CHIP7)은 “110”으로 입력되는 제0 내지 제2 선택 신호(SEL_0~SEL_2)에 따라 선택될 수 있다. 메모리 칩8(CHIP8)은 “111”로 입력되는 제0 내지 제2 선택 신호(SEL_0~SEL_2)에 따라 선택될 수 있다.
실시 예에서, 저장 장치에 포함된 메모리 칩들이 QDP로 구성된 경우, 메모리 칩1(CHIP1)은 “000”으로 입력되는 제0 내지 제2 선택 신호(SEL_0~SEL_2)에 따라 선택될 수 있다. 메모리 칩2(CHIP2)는 “001”로 입력되는 제0 내지 제2 선택 신호(SEL_0~SEL_2)에 따라 선택될 수 있다. 메모리 칩3(CHIP3)은 “010”으로 입력되는 제0 내지 제2 선택 신호(SEL_0~SEL_2)에 따라 선택될 수 있다. 메모리 칩4(CHIP4)는 “011”로 입력되는 제0 내지 제2 선택 신호(SEL_0~SEL_2)에 따라 선택될 수 있다.
실시 예에서, 저장 장치에 포함된 메모리 칩들이 DDP로 구성된 경우, 메모리 칩1(CHIP1)은 “000”으로 입력되는 제0 내지 제2 선택 신호(SEL_0~SEL_2)에 따라 선택될 수 있다. 메모리 칩2(CHIP2)는 “001”로 입력되는 제0 내지 제2 선택 신호(SEL_0~SEL_2)에 따라 선택될 수 있다.
실시 예에서, 저장 장치에 포함된 메모리 칩의 개수가 1개인 SDP의 경우, 메모리 칩1(CHIP1)은 “000”으로 입력되는 제0 내지 제2 선택 신호(SEL_0~SEL_2)에 따라 선택될 수 있다.
따라서, 메모리 칩의 개수가 가장 많은 ODP인 경우에도 8개의 메모리 칩들을 각각 식별하기 위해 필요한 선택신호는 3비트로 충분하다. 본 발명의 실시 예에 따른 저장 장치는 제3 내지 제5 선택신호들(SEL_3~SEL5)를 활용하여, 메모리 장치에 저장 장치에 포함된 메모리 장치들의 개수에 관한 정보인 스택 정보를 제공할 수 있다.
제3 내지 제5 선택신호들(SEL_3~SEL5)이 “001”인 스택 정보는 저장 장치가 ODP로 구성되어 있음을 나타낼 수 있다. 즉, 메모리 장치는 제5 선택 신호(SEL_5)가 “1”인 경우에는 저장 장치에 포함된 메모리 장치들의 개수가 8개임을 알 수 있을 것이다.
실시 예에서, 제3 내지 제5 선택신호들(SEL_3~SEL5)이 “010”인 스택 정보는 저장 장치가 QDP로 구성되어 있음을 나타낼 수 있다. 즉, 메모리 장치는 제4 선택 신호(SEL_4)가 “1”인 경우에는 저장 장치에 포함된 메모리 장치들의 개수가 4개임을 알 수 있을 것이다.
실시 예에서, 제3 내지 제5 선택신호들(SEL_3~SEL5)이 “100”인 스택 정보는 저장 장치가 DDP로 구성되어 있음을 나타낼 수 있다. 즉, 메모리 장치는 제4 선택 신호(SEL_4)가 “1”인 경우에는 저장 장치에 포함된 메모리 장치들의 개수가 2개임을 알 수 있을 것이다.
실시 예에서, 제3 내지 제5 선택신호들(SEL_3~SEL5)이 “000”인 스택 정보는 저장 장치가 SDP로 구성되어 있음을 나타낼 수 있다. 즉, 메모리 장치는 제3 내지 제5 선택신호들(SEL_3~SEL5)이 입력되지 않는 경우, 저장 장치에 포함된 메모리 장치들의 개수가 1개임을 알 수 있을 것이다.
도 5를 참조하여 설명된 선택 신호들은 예시에 불과하고, 각 메모리 칩을 식별하기 위한 선택 신호들과, 스택 정보를 나타내는 선택 신호들은 다양하게 설정될 수 있다.
도 5를 참조하여 설명된 방식을 통해, 각각의 메모리 장치(또는 칩)는 입력되는 선택신호들에 포함된 스택 정보에 따라 저장 장치에 포함된 메모리 장치들의 개수를 알 수 있고, 이를 통해, 메모리 장치가 수신한 내부 데이터 신호에 적용할 딜레이의 양을 설정할 수 있다.
도 6은 본 발명의 실시 예에 따라 적용될 딜레이의 양을 설명하기 위한 그래프이다.
도 6을 참조하면, 가로축은 저장 장치에 포함된 메모리 장치들의 개수를 나타내고, 세로축은 입력된 내부 데이터 신호에 적용할 딜레이의 양을 나타낸다.
도 2를 참조하여 설명된 실시 예에 따르면, 메모리 장치들의 개수가 증가함에 따라 물리적인 로딩이 증가됨으로 인해 수신되는 데이터 신호에 더 많은 딜레이가 발생할 수 있다. 따라서, 본 발명의 실시 예의 저장 장치는 SDP에 가장 많은 딜레이를 적용하고, 메모리 장치의 개수가 증가할수록 적용하는 딜레이의 양을 감소시킬 수 있다. 예를 들어, 내부 데이터 신호(INT_DQ)가 복수의 딜레이 발생 유닛들이 연결된 경로를 통해 전달되면서, 내부 데이터 신호(INT_DQ)에 딜레이가 적용될 수 있다. SDP의 경우, 복수의 딜레이 발생 유닛들을 모두 턴온시켜 최대치의 딜레이가 적용되도록 설정하고, 저장 장치에 포함된 메모리 장치들의 개수가 증가할수록 턴오프시키는 딜레이 발생 유닛들의 개수를 증가시킬 수 있다. 실시 예에서, 딜레이 발생 유닛은 턴온 상태에 따라 발생하는 단위 커패시턴스를 내부 데이터 신호(INT_DQ)에 적용할 수 있다.
다양한 실시 예에서, 저장 장치는 저장 장치에 포함된 메모리 장치들의 개수 이외에도 다양한 조건들에 따라 메모리 장치가 수신되는 데이터 신호에 적용할 딜레이를 결정할 수 있다. 즉, 도 5를 참조하여 설명된 제3 내지 제5 선택신호들(SEL_3~SEL_5)은 저장 장치에 포함된 메모리 장치들의 개수에 관한 스택 정보를 메모리 장치에 제공하는 것 이외에도 다양하게 활용될 수 있다.
예를 들어, 저장 장치는 메모리 컨트롤러와 메모리 장치간의 채널 길이에 따라 추가적으로 딜레이의 양을 조절할 수 있을 것이다. 예를 들어, 메모리 컨트롤러와 메모리 장치간의 채널 길이가 짧은 경우, 보다 많은 양의 추가 딜레이(Additional tuning)를 적용하고, 메모리 컨트롤러와 메모리 장치간의 채널 길이가 긴 경우, 보다 적은 양의 추가 딜레이(Additional tuning)를 적용할 수 있을 것이다.
다양한 실시 예에서, 저장 장치는 저장 장치의 종류에 따라 추가적으로 딜레이의 양을 조절할 수 있을 것이다. 예를 들어, 저장 장치가 모바일 환경에 사용되는 경우이거나, 고용량의 서버에 사용되는 경우에 따라 서로 다른 추가 딜레이를 적용시킬 수 있다.
도 7은 도 4의 제어 로직의 구성을 설명하기 위한 블록도이다.
도 7을 참조하면, 제어 로직(130)은 입력 드라이버(131), 딜레이 제어회로(132), 데이터 조절부(133) 및 데이터 저장부(134)를 포함할 수 있다.
입력 드라이버는(131)는 입력 인에이블 신호(DQIN_EN)에 따라 데이터 입출력 패드(DQ PAD)를 통해 입력된 데이터 신호(DQ)를 수신할 수 있다. 실시 예에서, 데이터 입출력 패드(DQ PAD)는 도 4를 참조하여 설명된 데이터 신호 패드부(42)일 수 있다. 또는 데이터 입출력 패드(DQ PAD)는 도 2를 참조하여 설명된 입출력 라인들(DQ0~DQ7)에 연결되는 패드일 수 있다.
입력 드라이버(131)는 기준 전압(VREF)와 입력 인에이블 신호(DQIN_EN)를 입력 받을 수 있다. 입력 드라이버(131)는 수신된 데이터 신호(DQ)를 기준 전압(VREF)와 비교하여, 하이 또는 로우 상태를 갖는 내부 데이터 신호(INT_DQ)를 출력할 수 있다.
딜레이 제어 회로(132)는 내부 데이터 신호(INT_DQ)에 적용할 딜레이의 양을 결정하는 딜레이 제어 신호(TUNE_DELAY[N:0])를 생성할 수 있다. 딜레이 제어 회로(132)는 메모리 컨트롤러로부터 입력되는 딜레이 조절 커맨드에 응답하여, 딜레이 제어 신호(TUNE_DELAY[N:0])를 생성할 수 있다. 딜레이 제어 회로(132)는 딜레이 조절 커맨드가 입력되면, 메모리 장치의 선택 신호들을 통해 스택 정보를 수신할 수 있다. 딜레이 제어 회로(132)는 스택 정보를 기초로 메모리 장치의 내부 데이터 신호(INT_DQ)에 적용할 딜레이의 양을 결정하는 딜레이 제어 신호(TUNE_DELAY[N:0])를 생성할 수 있다.
데이터 조절부(133)는 입력 드라이버(131)로부터 내부 데이터 신호(INT_DQ)를 수신한다. 데이터 조절부(133)는 딜레이 제어 회로(132)가 출력한 딜레이 제어 신호(TUNE_DELAY[N:0])에 따라 결정된 딜레이를 내부 데이터 신호(INT_DQ)에 적용한 조절된 데이터 신호(INT_TUNE_DQ)를 출력할 수 있다.
데이터 저장부(134)는 조절된 데이터 신호(INT_TUNE_DQ)를 저장할 수 있다.
도 8은 도 7의 딜레이 조절 회로가 딜레이 조절 신호(TUNE_DELAY[N:0])를 생성하는 방법을 설명하기 위한 도면이다.
도 8을 참조하면, 딜레이 조절 회로(800)는 입력신호 생성부(810), 딜레이 제어 신호 생성부(820) 및 딜레이 제어 신호 출력부(830)를 포함할 수 있다.
입력신호 생성부(810)는 딜레이 조절 커맨드(TUNE CMD1 or TUNE CMD2)를 수신할 수 있다. 딜레이 조절 커맨드(TUNE CMD1 or TUNE CMD2)는 도 1을 참조하여 설명된 메모리 컨트롤러로부터 제공될 수 있다.
입력 신호 생성부(810)는 딜레이 조절 커맨드(TUNE CMD1 or TUNE CMD2)가 수신되면, 딜레이 조절 인에이블 신호(TUNE_EN_INT) 및 반전된 딜레이 조절 인에이블 신호(TUNE_EN_INT_N)을 딜레이 제어 신호 생성부(820)에 제공할 수 있다.
입력신호 생성부(810)는 선택 신호들을 수신할 수 있다. 구체적으로, 입력신호 생성부(810)는 메모리 장치에 포함된 복수의 선택 신호 패드들 중 일부의 선택 신호 패드들을 통해 입력되는 선택 신호들을 수신할 수 있다. 실시 예에서, 입력 신호 생성부(810)가 수신하는 선택 신호들은 도 4 또는 도 5를 참조하여 설명된 스택 정보를 포함할 수 있다.
입력 신호 생성부(810)는 선택 신호들(SEL_[3]~SEL_[5])을 수신하고, 수신된 선택 신호들(SEL_[3]~SEL_[5])에 응답하여, 내부 제어신호(CTRL)를 딜레이 제어 신호 생성부(820)에 제공할 수 있다.
딜레이 제어 신호 생성부(820)는 딜레이 조절 인에이블 신호(TUNE_EN_INT), 반전된 딜레이 조절 인에이블 신호(TUNE_EN_INT_N) 및 내부 제어신호(CTRL)에 응답하여, 스택 레지스터 신호(STACK_REG)신호를 생성할 수 있다. 구체적으로, 딜레이 제어 신호 생성부(820)는 내부 제어신호(CTRL)에 따라, 내부 데이터 신호(INT_DQ)에 적용할 딜레이의 양을 결정할 수 있다. 예를 들어, 딜레이 제어 신호 생성부(820)는 내부 제어신호(CTRL)에 따라 저장 장치에 포함된 메모리 장치들의 개수를 식별할 수 있다. 딜레이 제어 신호 생성부(820)는 내부 제어신호(CTRL)에 따라 내부 데이터 신호(INT_DQ)에 적용할 딜레이의 양을 나타내는 신호인 스택 레지스터 신호(STACK_REG)신호를 생성한다.
딜레이 제어 신호 출력부(830)는 반전된 딜레이 조절 인에이블 신호(TUNE_EN_INT_N)와 스택 레지스터 신호(STACK_REG)신호를 기초로 딜레이 제어 신호(TUNE_DELAY[N:0])를 출력할 수 있다.
도 7을 참조하여 설명된 딜레이 조절 회로(132)는 딜레이 조절 회로(800)와 동일하게 구성되고, 동작할 수 있다.
도 8에서, 딜레이 제어 신호(TUNE_DELAY[N:0])는 선택 신호들(SEL_[3]~SEL_[5])을 이용하여 생성된다. 다만, 본 발명의 실시 예는 이에 한정되지 않는다. 다양한 실시 예에서, 메모리 장치의 개수에 따른 딜레이 제어 신호(TUNE_DELAY[N:0])가 사전에 저장되어 있을 수 있다. 저장된 딜레이 제어 신호(TUNE_DELAY[N:0])는 메모리 장치의 특정 영역에 저장되어 있을 수 있다. 메모리 장치는 선택 신호들(SEL_[3]~SEL_[5])을 이용하여, 메모리 장치가 입력 받은 데이터 신호인 내부 데이터 신호(INT_DQ)에 적용할 딜레이를 결정하는 딜레이 제어 신호(TUNE_DELAY[N:0])를 선택할 수 있을 것이다.
도 9는 도 8의 딜레이 제어 회로(800)가 생성한 딜레이 제어 신호(TUNE_DELAY[N:0])의 일 실시 예를 나타낸 도면이다.
도 9에서 설명의 편의상, 딜레이 제어 신호(TUNE_DELAY[7:0])는 8개의 비트로 구성된 데이터 신호로 설명하나, 다양한 실시 예에서, 딜레이 제어 신호(TUNE_DELAY[N:0])의 크기는 다양하게 설정될 수 있다.
도 9를 참조하면, 딜레이 제어 신호(TUNE_DELAY[7:0])는 저장 장치에 포함된 메모리 장치들의 개수가 증가할수록 더 작은 값을 가질 수 있다.
예를 들어, 저장 장치가 SDP로 구성된 경우, 딜레이 제어 신호(TUNE_DELAY[7:0])는 “01111111”일 수 있다. 또는, 저장 장치가 DDP로 구성된 경우, 딜레이 제어 신호(TUNE_DELAY[7:0])는 “00111111”일 수 있다. 또는, 저장 장치가 QDP로 구성된 경우, 딜레이 제어 신호(TUNE_DELAY[7:0])는 “00001111”일 수 있다. 또는, 저장 장치가 ODP로 구성된 경우, 딜레이 제어 신호(TUNE_DELAY[7:0])는 “00000001”일 수 있다.
즉, 도 9의 실시 예에 따르면, 딜레이 제어 신호(TUNE_DELAY[7:0])는 저장 장치에 포함된 메모리 장치들의 개수가 증가할수록 더 작은 값을 갖도록 설정된다.
도 10은 도 7의 데이터 조절부(133)의 구성을 설명하기 위한 회로도이다.
도 10을 참조하면, 데이터 조절부(133)는 도 7의 딜레이 제어회로(132)가 생성한 딜레이 제어 신호(TUNE_DELAY[N:0])를 수신할 수 있다.
또한, 데이터 조절부(133)는 도 7의 입력 드라이버(131)가 출력한 내부 데이터 신호(INT_DQ)를 수신할 수 있다.
데이터 조절부(133)는 복수의 딜레이 발생 유닛(133_1)들을 포함할 수 있다. 딜레이 제어 신호(TUNE_DELAY[N:0])는 딜레이 발생 유닛(131_1)의 제어 신호로 입력될 수 있다. 구체적으로, 딜레이 제어 신호(TUNE_DELAY[N:0]) 및 반전된 딜레이 제어 신호(TUNE_DELAY[N:0])는 복수의 딜레이 발생 유닛(131_1)들의 인에이블 신호(EN[N:0]) 및 반전 인에이블 신호(EN_N[N:0])으로 입력될 수 있다.
복수의 딜레이 발생 유닛(131_1)들은 인에이블 신호(EN[N:0]) 및 반전 인에이블 신호(EN_N[N:0])에 따라 입력된 내부 데이터 신호(INT_DQ)를 지연시킬 수 있다.
따라서, 도 9를 참조하여 설명된 딜레이 제어 신호(TUNE_DELAY[7:0])에 따르면, 저장 장치에 포함된 메모리 장치들의 개수가 적을수록 보다 많은 딜레이 발생 유닛(131_1)들을 인에이블 시키는 딜레이 제어 신호(TUNE_DELAY[7:0])가 입력될 것이다.
데이터 조절부(133)는 딜레이 제어 신호(TUNE_DELAY[N:0])에 따라 결정된 딜레이 만큼 내부 데이터 신호(INT_DQ)를 지연시킨 조절된 데이터 신호(INT_TUNE_DQ)를 클럭 신호(CLK)에 응답하여 데이터 래치(DLAT)에 저장할 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 11을 참조하면, S1101단계에서, 메모리 컨트롤러에 전원이 공급된다.
S1103단계에서, 메모리 컨트롤러는, 메모리 컨트롤러에 연결된 메모리 장치들의 개수에 관한 정보를 획득할 수 있다. 구체적으로, 메모리 컨트롤러는 메모리 컨트롤러에 연결된 메모리 장치들의 초기 설정 동작을 통해, 메모리 컨트롤러가 제어하는 메모리 장치들의 개수를 알 수 있다.
S1105단계에서, 메모리 컨트롤러는, 메모리 장치들에 딜레이 조절 커맨드를 제공할 수 있다. 구체적으로, 메모리 컨트롤러는 메모리 장치들이 메모리 컨트롤러가 제공한 데이터를 수신할 때, 수신된 데이터에 적용할 딜레이의 양을 조절할 것을 지시하는 딜레이 조절 커맨드를 제공할 수 있다. 이때, 메모리 컨트롤러는 각각의 메모리 장치들을 선택하고, 해당 메모리 장치들에 딜레이 조절 커맨드를 제공할 것이다. 메모리 컨트롤러는 각각의 메모리 장치들에 선택 신호들을 제공하여, 해당 메모리 장치를 선택할 수 있다. 실시 예에서, 선택 신호들은 해당 메모리 장치를 식별하기 위한 선택 신호들과, 메모리 컨트롤러가 제어하는 메모리 장치들의 개수를 나타내는 스택 정보를 제공하기 위한 선택 신호들을 포함할 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 12를 참조하면, S1201단계에서, 메모리 장치는, 메모리 컨트롤러로부터 딜레이 조절 커맨드를 수신할 수 있다.
S1203단계에서, 메모리 장치는, 선택 신호들로부터 스택 정보를 획득할 수 있다.
구체적으로, 메모리 장치는 메모리 컨트롤러로부터 딜레이 조절 커맨드를 수신할 때, 선택신호들을 수신할 것이다. 선택 신호들의 일부는 해당 메모리 장치가 선택되었음을 나타내는 선택신호들일 수 있고, 나머지 선택 신호들은 스택 정보를 포함할 수 있다. 실시 예에서, 스택 정보는 메모리 컨트롤러가 제어하는 메모리 장치들의 개수에 관한 정보일 수 있다.
S1205단계에서, 메모리 장치는, 스택 정보에 따라 딜레이 제어 신호를 생성할 수 있다. 구체적으로, 메모리 장치는 스택정보에 따라 메모리 컨트롤러가 제어하는 메모리 장치들의 개수가 많을수록 적은 양의 딜레이를 적용하기 위한 딜레이 제어 신호를 생성할 것이다.
S1207단계에서, 메모리 장치는, 생성된 딜레이 제어 신호를 적용하여 수신된 데이터를 저장할 수 있다.
도 13은 본 발명의 실시 예에 따른 저장 장치의 동작을 설명하기 위한 순서도이다.
도 13을 참조하면, S1301단계에서, 저장 장치에 전원이 공급될 수 있다.
S1303단계에서, 저장 장치는, 저장 장치에 포함된 메모리 장치들이 수신할 데이터에 적용할 딜레이를 조절할 수 있다. 각 메모리 장치들은 메모리 컨트롤러로부터 스택 정보를 수신하고, 이에 따라 각 메모리 장치가 수신할 데이터에 적용할 딜레이의 양을 결정하는 딜레이 제어 신호를 생성할 수 있다.
S1305단계에서, 저장 장치는, 메모리 장치들에 데이터를 저장하는 프로그램 동작을 수행할 수 있다.
도 14는 도 1의 메모리 장치(100)의 구조를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 같은 워드라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124) 및 입출력 회로(125)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 로우 디코더(121)는 제어 로직(130)으로부터 로우 어드레스(RADD)를 수신한다.
로우 디코더(121)는 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직 (130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 데이터 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 데이터 입출력 회로(125)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130) 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로들(120)을 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 14의 제어 로직(130)은 도 7을 참조하여 설명된 제어 로직(130)과 동일하게 동작할 수 있다.
도 15는 도 14의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 15를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 16 및 도 17을 참조하여 더 상세히 설명된다.
도 16는 도 15의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 16을 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 16에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 16에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 16에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 17은 도 15의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 17을 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 17의 메모리 블록(BLKb)은 도 16의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 18은 도 1의 메모리 컨트롤러(200)의 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 18을 참조하면, 메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서부(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서부(1010)는 리드 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 19를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치 (2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 장치(2200)는 도 16을 참조하여 설명된 메모리 장치(100)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 20은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 20을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 21은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 21을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 14 내지 도 17을 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
50: 저장 장치
100: 메모리 장치
132: 딜레이 제어 회로
200: 메모리 컨트롤러
300: 버퍼 메모리
400: 호스트

Claims (20)

  1. 복수의 선택 신호 패드들을 각각 포함하는 복수의 메모리 장치들; 및
    상기 복수의 선택 신호 패드들을 통해 상기 복수의 메모리 장치들 중 선택된 메모리 장치를 나타내는 복수의 선택 신호들을 제공하는 메모리 컨트롤러를 포함하되,
    상기 복수의 선택 신호들 중 일부의 선택 신호들은, 상기 메모리 컨트롤러가 제어하는 상기 복수의 메모리 장치들의 개수에 관한 정보인 스택 정보를 포함하는 저장 장치.
  2. 제 1항에 있어서, 상기 선택된 메모리 장치는,
    상기 스택 정보를 기초로 상기 메모리 컨트롤러가 제공할 데이터 신호에 적용할 딜레이의 양을 결정하는 딜레이 제어 신호를 생성하는 딜레이 제어 회로;
    상기 딜레이 제어 신호에 따라 상기 데이터 신호를 지연시키는 데이터 조절부;를 포함하는 저장 장치.
  3. 제 2항에 있어서, 상기 스택 정보는,
    상기 복수의 메모리 장치들의 개수가 8개, 4개 또는 2개 중 어느 하나에 해당함을 나타내는 정보인 저장 장치.
  4. 제 2항에 있어서, 상기 딜레이 제어 신호는,
    상기 복수의 메모리 장치들의 개수가 증가할수록 상기 딜레이의 양을 감소시키도록 생성되는 저장 장치.
  5. 제 1항에 있어서, 상기 복수의 선택 신호들은,
    제 1 내지 제 6 선택 신호들을 포함하고,
    상기 제 1 내지 제 6 선택 신호들 중 제1 내지 제3 선택 신호들은,
    상기 복수의 메모리 장치들 각각을 식별하는데 사용되는 저장 장치.
  6. 제 5항에 있어서, 상기 선택된 메모리 장치는,
    상기 제 1 내지 제 6 선택 신호들 중 제4 내지 제6 선택 신호들에 따라 상기 스택 정보를 획득하는 저장 장치.
  7. 제 2항에 있어서, 상기 딜레이 제어 회로는,
    상기 메모리 컨트롤러가 제공한 딜레이 조절 커맨드 및 상기 일부의 선택 신호들에 따라 내부 제어 신호를 생성하는 입력신호 생성부;
    상기 내부 제어 신호에 응답하여, 복수의 메모리 장치들의 개수에 따라 상이한 스택 레지스터 신호를 생성하는 딜레이 제어 신호 생성부; 및
    상기 스택 레지스터 신호 및 상기 딜레이 조절 커맨드를 기초로 상기 딜레이 제어 신호를 출력하는 딜레이 제어 신호 출력부;를 포함하는 저장 장치.
  8. 복수의 선택 신호 패드들;
    복수의 데이터 신호 패드들;
    상기 복수의 선택 신호 패드들을 통해 각각 입력되는 복수의 선택 신호들 중 일부의 선택 신호들에 따라 상기 복수의 데이터 신호 패드들을 통해 입력되는 데이터 신호에 적용할 딜레이의 양을 결정하는 딜레이 제어 회로; 및
    상기 데이터 신호에 상기 딜레이를 적용한 조절된 데이터 신호를 생성하고, 상기 조절된 데이터 신호를 기준 클럭에 따라 저장하는 데이터 저장부;를 포함하는 메모리 장치.
  9. 제 8항에 있어서,
    복수의 데이터 신호 패드들을 통해 입력되는 데이터 신호를 수신하는 입력 드라이버;를 더 포함하는 메모리 장치.
  10. 제 9항에 있어서, 상기 입력 드라이버는,
    상기 데이터 신호와 기준 전압을 비교하여, 하이 또는 로우 상태를 갖는 내부 데이터 신호를 생성하는 메모리 장치.
  11. 제 10항에 있어서, 상기 딜레이 제어 회로는,
    상기 일부의 선택 신호들을 통해 획득되는 스택 정보에 따라 상기 내부 데이터 신호에 적용할 상기 딜레이의 양을 결정하는 딜레이 제어 신호를 생성하는 메모리 장치.
  12. 제 11항에 있어서, 상기 스택 정보는,
    상기 복수의 데이터 신호 패드들에 공통 연결되는 메모리 장치들의 개수에 관한 정보인 메모리 장치.
  13. 제 12항에 있어서, 상기 딜레이 제어 회로는,
    상기 공통 연결되는 메모리 장치들의 개수가 증가할수록 상기 딜레이의 양이 감소하도록 상기 딜레이 제어 신호를 생성하는 메모리 장치.
  14. 제 13항에 있어서, 상기 메모리 장치는,
    상기 딜레이 제어 신호에 따라 상기 내부 데이터 신호를 지연시키는 데이터 조절부;를 더 포함하는 메모리 장치.
  15. 복수의 선택 신호 패드들 및 복수의 데이터 신호 패드들을 포함하는 메모리 장치의 동작 방법에 있어서,
    상기 메모리 장치를 제어하는 메모리 컨트롤러로부터 딜레이 조절 커맨드를 수신하는 단계;
    상기 딜레이 조절 커맨드가 입력될 때 상기 복수의 선택 신호 패드들을 통해 입력되는 복수의 선택 신호들 중 일부의 선택 신호들로부터 스택 정보를 획득하는 단계; 및
    상기 스택 정보에 따라 상기 데이터 신호 패드들을 통해 입력될 데이터 신호에 적용할 딜레이의 양을 결정하는 딜레이 제어 신호를 생성하는 단계;를 포함하는 메모리 장치의 동작 방법.
  16. 제 15항에 있어서, 상기 스택 정보는,
    상기 복수의 데이터 신호 패드들에 공통 연결되는 메모리 장치들의 개수에 관한 정보인 메모리 장치의 동작 방법.
  17. 제 16항에 있어서, 상기 딜레이 제어 신호는,
    상기 공통 연결되는 메모리 장치들의 개수가 증가할수록 상기 딜레이의 양이 감소하도록 생성되는 메모리 장치의 동작 방법.
  18. 제 15항에 있어서, 상기 복수의 선택 신호들은,
    제 1 내지 제 6 선택 신호들을 포함하고,
    상기 제 1 내지 제 6 선택 신호들 중 제1 내지 제3 선택 신호들은,
    상기 메모리 장치를 식별하는데 사용되는 메모리 장치의 동작 방법.
  19. 제 18항에 있어서, 상기 스택 정보를 획득하는 단계는,
    상기 제 1 내지 제 6 선택 신호들 중 제4 내지 제6 선택 신호들에 따라 상기 스택 정보를 획득하는 메모리 장치의 동작 방법.
  20. 제 15항에 있어서,
    상기 복수의 데이터 신호 패드들을 통해 입력되는 데이터 신호를 상기 딜레이 제어 신호에 따라 결정된 딜레이의 양만큼 지연시켜 저장하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
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