JP2012512469A - プリセットオペレーションを必要とするメインメモリユニットおよび補助メモリユニットを備える半導体デバイス - Google Patents
プリセットオペレーションを必要とするメインメモリユニットおよび補助メモリユニットを備える半導体デバイス Download PDFInfo
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Abstract
Description
いくつかの場合において、不揮発性メモリデバイス141〜144は、今日多数のサプライヤーが市場に出しているようないつでも入手可能なNANDフラッシュデバイスとすることができる。例えば、不揮発性メモリデバイス141〜144の非限定的な2、3の例として、NANDフラッシュ、NORフラッシュ、NROMなどを挙げることができる。他の場合には、不揮発性メモリデバイス141〜144の一部または全部が、市販されていない非標準的なデバイスであってもよい。揮発性メモリデバイス141〜144のすべてが同じタイプまたは同じメーカー製である必要がないことも理解されるであろう。
メモリコントローラ12は、カスタマイズコマンド構造に従うカスタマイズコマンドを使用することによって、特に適合された不揮発性メモリデバイス上でメモリオペレーション(例えば、読出しおよび書込み)を実行するように設計されたカスタマイズメモリコントローラとすることができる。
ブリッジデバイス16は、コントローラインターフェイス制御論理ブロック29、デバイスインターフェイス制御論理ブロック30、および不揮発性メモリデバイス141〜144のそれぞれについて、対応するマネージドメモリモジュール321〜324を備える。図1Bを参照すると、ブリッジデバイス16の主機能は、メモリコントローラ12から受け取ったカスタマイズコマンドを揮発性メモリデバイス141-144を送り先とするジェネリックコマンドに変換することである。
ブリッジデバイス16への電力が確定されている(または再確定されている)が、ただし、このシナリオは、電力監視ユニット212によってまだ検出されていないと仮定しよう。したがって、電力監視ユニット212はリセット線2141上で第2のリセット信号をまだ発行していない。図5は、この時点での仮想ページバッファ300およびマスクバッファ310の内容を示している。仮想ページバッファ300およびマスクバッファ310内の個別のデータ要素の状態は、知られていない(「u/k」と表されている)ことに留意されたい。これは、SRAMセルの基本構造に起因するものであり、したがって、電源投入時の(予測不可能な)過渡的ノード電圧変動にある程度依存するので、電源投入後に与えられたメモリセルによって取得される論理状態(0または1)はランダムになる。図5は、デバイスページバッファ22の内容も示しており、そのデータ要素は、現在時点において知られている場合も知られていない場合もある1と0の特定の分布を有するものとすることができる。それに加えて、図5は、現在時点においてユーザーもしくはシステムに知られているか、またはユーザーもしくはシステムが頼ると思われる、デバイスページ502の内容を示している。
電力監視ユニット212は、リセット線2141上で第2のリセット信号を発行する。第2の信号は、リセット線2142、2143、および2144上でも発行されうるが、これは、本発明の例の目的には重要なことではない。第2のリセット信号は、論理ORモジュール346を経由してマスクバッファ制御論理ブロック348に到達する。それに応答して、マスクバッファ制御論理ブロック348は、マスクバッファ310をクリアし、その結果、上述のように、マスクバッファ310内のすべてのデータ要素が論理1に設定される。図6は、マスクバッファ310をクリアした直後の仮想ページバッファ300、マスクバッファ310、デバイスページバッファ22、およびデバイスページ502の内容を示している。仮想ページバッファ300、デバイスページバッファ22、およびデバイスページ502の内容は、図5の状況から変化していないことに留意されたい。
次に、メモリコントローラ12は、以下の情報を含む、第1のカスタマイズコマンドを発行すると仮定しよう。
デバイスアドレス=141
OPコード=BURST DATA LOAD START
RA/CA=ブロック#123、ページ#456、開始ワード555Fh
DATA=00101101、10101001
デバイスアドレス=141
OPコード=BURST DATA LOAD
CA=開始ワード777Fh(RAは使用されない)
DATA=11010000
次に、メモリコントローラ12は、以下の情報を含む、第3のカスタマイズコマンドを発行すると考える。
デバイスアドレス=141
OPコード=PAGE PROGRAM
PAGE PROGRAMジェネリックコマンドの確認コマンドサイクルを伝送すると、デバイスインターフェイス制御論理ブロック30は、リセット線2101上で第1のリセット信号を発行する。(その一方で、不揮発性メモリデバイス141のデバイス制御論理ブロック18は、PAGE PROGRAMジェネリックコマンドの確認コマンドサイクルを処理している場合がある。)第2のリセット信号は、論理ORモジュール346を経由してマスクバッファ制御論理ブロック348に到達する。それに応答して、マスクバッファ制御論理ブロック348は、マスクバッファ310をクリアし、その結果、上述のように、マスクバッファ310内のすべてのデータ要素が論理1に設定される。図10は、マスクバッファ310をクリアした直後の仮想ページバッファ300およびマスクバッファ310の内容を示している。仮想ページバッファ300、デバイスページバッファ22、およびデバイスページ502の内容は、変化していないことに留意されたい。
BL2-、BL2+ ビット線
WL1 Aワード線
WL2 Bワード線
Sc 制御信号
SD データ信号
SM マスク信号
SO1〜SO4 出力データ信号
10 メモリシステム
141〜144 不揮発性メモリデバイス
16 ブリッジデバイス
18 デバイス制御論理ブロック
20 メモリコア
22 デバイスページバッファ
26 制御線
28 下流データ線
29 コントローラインターフェイス制御論理ブロック
30 デバイスインターフェイス制御論理ブロック
321〜324 マネージドメモリモジュール
341〜344 制御線
361〜364 下流データ線
152 ビット線制御回路
2021、2022、2023、2024 入力データ線
2041、2042、2043、2044 アドレス線
2061、2062、2063、2064 読出し/書込み線
2081〜2084 出力データ線
2101〜2104 リセット線
212 電力監視ユニット
2141〜2144 リセット線
218 リンク
300 仮想ページバッファ
302 データ線
310 マスクバッファ
320 セレクタ
322 1ビットの制御入力
324 16データビット幅の入力
326 8データビット幅の出力
328 データ線
340 マスク論理ブロック
342 第1の入力
346 2入力論理ORモジュール
348 マスクバッファ制御論理ブロック
372 第2のアドレス成分
370 第1のアドレス成分
380 ビットアドレス指定可能レジスタ
390 データ線
402 2入力論理ORモジュール
502 デバイスページ
712 データ要素
722 データ要素
800 システム
810 システム
820 システム
830 システム
840 システム
1200 半導体メモリ回路
1202 メモリセル
1203 メモリアレイ
1204 ワード線
1206 ワード線ドライバ
1208 行デコーダ
1210 ビット線
1212 列デコーダ
1214 ビット線書込みドライバ
1216 ビット線感知増幅器
1218 コントローラ
1302 行デコーダ
1302A 第1の行デコーダ
1302B 第2の行デコーダ
1304 行信号
1304A 行信号
1304B 行信号
1305 列信号
1306 ワード線
1306A、1306B ワード線
1308 プリセット制御信号
1308A、1308B プリセット制御信号
1310 行復号化回路
1312 第1の入力
1312A、1312B 第1の入力
1314 論理「OR」ゲート
1314A、1314B 論理「OR」ゲート
1315 ワード線選択信号
1316 第2の入力
1316A、1316B 第2の入力
1358 マスタープリセット制御信号
1380A ワード線
1380B ワード線
1400 システム
1500 半導体デバイス
1512 メインメモリユニット
1514 補助メモリユニット
1520 セル
1522 ワード線
1524 回路
1526 行デコーダ回路
1528 ビット線制御回路
1540 セル
1542 ワード線
1546 行デコーダ回路
1548 ビット線制御回路
1570 制御論理回路
1602 シングルポートSRAMセル
1602W ワード線
1602B+、1602B- ビット線
1602W ワード線
1630、1631、1632、1633、1634、1635 MOSトランジスタ
1700 半導体デバイス
1704 補助メモリユニット
1712 ワード線
1724 メインビット線
1728 ビット線制御回路
1744 補助ビット線
1746 行デコーダ回路
1748 ヒット線制御回路
1770 制御論理回路
1800 半導体デバイス
1804 補助メモリユニット
1842 ワード線
1844 ビット線
1846 行デコーダ回路
1848 ビット線制御回路
1870 制御論理回路
1900 半導体デバイス
1904 補助メモリユニット
1906A、1906B サブユニット
1942A ワード線
1942B ワード線
1944 ビット線
1946A 行デコーダ回路
1946B 行デコーダ回路
1948 ビット線制御回路
2000 半導体デバイス
2004 補助メモリユニット
2042 ワード線
2044 ビット線
2046 行デコーダ回路
2048 ビット線制御回路
2070 制御論理回路
Claims (155)
- 不揮発性記憶装置デバイスに入力データを転送するための半導体デバイスであって、
複数のデータ要素を入れた仮想ページバッファと、
複数のデータ要素を入れたマスクバッファであって、前記マスクバッファの前記データ要素のそれぞれが前記仮想ページバッファの前記データ要素のうちの各1つのデータ要素に対応する、マスクバッファと、
制御論理回路であって、(i)トリガーを受け取った後、前記マスクバッファの前記データ要素のそれぞれを第1の論理状態に設定し、(ii)入力データが前記仮想ページバッファの前記複数のデータ要素のうちの選択されたデータ要素に書き込まれるようにし、(iii)前記仮想ページバッファの前記複数のデータ要素のうちの前記選択されたデータ要素に対応する前記マスクバッファのデータ要素が前記第1の論理状態と異なる第2の論理状態に設定されるようにするための制御論理回路と、
前記仮想ページバッファの前記データ要素のそれぞれについて、そこから読み出されたデータを前記マスクバッファの前記複数のデータ要素のうちの前記対応する1つのデータ要素の前記論理状態と組み合わせてまとめることによってマスクされた出力データを供給するように構成されたマスク論理回路と、
前記マスクされた出力データを前記不揮発性メモリデバイスに向けて放出するように構成された出力インターフェイスとを備える半導体デバイス。 - 前記半導体デバイスへの電力が確定されるか、または再確定されたときに信号を発行し、前記信号の発行の結果前記トリガーが発生するように構成された電力監視回路をさらに備える請求項1に記載の半導体デバイス。
- 前記出力インターフェイスは、前記マスクされた出力データを前記不揮発性メモリデバイスに向けて放出されるPAGE PROGRAMコマンドの一部として放出するようにさらに構成される請求項1に記載の半導体デバイス。
- 前記不揮発性メモリデバイスに向けてPAGE PROGRAMコマンドを放出するステップは、初期コマンドサイクル、少なくとも1つのアドレスサイクル、少なくとも1つのデータサイクル、および確認コマンドサイクルを発行するステップを含む請求項3に記載の半導体デバイス。
- 前記出力インターフェイスは、前記確認コマンドサイクルの発行後に信号を発行し、前記信号の発行の結果前記トリガーが発生するようにさらに構成される請求項4に記載の半導体デバイス。
- 前記仮想ページバッファの特定のデータ要素は、特定のアドレスによってアドレス指定可能であり、前記制御論理回路は、前記特定のアドレスを符号化するアドレス信号および読出し信号を供給することができ、前記仮想ページバッファは、前記アドレス信号および前記読出し信号を受信したことに応答し、これにより前記仮想ページバッファの前記特定のデータ要素の内容が読み出され、前記マスク論理回路に供給される請求項1に記載の半導体デバイス。
- 前記マスクバッファは、前記アドレス信号および前記読出し信号を受信したことに応答し、これにより前記仮想ページバッファの前記特定のデータ要素に対応する前記マスクバッファの前記データ要素の前記論理状態が読み出され、前記マスク論理回路に供給される請求項6に記載の半導体デバイス。
- セレクタをさらに備え、前記マスクバッファは、前記読出し信号および前記アドレス信号の一部を受信したことに応答し、これにより前記マスクバッファの特定のデータ要素が読み出され、前記セレクタの入力に供給される請求項6に記載の半導体デバイス。
- 前記セレクタは、1つの出力を有し、その入力における前記信号の一部がその出力へ向かうことを許すように構成され、前記一部は前記セレクタの前記出力における前記信号が前記仮想ページバッファの前記特定のデータ要素に対応する前記マスクバッファの前記データ要素の前記論理状態を示すように前記アドレス信号の残り部分によって指定される請求項8に記載の半導体デバイス。
- 前記仮想ページバッファの前記データ要素のうちの前記選択されたデータ要素は、特定のアドレスによってアドレス指定可能であり、前記制御論理回路は、前記特定のアドレスを符号化するアドレス信号および書込み信号を供給することができ、前記仮想ページバッファは、前記アドレス信号および前記書込み信号を受信したことに応答し、これにより前記入力データが前記仮想ページバッファの前記データ要素のうちの前記選択されたデータ要素に書き込まれる請求項1に記載の半導体デバイス。
- 前記マスクバッファは、前記アドレス信号および前記書込み信号を受信したことに応答し、これにより前記仮想ページバッファの前記特定のデータ要素に対応する前記マスクバッファの前記データ要素の前記論理状態が前記第2の論理状態に設定される請求項10に記載の半導体デバイス。
- 前記仮想ページバッファの前記データ要素のうちの前記選択されたデータ要素のうちの個別のデータ要素は、アドレス線の集合によって伝送される各アドレスによって識別可能である請求項1に記載の半導体デバイス。
- 前記仮想ページバッファの前記データ要素は、プレーンの集合として配列され、前記マスクバッファの前記データ要素は、プレーンの対応する集合として配列され、前記アドレス線で前記仮想ページバッファの前記データ要素のうちの前記選択されたデータ要素のうちの特定の1つのデータ要素を識別するときに、前記複数のアドレス線のうちの少なくとも1つのアドレス線で、前記仮想ページバッファの前記データ要素のうちの前記選択されたデータ要素のうちの前記特定の1つのデータ要素が属しているプレーンを識別する請求項12に記載の半導体デバイス。
- 前記仮想ページバッファおよび前記マスクバッファは、共通の集積メモリ構造の各部分を占有する請求項1に記載の半導体デバイス。
- 前記共通の集積メモリ構造は、スタティックランダムアクセスメモリ(SRAM)を備える請求項14に記載の半導体デバイス。
- 前記入力データをメモリコントローラから受け取る請求項1に記載の半導体デバイス。
- 前記仮想ページバッファの前記データ要素はそれぞれ、第1の数のビットを含み、前記マスクバッファの前記データ要素はそれぞれ、第2の数のビットを含み、前記第1のビットの個数は前記第2のビットの個数と同じである請求項1に記載の半導体デバイス。
- 前記仮想ページバッファの前記データ要素はそれぞれ、第1の数のビットを含み、前記マスクバッファの前記データ要素はそれぞれ、第2の数のビットを含み、前記第1のビットの個数は前記第2のビットの個数と異なる請求項1に記載の半導体デバイス。
- 前記第1のビットの個数は、前記第2のビットの個数より大きい請求項18に記載の半導体デバイス。
- 前記仮想ページバッファの前記データ要素のそれぞれから読み出されたデータが、複数のビットによって表され、前記マスク論理回路は、前記組合せのステップを実行するための合成器を備え、前記合成器は、2入力論理ORモジュールの1つのバンクを備え、前記2入力論理ORモジュールのそれぞれは、(i)前記マスクバッファの前記データ要素のうちの前記対応するデータ要素の前記論理状態と(ii)前記ビットのうちの各1つのビットとを供給される請求項1に記載の半導体デバイス。
- 半導体デバイスと、
少なくとも1つの不揮発性メモリデバイスとを備えるメモリシステムであって、
前記半導体デバイスは、
複数のデータ要素を入れた仮想ページバッファと、
複数のデータ要素を入れたマスクバッファであって、当該マスクバッファの前記データ要素のそれぞれが前記仮想ページバッファの前記データ要素のうちの各1つのデータ要素に対応する、マスクバッファと、
制御論理回路であって、(i)トリガーを受け取った後、前記マスクバッファの前記データ要素のそれぞれを第1の論理状態に設定し、(ii)入力データが前記仮想ページバッファの前記複数のデータ要素のうちの選択されたデータ要素に書き込まれるようにし、(iii)前記仮想ページバッファの前記複数のデータ要素のうちの前記選択されたデータ要素に対応する前記マスクバッファのデータ要素が前記第1の論理状態と異なる第2の論理状態に設定されるようにするための制御論理回路と、
前記仮想ページバッファの前記データ要素のそれぞれについて、そこから読み出されたデータを前記マスクバッファの前記複数のデータ要素のうちの前記対応する1つのデータ要素の前記論理状態と組み合わせてまとめることによってマスクされた出力データを供給するように構成されたマスク論理回路と、
前記マスクされた出力データを前記少なくとも1つの不揮発性メモリデバイスに向けて放出するように構成された出力インターフェイスとを備える
メモリシステム。 - 前記不揮発性メモリデバイスは、
複数のデータ要素を含むページバッファであって、当該ページバッファの前記データ要素のそれぞれは前記仮想ページバッファの前記データ要素のうちの各1つのデータ要素に対応する、ページバッファと、
前記半導体デバイスから受け取った前記マスクされた出力データが前記ページバッファの前記データ要素に順次書き込まれるようにするための制御論理回路とを備える請求項21に記載のメモリシステム。 - 前記不揮発性メモリデバイスは、データ要素の複数のページに配列されたメモリコアをさらに備える請求項22に記載のメモリシステム。
- 前記入力データをメモリコントローラから受け取り、前記入力データには、前記メモリコアの前記指定されたページ内のデータ要素のグループを指定するアドレス情報が随伴し、データ要素の前記グループは、書き込みされないデータ要素の少なくとも1つのグループ内ギャップを残す請求項21に記載のメモリシステム。
- 前記第1の論理状態は、プログラム抑制状態である請求項21に記載のメモリシステム。
- 前記第1の論理状態は、論理1状態であり、前記第2の論理状態は、論理0状態である請求項21に記載のメモリシステム。
- 不揮発性記憶装置デバイスに入力データを転送するための方法であって、
複数のデータ要素を入れた仮想ページバッファを保持するステップと、
複数のデータ要素を入れたマスクバッファを保持するステップであって、前記マスクバッファの前記データ要素のそれぞれは前記仮想ページバッファの前記データ要素のうちの各1つのデータ要素に対応する、ステップと、
トリガーを受け取った後、前記マスクバッファの前記データ要素のそれぞれを第1の論理状態に設定するステップと、
前記仮想ページバッファの前記複数のデータ要素のうちの選択されたデータ要素にデータを書き込み、前記仮想ページバッファの前記複数のデータ要素のうちの前記選択されたデータ要素に対応する前記マスクバッファのデータ要素を前記第1の論理状態と異なる第2の論理状態に設定するステップと、
前記仮想ページバッファの前記データ要素のそれぞれについて、そこから読み出されたデータを前記マスクバッファの前記複数のデータ要素のうちの前記対応する1つのデータ要素の前記論理状態と組み合わせてまとめることによってマスクされた出力データを供給するステップと、
前記マスクされた出力データを前記不揮発性メモリデバイスに向けて放出するステップとを含む方法。 - 半導体デバイスによって実施される請求項27に記載の方法であって、前記半導体デバイスへの電力が確定されるか、または再確定されたときに前記トリガーを発生するステップをさらに含む方法。
- 前記トリガーを発生する前記ステップは、前記マスクされた出力データを前記不揮発性メモリデバイスに向けて放出する前記ステップへの応答として実行される請求項27に記載の方法。
- 前記仮想ページバッファの前記データ要素はそれぞれ、第1の数のビットを含み、前記マスクバッファの前記データ要素はそれぞれ、第2の数のビットを含み、前記第1のビットの個数は前記第2のビットの個数と同じである請求項27に記載の方法。
- 前記仮想ページバッファの前記データ要素はそれぞれ、第1の数のビットを含み、前記マスクバッファの前記データ要素はそれぞれ、第2の数のビットを含み、前記第1のビットの個数は前記第2のビットの個数と異なる請求項27に記載の方法。
- 前記第1のビットの個数は、前記第2のビットの個数より大きい請求項31に記載の方法。
- 処理されたときに、半導体デバイスを形成するために使用される命令を格納するコンピュータ可読記憶媒体であって、前記半導体デバイスは、
複数のデータ要素を入れた仮想ページバッファを保持するステップと、
複数のデータ要素を入れたマスクバッファを保持するステップであって、前記マスクバッファの前記データ要素のそれぞれが前記仮想ページバッファの前記データ要素のうちの各1つのデータ要素に対する、ステップと、
トリガーを受け取った後、前記マスクバッファの前記データ要素のそれぞれを第1の論理状態に設定するステップと、
前記仮想ページバッファの前記複数のデータ要素のうちの選択されたデータ要素にデータを書き込み、前記仮想ページバッファの前記複数のデータ要素のうちの選択されたデータ要素に対応する前記マスクバッファの前記複数のデータ要素を前記第1の論理状態と異なる第2の論理状態に設定するステップと、
前記仮想ページバッファの前記データ要素のそれぞれについて、そこから読み出されたデータを前記マスクバッファの前記複数のデータ要素のうちの前記対応する1つのデータ要素の前記論理状態と組み合わせてまとめることによってマスクされた出力データを供給するステップと、
前記マスクされた出力データを前記不揮発性メモリデバイスに向けて放出するステップとを行うように構成されたコンピュータ可読記憶媒体。 - セルの各行にそれぞれ接続されている複数のワード線、および
セルの各列にそれぞれ接続されている複数のビット線
を備えるメモリアレイと、
前記複数のワード線のうちのワード線のグループを選択するための少なくとも1つの行デコーダと、
前記複数のビット線を個々に駆動し、ワード線の前記グループに接続されている前記セルを所定の論理状態に設定するための複数のドライバ回路と
を備える半導体メモリ回路。 - ワード線の前記グループを選択するステップは、プリセット制御信号がアサートされたときに実行される請求項34に記載の半導体メモリ回路。
- 前記プリセット制御信号がアサートされない場合、前記少なくとも1つの行デコーダは、行信号によって識別された前記ワード線のうちの個別の1つのワード線を選択するように構成される請求項35に記載の半導体メモリ回路。
- アドレス信号の一部として前記行信号を供給するように構成されたコントローラをさらに備える請求項36に記載の半導体メモリ回路。
- 前記プリセット制御信号をアサートするように構成されたコントローラをさらに備える請求項35に記載の半導体メモリ回路。
- 前記コントローラは、前記プリセット制御信号をアサートした後に前記ドライバ回路をアクティブ化するようにさらに構成される請求項38に記載の半導体メモリ回路。
- 前記ドライバ回路は、同時にアクティブ化される請求項39に記載の半導体メモリ回路。
- 前記ドライバ回路は、順次アクティブ化される請求項39に記載の半導体メモリ回路。
- ワード線の前記グループは、ワード線の第1のグループであり、前記少なくとも1つの行デコーダは、前記複数のワード線のうちのワード線の第2のグループを選択するようにさらに構成される請求項34に記載の半導体メモリ回路。
- ワード線の前記第1および第2のグループは、相互排他的である請求項42に記載の半導体メモリ回路。
- ワード線の前記第1のグループを選択するステップは、第1のプリセット制御信号がアサートされたときに実行され、ワード線の前記第2のグループを選択するステップは、第2のプリセット制御信号がアサートされたときに実行される請求項42に記載の半導体メモリ回路。
- 前記少なくとも1つの行デコーダは、単一の行デコーダを含み、前記第1のプリセット制御信号および前記第2のプリセット制御信号が両方ともアサートされていない場合に、前記単一の行デコーダは、行信号によって識別された前記ワード線のうちの個別の1つのワード線を選択するように構成される請求項44に記載の半導体メモリ回路。
- 前記少なくとも1つの行デコーダは、第1の行デコーダおよび第2の行デコーダを含み、前記第1のプリセット制御信号および前記第2のプリセット制御信号が両方ともアサートされていない場合に、前記第1の行デコーダは、第1の行信号によって識別されたワード線の前記第1のグループ内の前記ワード線のうちの個別の1つのワード線を選択するように構成され、前記第2の行デコーダは、第2の行信号によって識別されたワード線の前記第2のグループ内の前記ワード線のうちの個別の1つのワード線を選択するように構成される請求項44に記載の半導体メモリ回路。
- 前記第1のプリセット制御信号および前記第2の制御信号をアサートするように構成されたコントローラをさらに備える請求項44に記載の半導体メモリ回路。
- 前記コントローラは、前記第1のプリセット制御信号および前記第2の制御信号を同時にアサートするようにさらに構成される請求項47に記載の半導体メモリ回路。
- 前記コントローラは、前記第1のプリセット制御信号および前記第2の制御信号を順次アサートするようにさらに構成される請求項47に記載の半導体メモリ回路。
- 前記少なくとも1つの行デコーダは、プリセット制御信号のアサートへの応答としてワード線の前記第1のグループの選択およびワード線の前記第2のグループの選択を制御するための回路を備える請求項42に記載の半導体メモリ回路。
- 前記プリセット制御信号がアサートされない場合、前記少なくとも1つの行デコーダは、行信号によって識別された前記ワード線のうちの個別の1つのワード線を選択するように構成される請求項50に記載の半導体メモリ回路。
- 複数の書込み線ドライバ回路をさらに備え、それぞれの書込み線ドライバ回路は、選択されたときに前記ワード線のうちの各1つのワード線を駆動する請求項34に記載の半導体メモリ回路。
- ワード線の前記グループ内の前記ワード線は、隣接している請求項34に記載の半導体メモリ回路。
- ワード線の前記グループは、前記メモリアレイの前記行のすべてを含む請求項34に記載の半導体メモリ回路。
- ワード線の前記グループは、前記メモリアレイの前記行のすべてではなく一部を含む請求項34に記載の半導体メモリ回路。
- セルの各行にそれぞれ接続されている複数のワード線を備えるメモリアレイの少なくとも一部をプリセットするための方法であって、
前記複数のワード線のうちのワード線のグループを選択するステップと、
ワード線の前記グループに接続されているメモリセルを所定の論理状態に同時に設定するステップとを含む方法。 - ワード線の前記グループに接続されているメモリセルを所定の論理状態に設定する前記ステップは、ワード線の前記グループに接続されている前記メモリセルのすべてを前記所定の論理状態に同時に設定するステップを含む請求項56に記載の方法。
- ワード線の前記グループに接続されているメモリセルを所定の論理状態に設定する前記ステップは、ワード線の前記グループ内のそれぞれのワード線に接続されている少なくとも1つの第1のメモリセルを前記所定の論理状態に同時に設定し、それに続いてワード線の前記グループ内のそれぞれのワード線に接続されている少なくとも1つの第2のメモリセルを前記所定の論理状態に同時に設定するステップを含む請求項56に記載の方法。
- ワード線の前記グループは、ワード線の第1のグループを含む請求項56に記載の方法であって、
前記複数のワード線のうちのワード線の第2のグループを選択するステップと、
ワード線の前記第2のグループに接続されているメモリセルを所定の論理状態に同時に設定するステップとをさらに含む方法。 - セルの複数の行内のセルの各行にそれぞれ接続されている複数のワード線を備えるメモリアレイとともに使用するための回路であって、
前記行のうちの単一の行(これ以降、個別に選択された行)の選択を示す行信号を受信するための第1の入力と、
行のグループ(これ以降、まとめて選択された行)の選択を示すプリセット制御信号を受信するための第2の入力と、
前記行信号と前記プリセット制御信号とを組み合わせて、前記行のそれぞれについて、各ワード線選択信号を発生するための回路であって、前記行のそれぞれに対する前記ワード線選択信号は、それが(i)前記個別に選択された行および(ii)前記まとめて選択された行のうちの1つの行のうちの少なくとも一方の行である場合にその行の選択を示し、それが前記個別に選択された行でなく、かつ前記まとめて選択された行のうちの1つの行でない場合にその行の非選択を示す、回路と、
前記行のそれぞれに対する前記ワード線選択信号をワード線ドライバを介して前記メモリアレイに放出するための出力とを備える回路。 - 複数のメインセルを備えるメインメモリユニットと、
行と列とに配列された複数の補助セルを備える補助メモリユニットであって、前記補助セルのそれぞれが前記メインセルの各集合に対応する、補助メモリユニットと、
前記補助セルの各行にそれぞれ接続されている複数のワード線と、
前記補助セルの各列にそれぞれ接続されている複数のビット線と、
第1のオペレーションモードでは前記複数のワード線のうちから個別のワード線を選択し、第2のオペレーションモードでは前記複数のワード線のうちのワード線のグループを選択するための行デコーダ回路と、
前記ビット線を駆動して、選択されているワード線に接続されている補助セルの書込みをイネーブルするためのビット線制御回路と、
(i)前記行デコーダが前記第2のオペレーションモードで動作しているときに前記ビット線制御回路を制御して、前記補助セルのそれぞれを第1の論理状態に設定し、(ii)入力データが前記メインセルのうちの選択されたメインセルに書き込まれるようにし、(iii)前記行デコーダが前記第1のオペレーションモードで動作しているときに前記ビット線制御回路を制御して、前記複数のメインセルのうちの前記選択されたメインセルに対応する補助セルを前記第1の論理状態と異なる第2の論理状態に設定するための制御論理回路とを備える半導体デバイス。 - 前記メインセルおよび前記補助セルは、スタティックランダムアクセスメモリ(SRAM)セルである請求項61に記載の半導体デバイス。
- 前記SRAMセルは、シングルポートSRAMセルである請求項62に記載の半導体デバイス。
- 前記複数のビット線は、前記補助セルの列毎に、それに接続されているビット線の各対を備える請求項61に記載の半導体デバイス。
- 前記第1の論理状態は、第1のステータスを有する前記メインメモリユニット内のデータを示す論理状態である請求項61に記載の半導体デバイス。
- 前記第2の論理状態は、第2のステータスを有する前記メインメモリユニット内のデータを示す論理状態である請求項65に記載の半導体デバイス。
- 前記第1の論理状態は、論理0であり、前記第2の論理状態は、論理1である請求項66に記載の半導体デバイス。
- 前記制御論理回路は、外部エンティティからコマンドを受け取った後、前記行デコーダ回路を前記第2のオペレーションモードにするように構成される請求項61に記載の半導体デバイス。
- 前記外部エンティティは、オフチップコントローラを備え、前記コマンドは、プリセットコマンドを含む請求項68に記載の半導体デバイス。
- 前記行デコーダ回路を前記第2のオペレーションモードにするために、前記制御論理回路は、ワード線の前記グループを選択するように前記行デコーダ回路に命令するように構成される請求項68に記載の半導体デバイス。
- ワード線の前記グループは、ワード線のすべてを含む請求項70に記載の半導体デバイス。
- ワード線の前記グループは、複数のワード線の組み合わせのうちから選択可能であり、それぞれのワード線の組み合わせはワード線のすべてではなく一部を含む請求項71に記載の半導体デバイス。
- 前記制御論理回路は、外部エンティティからコマンドを受け取った後、前記入力データが前記メインセルのうちの前記選択されたメインセルに書き込まれるように構成される請求項61に記載の半導体デバイス。
- 前記外部エンティティは、オフチップコントローラを備え、前記コマンドは、前記メインセルのうちの前記選択されたメインセルを決定するために使用される開始アドレスを識別する書込みコマンドを含む請求項73に記載の半導体デバイス。
- 前記制御論理回路は、前記入力データの書込みの完了後に、前記行デコーダ回路を前記第1のオペレーションモードにするように構成される請求項73に記載の半導体デバイス。
- 前記行デコーダ回路を前記第1のオペレーションモードにするために、前記制御論理回路は、接続先行が書き込まれた少なくとも1つのメインセルを含む個別のワード線を選択するように前記行デコーダ回路に命令するように構成される請求項75に記載の半導体デバイス。
- 前記行デコーダ回路が前記第2のオペレーションモードで動作している間に前記ビット線制御回路を制御するステップは、(i)前記補助セルの1つの列を選択するステップと、(ii)前記選択された列内にあり、選択されているワード線に接続されているそれぞれの補助セルを前記第1の論理状態に設定するステップと、(iii)前記補助セルの前記他方の列のそれぞれに対して前記選択するステップと前記設定するステップとを繰り返すステップとを含む請求項61に記載の半導体デバイス。
- 前記行デコーダ回路が前記第2のオペレーションモードで動作している間に前記ビット線制御回路を制御するステップは、(i)前記補助セルの複数の前記列を選択するステップと、(ii)選択されているワード線に接続されている前記選択された列内にある補助セルを前記第1の論理状態に同時に設定するステップと、(iii)前記補助セルの前記列のうちの複数の他方の列に対して前記選択するステップと前記同時に設定するステップとを繰り返すステップとを含む請求項61に記載の半導体デバイス。
- 前記行デコーダ回路が前記第2のオペレーションモードで動作している間に前記ビット線制御回路を制御するステップは、選択されているワード線に接続されているすべての補助セルを前記第1の論理状態に同時に設定するステップを含む請求項61に記載の半導体デバイス。
- 前記補助セルのそれぞれは、前記メインセルのうちのちょうど1つのメインセルからなる各集合に対応する請求項61に記載の半導体デバイス。
- 前記補助セルのそれぞれは、前記メインセルのうちの少なくとも2つのメインセルからなる各集合に対応する請求項61に記載の半導体デバイス。
- 前記ビット線は、第1のビット線であり、前記補助セルの与えられた行に接続されている前記ワード線のそれぞれは、前記補助セルの前記与えられた行内の前記補助セルに対応するメインセルの前記1つまたは複数の集合を含む前記メインセルの各行にさらに接続され、前記メインセルは、行と列とに配列されている、請求項61に記載の半導体デバイスであって、
前記メインセルの各列にそれぞれ接続されている複数の第2のビット線をさらに備え、
前記ビット線制御回路はさらに、前記第2のビット線を駆動して、選択されているワード線に接続されている補助セルの書込みをイネーブルするための回路であり、
前記制御論理回路は、前記行デコーダ回路が前記第1のオペレーションモードに入っている間に前記ビット線制御回路を制御することによって前記メインセルのうちの前記選択された複数のメインセルに前記入力データが書き込まれるようにする、半導体デバイス。 - 前記制御論理回路は、外部エンティティからコマンドを受け取った後、前記行デコーダ回路を前記第1のオペレーションモードにするように構成される請求項82に記載の半導体デバイス。
- 前記外部エンティティは、オフチップコントローラを備え、前記コマンドは、前記メインセルのうちの前記選択されたメインセルを決定するために使用される開始アドレスを識別する書込みコマンドを含む請求項83に記載の半導体デバイス。
- 前記行デコーダ回路を前記第1のオペレーションモードにするために、前記制御論理回路は、接続先行が書き込まれる少なくとも1つのメインセルを含む個別のワード線を選択するように前記行デコーダ回路に命令するように構成される請求項83に記載の半導体デバイス。
- 前記行デコーダ回路を前記第1のオペレーションモードにするために、前記制御論理回路は、接続先行が開始アドレスを含む個別のワード線を選択するように前記行デコーダ回路に命令するように構成される請求項84に記載の半導体デバイス。
- 前記ワード線は、第1のワード線であり、前記ビット線は、第1のビット線であり、前記ビット線制御回路は、第1のビット線制御回路であり、前記行デコーダ回路は、第1の行デコーダ回路であり、前記メインセルは、行と列とに配列されている、請求項61に記載の半導体デバイスであって、
前記メインセルの各行にそれぞれ接続されている、前記第1のワード線と異なる複数の第2のワード線と、
前記複数の第2のワード線のうちから個別の第2のワード線を選択するための第2の行デコーダ回路と、
前記メインセルの各列にそれぞれ接続されている複数の第2のビット線と、
前記第2のビット線を駆動して、選択されている第2のワード線に接続されているメインセルの書込みをイネーブルするための第2のビット線制御回路とをさらに備え、
前記制御論理回路は、前記第2のビット線制御回路および前記第2の行デコーダ回路を制御することによって前記メインセルのうちの前記選択された複数のメインセルに前記入力データが書き込まれるようにする、半導体デバイス。 - 前記制御論理回路は、接続先行が書き込まれる少なくとも1つのメインセルを含む個別の第2のワード線を選択するように前記第2の行デコーダ回路に命令するように構成される請求項87に記載の半導体デバイス。
- 前記制御論理回路は、外部エンティティからコマンドを受け取った後、前記第2の行デコーダに命令するように構成される請求項88に記載の半導体デバイス。
- 前記外部エンティティは、オフチップコントローラを備え、前記コマンドは、前記メインセルのうちの前記選択されたメインセルを決定するために使用される開始アドレスを識別する書込みコマンドを含む請求項89に記載の半導体デバイス。
- 半導体デバイスによる実行のための方法であって、
補助メモリユニットの一部を形成する、行と列とに配列されている補助セルの行のグループを選択するステップと、
前記補助セルの各列にそれぞれ接続されている複数のビット線を駆動して、前記補助セルのそれぞれを第1の論理状態に設定するステップと、
入力データを複数のメインセルのうちの選択されたセルに書き込むステップであって、前記補助セルのそれぞれは前記メインセルの各集合に対応する、ステップと、
少なくとも1つの補助セルを含む補助セルの特定の行を選択するステップであって、メインセルの対応する集合が前記選択されたセルのうちの少なくとも1つのセルを含む、ステップと、
前記ビット線を駆動して、前記少なくとも1つの補助セルを前記第1の論理状態と異なる第2の論理状態に設定するステップとを含む方法。 - コンピュータによって処理されたときに、制御論理回路を生成するために使用される命令を格納するコンピュータ可読記憶媒体であって、前記制御論理回路は、
補助メモリユニットの一部を形成する、行と列とに配列されている補助セルの行のグループを選択するステップと、
前記補助セルの各列にそれぞれ接続されている複数のビット線を駆動して、前記補助セルのそれぞれを第1の論理状態に設定するステップと、
入力データが複数のメインセルのうちの選択されたセルに書き込まれるようにするステップであって、前記補助セルのそれぞれは前記メインセルの各集合に対応する、ステップと、
少なくとも1つの補助セルを含む補助セルの特定の行を選択するステップであって、メインセルの対応する集合が前記選択されたセルのうちの少なくとも1つのセルを含む、ステップと、
前記ビット線を駆動して、前記少なくとも1つの補助セルを前記第1の論理状態と異なる第2の論理状態に設定するステップとを行うように構成されるコンピュータ可読記憶媒体。 - 複数のメインセルを備えるメインメモリユニットと、
複数のサブユニットを備える補助メモリユニットであって、それぞれのサブユニットは、行と列とに配列された複数の補助セルを備え、前記補助セルのそれぞれは前記メインセルの各集合に対応する、補助メモリユニットと、
前記補助セルの各行にそれぞれ接続されている複数のワード線と、
前記補助セルの各列にそれぞれ接続され、前記複数のサブユニットにまたがる複数のビット線と、
第1のオペレーションモードでは前記複数のサブユニットのうちの特定のサブユニットの前記複数のワード線のうちから個別のワード線を選択し、第2のオペレーションモードでは前記サブユニットのうちの少なくとも2つのサブユニットのそれぞれからの少なくとも1つのワード線を含むワード線のグループを選択するための行デコーダ回路と、
前記ビット線を駆動して、選択されているワード線に接続されている補助セルの書込みをイネーブルするためのビット線制御回路と、
(i)前記行デコーダが前記第2のオペレーションモードで動作しているときに前記ビット線制御回路を制御して、前記複数のサブユニットのうちのそれぞれのサブユニット内の前記補助セルのそれぞれを第1の論理状態に設定し、(ii)入力データが前記メインセルのうちの選択されたメインセルに書き込まれるようにし、(iii)前記行デコーダが前記第1のオペレーションモードで動作しているときに前記ビット線制御回路を制御して、前記複数のメインセルのうちの前記選択されたメインセルに対応する補助セルを前記第1の論理状態と異なる第2の論理状態に設定するための制御論理回路とを備える半導体デバイス。 - 前記メインセルおよび前記補助セルは、スタティックランダムアクセスメモリ(SRAM)セルである請求項93に記載の半導体デバイス。
- 前記SRAMセルは、シングルポートSRAMセルである請求項94に記載の半導体デバイス。
- 前記複数のビット線は、前記補助セルの列毎に、それに接続されているビット線の各対を備える請求項93に記載の半導体デバイス。
- 前記第1の論理状態は、第1のステータスを有する前記メインメモリユニット内のデータを示す論理状態である請求項93に記載の半導体デバイス。
- 前記第2の論理状態は、第2のステータスを有する前記メインメモリユニット内のデータを示す論理状態である請求項97に記載の半導体デバイス。
- 前記第1の論理状態は、論理0であり、前記第2の論理状態は、論理1である請求項98に記載の半導体デバイス。
- 前記行デコーダ回路は、複数の行デコーダを備え、それぞれの行デコーダは前記複数のサブユニットのうちの1つのサブユニットにそれぞれ対応する請求項93に記載の半導体デバイス。
- 前記行デコーダ回路のそれぞれは、前記制御論理回路によって識別された少なくとも1つのワード線を個別に選択する請求項100に記載の半導体デバイス。
- 前記制御論理回路は、前記行デコーダのそれぞれによって選択される少なくとも1つのワード線を識別し、これにより前記行デコーダ回路が前記第2のオペレーションモードで前記複数のサブユニットのうちの少なくとも2つのサブユニットのそれぞれからの少なくとも1つのワード線を含むワード線のグループを選択することができるように構成される請求項101に記載の半導体デバイス。
- ワード線の前記グループは、前記複数のサブユニットのそれぞれからの少なくとも1つのワード線を含む請求項102に記載の半導体デバイス。
- ワード線の前記グループは、前記複数のサブユニットのすべてからのワード線のすべてを含む請求項102に記載の半導体デバイス。
- 前記制御論理回路は、外部エンティティからコマンドを受け取った後、前記入力データが前記メインセルのうちの前記選択されたメインセルに書き込まれるように構成される請求項93に記載の半導体デバイス。
- 前記外部エンティティは、オフチップコントローラを備え、前記コマンドは、前記メインセルのうちの前記選択されたメインセルを決定するために使用される開始アドレスを識別する書込みコマンドを含む請求項105に記載の半導体デバイス。
- 前記制御論理回路は、前記入力データの書込みの完了後に、前記行デコーダ回路を前記第1のオペレーションモードにするように構成される請求項105に記載の半導体デバイス。
- 前記行デコーダ回路を前記第1のオペレーションモードにするために、前記制御論理回路は、接続先行が書き込まれた少なくとも1つのメインセルを含む個別のワード線を選択するように前記行デコーダ回路に命令するように構成される請求項107に記載の半導体デバイス。
- 前記行デコーダ回路が前記第2のオペレーションモードで動作している間に前記ビット線制御回路を制御するステップは、(i)前記補助セルの1つの列を選択するステップと、(ii)前記選択された列内にあり、選択されているワード線に接続されているそれぞれの補助セルを前記第1の論理状態に設定するステップと、(iii)前記補助セルの前記他方の列のそれぞれに対して前記選択するステップと前記設定するステップとを繰り返すステップとを含む請求項93に記載の半導体デバイス。
- 前記行デコーダ回路が前記第2のオペレーションモードで動作している間に前記ビット線制御回路を制御するステップは、(i)前記補助セルの複数の前記列を選択するステップと、(ii)選択されているワード線に接続されている前記選択された列内にある補助セルを前記第1の論理状態に同時に設定するステップと、(iii)前記補助セルの前記列のうちの複数の他方の列に対して前記選択するステップと前記同時に設定するステップとを繰り返すステップとを含む請求項93に記載の半導体デバイス。
- 前記補助セルのそれぞれを前記第1の論理状態に設定するように前記ビット線制御回路を制御するステップは、選択されているワード線に接続されているすべての補助セルを前記第1の論理状態に同時に設定するステップを含む請求項93に記載の半導体デバイス。
- 前記補助セルのそれぞれは、前記メインセルのうちのちょうど1つのメインセルからなる各集合に対応する請求項93に記載の半導体デバイス。
- 前記補助セルのそれぞれは、前記メインセルのうちの少なくとも2つのメインセルからなる各集合に対応する請求項93に記載の半導体デバイス。
- 半導体デバイスによる実行のための方法であって、
少なくとも2つのサブユニットのうちのそれぞれのサブユニットからの少なくとも1つの行を含む、行と列とに配列されている前記複数のサブユニットのうちのそれぞれのサブユニット内の補助セルの行のグループを選択するステップと、
前記補助セルの各列にそれぞれ接続され、前記複数のサブユニットにまたがる複数のビット線を駆動して、前記補助セルのそれぞれを第1の論理状態に設定するステップと、
入力データを複数のメインセルのうちの選択されたセルに書き込むステップであって、前記補助セルのそれぞれは前記メインセルの各集合に対応する、ステップと、
前記複数のサブユニットのうちの特定の1つのサブユニットの特定の行を選択するステップであって、前記特定の行は、少なくとも1つの補助セルを含み、前記メインセルの対応する集合が前記選択されたセルのうちの少なくとも1つのセルを含む、ステップと、
前記ビット線を駆動して、前記少なくとも1つの補助セルを前記第1の論理状態と異なる第2の論理状態に設定するステップとを含む方法。 - コンピュータによって処理されたときに、制御論理回路を生成するために使用される命令を格納するコンピュータ可読記憶媒体であって、前記制御論理回路は、
少なくとも2つのサブユニットのうちのそれぞれのサブユニットからの少なくとも1つの行を含む、行と列とに配列されている前記複数のサブユニットのうちのそれぞれのサブユニット内の補助セルの行のグループを選択するステップと
前記補助セルの各列にそれぞれ接続され、前記複数のサブユニットにまたがる複数のビット線を駆動して、前記補助セルのそれぞれを第1の論理状態に設定するステップと、
入力データが複数のメインセルのうちの選択されたセルに書き込まれるようにするステップであって、前記補助セルのそれぞれは前記メインセルの各集合に対応する、ステップと、
前記複数のサブユニットのうちの特定の1つのサブユニットの特定の行を選択するステップであって、前記特定の行は、少なくとも1つの補助セルを含み、前記メインセルの対応する集合が前記選択されたセルのうちの少なくとも1つのセルを含む、ステップと、
前記ビット線を駆動して、前記少なくとも1つの補助セルを前記第1の論理状態と異なる第2の論理状態に設定するステップとを行うように構成されるコンピュータ可読記憶媒体。 - N1個の行とM1個の列からなるアレイに配列された複数のメインセルを備えるメインメモリユニットと、
N2個の行とM2個の列とに配列された複数の補助セルを備える補助メモリユニットであって、前記補助セルのそれぞれがZ個のメインセルの各集合に対応し、N2はN1より小さく、M2はM1/Zより大きい、補助メモリユニットと、
前記補助セルの各行にそれぞれ接続されている複数のワード線と、
前記補助セルの各列にそれぞれ接続されている複数のビット線と、
前記複数のワード線のうちから個別の1つのワード線を選択するための行デコーダ回路と、
前記複数のビット線を駆動して、前記選択されているワード線に接続されている補助セルの書込みをイネーブルするためのビット線制御回路と、
(i)前記ビット線制御回路を制御して、前記補助セルのそれぞれを第1の論理状態に設定し、(ii)入力データが前記メインセルのうちの選択されたメインセルに書き込まれるようにし、(iii)前記ビット線制御回路を制御して、前記複数のメインセルのうちの前記選択されたメインセルに対応する補助セルを前記第1の論理状態と異なる第2の論理状態に設定するための制御論理回路とを備える半導体デバイス。 - 前記メインセルおよび前記補助セルは、スタティックランダムアクセスメモリ(SRAM)セルである請求項116に記載の半導体デバイス。
- 前記SRAMセルは、シングルポートSRAMセルである請求項117に記載の半導体デバイス。
- 前記複数のビット線は、前記補助セルの列毎に、それに接続されているビット線の各対を備える請求項116に記載の半導体デバイス。
- 前記第1の論理状態は、第1のステータスを有する前記メインメモリユニット内のデータを示す論理状態である請求項116に記載の半導体デバイス。
- 前記第2の論理状態は、第2のステータスを有する前記メインメモリユニット内のデータを示す論理状態である請求項120に記載の半導体デバイス。
- 前記第1の論理状態は、論理0であり、前記第2の論理状態は、論理1である請求項121に記載の半導体デバイス。
- 前記制御論理回路は、外部エンティティからコマンドを受け取った後、前記補助セルのそれぞれを前記第1の論理状態に設定するように構成される請求項116に記載の半導体デバイス。
- 前記外部エンティティは、オフチップコントローラを備え、前記コマンドは、プリセットコマンドを含む請求項123に記載の半導体デバイス。
- 前記制御論理回路は、外部エンティティからコマンドを受け取った後、前記入力データが前記メインセルのうちの前記選択されたメインセルに書き込まれるように構成される請求項116に記載の半導体デバイス。
- 前記外部エンティティは、オフチップコントローラを備え、前記コマンドは、前記メインセルのうちの前記選択されたメインセルを決定するために使用される開始アドレスを識別する書込みコマンドを含む請求項125に記載の半導体デバイス。
- 前記補助セルのそれぞれを前記第1の論理状態に設定するために前記ビット線制御回路を制御するステップは、(i)前記補助セルの1つの列を選択するステップと、(ii)前記選択された列内にあり、選択されているワード線に接続されているそれぞれの補助セルを前記第1の論理状態に設定するステップと、(iii)前記補助セルの前記他方の列のそれぞれに対して前記選択するステップと前記設定するステップとを繰り返すステップとを含む請求項116に記載の半導体デバイス。
- 前記補助セルのそれぞれを前記第1の論理状態に設定するために前記ビット線制御回路を制御するステップは、(i)前記補助セルの複数の前記列を選択するステップと、(ii)選択されているワード線に接続されている前記選択された列内にある補助セルを前記第1の論理状態に同時に設定するステップと、(iii)前記補助セルの前記列のうちの複数の他方の列に対して前記選択するステップと前記同時に設定するステップとを繰り返すステップとを含む請求項116に記載の半導体デバイス。
- 前記補助セルのそれぞれを前記第1の論理状態に設定するように前記ビット線制御回路を制御するステップは、選択されているワード線に接続されているすべての補助セルを前記第1の論理状態に同時に設定するステップを含む請求項116に記載の半導体デバイス。
- Zは、1に等しい請求項116に記載の半導体デバイス。
- Zは、1より大きい請求項116に記載の半導体デバイス。
- N1は、N2の少なくとも2倍大きい請求項116に記載の半導体デバイス。
- M1は、少なくともM1/4と同じ大きさである請求項116に記載の半導体デバイス。
- 半導体デバイスによる実行のための方法であって、
メインメモリユニットの一部を形成する複数のメインセルのうちの選択されたメインセルに入力データを書き込むステップであって、前記メインメモリユニットの前記メインセルはN1個の行とM1個の列とに配列される、ステップと、
前記書込みに先立って、補助メモリユニットの一部を形成する補助セルの各列にそれぞれ接続されている複数のビット線を駆動して、前記複数の補助セルのうちのそれぞれの補助セルを第1の状態に設定するステップであって、前記補助セルのそれぞれはZ個のメインセルの各集合に対応し、前記補助メモリユニットの前記補助セルはN2個の行とM2個の列に配列され、N2はN1より小さく、M2はM1/Zより大きい、ステップと、
少なくとも1つの補助セルを含む補助セルの特定の行を選択するステップであって、メインセルの対応する集合が前記選択されたセルのうちの少なくとも1つのセルを含む、ステップと、
前記ビット線を駆動して、前記少なくとも1つの補助セルを前記第1の論理状態と異なる第2の論理状態に設定するステップとを含む方法。 - コンピュータによって処理されたときに、制御論理回路を生成するために使用される命令を格納するコンピュータ可読記憶媒体であって、前記制御論理回路は、
メインメモリユニットの一部を形成する複数のメインセルのうちの選択されたメインセルに入力データが書き込まれるようにするステップであって、前記メインメモリユニットの前記メインセルはN1個の行とM1個の列とに配列される、ステップと、
前記入力データを前記複数のメインセルのうちの前記選択されたメインセルに書き込むのに先立って、補助メモリユニットの一部を形成する補助セルの各列にそれぞれ接続されている複数のビット線を駆動して、前記複数の補助セルのうちのそれぞれの補助セルを第1の状態に設定するステップであって、前記補助セルのそれぞれはZ個のメインセルの各集合に対応し、前記補助メモリユニットの前記補助セルはN2個の行とM2個の列に配列され、N2はN1より小さく、M2はM1/Zより大きい、ステップと、
少なくとも1つの補助セルを含む補助セルの特定の行を選択するステップであって、メインセルの対応する集合が前記選択されたセルのうちの少なくとも1つのセルを含む、ステップと、
前記ビット線を駆動して、前記少なくとも1つの補助セルを前記第1の論理状態と異なる第2の論理状態に設定するステップとを行うように構成されるコンピュータ可読記憶媒体。 - 複数のシングルポートメモリセルと、
行と列とに配列された複数のデュアルポートメモリであって、前記デュアルポートメモリセルのそれぞれがシングルポートメモリセルの各集合に対応する、複数のデュアルポートメモリセルと、
第1のワード線および第2のワード線であって、前記デュアルポートメモリセルのそれぞれの行が前記第1のワード線のうちの対応するワード線および前記第2のワード線のうちの対応するワード線に接続されるように前記デュアルポートメモリセルの前記行に接続されている第1のワード線および第2のワード線と、
第1のビット線および第2のビット線であって、前記デュアルポートメモリセルのそれぞれの列が前記第1のビット線の対応する集合および前記第2のビット線の対応する集合に接続されるように前記デュアルポートメモリセルの前記列に接続されている第1のビット線および第2のビット線と、
前記第1のワード線のうちの少なくとも1つのワード線および前記第2のワード線のうちの少なくとも1つのワード線をまとめて選択するための行デコーダ回路と、
前記第1のビット線を駆動して、選択されている第1のワード線に接続されているデュアルポートメモリセルの書込みをイネーブルし、前記第2のビット線を駆動して、選択されている第2のワード線に接続されているデュアルポートメモリセルの書込みをイネーブルするためのビット線制御回路と、
(i)前記ビット線制御回路を制御して、前記デュアルポートメモリセルのそれぞれを第1の論理状態に設定し、(ii)入力データが前記シングルポートメモリセルのうちの選択されたメモリセルに書き込まれるようにし、(iii)前記ビット線制御回路を制御して、前記複数のシングルポートメモリセルのうちの前記選択されたメモリセルに対応するデュアルポートメモリセルを前記第1の論理状態と異なる第2の論理状態に設定するための制御論理回路とを備える半導体デバイス。 - 前記シングルポートメモリセルおよび前記デュアルポートメモリセルは、スタティックランダムアクセスメモリ(SRAM)セルである請求項136に記載の半導体デバイス。
- それぞれの列に接続されている前記第1のビット線の前記対応する集合は、前記第1のビット線の対を含む請求項136に記載の半導体デバイス。
- それぞれの列に接続されている前記第2のビット線の前記対応する集合は、前記第2のビット線の対を含む請求項138に記載の半導体デバイス。
- 前記第1の論理状態は、第1のステータスを有する前記シングルポートメモリセル内のデータを示す論理状態である請求項136に記載の半導体デバイス。
- 前記第2の論理状態は、第2のステータスを有する前記シングルポートメモリセル内のデータを示す論理状態である請求項140に記載の半導体デバイス。
- 前記第1の論理状態は、論理0であり、前記第2の論理状態は、論理1である請求項141に記載の半導体デバイス。
- 前記シングルポートメモリセルは、第1のメモリユニットを占有し、前記デュアルポートメモリセルは、第2のメモリユニットを占有する請求項136に記載の半導体デバイス。
- 前記制御論理回路は、前記ビット線制御回路を制御して、外部エンティティからコマンドを受け取った後、前記デュアルポートメモリセルのそれぞれを前記第1の論理状態に設定するように構成される請求項136に記載の半導体デバイス。
- 前記外部エンティティは、オフチップコントローラを備え、前記コマンドは、プリセットコマンドを含む請求項144に記載の半導体デバイス。
- 前記制御論理回路は、外部エンティティからコマンドを受け取った後、前記入力データが前記シングルポートメモリセルのうちの前記選択されたメモリセルに書き込まれるように構成される請求項136に記載の半導体デバイス。
- 前記外部エンティティは、オフチップコントローラを備え、前記コマンドは、前記シングルポートメモリセルのうちの前記選択されたメモリセルを決定するために使用される開始アドレスを識別する書込みコマンドを含む請求項146に記載の半導体デバイス。
- 前記制御論理回路は、前記ビット線制御回路を制御して、前記入力データの書込みの完了後に、前記シングルポートメモリセルの前記選択されたメモリセルに対応するデュアルポートメモリセルを前記第2の論理状態に設定するように構成される請求項146に記載の半導体デバイス。
- 前記デュアルポートメモリセルのそれぞれを前記第1の論理状態に設定するために前記ビット線制御回路を制御するステップは、(i)前記デュアルポートメモリセルの1つの列を選択するステップと、(ii)前記選択された列内にあり、選択されている第1のワード線または第2のワード線に接続されているそれぞれのデュアルポートセルを前記第1の論理状態に設定するステップと、(iii)前記デュアルポートメモリセルの前記他方の列のそれぞれに対して前記選択するステップと前記設定するステップとを繰り返すステップとを含む請求項136に記載の半導体デバイス。
- 前記デュアルポートメモリセルのそれぞれを前記第1の論理状態に設定するために前記ビット線制御回路を制御するステップは、(i)前記デュアルポートメモリセルの複数の前記列を選択するステップと、(ii)選択されている第1のワード線または第2のワード線に接続されている前記選択された列内にあるデュアルポートセルを前記第1の論理状態に同時に設定するステップと、(iii)前記デュアルポートメモリセルの前記列のうちの複数の他方の列に対して前記選択するステップと前記同時に設定するステップとを繰り返すステップとを含む請求項136に記載の半導体デバイス。
- 前記デュアルポートメモリセルのそれぞれを前記第1の論理状態に設定するように前記ビット線制御回路を制御するステップは、選択されている第1のワード線または第2のワード線に接続されているすべてのデュアルポートメモリセルを前記第1の論理状態に同時に設定するステップを含む請求項136に記載の半導体デバイス。
- 前記デュアルポートメモリセルのそれぞれは、前記シングルポートメモリセルのうちのちょうど1つのメモリセルからなる各集合に対応する請求項136に記載の半導体デバイス。
- 前記デュアルポートメモリセルのそれぞれは、前記シングルポートメモリセルのうちの少なくとも2つのメモリセルからなる各集合に対応する請求項136に記載の半導体デバイス。
- 半導体デバイスによる実行のための方法であって、
複数のデュアルポートメモリセルのそれぞれを第1の論理状態に設定するステップと、
入力データを複数のシングルポートメモリセルのうちの選択されたメモリセルに書き込むステップであって、前記デュアルポートメモリセルのそれぞれはシングルポートメモリセルの各集合に対応する、ステップと、
前記複数のシングルポートメモリセルのうちの前記選択されたメモリセルに対応するデュアルポートメモリセルを前記第1の論理状態と異なる第2の論理状態に設定するステップとを含む方法。 - コンピュータによって処理されたときに、制御論理回路を生成するために使用される命令を格納するコンピュータ可読記憶媒体であって、前記制御論理回路は、
複数のデュアルポートメモリセルのそれぞれを第1の論理状態に設定するステップと、
入力データが複数のシングルポートメモリセルのうちの選択されたメモリセルに書き込まれるようにするステップであって、前記デュアルポートメモリセルのそれぞれはシングルポートメモリセルの各集合に対応する、ステップと、
前記複数のシングルポートメモリセルのうちの前記選択されたメモリセルに対応するデュアルポートメモリセルを前記第1の論理状態と異なる第2の論理状態に設定するステップとを行うように構成されるコンピュータ可読記憶媒体。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016508276A (ja) * | 2013-01-14 | 2016-03-17 | ウェスタン デジタル テクノロジーズ インコーポレーテッド | ソリッドステートメモリにおける動作のモードを構成するシステム及び方法 |
KR20190062186A (ko) * | 2017-11-28 | 2019-06-05 | 윈본드 일렉트로닉스 코포레이션 | 반도체 기억장치 및 그 리셋 방법 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20170017414A1 (en) | 2015-07-15 | 2017-01-19 | Innovium, Inc. | System And Method For Implementing Hierarchical Distributed-Linked Lists For Network Devices |
US20170017420A1 (en) | 2015-07-15 | 2017-01-19 | Innovium, Inc. | System And Method For Enabling High Read Rates To Data Element Lists |
CN117524279A (zh) * | 2017-11-15 | 2024-02-06 | 三星电子株式会社 | 具有虚拟体化架构的sram及包括其的系统和方法 |
CN111627481B (zh) * | 2020-05-20 | 2022-02-01 | 中国科学院微电子研究所 | 一种字线译码电路、字线选通方法及存储器和电子设备 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0844613A (ja) * | 1994-07-29 | 1996-02-16 | Fujitsu Ltd | Lsi内蔵ramの疑似初期化方式 |
JPH11242628A (ja) * | 1998-02-26 | 1999-09-07 | Nec Eng Ltd | メモリクリア制御回路 |
JP2006277736A (ja) * | 2005-03-03 | 2006-10-12 | Matsushita Electric Ind Co Ltd | 不揮発性記憶装置の書込み方法 |
JP2006277737A (ja) * | 2005-03-03 | 2006-10-12 | Matsushita Electric Ind Co Ltd | アドレス予測機能をもつ不揮発性記憶装置 |
JP2006338371A (ja) * | 2005-06-02 | 2006-12-14 | Toshiba Corp | メモリシステム |
JP2007141035A (ja) * | 2005-11-21 | 2007-06-07 | Nec Access Technica Ltd | 多ビット記憶装置及び多ビット記憶方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5737748A (en) * | 1995-03-15 | 1998-04-07 | Texas Instruments Incorporated | Microprocessor unit having a first level write-through cache memory and a smaller second-level write-back cache memory |
US5703810A (en) * | 1995-12-15 | 1997-12-30 | Silicon Graphics, Inc. | DRAM for texture mapping |
US5953538A (en) * | 1996-11-12 | 1999-09-14 | Digital Equipment Corporation | Method and apparatus providing DMA transfers between devices coupled to different host bus bridges |
US8065354B1 (en) * | 2005-03-04 | 2011-11-22 | Nvidia Corporation | Compression of 16 bit data using predictor values |
US7652922B2 (en) | 2005-09-30 | 2010-01-26 | Mosaid Technologies Incorporated | Multiple independent serial link memory |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0844613A (ja) * | 1994-07-29 | 1996-02-16 | Fujitsu Ltd | Lsi内蔵ramの疑似初期化方式 |
JPH11242628A (ja) * | 1998-02-26 | 1999-09-07 | Nec Eng Ltd | メモリクリア制御回路 |
JP2006277736A (ja) * | 2005-03-03 | 2006-10-12 | Matsushita Electric Ind Co Ltd | 不揮発性記憶装置の書込み方法 |
JP2006277737A (ja) * | 2005-03-03 | 2006-10-12 | Matsushita Electric Ind Co Ltd | アドレス予測機能をもつ不揮発性記憶装置 |
JP2006338371A (ja) * | 2005-06-02 | 2006-12-14 | Toshiba Corp | メモリシステム |
JP2007141035A (ja) * | 2005-11-21 | 2007-06-07 | Nec Access Technica Ltd | 多ビット記憶装置及び多ビット記憶方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016508276A (ja) * | 2013-01-14 | 2016-03-17 | ウェスタン デジタル テクノロジーズ インコーポレーテッド | ソリッドステートメモリにおける動作のモードを構成するシステム及び方法 |
KR20190062186A (ko) * | 2017-11-28 | 2019-06-05 | 윈본드 일렉트로닉스 코포레이션 | 반도체 기억장치 및 그 리셋 방법 |
KR102137889B1 (ko) | 2017-11-28 | 2020-07-27 | 윈본드 일렉트로닉스 코포레이션 | 반도체 기억장치 및 그 리셋 방법 |
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