TWI533300B - 具有需要預置操作的主要記憶體單元與輔助記憶體單元之半導體裝置 - Google Patents

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TWI533300B
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Description

具有需要預置操作的主要記憶體單元與輔助記憶體單元之半導體裝置
本發明關於一種將輸入資料傳輸至非揮發性記憶體裝置的半導體裝置。
快閃記憶體裝置由核心記憶體區塊中的記憶體胞元及頁面緩衝器連同用於與控制器交換資料的週邊電路系統組成。自從快閃記憶體裝置上市以來，便已全面普及，然而其對控制器的原始異步介面大多數保持不變。
近來，在快閃記憶體技術中已研發某些改良，但這些改良卻需要使用與習用快閃記憶體裝置不相容的介面設計。為了使習用的快閃記憶體裝置無論如何都能受益於改良的技術，因而考慮使用橋晶片(bridge chip)。橋晶片提供了在改良的控制器及習用的快閃記憶體裝置之間的雙向介面。
應瞭解，橋晶片設計具有各種挑戰，至少一些挑戰有關必須將待傳輸的資料暫時儲存於習用的快閃記憶體裝置中。
亦應明白，半導體記憶體係使用於各種應用中。一個最實用 且廣泛採用的半導體記憶體類型是SRAM，即靜態隨機存取記憶體。只要持續供應電力至SRAM陣列的胞元，此類型的半導體記憶體即可針對讀取及寫入個別記憶體胞元進行快速存取。
在一些應用中，二級陣列中的SRAM胞元用作一級陣列中的對應記憶體胞元的狀態指示器(如，胞元有效性)。例如，當一級陣列中的對應記憶體胞元被視為「有效」時，可將給定的SRAM胞元設定為“1”；在此事件之前，預期給定的SRAM胞元攜載值“0”，藉此指示對應的一級胞元為無效。使用二級SRAM陣列因而允許外部實體能夠在不必存取一級陣列的情形下，迅速存取有關一級陣列中胞元有效性的資訊。這在使用不像SRAM一樣允許靈活或快速存取個別胞元的記憶體類型製造一級陣列時很有用。
然而，由於SRAM胞元在電源開啟後取得不可預測值，因此需要初始化(「預置(preset)」)操作以保證給定的SRAM胞元在以“1”寫入之前確實攜載值“0”，或反之亦然。將此初始化操作套用於陣列中的所有SRAM胞元將導致繁複及冗長的預置時期。
應瞭解，在許多涉及使用SRAM的應用中需要預置時期。因此需要在預置半導體記憶體陣列之胞元的領域中進行改良。
根據第一方面，其中提供一種將輸入資料傳輸至非揮發性記憶體裝置的半導體裝置。該半導體裝置包含一包括複數個資料元件的虛擬頁面緩衝器。該半導體裝置亦包含一包括複數個資料元件的遮罩緩衝器， 該遮罩緩衝器的該等資料元件之每一者對應於該虛擬頁面緩衝器的該等資料元件之一相應者。該半導體裝置亦包含控制邏輯電路系統，其用於：(i)在收到一觸發程序後，將該遮罩緩衝器的該等資料元件之每一者設定至一第一邏輯狀態；(ii)使輸入資料寫入該虛擬頁面緩衝器的該等資料元件之選定者；及(iii)使對應於該虛擬頁面緩衝器的該等資料元件之該等選定者之該遮罩緩衝器的這些資料元件設定至一不同於該第一邏輯狀態的第二邏輯狀態。該半導體裝置亦包含遮罩邏輯電路系統，其被組態可對於該虛擬頁面緩衝器的該等資料元件之每一者，結合從中讀取的資料與該遮罩緩衝器的該等資料元件之對應者的邏輯狀態而提供遮罩輸出資料。該半導體裝置亦包含一輸出介面，其被組態可將該遮罩輸出資料釋出至該非揮發性記憶體裝置。
根據第二方面，其中提供一種記憶體系統，其包含一在至少一個非揮發性記憶體裝置中界定的半導體裝置。該半導體裝置包含一包括複數個資料元件的虛擬頁面緩衝器。該半導體裝置亦包含一包括複數個資料元件的遮罩緩衝器，該遮罩緩衝器的該等資料元件之每一者對應於該虛擬頁面緩衝器的該等資料元件之一相應者。該半導體裝置亦包含控制邏輯電路系統，其用於：(i)在收到一觸發程序後，將該遮罩緩衝器的該等資料元件之每一者設定至一第一邏輯狀態；(ii)使輸入資料寫入該虛擬頁面緩衝器的該等資料元件之選定者；及(iii)使對應於該虛擬頁面緩衝器的該等資料元件之該等選定者之該遮罩緩衝器的這些資料元件設定至一不同於該第一邏輯狀態的第二邏輯狀態。該半導體裝置亦包含遮罩邏輯電路系統，其被組態可對於該虛擬頁面緩衝器的該等資料元件之每一者，結合從中讀取的 資料與該遮罩緩衝器的該等資料元件之對應者的邏輯狀態而提供遮罩輸出資料。該半導體裝置亦包含一輸出介面，其被組態可將該遮罩輸出資料釋出至該至少一個非揮發性記憶體裝置。
根據第三方面，其中提供一種將輸入資料傳輸至非揮發性記憶體裝置的方法。該方法包含：維護一包括複數個資料元件的虛擬頁面緩衝器；維護一包括複數個資料元件的遮罩緩衝器，該遮罩緩衝器的該等資料元件之每一者對應於該虛擬頁面緩衝器的該等資料元件之一相應者；在收到一觸發程序後，即設定該遮罩緩衝器的該等資料元件之每一者至一第一邏輯狀態；將資料寫入該虛擬頁面緩衝器的該等資料元件之選定者及將對應於該虛擬頁面緩衝器的該等資料元件之該等選定者之該遮罩緩衝器的這些資料元件設定一至不同於該第一邏輯狀態的第二邏輯狀態；對於該虛擬頁面緩衝器的該等資料元件之每一者，結合從中讀取的資料與該遮罩緩衝器的該等資料元件之對應者的邏輯狀態而提供遮罩輸出資料；及將該遮罩輸出資料釋出至該非揮發性記憶體裝置。
根據第四方面，其中提供一種儲存指令的電腦可讀儲存媒體，該等指令在被處理時可用來提供一半導體裝置被組態可：維護一包括複數個資料元件的虛擬頁面緩衝器；維護一包括複數個資料元件的遮罩緩衝器，該遮罩緩衝器的該等資料元件之每一者對應於該虛擬頁面緩衝器的該等資料元件之一相應者；在收到一觸發程序後，即設定該遮罩緩衝器的該等資料元件之每一者至一第一邏輯狀態；將資料寫入該虛擬頁面緩衝器的該等資料元件之選定者及將對應於該虛擬頁面緩衝器的該等資料元件之該等選定者之該遮罩緩衝器的這些資料元件設定一至不同於該第一邏輯狀態的第 二邏輯狀態；對於該虛擬頁面緩衝器的該等資料元件之每一者，結合從中讀取的資料與該遮罩緩衝器的該等資料元件之對應者的邏輯狀態而提供遮罩輸出資料；及將該遮罩輸出資料釋出至該非揮發性記憶體裝置。
根據第五方面，其中提供一種半導體記憶體電路，包含：一記憶體陣列，該記憶體陣列包括複數個各自連接至一相應列胞元的字線及複數個各自連接至一相應行胞元的位元線。該半導體記憶體電路亦包含：至少一個列解碼器，其用於選擇在該複數個字線內的一群組字線；及複數個驅動器電路，其用於分別驅動該複數個位元線及將連接至該群組字線的該等胞元設定至一預定邏輯狀態。
根據第六方面，其中提供一種預置一記憶體陣列之至少一部分的方法，該記憶體陣列包含複數個各自連接至一相應列胞元的字線。該方法包含：選擇在該複數個字線內的一群組字線；及將連接至該群組字線的記憶體胞元同時設定至一預定邏輯狀態。
根據第七方面，其中提供一種配合一記憶體陣列使用的電路，該記憶體陣列包含複數個各自連接至複數列胞元內一相應列胞元的字線。該電路包含：一第一輸入，其用於接收一指示選擇該等列之一單一列(以下稱為一個別選定列)的列信號；一第二輸入，其用於接收一指示選擇一群組列(以下稱為共同選定列)的預置控制信號；電路系統，其用於結合該列信號及該預置控制信號以對於該等列之每一者產生一相應的字線選擇信號，該等列之每一者的該字線選擇信號係指示該列為以下至少一者時選擇該列：(i)該個別選定列及(ii)該等共同選定列之一者，且係指示該列既非該個別選定列且非該等共同選定列之一者時不要選擇該列；及一輸出，其用於經由一 字線驅動器將該等列之每一者之該字線選擇信號釋出至該記憶體陣列。
根據第八方面，其中提供一種半導體裝置，包含：一主要記憶體單元，其包括複數個主要胞元；一輔助記憶體單元，其包括複數個排列成行與列的輔助胞元，該等輔助胞元之每一者對應於一相應組的該等主要胞元；複數個字線，其各自連接至一相應列的該等輔助胞元；複數個位元線，其各自連接至一相應行的該等輔助胞元；列解碼器電路系統，其用於在一第一操作模式中從該複數個字線中選擇一個別字線，及在一第二操作模式中在該複數個字線內選擇一群組字線；位元線控制電路系統，其用於驅動該等位元線以便能夠寫入連接至一選定字線的輔助胞元；控制邏輯電路系統，其用於：(i)在該列解碼器電路系統在該第二操作模式中操作的同時控制該位元線控制電路系統，以將該等輔助胞元之每一者設定至一第一邏輯狀態；(ii)使輸入資料寫入該等主要胞元之選定者；及(iii)在該列解碼器電路系統在該第一操作模式中操作的同時控制該位元線控制電路系統，以將對應於該等主要胞元之該等選定者的這些輔助胞元設定至一不同於該第一邏輯狀態的第二邏輯狀態。
根據第九方面，其中提供一種利用一半導體裝置執行的方法，包含：選擇一群組列之形成一輔助記憶體單元之一部分的輔助胞元，該等輔助胞元係排列成行與列；驅動複數個各自連接至該等輔助胞元之一相應行的位元線，以將該等輔助胞元之每一者設定至一第一邏輯狀態；將輸入資料寫入複數個主要胞元之選定者，其中該等輔助胞元之每一者對應於一相應組的該等主要胞元；選擇一特定列的輔助胞元，其包括至少一個輔助胞元，其對應組的主要胞元包括該等選定胞元的至少一者；驅動該等位元 線以將該至少一個輔助胞元設定至一不同於該第一邏輯狀態的第二邏輯狀態。
根據第十方面，其中提供一種儲存指令的電腦可讀儲存媒體，該等指令在由一電腦處理時可用來產生控制邏輯電路系統被組態可：選擇一群組列之形成一輔助記憶體單元之一部分的輔助胞元，該等輔助胞元係排列成行與列；驅動複數個各自連接至該等輔助胞元之一相應行的位元線，以將該等輔助胞元之每一者設定至一第一邏輯狀態；使輸入資料寫入複數個主要胞元之選定者，其中該等輔助胞元之每一者對應於一相應組的該等主要胞元；選擇一特定列的輔助胞元，其包括至少一個輔助胞元，其對應組的主要胞元包括該等選定胞元的至少一者；驅動該等位元線以將該至少一個輔助胞元設定至一不同於該第一邏輯狀態的第二邏輯狀態。
根據第十一方面，其中提供一種半導體裝置，包含：一主要記憶體單元，其包括複數個主要胞元；一輔助記憶體單元，其包括複數個子單元，每個子單元包含複數個排列成行與列的輔助胞元，該等輔助胞元之每一者對應於一相應組的該等主要胞元；複數個字線，其各自連接至一相應列的該等輔助胞元；複數個位元線，其各自連接至一相應行的該等輔助胞元且跨越該複數個子單元；列解碼器電路系統，其用於在一第一操作模式中從該等子單元之一特定者之該複數個字線選擇一個別字線，及在一第二操作模式中從該等子單元之至少兩者之每一者選擇一群組包括至少一個字線的字線；位元線控制電路系統，其用於驅動該等位元線以便能夠寫入連接至一選定字線的輔助胞元；控制邏輯電路系統，其用於：(i)在該列解碼器電路系統在該第二操作模式中操作的同時控制該位元線控制電路系 統，以將在該等子單元之每一者中的該等輔助胞元之每一者設定至一第一邏輯狀態；(ii)使輸入資料寫入該等主要胞元之選定者；及(iii)在該列解碼器電路系統在該第一操作模式中操作的同時控制該位元線控制電路系統，以將對應於該等主要胞元之該等選定者的這些輔助胞元設定至一不同於該第一邏輯狀態的第二邏輯狀態。
根據第十二方面，其中提供一種利用一半導體裝置執行的方法，包含：從至少兩個子單元之每一者選擇包括至少一列之一群組列的輔助胞元，該等子單元之每一者中的該等輔助胞元係排列成行與列；驅動複數個各自連接至該等輔助胞元之一相應行且跨越該複數子單元的位元線，以將該等輔助胞元之每一者設定至一第一邏輯狀態；將輸入資料寫入複數個主要胞元之選定者，其中該等輔助胞元之每一者對應於一相應組的該等主要胞元；選擇該等子單元之一特定者的一特定列，該特定列包括至少一個輔助胞元，其對應組的主要胞元包括該等選定胞元的至少一個；驅動該等位元線以將該至少一個輔助胞元設定至一不同於該第一邏輯狀態的第二邏輯狀態。
根據第十三方面，其中提供一種儲存指令的電腦可讀儲存媒體，該等指令在由一電腦處理時可用來產生控制邏輯電路系統被組態可：從至少兩個子單元之每一者選擇包括至少一列之一群組列的輔助胞元，該等子單元之每一者中的該等輔助胞元係排列成行與列；驅動複數個各自連接至該等輔助胞元之一相應行且跨越該複數子單元的位元線，以將該等輔助胞元之每一者設定至一第一邏輯狀態；使輸入資料寫入複數個主要胞元之選定者，其中該等輔助胞元之每一者對應於一相應組的該等主要胞元； 選擇該等子單元之一特定者的一特定列，該特定列包括至少一個輔助胞元，其對應組的主要胞元包括該等選定胞元的至少一個；驅動該等位元線以將該至少一個輔助胞元設定至一不同於該第一邏輯狀態的第二邏輯狀態。
根據第十四方面，其中提供一種半導體裝置，包含：一主要記憶體單元，其包括複數個排列成N1列及M1行之一陣列的主要胞元；一輔助記憶體單元，其包括複數個排列成N2列及M2行的輔助胞元，該等輔助胞元之每一者對應於一相應組的Z個主要胞元，N2小於N1及M2大於M1/Z；複數個字線，其各自連接至一相應列的該等輔助胞元；複數個位元線，其各自連接至一相應行的該等輔助胞元；列解碼器電路系統，其用於從該複數個字線中選擇一個別字線；位元線控制電路系統，其用於驅動該複數個位元線，以便能夠寫入連接至該選定字線的輔助胞元；控制邏輯電路系統，其用於：(i)控制該位元線控制電路系統以將該等輔助胞元之每一者設定至一第一邏輯狀態；(ii)使輸入資料寫入該等主要胞元之選定者；及(iii)控制該位元線控制電路系統以將對應於該等主要胞元之該等選定者的這些輔助胞元設定至一不同於該第一邏輯狀態的第二邏輯狀態。
根據第十五方面，其中提供一種利用一半導體裝置執行的方法，包含：將輸入資料寫入複數個形成一主要記憶體單元之一部分的主要胞元之選定者，該主要記憶體單元的該等主要胞元係排列成N1列及M1行；在該寫入之前，驅動複數個各自連接至形成一輔助記憶體單元之一部分的一相應行之輔助胞元的位元線，以將該等輔助胞元之每一者設定至一第一邏輯狀態，該等輔助胞元之每一者對應於一相應組的Z個主要胞元，該輔助記憶體單元的該等輔助胞元係排列成N2列及M2行，N2小於N1及M2 大於M1/Z；選擇一特定列的輔助胞元，其包括至少一個輔助胞元，其對應組的主要胞元包括該等選定胞元的至少一者；驅動該等位元線以將該至少一個輔助胞元設定至一不同於該第一邏輯狀態的第二邏輯狀態。
根據第十六方面，其中提供一種儲存指令的電腦可讀儲存媒體，該等指令在由一電腦處理時可用來產生控制邏輯電路系統被組態可：使輸入資料寫入複數個形成一主要記憶體單元之一部分的主要胞元之選定者，該主要記憶體單元的該等主要胞元係排列成N1列及M1行；在將該輸入資料寫入該複數個主要胞元之該等選定者之前，驅動複數個各自連接至形成一輔助記憶體單元之一部分的一相應行之輔助胞元的位元線，以將該等輔助胞元之每一者設定至一第一邏輯狀態，該等輔助胞元之每一者對應於一相應組的Z個主要胞元，該輔助記憶體單元的該等輔助胞元係排列成N2列及M2行，N2小於N1及M2大於M1/Z；選擇一特定列的輔助胞元，其包括至少一個輔助胞元，其對應組的主要胞元包括該等選定胞元的至少一者；驅動該等位元線以將該至少一個輔助胞元設定至一不同於該第一邏輯狀態的第二邏輯狀態。
根據第十七方面，其中提供一種半導體裝置，包含：複數個單埠記憶體胞元；複數個雙埠記憶體胞元，其排列成行與列，該等雙埠記憶體胞元之每一者對應於一相應組的單埠記憶體胞元；第一字線及第二字線，其連接至該等列的該等雙埠記憶體胞元，致使該等雙埠記憶體胞元的每一列連接至該等第一字線之一對應者及該等第二字線之一對應者；第一位元線及第二位元線，其連接至該等行的該等雙埠記憶體胞元，致使該等雙埠記憶體胞元的每一行連接至該等第一位元線之一對應組及該等第二位 元線之一對應組；列解碼器電路系統，其用於共同選擇該等第一字線的至少一個及該等第二字線的至少一個；位元線控制電路系統，其用於驅動該等第一位元線以便能夠寫入連接至一選定第一字線的雙埠記憶體胞元，及用於驅動該等第二位元線以便能夠寫入連接至一選定第二字線的雙埠記憶體胞元；控制邏輯電路系統，其用於：(i)控制該位元線控制電路系統以將該等雙埠記憶體胞元之每一者設定至一第一邏輯狀態；(ii)使輸入資料寫入該單埠記憶體胞元之選定者；及(iii)控制該位元線控制電路系統以將對應於該等單埠記憶體胞元之該等選定者的這些雙埠記憶體胞元設定至一不同於該第一邏輯狀態的第二邏輯狀態。
根據第十八方面，其中提供一種利用一半導體裝置執行的方法，包含：將複數個雙埠記憶體胞元之每一者設定至一第一邏輯狀態；將輸入資料寫入複數個單埠記憶體胞元之選定者，其中該等雙埠記憶體胞元之每一者對應於一相應組的單埠記憶體胞元；將對應於該等單埠記憶體胞元之該等選定者的這些雙埠記憶體胞元設定至一不同於該第一邏輯狀態的第二邏輯狀態。
根據第十九方面，其中提供一種儲存指令的電腦可讀儲存媒體，該等指令在由一電腦處理時可用來產生控制邏輯電路系統被組態可：將複數個雙埠記憶體胞元之每一者設定至一第一邏輯狀態；將輸入資料寫入複數個單埠記憶體胞元之選定者，其中該等雙埠記憶體胞元之每一者對應於一相應組的單埠記憶體胞元；將對應於該等單埠記憶體胞元之該等選定者的這些雙埠記憶體胞元設定至一不同於該第一邏輯狀態的第二邏輯狀態。
在結合附圖參考本發明特定具體實施例的以下說明後，一般技術者將明白本發明的這些及其他方面與特徵。
10‧‧‧記憶體系統
12‧‧‧記憶體控制器
141-144‧‧‧非揮發性記憶體裝置
16‧‧‧橋接裝置
18‧‧‧裝置控制邏輯區塊
20‧‧‧記憶體核心
22‧‧‧裝置頁面緩衝器
24、702、712、722‧‧‧資料元件
26、341-344‧‧‧控制線
28、302、390‧‧‧資料線
29‧‧‧控制器介面控制邏輯區塊
30‧‧‧裝置介面控制邏輯區塊
321-324‧‧‧管理記憶體模組
361-364‧‧‧下游資料線
2021-2024‧‧‧輸入資料線
2041-2044‧‧‧位址線
2061-2064‧‧‧讀取/寫入線
2081-2084‧‧‧輸出資料線
2101-2104、2141-2144‧‧‧重設線
212‧‧‧電源監測電路系統
218‧‧‧連結
300‧‧‧虛擬頁面緩衝器
310‧‧‧遮罩緩衝器
312‧‧‧遮罩資料線
320‧‧‧選擇器
322‧‧‧控制輸入
324‧‧‧輸入
326‧‧‧輸出
340‧‧‧遮罩邏輯區塊
342、1312、1312A、1312B‧‧‧第一輸入
344、1316、1316A、1316B‧‧‧第二輸入
346、402‧‧‧二輸入邏輯OR模組
348‧‧‧遮罩緩衝器控制邏輯區塊
370‧‧‧第一位址成分
372‧‧‧第二位址成分
380‧‧‧暫存器
502‧‧‧裝置頁面
800、810、820、830、840、1400‧‧‧系統
1200‧‧‧半導體記憶體電路
1202、1520、1540、1602‧‧‧胞元
1203‧‧‧記憶體陣列
1204、1522、1542、1602W、1712、1842、1942A、1942B、2042、WL1、WL2‧‧‧字線
1206‧‧‧字線驅動器
1208‧‧‧至少一個列解碼器
1210、1544、1602B+、1602B-、1844、1944、2044、BL1+、BL1-、BL2+、BL2-‧‧‧位元線
1212‧‧‧行解碼器
1214‧‧‧位元線寫入驅動器
1216‧‧‧位元線感測放大器
1218‧‧‧控制器
1302、1352‧‧‧列解碼器
1302A‧‧‧第一列解碼器
1302B‧‧‧第二列解碼器
1304、1304A‧‧‧列信號
1305‧‧‧行信號
1306‧‧‧字線群組
1306A‧‧‧第一群組字線
1306B‧‧‧第二群組字線
1308、1308A、1308B‧‧‧預置控制信號
1310‧‧‧列解碼電路
1314、1314A、1314B‧‧‧邏輯「OR」閘
1358‧‧‧主控預置控制信號
1380A‧‧‧第一子組字線
1380B‧‧‧第二子組字線
1500、1700、1800、1900、2000‧‧‧半導體裝置
1512‧‧‧主要記憶體單元
1514、1704、1804、1904、2004‧‧‧輔助記憶體單元
1524‧‧‧電路系統
1526、1546、1746、1846、1946A、2046‧‧‧列解碼器電路系統
1528、1548、1728、1848、1948、2048‧‧‧位元線控制電路系統
1570、1770、1870、1970、2070‧‧‧控制邏輯電路系統
1630、1631、1632、1633、1634、1635‧‧‧MOS電晶體
1724‧‧‧主要位元線
1744‧‧‧輔助位元線
1906A、1906B‧‧‧子單元
SC‧‧‧控制信號
SD‧‧‧資料信號
SM‧‧‧遮罩信號
SO1-SO4‧‧‧輸出資料信號
在附圖中：圖1A為根據一合適具體實施例之記憶體系統的方塊圖，其包括布置在記憶體控制器及複數個非揮發性記憶體裝置之間的橋接裝置；圖1B在概念上圖解橋接裝置的特徵，其用於將記憶體控制器的自訂命令轉換為非揮發性記憶體裝置的一般命令；圖2為根據一合適具體實施例之橋接裝置的方塊圖，其包括複數個管理記憶體模組；圖3A為根據一合適具體實施例之管理記憶體模組之一者的方塊圖，其包括遮罩邏輯區塊；圖3B為根據另一合適具體實施例之管理記憶體模組的方塊圖；圖4為根據一合適具體實施例之遮罩邏輯區塊的方塊圖；圖5-10為圖解各種記憶體結構在將資料寫入非揮發性記憶體裝置之一特定者之範例命令的各種處理階段中之局部內容的方塊圖，此種命令由記憶體控制器核發；圖11為圖解記憶體胞元中可用來組成虛擬頁面緩衝器及遮罩緩衝器之一部分的合適內部結構的電晶體層級方塊圖；圖12為根據本發明非限制性具體實施例之半導體記憶體電路的方塊圖，該半導體記憶體電路包括至少一列解碼器； 圖13A-13D根據本發明各種特定非限制性具體實施例，為圖12之半導體記憶體電路的方塊圖，顯示了至少一列解碼器的更多細節；及圖14為內建於系統中之圖12之半導體記憶體電路的方塊圖。
圖15根據本發明特定非限制性具體實施例，為包括主要記憶體單元及輔助記憶體單元之半導體裝置的方塊圖；圖16為單埠SRAM記憶體胞元的電路圖；圖17-20根據本發明其他特定非限制性具體實施例，為各包括主要記憶體單元及輔助記憶體單元之半導體裝置的方塊圖；圖21A-21E為內建於系統中之圖15及17-20之半導體裝置的方塊圖。
應明確瞭解，本說明及圖式僅是為了解說本發明特定具體實施例並為瞭解之輔助。本說明及圖式並非用來限制本發明。
參考圖1A，其中顯示根據本發明非限制性具體實施例的記憶體系統10。記憶體系統10包含記憶體控制器12、複數個非揮發性記憶體裝置141-144及半導體裝置。在特定範例中，半導體裝置係橋接裝置16，其布置在記憶體控制器12及非揮發性記憶體裝置141-144之間。應明白，雖然在圖1A中顯示四(4)個非揮發性記憶體裝置141-144，但這只是為了解說，及記憶體系統10並不限於特定數目的非揮發性記憶體裝置。事實上，在一 些具體實施例中甚至只出現單一非揮發性記憶體裝置。
非揮發性記憶體裝置14 1 -14 4
在一些情況中，非揮發性記憶體裝置141-144可以是習用的NAND快閃裝置，如今日市場中許多供應商所提供的。例如，就舉出若干非限制性的可能性來說，非揮發性記憶體裝置141-144可以是NAND快閃、NOR快閃、NROM等。在其他情況中，部分或全部的非揮發性記憶體裝置141-144可以是非市售的非標準裝置。亦應瞭解，並非所有的非揮發性記憶體裝置141-144都需要屬於相同的類型或由相同的製造商製造。
非揮發性記憶體裝置141-144之每一者包括裝置控制邏輯區塊18、記憶體核心20及裝置頁面緩衝器22。記憶體核心20包括配置在裝置控制邏輯區塊18的控制下寫入及讀取的資料元件24。裝置控制邏輯區塊18從外部實體接收一般命令及「寫入資料」，以及提供「讀取資料」至外部實體。如本文所用，「邏輯區塊」(例如，「裝置控制邏輯區塊18」的措辭)包括實行所要邏輯功能的電路系統及/或軟體。然而，在圖式中，為了讓圖式更加清楚，省略了「區塊」一字。
在一非限制性具體實施例中，可將記憶體核心20中的資料元件24編排為複數個「平面」，每個平面包括複數個「區塊」，每個區塊包括複數個「頁面」，每個頁面包括複數個「字組(words)」。例如，在所圖解的具體實施例中，記憶體核心20具有二(=21)個平面(A及B)，每個平面包括32,768(=215)個區塊，每個區塊三十二(=25)個頁面，每個頁面含有2,048(=211)個八位元字組，每個非揮發性記憶體裝置共有4個十億位元組(=232個八位元字組)的記憶體。可為了錯誤校正及其他目的加入額外字組，使得 總數達每個平面2,112個字組，在一些裝置中是每個頁面2,112個字組。然而，應明白，可以使用其他維度及組態，包括僅使用單一平面的組態。
裝置頁面緩衝器22包含資料元件的配置。在將從外部實體接收的資料寫入記憶體核心20中的指定頁面之前，使用裝置頁面緩衝器22暫時儲存一個頁面容量的資料，或另一選擇是，在處理一般命令以讀取資料的最後階段中，在將從記憶體核心20擷取的資料返回外部實體之前，暫時儲存一個頁面容量的資料。因此，在本範例中，裝置頁面緩衝器22在兩個平面(A及B)的每個平面中持有2,112個字組。在其他具體實施例中，裝置頁面緩衝器22可具有不同的大小及可持有多於一個頁面容量的資料。
可由非揮發性記憶體裝置141-144中一或多個處理的一般命令具有始於第一命令週期的一般命令結構。根據實際的命令本身而定，位址週期、資料週期、及第二命令週期都是可能的一般命令結構。可利用由第一命令週期傳達之各種位元組合編碼之合適一般命令的選擇以及此類一般命令的合適定義提供於下列表I：
應明白，不同製造商可具有與特定一般命令有關之第一(及第二，適用時)命令週期的不同特定值。亦應明白，不同製造商可支援以上一般命令的不同版本，及可具有較大或較小總數的一般命令。然而，此處所關注的這些非揮發性記憶體裝置共同的一方面有關PAGE PROGRAM一般命令，假設所有其等效版本包括：至少一初始命令週期(以發信號通知開始PAGE PROGRAM一般命令)、一或多個位址週期(以識別指定頁面以及將寫入記憶體核心20之資料在指定頁面內的起點)、一或多個資料週期(以允許輸入將寫入記憶體核心20的實際資料)、及確認命令週期(以觸發將裝置頁面緩衝器22的內容傳輸至記憶體核心20)。
記憶體控制器12
記憶體控制器12可以是自訂記憶體控制器：其設計可透過使用遵守自訂命令結構的自訂命令，在專用的非揮發性記憶體裝置上實行記憶體操作(如，讀取及寫入)。
舉例而言，專用的非揮發性記憶體裝置可以是序列地互連成 鏈的時脈同步NAND快閃裝置，如美國專利申請案第12/179,835號中顯示及描述的，其標題為「多個獨立序列連結記憶體(Multiple Independent Serial Link Memory)」，於2008年11月13日發表為美國專利申請公開案2008/0279003，在此以引用方式併入本文中。
舉例而言，記憶體控制器12可以採取快閃控制器的形式，如國際PCT申請案第PCT/CA2007/001428號的圖6A所示，該案於2008年2月28日以公開案號碼WO/2008/022434發表，在此以引用方式併入本文中。
記憶體控制器12藉由調節沿著一組控制線26及一組下游資料線28之信號的作用，核發各種自訂命令(預計用於互連成鏈的個別時脈同步NAND快閃裝置)。考慮另外提供一組上游資料線，但此特徵由於重點是在資料寫入操作而未在此說明。
可以表I中所列結構的不同方式建構記憶體控制器12核發的自訂命令，特別是在時脈同步NAND快閃裝置連接成鏈時。由記憶體控制器12核發之自訂命令所遵守的自訂命令結構範例如以下表II所示：
在以上表II中，使用「裝置位址」欄位指定NAND快閃裝置鏈中的特定NAND快閃裝置，而「OP碼」欄位是唯一指示自訂命令的操作碼。其餘欄位為隨選及可根據自訂命令而包括RA(列位址欄位)、CA(行 位址欄位)及資料(欄位)。上述國際PCT申請案PCT/CA2007/001428的表1、2及3以非限制性範例具體實施例更詳細地顯示自訂命令結構的可能結構。
在特定裝置的記憶體中程式化特定頁面資料之一部分之命令的特定情況中，可核發一對自訂命令。第一命令係BURST DATA LOAD START(叢發資料載入開始)自訂命令，其始於識別特定裝置的裝置位址欄位，其後為識別BURST DATA LOAD START命令的「OP碼」欄位，接著是指定特定頁面內起始位址的CA欄位。這之後為將寫入特定頁面之始於起始位址的資料(經由特定裝置的頁面緩衝器)。
在程式化特定頁面之一部分的背景中所核發的下一個自訂命令是PAGE PROGRAM自訂命令，其始於識別特定裝置的裝置位址欄位及識別PAGE PROGRAM自訂命令的「OP碼」欄位。這之後為RA欄位，其指定將以寫入特定裝置之頁面緩衝器的資料程式化的頁面位址。
應明白，另一自訂命令的若干例子，即BURST DATA LOAD(叢發資料載入)自訂命令，可在核發BURST DATA LOAD START自訂命令及核發PAGE PROGRAM自訂命令之間輪流發生。在BURST DATA LOAD自訂命令及BURST DATA LOAD START自訂命令之間的差異是後者造成特定裝置的頁面緩衝器被初始化，而前者則不。這允許寫入特定緩衝器的離散區段，而不必寫入每個區段的整個頁面。
雖然設計上述記憶體控制器12以與專用於互相通信及與記憶體控制器12通信的非揮發性記憶體裝置的序列互連一起運作，但也可以使記憶體控制器12與習用之非揮發性記憶體裝置的配置一起運作，諸如圖1A所示的非揮發性記憶體裝置141-144。明確地說，這可利用橋接裝置16 來達成，橋接裝置16係布置在記憶體控制器12及非揮發性記憶體裝置141-144之間。
橋接裝置16
橋接裝置16包括控制器介面控制邏輯區塊29、裝置介面控制邏輯區塊30、及用於非揮發性記憶體裝置141-144每一者的對應管理記憶體模組321-324。參考圖1B，橋接裝置16的主要功能是將從記憶體控制器12接收的自訂命令轉換成預定用於非揮發性記憶體裝置141-144的一般命令。
裝置介面控制邏輯區塊30代表非揮發性記憶體裝置141-144之每一者的裝置控制邏輯區塊18所連接的上述「外部實體」。更明確地說，裝置介面控制邏輯區塊30利用一相應組的控制線341-344及一相應組的下游資料線361-364而連接至非揮發性記憶體裝置141-144之每一者的裝置控制邏輯區塊18。該等組控制線341-344及該等組下游資料線361-364分別用來傳達命令及將資料寫入非揮發性記憶體裝置141-144。一組上游資料線亦提供用於傳達來自非揮發性記憶體裝置141-144的讀取資料，但此特徵由於重點是在資料寫入操作而不描述。
控制器介面控制邏輯區塊29利用該組控制線26及該組下游資料線28而連接至記憶體控制器12。因而應注意，雖然記憶體控制器12可從其觀點核發預定用於相容於記憶體控制器12之目標非揮發性記憶體裝置(如，時脈同步NAND快閃裝置)的自訂命令，但實際上這些自訂命令係由橋接裝置16的控制器介面控制邏輯區塊29沿著該組控制線26及該組下游資料線28攔截。
現在參考圖2，其提供有關橋接裝置16之內部結構的其他細節。在下文中應明白，可提供攜載除了這些所描述及顯示外之信號的信號線以控制及/或促進橋接裝置16之各種組件的操作；然而，為了簡單明瞭，可省略這些信號線，因為其功能為週邊設備且其實施很容易為熟習本技術者所瞭解。
控制器介面控制邏輯區塊29沿著該組控制線26及該組下游資料線28得到各種位址、資料及讀取/寫入信號，其等將基於從記憶體控制器12接收的自訂命令而供應至管理記憶體模組321-324的個別者。明確地說，控制器介面控制邏輯區塊29提供管理記憶體模組321：由一組位址線2041攜載的位址信號、由一組輸入資料線2021攜載的輸入資料信號、及由相應之讀取/寫入線2061攜載的讀取/寫入信號。同樣地，控制器介面控制邏輯區塊29提供管理記憶體模組322：由一組位址線2042攜載的位址信號、由一組輸入資料線2022攜載的輸入資料信號、及由相應之讀取/寫入線2062攜載的讀取/寫入信號。同樣地，控制器介面控制邏輯區塊29提供管理記憶體模組323：由一組位址線2043攜載的位址信號、由一組輸入資料線2023攜載的輸入資料信號、及由相應之讀取/寫入線2063攜載的讀取/寫入信號。最後，控制器介面控制邏輯區塊29提供管理記憶體模組324：由一組位址線2044攜載的位址信號、由一組輸入資料線2024攜載的輸入資料信號、及由相應之讀取/寫入線2064攜載的讀取/寫入信號。
管理記憶體模組321-324之每一者提供裝置介面控制邏輯區塊30由相應組的輸出資料線2081-2084攜載的相應輸出資料信號SO1-SO4。此外，控制器介面控制邏輯區塊29提供裝置介面控制邏輯區塊30由連結 218攜載的控制信號SC。由控制器介面控制邏輯區塊29基於從記憶體控制器12接收的自訂命令所制定的控制信號SC，指示裝置介面控制邏輯區塊30何時應將從管理記憶體模組321-324之一特定者接收的輸出資料信號傳輸至非揮發性記憶體裝置141-144之對應者。
此外，裝置介面控制邏輯區塊30沿著複數個重設線2101-2104之一相應者提供管理記憶體模組321-324之每一者相應的第一重設(reset)信號。在一非限制性具體實施例中，裝置介面控制邏輯區塊30被組態可在PAGE PROGRAM一般命令的確認命令週期已由裝置介面控制邏輯區塊30發送至對應的非揮發性記憶體裝置之後，確立重設線2101-2104之一給定者上的第一重設信號。(造成由裝置介面控制邏輯區塊30傳送PAGE PROGRAM一般命令的可能事件序列將於稍後詳細說明。)
電源監測電路系統212提供管理記憶體模組321-324之每一者由複數個重設線2141-2144之一相應者攜載的相應第二重設信號。在一些具體實施例中，由重設線2141-2144攜載的各種第二重設信號事實上可以是相同的電信號。電源監測單元212被組態可在偵測到已對橋接裝置16建立(或重新建立)電源時，確立由重設線2141-2144攜載的第二重設信號。在一替代性具體實施例中，可將電源監測電路系統212併入控制器介面控制邏輯區塊29，藉此基於偵測到存在於特定傳入信號(例如，就舉出若干非限制性的可能性來說，諸如重設、晶片啟用(chip enable)及/或晶片選擇(chip select))上的邏輯值組合，執行第二重設信號的確立，其組合出現在已對橋接裝置16建立(或重新建立)電源的唯一事件中。
現在參考圖3A，其提供關於管理記憶體模組321-324之一特 定者(在此例中為管理記憶體模組321)之結構的其他細節。應明白，類似描述也適用於其他管理記憶體模組322、323、324。如圖所示，管理記憶體模組321包含虛擬頁面緩衝器300及遮罩緩衝器310。
在一特定非限制性具體實施例中，虛擬頁面緩衝器300及遮罩緩衝器310由靜態隨機存取記憶體(SRAM)構成，不過這並非本發明的必要條件。可在特定非限制性具體實施例中使用的合適SRAM胞元結構為圖11所示類型的雙埠結構。虛擬頁面緩衝器300及遮罩緩衝器310之一者或二者亦可使用其他記憶體技術，包括但不限於動態隨機存取記憶體(DRAM)。
虛擬頁面緩衝器300包含映射對應之非揮發性記憶體裝置(在此例中為非揮發性記憶體裝置141)之裝置頁面緩衝器22的資料元件之資料元件(如，SRAM胞元)的配置。虛擬頁面緩衝器300暫時儲存最終將傳輸至非揮發性記憶體裝置141之裝置頁面緩衝器22的資料。隨著時間基於從控制器介面控制邏輯區塊29沿著該組位址線2041、該組輸入資料線2021、及讀取/寫入線2061接收的位址、資料及讀取/寫入信號填入虛擬頁面緩衝器300。
明確地說，在寫入操作期間(即，在由讀取/寫入線2061攜載的讀取/寫入信號編碼「寫入模式」時)，由該組位址線2041攜載的位址信號指定在虛擬頁面緩衝器300內寫入由該組輸入資料線2021攜載的輸入資料信號的位置。另一方面，從虛擬頁面緩衝器300傳輸資料發生於讀取操作期間。明確地說，在讀取/寫入線2061攜載的讀取/寫入信號編碼「讀取模式」時，由該組位址線2041攜載的位址信號指定要在虛擬頁面緩衝器300內擷 取其內容的位址。這些內容被放到一組資料線302上。
應明白，在本非限制性具體實施例中，提供兩個平面(A及B)，因而概念上可將虛擬頁面緩衝器300分成兩個區段，一個區段與平面A相關聯，而另一個區段與平面B相關聯。在本非限制性範例中，每個平面中的資料元件長度為八個位元(一個位元組)。可以在特定資料位址中佔用預定位元位置的位元編碼與要寫入虛擬頁面緩衝器300之特定資料相關聯的平面。同樣地，可以在特定資料位址中佔用預定位元位置的位元編碼與要從虛擬頁面緩衝器300擷取之特定資料相關聯的平面。
為了使與選定平面相關聯的資料能夠沿著該組輸出資料線2081被傳遞至裝置介面控制邏輯區塊30，因此提供選擇器320。在此情況下，在採用八位元(8位元)字組及兩個(2)平面時，選擇器320具有：寬度為十六(16)個資料位元的輸入324、寬度為八(8)個資料位元的輸出326、及一位元(1位元)控制輸入322。提供控制輸入322以允許在輸出326選擇十六個位元(16位元)信號的第一群組八(8)個位元，或在輸入324選擇十六個位元(16位元)信號的第二群組八(8)個位元。控制輸入322被饋送有由位址線2041攜載的信號，即編碼佔用上述預定位元位置之位元的信號。選擇器320的輸出326沿著一組資料線328連接至遮罩邏輯區塊340的第一輸入342。
遮罩邏輯區塊340的第二輸入344出自遮罩緩衝器310的輸出，現將加以說明。更明確地說，遮罩緩衝器310包含與虛擬頁面緩衝器300之資料元件相符之資料元件(如，SRAM胞元)的配置。因此，在遮罩緩衝器310中的每個資料元件在虛擬頁面緩衝器300中具有對應的資料元件。然而，在遮罩緩衝器310中的資料元件不需要編碼如虛擬頁面緩衝器300 中資料元件的相同值。在所圖解的具體實施例中，虛擬頁面緩衝器300中的資料元件長度各為八個位元，遮罩緩衝器310中的資料元件長度則各僅單一位元。當然，如熟習本技術者所明白的，在虛擬頁面緩衝器300中的資料元件大小(位元大小)及遮罩緩衝器310中的資料元件大小(位元大小)之間也可以有其他比例，包括但不限於1：1、4：1、16：1及其他。
第一重設信號(沿著重設線2101接收)及第二重設信號(沿著重設線2141接收)由二輸入邏輯OR模組346組合，該模組的輸出則提供至遮罩緩衝器控制邏輯區塊348。邏輯OR模組346的輸出用作清除遮罩緩衝器310的觸發程序。確切地說，如果對橋接裝置16已建立(或重新建立)電源或如果PAGE PROGRAM一般命令的確認命令週期已由裝置介面控制邏輯區塊30發送至非揮發性記憶體裝置141，則觸發遮罩緩衝器310的清除。在NAND快閃記憶體的情況中，僅將邏輯0程式化至非揮發性記憶體裝置141-144的記憶體胞元，而邏輯1代表「程式化禁止」。在此類情況下，遮罩緩衝器控制邏輯區塊348藉由強制設定遮罩緩衝器310中的所有資料元件至邏輯1，清除遮罩緩衝器310。
根據本發明之一具體實施例，在清除遮罩緩衝器310且將其資料元件全部設定至給定邏輯狀態(在此例中為邏輯1)之後，在寫入(或已經寫入)虛擬頁面緩衝器300中對應的資料元件時，以相反的邏輯狀態(在此例中為邏輯0)編碼遮罩緩衝器310中的給定資料元件。因此，在寫入操作期間(或其後的短時間內)(即，在由讀取/寫入線2061攜載的讀取/寫入信號編碼「寫入模式」時)，遮罩緩衝器控制邏輯區塊348使邏輯0寫入在遮罩緩衝器310內的這些資料元件，其位址由該組位址線2041攜載的位址信號編碼。
從遮罩緩衝器310傳輸資料發生於讀取操作期間，並與上述從虛擬頁面緩衝器300傳輸資料串聯發生。明確地說，在由讀取/寫入線2061攜載的讀取/寫入信號編碼「讀取模式」時，該組位址線2041指定在遮罩緩衝器310內擷取其內容的位置。該位址的內容(記住，其將為邏輯0或邏輯1)經由遮罩緩衝器310的輸出被放到遮罩資料線312。遮罩資料線312通到遮罩邏輯區塊340的第二輸入344，現將參考圖4更詳細地說明。
明確地說，遮罩邏輯區塊340接收由遮罩資料線312攜載的遮罩信號SM及由該組資料線328攜載的資料信號SD。遮罩邏輯區塊340包括一排二輸入邏輯OR模組402，其中邏輯OR模組402的數目取決於資料信號SD的寬度(位元寬度)。在此情況下，其中有八(8)個邏輯OR模組402，但應明白，本發明並不限於此。還有，提及邏輯OR模組402只是為了解說遮罩邏輯區塊340的功能性。應明白，熟習本技術者將瞭解實施此功能性的各種方式。
邏輯OR模組402的輸出是沿著該組輸出資料線2081提供至裝置介面控制邏輯區塊30的輸出資料信號SO1。應明白，在遮罩信號SM設定至邏輯1時，輸出資料信號SO1全部將設定至邏輯1，其將在遮罩信號SM設定至邏輯0時反映資料信號SD。記住，當然，只要由該組位址線2041攜載之位址信號編碼的記憶體位置之虛擬頁面緩衝器300的資料元件自上次遮罩緩衝器310被清除後已被寫入，遮罩信號SM將被設定至邏輯0。
現僅利用解說提供操作範例。在此範例中，沿著如A至E所示之階段時間序列進行橋接裝置16及管理記憶體模組321的操作。因此，將參考圖5至10，每一個圖僅是舉例顯示裝置頁面緩衝器22、虛擬頁面緩 衝器300、遮罩緩衝器310及一部分給定裝置頁面502在這些階段的不同階段期間的可能內容。為了舉例，可將裝置頁面502視為在非揮發性記憶體裝置141之記憶體核心20中的區塊#123處的頁面#456。還有，已經選定裝置頁面緩衝器22、虛擬頁面緩衝器300、遮罩緩衝器310及裝置頁面502的尺寸以有助於解說，但絕非用來限制。
階段A
假設已對橋接裝置16建立(或重新建立)電源，但電源監測單元212尚未偵測到此狀況。電源監測單元212因而尚未在重設線2141上核發第二重設信號。圖5顯示虛擬頁面緩衝器300及遮罩緩衝器310在此時間點的內容。注意，個別資料元件在虛擬頁面緩衝器300及遮罩緩衝器310中的狀態為未知(如「u/k」所示)。這是由於SRAM胞元的基本結構所造成，藉此給定記憶體胞元在電源開啟之後取得的邏輯狀態(0或1)將為隨機，因為其在某種程度上取決於電源開啟期間的(不可預測)暫態節點電壓波動。圖5亦顯示裝置頁面緩衝器22的內容，其資料元件可具有目前已知或未知之一與零的特定分布。此外，圖5顯示裝置頁面502之目前為使用者或系統已知或依賴使用者或系統的內容。
階段B
電源監測單元212在重設線2141上核發第二重設信號。亦可在重設線2142、2143及2144上核發第二重設信號，不過這對於本範例的目的並不重要。第二重設信號經由邏輯OR模組346到達遮罩緩衝器控制邏輯區塊348。作為回應，遮罩緩衝器控制邏輯區塊348清除遮罩緩衝器310，如上所提，這導致遮罩緩衝器310中的所有資料元件被設定至邏輯1。圖6 顯示虛擬頁面緩衝器300、遮罩緩衝器310、裝置頁面緩衝器22及裝置頁面502在清除遮罩緩衝器310之後不久的內容。注意，虛擬頁面緩衝器300、裝置頁面緩衝器22及裝置頁面502的內容如圖5的情況維持不變。
階段C
現在假設記憶體控制器12核發第一自訂命令，其含有以下資訊：裝置位址=141
OP碼=BURST DATA LOAD START
RA/CA=區塊#123，頁面#456，起始字組555Fh
資料=0 0101101、10101001
注意，為了解說目的，已選定識別非揮發性記憶體裝置141的裝置位址，同時選定區塊值及頁面值以識別以上參考圖5及6所提及的確切相同裝置頁面502。沿著該組控制線26及該組下游資料線28在橋接裝置16接收第一自訂命令。第一自訂命令由控制器介面控制邏輯區塊29處理，其基於在第一自訂命令內編碼的裝置位址辨識第一自訂命令需要存取管理記憶體模組321。因此，值555Fh被編碼至位址信號，其沿著該組位址線2041被發送至管理記憶體模組321。假設位址信號在適用時亦編碼適當平面(如，A或B)。此外，值00101101被編碼至輸入資料信號，其沿著該組輸入資料線2021被發送至管理記憶體模組321。還有，基於在第一自訂命令內編碼的OP碼，控制器介面控制邏輯區塊29將「寫入模式」編碼至讀取/寫入信號，其沿著讀取/寫入線2061發送至管理記憶體模組321。
接著，在繼續以「寫入模式」編碼讀取/寫入信號的同時， 將位址遞增至值5560h，其被編碼至沿著該組位址線2041被發送至管理記憶體模組321的位址信號。此外，值10101001被編碼至輸入資料信號，其沿著該組輸入資料線2021被發送至管理記憶體模組321。
同時，控制器介面控制邏輯區塊29將儲存區塊值及頁面值(在此例中為區塊#123，頁面#456)以供未來使用，諸如在以下事件中使用：記憶體控制器12核發後續BURST DATA LOAD自訂命令以將額外資料寫入目前頁面，或核發PAGE PROGRAM自訂命令。
除了上文以外，還以值0101101寫入虛擬頁面緩衝器300的記憶體位置555Fh及以值10101001寫入記憶體位置5560h。另外，遮罩緩衝器控制邏輯區塊348將遮罩緩衝器310的對應資料元件設定至邏輯0。
現在假設記憶體控制器12接著核發第二自訂命令，其含有以下資訊：裝置位址=141
OP碼=BURST DATA LOAD
CA=開始字組777Fh(未使用RA)
資料=1 1010000
同樣沿著該組控制線26及該組下游資料線28在橋接裝置16接收第二自訂命令。第二自訂命令由控制器介面控制邏輯區塊29處理，其基於在第二自訂命令內編碼的裝置位址辨識第二自訂命令如同BURST DATA LOAD START自訂命令需要存取相同的管理記憶體模組321。此處，注意，在CA資訊中省略了區塊及頁面，這表示資料要被寫入相同頁面，如同由於第一自訂命令才被寫入的資料。因此，值777Fh被編碼至位址信號， 其沿著該組位址線2041被發送至管理記憶體模組321。同樣地，假設位址信號在適用時亦編碼適當平面(如，A或B)。此外，值11010000被編碼至輸入資料信號，其沿著該組輸入資料線2021被發送至管理記憶體模組321。還有，基於在第二自訂命令內編碼的OP碼，控制器介面控制邏輯區塊29再次將「寫入模式」編碼至讀取/寫入信號，其沿著讀取/寫入線2061發送至管理記憶體模組321。
除了上述以外，還以值11010000寫入虛擬頁面緩衝器300的記憶體位置777Fh。另外，遮罩緩衝器控制邏輯區塊348將遮罩緩衝器310的對應資料元件設定至邏輯0。
應注意，雖然非揮發性記憶體裝置141表面上是第一自訂命令及第二自訂命令的目標接受者(基於裝置位址)，但其在第一自訂命令及第二自訂命令為橋接裝置16所攔截及處理時仍維持閒置。
圖7顯示虛擬頁面緩衝器300、遮罩緩衝器310、裝置頁面緩衝器22及裝置頁面502在處理第二自訂命令對虛擬頁面緩衝器300產生作用後不久的內容。可以看出在虛擬頁面緩衝器300中，一些特定數量的資料元件702仍有未知值，包括在記憶體位置5560h及777Fh之間的資料元件。然而，在裝置頁面502中的對應資料元件712具有未必未知及因此不應無端改變的值。為此之故，且將如下文所示，必須將在裝置頁面緩衝器22中的對應資料元件722設定至邏輯1，藉此禁止在裝置頁面502的資料元件712上發生程式化操作。
階段D
現在考慮記憶體控制器12核發第三自訂命令，其含有以下 資訊：裝置位址=141
OP碼=PAGE PROGRAM
沿著該組控制線26及該組下游資料線28在橋接裝置16接收第三自訂命令。第三自訂命令由控制器介面控制邏輯區塊29處理，其基於在第三自訂命令內編碼的裝置位址辨識第三自訂命令如同第一自訂命令及第二自訂命令需要存取相同的管理記憶體模組321。然而，控制器介面控制邏輯區塊29基於不同的OP碼，辨識應是將資料從虛擬頁面緩衝器300傳輸至非揮發性記憶體裝置141之裝置頁面緩衝器22的時候。
為達到此目的，控制器介面控制邏輯區塊29將初始值0000h編碼至沿著該組位址線2041發送至管理記憶體模組321的位址信號中。此外，控制器介面控制邏輯區塊29將「讀取模式」編碼至沿著讀取/寫入線2061發送至管理記憶體模組321的讀取/寫入信號。作為回應，虛擬頁面緩衝器300將其位在位址0000h之資料元件的內容放到該組資料線302上。此外，遮罩緩衝器310將位在位址0000h之對應資料元件的內容經由遮罩緩衝器310的輸出放到遮罩資料線312上。如先前所描述，遮罩資料線312及該組資料線302通到遮罩邏輯區塊340(在該組資料線302的例子中為經由選擇器320)，其將輸出資料信號SO1沿著該組輸出資料線2081提供至裝置介面控制邏輯區塊30。在完成讀取操作所需的短暫時間之後，控制器介面控制邏輯區塊29將下一個值0001h編碼至沿著該組位址線2041發送至管理記憶體模組321的位址信號，且以此類推，直到已從虛擬頁面緩衝器300(及遮罩緩衝器310)中的所有記憶體位置讀取為止。
同時，控制器介面控制邏輯區塊29沿著連結218將控制信號SC發送至裝置介面控制邏輯區塊30。控制信號SC提供允許裝置介面控制邏輯區塊30核發一般命令的必要控制資訊，非揮發性記憶體裝置141將瞭解該一般命令及該命令將使資料寫入非揮發性記憶體裝置141中。因此，控制信號SC可指定需要的操作及其相關聯的參數。在此非限制性範例中，所需要的操作是核發PAGE PROGRAM一般命令，且其相關聯的參數係頁面#456在非揮發性記憶體裝置141之區塊#123內的識別碼。在一多平面具體實施例，亦可指定適當的平面。
回應於從控制器介面控制邏輯區塊29接收到控制信號SC，裝置介面控制邏輯區塊30使用該組控制線341及該組下游資料線361，將PAGE PROGRAM一般命令及寫入資料(其對應於從管理記憶體模組321沿著該組輸出資料線2081接收的輸出資料信號SO1)傳達至非揮發性記憶體裝置141。以此方式，虛擬頁面緩衝器300的整個內容將被傳輸至非揮發性記憶體裝置141中的裝置頁面緩衝器22。
PAGE PROGRAM一般命令包括初始命令週期、後續位址及資料週期、及確認命令週期。圖8顯示虛擬頁面緩衝器300、遮罩緩衝器310、裝置頁面緩衝器22及裝置頁面502在由於初始命令週期及後續位址及資料週期而寫入裝置頁面緩衝器22之後但在將頁面緩衝器22的內容傳輸至裝置頁面502之前的內容。在虛擬頁面緩衝器300或遮罩緩衝器310的內容中當然沒有任何變更。然而，可以看出，在裝置頁面緩衝器22中的資料元件722已經設定至邏輯1，而在裝置頁面緩衝器22中的其他資料元件匹配虛擬頁面緩衝器300中的對應資料元件。這將具有以下作用：在將 裝置頁面緩衝器22傳輸至記憶體核心20時，保留資料元件712(在裝置頁面502中)的目前值。
的確，這見於圖9，其顯示虛擬頁面緩衝器300、遮罩緩衝器310、裝置頁面緩衝器22及裝置頁面502在非揮發性記憶體裝置141已完全處理PAGE PROGRAM一般命令中的確認命令週期後的內容。可以看出在裝置頁面502中只有其值從邏輯1變更為邏輯0的資料元件是其在裝置頁面緩衝器22中的對應資料元件具有值為邏輯0的資料元件。
階段E
在傳達PAGE PROGRAM一般命令的確認命令週期後，裝置介面控制邏輯區塊30在重設線2101上核發第一重設信號。(同時，非揮發性記憶體裝置141的裝置控制邏輯區塊18可能正在處理PAGE PROGRAM一般命令的確認命令週期)。第二重設信號經由邏輯OR模組346到達遮罩緩衝器控制邏輯區塊348。作為回應，遮罩緩衝器控制邏輯區塊348清除遮罩緩衝器310，如上所提，這導致遮罩緩衝器310中的所有資料元件被設定至邏輯1。圖10顯示虛擬頁面緩衝器300及遮罩緩衝器310在清除遮罩緩衝器310之後不久的內容。注意，虛擬頁面緩衝器300、裝置頁面緩衝器22及裝置頁面502的內容維持不變。
有鑑於上文，應明白，在使用橋接裝置暫時儲存裝置頁面緩衝器的虛擬頁面緩衝器時，及在橋接裝置發揮功能以將整個虛擬頁面緩衝器傳輸至裝置頁面緩衝器而不論實際寫入目標頁面的字組數目(藉此在虛擬頁面緩衝器中使某些資料元件保持未被使用)時，本文所述系統的特定具體實施例可在特定時候，諸如在電源開啟之後，即與程式化禁止狀態相反的 邏輯狀態，避免意外改變目標頁面中的資料，這原本由於隨機取得虛擬頁面緩衝器中某些未被使用的資料元件而發生。
熟習本技術者應明白，許多變化均在本發明範疇內。例如，雖然在虛擬頁面緩衝器300中的資料元件及遮罩緩衝器310中的資料元件之間可能存有大小差異，但遮罩緩衝器310仍被組態可具有相同的輸入/輸出規格。市場上可購得的SRAM編譯器(就舉出唯一特定非限制性範例來說，諸如Artisan® SRAM編譯器，可購自英國劍橋的ARM Ltd.)可被程式化以產生兩個除了大小外完全相同的SRAM記憶體區塊。
圖3B圖解將遮罩緩衝器310及虛擬頁面緩衝器300建構為除了大小外完全相同的獨立記憶體區塊的情況，藉此虛擬頁面緩衝器300為遮罩緩衝器310的八(8)倍大。在此特定範例中，可僅按全體位元組遞增的方式寫入及讀取虛擬頁面緩衝器300及遮罩緩衝器310中的資料元件(為了本範例之故，假設僅存有單一平面)。因此，雖然由該組位址線2041編碼的位址界定虛擬頁面緩衝器300的目標位元組，但此一相同位址可編碼在遮罩緩衝器310之目標位元組內的目標位置。因此，為了存取遮罩緩衝器310，位址線被分成兩個成分，即第一位址成分370(包括除三個位址線2041以外的位址線且其指定遮罩緩衝器310的目標位元組)，及第二位址成分372(包括其餘三個位址線且其指定在目標位元組內的目標位置)。
在涉及在目標位元組內之目標位置的讀取操作期間，第一位址成分370係提供至遮罩緩衝器310。遮罩緩衝器控制邏輯區塊348亦將讀取/寫入線(未顯示)設定至「讀取模式」。作為回應，自遮罩緩衝器310擷取目標位元組，及將其饋送至由第二位址成分372控制的位元可定址暫存器 380。暫存器380的大小對應於可從遮罩緩衝器310擷取之資料的大小，在此例中為一個位元組。基於在第二位址成分372中編碼的資訊，暫存器380接著沿著遮罩資料線312輸出形式為先前描述之遮罩信號SM的目標位元。
另一方面，在涉及在目標位元組內之目標位置的寫入操作期間實行二步驟程序，首先涉及讀取操作，接著涉及寫入操作。明確地說，第一位址成分370係提供至遮罩緩衝器310，遮罩緩衝器控制邏輯區塊348則將讀取/寫入線設定至「讀取模式」。作為回應，自遮罩緩衝器310擷取目標位元組，及將其饋送至由第二位址成分372控制的上述位元可定址暫存器380。暫存器380的完整輸出(即，目標位元組)被饋送回遮罩緩衝器控制邏輯區塊348，其接著基於在第二位址成分中編碼的資訊僅修改目標位元，使目標位元組的其他位元保持原封不動。同時，第一位址成分370繼續被提供至遮罩緩衝器310。在此階段，遮罩緩衝器控制邏輯區塊348將讀取/寫入線設定至「寫入模式」及沿著一組資料線390提供所修改的目標位元組(即，含修改的目標位元)。作為回應，將所修改的目標位元組寫入遮罩緩衝器310。
然而，熟習本技術者應明白，對於以下並無特定要求：存取遮罩緩衝器310的粒度(granularity)1110可以比存取虛擬頁面緩衝器300的粒度1100更精細、相同或更粗糙。
亦應瞭解，在一些具體實施例中，橋接裝置16及/或管理記憶體模組321-324的全部或部分可基於使用運行於計算裝置上的邏輯合成工具所獲得的低階硬體描述來製造。邏輯合成工具被組態可讀取含有橋接裝置16及/或管理記憶體模組321-324之功能描述的原始碼(就舉出若干非限制 性的可能性來說，如，使用諸如HDL、VHDL或Verilog的語言)及輸出適於實施對應功能性之電路的實體實施的定義。
現在參考圖12，其顯示根據本發明之一特定非限制性具體實施例的半導體記憶體電路1200，其包含：排列成記憶體陣列1203(排列成列及行)的記憶體胞元1202、複數個各自連接至一相應列的字線1204、複數個分別用於驅動一相應字線1204的字線驅動器1206、至少一個列解碼器1208(稍後說明)、複數個各自連接至一相應行的位元線1210、基於行位址選擇一或多個位元線1210的行解碼器1212、複數個分別驅動位元線1210之一相應者的位元線寫入驅動器1214(在寫入的情況中)、複數個分別放大及偵測位元線1210之一相應者上之電壓位準的位元線感測放大器1216(在讀取的情況中)，及用於控制至少一個列解碼器1208、行解碼器1212、位元線寫入驅動器1214及位元線感測放大器1216的控制器1218。
現在參考圖13A，其根據本發明之第一特定非限制性具體實施例顯示至少一個列解碼器1208的範例。在此具體實施例中，至少一個列解碼器1208包含單一的列解碼器1302。
列解碼器1302能夠基於由控制器1218(或由中間的預先解碼器，未顯示，其將位址信號分成其成分，即列信號1304及行信號1305)核發的列信號1304，選擇字線1204之個別者。可藉由啟動連接至選定字線之字線驅動器1206的特定者，執行字線的選擇。為達到此目的，至少一列解碼器係藉由相應的字線選擇信號1315而連接至字線驅動器1206之每一者，可確立或不確立該字線選擇信號以指示對應的字線驅動器是否被啟動。對應於選定字線之啟動的字線驅動器可驅動連接至選定字線的一列胞元。
另外，列解碼器1302能夠藉由啟動連接至群組中之字線的這些字線驅動器1206，選擇一群組字線1306。啟動的字線驅動器接著驅動連接至該群組字線1306的若干列胞元。在本說明書中，在提及一「群組」字線時意思是指兩個或更多字線。亦應瞭解，一「群組」字線中的字線不需要(但是可以)與記憶體陣列1203中鄰近列的胞元相關聯。
列解碼器1302對該群組字線1306的選擇由預置控制信號1308控制，該信號由控制器1218核發。預置控制信號1308實際上優先於上述的列信號1304。如圖13A所示，一個實施此功能性的可能方式是，將列解碼電路1310的輸出之每一者(其中確立單一輸出以指示選擇字線1204之對應者)饋送至相應之邏輯「OR」閘1314的相應第一輸入1312，相應的第二輸入1316則由預置控制信號1308饋送。這在確立預置控制信號1308時，將導致選擇多個字線(即，在該群組字線1306中的字線)。或者，可將預置控制信號1308視為列信號1304的額外要素，若其存在，將導致選擇該群組字線1306，而非選擇單一字線1204。熟習本技術者將想到還有其他實施所要功能性的方式。
在操作時，且繼續參考圖13A，回應於預置控制信號1308的確立，列解碼器1302選擇該群組字線1306。一旦由列解碼器1302選定該群組字線1306，藉由驅動對應的位元線1210，可寫入在連接至該群組字線1306之列中的胞元。明確地說，控制位元線寫入驅動器1214以將對應的位元線設定至將記憶體胞元設定至所要邏輯狀態(例如邏輯“0”或邏輯“1”)所需的適當位準。由於多個列被選定，控制一給定的位元線1210導致同時寫入選定列之每一者的胞元，這具有減少預置記憶體陣列1203所需要之總 時間的作用。當然，應明白，位元線1210本身不需要全部同時一起被驅動。在各種具體實施例中，可以一次驅動一個位元線1210、成對驅動等，而特定群組字線保持被選定。
現在參考圖13B，其根據本發明之第二特定非限制性具體實施例顯示至少一個列解碼器1208的範例。此具體實施例與圖13A相同，除了兩個由控制器1218提供的預置控制信號1308A、1308B。預置控制信號1308A、1308B之每一者的確立導致選擇相應群組的字線，在此稱為第一群組字線1306A及第二群組字線1306B。雖然圖解兩個列預置控制信號1308A、1308B，但應明白，預置控制信號的數目(及對應地，字線群組的數目)可大於二。還有，雖然字線群組1306A、1306B不需要與鄰近列的記憶體陣列1203相關聯，但假設與鄰近列的記憶體陣列1203相關聯將有助於讀者的瞭解。
如圖13B所示，一個實施此功能性的可能方式是，將屬於第一群組字線1306A之列解碼電路1310的每一個輸出饋送至相應邏輯「OR」閘1314A之相應的第一輸入1312A，相應的第二輸入1316A則由預置控制信號1308A饋送。這在確立預置控制信號1308A時，將導致選擇多個字線(即，在第一群組字線1306A中的字線)。同樣地，將屬於第二群組字線1306B之列解碼電路1310的每一個輸出饋送至相應邏輯「OR」閘1314B之相應的第一輸入1312B，相應的第二輸入1316B則由預置控制信號1308B饋送。這在確立預置控制信號1308B時，將導致選擇多個字線(即，在第二群組字線1306B中的字線)。
或者，可將預置控制信號1308A及預置控制信號1308B視 為列信號1304的額外要素，若其存在，將導致分別選擇該群組字線1306A或選擇該群組字線1306B。當然，還預期確立預置控制信號1308A及預置控制信號1308B二者將導致選擇第一群組字線1306A及第二群組字線1306B中的所有字線。熟習本技術者將想到還有其他實施所要功能性的方式。
現在參考圖13C，其根據本發明之第三特定非限制性具體實施例顯示至少一個列解碼器1208的範例。在此具體實施例中，至少一個列解碼器1208包含複數個列解碼器，即第一列解碼器1302A及第二列解碼器1302B。雖然在圖中顯示兩個列解碼器1302A、1302B，但應明白，列解碼器的數目可大於二，一般表示為「N」。因此應明白，本具體實施例也適用於以下實例：記憶體陣列1203被分成N個實體上獨立的SRAM子陣列，該子陣列共用相同位元線但有其自己個別組的字線。
第一列解碼器1302A能夠基於由控制器1218(或由中間的預先解碼器(pre-decorder)，未顯示，其將位址信號分成其成分，即列信號1304A及行信號1305)核發的列信號1304A，選擇第一子組字線1380A中的個別字線1204。同樣地，第二列解碼器1302B能夠基於由控制器1218(或由中間的預先解碼器，未顯示，其將位址信號分成其成分，即列信號1304B及行信號)核發的列信號1304B，選擇第二子組字線1380B中的個別字線1204。第一子組字線及第二子組字線可為鄰近(contiguous)或其可錯開(interleave)。
另外，第一列解碼器1302A能夠藉由啟動連接至第一群組字線中之字線的這些字線驅動器1206，選擇在第一子組字線1380A內的第 一群組字線。啟動的字線驅動器接著驅動連接至第一群組字線的若干列胞元。還有，第二列解碼器1302B也能夠藉由啟動連接至第二群組字線中之字線的這些字線驅動器1206，選擇在第二子組字線1380B內的第二群組字線。啟動的字線驅動器接著驅動連接至第二群組字線的若干列胞元。
第一列解碼器1302A對第一群組字線的選擇由預置控制信號1308A控制，該信號由控制器1218核發。同樣地，第二列解碼器1302B對第二群組字線的選擇由預置控制信號1308B控制，該信號由控制器1218核發。
在操作時，控制器1218控制預置控制信號1308A、1308B的確立，因而有控制選定第一群組字線及第二群組字線之順序的作用。回應於確立預置控制信號(即，1308A、1308B)之一給定者，對應的列解碼器(即，1302A、1302B)在其自己子組(subset)的字線(即，1380A、1380B)內選擇其自己特定群組的字線。一旦選定特定群組的字線，藉由驅動對應的位元線，即可寫入連接至該群組字線之列中的胞元。明確地說，如已經說明的，控制位元線寫入驅動器以將位元線設定至將記憶體胞元設定至所要邏輯狀態(例如邏輯“0”或邏輯“1”)所需的適當位準。
現在參考圖13D，其為與圖13C之具體實施例相同的具體實施例，除了將複數列解碼器組合為單一的較大列解碼器1352，並提供單一主控預置控制信號1358。然而，繼續提供兩個列信號1304A、1304B以允許選擇在第一子組字線及第二子組字線1380A、1380B之每一者中的個別字線。因此，雖然圖13C的具體實施例需要在控制器1218中加入訊息以確立控制第一列解碼器1302A及第二列解碼器1302B的預置控制信號1308A、 1308B，但圖13D的具體實施例藉由提供處理主控預置控制信號1358的控制邏輯，將此訊息與列解碼器1352放在一起。結果，在確立主控預置控制信號1358時，列解碼器1352決定選擇哪一個群組的字線(即，在第一子組字線1380A內的第一群組字線或在第二子組字線1380B內的第二群組字線)，及以何種順序選擇。
熟習本技術者應明白，在上述具體實施例中，確立預置控制信號(如，1308、1308A、1308B)可發生於控制器1218決定是預置記憶體陣列1203的適當時間時。在半導體記憶體電路1200的電源開啟(power-up)操作期間，在個別的記憶體胞元1202的內容為未知及應被設定至預定邏輯狀態時，要求或需要此「預置操作」。替代地或此外，預置操作可例如由監視電路(未顯示)產生的軟重設啟始。熟習本技術者應明白要求或需要預置操作的其他實例。
應明白，本發明並不對字線群組數目、每群組的字線數目、或哪些字線屬於相同的群組加諸任何特定限制。事實上，預期熟習本技術者應可基於各種工程設計準則決定合適的群組大小、數目及隸屬性，該等準則諸如在峰值電流(與群組數目成反比)及後台寫入時間(與群組數目成正比)之間的取捨。
此外，在支援多個群組之字線的具體實施例中，這些群組可被同時、或輪流、或按照重疊方式等選定。
再者，在支援多個預置控制信號的具體實施例中，本發明並不對由控制器確立預置控制信號的方式或順序加諸任何特定限制。
還有，本發明允許使用單埠記憶體胞元及雙埠記憶體胞元。 在採用單埠記憶體胞元的特定範例中，給定行的位元線寫入驅動器與兩個位元線1210相關聯。為了將連接至給定行的記憶體胞元設定至所要狀態，將兩個相關聯之位元線中的一個位元線設定至LOW(低位準)狀態，及使用另一個位元線將給定行中的記憶體胞元設定至所要狀態。
參考圖14，根據本發明的特定非限制性具體實施例，可將半導體記憶體電路1200內建在系統1400中。就舉出若干非限制性的可能性來說，系統1400例如可以是ASIC(特定應用積體電路)或SoC(晶片上系統)。
現在參考圖15，其根據一特定非限制性具體實施例顯示半導體裝置1500，其包含主要記憶體單元1512及輔助記憶體單元1514。半導體裝置1500亦可包含圖中未顯示的其他組件。參考圖21A，根據本發明的特定非限制性具體實施例，可將半導體裝置1500內建在系統800中。就舉出若干非限制性的可能性來說，系統800例如可以是ASIC(特定應用積體電路)或SoC(晶片上系統)。
主要記憶體單元1512包含複數個胞元1520。輔助記憶體單元1514包含形式為列及行之陣列的複數個胞元1540。主要記憶體單元1512中的胞元1520同樣地可排列成陣列的形式。輔助記憶體單元1514中的胞元1540分別與主要記憶體單元1512中一組一或多個胞元1520相關聯。在僅為了解說目的提供所圖解的具體實施例中，主要記憶體單元1512具有四(4)列的六(6)行胞元1520，輔助記憶體單元1514具有四(4)列的二(2)行胞元1540，及輔助記憶體單元1514中的每個胞元與主要記憶體單元1512中一組三(3)個胞元相關聯。在其他範例中，輔助記憶體單元1514中一位元容量 的資訊代表主要記憶體單元1512中一個位元組容量之資訊的狀態資訊(諸如有效性、新鮮性(freshness)、遮罩性(mask-worthiness)等)。然而，應明白，對於輔助記憶體單元1514中列或行的數目或與輔助單元胞元相關聯之一組中的主要記憶體單元胞元的數目並無特定限制。
在一特定非限制性具體實施例中，輔助記憶體單元1514的胞元1540可包含金氧半導體(MOS)靜態隨機存取記憶體(SRAM)胞元。明確地說，圖16顯示單埠SRAM胞元1602，其具有：六(6)個MOS電晶體1630、1631、1632、1633、1634、1635；字線1602W及兩個位元線1602B+、1602B-。藉由控制字線1602W及位元線1602B+、1602B-，可從胞元1602讀取或寫入胞元1602。針對讀取操作及寫入操作二者，將字線1602W設定至高位準(即，「選定」或「確立」)。對於讀取操作，位元線1602B+及1602B-二者在被預充電至高位準之後而被感測。在位元線1602B+、1602B-之一者上的高值無法變更胞元1602中的值，胞元1602反而將位元線1602B+、1602B-之一者拉至低位準。根據位元線1602B+、1602B-中何者被拉至低位準而定，此低位準將被解譯為邏輯“0”或邏輯“1”。對於寫入操作，位元線1602B+、1602B-之一者被強制為低位準，另一者則被被強制為高位準。低值對連接至被強制為低位準之位元線的PMOS電晶體(1631或1633)供給過度電力，導致胞元1602被寫入。根據位元線1602B+、1602B-中何者被強制為低位準而定，這將使邏輯“0”或邏輯“1”寫入胞元1602。
主要記憶體單元的胞元1520同樣可以是SRAM胞元。應明白，在不脫離本發明特定具體實施例的範疇下，可在主要記憶體單元1512及輔助記憶體單元1514中採用具有字線及位元線結構的其他記憶體胞元類 型。此類其他記憶體胞元類型的範例包括動態隨機存取記憶體(DRAM)。
現在往回參考圖15，半導體裝置1500包含複數個字線1542，其各自連接至輔助記憶體單元1514的一相應列胞元1540。列解碼器電路系統1546係提供用於控制字線1542。明確地說，在要從特定輔助記憶體單元胞元(即，輔助記憶體單元1514之一特定胞元1540)中讀取或寫入其中時，由列解碼器電路系統1546選定連接至該特定輔助記憶體單元胞元所在列中的字線。列解碼器電路系統1546在正常操作模式及預置操作模式中均可操作。在正常操作模式中，列解碼器電路系統1546從複數個字線1542中選擇個別字線。在預置操作模式中，列解碼器電路系統1546在複數個字線1542內共同選擇一群組的二或多個字線。關於選擇多個字線的更多資訊，請見2009年8月5日申請的美國臨時專利申請案第61/213,990號，及2009年9月22日申請的美國專利申請案第12/564,492號，其等在此以引用方式併入本文中。由控制邏輯電路系統1570提供列解碼器電路系統1546所操作的特定模式以及含有要從中讀取或寫入其中之胞元之一或多個列的識別碼。
半導體裝置1500另外包含複數個位元線1544，其各自連接至輔助記憶體單元1514的一相應行胞元1540。注意，在輔助記憶體單元1514中使用圖16所示類型的單埠胞元時，輔助記憶體單元胞元之每一者係連接至一對位元線1544。位元線控制電路系統1548(如，包括驅動器及感測放大器)係提供用於控制位元線1544。位元線控制電路系統1548的操作根據實行讀取操作或寫入操作而有所不同。對於寫入操作，位元線控制電路系統1548被組態可驅動連接至輔助記憶體單元1514之選定行的位元線1544，致使寫入在該行中連接至選定字線的每個胞元，即，每個胞元被設 定至所要邏輯狀態(如，邏輯“0”或邏輯“1”)。應明白，可同時或依序選定輔助記憶體單元1514的複數行。由控制邏輯電路系統1570提供選定之一或多行的識別碼以及將寫入的資料值。在讀取操作期間，同樣由控制邏輯電路系統1570識別輔助記憶體單元1514之一或多行。
半導體裝置1500亦包含複數個字線1522，其各自連接至主要記憶體單元1512的一相應列胞元1520。列解碼器電路系統1526係提供用於控制字線1522。明確地說，在要從特定主要記憶體單元胞元(即，主要記憶體單元1512之一特定胞元1520)中讀取或寫入其中時，由列解碼器電路系統1526選定連接至該特定主要記憶體單元胞元所在列中的字線。由控制邏輯電路系統1570提供含有將從中讀取或寫入其中之胞元之列的識別碼。
半導體裝置1500另外包含複數個電路系統1524，其各自連接至主要記憶體單元1512的一相應行胞元1520。注意，在主要記憶體單元1512中使用圖16所示類型的單埠胞元時，主要記憶體單元胞元之每一者係連接至一對電路系統1524。位元線控制電路系統1528係提供用於控制電路系統1524。位元線控制電路系統1528的操作根據實行讀取操作或寫入操作而有所不同。對於寫入操作，位元線控制電路系統1528被組態可驅動連接至主要記憶體單元1512之選定行的電路系統1524，致使寫入在該行中連接至選定字線的每個胞元，即，每個胞元被設定至所要邏輯狀態(如，邏輯“0”或邏輯“1”)。應明白，可同時或依序選定主要記憶體單元1512的複數行。由控制邏輯電路系統1570提供選定之一或多行的識別碼以及將寫入的資料值。在讀取操作期間，同樣由控制邏輯電路系統1570識別主要記憶體單元 1512之一或多行。
在操作時，控制邏輯電路系統1570處理從外部實體接收的命令，外部實體諸如晶片外(off-chip)控制器(未顯示)。這些命令尤其包括預置命令、寫入命令及讀取命令。在一非限制性範例中，從外部實體接收的預置命令可指示主要記憶體單元1512中的資料應被視為「過時」、「適於遮罩(mask-worthy)」(即，需要應用遮罩)、「無效」等。其後，可以從外部實體接收寫入命令，其目的在於將資料寫入主要記憶體單元1512中始於起始位址的特定胞元或胞元群組。為了追蹤主要記憶體單元胞元(即，主要記憶體單元1512中的胞元1520)的狀態(例如，有效或無效、新鮮或過時、適於遮罩或不適於遮罩等)，一組一或多個主要記憶體單元胞元與輔助記憶體單元1514中的對應胞元相關聯。然後，輔助記憶體單元胞元可分別代表指示對應組之比如三(3)個主要記憶體單元胞元的特定狀態(如，有效或無效、新鮮或過時、適於遮罩或不適於遮罩等)的單一位元資訊。因此，應瞭解，在給定的時間點，外部實體可藉由從輔助記憶體單元1514中讀取，建立主要記憶體單元1512中不同胞元的狀態。應明白，主要記憶體單元1512在各組中由輔助記憶體單元胞元之一給定胞元所代表的胞元數目不限於三(3)個或任何其他特定值。
回應於接收到預置命令，控制邏輯電路系統1570在輔助記憶體單元1514上實行預置操作。預置操作的目的是使輔助記憶體單元1514中的每一個胞元1540取得特定邏輯狀態(如，邏輯“1”)，其指示主要記憶體單元1512中對應組的胞元具有第一特定狀態(例如，「無效」、「過時」、「適於遮罩」等)。為達到此目的，控制邏輯電路系統1570將輔助記憶體單元 1514的一群組二或多列識別至列解碼器電路系統1546，及將列解碼器電路系統1546置於上述預置操作模式中，藉此導致選擇對應於二或多個所識別列的一群組字線。如果列解碼器電路系統1546被組態可在被置於預置操作模式時自動選擇所有字線1542，則不需要將該群組的二或多列明確識別至列解碼器電路系統1546，因列解碼器電路系統1546被置於預置操作模式的動作意味著識別所有字線。
在將列解碼器電路系統1546置於預置操作模式後，控制邏輯電路系統1570控制位元線控制電路系統1548，以將輔助胞元1540之每一者最終設定至特定邏輯狀態(在此例中為邏輯“1”)。在一範例中，假設已透過列解碼器電路系統1546的動作共同選定若干字線1542，單一行的位元線1544可由控制邏輯電路系統1570控制，以將該行中連接至選定字線的所有胞元同時設定至邏輯“1”。接著可對下一行重複此程序，以此類推。在另一範例中，可控制複數行的位元線1544，以將這些行之每一行中連接至選定字線的所有胞元同時設定至邏輯“1”。
如果共同選定之字線的數目小於所有的字線1542，則對新的一組字線重複上述位元線控制程序。最後，輔助記憶體單元1514中的所有胞元1540將已取得特定邏輯狀態(在此例中為邏輯“1”)，其指示主要記憶體單元1512中的胞元1520具有第一特定狀態(如，「無效」、「過時」、「適於遮罩」等)，且預置操作可說已經完成。
在此階段，將輸入資料寫入主要記憶體單元1512可繼續進行。為達到此目的，控制邏輯電路系統1570處理寫入命令，其可識別主要記憶體單元1512中的起始位址及含有要寫入之始於起始位址的資料。起始 位址由位在主要記憶體單元1512中特定列及特定行之特定胞元所代表，且因而與特定字線及特定對位元線相關聯。控制邏輯電路系統1570識別特定列至列解碼器電路系統1526。控制邏輯電路系統1570接著控制位元線控制電路系統1528，致使特定對位元線將特定主要記憶體單元胞元設定至對應於寫入起始位址之輸入資料值的邏輯狀態。對於其後要被寫入的其他胞元1520執行電路系統1524及字線1522的其他控制。這將導致以具有第二特定狀態(如，「有效」、「新鮮」、「不適於遮罩」等)的資料寫入特定數目的主要記憶體單元胞元。
為了記錄這些主要記憶體單元胞元的狀態變更，控制邏輯電路系統1570確保可將對應於要寫入之主要記憶體單元胞元之輔助記憶體單元胞元的內容切換至指示資料具有第二特定狀態(而非先前取得的第一特定狀態)的邏輯狀態(如，邏輯“0”)。為達到此目的，控制邏輯電路系統1570決定其對應組的主要記憶體單元胞元包括上述起始位址之特定胞元之輔助記憶體單元胞元的特定列及特定行。控制邏輯電路系統1570識別特定列至列解碼器電路系統1546並將列解碼器電路系統1546置於正常操作模式，導致選擇輔助記憶體單元1514中的特定字線1542。控制邏輯電路系統1570接著控制位元線控制電路系統1548，致使對應於特定行的特定對位元線將其對應組的主要記憶體單元胞元包括起始位址之特定胞元的輔助記憶體單元胞元設定至邏輯“0”。此對應組的主要記憶體單元胞元的狀態變更因而被記錄下來，並對主要記憶體單元中對應組的胞元亦被寫入的其他輔助記憶體單元胞元重複此程序。
應明白，控制邏輯電路系統1570可以任何所要方式組合輔 助記憶體單元1514中的胞元1540與主要記憶體單元1512中的胞元1520。例如，可實行遮罩操作以個別地在邏輯上組合(如，利用AND運算、OR運算、XOR運算等)輔助記憶體單元1514中每一胞元1540的邏輯值與主要記憶體單元1512中相關聯組之胞元中每一胞元1520的邏輯值，因而產生新的一組邏輯值。以此方式，輔助記憶體單元1514中的胞元1540可用作主要記憶體單元1512中若干組胞元1520的遮罩。此遮罩操作在傳輸資訊至非揮發性記憶體裝置中的虛擬頁面緩衝器時很有用，以防止意外寫入非揮發性記憶體裝置中的記憶體元件。
後續寫入操作將同樣影響其他組主要記憶體單元胞元及其在輔助記憶體單元1514中的對應胞元1540。在主要記憶體單元1512中之給定胞元被認為「有效」、「新鮮」或「不適於遮罩」(憑藉輔助記憶體單元1514中對應胞元的邏輯值)的情況中，即使該給定胞元以其他資料重新寫入，其仍可繼續被認為「有效」、「新鮮」或「不適於遮罩」，直到下一個預置操作發生為止。或者，只要該給定胞元一被重新寫入，狀態即可變更回到第一特定狀態(例如，「無效」、「過時」、「適於遮罩」等)。
應明白，可將主要記憶體單元1512及輔助記憶體單元1514實施為受控制邏輯電路系統1570控制的獨立實體。因此，例如，可寫入不同的編譯常式以自訂界定主要記憶體單元1512及輔助記憶體單元1514。此舉允許單獨挑選主要記憶體單元1512及輔助記憶體單元1514的維度，而不管諸如各組中對應於輔助單元胞元之主要記憶體單元胞元數目的參數為何。
在另一具體實施例中，可以界定包括主要記憶體單元及輔助 記憶體單元作為緊密互連之組件的單一記憶體結構，因而可節省半導體晶片的面積。為達到此目的，參考圖17，其顯示半導體裝置1700具有上述主要記憶體單元1512及輔助記憶體單元1704，每個記憶體單元具有相同的列數目及相異的行數目。參考圖21B，根據本發明的特定非限制性具體實施例，可將半導體裝置1700內建在系統810中。就舉出若干非限制性的可能性來說，系統810例如可以是ASIC(特定應用積體電路)或SoC(晶片上系統)。
在僅為了解說目的提供所圖解的具體實施例中，主要記憶體單元1512具有四(4)列的六(6)行胞元，輔助記憶體單元1704具有四(4)列的二(2)行胞元，及輔助記憶體單元1704中的每個胞元與主要記憶體單元1512中一組三(3)個胞元相關聯。在其他範例中，輔助記憶體單元1704中一位元容量的資訊代表主要記憶體單元1512中一個位元組容量之資訊的狀態資訊(諸如有效性、新鮮性、遮罩性等)。然而，應明白，對於列或行的數目或與輔助單元胞元相關聯之一組中的主要記憶體單元胞元的數目並無特定限制。
由於列數目相同的事實，提供複數個共用字線1712，字線1712係在主要記憶體單元1512及輔助記憶體單元1704之間共用。也就是說，如果一給定字線1712連接至含有特定輔助記憶體單元胞元之給定列的輔助記憶體單元胞元，則其亦連接至包括對應於該特定輔助記憶體單元胞元之一組主要記憶體單元胞元的一列主要記憶體單元胞元。
在圖17的具體實施例中，列解碼器電路系統1746係提供用於控制僅一組字線，即在主要記憶體單元1512及輔助記憶體單元1704之 間共用的字線1712。明確地說，當要從主要記憶體單元1512或輔助記憶體單元1704的特定胞元中讀取或寫入其中時，由列解碼器電路系統1746選定連接至特定胞元所在之列的字線。列解碼器電路系統1746在正常操作模式及預置操作模式中均可操作。在正常操作模式中，列解碼器電路系統1746從複數個字線1712中選擇個別字線。在預置操作模式中，列解碼器電路系統1746在複數個字線1712內共同選擇一群組的二或多個字線。由控制邏輯電路系統1770控制列解碼器電路系統1746所操作的特定模式以及含有要從中讀取或寫入其中之胞元之一或多個列的識別碼。
半導體裝置1700亦包含複數個各自連接至主要記憶體單元1512之一相應行胞元的主要位元線1724及複數個各自連接至輔助記憶體單元1704之一相應行胞元的輔助位元線1744。注意，在主要記憶體單元1512(或輔助記憶體單元1704)中使用圖16所示類型的單埠胞元時，主要記憶體單元胞元(或輔助記憶體單元胞元)之每一者連接至一對主要位元線1724(或輔助位元線1744)。位元線控制電路系統1728係提供用於控制主要位元線1724及輔助位元線1744。位元線控制電路系統1728的操作根據實行讀取操作或寫入操作而有所不同。對於寫入操作，位元線控制電路系統1728被組態可驅動連接至主要記憶體單元1512(或輔助記憶體單元1704)之選定行的主要位元線1724(或輔助位元線1744)，致使可寫入該行中連接至選定字線的每個胞元，即，每個胞元被設定至所要的邏輯狀態(如，邏輯“0”或邏輯“1”)。應明白，可同時或依序選定主要記憶體單元1512及輔助記憶體單元1704之一或二者的複數行。由控制邏輯電路系統1770提供選定之一或多行的識別碼以及將寫入的資料值。在讀取操作期間，同樣由控制邏 輯電路系統1770識別輔助記憶體單元1704之一或多行。
在操作時，控制邏輯電路系統1770處理從外部實體接收的命令，外部實體諸如晶片外控制器(未顯示)。這些命令尤其包括預置命令、寫入命令及讀取命令。在一非限制性範例中，從外部實體接收的預置命令可指示主要記憶體單元1512中的資料應被視為「過時」、「適於遮罩」(即，需要應用遮罩)、「無效」等。其後，可以從外部實體接收寫入命令，其目的在於將資料寫入主要記憶體單元1512中始於起始位址的特定胞元或胞元群組。為了追蹤主要記憶體單元胞元(即，主要記憶體單元1512中的胞元)的狀態(例如，有效或無效、新鮮或過時、適於遮罩或不適於遮罩等)，一組一或多個主要記憶體單元胞元與輔助記憶體單元1704中的對應胞元相關聯。輔助記憶體單元胞元可分別代表指示對應組之比如三(3)個主要記憶體單元胞元的特定狀態(如，有效或無效、新鮮或過時、適於遮罩或不適於遮罩等)的單一位元資訊。因此，應瞭解，在給定的時間點，外部實體可藉由從輔助記憶體單元1704中讀取，建立主要記憶體單元1512中不同胞元的狀態。應明白，主要記憶體單元1512中由輔助記憶體單元1704中每一胞元所代表的胞元數目不限於三(3)個或任何其他特定值。
回應於接收到預置命令，控制邏輯電路系統1770在輔助記憶體單元1704上實行預置操作。預置操作的目的是使輔助記憶體單元1704中的每一個胞元取得特定邏輯狀態(如，邏輯“1”)，其指示主要記憶體單元1512中對應組的胞元具有第一特定狀態(例如，「無效」、「過時」、「適於遮罩」等)。為達到此目的，控制邏輯電路系統1770將輔助記憶體單元1704的一群組二或多列識別至列解碼器電路系統1746，及將列解碼器電路系統 1746置於上述預置操作模式中，藉此導致選擇對應於二或多個所識別列的一群組字線。如果列解碼器電路系統1746被組態可在被置於預置操作模式時自動選擇所有字線1712，則不需要明確將該群組的二或多列識別至列解碼器電路系統1746，因列解碼器電路系統1546被置於預置操作模式的動作意味著識別所有字線。
在將列解碼器電路系統1746置於預置操作模式後，控制邏輯電路系統1770控制位元線控制電路系統1728，以將輔助胞元之每一者最終設定至特定邏輯狀態(在此例中為邏輯“1”)。在一範例中，假設已透過列解碼器電路系統1746的動作共同選定若干字線1712，單一行的輔助位元線1744可由控制邏輯電路系統1770控制，以將該行中連接至選定字線的所有胞元同時設定至邏輯“1”。接著可對下一行重複此程序，以此類推。在另一範例中，可控制複數行的輔助位元線1744，以將這些行之每一行中連接至選定字線的所有胞元同時設定至邏輯“1”。
如果共同選定之字線的數目小於所有的字線1712，則對新的一組字線重複上述位元線控制程序。最後，輔助記憶體單元1704中的所有胞元將已取得特定邏輯狀態(在此例中為邏輯“1”)，其指示主要記憶體單元1512中的胞元具有第一特定狀態(如，「無效」、「過時」、「適於遮罩」等)，且預置操作可說已經完成。
在此階段，將輸入資料寫入主要記憶體單元1512可繼續進行。為達到此目的，控制邏輯電路系統1770處理寫入命令，其可識別主要記憶體單元1512中的起始位址及含有要寫入之始於起始位址的資料。起始位址由位在主要記憶體單元1512中特定列及特定行之特定主要記憶體單元 胞元所代表，且因而與特定字線及特定對主要位元線相關聯。控制邏輯電路系統1770識別特定列至列解碼器電路系統1746。控制邏輯電路系統1770將列解碼器電路系統1746置於正常操作模式，藉此導致選擇上述特定字線。控制邏輯電路系統1770接著控制位元線控制電路系統1728，致使特定對主要位元線1724將特定胞元設定至對應於寫入起始位址之輸入資料值的邏輯狀態。此外，控制邏輯電路系統1770確保對應於寫入之特定主要記憶體單元胞元之輔助記憶體單元胞元的內容被切換至不同的邏輯狀態(如，邏輯“0”)，其指示資料具有第二特定狀態(如，「有效」、「新鮮」、「不適於遮罩」等)。這藉由決定對應於特定主要記憶體單元胞元之特定行的該對輔助位元線來完成，同時相同的字線保持被選定。控制邏輯電路系統1770接著控制位元線控制電路系統1728，以將其對應組的主要記憶體單元胞元包括特定主要記憶體單元胞元的輔助記憶體單元胞元設定至邏輯“0”。應明白，由於相同字線保持被選定，位元線控制電路系統1728可以(雖然不一定要)同時(或大體上同時)控制一對主要位元線1724及一對相關聯的輔助位元線1744，藉此同時寫入主要記憶體單元1512及輔助記憶體單元1704。
對於主要記憶體單元1512中其後被寫入的其他胞元及對於其在輔助記憶體單元1704中的對應胞元重複上述程序。
應明白，控制邏輯電路系統1770可以任何所要方式組合輔助記憶體單元1704中的胞元與主要記憶體單元1512中的胞元1520。例如，可實行遮罩操作以個別地在邏輯上組合(如，利用AND運算、OR運算、XOR運算等)輔助記憶體單元1704中每一胞元的邏輯值與主要記憶體單元1512中相關聯組之胞元中每一胞元1520的邏輯值，因而產生新的一組邏輯值。 以此方式，輔助記憶體單元1704中的胞元可用作主要記憶體單元1512中若干組胞元1520的遮罩。此遮罩操作在傳輸資訊至非揮發性記憶體裝置中的虛擬頁面緩衝器時很有用，以防止意外寫入非揮發性記憶體裝置中的記憶體元件。
根據另一特定非限制性具體實施例，輔助記憶體單元的字線比主要記憶體單元的少。尤其，參考圖18，其中顯示具有上述主要記憶體單元1512及輔助記憶體單元1804的半導體裝置1800。參考圖21C，根據本發明的特定非限制性具體實施例，可將半導體裝置1800內建在系統820中。就舉出若干非限制性的可能性來說，系統820例如可以是ASIC(特定應用積體電路)或SoC(晶片上系統)。
主要記憶體單元1512具有四(4)列之六(6)行胞元，輔助記憶體單元1804具有兩(2)列之四(4)行胞元，及在輔助記憶體單元1804中的每個胞元與主要記憶體單元1512中的一組三(3)個胞元相關聯。在其他範例中，輔助記憶體單元1804中一位元容量的資訊代表主要記憶體單元1512中一個位元組容量之資訊的狀態資訊(諸如有效性、新鮮性、遮罩性等)。一般而言，在此具體實施例中，主要記憶體單元1512具有N1列之M1行胞元，輔助記憶體單元1804具有N2列之M2行胞元，且輔助記憶體單元1804中的每個胞元與主要記憶體單元1512中的一組Z個胞元相關聯，其中Z大於或等於1。此特定非限制性具體實施例的特徵是N2小於N1，即，輔助記憶體單元1804具有少於主要記憶體單元1512的列，而輔助記憶體單元1804中之M2的數目大於M1/Z。除此之外，對於M1、N1、M2、N2或Z的值並無特定限制。
半導體裝置1800另外包含上述複數個字線1522，其各自連接至主要記憶體單元1512的一相應列胞元。列解碼器電路系統1526係提供用於控制字線1522。明確地說，在從特定主要記憶體單元胞元中讀取或寫入其中時，由列解碼器電路系統1526選定連接至該特定主要記憶體單元胞元所在之列的字線。由控制邏輯電路系統1870提供含有將從中讀取或寫入其中之胞元之列的識別碼。
半導體裝置1800亦包含上述複數個電路系統1524，其各自連接至主要記憶體單元1512的一相應行胞元。注意，在主要記憶體單元1512中使用圖16所示類型的單埠胞元時，主要記憶體單元胞元之每一者係連接至一對電路系統1524。位元線控制電路系統1528係提供用於控制電路系統1524。位元線控制電路系統1528的操作根據實行讀取操作或寫入操作而有所不同。對於寫入操作，位元線控制電路系統1528被組態可驅動連接至主要記憶體單元1512之選定行的電路系統1524，致使寫入在該行中連接至選定字線的每個胞元，即，每個胞元被設定至所要邏輯狀態(如，邏輯“0”或邏輯“1”)。應明白，可同時或依序選定主要記憶體單元1512的複數行。由控制邏輯電路系統1870提供選定之一或多行的識別碼以及將寫入的資料值。在讀取操作期間，同樣由控制邏輯電路系統1870識別主要記憶體單元1512之一或多行。
半導體裝置1800另外包含複數個字線1842，其各自連接至輔助記憶體單元1804的一相應列胞元。列解碼器電路系統1846係提供用於控制字線1842。明確地說，在從特定輔助記憶體單元胞元中讀取或寫入其中時，由列解碼器電路系統1846選定連接至該特定輔助記憶體單元胞元 所在之列的字線。列解碼器電路系統1846可操作以從複數個字線1842中選擇個別字線。
半導體裝置1800另外包含複數個位元線1844，其各自連接至輔助記憶體單元1804的一相應行胞元。注意，在輔助記憶體單元1804中使用圖16所示類型的單埠胞元時，兩個位元線1844連接至每個行。位元線控制電路系統1848係提供用於控制位元線1844。位元線控制電路系統1848的操作根據實行讀取操作或寫入操作而有所不同。對於寫入操作，位元線控制電路系統1848被組態可驅動連接至輔助記憶體單元1804之選定行的位元線1844，致使寫入在該行中連接至選定字線的每個胞元，即，每個胞元被設定至所要邏輯狀態(如，邏輯“0”或邏輯“1”)。應明白，可同時或依序選定輔助記憶體單元1804的複數行。由控制邏輯電路系統1870提供選定之一或多行的識別碼以及將寫入的資料值。在讀取操作期間，同樣由控制邏輯電路系統1870識別輔助記憶體單元1804之一或多行。
在操作時，控制邏輯電路系統1870處理從外部實體接收的命令，外部實體諸如晶片外控制器(未顯示)。這些命令尤其包括預置命令、寫入命令及讀取命令。在一非限制性範例中，從外部實體接收的預置命令可指示主要記憶體單元1512中的資料應被視為「過時」、「適於遮罩」(即，需要應用遮罩)、「無效」等。其後，可以從外部實體接收寫入命令，其目的在於將資料寫入主要記憶體單元1512中始於起始位址的特定胞元或胞元群組。為了追蹤主要記憶體單元胞元的狀態(例如，有效或無效、新鮮或過時、適於遮罩或不適於遮罩等)，一組一或多個主要記憶體單元胞元與輔助記憶體單元1804中的對應胞元相關聯。然後，輔助記憶體單元胞元可分別代表 指示對應組之比如三(3)個主要記憶體單元胞元的特定狀態(如，有效或無效、新鮮或過時、適於遮罩或不適於遮罩等)的單一位元資訊。因此，應瞭解，在給定的時間點，外部實體可藉由從輔助記憶體單元1804中讀取，建立主要記憶體單元1512中不同胞元的狀態。應明白，主要記憶體單元1512在各組中由輔助記憶體單元胞元之一給定胞元所代表的胞元數目不限於三(3)個或任何其他特定值。
回應於接收到預置命令，控制邏輯電路系統1870在輔助記憶體單元1804上實行預置操作。預置操作的目的是使輔助記憶體單元1804中的每一個胞元取得特定邏輯狀態(如，邏輯“1”)，其指示主要記憶體單元1512中對應組的胞元具有第一特定狀態(例如，「無效」、「過時」、「適於遮罩」等)。為達到此目的，控制邏輯電路系統1870識別第一列輔助記憶體單元1804至列解碼器電路系統1846，藉此導致選擇對應於所識別列的一特定字線1842。控制邏輯電路系統1870接著控制位元線控制電路系統1848，以將連接至特定字線的每個輔助記憶體單元胞元設定至特定邏輯狀態(在此例中為邏輯“1”)。在一範例中，可由控制邏輯電路系統1870以逐行的方式、或一次若干行、或全部同時地控制位元線1844。接著針對輔助記憶體單元1804的所有列重複此程序，直到輔助記憶體單元1804中的所有胞元已取得特定邏輯狀態(在此例中為邏輯“1”)，其指示主要記憶體單元1512中的胞元具有第一特定狀態(如，「無效」、「過時」、「適於遮罩」等)。此時，預置操作可說已經完成。注意，由於N2<N1及M2>M1/Z，輔助記憶體單元1804在預置操作期間所要通過的列較少，因而可以使預置操作加速。
在此階段，將輸入資料寫入主要記憶體單元1512可繼續進 行。為達到此目的，控制邏輯電路系統1870處理寫入命令，其可識別主要記憶體單元1512中的起始位址及含有要寫入之始於起始位址的資料。起始位址由位在主要記憶體單元1512中特定列及特定行之特定胞元所代表，且因而與特定字線及特定對位元線相關聯。控制邏輯電路系統1870識別特定列至列解碼器電路系統1526。控制邏輯電路系統1870接著控制位元線控制電路系統1528，致使特定對位元線將特定主要記憶體單元胞元設定至對應於寫入起始位址之輸入資料值的邏輯狀態。對於其後要被寫入的其他主要記憶體單元胞元執行電路系統1524及字線1522的其他控制。
為了記錄這些主要記憶體單元胞元的狀態變更，控制邏輯電路系統1870確保可將對應於要寫入之主要記憶體單元胞元之輔助記憶體單元胞元的內容切換至指示資料具有第二特定狀態(而非先前取得的第一特定狀態)的邏輯狀態(如，邏輯“0”)。為達到此目的，控制邏輯電路系統1870決定其對應組的主要記憶體單元胞元包括上述起始位址之特定胞元之輔助記憶體單元胞元的特定列及特定行。控制邏輯電路系統1870識別特定列至列解碼器電路系統1846，導致選擇輔助記憶體單元1804中的特定字線1842。控制邏輯電路系統1870接著控制位元線控制電路系統1848，致使對應於特定行的特定對位元線將其對應組的主要記憶體單元胞元包括起始位址之特定胞元的輔助記憶體單元胞元設定至邏輯“0”。此對應組的主要記憶體單元胞元的狀態變更因而被記錄下來，並對主要記憶體單元中對應組的胞元亦被寫入的其他輔助記憶體單元胞元重複此程序。
應明白，控制邏輯電路系統1870可以任何所要方式組合輔助記憶體單元1804中的胞元與主要記憶體單元1512中的胞元1520。例如， 可實行遮罩操作以個別地在邏輯上組合(如，利用AND運算、OR運算、XOR運算等)輔助記憶體單元1804中每一胞元的邏輯值與主要記憶體單元1512中相關聯組之胞元中每一胞元1520的邏輯值，因而產生新的一組邏輯值。以此方式，輔助記憶體單元1804中的胞元可用作主要記憶體單元1512中若干組胞元1520的遮罩。此遮罩操作在傳輸資訊至非揮發性記憶體裝置中的虛擬頁面緩衝器時很有用，以防止意外寫入非揮發性記憶體裝置中的記憶體元件。
根據另一特定非限制性具體實施例，輔助記憶體單元包括可獨立控制的複數子單元。尤其，參考圖19，其中顯示具有上述主要記憶體單元1512及輔助記憶體單元1904的半導體裝置1900。參考圖21D，根據本發明的特定非限制性具體實施例，可將半導體裝置1900內建在系統830中。就舉出若干非限制性的可能性來說，系統830例如可以是ASIC(特定應用積體電路)或SoC(晶片上系統)。
主要記憶體單元1512具有四(4)列之六(6)行胞元，而輔助記憶體單元1904包括兩個子單元1906A、1906B，每個子單元有兩(2)列之兩(2)行胞元。然而，應瞭解，子單元數目可以更多，且這些子單元不需要全部均有相同尺寸。還有，為了解說目的，每一個子單元1906A、1906B中的每個胞元與主要記憶體單元1512中的一組三(3)個胞元相關聯。在其他範例中，輔助記憶體單元1904中一位元容量的資訊代表主要記憶體單元1512中一個位元組容量之資訊的狀態資訊(諸如有效性、新鮮性、遮罩性等)。然而，應明白，對於列或行的數目或與子單元1906A、1906B之個別胞元相關聯之一組中的主要記憶體單元胞元的數目並無特定限制。
半導體裝置1900另外包含上述複數個字線1522，其各自連接至主要記憶體單元1512的一相應列胞元。列解碼器電路系統1526係提供用於控制字線1522。明確地說，在從特定主要記憶體單元胞元中讀取或寫入其中時，由列解碼器電路系統1526選定連接至該特定主要記憶體單元胞元所在之列的字線。由控制邏輯電路系統1970提供含有將從中讀取或寫入其中之胞元之列的識別碼。
半導體裝置1900亦包含上述複數個電路系統1524，其各自連接至主要記憶體單元1512的一相應行胞元。注意，在主要記憶體單元1512中使用圖16所示類型的單埠胞元時，兩個電路系統1524連接至每個行。位元線控制電路系統1528係提供用於控制電路系統1524。位元線控制電路系統1528的操作根據實行讀取操作或寫入操作而有所不同。對於寫入操作，位元線控制電路系統1528被組態可驅動連接至主要記憶體單元1512之選定行的電路系統1524，致使寫入在該行中連接至選定字線的每個胞元，即，每個胞元被設定至所要邏輯狀態(如，邏輯“0”或邏輯“1”)。應明白，可同時或依序選定主要記憶體單元1512的複數行。由控制邏輯電路系統1970提供選定之一或多行的識別碼以及將寫入的資料值。在讀取操作期間，同樣由控制邏輯電路系統1970識別主要記憶體單元1512之一或多行。
半導體裝置1900另外包含複數個字線1942A，其各自連接至子單元1906A的一相應列胞元。列解碼器電路系統1946A係提供用於控制字線1942A。明確地說，在從子單元1906A的特定輔助記憶體單元胞元中讀取或寫入其中時，由列解碼器電路系統1946A選定連接至該特定輔助記憶體單元胞元所在之列的字線。列解碼器電路系統1946A可操作以從複 數個字線1942A中選擇個別字線。
類似地，半導體裝置1900另外包含複數個字線1942B，其各自連接至子單元1906B的一相應列胞元。列解碼器電路系統1946B係提供用於控制字線1942B。明確地說，在從子單元1906B的特定輔助記憶體單元胞元中讀取或寫入其中時，由列解碼器電路系統1946B選定連接至該特定輔助記憶體單元胞元所在之列的字線。列解碼器電路系統1946B可操作以從複數個字線1942B中選擇個別字線。
半導體裝置1900另外包含複數個位元線1944，其各自連接至子單元1906A的一相應行胞元。根據此非限制性具體實施例，位元線1944之每一者亦連接至子單元1906A的一相應行胞元。注意，在輔助記憶體單元1904中使用圖16所示類型的單埠胞元時，位元線1944中的兩個連接至兩行胞元中的每一行，一行在子單元1906A中及其對等行在子單元1906B中。因此，位元線1944可以說跨越複數子單元。位元線控制電路系統1948係提供用於控制位元線1944。位元線控制電路系統1948的操作根據實行讀取操作或寫入操作而有所不同。對於寫入操作，位元線控制電路系統1948被組態可驅動連接至子單元1906A之選定行(及子單元1906B中的對等行)的位元線1944，致使寫入在該等行中連接至選定字線的每個胞元，即，每個胞元被設定至所要邏輯狀態(如，邏輯“0”或邏輯“1”)。應明白，可同時或依序選定子單元1906A的複數行，同時亦共同選定其在子單元1906B中的對等行。子單元1906A中選定之一或多行(及其在子單元1906B中的對等一或多行)的識別碼，以及要寫入的資料值，係由控制邏輯電路系統1970提供。子單元1906A的一或多行(及其在子單元1906B中的對等一或多行)在讀取 操作期間同樣由控制邏輯電路系統1970加以識別。
在操作時，控制邏輯電路系統1970處理從外部實體接收的命令，外部實體諸如晶片外控制器(未顯示)。這些命令尤其包括預置命令、寫入命令及讀取命令。在一非限制性範例中，從外部實體接收的預置命令可指示主要記憶體單元1512中的資料應被視為「過時」、「適於遮罩」(即，需要應用遮罩)、「無效」等。其後，可以從外部實體接收寫入命令，其目的在於將資料寫入主要記憶體單元1512中始於起始位址的特定胞元或胞元群組。為了追蹤主要記憶體單元胞元的狀態(例如，有效或無效、新鮮或過時、適於遮罩或不適於遮罩等)，一組一或多個主要記憶體單元胞元與輔助記憶體單元1904中子單元1906A、1906B之一的對應胞元相關聯。然後，輔助記憶體單元胞元可分別代表指示對應組之比如三(3)個主要記憶體單元胞元的特定狀態(如，有效或無效、新鮮或過時、適於遮罩或不適於遮罩等)的單一位元資訊。因此，應瞭解，在給定的時間點，外部實體可藉由從輔助記憶體單元1904中讀取，建立主要記憶體單元1512中不同胞元的狀態。應明白，主要記憶體單元1512在各組中由輔助記憶體單元胞元之一給定胞元所代表的胞元數目不限於三(3)個或任何其他特定值。
回應於接收到預置命令，控制邏輯電路系統1970在輔助記憶體單元1904上實行預置操作。預置操作的目的是使子單元1906A、1906B中的每一個胞元取得特定邏輯狀態(如，邏輯“1”)，其指示主要記憶體單元1512中對應組的胞元具有第一特定狀態(例如，「無效」、「過時」、「適於遮罩」等)。為達到此目的，控制邏輯電路系統1970識別子單元1906A之第一列至列解碼器電路系統1946A，及識別子單元1906B之第一列至列解碼 器電路系統1946B，藉此導致選擇一對字線，即各從字線1942A及字線1942B中選出的字線。控制邏輯電路系統1970接著控制位元線控制電路系統1948，以將連接至特定對字線的每個輔助記憶體單元胞元同時設定至特定邏輯狀態(在此例中為邏輯“1”)在一範例中，可由控制邏輯電路系統1970以逐行的方式、或一次若干行、或全部同時地控制位元線1944。針對子單元1906A、1906B中另一對的列重複此程序，以此類推，直到輔助記憶體單元1904中所有胞元取得特定邏輯狀態(在此例中為邏輯“1”)，其指示主要記憶體單元1512中的胞元具有第一特定狀態(如，「無效」、「過時」、「適於遮罩」等)。此時，預置操作可說已經完成。
在此階段，將輸入資料寫入主要記憶體單元1512可繼續進行。為達到此目的，控制邏輯電路系統1970處理寫入命令，其可識別主要記憶體單元1512中的起始位址及含有要寫入之始於起始位址的資料。起始位址由位在主要記憶體單元1512中特定列及特定行之特定胞元所代表，且因而與特定字線及特定對位元線相關聯。控制邏輯電路系統1970識別特定列至列解碼器電路系統1526。控制邏輯電路系統1970接著控制位元線控制電路系統1528，致使特定對位元線將特定主要記憶體單元胞元設定至對應於寫入起始位址之輸入資料值的邏輯狀態。對於其後要被寫入的其他主要記憶體單元胞元執行電路系統1524及字線1522的其他控制。
為了記錄這些主要記憶體單元胞元的狀態變更，控制邏輯電路系統1970確保可將對應於要寫入之主要記憶體單元胞元之輔助記憶體單元胞元的內容切換至指示資料具有第二特定狀態(而非先前取得的第一特定狀態)的邏輯狀態(如，邏輯“0”)。為達到此目的，控制邏輯電路系統1970 決定其對應組的主要記憶體單元胞元包括上述起始位址之特定胞元之輔助記憶體單元胞元的特定子單元、特定列及特定行。如果特定子單元是子單元1906A，則控制邏輯電路系統1970識別特定列至列解碼器電路系統1946A，導致選擇子單元1906A中的特定字線1942A。類似地，如果特定子單元是子單元1906B，則控制邏輯電路系統1970識別特定列至列解碼器電路系統1946B，導致選擇子單元1906B中的特定字線1942B。控制邏輯電路系統1970接著控制位元線控制電路系統1948，致使對應於特定行的特定對位元線將其對應組的主要記憶體單元胞元包括起始位址之特定胞元的輔助記憶體單元胞元設定至邏輯“0”。此對應組的主要記憶體單元胞元的狀態變更因而被記錄下來，並對主要記憶體單元中對應組的胞元亦被以有效資料寫入的其他輔助記憶體單元胞元重複此程序。
應明白，控制邏輯電路系統1970可以任何所要方式組合輔助記憶體單元1904中的胞元與主要記憶體單元1512中的胞元1520。例如，可實行遮罩操作以個別地在邏輯上組合(如，利用AND運算、OR運算、XOR運算等)輔助記憶體單元1904中每一胞元的邏輯值與主要記憶體單元1512中相關聯組之胞元中每一胞元1520的邏輯值，因而產生新的一組邏輯值。以此方式，輔助記憶體單元1904中的胞元可用作主要記憶體單元1512中若干組胞元1520的遮罩。此遮罩操作在傳輸資訊至非揮發性記憶體裝置中的虛擬頁面緩衝器時很有用，以防止意外寫入非揮發性記憶體裝置中的記憶體元件。
根據另一特定非限制性具體實施例，輔助記憶體單元利用雙埠SRAM胞元，而主要記憶體單元則利用單埠SRAM胞元。參考圖11，其 中顯示雙埠SRAM胞元，其與圖16的單埠SRAM胞元具有一些相似性，只是包括替代圖16之電晶體1630的兩個電晶體及替代圖16之電晶體1635的另外兩個電晶體。還有，雙埠SRAM胞元包括兩個字線，即A-字線WL1及B-字線WL2。此外，雙埠SRAM胞元包括兩對位元線，即A-對位元線BL1-、BL1+及B-對位元線BL2-、BL2+。
藉由控制A-字線WL1及A-對位元線BL1-、BL1+，或藉由控制B-字線WL2及B-對位元線BL2-、BL2+，可從雙埠SRAM胞元中讀取或寫入其中。針對讀取操作及寫入操作二者，將A-字線WL1設定至高位準(即，「選定」或「確立」)。對於讀取操作，A-對位元線BL1+、BL1-二者在被預充電至高位準之後而被感測。A-對位元線BL1+、BL1-之一者上的高值不會變更胞元中的值，胞元反而會將A-對位元線BL1+、BL1-之一者拉至低位準。根據A-對位元線BL1+、BL1-中何者被拉至低位準而定，此低位準將被解譯為邏輯“0”或邏輯“1”。對於寫入操作，A-對位元線BL1+、BL1-之一者被強制為低位準，另一者則被被強制為高位準。低值對連接至被強制為低位準之位元線的PMOS電晶體供給過度電力，導致胞元被寫入。根據A-對位元線BL1+、BL1-中何者被強制為低位準而定，這將在胞元中寫入邏輯“0”或邏輯“1”。
同樣地，針對讀取操作及寫入操作二者，將B-字線WL2設定至高位準(即，「選定」或「確立」)。對於讀取操作，B-對位元線BL2+、BL2-二者在被預充電至高位準之後而被感測。B-對位元線BL2+、BL2-之一者上的高值不會變更胞元中的值，胞元反而會將B-對位元線BL2+、BL2-之一者拉至低位準。根據B-對位元線BL2+、BL2-中何者被拉至低位準而 定，此低位準將被解譯為邏輯“0”或邏輯“1”。對於寫入操作，B-對位元線BL2+、BL2-之一者被強制為低位準，另一者則被被強制為高位準。低值對連接至被強制為低位準之位元線的PMOS電晶體供給過度電力，導致胞元被寫入。根據B-對位元線BL2+、BL2-中何者被強制為低位準而定，這將在胞元中寫入邏輯“0”或邏輯“1”。
現在參考圖20，其中顯示具有上述主要記憶體單元1512及使用雙埠SRAM胞元之輔助記憶體單元2004的半導體裝置2000。參考圖21E，根據本發明的特定非限制性具體實施例，可將半導體裝置2000內建在系統840中。就舉出若干非限制性的可能性來說，系統840例如可以是ASIC(特定應用積體電路)或SoC(晶片上系統)。
主要記憶體單元1512具有四(4)列之六(6)行胞元，輔助記憶體單元2004包括四(4)列之二(2)行胞元，及在輔助記憶體單元2004中的每個胞元與主要記憶體單元1512中的一組三(3)個胞元相關聯。在其他範例中，輔助記憶體單元2004中一位元容量的資訊代表主要記憶體單元1512中一個位元組容量之資訊的狀態資訊(諸如有效性、新鮮性、遮罩性等)。然而，應明白，對於列或行的數目或與輔助記憶體單元2004之個別胞元相關聯之一組中的主要記憶體單元胞元的數目並無特定限制。
半導體裝置2000另外包含上述複數個字線1522，其各自連接至主要記憶體單元1512的一相應列胞元。列解碼器電路系統1526係提供用於控制字線1522。明確地說，在從特定主要記憶體單元胞元中讀取或寫入其中時，由列解碼器電路系統1526選定連接至該特定主要記憶體單元胞元所在之列的字線。由控制邏輯電路系統2070提供含有將從中讀取或寫 入其中之胞元之列的識別碼。
半導體裝置2000亦包含上述複數個電路系統1524，其各自連接至主要記憶體單元1512的一相應行胞元。注意，在主要記憶體單元1512中使用圖16所示類型的單埠胞元時，兩個電路系統1524連接至每個行。位元線控制電路系統1528係提供用於控制電路系統1524。位元線控制電路系統1528的操作根據實行讀取操作或寫入操作而有所不同。對於寫入操作，位元線控制電路系統1528被組態可驅動連接至主要記憶體單元1512之選定行的電路系統1524，致使寫入在該行中連接至選定字線的每個胞元，即，每個胞元被設定至所要邏輯狀態(如，邏輯“0”或邏輯“1”)。應明白，可同時或依序選定主要記憶體單元1512的複數行。由控制邏輯電路系統2070提供選定之一或多行的識別碼以及將寫入的資料值。在讀取操作期間，同樣由控制邏輯電路系統2070識別主要記憶體單元1512之一或多行。
半導體裝置2000另外包含複數個字線2042。注意，當在輔助記憶體單元2004中使用圖11所示類型的雙埠胞元時，字線2042係成對連接至輔助記憶體單元2004的相應列胞元。因此，第一對字線2042連接至輔助記憶體單元2004的第一列胞元，第二對字線2042連接至第二列，以此類推。在每對字線內，可看到有A-字線及B-字線。列解碼器電路系統2046係提供用於控制字線2042，包括用於每列的A-字線及B-字線。明確地說，在從特定輔助記憶體單元胞元中讀取或寫入其中時，由列解碼器電路系統2046選定該特定輔助記憶體單元胞元所在之列的A-字線或B-字線。列解碼器電路系統2046可操作以選擇一個A-字線及一個B-字線，其二者可(但不一定要)在相同列中。因此，列解碼器電路系統2046實際上可選擇 兩個不同列，因而允許從兩個不同列的胞元中讀取或寫入其中，或允許從一列胞元中讀取且寫入另一列的胞元中。
半導體裝置2000另外包含複數個位元線2044，其各自連接至輔助記憶體單元2004的一相應行胞元。注意，在輔助記憶體單元2004中使用圖11所示類型的雙埠胞元時，輔助記憶體單元胞元之每一者連接至兩對位元線2044，包括A-對位元線及B-對位元線。位元線控制電路系統2048係提供用於控制位元線2044，包括A-對位元線及B-對位元線。連接至給定胞元的A-對位元線與給定胞元所在之列中的A-字線相關聯。類似地，連接至給定胞元的B-對位元線與給定胞元所在之列中的B-字線相關聯。由位元線控制電路系統2048在選定A-字線時控制給定胞元的A-對位元線，即可從給定胞元中讀取或寫入其中。類似地，由位元線控制電路系統2048在選定B-字線時控制給定胞元的B-對位元線，即可從給定胞元中讀取或寫入其中。
因此，可以選定兩列，一列經由A-字線選定及一列經由B-字線選定，且可分別使用A-對位元線及B-對位元線，分別從這些列的胞元中讀取或寫入其中。明確地說，假定兩個選定胞元在不同列，可從第一選定胞元中讀取或寫入其中，而不會影響在相同列且正好與不同列之第二選定胞元在相同行的其他胞元。此舉允許獨立寫入不同列中的胞元，如，可從左至右寫入一列中的胞元，且同時從右至左寫入另一列中的胞元。儘管此範例假設同時寫入每列中的僅一個胞元，但應明白，控制位元線2048允許同時寫入每列中的多個胞元。因此，例如，可從左至右寫入一列的胞元群組中，且同時可從右至左寫入另一列的胞元群組。
含有要寫入之胞元之行的識別碼，以及要寫入之實際資料的值，將由控制邏輯電路系統2070提供至位元線控制電路系統2048。在涉及輔助記憶體單元2004之一或多行的讀取操作期間，這些行同樣由控制邏輯電路系統2070加以識別。
在操作時，控制邏輯電路系統2070處理從外部實體接收的命令，外部實體諸如晶片外控制器(未顯示)。這些命令尤其包括預置命令、寫入命令及讀取命令。在一非限制性範例中，從外部實體接收的預置命令可指示主要記憶體單元1512中的資料應被視為「過時」、「適於遮罩」(即，需要應用遮罩)、「無效」等。其後，可以從外部實體接收寫入命令，其目的在於將資料寫入主要記憶體單元1512中始於起始位址的特定胞元或胞元群組。為了追蹤主要記憶體單元胞元的狀態(例如，有效或無效、新鮮或過時、適於遮罩或不適於遮罩等)，一組一或多個主要記憶體單元胞元與輔助記憶體單元2004中的對應胞元相關聯。然後，輔助記憶體單元胞元可分別代表指示對應組之比如三(3)個主要記憶體單元胞元的特定狀態(如，有效或無效、新鮮或過時、適於遮罩或不適於遮罩等)的單一位元資訊。因此，應瞭解，在給定的時間點，外部實體可藉由從輔助記憶體單元2004中讀取，建立主要記憶體單元1512中不同胞元的狀態。應明白，主要記憶體單元1512在各組中由輔助記憶體單元胞元之一給定胞元所代表的胞元數目不限於三(3)個或任何其他特定值。
回應於接收到預置命令，控制邏輯電路系統2070在輔助記憶體單元2004上實行預置操作。預置操作的目的是使輔助記憶體單元2004中的每一個胞元取得特定邏輯狀態(如，邏輯“1”)，其指示主要記憶體單元 1512中對應組的胞元具有第一特定狀態(例如，「無效」、「過時」、「適於遮罩」等)。為達到此目的，控制邏輯電路系統2070識別輔助記憶體單元2004的第一列及第二列至列解碼器電路系統2046，藉此導致選擇第一列A-字線及第二列B-字線。控制邏輯電路系統2070接著控制位元線控制電路系統2048以將連接至選定A-字線及選定B-字線的輔助記憶體單元胞元設定至特定邏輯狀態(在此例中為邏輯“1”)。明確地說，位元線控制電路系統2048控制A-對位元線以寫入第一列的胞元，且亦控制B-對位元線以寫入第二列的胞元。一旦輔助記憶體單元2004中的所有胞元已經取得特定邏輯狀態(在此例中為邏輯“1”)，其指示主要記憶體單元1512中的胞元具有第一特定狀態(如，「無效」、「過時」、「適於遮罩」等)，預置操作可說已經完成。
在此階段，將輸入資料寫入主要記憶體單元1512可繼續進行。為達到此目的，控制邏輯電路系統2070處理寫入命令，其可識別主要記憶體單元1512中的起始位址及含有要寫入之始於起始位址的資料。起始位址由位在主要記憶體單元1512中特定列及特定行之特定胞元所代表，且因而與特定字線及特定對位元線相關聯。控制邏輯電路系統2070識別特定列至列解碼器電路系統1526。控制邏輯電路系統2070接著控制位元線控制電路系統1528，致使特定對位元線將特定主要記憶體單元胞元設定至對應於寫入起始位址之輸入資料值的邏輯狀態。對於其後要被寫入的其他主要記憶體單元胞元執行電路系統1524及字線1522的其他控制。
為了記錄這些主要記憶體單元胞元的狀態變更，控制邏輯電路系統2070確保可將對應於要寫入之主要記憶體單元胞元之輔助記憶體單元胞元的內容切換至指示資料具有第二特定狀態(而非先前取得的第一特定 狀態)的邏輯狀態(如，邏輯“0”)。為達到此目的，控制邏輯電路系統2070決定其對應組的主要記憶體單元胞元包括上述起始位址之特定胞元之輔助記憶體單元胞元的特定列及特定行。控制邏輯電路系統2070接著識別特定列至列解碼器電路系統2046，導致選擇該列A-字線(或B-字線)。控制邏輯電路系統2070接著控制位元線控制電路系統2048，致使對應於特定行的A-對(或B-對)位元線將其對應組的主要記憶體單元胞元包括起始位址之特定胞元的輔助記憶體單元胞元設定至邏輯“0”。此對應組的主要記憶體單元胞元的狀態變更因而被記錄下來，並對主要記憶體單元中對應組的胞元亦被寫入的其他輔助記憶體單元胞元重複此程序。
應明白，控制邏輯電路系統2070可以任何所要方式組合輔助記憶體單元2004中的胞元與主要記憶體單元1512中的胞元1520。例如，可實行遮罩操作以個別地在邏輯上組合(如，利用AND運算、OR運算、XOR運算等)輔助記憶體單元2004中每一胞元的邏輯值與主要記憶體單元1512中相關聯組之胞元中每一胞元1520的邏輯值，因而產生新的一組邏輯值。以此方式，輔助記憶體單元2004中的胞元可用作主要記憶體單元1512中若干組胞元1520的遮罩。此遮罩操作在傳輸資訊至非揮發性記憶體裝置中的虛擬頁面緩衝器時很有用，以防止意外寫入非揮發性記憶體裝置中的記憶體元件。
亦應瞭解，在一些具體實施例中，在各具體實施例中的主記憶體單元及/或輔助記憶體單元的全部或部分可基於使用運行於計算裝置上的邏輯合成工具所獲得的低階硬體描述來製造。邏輯合成工具被組態可讀取含有主要記憶體單元及/或輔助記憶體單元之功能描述的原始碼(如，利用 諸如HDL、VHDL、Verilog的語言)及輸出適合實施對應功能性之電路實體實施的定義。
在上述範例中，為了簡單明瞭，裝置、元件及電路如圖中所示互相連接。在本發明實際應用中，元件、電路等可直接互相連接。同樣地，元件、電路等可透過裝置或設備操作所需的其他元件、電路等間接互相連接。因此，在實際組態中，裝置、元件及電路係直接或間接互相耦合或連接。
可以對所述具體實施例進行某些改變及修改。因此，可將上述具體實施例視為解說性，而非限制性。
1500‧‧‧半導體裝置
1512‧‧‧主要記憶體單元
1514‧‧‧輔助記憶體單元
1520、1540‧‧‧胞元
1522、1542‧‧‧字線
1524‧‧‧電路系統
1526‧‧‧位元線控制電路系統
1528‧‧‧控制邏輯電路系統
1544‧‧‧位元線
1546‧‧‧列解碼器電路系統
1548‧‧‧位元線控制電路系統
1570‧‧‧控制邏輯電路系統

Claims (75)

  1. 一種半導體裝置，其包含：一主要記憶體單元，其包括複數個主要胞元；一輔助記憶體單元，其包括複數個排列成行與列的輔助胞元，該等輔助胞元之每一者對應於一相應組的該等主要胞元；複數個字線，其各自連接至一相應列的該等輔助胞元；複數個位元線，其各自連接至一相應行的該等輔助胞元；列解碼器電路系統，其用於在一第一操作模式中從該複數個字線中選擇一個別字線，及在一第二操作模式中在該複數個字線內選擇一群組字線；位元線控制電路系統，其用於驅動該等位元線以便能夠寫入連接至一選定字線的輔助胞元；控制邏輯電路系統，其用於：(i)在該列解碼器電路系統在該第二操作模式中操作的同時控制該位元線控制電路系統，以將該等輔助胞元之每一者設定至一第一邏輯狀態；(ii)使輸入資料寫入該等主要胞元之選定者；及(iii)在該列解碼器電路系統在該第一操作模式中操作的同時控制該位元線控制電路系統，以將對應於該等主要胞元之該等選定者的這些輔助胞元設定至一不同於該第一邏輯狀態的第二邏輯狀態。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該等主要胞元及該等輔助胞元係靜態隨機存取記憶體(SRAM)胞元。
  3. 如申請專利範圍第2項所述之半導體裝置，其中該等SRAM胞元係單 埠SRAM胞元。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該複數個位元線對每行該等輔助胞元包含與其連接之一對相應的位元線。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該第一邏輯狀態係指示該主要記憶體單元中的資料具有一第一狀態的一邏輯狀態。
  6. 如申請專利範圍第5項所述之半導體裝置，其中該第二邏輯狀態係指示該主要記憶體單元中的資料具有一第二狀態的一邏輯狀態。
  7. 如申請專利範圍第6項所述之半導體裝置，其中該第一邏輯狀態係邏輯0及該第二邏輯狀態係邏輯1。
  8. 如申請專利範圍第1項所述之半導體裝置，其中該控制邏輯電路系統被組態可在從一外部實體收到一命令後，將該列解碼器電路系統置於該第二操作模式。
  9. 如申請專利範圍第8項所述之半導體裝置，其中該外部實體包含一晶片外(off chip)控制器及其中該命令包含一預置命令。
  10. 如申請專利範圍第8項所述之半導體裝置，其中為了將該列解碼器電路系統置於該第二操作模式，該控制邏輯電路系統被組態可命令該列解碼器電路系統選擇該群組字線。
  11. 如申請專利範圍第10項所述之半導體裝置，其中該群組字線包括所有 該等字線。
  12. 如申請專利範圍第11項所述之半導體裝置，其中該群組字線可從複數個字線組合中選擇，每個字線組合包括少於所有該等字線。
  13. 如申請專利範圍第1項所述之半導體裝置，其中該控制邏輯電路系統被組態可在從一外部實體收到一命令後，使該輸入資料寫入該等主要胞元之該等選定者。
  14. 如申請專利範圍第13項所述之半導體裝置，其中該外部實體包含一晶片外控制器，其中該命令包含一識別從中決定該等主要胞元之該等選定者之一起始位址的寫入命令。
  15. 如申請專利範圍第13項所述之半導體裝置，其中該控制邏輯電路系統被組態可在完成寫入該輸入資料後，將該列解碼器電路系統置於該第一操作模式。
  16. 如申請專利範圍第15項所述之半導體裝置，其中為了將該列解碼器電路系統置於該第一操作模式，該控制邏輯電路系統被組態可命令該列解碼器電路系統選擇其所連接之列含有至少一個被寫入之主要胞元的一個別字線。
  17. 如申請專利範圍第1項所述之半導體裝置，其中在該列解碼器電路系統在該第二操作模式中操作時控制該位元線控制電路系統包含(i)選擇該等輔助胞元之一行；(ii)將在該選定行中且連接至一選定字線的每個輔助胞元 設定至該第一邏輯狀態；及(iii)對該等輔助胞元之其他行之每一者重複該選擇及該設定。
  18. 如申請專利範圍第1項所述之半導體裝置，其中在該列解碼器電路系統在該第二操作模式中操作時控制該位元線控制電路系統包含(i)選擇該等輔助胞元之複數個行；(ii)同時設定該等選定行中連接至一選定字線的這些輔助胞元至該第一邏輯狀態；及(iii)對該等輔助胞元之多個其他複數個該等行重複該選擇及該同時設定。
  19. 如申請專利範圍第1項所述之半導體裝置，其中在該列解碼器電路系統在該第二操作模式中操作時控制該位元線控制電路系統包含同時設定連接至一選定字線的所有輔助胞元至該第一邏輯狀態。
  20. 如申請專利範圍第1項所述之半導體裝置，其中該等輔助胞元之每一者對應於一相應組的該等主要胞元之確切一者。
  21. 如申請專利範圍第1項所述之半導體裝置，其中該等輔助胞元之每一者對應於一相應組的至少兩個該等主要胞元。
  22. 如申請專利範圍第1項所述之半導體裝置，其中該等位元線為第一位元線，其中連接至該等輔助胞元之一給定列的該等字線之每一者亦連接至一相應列的該等主要胞元，其包括對應於該等輔助胞元之該給定列中之該等輔助胞元的該一或多組主要胞元，其中該等主要胞元排列成行與列，及其中該半導體裝置另外包括： 複數個第二位元線，其各自連接至一相應行的該等主要胞元；其中該位元線控制電路系統另外用於驅動該等第二位元線以便能夠寫入連接至一選定字線的輔助胞元；其中該控制邏輯電路系統藉由在該列解碼器電路系統係該第一操作模式時控制該位元線控制電路系統，使該輸入資料被寫入該等主要胞元之該等選定者。
  23. 如申請專利範圍第22項所述之半導體裝置，其中該控制邏輯電路系統被組態可在從一外部實體收到一命令後，將該列解碼器電路系統置於該第一操作模式。
  24. 如申請專利範圍第23項所述之半導體裝置，其中該外部實體包含一晶片外控制器，其中該命令包含一識別從中決定該等主要胞元之該等選定者之一起始位址的寫入命令。
  25. 如申請專利範圍第23項所述之半導體裝置，其中為了將該列解碼器電路系統置於該第一操作模式，該控制邏輯電路系統被組態可命令該列解碼器電路系統選擇其所連接之列含有至少一個要被寫入之主要胞元的一個別字線。
  26. 如申請專利範圍第24項所述之半導體裝置，其中為了將該列解碼器電路系統置於該第一操作模式，該控制邏輯電路系統被組態可命令該列解碼器電路系統選擇其所連接之列包括該起始位址的一個別字線。
  27. 如申請專利範圍第1項所述之半導體裝置，其中該等字線係第一字線，其中該等位元線係第一位元線，其中該位元線控制電路系統係第一位元線控制電路系統，其中該列解碼器電路系統係第一列解碼器電路系統，其中該等主要胞元排列成行與列，及其中該半導體裝置另外包含：複數個各自連接至一相應列的該等主要胞元的第二字線，該等第二字線不同於該等第一字線；第二列解碼器電路系統，用於從該複數個第二字線中選擇一個別第二字線；複數個第二位元線，其各自連接至一相應行的該等主要胞元；第二位元線控制電路系統，其用於驅動該等第二位元線以便能夠寫入連接至一選定第二字線的主要胞元；其中該控制邏輯電路系統藉由控制該第二位元線控制電路系統及該第二列解碼器電路系統，使該輸入資料被寫入該等主要胞元之該等選定者。
  28. 如申請專利範圍第27項所述之半導體裝置，其中該控制邏輯電路系統被組態可命令該第二列解碼器電路系統選擇其所連接列含有至少一個要被寫入之主要胞元的一個別第二字線。
  29. 如申請專利範圍第28項所述之半導體裝置，其中該控制邏輯電路系統被組態可在從一外部實體收到一命令後命令該第二列解碼器。
  30. 如申請專利範圍第29項所述之半導體裝置，其中該外部實體包含一晶片外控制器，其中該命令包含一識別從中決定該等主要胞元之該等選定者 之一起始位址的寫入命令。
  31. 一種利用一半導體裝置執行之方法，包含：選擇一群組列之形成一輔助記憶體單元之一部分的輔助胞元，該等輔助胞元係排列成行與列；驅動複數個各自連接至該等輔助胞元之一相應行的位元線，以將該等輔助胞元之每一者設定至一第一邏輯狀態；將輸入資料寫入複數個主要胞元之選定者，其中該等輔助胞元之每一者對應於一相應組的該等主要胞元；選擇一特定列的輔助胞元，其包括至少一個輔助胞元，其對應組的主要胞元包括該等選定胞元的至少一者；驅動該等位元線以將該至少一個輔助胞元設定至一不同於該第一邏輯狀態的第二邏輯狀態。
  32. 一種儲存指令的電腦可讀儲存媒體，該等指令在由一電腦處理時可用來產生控制邏輯電路系統被組態可：選擇一群組列之形成一輔助記憶體單元之一部分的輔助胞元，該等輔助胞元係排列成行與列；驅動複數個各自連接至該等輔助胞元之一相應行的位元線，以將該等輔助胞元之每一者設定至一第一邏輯狀態；使輸入資料寫入複數個主要胞元之選定者，其中該等輔助胞元之每一者對應於一相應組的該等主要胞元；選擇一特定列的輔助胞元，其包括至少一個輔助胞元，其對應組的主 要胞元包括該等選定胞元的至少一者；驅動該等位元線以將該至少一個輔助胞元設定至一不同於該第一邏輯狀態的第二邏輯狀態。
  33. 一種半導體裝置，其包含：一主要記憶體單元，其包括複數個主要胞元；一輔助記憶體單元，其包括複數個子單元，每個子單元包含複數個排列成行與列的輔助胞元，該等輔助胞元之每一者對應於一相應組的該等主要胞元；複數個字線，其各自連接至一相應列的該等輔助胞元；複數個位元線，其各自連接至一相應行的該等輔助胞元且跨越該複數個子單元；列解碼器電路系統，其用於在一第一操作模式中從該等子單元之一特定者之該複數個字線選擇一個別字線，及在一第二操作模式中從該等子單元之至少兩者之每一者選擇一群組包括至少一個字線的字線；位元線控制電路系統，其用於驅動該等位元線以便能夠寫入連接至一選定字線的輔助胞元；控制邏輯電路系統，其用於：(i)在該列解碼器電路系統在該第二操作模式中操作的同時控制該位元線控制電路系統，以將在該等子單元之每一者中的該等輔助胞元之每一者設定至一第一邏輯狀態；(ii)使輸入資料寫入該等主要胞元之選定者；及(iii)在該列解碼器電路系統在該第一操作模式中操作的同時控制該位元線控制電路系統，以將對應於該等主要胞元之該等 選定者的這些輔助胞元設定至一不同於該第一邏輯狀態的第二邏輯狀態。
  34. 如申請專利範圍第33項所述之半導體裝置，其中該等主要胞元及該等輔助胞元係靜態隨機存取記憶體(SRAM)胞元。
  35. 如申請專利範圍第34項所述之半導體裝置，其中該等SRAM胞元係單埠SRAM胞元。
  36. 如申請專利範圍第33項所述之半導體裝置，其中該複數個位元線對每行該等輔助胞元包含與其連接之一對相應的位元線。
  37. 如申請專利範圍第33項所述之半導體裝置，其中該第一邏輯狀態係指示該主要記憶體單元中的資料具有一第一狀態的一邏輯狀態。
  38. 如申請專利範圍第37項所述之半導體裝置，其中該第二邏輯狀態係指示該主要記憶體單元中的資料具有一第二狀態的一邏輯狀態。
  39. 如申請專利範圍第38項所述之半導體裝置，其中該第一邏輯狀態係邏輯零及該第二邏輯狀態係邏輯一。
  40. 如申請專利範圍第33項所述之半導體裝置，其中該列解碼器電路系統包含複數個列解碼器，每個分別對應於該等子單元之一者。
  41. 如申請專利範圍第40項所述之半導體裝置，其中該等列解碼器之每一者個別地選擇至少一個由該控制邏輯電路系統識別的字線。
  42. 如申請專利範圍第41項所述之半導體裝置，其中該控制邏輯電路系統被組態可識別至少一個將由該等列解碼器之每一者選定的字線，致使該列解碼器電路系統能夠在該第二操作模式中從該等子單元之至少兩者之每一者選擇包括至少一個字線的一群組字線。
  43. 如申請專利範圍第42項所述之半導體裝置，其中該群組字線包括來自該等子單元之每一者的至少一個字線。
  44. 如申請專利範圍第42項所述之半導體裝置，其中該群組字線包括來自所有該等子單元的所有該等字線。
  45. 如申請專利範圍第33項所述之半導體裝置，其中該控制邏輯電路系統被組態可在從一外部實體收到一命令後，使該輸入資料寫入該等主要胞元之該等選定者。
  46. 如申請專利範圍第45項所述之半導體裝置，其中該外部實體包含一晶片外控制器，其中該命令包含一識別從中決定該等主要胞元之該等選定者之一起始位址的寫入命令。
  47. 如申請專利範圍第45項所述之半導體裝置，其中該控制邏輯電路系統被組態可在完成寫入該輸入資料後，將該列解碼器電路系統置於該第一操作模式。
  48. 如申請專利範圍第47項所述之半導體裝置，其中為了將該列解碼器電路系統置於該第一操作模式，該控制邏輯電路系統被組態可命令該列解碼 器電路系統選擇其所連接之列含有至少一個被寫入之主要胞元的一個別字線。
  49. 如申請專利範圍第33項所述之半導體裝置，其中在該列解碼器電路系統在該第二操作模式中操作時控制該位元線控制電路系統包含(i)選擇該等輔助胞元之一行；(ii)將在該選定行中且連接至一選定字線的每個輔助胞元設定至該第一邏輯狀態；及(iii)對該等輔助胞元之其他行之每一者重複該選擇及該設定。
  50. 如申請專利範圍第33項所述之半導體裝置，其中在該列解碼器電路系統在該第二操作模式中操作時控制該位元線控制電路系統包含(i)選擇該等輔助胞元之複數個行；(ii)同時設定該等選定行中連接至一選定字線的這些輔助胞元至該第一邏輯狀態；及(iii)對該等輔助胞元之多個其他複數個該等行重複該選擇及該同時設定。
  51. 如申請專利範圍第33項所述之半導體裝置，其中控制該位元線控制電路系統以設定該等輔助胞元之每一者至該第一邏輯狀態包含同時設定連接至一選定字線的所有輔助胞元至該第一邏輯狀態。
  52. 如申請專利範圍第33項所述之半導體裝置，其中該等輔助胞元之每一者對應於一相應組的該等主要胞元之確切一者。
  53. 如申請專利範圍第33項所述之半導體裝置，其中該等輔助胞元之每一者對應於一相應組的至少兩個該等主要胞元。
  54. 一種利用一半導體裝置執行之方法，包含：從至少兩個子單元之每一者選擇包括至少一列之一群組列的輔助胞元，該等子單元之每一者中的該等輔助胞元係排列成行與列；驅動複數個各自連接至該等輔助胞元之一相應行且跨越該複數子單元的位元線，以將該等輔助胞元之每一者設定至一第一邏輯狀態；將輸入資料寫入複數個主要胞元之選定者，其中該等輔助胞元之每一者對應於一相應組的該等主要胞元；選擇該等子單元之一特定者的一特定列，該特定列包括至少一個輔助胞元，其對應組的主要胞元包括該等選定胞元的至少一個；驅動該等位元線以將該至少一個輔助胞元設定至一不同於該第一邏輯狀態的第二邏輯狀態。
  55. 一種儲存指令的電腦可讀儲存媒體，該等指令在由一電腦處理時可用來產生控制邏輯電路系統被組態可：從至少兩個子單元之每一者選擇包括至少一列之一群組列的輔助胞元，該等子單元之每一者中的該等輔助胞元係排列成行與列；驅動複數個各自連接至該等輔助胞元之一相應行且跨越該複數子單元的位元線，以將該等輔助胞元之每一者設定至一第一邏輯狀態；使輸入資料寫入複數個主要胞元之選定者，其中該等輔助胞元之每一者對應於一相應組的該等主要胞元；選擇該等子單元之一特定者的一特定列，該特定列包括至少一個輔助胞元，其對應組的主要胞元包括該等選定胞元的至少一個； 驅動該等位元線以將該至少一個輔助胞元設定至一不同於該第一邏輯狀態的第二邏輯狀態。
  56. 一種半導體裝置，其包含：一主要記憶體單元，其包括複數個排列成N1列及M1行之一陣列的主要胞元；一輔助記憶體單元，其包括複數個排列成N2列及M2行的輔助胞元，該等輔助胞元之每一者對應於一相應組的Z個主要胞元，N2小於N1及M2大於M1/Z；複數個字線，其各自連接至一相應列的該等輔助胞元；複數個位元線，其各自連接至一相應行的該等輔助胞元；列解碼器電路系統，其用於從該複數個字線中選擇一個別字線；位元線控制電路系統，其用於驅動該複數個位元線，以便能夠寫入連接至該選定字線的輔助胞元；控制邏輯電路系統，其用於：(i)控制該位元線控制電路系統以將該等輔助胞元之每一者設定至一第一邏輯狀態；(ii)使輸入資料寫入該等主要胞元之選定者；及(iii)控制該位元線控制電路系統以將對應於該等主要胞元之該等選定者的這些輔助胞元設定至一不同於該第一邏輯狀態的第二邏輯狀態。
  57. 如申請專利範圍第56項所述之半導體裝置，其中該等主要胞元及該等輔助胞元係靜態隨機存取記憶體(SRAM)胞元。
  58. 如申請專利範圍第57項所述之半導體裝置，其中該等SRAM胞元係單埠SRAM胞元。
  59. 如申請專利範圍第56項所述之半導體裝置，其中該複數個位元線對每行該等輔助胞元包含與其連接之一對相應的位元線。
  60. 如申請專利範圍第56項所述之半導體裝置，其中該第一邏輯狀態係指示該主要記憶體單元中的資料具有一第一狀態的一邏輯狀態。
  61. 如申請專利範圍第60項所述之半導體裝置，其中該第二邏輯狀態係指示該主要記憶體單元中的資料具有一第二狀態的一邏輯狀態。
  62. 如申請專利範圍第61項所述之半導體裝置，其中該第一邏輯狀態係邏輯零及該第二邏輯狀態係邏輯一。
  63. 如申請專利範圍第56項所述之半導體裝置，其中該控制邏輯電路系統被組態可在從一外部實體收到一命令後，設定該等輔助胞元之每一者至該第一邏輯狀態。
  64. 如申請專利範圍第63項所述之半導體裝置，其中該外部實體包含一晶片外控制器及其中該命令包含一預置命令。
  65. 如申請專利範圍第56項所述之半導體裝置，其中該控制邏輯電路系統被組態可在從一外部實體收到一命令後，使該輸入資料寫入該等主要胞元之該等選定者。
  66. 如申請專利範圍第65項所述之半導體裝置，其中該外部實體包含一晶片外控制器，其中該命令包含一識別從中決定該等主要胞元之該等選定者之一起始位址的寫入命令。
  67. 如申請專利範圍第56項所述之半導體裝置，其中控制該位元線控制電路系統以將該等輔助胞元之每一者設定至該第一邏輯狀態包含(i)選擇該等輔助胞元之一行；(ii)將在該選定行中且連接至一選定字線的每個輔助胞元設定至該第一邏輯狀態；及(iii)對該等輔助胞元之其他行之每一者重複該選擇及該設定。
  68. 如申請專利範圍第56項所述之半導體裝置，其中控制該位元線控制電路系統以設定該等輔助胞元之每一者至該第一邏輯狀態包含(i)選擇該等輔助胞元之複數個行；(ii)同時設定該等選定行中連接至一選定字線的這些輔助胞元至該第一邏輯狀態；及(iii)對該等輔助胞元之多個其他複數個該等行重複該選擇及該同時設定。
  69. 如申請專利範圍第56項所述之半導體裝置，其中控制該位元線控制電路系統以設定該等輔助胞元之每一者至該第一邏輯狀態包含同時設定連接至一選定字線的所有輔助胞元至該第一邏輯狀態。
  70. 如申請專利範圍第56項所述之半導體裝置，其中Z等於1。
  71. 如申請專利範圍第56項所述之半導體裝置，其中Z大於1。
  72. 如申請專利範圍第56項所述之半導體裝置，其中N1至少為N2兩倍 大。
  73. 如申請專利範圍第56項所述之半導體裝置，其中M2至少和M1/4一樣大。
  74. 一種利用一半導體裝置執行之方法，包含：將輸入資料寫入複數個形成一主要記憶體單元之一部分的主要胞元之選定者，該主要記憶體單元的該等主要胞元係排列成N1列及M1行；在該寫入之前，驅動複數個各自連接至形成一輔助記憶體單元之一部分的一相應行之輔助胞元的位元線，以將該等輔助胞元之每一者設定至一第一邏輯狀態，該等輔助胞元之每一者對應於一相應組的Z個主要胞元，該輔助記憶體單元的該等輔助胞元係排列成N2列及M2行，N2小於N1及M2大於M1/Z；選擇一特定列的輔助胞元，其包括至少一個輔助胞元，其對應組的主要胞元包括該等選定胞元的至少一者；驅動該等位元線以將該至少一個輔助胞元設定至一不同於該第一邏輯狀態的第二邏輯狀態。
  75. 一種儲存指令的電腦可讀儲存媒體，該等指令在由一電腦處理時可用來產生控制邏輯電路系統被組態可：使輸入資料寫入複數個形成一主要記憶體單元之一部分的主要胞元之選定者，該主要記憶體單元的該等主要胞元係排列成N1列及M1行；在將該輸入資料寫入該複數個主要胞元之該等選定者之前，驅動複數 個各自連接至形成一輔助記憶體單元之一部分的一相應行之輔助胞元的位元線，以將該等輔助胞元之每一者設定至一第一邏輯狀態，該等輔助胞元之每一者對應於一相應組的Z個主要胞元，該輔助記憶體單元的該等輔助胞元係排列成N2列及M2行，N2小於N1及M2大於M1/Z；選擇一特定列的輔助胞元，其包括至少一個輔助胞元，其對應組的主要胞元包括該等選定胞元的至少一者；驅動該等位元線以將該至少一個輔助胞元設定至一不同於該第一邏輯狀態的第二邏輯狀態。
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