JPH0844613A - Ｌｓｉ内蔵ｒａｍの疑似初期化方式 - Google Patents

Abstract

(57)【要約】 【目的】本発明はＬＳＩ内蔵ＲＡＭの初期化方式に関
し，疑似的に即時に初期化することを目的とする。 【構成】ＬＳＩ内蔵のＲＡＭにアクセスする各アドレス
を表す信号と書込み制御信号が入力されて読出し制御信
号を発生する書込み監視部とＲＡＭの読出しデータが入
力され前記書込み監視部から発生する読出し制御信号に
より制御されて前記読出しデータを出力側へ通過させる
か否かを制御する読出し制御部とを設ける。ＲＡＭ初期
化信号を前記ＲＡＭへ入力せず書込み監視部へ入力し
て，監視部から即座に全てのアドレスに対して読出しを
禁止する読出し制御信号を発生し，その後ＲＡＭに対し
て書込み制御信号が発生したアドレスに対して読出しを
可能となる読出し制御信号を発生するよう構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＬＳＩ内蔵のＲＡＭの疑
似初期化方式に関する。ＬＳＩ内蔵のＲＡＭの初期化動
作は，ＬＳＩの動作開始時に行われる場合や，実動作中
に必要に応じて実行される場合がある。ところが，ＲＡ
Ｍの初期化は，一般に初期化データのパターン（例え
ば，オール“０”）を，各ワードに順番に書き込む動作
を繰り返して行い，全ワードについて書き込む動作によ
り実現されるため，初期化動作に時間がかかり，その改
善が望まれている。

【０００２】

【従来の技術】図６は従来例の説明図，図７は従来例の
初期化のタイムチャートである。図６において，６０は
ＬＳＩ，６１はＲＡＭ，６２はＲＯＭ，６３は演算回路
であり，ＬＳＩ６０には図示されない他の回路や，回路
相互を接続する線路（バス）や外部と接続する端子や試
験用の引き出し線等を備えている。

【０００３】このようなＬＳＩ６０に内蔵されたＲＡＭ
６１は，ＬＳＩ６０の動作開始前に初期化が行われ，そ
のタイムチャートが図７に示される。図７において，初
期化に使用する信号線は，ＷＥ（Write Enable),ＲＥ
（RAMEnable) ，ＡＤＤＲＥＳ（アドレス），ＤＡＴＡ
ＩＮ（データ入力），ＤＡＴＡＯＵＴ（データ出力）で
ある。ＷＥ信号は，“Ｌ”（ローレベル）の時書込み
（write)が有効で，“Ｈ”（ハイレベル）の時読出しが
有効となり，ＲＥ信号がローレベルの時ＲＡＭが有効
（書込みと読出しが可能な状態）となる。

【０００４】この例では，ＲＡＭが１６ワードの容量を
備えるものとして，ＲＥを“Ｌ”として，最初にアドレ
ス０のワードを指定し，データ入力として全ビットを
“Ｌ”（または“Ｈ”）とするデータ入力を供給する
と，ＷＥが“Ｌ”になった時，そのワードの全ビットに
“０”が書き込まれ，以下同様にアドレス１，アドレス
２・・アドレスＦ（１６進符号表示）の全てのアドレス
の各ビットに“Ｌ”（または“Ｈ”）が書き込まれて初
期化が行われる。なお，各アドレスの書込みが行われた
直後に信号ＷＥが“Ｈ”になってそのアドレスの読出し
が行われる。

【０００５】

【発明が解決しようとする課題】上記したように，従来
のＬＳＩ内蔵ＲＡＭを初期化するには，全アドレスの各
ビットに対し，少なくともワード数と同数の初期化パタ
ーン（１ワード分の“０”を表すパターン）を順番に発
生して書き込む必要があり，初期化を行うためには一定
の動作時間が必要であった。これに対し，ＬＳＩ内蔵Ｒ
ＡＭの初期化を即時に実施したいという要求がある。例
えば，ＬＳＩが動作中に，ＲＡＭ内のデータを全て破棄
（初期化）して，ＲＡＭに何もデータが入っていない状
態にしたい場合等である。しかし，このような，要求を
従来の方式で実現することは不可能であった。

【０００６】また，ＬＳＩ内蔵ＲＡＭをソフトシミュレ
ーション（計算機上で回路モデルを動作させるシミュレ
ーション）する場合に，ＲＡＭを初期化するためには，
上記図４に示すタイムチャートと同じようにパターンを
発生して，各アドレスに順番に書き込む処理を行う必要
があるためシミュレーションの作業時間が増加する要因
になっていた。

【０００７】本発明はＬＳＩ内蔵ＲＡＭを実質的に即時
に初期化することができるＬＳＩ内蔵ＲＡＭの疑似初期
化方式を提供することを目的とする。

【０００８】

【課題を解決するための手段】図１は本発明の原理構成
図である。図１にはＬＳＩ内蔵のＲＡＭと本発明により
付加された回路（２〜４）とが示され，１はＲＡＭ，２
はアドレスデコード部，３はアドレスデコード部２でデ
コードされた結果を発生する各アドレスを表示するアド
レス出力線（＃０〜＃Ｐで表示），４は書込み監視部，
４ａは各アドレスに対応して設けられた初期化状態か書
込みが行われたかを保持する監視回路，５は読出し制御
信号，６はＲＡＭ１から読み出されたデータ出力を出力
側端子へ出力するか禁止するかを制御する読出し制御部
である。

【０００９】本発明はＲＡＭの書込み監視部に各アドレ
スに対応して初期化状態か書込みが実行されたかの状態
を保持する監視回路を設け，書込み監視部の全ての監視
回路を並列に同時に初期化状態に設定することによりＲ
ＡＭを疑似的に初期化するものである。

【００１０】

【作用】図１において，ＲＡＭ１にはワードを構成する
ｎビットのデータ入力ＤＩ１〜ＤＩｎ，アドレスを構成
するｍビットのアドレス入力ＡＤ１〜ＡＤｍ，ライトイ
ネーブル（ＷＥ）入力及びラムイネーブル（ＲＥ）入力
が供給され，出力側からｎビットのデータ出力ＤＯ１〜
ＤＯｎが発生する。

【００１１】ＲＡＭ１を即時に初期化する場合，書込み
監視部４の各アドレスに対応する全ての監視回路４ａに
対しＲＡＭ初期化信号を入力すると，各監視回路４ａは
初期化状態に設定される。この状態になった後，ＲＡＭ
１に対し読出し動作が行われると，その読出しアドレス
がアドレスデコード部２でデコードされ，アドレスに対
応する一つのアドレス出力線３から出力が発生して，書
込み監視部４の中のアドレスに対応する監視回路４ａが
駆動される。

【００１２】この時，監視回路４ａが初期化状態の場合
は，監視回路４ａから禁止（ディセーブル）信号が発生
し，その信号が読出し制御信号５となって読出し制御部
６へ供給され，その時ＲＡＭ１からどのようなデータ出
力が発生しても，読出し制御部６で禁止されるため，出
力データ１〜ｎは全て“０”となり，疑似的に初期化さ
れた出力が発生する。

【００１３】ＲＡＭ初期化信号が書込み監視部４へ供給
された後に書込みが行われると，書込みデータがデータ
入力１〜ｎへ入力され，アドレスがアドレス入力１〜ｍ
へ入力され，更にライトイネーブル入力，ラムイネーブ
ル入力が駆動されると，ＲＡＭ１の該当するアドレスに
データ入力１〜ｎが書き込まれる。この時，アドレスデ
コード部２でアドレス入力１〜ｍがデコードされ，アド
レスに対応する一つのアドレス出力線３から出力が発生
して，書込み監視部４の中のアドレス出力線３に対応す
る監視回路４ａが書込み状態に変化して，その状態を保
持する。

【００１４】その後，この書込みが行われたのと同じア
ドレスへの読出しが行われた場合，ＲＡＭ１から先に書
き込まれたデータが読み出されて，データ出力ＤＯ１〜
ＤＯｎから読出し制御部６へ入力する。一方，アドレス
デコード部２は読出しアドレス入力をデコードして対応
するアドレス出力線３から駆動信号を発生して，書込み
監視部４の該当する監視回路４ａを駆動する。その監視
回路４ａは，書込み状態になっているためイネーブル
（駆動）信号を発生し，そのイネーブル信号が読出し制
御信号５として読出し制御部６へ供給されると，読出し
制御部６はＲＡＭ１からのデータ出力をそのまま出力デ
ータ１〜ｎとして通過させる。

【００１５】

【実施例】図２は実施例の構成図である。図２の１０〜
１５の各符号は，上記図１の１〜６の各部に対応し，１
０はＬＳＩ内蔵のＲＡＭ，１１はアドレスデコーダ（Ｄ
ＥＣ），１２はアドレスデコーダ１１でデコードされた
各アドレス（＃０〜＃Ｐ）を表すアドレス出力線，１３
は書込み監視部，１３ａはオア回路，１４は各アドレス
（＃０〜＃Ｐ）に対応して設けられた監視回路，１５は
ＲＡＭからの出力データのゲート作用をする複数のアン
ド回路１５ａで構成する読出し制御部である。

【００１６】また，監視回路１４において，１４ａは負
論理のオア回路（正論理のアンド回路），１４ｂはＳＲ
ラッチ（セット・リセット型ラッチ，ＳＲフリップフロ
ップと同じ），１４ｃはアンド回路である。

【００１７】実施例の動作を，最初に図３に示す初期化
のタイムチャートを用いて説明する。電源オンまたは動
作時に初期化を行う場合，図３のＷＥ（ライトイネーブ
ル）信号を“Ｈ”としてリード状態にし，ＲＥ（ラムイ
ネーブル）信号を“Ｌ”にしてＲＡＭをイネーブルの状
態にする。この時，アドレスの値は任意で，データ入力
（DATA IN)の内容（図にはＸとして表示）に関係なく，
書込み監視部１３内の全ての監視回路１４に対しＲＡＭ
初期化信号（ＲＡＭＲＳＴ：ラムリセットで表示）を１
サイクル時間だけ“Ｌ”（ローレベルで，論理“０”を
表す）にし，この信号の期間が初期化時間となる。

【００１８】このＲＡＭＲＳＴ信号は，各監視回路１４
のＳＲラッチ１４ｂのリセット端子（Ｒ）の入力部に設
けられたインバータを介して“Ｈ”（論理“１”を表
す）のパルスとなってＳＲラッチ１４ｂをリセットす
る。これにより，ＳＲラッチ１４ｂの出力端子Ｑは
“０”となり，アンド回路１４ｃから“０”の信号が出
力する。この時，他の各監視回路１４も全て，ＲＡＭＲ
ＳＴ信号が入力するのでそれぞれのＳＲラッチ１４ｂの
出力は同じ“０”であるため，オア回路１４ａからは
“０”信号が発生し，オア回路１４ａから発生する読出
し制御信号は“０”となる。

【００１９】このため，ＲＡＭ１０のデータ出力Ｄ０１
〜Ｄ０ｎはそれぞれアンド回路１５ａにおいて読出し制
御信号の“０”が禁止信号となって，図３のＤＡＴＡＯ
ＵＴの信号として示すように各アドレスに対して全て
“０”になる。なお，図３には，初期化時間（ＲＡＭＲ
ＳＴ信号）の後に０〜Ｆの各アドレスが発生する様子を
示すが，これらの時間は初期化動作には関係ない。

【００２０】このようにして，ＲＡＭ１０自体に対し初
期化が行われないが，その直後に読出しを行っても読出
し制御部１５において禁止されるため，データ出力とし
て全て“０”が発生して，疑似的に初期化が実現され
る。

【００２１】図４は初期化後の書込みと読出しのタイム
チャートを示す。上記図３に示す初期化のタイムチャー
トにより図２に示す書込み監視部１３の各アドレスに対
応する監視回路１４のＳＲラッチ１４ｂは全てリセット
された状態で，図４に示すタイミングで書込みと読出し
が行われるものとする。

【００２２】図４のａはＷＥ（ライトイネーブル），ｂ
はＲＥ（ＲＡＭイネーブル），ｃはアドレスであり，こ
の例では０，１，２・・Ｆ（図示せず）のアドレスが順
番に繰り返し発生される。ｄは書込み用のデータ入力を
表し，実際には複数ビットのデータ（図２のＤＡＴＡＩ
Ｎ１〜ｎ）が並列に入力されるが，１ビットの“０”ま
たは“１”により表示する。ｅ〜ｇはデコーダ（ＤＥ
Ｃ）１１の出力の中のアドレス０，１，２の３つのデコ
ード出力，ｈ〜ｊはアドレス０〜２に対応する３つのＳ
Ｒラッチ１４ｂのセット端子（Ｓ）の入力，ｋ〜ｍは同
じＳＲラッチ１４ｂのセット出力端子（Ｑ）の出力，ｎ
は書込み監視部１３から出力される読出し制御部１５の
各アンド回路１５ａへ供給される読出し制御信号，ｏは
読出し制御部１５からのデータ出力である。

【００２３】図４の場合，ｃので示すアドレス０〜２
に出力が発生した時，アドレスデコーダ１１からｅ〜ｆ
のように出力（“Ｌ”）が発生する，この中のアドレス
０と２のタイミングで，ａに示す信号ＷＥが書込み状態
（“Ｌ”）となるため，データ入力（ｄに示す）がＲＡ
Ｍ１０へ書き込まれる。この場合，書込み監視部１３の
アドレス０と２はそれぞれのタイミングでオア回路１４
ａの２つに入力が“Ｌ”となるため，それぞれに対応す
るＳＲラッチ１４ｂのセット端子（Ｓ）入力がｈ，ｊに
示すように“Ｌ”となり，各ＳＲラッチ１４ｂがセット
され，ｋ，ｍで示すようにセット出力（Ｑ９）が“Ｈ”
となる。これに伴って，アドレス０，２のタイミングで
ｎに示すように読出しを可能とする読出し制御信号が発
生する。

【００２４】次に，ｃので示すアドレス０〜２に出力
が発生した時に，ａの信号ＷＥが読出し状態（“Ｈ”）
であるため，ＲＡＭ１０の読出しが行われる。この時，
書込み監視部１３のアドレス０と２に対応する監視回路
１４のＳＲラッチ１４ｂはセットされているので，各ア
ドレス０，２に発生する読出し制御信号がｎに示すよう
に“Ｈ”となるため，ＲＡＭ１０からのデータ出力はア
ンド回路１５ａを通過して出力端子へ出力される。しか
し，アドレス１に対応するＳＲラッチ１４ｂは依然とし
てリセットされているため，アドレス１のタイミングで
発生する読出し制御信号は“Ｌ”であるため，アンド回
路１５ａは禁止され，“Ｌ”信号が発生する。

【００２５】次にｃので示すアドレス０〜２に出力が
発生した時には，各アドレス０〜２においてｈ〜ｊで示
すように書込みが行われ，図４のｌ（エル）で示すよう
に，アドレス１に対応するＳＲラッチがセットされる。
この後，ｃにで示すアドレス１〜２に出力が発生する
と，各アドレスのタイミングで図４のｎに示すように読
出し制御信号が“Ｈ”となり，ＲＡＭからの読出しデー
タがアンド回路１５ａを通過して，ｏのようなデータ出
力が発生する。

【００２６】図５は動作中における初期化のタイムチャ
ートを示す。図５において，ａ〜ｊは上記図４の同じ各
号に対応し，図５のｋはＲＡＭＲＳＴ（ＲＡＭ初期化信
号），ｌ〜ｐは図４のｋ〜ｏに対応する。

【００２７】上記図３に示す初期化が行われた後，図５
においてｃので示すアドレス０〜２にて示すようにア
ドレス０〜２において，ＲＡＭに対する書込み（信号Ｗ
Ｅが“Ｌ”になる）が行われて，書込み監視部１３の各
アドレス０〜２に対応するＳＲラッチ１４ｂが図５のｌ
〜ｎに示すようにセットされる。この後，ｃのアドレス
がで示すサイクルのアドレス０〜２では，ｏに示すよ
うに読出しが可能となる。

【００２８】こののサイクルの途中で，それまでＲＡ
Ｍに格納されたデータを一挙に消去するため，ｋに示す
ようにＲＡＭＲＳＴ信号が発生すると，書き込は監視部
１３の全てのアドレスに対応する監視回路１４のＳＲラ
ッチ１４ｂがリセットされ，図５のｌ〜ｎに示すように
各ＳＲラッチ１４ｂのセット出力Ｑが“Ｌ”になる。

【００２９】この後，図５のｃのに示すアドレス０〜
１に対して読出しが行われても，読出し制御部１５の各
アンド回路１５ａは読出し制御信号ｏが“Ｌ”であるた
めマスクされ，読出しのデータ出力はｐに示すように全
て“０”となる。

【００３０】このように，書込みのアクセスが発生する
までは疑似的にＲＡＭ出力として“０”（“Ｌ”）を出
力し，一度書込みが行われたアドレスに対しては，通常
の動作となるため，初期化以外は，書込み監視部や読出
し制御部を意識することなく使用することができる。

【００３１】上記のＬＳＩ内蔵ＲＡＭの初期化の論理構
成は，ＬＳＩ内蔵ＲＡＭのソフトシミュレーションにお
いても採用できるため，初期化を含むＲＡＭのシミュレ
ーション動作を高速化することができる。

【００３２】

【発明の効果】本発明によればＬＳＩ内蔵ＲＡＭに対
し，従来は一定以上の時間を要した初期化動作を即時に
疑似的に実行することが可能となり，しかも実質的には
ＲＡＭを初期化したのと同様に動作させることができる
ため，ＲＡＭを用いる処理を効率化することができる。
また，ＬＳＩ内蔵ＲＡＭについてのソフトシミュレーシ
ョンを行う場合にワード数相当の初期化を実行する必要
がなくなり，作業の短縮化を実現できる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】実施例の構成図である。

【図３】初期化のタイムチャートを示す図である。

【図４】初期化後の書込みと読出しのタイムチャートを
示す図である。

【図５】動作中における初期化のタイムチャートを示す
図である。

【図６】従来例の説明図である。

【図７】従来例の初期化のタイムチャートを示す図であ
る。

【符号の説明】

１ ＲＡＭ ２ アドレスデコード部 ３ アドレス出力線 ４ 書込み監視部 ４ａ 監視回路 ５ 読出し制御信号 ６ 読出し制御部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＬＳＩ内蔵ＲＡＭの疑似初期化方式にお
   いて，前記ＲＡＭにアクセスする各アドレスを表す信号
   と書込み制御信号が入力されて読出し制御信号を発生す
   る書込み監視部と，ＲＡＭの読出しデータが入力され前
   記書込み監視部から発生する読出し制御信号により制御
   されて前記読出しデータを出力側へ通過させるか否かを
   制御する読出し制御部とを設け，ＲＡＭ初期化信号を前
   記ＲＡＭへ入力せず前記書込み監視部へ入力し，書込み
   監視部は該ＲＡＭ初期化信号により即座に全てのアドレ
   スに対して読出しを禁止する読出し制御信号を発生し，
   その後前記ＲＡＭに対して書込み制御信号が発生したア
   ドレスに対して読出しを可能となる読出し制御信号を発
   生することを特徴とするＬＳＩ内蔵ＲＡＭの疑似初期化
   方式。
2. 【請求項２】 請求項１において，前記書込み監視部
   は，ＲＡＭの各アドレスに対応して設けられた複数の監
   視回路を備え，各監視回路は前記ＲＡＭ初期化信号によ
   りリセットされ，前記ＲＡＭへの書込み制御信号とその
   アドレスによりセットされ，その後に読出しが行われた
   アドレスは，前記監視回路のセット信号が発生している
   と読出し制御信号を発生することを特徴とするＬＳＩ内
   蔵ＲＡＭの疑似初期化方式。
3. 【請求項３】 請求項２において，各監視回路にＳＲラ
   ッチを備え，該ＳＲラッチは前記ＲＡＭ初期化信号によ
   りリセットされ，前記ＲＡＭへのアドレスのデコード出
   力と書込み信号が共に有効な時にセットされ，セット出
   力信号とアドレス信号の発生により読出しを可とする読
   出し制御信号を発生することを特徴とするＬＳＩ内蔵Ｒ
   ＡＭの疑似初期化方式。