JPS62276636A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は、装置シミュレーションに係わり、特に、大規
模ＬＳＩなどを実際に用いた論理シミュレータに好適な
メモリ制御回路に関する。

〔従来の技術〕

従来、マイクロプロセサなどの市販されるＬＳＩを含ん
で設計された装置に対して行なわれるシミュレーション
は、このＬＳＩをソフトウェアに置換して行なう方式が
とられていた。しかし、この方式によると、ＬＳＩが増
々大規模化するのに伴い、ＬＳＩがもつ全ての機能をソ
フトウエアモデル化することが極めて困難になり、この
ために、その一部の縮退した機能のみをソフトウェアモ
デル化し、これで、不完全ではあるが、シミュレーショ
ンを行なっていた。

そこで、たとえば、特開昭６０−９１４５５号公報に開
示されるように、ＬＳＩをソフトウェアモデルに置換す
るのではなく、ソフトウェアモデルシミュレータの一部
に実際のＬＳＩチップ（以下、実チップという）を用い
て正確かつ迅速にシミュレーションを行なうようにした
いわゆる実チップ連動型シミュレーション方式が提案さ
れ、また、現在では、この方式が採用されつつある。

第６図は実チップ連動型シミュレータの全体構成を示す
ブロック図であって、１はホスト計算機、２は実チップ
搭載ユニット、３は入力バッファ、４は履歴メモリ、５
は実チップドライバ、６は実チップ、７はセンス回路、
８はラッチ回路、９は制御回路、１０はクロック発生回
路、１１はアドレスバス、１２Ａ、１２Ｂはデータバス
、１３は制御線である。

同図において、ホスト計算機１は、制御線１３に制御信
号を出力して実チップ搭載ユニット２を制御することに
より、論理シミュレーションのためのデータを作成し、
データバス１２Ａを介して実チップ搭載ユニット２に送
って記憶させるとともに、論理シミュレーションを行な
うときには、データを実チップ６で処理させ、実チップ
６の出力データをデータバス１２Ｂを介して取り込んで
論理シミュレーションプログラムを実行する。

論理シミュレーションを行なうために、実チップ６でＮ
（但し、Ｎは１以上の整数）回のデータ処理が行なわれ
るとすると、ホスト計算機１はこのＮ回分の処理に必要
なデータを実チップ搭載ユニット２に供給する。この実
チップ搭載ユニット２においては、データバス１２Ａを
通って送られてきたデータは、入力バッファ３を介し、
履歴メモリ４に順次書き込まれる。これらデータの履歴
メモリ４の書込み位置は、制御回路９により、ホスト計
算機１からアドレスバス１１を介して供給されるアドレ
ス信号によって設定される。

論理シミュレーションを行なうときには、ホスト計算機
１からアドレスバス１１を介して制御回路９にアドレス
信号が供給され、この制御回路９により、履歴メモリ４
からデータが実チップ６を１回の処理骨ずつ読み出され
、実チップドライバ５を介して実チップ６に供給される
。実チップ６は順次供給されるデータを処理し、その処
理結果のデータを出力する。この出力データはセンス回
路７に供給されてその論理値が判別され、ラッチ回路８
にラッチされる。履歴メモリ４に記憶されているＮ回分
のデータが全て実チップ６に供給され、これらが処理さ
れると、ラッチ回路８には、実チップ６のＮ回のデータ
処理による出力データが得られ、この出力データがホス
ト計算Ｍｌに読み込まれる。

なお、クロック発生回路１０は、大力バッファ３、履歴
メモリ４、実チップドライバ５などの制御用クロックや
実チップ６の動作クロックを発生する。

ところで、実チップ６のデータ処理に際しては、１回の
データ処理毎に各入力ピン（この人力ピンには、入出力
の兼用ピンも含む）に同時にデータが供給される。また
、各入力ピンが１“、＃Ｏ′ハイインピーダンスの３状
態をとり得るようにするために、１回のデータ処理に必
要な各入力ピンのデータは２ビツトからなっている。こ
のことから、この１回のデータ処理に必要な上記データ
をまとめて入力ベクトルという。

履歴メモリ４にはＲＡＭ　（、ランダムアクセスメモリ
）が用いられるが、その記憶容量Ｘは、実チップ６の入
力ピン数をｍＳ論理シミュレーションを行なうための実
チップ６のデータ処理回数（すなわち、入力ベクトル数
）を、上記のように、Ｎとすると、少なくとも、 ｘ＝ｍ個×２ビット×Ｎ回 である必要がある。通常、小規模な装置のシミュレーシ
ョンに必要なデータ処理回数Ｎは１２８×１０３、ピン
数ｍは６４ピン程度と考えられ、この場合には、履歴メ
モリ４の記憶容量は少なくとも１６メガビツトでなけれ
ばならない。

一方、アドレスバス１１のアドレス信号によって指定で
きるアドレス数、すなわち、ホスト計算機ｌの実アドレ
ス空間には限度があり、履歴メモリ４の記憶容量があま
りにも大きいと、アドレスバス１１のアドレスによって
履歴メモリ４の記憶位置を全て指定するということが不
可能となる。

このために、履歴メモリ４が有するメモリアドレス空間
（すなわち、実メモリアドレス空間）を圧縮制御する必
要がある。その一般的な手法として、たとえば、特開昭
５７−８９１４６号公報に開示されるようなバンク切換
方式が知られている。以下、この方式について説明する
。

このバンク切換方式は、メモリを複数の部分メモリ　（
すなわち、バンク）に区分し、夫々のバンクに共通のア
ドレス信号を用いることによって実メモリアドレス空間
を実アドレス空間内に圧縮するものである。

すなわち、第７図において、１つのメモリ２２はバンク
１，２．・・・・・・、ｔのｔ個のバンクからなるよう
にし、これらバンクでアドレス信号を共通にする。この
結果、各バンク１，２．・・・・・・、ｔのメモリ空間
は同一となり（このメモリ空間を実メモリ空間という）
、この実メモリ空間２１が実アドレス空間２０内に含ま
れることになる。かかるメモリを用いる場合には、同一
アドレスをセロ指定し、この指定毎に指定対象となるバ
ンクがバンク１．２．・・・・・・、ｔと移るようにす
る。

各バンク１，２．・・・・・・、ｔでの１回の書込みあ
るいは読出しビット数はデータバス単位のビット数に等
しい。したがって、データバス１２Ａで転送されてきた
データがバンク１に書き込まれると、次に転送されてき
たデータは同じアドレス信号でバンク２に書き込まれ、
以下同様にして、を回目の同じアドレス信号でｔ番目の
データがバンクｔに書き込まれる。

また、バンクの個数は、実チップ６（第６図）でデータ
処理される１回分のデータが同一アドレス信号で全ての
バンクに書き込まれるように設定される。そこで、上記
のように、実チップ６の入力ピン数をｍとすると、実チ
ップ６でデータ処理される１回分のデータのビット数は
２ビット×ｍピンであるから、データバス１２に転送さ
れるデータを１６ビツトとすると、バンクの数ｔは次の
ようになる。

１６ビツト ここで、ｍ＝６４とすると、ｔ＝Ｂとなる。したがって
、論理シミュレーションを行なうために実チップ６がＮ
＝１２８Ｘ１０３回連続的にデータ回連続行なうとする
と、実メモリ空間は１２８×１０３となり、ホスト計算
機１　（第６図）からのアクセスを充分行なうことがで
きる。

次に、第８図により、かかるバンク切換方式による従来
のメモリ制御回路について説明する。なお、同図におい
て、２３はアドレスデコーダ、２４はバンク切換レジス
タ、２５はＲＡ　Ｍアドレス発生回路であり、第６図に
対応する部分には同一符号をつけている。

メモリ制御回路はアドレスデコーダ２３、バンク切換レ
ジスタ２４、ＲＡ　Ｍアドレス発生回路２５からなり、
制御回路９に設けられている。

いま、履歴メモリ４がｔ個のバンク１，２．・・・・・
・、ｔからなるものとすると、データバス１２Ａを介し
てｔ回データが送られてくる間、アドレスバス１１を介
して同じ内容のアドレス信号がホスト計算機１から送ら
れている。また、さらにバンク切換レジスタ２４には、
ホスト計算機１からデータバス１２Ａを介し、入力ベク
トルを形成するデータが送られる前毎に、バンク切換レ
ジスタ２４の内容を変えるバンクデータが設定される。

このバンク切換レジスタ２４はバンク選択信号Ａを出力
し、履歴メモリ４の各バンク１，２．・・・・・・、ｔ
のいずれか１つのみを書込み可能状態にする。バンク切
換レジスタ２４にホスト計算機ｌからデータバス１２Ａ
を介して最初のバンクデータが設定されると、特定のバ
ンク、ここではバンク１が書込み可能状態に設定される
。そして、データが供給される前毎にバンク２．・・・
・・・、バンクｔが順番に書込み可能状態となる。

また、アドレスバス１１を介してＲＡＭアドレ０００回
路２５にもアドレス信号が供給される。

このＲＡＭアドレス発生回路２５はこのアドレス信号の
内容に応じた行・列アドレスＢとＲＡＭ制御制御信号同
発生し、書込み可能状態にあるバンクの行・列アドレス
Ｂによって決まる位置に、データバス１２Ａを通して転
送されてきたデータがＲＡＭ制御制御信号同期して書き
込まれる。

このようにして、順番に転送されてきたデータカバンク
１．２．・・・・・・、ｔの同一アドレスに順次書き込
まれる。

脂層メモリ４からデータを読み出す場合には、ホスト計
算機１から制御線１３　（第６図）を介して供給される
制御信号により、バンク切換レジスタ２４は、バンク１
，２．・・・・・・、ｔを全て読出し可能状態とし、Ｒ
ＡＭアドレス発生回路２５からの行・列アドレスＢとＲ
ＡＭＩＩＨ３１１信号Ｃとにより、バンク１．２．・・
・・・・、ｔの同一アドレスのデータを全て同時に読み
出すようにする。これらデータが入力ベクトルをなし、
実チップドライバ５を介して実チップ６　（第６図）に
供給される。

なお、同一の実チップ搭載ユニット２で多種類の実チッ
プを使用することができるようにするために、Ｈ歴メモ
リのバンク数は、使用される実チップ６の最大入力ピン
数に応じて設定されるのが一般的である。つまり、各バ
ンクの同一アドレスのビット数の合計（すなわち、メモ
リ幅）が、使用されの最大ピン数の実チップ６に対する
シミュレーション１回分の入力ベクトルのビット数（以
下、入力ベクトルのビット数を入力ベクトルの幅という
）に等しくなるようにしている。

そこで、いま、使用する実チップ６の最大入力ピン数を
６４とし、ホスト計算機１から履歴メモＩＪ　４に供給
されるデータのビット数を１６とすると、上記のように
、履歴メモリ４は８個のバンクから構成されることにな
る。かかる実チップ搭載ユニット２に４８人人力ンの実
チップ６を使用する場合には、６個のバンクを用いれば
充分である。

８個のバンクを夫々バンク１，２．・・・・・・、８と
すると、ホスト計算機の処理速度を高めるために、バン
ク１〜６が用いられる。具体的には、第８図において、
データバス１２Ａを介してデータが６個供給される毎に
、アドレスバス１１を介して供給されるアドレス信号の
内容をホスト計算機１が変化させる。そして、バンク１
から順番に書込み可能状態を移してパンクロを書込み可
能状態とすると、次に再びバンク１が書込み可能状態と
なるように、ホスト計算機１が制御を行なう。

〔発明が解決しようとする問題点〕

ところで、上記従来技術は、回路構成が単純であるが、
上記のように、ホスト計算機１により履歴メモリ４にお
ける各バンクへのデータ書込み前毎に、データバス１２
Ａからの信号によるバンク切換レジスタ２４の内容を書
き換える必要があることから、履歴メモリ４のアクセス
処理速度が低下してデータの書込み時間が長くなるとい
う問題があった。

本発明の目的は、かかる問題点を解消し、人力ベクトル
をバンク単位に分割された履歴メモリに書き込むのに際
し、該Ｈ歴メモリに対するアクセスを高速化したメモリ
制御回路を提供するにある。

〔問題点を解決するための手段〕

上記目的を達成するために、本発明は、履歴メモリのバ
ンクを順番に書込み可能状態に切換える手段としてホス
ト計算機がデータバスを介してデータを供給する毎に発
生される履歴メモリへの書込み指示信号を計数する手段
と、該手段の計数値をデコードしバンク選択信号を発生
する手段とでもって構成する。

〔作用〕

計数手段の計数値は履歴メモリの各バンクに対応してお
り、該計数値に応じたバンク選択信号が得られる。該バ
ンク選択信号により、該計数値に対応したバンクのみが
書込み可能状態に設定され、これにデータが書き込まれ
る。このために、ホスト計算機はバンク切換えのための
データ処理を行なう必要はない。

〔実施例〕

以下、本発明の実施例を図面によって説明する。

第１図は本発明によるメモリ制御回路の一実施例を示す
ブロック図であって、９′はメモリ制御回路、２６はバ
ンク切換手段、２７はカウンタ、２８はデマルチプレク
サであり、第８図に対応する部分には同一符号をつけて
重複する説明を省略する。

第１図において、バンク切換手段２６はカウンタ２７お
よびデマルチプレクサ２８からなり、履歴メモリ４の各
バンク１，２．・・・・・・、ｔを順番に切換えるため
のバンク選択信号Ａを出力する。

カウンタ２７は、初期値をＯとし、ホスト計算機１から
制御線１３（第６図）を介して供給される制御信号の１
つであるメモリライト信号Ｗをカウントアツプする。こ
のメモリライト信号Ｗは履歴メモリ４への書込みを指示
するものであり、データバス１２Ａを介してデータが転
送される毎にホスト計算機１から発生する。

デマルチプレクサ２８はカウンタ２７のカウント値ｎを
デコードし、履歴メモリ４のバンク１〜ｔのいずれか１
つを書込み可能状態とするバンク選択信号Ａを生成して
出力する。すなわち、カウンタ２７のカウント値ｎはバ
ンク１〜ｔのいずれかに対応している。

いま、シミュレーション対象となる実チップの入力ピン
数を６４とし、データバス１ｚＡｉ介して供給されるデ
ータのビット数を１６とす乞と、ｔ＝３であって、７歴
メモリ４は８個のバンクに分割される。これらバンクを
バンク１．２．・・・・・・。

としているが、これはカウンタ２７のカウント値ｎと対
応づけるためであり、格別意味があるものではない。こ
の場合には、カウンタ２７は３ビツト８進カウンタを用
いることができる。カウント値ｎは３ビツトの２進数で
あり、これを〔〕２でかこって表現することにする。

デマルチプレクサ２８はこのカウント値ｎをｔビットの
バンク選択信号Ａにデコードする。いま、デマルチプレ
クサ２８からバンク１．・・・・・・、ｔに夫々供給さ
れる信号をａｌ＋　ａ２＋・・・・・・、ａ、（但し、
ａ　１．　ａ　２．・・・・・・、ａｌは“１“、＃０
“の２進信号であり、＃１″のときバンクは書込み可能
状態になるものとする）とすると、バンク選択信号Ａは
（ａｔ、・・・・・・＋ａ２．ａｌ）で表わされる。し
たがつて、カウンタ２７のカウント値ｎが（１０１）　
２とすると、バンド選択信号Ａは（ＯＯＯ１００００〕
となり、バンク５のみが書込み可能状態となる。

次に、この実施例の動作を第２図によって説明する。

いま、カウンタ２７が初期設定されてそのカウント値ｎ
が０のときには、デマルチプレクサ２８からは最後のバ
ンクｔを書込み可能状態とするバンク選択信号Ａが出力
されている。そこで、ホスト計算機が書込み処理を開始
すると、ホスト計算機はアドレスバス１１を介してアド
レス信号を供給し、実メモリアドレス（各バンクに対す
るアドレス）を設定するとともに、ローレベルのメモリ
ライト信号Ｗを出力する。このメモリライト信号Ｗの立
下りエツジでカウンタ２７は１だけカウントアツプし、
カウント値ｎが１となる。このカウント値ｎはデマルチ
プレクサ２８によってデコードされ、バンク１を書込み
可能状態とするバンク選択信号Ａが形成される。

すなわち、このバンク選択信号Ａはバンク１へのライト
イネーブル信号となるものであり、バンクとしてダイナ
ミックＲＡＭを用いると、ライトイネーブルのオン期間
中、行アドレスとそのストローブ信号であるＲＡＳ、列
アドレスとそのストローブ信号であるＣＡＳとにより、
入力データをＲＡＭの指定位置に書き込むいわゆるアー
リライトサイクルで書込み動作が行なわれる。なお、行
アドレス、列アドレスはＲＡＭアドレス信号発生回路２
５で発生される行・列アドレスＢであり、ＲＡＳ、ＣＡ
Ｓは同じ＜ＲＡＭ制御信号Ｃである。

このようにして、バンク１へのデータＤ、の書込みが終
り、次のメモリライト信号Ｗが供給されると、その立下
りエツジでカウンタ２７のカウント値ｎは２となり、上
記のようにしてバンク２でのデータＤ２の書込みが行な
われる。以下同様にして各バンクでのデータ書込みが行
なわれ、カウンタ２７のカウント値ｎが（ｔ−１）のと
きにメモリライト信号が供給されると、カウント値ｎは
０になってデマルチプレクサ２８から最後のバンりｔを
書込み可能状態とするバンク選択信号Ａが出力される。

これを、８個のバンクを切換えるために、カウンタ２７
に３ビット日進カウンタを用いた場合で説明すると、バ
ンク７のデータ書込みに際しては、カウンタ２７のカウ
ント値ｎは（Ｌ　１１）　ｚであるが、次にメモリライ
ト信号Ｗが供給されると、このカウント値ｎは（０００
）２　となり、バンク８が書込み可能状態となる。

このようにして、を個のバンクの全てのデータ書込みが
終ると、履歴メモリ４に１つの入力ベクトルが書き込ま
れたことになる。複数の入力ベクトルを連続して履歴メ
モリ４に書き込む場合には、上記のようにしてｔ個のバ
ンクへの書込みが終る毎にアドレスバス１１を介して供
給されるアドレス信号の内容を変え、上記のバンク切換
によるデータ書込みを行なえばよい。

第３図は上記実施例を用いた場合のホスト計算機のデー
タ書込み処理手順を示すフローチャートである。

まず、バンクの番号を計数するカウンタ変数ＣＮＴを零
に初期設定する（ステップＳｌ）。次に、カウンタ変数
ＣＮＴが値【に等しいか否かを判定しくステップＳ２）
、書込み可能状態のバンクにデータを送って実メモリア
ドレスに対するデータの書込みを行なう（ステップ３３
）。そして、カウンタ変数ＣＮＴを１だけ増加させた後
（ステップＳ４）、ステップＳ２に戻る。この一連の処
理を繰り返し、この処理が行なわれる毎に順次バンクに
データが書き込まれる。カウンタ変数ＣＮＴが値ｔに等
しくなると、を個のバンク全てにデータが書き込まれ、
１つの入力ベクトルの書込み処理が完了する。

複数の入力ベクトルを連続的に書き込む場合には、実メ
モリアドレスを順次変更し、各実メモリアドレス毎に同
様の処理を行なえばよい。

先に説明した従来のバンク切換方式においては、ステッ
プＳ２，３３間の■でバンク切換レジスタ２４（第６図
）への書込み処理が必要である。しかし、上記実施例で
は、バンク切換えのためのホスト計算機の処理が不要と
なり、ホスト計算機の処理速度が向上して履歴メモリへ
のデータ書込みに要する時間が大幅に短縮されることに
なる。また、メモリ制御回路へのデータバスが不要とな
り、これをＬＳＩ化するに際し、ピン数を削減できる。

第４図は本発明によるメモリ制御回路の他の実施例を示
すブロック図であって、２７′はカウンタ、２９はレジ
スタ、３０は判別回路であり、第１図に対応する部分に
は同一符号をつけて重複する説明を省略する。

第１図で示した実施例は、人力ベクトルの幅が一定の場
合についてのものであったが、第４図に示すこの実施例
は、さらに、入力ベクトルの幅を可変とすることができ
るようにしたものである。

第１図において、バンク切換手段２６はカウンタ２７′
、デマルチプレクサ２８、レジスタ２９および判別回路
３０からなり、履歴メモリ４の各バンク０．１．・・・
・・・、　　（ｔ−１）を順番に切換えるためのバンク
選択信号Ａを出力する。

カウンタ２７′は、ホスト計算機１から制御線１３　（
第６図）を介して供給されるメモリライト信号Ｗを１つ
ずつアップカウントする点について第１図におけるカウ
ンタ２７と同様であるが、さらに、クリア端子を有し、
判別回路３０が出力する入力ベクトル完了信号りによっ
てクリアされる。

レジスタ２９は、シミュレート対象となる実チップの入
力ベクトルを記憶するために用いられる履歴メモリ４で
のバンクの数に等しい数値ｌを格納する。この数値２は
、履歴メモリ４での全バンク数ｔに対し、１≦ｌ≦ｔの
関係がある。

第４図においては、第１図の実施例とは異なり、履歴メ
モリ４中の各バンクに０から番号をつけてバンク０，１
．・・・・・・、　　（ｔ−１）としているが、これも
カウンタ２７′のカウンタ値ｎとバンクとを対応づける
ためである。つまり、カウント（Ｉ！、ｎが零のときに
は、バンク０が書込み可能状態となるようにして対応づ
けている。

そこで、シミュレーション対象となる実チップの最大入
力ピン数を６４とし、データバス１２Ａを介して供給さ
れるデータのビット数を１６とすると、履歴メモリ４は
８個のバンクＯ〜７に分割され、カウンタ２７′は３ビ
ツト８進カウンタを用いると、そのカウント値ｎは６４
人カピンの実チップに対して最大７（１１１）ｚとなる
。このときにメモリライト信号Ｗが供給されるとＯに戻
る。したがって、この場合には、判別回路３０によるカ
ウンタ２７′のクリア動作とは関係なくカウンタ２７′
は初期値Ｏになる。

レジスタ２９に格納される値ｌは、データ書込みを行な
う前に、ホスト計算機からデータバス１２Ａを介して供
給される。上記のように、最大入力ピン数が６４までの
種々の実チップをシミュレーション対象とする場合には
、レジスタ２９に格納される値ｌは１〜８である。

次に、ｔ＝８とし、２４人カピンの実チップをシミュレ
ーション対象とした場合の動作第５図により説明する。

この場合には、履歴メモリ４の使用されるバンクは２×
２４÷１６＝３個であるから、レジスタ２９に格納され
る値ｌは（Ｏｌ　１）　Ｚである。また、このことから
、第５図では、バンク選択信号Ａとして、４個のバンク
０．Ｌ　　２．３に対する信号ａ０〜ａ、のみを示して
いる。

カウンタ２７′が入力ベクトル完了信号りによってリセ
ットされると、そのカウント値ｎは〔０００）ｚとなる
。なお、第５図では、これを１０進数で表わしている。

以下はこのカウント値ｎを１０進数で説明することにす
る。このカウント値ｎはデマルチプレクサ２８でデコー
ドされ、ａｏが１＃に、ａＩ、ａ！。ａ、が＃０″とな
る。これによってバンクＯが書込み可能状態となり、デ
ータバス１２Ａを介して供給されるデータＤ０がバンク
Ｏに書き込まれる。

次に、低レベルのメモリライト信号Ｗが供給され、その
立下りエツジでカウンタ２７′はｌだけカウントアツプ
し、そのカウント値ｎが１となる。

このカウント値ｎがデマルチプレクサ２８でデコードさ
れてａ（１，ａ２＋　ａ３は’Ｏ’、ａｌ　は＃１“と
なる、このカウント値ｎはレジスタ２９に格納されてい
る値ｌ、すなわち３と一致しないから、バンク１のみが
書込み可能状態となり、次のデータＤ、が書き込まれる
。

このようにして、バンク３に対してデータＤ２の書込み
が行なわれ、次いでメモリライト信号Ｗが供給されると
、その立下りエツジでカウンタ２７′のカウント値ｎは
３となる。このために、デマルチプレクサ２８からの信
号ａ３が＃１＃となってバンク３が書込み可能状態とな
る。しかし、一方では、カウント値ｎが判別回路３０で
レジスタ２９に格納されている３の値ｅと比較され、両
者が一致していることから、判別回路３０から入力ベク
トル完了信号りが出力されてカウンタ２７′はクリアさ
れる。このために、バンク３は書込み可能状態が直ちに
解除され、代りにバンク０が書込み可能状態となる。こ
のように、バンク３が書込み可能状態となる期間ｔ。が
存在するが、この期間ｔａｓは、データ書込みディセー
ブル期間として、バンクへのデータ書込みの禁止期間と
すればよく、また、実際には充分短かい期間であるので
、この期間ｔａｓが問題となることはない。

この実施例を用いた場合のホスト計算機のデータ書込み
処理手順は、第１図に示した実施例を用いた場合のホス
ト計算機のデータ書込み処理手順と同じであり、第３図
に示すように表わすことができる（なお、この場、合に
は、ステップＳ２でｔの代りにｌとなる）。第４図にお
けるカウンタ２７′の入力ベクトル完了信号りによるク
リア動作は、第３図において、ステップＳ２における［
ｙｅｓｊ判定後の■に位置するが、このための処理もホ
スト計算機には不要であり、ホスト計算機に負担をかけ
ずに、また、ホスト計算機の処理速度を高めて、種々の
実チップの論理シミュレーションが実行可能となる。

〔発明の効果〕

以上説明したように、本発明によれば、複数のバンクに
分割された履歴メモリの入力ベクトルの書込みに際し、
バンク切換えのためのホスト計算機での処理手順を不要
として該ホスト計算機の処理速度を大幅に高め、該履歴
メモリへのデータ書込み時間を大幅に短縮させることが
できる。

【図面の簡単な説明】

第１図は本発明によるメモリ制御回路の一実施例を示す
ブロック図、第２図はその動作を示すタイムチャート、
第３図は入力ベクトル書込み時のホスト計算機の処理動
作を示すフローチャート、第４図は本発明によるメモリ
制御回路の他の実施例を示すブロック図、第５図はその
動作を示すタイムチャート、第６図は実チップの連動型
シミュレータの全体構成を示すブロック図、第７図は実
メモリアドレス空間の圧縮方法の一例を示す模式図、第
８図はバンク切換方式による従来のメモリ制御回路の一
例を示すブロック図である。 １・・・・・・ホスト計算機、４・・・・・・履歴メモ
リ、９′・・・・・・メモリ制御回路、２６・・・・・
・バンク切換手段、２７．２７’・・・・・・カウンタ
、２８・・・・・・デマルチプレクサ、２９・・・・・
・レジスタ、３０・・・・・・判別回路。 第１図 ９′ 第２図 Ａ　　　　　　　　　　ハ゛ンク１へのライトイネ−ア
ル　　　　ハ゛ング２Ｄｉｎ　　　　　　　　　　　　
　　　　　ＤＩ　　　　　　　　　　　　　　　　　　
　　　　　Ｄ２第３図 第４図 第５図 デ：グＤｉｎ　　　　　　　　　Ｄｏ　　　　　　　Ｄ
＋　　　　　　　　０２　　　　　　　Ｄ。 第６図 第７図

Claims (1)

1. 【特許請求の範囲】 １、半導体集積回路部品を用いて論理シミュレーション
   を行なうために、同時書込み可能な複数のバンクに分割
   された履歴メモリへのデータの書込みを制御するととも
   に、該履歴メモリから該データを該半導体集積回路部品
   の入力ベクトルとして読出し制御するメモリ制御回路に
   おいて、該履歴メモリへの該データの書込みを指示する
   信号を計数する第１の手段と、該第１の手段の計数値に
   応じて該バンクを順番に書込み可能状態とする第２の手
   段とを有し、該データを該バンクの夫々に順番に書き込
   むことができるように構成したことを特徴とするメモリ
   制御回路。 ２、特許請求の範囲第１項において、前記第１の手段は
   、前記信号を計数するカウンタと、前記半導体回路部品
   の入力ピン数に応じた値が設定されるレジスタと、該カ
   ウンタの計数値と該レジスタの設定値とが一致したとき
   に出力信号を発生する判別回路とからなり、該出力信号
   で該カウンタをクリアすることにより、前記半導体集積
   回路部品の入力ピン数に応じた個数の前記バンクを順番
   に書込み可能状態とすることができるように構成したこ
   とを特徴とするメモリ制御回路。