JPH0728624A - ソート装置及びソート方法 - Google Patents

ソート装置及びソート方法

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JPH0728624A
JPH0728624A JP5173167A JP17316793A JPH0728624A JP H0728624 A JPH0728624 A JP H0728624A JP 5173167 A JP5173167 A JP 5173167A JP 17316793 A JP17316793 A JP 17316793A JP H0728624 A JPH0728624 A JP H0728624A
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JP5173167A
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Yasunori Kasahara
康則 笠原
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F7/22—Arrangements for sorting or merging computer data on continuous record carriers, e.g. tape, drum, disc

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Abstract

(57)【要約】 【目的】 所定のメモリ規模でもその２倍のデータ入力
に対しソートが可能なソート装置またはソート方法を得
る。 【構成】 順次増加するローカルメモリと対応するソー
ティング用のローカルプロセッサを縦続接続する縦続接
続手段と、ソートすべき２Ｎ件の入力に対して、順次増
加する各ローカルメモリのメモリ領域数の総和をＮ以上
としたメモリと、各ローカルメモリが１巡目のソーティ
ング時には対応ローカルプロセッサの制御を受け、２巡
目のソーティング時には各ローカルメモリが異なるアド
レスを持つ単一メモリとして単一プロセッサの制御を受
けるよう、アドレス及びデータラインの切換手段を備え
た。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、大量のデータを高速
にソート処理するソート処理装置と、ソートプロセッサ
を使用した高速ソート方法に関するものである。
【０００２】
【従来の技術】本願発明の先行技術としては、特開昭６
３−８６０４３号があり、図１６は同論文中に示された
従来のハードウェアソータの構成図の一例で、図１７は
図１６を簡略化して図示したものである。図において、
１は入力段のローカルプロセッサ、２は次段のプロセッ
サ、以下３ないし６は３段目、ｎ−２段目、ｎ−１段
目、ｎ段目のローカルプロセッサである。１１は入力段
のローカルメモリ、１２は次段のローカルメモリ、以下
１３ないし１６は３段目、ｎ−２段目、ｎ−１段目、ｎ
段のローカルメモリである。２０はこれから構成される
ハードウェアソータで、３０は外部記憶装置としてのデ
ィスク装置、３１はディスク制御装置、３２は両者を結
ぶデータ転送路である。３３は他のデータ転送路、３４
はシステムからソータ装置２０等へデータを送るデータ
入力転送路、３５はソート装置２０からのデータ出力転
送路、４０はメモリバスである。４１はシステム制御装
置、４２はチャネルインターフェース、４３はホストと
の間のデータ転送路である。また、１０１は主メモリ
等、十分大きな容量のメモリと汎用プロセッサとからな
るソートデータ駆動装置である。
【０００３】次に動作について説明する。今、Ｎ（＝２
n でｎは整数）個のレコードのソートを行なうものとす
る。２ウェイマージを行なう、つまり２入力をマージす
るプロセッサをｎ(＝ｌｏｇ2 Ｎ)台用意し、１次元状に
結合する。第ｉ番のプロセッサは２i-1 レコード分のメ
モリを持つ。即ち、Ｍ1 １１は１レコード分、Ｍ2 １２
は２レコード分、Ｍ3 １３は２2 ＝４レコード分、・・
・Ｍn １６は２n-1 のメモリを持つ。Ｎ個のレコードは
シリアルに第１番目のプロセッサＰ1 １に入力され、第
ｉ番目のプロセッサは第ｉ−１番目のプロセッサから送
られてくる２i-1 件のレコードからなるソートされたス
トリングを２本マージして２i レコードからなる一本の
ストリングを生成し、第ｉ＋１番目のプロセッサへ送出
する。このように第１６図のハードウェアソータはパイ
プラインマージソートを順に実行していく。
【０００４】さらにマクロな動作について説明する。は
じめにディスク装置３０内のデータはディスク制御装置
３１によりデータ転送路３２から読み出され、データ転
送路３３を通してハードウェアソータ２０に入力され
る。また、３０から読み出されたデータは３１、４１、
４２を経た後、再び４２、４１、３１を通って２０へ入
力される場合も同様である。ハードウェアソータ２０内
では各ソートプロセッサＰ1 １〜Ｐn ６と各プロセッサ
のローカルメモリ装置１１〜１６を用いて順にパイプラ
インマージソートが行なわれ、ソート結果がデータ転送
路３５を通してメモリバス４０に出力され、そのデータ
はシステム制御装置４１が読み込み処理をしたり、ある
いはチャネルインターフェース４２を介してデータ転送
路４３を通してホスト計算機に送られる。ここで、シス
テム制御装置４１、ディスク装置３０、ディスク制御装
置３３を含めてソートデータ駆動装置１０１として全体
を簡略に図示したものが図１７である。
【０００５】次にソートエレメント内部の動作について
説明する。各ソートプロセッサ１〜６は前段のプロセッ
サから送られてくるストリングのマージ操作を繰り返
し、１段経る毎にその長さを２倍に伸ばしてゆく。この
操作は基本的には次の２つのフェーズからなる。 第０フェーズ：前段から送られてくる最初のストリング
のレコードをメモリに格納する段階である。最初のスト
リング全体を前段から受け取ると、内部状態は次の第１
フェーズに遷移する。 第１フェーズ：この段階では、ソートプロセッサはメモ
リ内の最初のストリングと新たに入力されるストリング
をマージし、マージされたストリングを次段へ出力す
る。 こうして入力側の段から順々にソートして次段に出力す
ることを繰り返し、一巡のソートで最終段の出力が所定
のソート出力となる。図１８はこれを動作概念図で示し
たものである。
【０００６】次に上記の２つの段階を経由したソートプ
ロセッサの動作を以下に述べる。フェーズ１、２のマー
ジ操作中はソートプロセッサは１つのレコードを受け取
り、２つのストリングから２レコードを比較し、そして
大きい方かまたは小さい方のレコードを次段のソートプ
ロセッサに対して出力する。こうして、ソートプロセッ
サは１レコードを受け取り１レコードを送り出し、互い
にパイプライン・セグメントを形成する。従って、操作
に必要なメモリ容量は操作中は一定であり、２本のスト
リングの先頭レコードを取り出すシーケンスはランダム
でありメモリ中で一定のソートシーケンスを保つために
は、出力したレコードの格納領域に新たに入力されるレ
コードを格納する様々なメカニズムが必要である。
【０００７】さらにタイミングについて説明する。レコ
ードは任意の長さのデータ部と２ワード長のポインター
部からなる。上述したしたように、パイプラインはレコ
ード、ワード、バイト、そしてビット単位で形成され得
るが、ここではパイプラインの１セグメントは１ワード
・プロセッシングで説明する。第１フェーズと第２フェ
ーズでは、ソートエレメントはメモリから２つのストリ
ングの先頭ワードを読み出しこれらを比較すると、同時
に前段から送られてくるワードをメモリへストアする。
こうして、１ワード処理するためにメモリには３回のア
クセスが必要である。１ワード処理は３クロックからな
り、それらはストリング０のリードサイクル、ストリン
グ１のリードサイクル、そして入力ストリングに対する
ライトサイクルである。この様子を図１９に示す。ライ
トサイクルにおいてソートエレメントは大きい（または
小さい）方のレコードを次段へ出力する。このようにし
てワードレベルのパイプラインが構成される。
【０００８】
【発明が解決しようとする課題】従来のハードウェアソ
ータのメモリ装置は以上のように一般に前段の２倍の容
量のメモリ装置を持ったソートプロセッサを線型に繋い
で構成されており、ソートプロセッサの段数ｎと最終段
のメモリ容量２n によりソート可能なレコード件数は規
定される。但し、本ソータは、同一のファイル内では固
定長レコードソートを行なうものの、そのレコード長に
は最終段メモリ容量による最大値以外に制限がなく、任
意のレコード長に対して高速で効率的なソート処理が理
論上は可能である。しかし、電子計算機のシステム構成
上、或は、実装上の制限から適当な段数で打ち切り、そ
れで賄えない大容量（レコード数×レコード長）データ
に対してはソフトウェア的に処理しなければならないと
いう課題があった。
【０００９】この発明では上記のような課題を解消する
ためになされたもので、新たに大容量のメモリ装置やソ
ートプロセッサを付加せず、従来の大きさの内蔵型ソー
ト処理装置の規模でも、比較的大容量のソートができる
ソート装置又は方法を得ることを目的としている。
【００１０】
【課題を解決するための手段】この発明に係わるソート
装置は、順次増加するローカルメモリと対応するソーテ
ィング用のローカルプロセッサを縦続接続する縦続接続
手段と、ソートすべき入力数２Ｎ（Ｎは任意の整数）に
対する上記順次増加する各ローカルメモリのメモリ領域
数の総和をＮ以上としたメモリと、各ローカルメモリが
１巡目のソーティング時には対応ローカルプロセッサの
制御を受け、２巡目のソーティング時には各ローカルメ
モリが異なるアドレスを持つ単一メモリとして単一プロ
セッサの制御を受けるよう、アドレス及びデータライン
の切換手段を備えた。また請求項２の発明のソート装置
は、請求項１の発明と同様構成で、最終ローカルメモリ
の容量をＮ／２としたとき、少なくとも他の１つのロー
カルメモリの容量もＮ／２としたメモリ構成とし、２巡
目の切換手段も、最終段とこの他の１つのローカルメモ
リとを対象とした。更に、請求項３の発明のソート装置
は、請求項１の構成のソート装置を複数台縦続接続可能
な第２の縦続接続手段と、１巡目のソート時にはそれぞ
れのローカルプロセッサの制御を受け、ｎ（ｎは２以上
の整数）巡目のソート時には、ソート時には各ローカル
メモリが異なるアドレスを持つ単一メモリとして単一プ
ロセッサの制御を受けるよう、アドレス及びデータライ
ンの切換手段を備えた。
【００１１】請求項４のソート方法は、順次増加するロ
ーカルメモリと対応するソーティング用のローカルプロ
セッサと、各ローカルプロセッサを縦続接続する縦続接
続手段と、ソートすべき入力数２Ｎ（Ｎは整数）に対し
これら順次増加する各ローカルメモリのメモリ領域数の
総和をＮ以上としたメモリと、各ローカルメモリが単一
メモリとしても制御を受けられるアドレス、データライ
ンの切換手段を備え、第１のＮ件の入力の１巡目のソー
ティング時には各ローカルプロセッサと対応ローカルメ
モリとでソートをするステップと、第２のＮ件の入力の
ソートも同様に行うステップと、ソートされた後のいず
れかのＮ件の入力データを各ローカルメモリに記憶させ
るステップと、２巡目のソーティング時には各ローカル
メモリを単一メモリとして制御して、ソートされた他の
Ｎ件の入力データとソートして２Ｎ件のソート出力を得
るステップを備えた。
【００１２】また請求項５の発明のソート方法は、順次
増加するローカルメモリと対応するソーティング用のロ
ーカルプロセッサと、各ローカルプロセッサを縦続接続
する縦続接続手段と、ソートすべきＮ＋ｍ以上（Ｎ、ｍ
はそれぞれ整数）の入力数に対しこれら順次増加する各
ローカルメモリのメモリ領域数の総和をＮ以上としたメ
モリを備え、１巡目のソーティング時にはＮ件の入力
を、各ローカルプロセッサと対応ローカルメモリとでソ
ートをするステップと、残存入力データｍを各ローカル
メモリに記憶させるステップと、２巡目のソーティング
時にはソート後のＮ件のデータを入力とし、上記ｍデー
タとソートしてＮ＋ｍ件のソート出力を得るステップを
備えた。請求項６の発明のソート装置または方法は、請
求項１ないし請求項５のいずれかの発明で、更に、最初
のソートを実施中に、ソートの終わった入力側から次の
ソートのために残存データを順次各ローカルメモリに記
憶させるようにした。請求項７の発明のソート装置また
は方法は、請求項１ないし請求項５のいずれかの発明
で、更に、第２のソートとは別のバスによりデータを入
力段側から順次各段のローカルメモリに記憶させ、後段
が記憶中に第１のソートデータバスからのデータとロー
カルメモリに記憶させた入力側の段から順次ソートを開
始させるようにした。
【００１３】
【作用】この発明によるソート装置は、２Ｎ件の入力デ
ータに対し、各１巡目でＮ1 とＮ2 件のソートデータが
生成され、２巡目で２Ｎ件のソートデータが生成出力さ
れる。請求項３のソート装置は、例えば４Ｎ件の入力デ
ータに対し、各ソート装置が２巡目で各２Ｎ件のソート
データを出力し、縦続接続した３巡目で４Ｎ件のソート
データが生成出力される。縦続接続する装置の台数を増
せば、最終の生成出力データの件数が更に全メモリ容量
の２倍に大きくなる。請求項５のソート方法は、ソート
処理手段がｍ段でＮ件までの処理ができるとき、２巡目
でＮ＋ｍ件のソートデータが生成出力される。請求項６
のソート装置または方法は、２巡目以降のソートのため
のメモリへのデータストアが早い時点で開始される。請
求項７のソート装置または方法は、２巡目以降のソート
処理が早い時点で開始される。
【００１４】
【実施例】
実施例１．以下、この発明の一実施例を図について説明
する。図１において１０１は機能的には図３の４１のシ
ステム制御装置と３１のディスク制御装置を含んだソー
トデータ駆動装置で、３３のソートデータ入力パスを通
り１に入力される。１ソートプロセッサＰ1 、２は１に
続くソートプロセッサＰ2 、３は２に続くソートプロセ
ッサＰ3 、・・・５は６のソートプロセッサＰn の前段
のソートプロセッサＰn-1 で、それぞれローカルメモリ
Ｍ1 １１、Ｍ2 １２、Ｍ3 １３、・・・、Ｍ１５n-1 、
Ｍn １６を備え、アドレス、データバスをドライバ／レ
シーバ９を介してローカルメモリバス１１１で繋がれて
いる。また、ソートプロセッサＰn とは全段のローカル
メモリがアドレス、データバスを上のドライバ／レシー
バ１０を介して一度にアクセス出来る。マージソートさ
れたデータストリームは３５のソート出力データパスを
通り１０１のソートデータ駆動装置、或は、さらに図４
に示されたチャネルインターフェイス４２を通ってホス
ト計算機４３へ戻される。
【００１５】本発明の新規部分はドライバ・レシーバ１
１０と、少なくともある量のメモリ８を追加し、かつ全
体のアドレスが重複しないようにしたローカルメモリ
と、ソートプロセッサ６である。図２〜図４にデータバ
スの構成ブロック図でｎ＝１９とした時の例を示す。特
に図３に示すように、９、１０の双方向バス切換を３ス
テート制御のドライバー／レシーバでインプリメントす
るか、或は図４で示すようにＬＳＩ化を考慮した２１の
セレクタ構造とすることで対応できる。即ち、各段のソ
ートプロセサ・コア部からのデータと１９段からの出力
データを選択出力するか、メモリから各段のメモリから
読み込まれるデータと前段のメモリからのデータを選択
するためのセレクタである。尚、２０は３ステート出力
の入出力バッファである。破線で囲まれた部分がＬＳＩ
に相当する。ここで６６０はソートプロセッサ間の同期
をとる基本共通クロック信号、６５０は隣接ソートプロ
セッサ間データ転送バスである。即ち、６で出力するデ
ータをメモリＭ19以下のメモリに書込むパスとＭ19以下
のメモリから読み出すデータを６に入力することができ
る。
【００１６】双方向バス切換を行うアドレスバスの一般
形を図に、また図にはアドレスバスの構成ブロック図で
ｎ＝１９とした時の例を示す。アドレス信号は各段のソ
ートプロセッサ出力のアドレスとＰn 出力のアドレスを
切り分けるバス・ドライバ９と１０で分離される。即
ち、各段でソート処理実行時には９がイネーブルとなり
１０の出力はディセーブルである。逆に全段メモリ共通
使用時は１０がイネーブルで９がアドレスバスをディセ
ーブルとする。
【００１７】従って全段のメモリ共通化使用時と各段個
別アクセス時のメモリのアクセス制御は対象メモリブロ
ックがＳＲＡＭアレイの時はチップセレクト信号で行わ
れる。また、ＤＲＡＭアレイの時は例えば、ニブル・ア
クセス・モード、ページ・アクセス・モード及び通常の
リード／ライトモード時では、カラム・アドレス・スト
ローブ信号等の制御信号を図７で示す９１のアドレスデ
コード回路をとおして生成し、さらにセレクタ回路９０
で対象を切り分けることで制御できる。
【００１８】図２ないし図７の切換バスと切換手段を用
いた図１の構成のソート装置の動作を説明する。図８と
図９は１巡目と２巡目の各ローカルメモリとソートプロ
セッサのアクセスの様子を説明した図である。さて、初
段プロセッサ１に入力されたデータのレコード個数Ｎ’
が２n 件以下の時は、従来通り各段のソートプロセッサ
Ｐi とローカルメモリＭi で並列マージ処理され、１巡
目で最終段プロセッサ６から出力される。しかし入力件
数Ｎ’が２n+1 以上で２n+1 未満の時は、まず２n と、
残りのレコードのマージされたレコードを２本生成す
る。この時の各ローカルメモリと各ソートプロセッサの
動作は図９に示す関係となる。これは従来と同様であ
る。この２n 個とＮ’−２n 個のマージソートされた２
本のストリングがソート出力バス３５を通りソートデー
タ駆動装置１０１に戻される。
【００１９】次いでどちらか一方のマージソートされた
ストリングが結果的に各ローカルメモリに記憶されるこ
とになる。例えばストリームの先頭にプロセッサ１ない
し５をスキップさせるフラグを付し、２巡目の１回目の
データとして入力データ転送路３３に送る。このストリ
ームはプロセッサ１ないし５をスキップして最終段プロ
セッサ６に達すると、メモリのアドレス空間が全ローカ
ルメモリが１つのメモリになるよう繋がり、バス１２
１、１２２、１２３等を通って各ローカルメモリ８、１
１ないし１６にアドレスとデータが授受される。また図
２ないし図７で述べたように、ドライバ／レシーバのコ
ンテンションが発生しないような制御を行って、ソート
プロセッサ６が容量２n の単一メモリを持ってソート処
理を行えるようになる。図９に２巡目の各メモリと、最
終段プロセッサ６の接続の関係を示す。次いで、ソート
データ駆動装置１０１に残存する他方のストリングを入
力データ転送路３３から入力し、ソートプロセッサ６に
ソート処理をさせる。こうして２巡目の２回目には、ソ
ート出力バス３５よりＮ’個のレコード長を持つ１本の
完全にマージソートされたストリームが得られる。
【００２０】実施例２．上記実施例では、２巡目のロー
カルメモリとして全メモリを利用する例を示した。しか
し必ずしも全メモリを使用する必要はない。一般に上記
ソート処理ではソート処理をする最終段のメモリに最も
大きな容量がいる。従って少なくとも他にそれと同様な
容量のローカルメモリがあればそれでもよい。この場合
には全体のローカルメモリ容量は大きくなるが、２巡目
のバスの切換手段の規模が小さく、メモリアドレスの管
理が簡単になる利点がある。
【００２１】実施例３．この発明の他の実施例を図につ
いて説明する。図１０において、１０１のソートデータ
駆動装置、１ないし６のプロセッサ、１１ないし１６の
メモリは実施例１と同様である。プロセッサ１の入力
は、入力ストリーム制御信号５１により制御される入力
データストリーム選択部５０を通して、ソートデータ駆
動装置からの入力か、前段の同様ソート装置出力からを
選択できる。つまり、単独使用か、複数個のソート装置
の縦続接続かを選択できる。また、各ローカルメモリ
は、ドライバ・レシーバ９を介して、アドレス、データ
バスでローカルメモリバス１１１と繋がっている。また
ソートプロセッサＰn は、ドライバ・レシーバ１０を介
して全段のローカルメモリをアクセスできる。マージソ
ートされたデータストリームは、出力データストリーム
選択信号５４により、その出力を出力データ選択部５３
で、単独ソート時の出力か、後段への出力データストリ
ームバス５２に切換られる。この出力データ選択部５３
を更に出力データストリームバス５２に縦続接続してい
くことで、ソート可能な件数を大きくできる。後段にデ
ータ出力しない場合は、出力データストリームはソート
データ駆動装置１０１、または従来例で説明したチャネ
ルインターフェース４２を経由してホスト計算機４３へ
戻される。
【００２２】次に図１０の構成のソート装置を縦続接続
した時の動作を説明する。入力のデータのレコード個数
Ｎ’が２n+1 以上で２n+2 件以下である時を説明する。
まず２n のデータがそれぞれ前のソート装置と後のソー
ト装置で単独でマージソートされてソートデータ駆動装
置１０１に送られる。残りのレコードも必要に応じてマ
ージされ、２n+1 と残りのＮ’−２n+1 のマージされた
レコードを合計２本生成する。なお、このソートのやり
方は、種々の組み合わせがある。さて、その後縦続接続
をする。そして２巡目の初めに、どちらか一方のマージ
ソートされたストリングを前段のプロセッサ１に送り、
そのまま後段の最終段プロセッサ６に伝えられ、これら
のデータが結果的に各ローカルメモリに記憶されること
になる。
【００２３】このとき、メモリのアドレス空間が全ロー
カルメモリが１つのメモリになるよう繋がり、バス１２
１、１２２、１２３等を通って各ローカルメモリ８、１
１ないし１６にアドレスとデータが授受される。また図
２ないし図７で述べたように、ドライバ／レシーバのコ
ンテンションが発生しないような制御を行うことも実施
例１と同様である。こうするとソートプロセッサ６が容
量２n+1 の単一メモリを持ってソート処理を行えるよう
になる。即ち、図９に示す各メモリと、最終段プロセッ
サ６の接続の関係が前後の２つのソート装置に及ぶこと
となる。最後に、ソートデータ駆動装置１０１に残存す
る他方のストリングを、前段のソート装置の入力データ
転送路３３から入力し、後段のソートプロセッサ６にソ
ート処理をさせる。こうして２巡目の２回目には、後段
のソート出力バス３５よりＮ’、つまり最大２n+2 個の
レコード長を持つ１本の完全にマージソートされたスト
リームが得られる。
【００２４】実施例４．２巡目のメモリへのソートされ
たデータの転送路として専用路を用いた、または切換て
記憶させる例を説明する。図１１において、１１２は最
終段プロセッサＰn ６のローカルメモリをアクセスする
バス１２０と外部を接続するインターフェース、１１４
はソートデータ駆動装置１０１からこのアクセス用バス
１２０に接続する直接転送用バスである。この動作は、
１巡目でマージソートされたレコードの内の１つが、２
巡目にデータ駆動装置１０１より転送路１１４を経由し
てローカルメモリＭ1 、Ｍ2 、…、Ｍn に記憶される。
以後の２巡目のマージソート動作は上記各実施例と同じ
である。
【００２５】実施例５．従来の、各ローカルメモリと各
ソートプロセッサが処理したものを後段のプロセッサに
順次渡していく構成のハードウェア・ソート装置に本発
明を適用した例を説明する。但し各ソートプロセッサは
自メモリにはストアせずにマージ後のデータを後段に送
る制御をさせる。図１２はその動作をステップ別に説明
する図である。まず、ステップＳ１−１で、未だソート
されていない入力データ２n 件をソートし、Ｎ1 レコー
ドとして他の大きなメモリに転送する。次いで、ステッ
プＳ１−２で、未だソートされていない残りの入力デー
タＮ−２n 件をソートし、Ｎ2 レコードとして他の大き
なメモリに転送する。ステップＳ２−１で、図１２８
（ｂ）に示すように、ローカルメモリに１加えたメモリ
を単一ローカルプロセッサにつなぎ、ソート処理をさせ
る。このステップＳ２−１では、ソート処理といって
も、実際にはレコードの昇順（または降順）にメモリに
ストアされるだけである。ステップＳ２−２では、残存
するソート後のレコード、例えばＮ−２n がソート処理
される。ステップＳ２−２の最終段出力からは、所定の
２n+1 件までのソートレコードが得られる。
【００２６】実施例６．同様にハードウェア・ソート装
置を２台使用したものに、本発明を適用した例を説明す
る。図１３は、その動作をステップ別に説明する図であ
る。図１３（ａ）のステップＳ１１−１では、前段のソ
ート装置でソートし、後段のソート装置は、最終段のプ
ロセッサが後段の全メモリを使用して、２n+1 件までの
データをソートしてＮ1 レコードとして、他の大きなメ
モリに出力する。ステップＳ１１−２でも同様に、残り
の２n+1 件までのデータをソートしてＮ2 として他の大
きなメモリに出力する。図１３（ｂ）に示すステップＳ
１２−１では、Ｎ1 またはＮ2 レコードをストアする。
ステップＳ１２−２では、残存ソート済レコードを加
え、マージソートさせて最終プロセッサから所望の２
n+2 件までの出力を得る。
【００２７】実施例７．ソート装置の全メモリの和がＮ
であるとしたとき、Ｎを超え、２Ｎ以下のＮ＋ｍ件のデ
ータをソートする他の方法を説明する。図１４はそのソ
ート方法のステップを説明した図である。図１４（ａ）
に示すステップＳ１では、１巡目で２n 件のデータをソ
ート出力する。図１４（ｂ）に示すステップＳ２では、
残りのｍ件のデータを各ローカルメモリに１件づつスト
アする。ここストアにはデータにフラグを付けて各プロ
セッサに各ローカルメモリにストアさせる方法でもよい
し、別のバスを使用してストアさせる方法でもよい。図
１４（ｃ）に示すステップＳ３では、ソート後の２n 件
のレコードを入力段のプロセッサから入力し、各プロセ
ッサは各ローカルメモリ中のデータとマージしてレコー
ド長を伸ばして次段に渡していく。
【００２８】図１５は、具体的な数字での昇順のソート
例を説明する図である。図１５（ａ）で、ソートプロセ
ッサＰ1 は、入力レコードに対しメモリ中のデータ
「５」をソートして次段に出力する。図１５（ｂ）で
は、ソートプロセッサＰ2 は、入レコードに対しメモリ
中のデータ「２」をソートして次段に出力する。なお図
１４の方法で、ソートプロセッサ、従ってローカルメモ
リの段数をｎとし、ソートすべき件数が２n ＋ｎ件以上
ある場合に、この方法を繰り返し、２巡目以降ｋ順目に
は、その最終段ソートプロセッサの出力から２n ＋ｋ×
ｎ件のソートレコードを得ることができる。
【００２９】実施例８．上記実施例では１巡目の部分ソ
ートが終わってから２巡目のストアを開始する例を示し
た。しかし２巡目に各段のプロセッサが各ローカルメモ
リにそれぞれストアしていく装置または方法では、スト
アをもっと早い時期に開始できる。すなわちそのローカ
ルプロセッサがソート処理を終え、次段のローカルプロ
セッサにレコードを渡した時点で、次のレコードをスト
アできる。こうすることで全体のソート処理時間を短縮
できる。
【００３０】実施例９．上記実施例では２巡目のストア
が終わってから２巡目のマージソートを開始する例を示
した。しかし２巡目に別バスを用いてローカルメモリに
ストアしていく装置または方法では、マージソートをも
っと早い時期に開始できる。すなわち対応ローカルメモ
リがストアを終えた時点で、ソート駆動装置は本来のバ
スを用いて次のレコードをマージソート用に順次入力段
のローカルプロセッサに送ることができる。こうするこ
とで全体のソート処理時間を短縮できる。
【００３１】実施例１０．上記実施例では、ローカルメ
モリは、全段がｎ段（偶数）で、最終段の容量を２n-1
とした入力段から最終段へ順次増加する３角形のメモリ
としたが、途中で折り返し、全段をｎ／２、各段の容量
が２n-1 ＋１である矩形のメモリとしてもよい。同様
に、例えば２つのソート装置を縦続接続する装置または
方法で、メモリを３角形を２つ逆に重ねた形、つまりｎ
段で、各段の容量が２n-1 ＋１である矩形のメモリとし
てもよい。
【００３２】
【発明の効果】以上のようにこの発明によれば、上記構
成または方法としたので、相対的に大きな容量のデータ
を、比較的小さな構成のソート装置でもソートできる効
果がある。
【図面の簡単な説明】
【図１】この発明のソート装置の簡略化した構成を示す
構成ブロック図である。
【図２】この発明のローカルメモリのバス切換を示すバ
ス構成図である。
【図３】この発明のローカルメモリのバス切換を示すバ
ス構成図である。
【図４】この発明のローカルメモリの他のバス切換を示
すバス構成図である。
【図５】この発明のローカルメモリの他のバス切換を示
すバス構成図である。
【図６】この発明のローカルメモリの他のバス切換を示
すバス構成図である。
【図７】この発明のローカルメモリの他のバス切換を示
すバス構成図である。
【図８】図１のソート装置の１巡目のバスアクセスの様
子を説明した図である。
【図９】図１のソート装置の２巡目のバスアクセスの様
子を説明した図である。
【図１０】実施例３のソート装置の１つを簡略化して示
す構成ブロック図である。
【図１１】実施例４のソート装置の１つを簡略化して示
す構成ブロック図である。
【図１２】実施例５のソート方法を説明するソート方法
説明図である。
【図１３】実施例６のソート方法を説明するソート方法
説明図である。
【図１４】実施例７のソート方法を説明するソート方法
説明図である。
【図１５】具体的な数値による各段のソートの説明図で
ある。
【図１６】従来のハードウェア・ソータの構成図であ
る。
【図１７】図１６の構成を簡略化して示した構成ブロッ
ク図である。
【図１８】図１６の構成のハードウェア・ソータの動作
を説明する説明図である。
【図１９】各段のソートプロセッサのリード・ライトの
サイクル動作を説明するタイミング図である。
【符号の説明】
１，２，３，５，６ ローカル・プロセッサ １１，１２，１３，１５，１６ ローカルメモリ ９，１０ バス切換ドライバ／レシーバ ５０ 入力データストリーム選択部 ５１ ソート装置出力データストリームバス ５３ 出力データストリーム選択部 ６０ 単一化ローカルメモリ ７０ ローカルメモリのストア専用バス １２１，１２２，１２３，１２４ 単一化ローカルメモ
リバス Ｓ１ １巡目第１ソート・ステップ Ｓ２ ２巡目第１ストア・ステップ Ｓ３ ２巡目マージソート・ステップ Ｓ１−１ １巡目第１ソート・ステップ Ｓ１−２ １巡目第２ソート・ステップ Ｓ２−１ ２巡目ストア・ステップ Ｓ２−２ ２巡目マージソート・ステップ Ｓ１１−１ １巡目第１ソート・ステップ Ｓ１１−２ １巡目第２ソート・ステップ Ｓ１２−１ ２巡目ストア・ステップ Ｓ１２−２ ２巡目マージソート・ステップ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 ソート装置及びソート方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、大量のデータを高速
にソート処理するソート処理装置と、ローカルプロセッ
サを使用した高速ソート方法に関するものである。
【０００２】
【従来の技術】本願発明の先行技術としては、特開昭６
３−８６０４３号があり、図１６は同論文中に示された
従来のハードウェアソータの構成図の一例で、図１７は
図１６を簡略化して図示したものである。図において、
１は入力段のローカルプロセッサ、２は次段のプロセッ
サ、以下３ないし６は３段目、ｎ−２段目、ｎ−１段
目、ｎ段目のローカルプロセッサである。１１は入力段
のローカルメモリ、１２は次段のローカルメモリ、以下
１３ないし１６は３段目、ｎ−２段目、ｎ−１段目、ｎ
段のローカルメモリである。２２はこれから構成される
ハードウェアソータで、３０は外部記憶装置としてのデ
ィスク装置、３１はディスク制御装置、３２は両者を結
ぶデータ転送路である。３３は他のデータ入力バス、３
４はシステムからソータ装置２２等へ、またはディスク
制御装置からシステムへデータを送るデータ入力バス、
３５はソート装置２２からのソート出力データバス、４
０はメモリバスである。４１はシステム制御装置、４２
はチャネルインターフェース、４３はホストとの間のデ
ータ転送路である。また、１０１は主メモリ等、十分大
きな容量のメモリと汎用プロセッサとからなるソートデ
ータ駆動装置である。
【０００３】次に動作について説明する。今、Ｎ（＝２
n でｎは整数）個のレコードのソートを行なうものとす
る。２ウェイマージを行なう、つまり２入力をマージす
るプロセッサをｎ(＝ｌｏｇ2 Ｎ)台用意し、１次元状に
結合する。第ｉ番のプロセッサは２i-1 レコード分のメ
モリを持つ。即ち、Ｍ1 １１は１レコード分、Ｍ2 １２
は２レコード分、Ｍ3 １３は２2 ＝４レコード分、・・
・Ｍn １６は２n-1 のメモリを持つ。Ｎ個のレコードは
シリアルに第１番目のプロセッサＰ1 １に入力され、第
ｉ番目のプロセッサは第ｉ−１番目のプロセッサから送
られてくる２i- 1 件のレコードからなるソートされたス
トリングを２本マージして２i レコードからなる一本の
ストリングを生成し、第ｉ＋１番目のプロセッサへ送出
する。このように第１６図のハードウェアソータはパイ
プラインマージソートを順に実行していく。
【０００４】さらにマクロな動作について説明する。は
じめにディスク装置３０内のデータはディスク制御装置
３１によりデータ転送路３２から読み出され、データ転
送路３３を通してハードウェアソータ２０に入力され
る。また、３０から読み出されたデータは３１、４１、
４２を経た後、再び４２、４１、３１を通って２０へ入
力される場合も同様である。ハードウェアソータ２０内
では各ソートプロセッサＰ1 １〜Ｐn ６と各プロセッサ
のローカルメモリ装置１１〜１６を用いて順にパイプラ
インマージソートが行なわれ、ソート結果がデータ転送
路３５を通してメモリバス４０に出力され、そのデータ
はシステム制御装置４１が読み込み処理をしたり、ある
いはチャネルインターフェース４２を介してデータ転送
路４３を通してホスト計算機に送られる。ここで、シス
テム制御装置４１、ディスク装置３０、ディスク制御装
置３１を含めてソートデータ駆動装置１０１として全体
を簡略に図示したものが図１７である。
【０００５】次にソートエレメント内部の動作について
説明する。各ソートプロセッサ１〜６は前段のプロセッ
サ又は入力バスから送られてくるストリングのマージ操
作を繰り返し、１段経る毎にその長さを２倍に伸ばして
ゆく。この操作は基本的には次の２つのフェーズからな
る。 第０フェーズ：前段から送られてくる最初のストリング
のレコードをメモリに格納する段階である。最初のスト
リング全体を前段から受け取ると、内部状態は次の第１
フェーズに遷移する。 第１フェーズ：この段階では、ソートプロセッサはメモ
リ内の最初のストリングと新たに入力されるストリング
をマージし、マージされたストリングを次段へ出力す
る。 こうして入力側の段から順々にソートして次段に出力す
ることを繰り返し、一巡のソートで最終段の出力が所定
のソート出力となる。図１８はこれを動作概念図で示し
たものである。
【０００６】次に上記の２つの段階を経由したソートプ
ロセッサの動作を以下に述べる。フェーズ０、１のマー
ジ操作中はソートプロセッサは１つのレコードを受け取
り、２つのストリングから２レコードを比較し、そして
大きい方かまたは小さい方のレコードを次段のソートプ
ロセッサに対して出力する。こうして、ソートプロセッ
サは１レコードを受け取り１レコードを送り出し、結果
的に新しいストリングを形成する。従って、操作に必要
なメモリ容量は操作中は一定であり、２本のストリング
の先頭レコードを取り出すシーケンスはランダムであり
メモリ中で一定のソートシーケンスを保つためには、出
力したレコードの格納領域に新たに入力されるレコード
を格納する様々なメカニズムが必要である。
【０００７】さらにタイミングについて説明する。レコ
ードは任意の長さのデータ部と２ワード長のポインター
部からなる。上述したしたように、ストリングはレコー
ド、ワード、バイト、そしてビット単位で形成され得る
が、ここではストリングの１セグメントは１ワード・プ
ロセッシングで説明する。第１フェーズと第２フェーズ
では、ソートエレメントはメモリから２つのストリング
の先頭ワードを読み出しこれらを比較すると、同時に前
段から送られてくるワードをメモリへストアする。こう
して、１ワード処理するためにメモリには３回のアクセ
スが必要である。１ワード処理は３クロックからなり、
それらはストリング０のリードサイクル、ストリング１
のリードサイクル、そして入力ストリングに対するライ
トサイクルである。この様子を図１９に示す。ライトサ
イクルにおいてソートエレメントは大きい（または小さ
い）方のレコードを次段へ出力する。このようにしてワ
ードレベルのパイプラインが構成される。
【０００８】
【発明が解決しようとする課題】従来のハードウェアソ
ータのメモリ装置は以上のように一般に前段の２倍の容
量のメモリ装置を持ったソートプロセッサを線型に繋い
で構成されており、ソートプロセッサの段数ｎと最終段
のメモリ容量２n によりソート可能なレコード件数は規
定される。但し、本ソータは、同一のファイル内では固
定長レコードソートを行なうものの、そのレコード長に
は最終段メモリ容量による最大値以外に制限がなく、任
意のレコード長に対して高速で効率的なソート処理が理
論上は可能である。しかし、電子計算機のシステム構成
上、或は、実装上の制限から適当な段数で打ち切り、そ
れで賄えない大容量（レコード数×レコード長）データ
に対してはソフトウェア的に処理しなければならないと
いう課題があった。
【０００９】この発明では上記のような課題を解消する
ためになされたもので、新たに大容量のメモリ装置やソ
ートプロセッサを付加せず、従来の大きさの内蔵型ソー
ト処理装置の規模でも、比較的大容量のソートができる
ソート装置又は方法を得ることを目的としている。
【００１０】
【課題を解決するための手段】この発明に係わるソート
装置は、順次増加するローカルメモリと対応するソーテ
ィング用のローカルプロセッサを縦続接続する縦続接続
手段と、ソートすべき入力数２Ｎ（Ｎは任意の整数）に
対する上記順次増加する各ローカルメモリのメモリ領域
数の総和をＮ以上としたメモリと、各ローカルメモリが
１巡目のソーティング時には対応ローカルプロセッサの
制御を受け、２巡目のソーティング時には各ローカルメ
モリが異なるアドレスを持つ単一メモリとして単一プロ
セッサの制御を受けるよう、アドレス及びデータライン
の切換手段を備えた。また請求項２の発明のソート装置
は、請求項１の発明と同様構成で、最終ローカルメモリ
の容量をＮ／２としたとき、少なくとも他の１つのロー
カルメモリの容量もＮ／２としたメモリ構成とし、２巡
目の切換手段も、最終段とこの他の１つのローカルメモ
リとを対象とした。更に、請求項３の発明のソート装置
は、請求項１の構成のソート装置を複数台縦続接続可能
な第２の縦続接続手段と、１巡目のソート時にはそれぞ
れのローカルプロセッサの制御を受け、ｎ（ｎは２以上
の整数）巡目のソート時には、ソート時には各ローカル
メモリが異なるアドレスを持つ単一メモリとして単一プ
ロセッサの制御を受けるよう、アドレス及びデータライ
ンの切換手段を備えた。
【００１１】請求項４のソート方法は、順次増加するロ
ーカルメモリと対応するソーティング用のローカルプロ
セッサと、各ローカルプロセッサを縦続接続する縦続接
続手段と、ソートすべき入力数２Ｎ（Ｎは整数）に対し
これら順次増加する各ローカルメモリのメモリ領域数の
総和をＮ以上としたメモリと、各ローカルメモリが単一
メモリとしても制御を受けられるアドレス、データライ
ンの切換手段を備え、第１のＮ件の入力の１巡目のソー
ティング時には各ローカルプロセッサと対応ローカルメ
モリとでソートをするステップと、第２のＮ件の入力の
ソートも同様に行うステップと、ソートされた後のいず
れかのＮ件の入力データを各ローカルメモリに記憶させ
るステップと、２巡目のソーティング時には各ローカル
メモリを単一メモリとして制御して、ソートされた他の
Ｎ件の入力データとソートして２Ｎ件のソート出力を得
るステップを備えた。
【００１２】また請求項５の発明のソート方法は、順次
増加するローカルメモリと対応するソーティング用のロ
ーカルプロセッサと、各ローカルプロセッサを縦続接続
する縦続接続手段と、ソートすべきＮ＋ｍ以上（Ｎ、ｍ
はそれぞれ整数）の入力数に対しこれら順次増加する各
ローカルメモリのメモリ領域数の総和をＮ以上としたメ
モリを備え、１巡目のソーティング時にはＮ件の入力
を、各ローカルプロセッサと対応ローカルメモリとでソ
ートをするステップと、残存入力データｍを各ローカル
メモリに記憶させるステップと、２巡目のソーティング
時にはソート後のＮ件のデータを入力とし、上記ｍデー
タとソートしてＮ＋ｍ件のソート出力を得るステップを
備えた。請求項６の発明のソート装置または方法は、請
求項１ないし請求項５のいずれかの発明で、更に、最初
のソートを実施中に、ソートの終わった入力側から次の
ソートのために残存データを順次各ローカルメモリに記
憶させるようにした。請求項７の発明のソート装置また
は方法は、請求項１ないし請求項５のいずれかの発明
で、更に、第２のソートとは別のバスによりデータを入
力段側から順次各段のローカルメモリに記憶させ、後段
が記憶中に第１のソートデータバスからのデータとロー
カルメモリに記憶させた入力側の段から順次ソートを開
始させるようにした。
【００１３】
【作用】この発明によるソート装置は、２Ｎ（＝Σ
Ｎi ）件の入力データに対し、各１巡目でＮ1 とＮ2 件
のソートデータが生成され、２巡目で２Ｎ件のソートデ
ータが生成出力される。請求項３のソート装置は、例え
ば４Ｎ件の入力データに対し、各ソート装置が２巡目で
各２Ｎ件のソートデータを出力し、縦続接続した３巡目
で４Ｎ件のソートデータが生成出力される。縦続接続す
る装置の台数を増せば、最終の生成出力データの件数が
更に全メモリ容量の２倍に大きくなる。請求項５のソー
ト方法は、ソート処理手段がｍ段でＮ件までの処理がで
きるとき、２巡目でＮ＋ｍ件のソートデータが生成出力
される。請求項６のソート装置または方法は、２巡目以
降のソートのためのメモリへのデータストアが早い時点
で開始される。請求項７のソート装置または方法は、２
巡目以降のソート処理が早い時点で開始される。
【００１４】
【実施例】 実施例１．以下、この発明の一実施例を図について説明
する。図１において１０１は機能的には図１６の４１の
システム制御装置と３１のディスク制御装置を含んだソ
ートデータ駆動装置で、３３のソートデータ入力パスを
通り１に入力される。１はソートプロセッサＰ1 、２は
１に続くソートプロセッサＰ2 、３は２に続くソートプ
ロセッサＰ3 、・・・５は６のソートプロセッサＰn の
前段のソートプロセッサＰn-1 で、それぞれローカルメ
モリＭ1 １１、Ｍ2 １２、Ｍ3 １３、・・・、Ｍn-1 １
５、Ｍn １６を備え、アドレス、データバスをドライバ
／レシーバ９を介してローカルメモリバス１１１で繋が
れている。また、ソートプロセッサＰn とは全段のロー
カルメモリがアドレス、データバスを上のドライバ／レ
シーバ１０を介して一度にアクセス出来る。マージソー
トされたデータストリームは３５のソート出力データパ
スを通り１０１のソートデータ駆動装置、或は、さらに
図１６に示されたチャネルインターフェイス４２を通っ
てホスト計算機へのデータ転送路４３へ戻される。
【００１５】本発明の新規部分はドライバ・レシーバ１
１０と、少なくともある量のメモリ８を追加し、かつ全
体のアドレスが重複しないようにしたローカルメモリ
と、ソートプロセッサ６である。図２〜図４にデータバ
スの構成ブロック図でｎ＝１９とした時の例を示す。特
に図３に示すように、９、１０の双方向バス切換を３ス
テート制御のドライバー／レシーバでインプリメントす
るか、或は図４で示すようにＬＳＩ化を考慮した２１の
セレクタ構造とすることで対応できる。即ち、各段のソ
ートプロセサ・コア部からのデータと１９段からの出力
データを選択出力するか、各段のメモリから読み込まれ
るデータと前段のメモリからのデータを選択するための
セレクタである。尚、２０は３ステート出力の入出力バ
ッファである。破線で囲まれた部分がＬＳＩに相当す
る。ここで６６０はソートプロセッサ間の同期をとる基
本共通クロック信号、６５０は隣接ソートプロセッサ間
データ転送バスである。即ち、６で出力するデータをメ
モリＭ19以下のメモリに書込むパスとＭ19以下のメモリ
から読み出すデータを６に入力することができる。
【００１６】双方向バス切換を行うアドレスバスの一般
形を図に、また図にはアドレスバスの構成ブロック図で
ｎ＝１９とした時の例を示す。アドレス信号は各段のソ
ートプロセッサ出力のアドレスとＰn 出力のアドレスを
切り分けるバス・ドライバ９と１０で分離される。即
ち、各段でソート処理実行時には９がイネーブルとなり
１０の出力はディセーブルである。逆に全段メモリ共通
使用時は１０がイネーブルで９がアドレスバスをディセ
ーブルとする。
【００１７】従って全段のメモリ共通化使用時と各段個
別アクセス時のメモリのアクセス制御は対象メモリブロ
ックがＳＲＡＭアレイの時はチップセレクト信号で行わ
れる。また、ＤＲＡＭアレイの時は例えば、ニブル・ア
クセス・モード、ページ・アクセス・モード及び通常の
リード／ライトモード時では、カラム・アドレス・スト
ローブ信号等の制御信号を図７で示す９１のアドレスデ
コード回路をとおして生成し、さらにセレクタ回路９０
で対象を切り分けることで制御できる。
【００１８】図２ないし図７の切換バスと切換手段を用
いた図１の構成のソート装置の動作を説明する。図８と
図９は１巡目と２巡目の各ローカルメモリとソートプロ
セッサのアクセスの様子を説明した図である。さて、初
段プロセッサ１に入力されたデータのレコード個数Ｎ’
が２n 件以下の時は、従来通り各段のソートプロセッサ
Ｐi とローカルメモリＭi で並列マージ処理され、１巡
目で最終段プロセッサ６から出力される。しかし入力件
数Ｎ’が２n 以上で２n+1 未満の時は、まず２n と、残
りのレコードのマージされたレコードを２本生成する。
この時の各ローカルメモリと各ソートプロセッサの動作
は図９に示す関係となる。これは従来と同様である。こ
の２n 個とＮ’−２n 個のレコードから成るマージソー
トされた２本のストリングがソート出力バス３５を通り
ソートデータ駆動装置１０１に戻される。
【００１９】次いでどちらか一方のマージソートされた
ストリングが結果的に各ローカルメモリに記憶されるこ
とになる。例えばストリームの先頭にプロセッサ１ない
し５をスキップさせるフラグを付し、２巡目の１回目の
データとして入力データ転送路３３に送る。このストリ
ームはプロセッサ１ないし５をスキップして最終段プロ
セッサ６に達すると、メモリのアドレス空間が全ローカ
ルメモリが１つのメモリになるよう繋がり、バス１２
１、１２２、１２３、１２４等を通って各ローカルメモ
リ８、１１ないし１６にアドレスとデータが授受され
る。また図２ないし図７で述べたように、ドライバ／レ
シーバのコンテンションが発生しないような制御を行っ
て、ソートプロセッサ６が容量２n の単一メモリを持っ
てソート処理を行えるようになる。図９に２巡目の各メ
モリと、最終段プロセッサ６の接続の関係を示す。次い
で、ソートデータ駆動装置１０１に残存する他方のスト
リングを入力データ転送路３３から入力し、ソートプロ
セッサ６にソート処理をさせる。こうして２巡目の２回
目には、ソート出力バス３５よりＮ’個のレコード長を
持つ１本の完全にマージソートされたストリームが得ら
れる。
【００２０】実施例２．上記実施例では、２巡目のロー
カルメモリとして全メモリを利用する例を示した。しか
し必ずしも全メモリを使用する必要はない。一般に上記
ソート処理ではソート処理をする最終段のメモリに最も
大きな容量がいる。従って少なくとも他にそれと同様な
容量のローカルメモリがあればそれでもよい。この場合
には全体のローカルメモリ容量は大きくなるが、２巡目
のバスの切換手段の規模が小さく、メモリアドレスの管
理が簡単になる利点がある。
【００２１】実施例３．この発明の他の実施例を図につ
いて説明する。図１０において、１０１のソートデータ
駆動装置、１ないし６のプロセッサ、１１ないし１６の
メモリは実施例１と同様である。プロセッサ１の入力
は、入力データストリーム制御信号５１により制御され
る入力データストリーム選択部５０を通して、ソートデ
ータ駆動装置からの入力か、前段と同様のソート装置の
出力かを選択できる。つまり、単独使用か、複数個のソ
ート装置の縦続接続かを選択できる。また、各ローカル
メモリは、ドライバ・レシーバ９を介して、アドレス、
データバスでローカルメモリバス１１１と繋がってい
る。またソートプロセッサＰn は、ドライバ・レシーバ
１０を介して全段のローカルメモリをアクセスできる。
マージソートされたデータストリームは、出力データス
トリーム選択信号５４により、その出力を出力データス
トリーム選択部５３で、単独ソート時の出力か、後段へ
の出力データストリームバス５２に切換られる。この出
力データストリーム選択部５３を更に出力データストリ
ームバス５２に縦続接続していくことで、ソート可能な
件数を大きくできる。後段にデータ出力しない場合は、
出力データストリームはソートデータ駆動装置１０１、
または従来例で説明したチャネルインターフェース４２
を経由してホスト計算機へ戻される。
【００２２】次に図１０の構成のソート装置を縦続接続
した時の動作を説明する。入力のデータのレコード個数
Ｎ’が２n+1 以上で２n+2 件以下である時を説明する。
まず２n のデータがそれぞれ前のソート装置と後のソー
ト装置で単独でマージソートされてソートデータ駆動装
置１０１に送られる。残りのレコードも必要に応じてマ
ージされ、２n+1 と残りのＮ’−２n+1 のマージされた
レコードを合計２本生成する。なお、このソートのやり
方は、種々の組み合わせがある。さて、その後縦続接続
をする。そして縦続接続後にまず、どちらか一方のマー
ジソートされたストリングを前段のプロセッサ１に送
り、そのまま後段の最終段プロセッサ６に伝えられ、こ
れらのデータが結果的に各ローカルメモリに記憶される
ことになる。
【００２３】このとき、メモリのアドレス空間が全ロー
カルメモリが１つのメモリになるよう後段のバス１１６
と前段のバス１４が繋がり、バス１２１、１２２、１２
３等を通って各ローカルメモリ８、１１ないし１６にア
ドレスとデータが授受される。また図２ないし図７で述
べたように、ドライバ／レシーバのコンテンションが発
生しないような制御を行うことも実施例１と同様であ
る。こうするとソートプロセッサ６が容量２n+1 の単一
メモリを持ってソート処理を行えるようになる。即ち、
図９に示す各メモリと、最終段プロセッサ６の接続の関
係が前後の２つのソート装置に及ぶこととなる。最後
に、ソートデータ駆動装置１０１に残存する他方のスト
リングを、前段のソート装置の入力データ転送路３３か
ら入力し、後段のソートプロセッサ６にソート処理をさ
せる。こうして２巡目の２回目には、後段のソート出力
バス３５よりＮ’、つまり最大２n+2 個のレコード長を
持つ１本の完全にマージソートされたストリームが得ら
れる。
【００２４】実施例４．２巡目のメモリへのソートされ
たデータの転送路として専用路を用いた、または切換て
記憶させる例を説明する。図１１において、１１３は最
終段プロセッサＰn ６のローカルメモリをアクセスする
バス１２０と外部を接続するインターフェース、７０は
ソートデータ駆動装置１０１からこのアクセス用バス１
２０に接続する直接転送用バスである。この動作は、１
巡目でマージソートされたレコードの内の１つが、２巡
目の前半にデータ駆動装置１０１より転送路７０を経由
してローカルメモリＭ1 、Ｍ2、…、Ｍn に記憶され
る。以後の２巡目の後半でマージソート動作は上記各実
施例と同じである。
【００２５】実施例５．従来の、各ローカルメモリと各
ソートプロセッサが処理したものを後段のプロセッサに
順次渡していく構成のハードウェア・ソート装置に本発
明を適用した例を説明する。但し各ソートプロセッサは
自メモリにはストアせずにマージ後のデータを後段に送
る制御をさせる。図１２はその動作をステップ別に説明
する図である。まず、ステップＳ１−１で、未だソート
されていない入力データ２n 件をソートし、Ｎ1 レコー
ドとして他の大きなメモリに転送する。次いで、ステッ
プＳ１−２で、未だソートされていない残りの入力デー
タＮ−２n 件をソートし、Ｎ2 レコードとして他の大き
なメモリに転送する。ステップＳ２−１で、図１２
（ｂ）に示すように、ローカルメモリに１加えたメモリ
を単一ローカルプロセッサにつなぎ、ソート処理をさせ
る。このステップＳ２−１では、ソート処理といって
も、実際にはレコードの昇順（または降順）にメモリに
ストアされるだけである。ステップＳ２−２では、残存
するソート後のレコード、例えばＮ−２n がソート処理
される。ステップＳ２−２の最終段出力からは、所定の
２n+1 件までのソートレコードが得られる。
【００２６】実施例６．同様にハードウェア・ソート装
置を２台使用したものに、本発明を適用した例を説明す
る。図１３は、その動作をステップ別に説明する図であ
る。図１３（ａ）のステップＳ１１−１では、前段のソ
ート装置でソートし、後段のソート装置は、最終段のプ
ロセッサが後段の全メモリを使用して、２n+1 件までの
データをソートしてＮ1 レコードとして、他の大きなメ
モリに出力する。ステップＳ１１−２でも同様に、残り
の２n+1 件までのデータをソートしてＮ2 として他の大
きなメモリに出力する。図１３（ｂ）に示すステップＳ
１２−１では、Ｎ1 またはＮ2 レコードをストアする。
ステップＳ１２−２では、残存ソート済レコードを加
え、マージソートさせて最終プロセッサから所望の２
n+2 件までの出力を得る。
【００２７】実施例７．ソート装置の全メモリの和がＮ
であるとしたとき、Ｎを超え、２Ｎ以下のＮ＋ｍ件のデ
ータをソートする他の方法を説明する。図１４はそのソ
ート方法のステップを説明した図である。図１４（ａ）
に示すステップＳ１では、１巡目で２n 件のデータをソ
ート出力する。図１４（ｂ）に示すステップＳ２では、
残りのｍ件のデータを各ローカルメモリに１件づつスト
アする。ここストアにはデータにフラグを付けて各プロ
セッサに各ローカルメモリにストアさせる方法でもよい
し、別のバスを使用してストアさせる方法でもよい。図
１４（ｃ）に示すステップＳ３では、ソート後の２n 件
のレコードを入力段のプロセッサから入力し、各プロセ
ッサは各ローカルメモリ中のデータとマージしてレコー
ド長を伸ばして次段に渡していく。
【００２８】図１５は、具体的な数字での昇順のソート
例を説明する図である。図１５（ａ）で、ソートプロセ
ッサＰ1 は、入力レコードに対しメモリ中のデータ
「５」をソートして次段に出力する。図１５（ｂ）で
は、ソートプロセッサＰ2 は、入レコードに対しメモリ
中のデータ「２」をソートして次段に出力する。なお図
１４の方法で、ソートプロセッサ、従ってローカルメモ
リの段数をｎとし、ソートすべき件数が２n ＋ｎ件以上
ある場合に、この方法を繰り返し、２巡目以降ｋ順目に
は、その最終段ソートプロセッサの出力から２n ＋ｋ×
ｎ件のソートレコードを得ることができる。
【００２９】実施例８．上記実施例では１巡目の部分ソ
ートが終わってから２巡目のストアを開始する例を示し
た。しかし２巡目に各段のプロセッサが各ローカルメモ
リにそれぞれストアしていく装置または方法では、スト
アをもっと早い時期に開始できる。すなわちそのローカ
ルプロセッサがソート処理を終え、次段のローカルプロ
セッサにレコードを渡した時点で、各ローカルプロセッ
サの送出するソート終了信号４００をソートデータ駆動
装置１０１が察知して、次のレコードをストアできる。
こうすることで全体のソート処理時間を短縮できる。
【００３０】実施例９．上記実施例では２巡目のストア
が終わってから２巡目のマージソートを開始する例を示
した。しかし２巡目に別バスを用いてローカルメモリに
ストアしていく装置または方法では、マージソートをも
っと早い時期に開始できる。すなわち対応ローカルメモ
リがストアを終えた時点で、ソート駆動装置は本来のバ
スを用いて次のレコードをマージソート用に順次入力段
のローカルプロセッサに送ることができる。こうするこ
とで全体のソート処理時間を短縮できる。
【００３１】実施例１０．上記実施例では、ローカルメ
モリは、全段がｎ段（偶数）で、最終段の容量を２n-1
とした入力段から最終段へ順次増加する３角形のメモリ
としたが、途中で折り返し、全段をｎ／２、各段の容量
が２n-1 ＋１である矩形のメモリとしてもよい。同様
に、例えば２つのソート装置を縦続接続する装置または
方法で、メモリを３角形を２つ逆に重ねた形、つまりｎ
段で、各段の容量が２n-1 ＋１である矩形のメモリとし
てもよい。
【００３２】
【発明の効果】以上のようにこの発明によれば、上記構
成または方法としたので、相対的に大きな容量のデータ
を、比較的小さな構成のソート装置でもソートできる効
果がある。
【図面の簡単な説明】
【図１】この発明のソート装置の簡略化した構成を示す
構成ブロック図である。
【図２】この発明のローカルメモリのバス切換を示すバ
ス構成図である。
【図３】この発明のローカルメモリのバス切換を示すバ
ス構成図である。
【図４】この発明のローカルメモリの他のバス切換を示
すバス構成図である。
【図５】この発明のローカルメモリの他のバス切換を示
すバス構成図である。
【図６】この発明のローカルメモリの他のバス切換を示
すバス構成図である。
【図７】この発明のローカルメモリの他のバス切換を示
すバス構成図である。
【図８】図１のソート装置の１巡目のバスアクセスの様
子を説明した図である。
【図９】図１のソート装置の２巡目のバスアクセスの様
子を説明した図である。
【図１０】実施例３のソート装置の１つを簡略化して示
す構成ブロック図である。
【図１１】実施例４のソート装置の１つを簡略化して示
す構成ブロック図である。
【図１２】実施例５のソート方法を説明するソート方法
説明図である。
【図１３】実施例６のソート方法を説明するソート方法
説明図である。
【図１４】実施例７のソート方法を説明するソート方法
説明図である。
【図１５】具体的な数値による各段のソートの説明図で
ある。
【図１６】従来のハードウェア・ソータの構成図であ
る。
【図１７】図１６の構成を簡略化して示した構成ブロッ
ク図である。
【図１８】図１６の構成のハードウェア・ソータの動作
を説明する説明図である。
【図１９】各段のソートプロセッサのリード・ライトの
サイクル動作を説明するタイミング図である。
【符号の説明】 １，２，３，５，６ ローカル・プロセッサ １１，１２，１３，１５，１６ ローカルメモリ ９，１０ バス切換ドライバ／レシーバ ５０ 入力データストリーム選択部 ５２ ソート装置出力データストリームバス ５３ 出力データストリーム選択部 ６０ 単一化ローカルメモリ ７０ ローカルメモリのストア専用バス １２１，１２２，１２３，１２４ 単一化ローカルメモ
リバス Ｓ１ １巡目第１ソート・ステップ Ｓ２ ２巡目第１ストア・ステップ Ｓ３ ２巡目マージソート・ステップ Ｓ１−１ １巡目第１ソート・ステップ Ｓ１−２ １巡目第２ソート・ステップ Ｓ２−１ ２巡目ストア・ステップ Ｓ２−２ ２巡目マージソート・ステップ Ｓ１１−１ １巡目第１ソート・ステップ Ｓ１１−２ １巡目第２ソート・ステップ Ｓ１２−１ ２巡目ストア・ステップ Ｓ１２−２ ２巡目マージソート・ステップ
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正内容】
【図１６】
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正内容】
【図１７】
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図１９
【補正方法】変更
【補正内容】
【図１９】

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 順次増加するローカルメモリと対応する
    ソーティング用のローカルプロセッサを縦続接続する縦
    続接続手段と、 ソートすべき入力数２Ｎ（Ｎは任意の整数）に対する上
    記順次増加する各ローカルメモリのメモリ領域数の総和
    をＮ以上としたメモリと、 上記各ローカルメモリは、１巡目のソーティング時には
    対応ローカルプロセッサの制御を受け、２巡目のソーテ
    ィング時には各ローカルメモリが異なるアドレスを持つ
    単一メモリとして単一プロセッサの制御を受けるよう、
    アドレス及びデータラインの切換手段を備えたソート装
    置。
  2. 【請求項２】 順次増加するローカルメモリの最終ロー
    カルメモリの容量をＮ／２としたとき、少なくとも他の
    １つのローカルメモリの容量もＮ／２としたメモリと、 少なくとも上記他の１つのメモリと最終ローカルメモリ
    は、１巡目のソーティング時には対応ローカルプロセッ
    サの制御を受け、２巡目のソーティング時には上記両方
    のローカルメモリが異なるアドレスを持つ単一メモリと
    して単一プロセッサの制御を受けるよう、アドレス及び
    データラインの切換手段を備えたことを特徴とする請求
    項１記載のソート装置。
  3. 【請求項３】 順次増加するローカルメモリと対応する
    ソーティング用のローカルプロセッサを縦続接続する第
    １の縦続接続手段と、 ソートすべき入力数４Ｎ（Ｎは任意の整数）以上に対す
    る上記順次増加する各ローカルメモリのメモリ領域数の
    総和をＮ以上としたメモリと、 上記ローカルプロセッサ群と上記第１の縦続接続手段と
    上記メモリとで構成される第１のソート装置を複数装置
    接続する第２の縦続接続手段と、 上記各ローカルメモリは、１巡目のソーティング時には
    対応ローカルプロセッサの制御を受け、以後の複数巡目
    のソーティング時には各ローカルメモリが異なるアドレ
    スを持つ単一メモリとして単一プロセッサの制御を受け
    るよう、アドレス及びデータラインの切換手段を備えた
    ソート装置。
  4. 【請求項４】 順次増加するローカルメモリと対応する
    ソーティング用のローカルプロセッサと、上記各ローカ
    ルプロセッサを縦続接続する縦続接続手段と、ソートす
    べき入力数２Ｎ（Ｎは整数）に対し上記順次増加する各
    ローカルメモリのメモリ領域数の総和をＮ以上としたメ
    モリと、各ローカルメモリが単一メモリとしても制御を
    受けられるアドレス、データラインの切換手段を備え、 第１のＮ件の入力の１巡目のソーティング時には各ロー
    カルプロセッサと対応ローカルメモリとでソートをする
    ステップと、 第２のＮ件の入力のソートも同様に行うステップと、 ソートされた後のいずれかのＮ件の入力データを各ロー
    カルメモリに記憶させるステップと、 ２巡目のソーティング時には各ローカルメモリを単一メ
    モリとして制御して、ソートされた他のＮ件の入力デー
    タとソートして２Ｎ件のソート出力を得るステップを備
    えたソート方法。
  5. 【請求項５】 順次増加するローカルメモリと対応する
    ソーティング用のローカルプロセッサと、上記各ローカ
    ルプロセッサを縦続接続する縦続接続手段と、ソートす
    べきＮ＋ｍ以上（Ｎ、ｍはそれぞれ整数）の入力数に対
    し上記順次増加する各ローカルメモリのメモリ領域数の
    総和をＮ以上としたメモリを備え、 １巡目のソーティング時にはＮ件の入力を、各ローカル
    プロセッサと対応ローカルメモリとでソートをするステ
    ップと、 残存入力データｍを各ローカルメモリに記憶させるステ
    ップと、 ２巡目のソーティング時にはソート後のＮ件のデータを
    入力とし、上記ｍデータとソートしてＮ＋ｍ件のソート
    出力を得るステップを備えたソート方法。
  6. 【請求項６】 最初のソートを実施中に、ソートの終わ
    った入力側から次のソートのために残存データを順次各
    ローカルメモリに記憶させることを特徴とする請求項１
    ないし請求項５のいずれかに記載のソート装置またはソ
    ート方法。
  7. 【請求項７】 第２のソートとは別のバスによりデータ
    を入力段側から順次各段のローカルメモリに記憶させ、
    後段が記憶中に第１のソートデータバスからのデータと
    上記ローカルメモリに記憶させた入力側の段から順次ソ
    ートを開始することを特徴とする請求項１ないし請求項
    ５のいずれかに記載のソート装置またはソート方法。
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