JPH0625964B2 - デ−タ整列方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ整列方法に係り、詳しくは複数の併合器
とメモリとの対を縦続接続し、パイプライン処理により
データを整列する方法の改良に関する。

〔従来の技術〕

入力データを昇順あるいは降順に整列する方法の一つ
に、複数の併合器とメモリとの対を縦続接続し、整列済
みデータ部分列の併合を繰り返す操作をパイプライン処
理することによりデータを整列するパイプラインマージ
ソート方式がある。第６図はその基本構成例であって、
１−Ｉ（Ｉ＝１，２，３，…）は併合器、２−Ｉはメモ
リである。メモリ２−Ｉは２^I-1個のデータを格納でき
る大きさを持っている。併合器１−Ｉはメモリ２−Ｉの
上と下に格納されるデータを整列して整列済みデータ部
分列を生成し、次段のメモリ２−（Ｉ＋１）に格納する
処理を行う。

第７図は第６図の構成によるデータ整列の基本的動作を
説明する図であって、１０はデータ、１１は整列済みデ
ータ部分列である。いま、入力データｇ，ｆ，ｈ，ｉ，
ｅ，…，ａが入力単１００から入ってきたとする。該入
力データは１個ずつメモリ２−１の上と下に交互に格納
される。併合器１−１はメモリ２−１の上と下にデータ
が格納されると、両データを整列し、整列済みデータ部
分列“ｆｇ”，“ｈｉ”，…を順次出力する。該整列済
みデータ部分列は、部分列単位にメモリ２−２の上と下
に交互に順次格納される。併合器１−２はメモリ２−２
の上と下に格納される２個のデータ部分列を順次整列
し、整列済みデータ部分列“ｆｇｈｉ”，“ｂｃｄ
ｅ”，…を出力する。以下、併合器１−３，１−４，１
−５で整列済みデータ部分列の併合を繰り返し、出力端
２００から所望の整列データ“ａｂｃｄ…ｐｑ”が出力
される。

ここで、併合器１−１〜５はそれぞれオーバラップして
動作し、パイプライン制御により整列処理の高速化を達
成されるが、第７図に示すように、データの入力完了
後、整列されたデータが出力開始されるまでにｔ_１時間
の遅延が生じる。

従来、上記データの入力完了後、整列されたデータが出
力されるまでの遅延時間を短縮する方法としてダイナミ
ックマージ法が提案されている（情報処理学会第２９回
全国大会、林隆夫他“パイプラインマージソートアルゴ
リズムの改良によるソート時間の短縮”）。これは奇数
個のデータ部分列を併合する併合器において、前段から
整列済みデータ部分列の最後のものが入力された時点
で、併合ペアを動的に変化させて出力データ部分列を生
成するというものである。

第８図はダイナミックマージ法の原理を説明する図であ
る。いま、併合器１−Ｉが１１−１と１１−２の整列済
みデータ部分列“ｑｔｕｙ”，“ｒｖｗｚ”を順次出力
して、これを受け取って併合器１−（Ｉ＋１）は“ｑｒ
ｔｕ”まで整列済みデータを出力した時点で、併合器１
−Ｉは最後のデータ部分列１１−３の最初のデータ
“ｓ”を出力し、変更通知１２が出されたとする。この
時、データ部分列１１−１と１１−２に注目するに、１
１−１では“ｙ”が、１１−２では“ｖｗｚ”が併合器
１−（Ｉ＋１）から未だ出力されないで残っている。変
更通知１２が出力されると、併合器１−（Ｉ＋１）は、
まず、上記データ部分列１１−１と１１−２の未だ残っ
ているデータの内、少ない方のデータ集合、即ち“ｙ”
を“ｑｒｔｕ”に併合し、“ｑｒｔｕｙ”を整列済みデ
ータ部分列１１−４として出力する。次に、併合器１−
（Ｉ＋１）は、多い方のデータ集合、即ち“ｖｗｚ”を
最後のデータ部分列１１−３に併合し、整列済みデータ
部分列１１−５として“ｓｖｗｘｚ”を生成して出力す
る。

第９図は第７図と同じデータに対し、ダイナミックマー
ジ法を適用した場合のデータ整列例を示したものであ
り、データの入力完了後、整列されたデータが出力開始
されるまでの時間遅れはｔ_２となる。第１０図は第７図
とは別のデータに対し、通常のパイプラインマージソー
ト法を適用した場合のデータ整列例、第１１図は第１０
図と同じデータに対し、ダイナミックマージ法を適用し
た場合のデータ整列例を示したものである。

〔発明が解決しようとする課題〕

第７図と第９図を比較して明らかな如く、ダイナミック
マージ法では、データの入力完了後、出力開始までの時
間遅れが短縮されるものの、データ部分列を変更するタ
イミングが、該タイミングを出す側の併合器の最終出力
データ部分列の最初のデータ出力時点としているため、
変更直後に出力するデータ部分列が長くなり、十分な時
間遅れの短縮が図れない欠点がある。また、第１０図と
第１１図を比較すると明らかな如く、ダイナミックマー
ジ法の場合、データ数によっては、変更が最終的に、最
終併合器で併合するデータ部分列対の内、後に入力され
るデータ部分列の方に行われてしまい、変更の効果がで
ない欠点がある。第１０図と第１１図のデータ整列例の
場合、時間遅れはｔ_１＝ｔ_２である。

本発明の目的は、複数の併合器とメモリとの対を縦続接
続し、上記ダイナミックマージ法を適用してパイプライ
ン処理によりデータを整列する方法において、データの
入力完了後、整列済みデータの出力開始までの時間遅れ
をさらに短縮することにある。

〔問題点を解決するための手段および作用〕

変更処理自体は第８図で説明した原理を適用する。即
ち、変更処理を行う併合器では、変更処理の実施を指示
された時点で、該併合器が整列併合対象としているデー
タ部分列の組のうち整列併合対象として保持しているデ
ータ数が少ない方のデータ部分列に属するデータを、変
更処理の指示を受ける直前に出力していたデータ部分列
に連結されるように出力する。データ数が多い方のデー
タ部分列は、変更処理後、前段の併合器から出力される
新たなデータ部分列あるいは、次の整列併合対象として
入力されているデータ部分列と組にされて整列併合処理
する。

本発明は、この変更処理のタイミングを改善するもの
で、併合するデータ部分列対の変更通知を整列するデー
タの入力完了時点で各併合器に一斉に通知し、該変更通
知を受けた併合器の内、変更対象併合器（奇数個の入力
データ部分列を併合する併合器）では、出力するデータ
部分列の数によって各々次の時点で実際の変更処理を行
う。なお、以下の説明において、ｘを実数とする時、
［ｘ］はｘに等しいかより大きい最小の整数を表わし、
Ｎは整列するデータの個数を表わす。

(1)変更対象併合器１−Ｉ（Ｉ＝１，２，３，…）の
内、出力するデータ部分列の数［Ｎ／２^Ｉ］が奇数とな
る併合器は、変更通知を受領後、該併合器が次段の併合
器に最終または最終の一つ前のデータ部分列として出力
するためのデータを整列併合する時点で変更処理を行
う。以下、ケース（１）という。

(2)変更対象併合器１−Ｉの内、出力するデータ部分列
の数［Ｎ／２^Ｉ］が偶数となる併合器は、変更通知の受
領した時点変更処理を行う。以下、ケース（２）とい
う。

このようにすることにより、変更は最終的に、最終併合
器に入力されるデータ部分列の内、先に入力されるもの
に対して従来のダイナミックマージ法よりも早い時点で
行われるため、結果的に最終併合器に先に入力されるデ
ータ部分列に含まれるデータ数が短かくなり、整列する
データの入力完了後、整列済みデータの出力開始までの
時間が短縮される。

〔実施例〕

第１図は第７図と同じデータに対し、本発明を適用した
場合のデータ整列例を示したものであり、第２図は第１
０図を同じデータに対し、同じく本発明を適用した場合
のデータ整列例を示したものである。両図において、１
９は変更通知のタイミング、２０は実際に変更処理を行
うタイミングを示している。なお、整列装置は第６図の
構成をとるとしている。

第１図ではデータの入力完了後、整列済みデータの出力
開始までの時間遅れｔ_３は４クロックであり、第９図に
比べてさらに７クロック短縮される。また、第２図で
は、時間遅れｔ_４は１０クロックであり、第１１図の時
間遅れｔ_２＝１１クロックに比べて１クロック短縮され
る。

第１図のデータ整列例の場合の、第６図における各併合
器１−Ｉとメモリ対２−Ｉ内のデータの遷移を第３図
（Ａ）〜（Ｈ）に示す。第３図の各併合器１−Ｉについ
て、「∨」はメモリ対２−Ｉの下側のデータを出力し、
「∧」は上側のデータを出力し、「×」は残りのデータ
を無条件に出力することを示している。また、黒矢印は
変更通知タイミング、白矢印は実際の変更処理タイミン
グを示す。

ステップ１では、整列するデータの最初のデータ“ｇ”
がメモリ２−１の上側に入り、ステップ２では次のデー
タ“ｆ”がメモリ２−１の下側に入る。併合器１−１は
該メモリ対２−１のデータを整列し、ステップ３でデー
タ“ｆ”を出力してその後にデータ“ｈ”を入れ、ステ
ップ４でデータ“ｇ”を無条件に出力してその後にデー
タ“ｉ”を入れる。

以下同様にしてデータを整列する処理が進められる。ス
テップ１７（第３図（Ｄ））で整列すべき全データの入
力が完了し、各併合器１−１〜１−４に対して変更通知
が一斉に送出される。各併合器は、変更通知を受領する
と変更処理の要否及び変更処理のタイミングを判定して
変更処理／整列処理を進める。以下に、変更通知を受領
した各併合器での処理内容を説明する。

併合器１−１は、データ部分列“ｐ”とデータ部分列
“ｑ”を整列併合している途中で変更通知を受ける。併
合器１−１へのデータ部分列の数は奇数（１７個）であ
り、変更処理を実施する条件を満たしている。また、併
合器１−１が出力するデータ部分列の数は奇数（９個）
であり、変更処理時点はケース（１）である。

変更通知を受けた時点で併合器１−１は最終から１つ前
のデータ部分列として出力するデータの処理中であり、
併合器１−１は変更通知を受けた時点で変更処理を実施
する。この変更処理時点で、併合器１−１が整列併合対
象としているデータ部分列は“ｑ”と“空”のデータで
ある（データ“ｐ”は出力済み）。そこで、“空”デー
タを直前に出力したデータ部分列“ｐ”に連結させる。
この場合、“少ない方のデータ部分列”を出力する操作
は不要なので、新たな整列併合対象のデータ部分列につ
いて処理を継続する。即ち、併合器１−１は新たにデー
タ部分列“ｑ”と“ａ”を整列併合対象のデータ部分列
とし、通常の整列併合処理を継続する。

併合器１−２は、入力データ部分列“ｎｏ”と入力デー
タ部分列“ｐｑ”（ただし、“ｑ”は未入力の状態）を
整列併合する時点で変更通知を受ける。併合器１−２へ
の入力データ部分列の数は奇数（９個）であり、変更処
理を実施する条件を満たしている。また、併合器１−２
が出力するデータ部分列の数は奇数（５個）であり、変
更処理時点は、これもケース（１）である。

変更通知を受けた時点で併合器１−２は出力すべきデー
タ部分列の最終から１つ前の部分列の処理中であり、変
更通知を受けた時点で変更処理を実施する。この変更処
理時点で、整列併合対象として前段の併合器１−１から
出力済みの入力データ列は、“ｎｏ”と“ｐ”であり、
併合器１−２では変更処理の規則により、短い方のデー
タ列、即ち“ｐ”を出力中のデータ部分列に連結させ
る。しかし、併合器１−２では、この時点で、データ部
分列“ｊｋｌｍ”（次段の併合器が整列併合するデータ
部分列対の一方の組）の出力を完了しているので、該併
合器１−２は“ｐ”を新たなデータ部分列として出力す
る。そして、この変更処理時点での短い方のデータ部分
列“ｐ”の出力を終了した次のサイクルから、併合器１
−２では、入力データ部分列として残されているデータ
部分列“ｎｏ”と新たに前段の併合器１−１から出力さ
れてくるデータ部分列“ａｑ”の併合処理を行う。

併合器１−３は、データ“ｉ”を出力する直前の時点で
変更通知を受ける。即ち、入力データ部分列“ｂｃｄ
ｅ”と入力データ部分列“ｆｇｈｉ”を整列併合してい
る途中時点で変更通知を受ける。

併合器１−３への入力データ部分列の数は奇数（５個）
であり、変更処理を実施する条件を満たしている。ま
た、併合器１−３が出力するデータ部分列の数は奇数
（３個）であり、変更処理時点は、これもケース（１）
である。

併合器１−３は、データ“ｉ”をデータ部分列“ｂｃｄ
ｅｆｇｈｉ”の最終データとして出力すると、次のサイ
クルで、該併合器１−３から出力されるデータ部分列
（データ部分列“ｐ”と“ｊｋｌｍ”とを併合したデー
タ部分列）は、該併合器１−３が出力すべきデータ部分
列の最終から１つ前のデータ部分列となるので、併合器
１−３では、この時点で変更処理を実施する。即ち、整
列併合対象として前段の併合器から出力済みのデータ部
分列のうち短い方のデータ部分列“ｐ”を新たなデータ
部分列として出力する。このデータ部分列“ｐ”の出力
を完了すると、併合器１−３は、データ部分列“ｊｋｌ
ｍ”と前段の併合器１−２から出力されるデータ部分列
“ａｎｏｑ”を対象に通常の併合処理を継続する。

併合器１−４は、入力データ部分列の一部としてデータ
“ｈ”を前段の併合器１−３から受領した時点で変更通
知を受ける。併合器１−３への入力データ部分列の数は
奇数（３個）であり変更処理を実施する条件を満たして
いる。併合器１−４が出力するデータ部分列の数は偶数
（２個）であり、変更処理時点はケース（２）である。

併合器１−４は直ちに変更処理を行うモードに設定され
る。しかし、変更通知を受領した時点では、整列併合対
象とするデータ部分列は、一方のデータが“ｂｃｄｅｆ
ｇｈ”までで最後の“ｉ”が未だ入力されておらず、他
方のデータは未だ１つも入力されていないので、整列併
合処理、変更処理は行われない。

変更処理は、前段の併合器１−３から併合対象の一方の
データ部分列“ｂｃｄｅｆｇｈｉ”がすべて入力され、
続いて他方のデータ部分である“ｐ”が入力された時点
で直ちに行われる。即ち、この時点で併合器１−４は、
併合対象として前段の併合器から出力済みのデータ部分
列“ｂｃｄｅｆｇｈｉ”と“ｐ”のうち、短い方のデー
タ部分列“ｐ”を新たなデータ部分列として出力する。
このデータ部分列“ｐ”の出力を完了すると、併合器１
−４はデータ部分列“ｂｃｄｅｆｇｈｉ”と前段の併合
器１−３から出力されて来る新たなデータ部分列“ａｊ
ｋｌｍｎｏｑ”を対象に通常の整列併合処理を継続す
る。

併合器１−５では、入力されるデータ部分列の数が偶数
（２個）なので、変更処理は行われない。

このようにして、ステップ２２からは整列済みデータの
出力が開始される。これの説明は省略する。

次に、第２図のデータ整列例の場合の、変更通知を受領
した各併合器１−１〜１−４での処理内容を説明する。

併合器１−１は、データ部分列“ｄ”とデータ部分列
“ｅ”を整列併合している途中で変更通知を受ける。併
合器１−１へのデータ部分列の数は奇数（２５個）であ
り、変更処理を実施する条件を満たしている。また、併
合器１−１が出力するデータ部分列の数は奇数（１３
個）であり、変更処理時点はケース（１）である。

変更通知を受けた時点で併合器１−１は出力すべき部分
列の最終から１つ前の部分列の処理中であり、併合器１
−１は変更通知を受けた時点で変更処理を実施する。こ
の変更処理時点で、併合器１−１が併合対象としている
データ部分列は“ｅ”と“空”のデータである（データ
“ｄ”は出力済み）。第１図の場合と同様に、見掛上、
併合器１−１は“空”データを直前に出力したデータ部
分列“ｄ”に連結させる。そして、併合器１−１は、新
たにデータ部分列“ｅ”と“ａ”を整列併合対象のデー
タ部分列とし、通常の併合処理を継続する。

併合器１−２は、入力データ部分列“ｂｃ”と入力デー
タ部分列“ｄ”を整列併合する時点で変更通知を受け
る。併合器１−２への入力データ部分列の数は奇数（１
３個）であり、変更処理を実施する条件を満たしてい
る。また、併合器１−２が出力するデータ部分列の数は
奇数（７個）であり、変更処理時点は、やはりケース
（１）である。

変更通知を受けた時点で併合器１−２は出力すべき部分
列の最終から１つ前の部分列の処理中であり、変更通知
を受けた時点で変更処理を行う。この時点で、併合対象
としての入力データ列は、“ｂｃ”と“ｄ”であり、処
理規則により、短い方のデータ列、即ち“ｄ”を出力中
のデータ部分列に連結させる。しかし、第１図の場合と
同様に、併合器１−２では、この時点で、データ部分列
“ｆｇｈｉ”の出力を完了しているので、見掛上、デー
タ“ｄ”は“空”のデータと連結され、新たなデータ部
分列として併合器１−２から出力される。そして、併合
器１−２では、この短い方のデータ部分列“ｄ”の出力
を終了した次のサイクルから、入力データ部分列として
残されている長い方のデータ部分列“ｂｃ”と新たに前
段の併合器１−１から出力されてくるデータ部分列“ａ
ｅ”の併合処理を行う。

併合器１−３は、データ“ｑ”を出力する直前の時点で
変更通知を受ける。即ち、入力データ部分列“ｎｏｐ
ｑ”と入力データ部分列“ｊｋｌｍ”を整列併合してい
る途中時点で変更通知（ｊｋｌｍｎｏｐまで整列併合済
みデータが出力された時点）を受ける。併合器１−３へ
の入力データ部分列の数は奇数（５個）であり、変更処
理を実施する条件を満たしている。また、併合器１−３
が出力するデータ部分列の数は偶数（２個）であり、変
更処理時点はケース（２）である。

併合器１−３は、変更通知を受けると直ちに変更処理を
行う。この時点で、一方のデータ部分列“ｊｋｌｍ”の
データは全て出力済みであり、もう一方のデータ部分
“ｎｏｐｑ”については“ｎｏｐ”まで出力済みで、デ
ータ“ｑ”が残っている。従って、“空”のデータが出
力済みデータ“ｐ”に連結される。この処理の後、併合
器１−３は変更処理で残ったデータ部分列“ｑ”とデー
タ部分列“ｆｇｈｉ”を新たな併合対象として処理を継
続する。

併合器１−４及び１−５では、入力されるデータ部分列
の数が偶数（４個及び２個）なので、変更処理は行われ
ない。

第４図は本発明を適用したデータ整列装置の全体構成図
である。データ整列装置は複数の併合器１−１，１−
２，…とメモリ対２−１，２−２，…、及び各併合器の
動作を制御するソータ制御回路３よりなる。ソータ制御
回路３は最終データ判定回路３０１を具備しており、入
力端１００のデータ列をクロックに同期してカウント
し、最終データの入力が完了すると、変更通知信号１９
を各併合器１−Ｉに送出する。併合器１−Ｉは制御部３
０、比較器５０、マルチプレクサ６０、及び、各メモリ
ＡとＢに対する書込み回路７０、読出し回路８０、ラッ
チ回路９０で構成される。比較器５０はメモリＡとＢか
ら各ラッチ９０に読み出されたデータを比較し、比較結
果を制御部３０に通知する。制御部３０は、通常は比較
結果によりマルチプレクサ６０を制御し、ラッチ９０の
いずれかのデータを次段へ出力すると共に、メモリＡ，
Ｂ、書込み回路７０、読出し回路８０を制御して、次の
データのメモリＡ，Ｂに対する読み書きを制御する。一
方、最終データ判定回路３０１より変更通知信号１９を
受け取ると、制御部３０は、自併合器が変更対象併合器
の場合、前記ケース（１）あるいはケース（２）の時点
にマルチプレクサ６０の切換制御を変え、併合するデー
タ部分列対の変更を行う。

第５図は制御部３０の具体的構成例を示したものであ
る。全データ数カウント部３１は初期値が１で、クロッ
クごとに１ずつカウントアップし、入力されたデータ数
を数え上げる。併合器番号格納レジスタ３２は該当併合
器の番号Ｉ（Ｉ＝１，２，３，…）を格納している。処
理開始／完了制御部３３は該当併合器１−Ｉの処理開
始、完了を指示するもので、全データ数カウント部３１
の値が２^I-1＋Ｉ−１（Ｉは３２からの併合器番号）に
なったところでメモリポインタ管理部３４、メモリリー
ド／ライト制御部４２にメモリ対２−Ｉへの入力開始
を、２^Ｉ＋Ｉになるとデータカウント部３５に出力開始
を通知する。

メモリポインタ管理部３４はメモリ対２−Ｉに格納され
るデータのアドレスを管理し、メモリリードライト制御
部４２はメモリ対２−Ｉの各書込み回路７０、読出し回
路８０を制御する。

データ数カウント部３５は初期値が１で処理開始／終了
制御部３３からの処理開始指令後、クロックごとにメモ
リ対２−Ｉに入力されるデータ数を数え上げ、その値を
データ部分列数カウント部３６に送る。この値は現在出
力したデータ個数＋１を示している。データ部分列数カ
ウント部３６はデータ数カウント部３５からの値（Ｎ_１
とする）とレジスタ３２からの併合器番号Ｉをもとに
［Ｎ_１／２^I-1］により次に出力するデータのデータ部
分列番号を求める。つまり、データ部分列数カウント部
３６は、処理開始指令後、メモリ対２−Ｉに入力される
テータ部分列数を数え上げる。

入力データ部分列数計算部３７はメモリ対２−Ｉに入力
する全データ部分列数を計算し、出力データ部分列数計
算部３８は当該併合器１−Ｉより出力する全データ部分
列数を計算するものである。レジスタ３９はメモリＡの
内の現在併合対象となっているデータ部分列の内、未だ
出力されていないデータの個数を格納し、レジスタ４０
はメモリＢ内の現在併合対象となっているデータ部分列
の内、未だ出力されていないデータの個数を格納してい
る。

データ整列装置の最終データ判定回路３０１で最終デー
タを入力完了した時点で、制御部３０は変更通知信号１
９を受け取る。処理開始／完了制御部３３は、変更通知
信号１９を受け取ると、その時点での全データ数カウン
ト部３１の値（全データ数Ｎ）を取り込み記憶してお
く。入力データ部分列数計算部３７は変更通知信号１９
を受け取ると、その時点でのカウント部３１の値（Ｎ）
を取り込み、これとレジスタ３２からの値Ｉよりメモリ
対２−１に入力する全データ部分列数［Ｎ／２^I-1］を
計算し、出力切換制御部４１に通知する。同様に、出力
データ部分列数計算部３８は変更通知信号１９を受け取
ると、その時点でのカウント部３１の値（Ｎ）を取り込
み、これとレジスタ３２からの値（Ｉ）より当該併合器
１−Ｉから出力する全データ部分列数［ｎ／２^１］を計
算し、出力切換制御部４１に通知する。

出力切換制御部４１は、変更通知信号１９を受け取る
と、入力データ部分列数計算部３７の値の奇偶を判定す
る。奇数であるとデータ部分列の変更対象併合器である
から、出力データ部分列数計算部３８からの値を基に変
更タイミングを生成する。すなわち、出力データ部分列
数計算部３８からの値が奇数の場合は、データ部分列数
カウント部３６から次に出力するデータのデータ部分列
番号を取り込み、該カウント部３６からの値と出力デー
タ部分列数計算部３８からの値の差が１以下になった時
点で、レジスタ３９と４０の値の少ない方のメモリ側の
データを出力する様にマルチプレクサ６０に切換信号を
送る。この場合、出力切換制御部４１は、該メモリ側の
データ数格納レジスタ３９あるいは４０の値が０になる
まで、該当メモリ内のデータを出力し続けるように、切
換信号を送る。該当レジスタ３９あるいは４０の値が０
になったところで、通常の併合処理に戻る。一方、出力
データ部分列数計算部３８からの値が偶数の場合は、出
力切換制御部４１はその時点でレジスタ３９と４０の値
の少ない方のメモリ側のデータを出力する様にマルチプ
レクサ６０に切換信号を送る。その後、出力切換制御部
４１は、該当メモリ側のデータ数格納レジスタの値が０
になるまで、該当メモリのデータを出力し続ける様に切
換信号を送り、０になったところで通常の併合処理に戻
る。なお、変更処理時に、変更対象となるデータ部分列
がメモリに格納されていない場合には、格納されるまで
処理を待つ。処理開始／終了制御部３３は全データ数カ
ウント部３１より受け取る値が２^Ｉ＋Ｎ＋１になったと
ころで、各部に処理完了を通知し、当該併合器の処理を
終了する。

〔発明の効果〕

以上説明したように、本発明では、データ部分列対の変
更時期を２種類用いることにより、最終併合器に入力す
るデータ部分列の内、先に入力されるデータ部分列に含
まれるデータ数が少なくなるため、最終併合器からのデ
ータ出力時期が早くなり、従来方式に比べ、データ整列
時間をさらに短縮できるという利点がある。

【図面の簡単な説明】

第１図及び第２図は本発明によるデータ整列例を示す
図、第３図は第１図のデータ整列例の処理遷移を示す
図、第４図は本発明を適用したデータ整列装置の一実施
例の全体構成図、第５図は第４図の併合器内の制御部の
具体的構成例を示す図、第６図はパイプラインマージソ
ートの基本構成図、第７図は通常のパイプライン処理に
よるデータ整列例を示す図、第８図はダイナミックマー
ジ法の原理説明図、第９図は第７図に対応するダイナミ
ックマージ法によるデータ整列例を示す図、第１０図は
通常のパイプライン処理による別のデータ整列例を示す
図、第１１図は第１０図に対応するダイナミックマージ
法によるデータ整列例を示す図である。 １−Ｉ…併合器、２−Ｉ…メモリ、１０…データ、１１
…整列済みデータ部分列、１９…変更通知時点、２０…
実際の変更時点。

フロントページの続き (56)参考文献 情報処理学会第29回全国大会講演論文集 （ＩＩ）、84［９］（1984）、林隆史他、 パイプラインマージソートアルゴリズムの 改良によるソート時間の短縮、Ｐ．763− 764

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力された２組の整列済みデータ部分列の
   データを整列併合して１組のデータ部分列として出力す
   る機能と、外部からの指示により、整列併合対象として
   いるデータ部分列の組のうち、整列併合対象として保持
   されているデータ数が少ない方のデータ部分列に属する
   データを、該外部からの指示を受ける直前に出力してい
   たデータ部分列に連結されるように出力するとともに、
   データ数が多い方のデータ部分列は、前記整列併合対象
   とされたデータ部分列の次の組として整列併合されるべ
   く入力されているデータ部分列あるいは前記外部からの
   指示があった後に最初に入力されたデータ部分列と組に
   して整列併合する変更処理機能と、を有する併合器を複
   数段、縦続に接続してデータを整列する方法において、 整列すべき全データの入力完了時点で、前記各併合器に
   対して、整列併合するデータ部分列対の変更通知を一斉
   に送出し、 前記変更通知を受けた併合器のうち、整列すべき全デー
   タに対応するデータ部分列の数が奇数となり、且つ、出
   力するデータ部分列の数が奇数となる併合器では、該併
   合器が次段の併合器に最終または最終の一つ前のデータ
   部分列として出力するためのデータを整列併合する時点
   で前記変更処理機能を有効とし、 前記変更通知を受けた併合器のうち、整列すべき全デー
   タに対応するデータ部分列の数が奇数となり、且つ、出
   力するデータ部分列の数が偶数となる併合器では、変更
   通知を受領してから最初にデータを整列併合する時点で
   前記変更処理機能を有効として、 データを整列することを特徴とするデータ整列方法。