JPH08274649A

JPH08274649A - Ｌｅｍｐｅｌ−Ｚｉｖタイプ・アルゴリズムを用いたデータ圧縮装置

Info

Publication number: JPH08274649A
Application number: JP8033709A
Authority: JP
Inventors: Charles J Masenas Jr; チャールズ・ジョウゼフ・マゼナス、ジュニア
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1995-03-22
Filing date: 1996-02-21
Publication date: 1996-10-18
Anticipated expiration: 2016-02-21
Also published as: US5903230A; JP3303225B2; US5771010A

Abstract

(57)【要約】【課題】Ｌｅｍｐｅｌ−Ｚｉｖアルゴリズムに基づく
圧縮及び圧縮解除装置を有するデータ処理システムを提
供する。【解決手段】圧縮装置は、１個以上のデータ要素を受
信及び保管する循環履歴ＣＡＭ装置、ならびに受信され
たデータ要素が既に履歴ＣＡＭ装置に保管済みであり、
圧縮の対象となるかどうかを判定するコーディング装置
を有する配列セクションを含む。受信されたデータ要素
が少なくとも１つの保管されたデータ要素と一致する場
合、ＰＳ論理セクションは文字列が存在するかどうかを
判定する。符号化セクションは、保管されたデータ要素
に一致するデータの文字列中のアドレス、及び文字列の
長さを識別する。圧縮装置は、データ要素が圧縮されて
いるかどうかの識別、複数の既定のデータ長さカテゴリ
の中での符号化されたデータの長さ、及びアドレスで構
成される圧縮トークンを生成する。圧縮装置は、ＰＳ論
理セクションの特定のハードウェア実装を使用する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ｌｅｍｐｅｌ−Ｚ
ｉｖタイプ・アルゴリズムに基づくデータ圧縮装置に関
連し、更に詳細に述べれば、前記アルゴリズム用圧縮エ
ンジンのハードウェアの実現に関連する。

【０００２】

【従来の技術】基本的Ｌｅｍｐｅｌ−Ｚｉｖ（Ｌ−Ｚ）
アルゴリズムについては、ＩＥＥＥＴｒａｎｓａｃｔｉ
ｏｎｓｏｎＩｎｆｏｒｍａｔｉｏｎＴｈｅｏｒ
ｙ、１９７７年９月号、５３０〜５３６ページにある、
Ｌｅｍｐｅｌ及びＺｉｖによる主題「Ｃｏｍｐｒｅｓｓ
ｉｏｎｏｆＩｎｄｉｖｉｄｕａｌＳｅｑｕｅｎｃ
ｅｓｖｉａＶａｒｉａｂｌｅＲａｔｅＣｏｄｉ
ｎｇ」、等で説明されている。このアルゴリズムは、そ
の後有効なデータ圧縮の基礎となり、最近では高速デー
タ伝送の基礎として普及している。Ｌ−Ｚアルゴリズム
を利用するアーキテクチャは種々の構成をもつことが可
能であるが、一般的には１つのコンピュータ・システム
と他のコンピュータ・システム叉は入出力装置との間
の、入出力チャネルを介した通信を行う点が共通してい
る。各入出力チャネルは圧縮及び圧縮解除マクロを有
し、このマクロがオプションのメモリを使用してＬ−Ｚ
アルゴリズムを実行する。

【０００３】簡単に述べれば、圧縮エンジンはデータ・
バイトのストリームを受信し、受信したものを「履歴メ
モリ」へ保管し、バイトの繰返しパターンを検出するた
めに新しいバイトの各々を保管されているバイトと比較
する。その結果、伝送する必要のあるデータ量の削減の
ための基礎として、繰返しパターンが使用できる。この
ように処理される新しいデータに、既に処理されている
２つ以上のデータ・バイトの「ストリング」、又は文字
列が含まれる場合、処理済みデータ文字列の長さ値及び
相対アドレスから成るトークンが生成される。このよう
な処理済みのデータ・バイトの文字列を含む新しいデー
タは、データ文字列自身に含まれるビット数より少ない
ビット数の情報で表すことができるので、データ・スト
リームは効果的に圧縮される。処理される新しいデータ
が、メモリに既に入っている以前のデータ文字列の一部
を含まない場合、圧縮は実行されず、生データを「ロー
・トークン」として伝送する必要がある。

【０００４】伝送された圧縮ワード・トークンとロー・
トークンを復号化し、元のデータ・バイト・ストリーム
を効果的に回復するために、圧縮解除エンジンは同様の
「履歴メモリ」、及び対応する復号化論理で構成され
る。

【０００５】Ｌｅｍｐｅｌ−Ｚｉｖアルゴリズムの既に
実施されているものの１つは、一般的に「ＬＺ１」タイ
プ・アルゴリズムと呼ばれる。ＬＺ１アルゴリズムを使
用する場合、一致文字列の開始アドレス及び長さが計算
され、これらが符号化されトークンとして生成される。
例えば、ロー・トークンは「０」の後に生のバイトが続
くものとして生成される。圧縮ワード・トークンは、
「１」の後に一致文字列の長さのバイナリ識別、及びメ
モリ配列の中の一致文字列の開始位置を識別するビット
列（変位と呼ぶ）が続くものとして渡される。「制御ト
ークン」も生成される場合がある。このトークンは、こ
れも複数の１で始まり、その後に制御命令を示す４ビッ
トが続く。最後に、１だけが連続する「終了トークン」
が生成され、圧縮データ・ストリームの終わりを示す。

【０００６】表１は、圧縮データ・ワード文字列の長さ
を示すために使用されるコードである。この種類のコー
ディングは修正対数表現コーディングであり、短い文字
列には短いコードを使用し、文字列が長くなればより長
いコードを使用する。短い文字列の使用頻度が長い文字
列の使用頻度より十分多い場合、このコーディング技術
は有効である。メモリ配列のサイズが２Ｋの実施例で
は、変位は１１ビット値で指定される。セクション数が
少なく、サイズも小さい、例えば１Ｋ叉は５１２サイズ
のメモリ配列では、小さい変位が使用される。次の表で
は、可能なコード長のグループが５つあり、各グループ
はそれぞれ２、４、６、８、叉は１２ビットで構成され
る点に留意されたい。

【表１】圧縮ワード長を示すコードコード・フィールド圧縮ワード長００２ワード０１３ワード１０００４ワード１００１５ワード１０６ワード１０１１７ワード１１００００８ワード・・・・・・・・・・・・・・・・・・・・・・・・１１０１１１１５ワード１１１０００００１６ワード・・・・・・・・・・・・・・・・・・・・・・・・・・・・１１１０１１１１３１ワード１１１１００００３２ワード・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・１１１１１１１０１１１１２７１ワード

【０００７】上記の圧縮アルゴリズムの動作方法の概要
を、「ｔｈｅｂｏｙｔｈｅｄｏｇ」という語句を
圧縮する簡単な例で説明する。既に説明したように、上
記のＬＺ１アルゴリズムは、データ・ストリームの中の
繰返される文字列を探すことによってデータを圧縮す
る。例えば、「ｔｈｅｂｏｙｔｈｅｄｏｇ」のフ
レーズの中では、ワード「ｔｈｅ」が文中で繰返される
ので圧縮できる。圧縮は、次の一連のステップに従って
実行される。

【０００８】最初にこの語句が連想メモリ（ＣＡＭ）に
保管される。このメモリはアドレス毎に８ビットのＡＳ
ＣＩＩ文字を１つ保管でき、一般的に「履歴バッファ」
と呼ばれる。任意のサイズにすることが可能だが、一般
的な実施例では容量は２Ｋ、１Ｋ、叉は５１２バイトで
ある。アドレスデータ００ｔ０１ｈ０２ｅ０３０４ｂ０５ｏ０６ｙ０７０８ｔ＜＝＝＝０９ｈ＜＝＝＝繰返し文字列１０ｅ＜＝＝＝１１＜＝＝＝１２ｄ１３ｏ１４ｇ

【０００９】第２に、繰返し文字列が上記のように識別
される。第３に、繰返し文字列の最初のインスタンスの
開始アドレスが記録される。これは「変位」と呼ばれる
（ここでは、変位＝００）。第４に、繰返しデータ文字
列の「長さ」も記録される（ここでは、データ長＝０
４）。第５に、繰り返されない文字（即ち「生」デー
タ）がそのまま出力される。ただし、繰返し文字列全体
については、変位及びデータ長だけが出力される。この
例では、圧縮語句の出力は次のようになる。

【００１０】前記の例では、「ｄ」（変位）及び「Ｌ」
（データ長）値を１シングル・バイトで出力できると想
定しているが、これはあまり実際的ではない。また、デ
ータのバイトが「生」（圧縮していない）のものか、叉
は圧縮したものかを圧縮解除アルゴリズムに知らせるた
めに「マーカ」が必要であることも問題となる。マーカ
を使用しないと、「Ｌ」および「ｄ」値は他のＡＳＣＩ
Ｉコードと同じように見えるので、圧縮解除アルゴリズ
ムが機能できない。

【００１１】これらの問題を避けるために、ＬＺ１圧縮
データは上記に概説した構成に従って符号化されると共
に、Ｑｕａｒｔｅｒ−ｉｎｃｈＣａｒｔｒｉｄｇｅ
ＤｒｉｖｅＳｔａｎｄａｒｄｓ，Ｉｎｃ．がＱＩＣ開
発標準、「ＡｄａｐｔｉｖｅＬｏｓｓｌｅｓｓＤａｔ
ａＣｏｍｐｒｅｓｓｉｏｎ（ＡＤＬＣ）」、ＷＩＣ−
１５４Ｒｅｖ．Ａ（１９９４年３月１０日付け）中に
発表した業界標準にも従う。次に、図１から図３を参照
してコードを簡単に説明する。

【００１２】図１は、上記の符号化体系で発生する可能
性のある、６つのデータの事例を示す。事例１は、
「生」（圧縮されていない）データであり、事例２から
事例６は長さの違う圧縮されたデータである。圧縮され
るデータについて異なるサイズの圧縮ワード・トークン
を使用することにより、圧縮データの長さが減少し、そ
の結果圧縮効果が高まる。この点に関して、「コード
長」とは、トークンの中のビット数であり（例えば、ロ
ー・トークンでは９ビット）、一方「データ長」とは圧
縮コード・トークンが圧縮解除された結果生成されるバ
イトの数（例えば、「ｔｈｅｂｏｙａｎｄｄｏ
ｇ」の「ｔｈｅ」の圧縮コード・トークンの長さは４）
である。

【００１３】ＬＺ１アルゴリズムのデータ配列では、第
１ビットは「符号化ビット」である。例えば、図１に示
すように、コード・トークンの第１ビットは、コード・
ワードがロー・バイトの場合だけ「０」になる。このビ
ットは、ロー・ワードの既存の８ビット（図１のｂで示
す）に追加され、９ビットのロー・トークンを形成す
る。この第１ビットは、続く８ビットが生データである
ことを示す。圧縮ワード・トークンの場合は、「符号化
ビット」は「１」であり、後に続くデータが圧縮されて
いることを意味する。

【００１４】図１の残りの符号化データは、長さの異な
る圧縮ワード・トークンである。ここでは、符号化ビッ
トとして「１」があり、次の「０」が出てくるまでのビ
ットは、長さビット（［Ｌ」）がいくつ続くかを示す
（「０」だけの場合は［Ｌ」ビットが１個であることを
示し、「０」の前に「１」が２個ある場合は「Ｌ」ビッ
トが３個であることを示す）。「Ｌ」の値は、長さに従
って０叉は１である。「ｄ」の値には、変位アドレスが
入る。図１に示すデータには、１１個の「ｄ］が示され
ている。これらの１１の「ｄ」は、履歴バッファとして
働く２ＫＲＡＭ中の変位アドレスである。１Ｋ叉は５
１２バイトの履歴ＲＡＭの場合は、それぞれ１０個また
は９個の「ｄ」ビットが使用される。

【００１５】図１から明らかなように、トークンの先頭
の５ビットを見れば、コード・ワードが事例１から事例
６のどれに当てはまるかを判定できる。これに履歴ＲＡ
Ｍのサイズ（２Ｋ、１Ｋまたは５１２）が分かっていれ
ば、コード長が復号化できる。次の表２は、推奨される
履歴ＲＡＭサイズに基づくコード長の復号化方法をまと
めたものである。ここでは２Ｋ、１Ｋ、及び５１２履歴
ＲＡＭサイズのコード長を示す。

【表２】

【００１６】図１に示されていない、追加のＬＺ１コー
ド・タイプが２つある。前述のように、これらの２つの
コードは「エンド・トークン」及び「制御トークン」と
呼ばれ、どちらも事例６のコードの特殊なものである。

【００１７】図１に基づき、語句「ｔｈｅｂｏｙｔ
ｈｅｄｏｇ」について上記のＬＺ１アルゴリズムから
予想される実際の圧縮データを図２に示す。分かりやす
くするために、各文字の実際のＡＳＣＩＩコードは示し
ていない点に留意されたい。代わりに、複数の「ｂ」で
実際のＡＳＣＩＩ値を表す。図２の例では、圧縮データ
のビットの総数は１１５である。８で除算すると、１
４．３７５バイトになる。即ち、圧縮しない形で「ｔｈ
ｅｂｏｙｔｈｅｄｏｇ」を保管するために必要な
１５バイトと比較した場合、圧縮は非常にわずかであ
る。ただし、実際の操作条件の下では、圧縮率はもっと
高く、ほぼ２分の１から３分の１になる。

【００１８】以前の圧縮エンジンの例を、図４から図６
に示す。このエンジンは、生データ、及び長さとメモリ
・アドレスで構成されるトークンの組合わせとしてデー
タ文字列を符号化する。図４は、開示されたＣＡＭマク
ロ２００の３つの主要セクションを示すブロック図であ
る。第１のセクション２１０は、５１２バイトの記憶素
子の配列であり、これらの記憶素子は履歴バッファを形
成し、データ入力バイト（ＤＩ）の文字列を保管する。
このセクションの中で、既に受信されて保管されている
バイトが各新しいバイト（時間「ｔ」における動作サイ
クル中に受信される）と比較され、同じ動作サイクル
（ｔ）内に一致が検出、ラッチされ、５１２個の「一致
ラッチ」ライン上で一致信号ＭＬ（ｔ）として識別され
る。さらに同じ動作サイクル（ｔ）の間に、これらのラ
インは第２のセクション、ＰＳ論理２２０に入力され
る。これは文字列一致論理であり、対応する出力ライン
に一致信号Ｍ（ｔ）を生成することにより、２バイト以
上の文字列の存在を識別する。第３のセクション２３０
はエンコーダであり、これは同じサイクル時間ｔに各位
置ｎについて一致信号を受信し（１＝「セット」及び０
＝「非セット」）、アドレスＡＯＵＴ（ｔ）及びビット
（ＯＲＭ）の両方を出力する。このビットは、履歴バッ
ファに「文字列」があるかどうかを識別する。アドレス
ＡＯＵＴは、長さが９ビット（ｌｏｇ₂ ５１２）であ
り、文字列の最後のバイトを示す。

【００１９】動作の中で、配列２１０はサイクル（ｔ）
毎にデータ（ＤＩ）の１バイトを受信し、サイクル毎に
５１２個のＭＬ（一致ラッチ）信号を出力する。各サイ
クルで、ＤＩは５１２個の配列の位置の１つに書き込ま
れ、それと同時に残りの５１１個の位置の内容と比較さ
れる。ＤＩバイトが順次書込まれるので、その結果連続
するバイトは履歴バッファの中で論理的に隣接する。サ
イクルｔにおいてＤＩがｎ番目の記憶位置と一致する場
合、ＭＬ［ｎ，ｔ］が「セット」される。即ち「１」状
態に置かれる。

【００２０】ＰＳ論理２２０は、５１２個のＭＬ信号を
入力として受信し、５１２個のＭ（一致）信号を出力す
る。履歴バッファに現在一致文字列が見つからず、また
２つの連続ＤＩバイトが２つの連続する記憶位置と一致
する場合（即ち、ＭＬ［ｎ−１，ｔ−１］及ＭＬ［ｎ，
ｔ］がセットされる）、Ｍ［ｎ，ｔ］がセットされ、記
憶位置ｎで終了する少なくとも２つの連続するバイトの
文字列が一致することを示す。信号ＯＲＭは、すべての
Ｍラインの論理ＯＲであり、したがって少なくとも１つ
のＭラインをセットすると、結果としてＯＲＭがセット
され、アクティブな文字列が存在することを示す。アク
ティブな一致文字列があると、既にアクティブな文字列
を伝播するＭＬ一致を除くすべてのＭＬ一致が無視され
る。これによって最長の一致文字列が検出され、入力ス
トリームの圧縮が最大になることが保証される。

【００２１】文字列は、１つのサイクルから次のサイク
ルへ、ＰＳビットにより伝播される。アクティブな一致
文字列がない場合（ＯＲＭ＝０）、ＰＳ［ｎ，ｔ］がＭ
Ｌ［ｎ，ｔ−１］の論理状態に対応してセットされる。
値ｔ−１はＰＳレジスタで時間単位１だけ遅延される結
果である。アクティブな一致文字列がある（ＯＲＭ＝
１）場合、文字列を継続させるものを除くすべてのＭＬ
信号が無視される。したがって、ＯＲＭ（ｔ）が１の場
合、ＰＳ［ｎ，ｔ］はＭ［ｎ，ｔ−１］である。

【００２２】既に述べたように、ＰＳ論理２２０の出力
はエンコーダ２３０が受信し、ＡＯＵＴ（ｔ）及びＯＲ
Ｍ信号が生成される。ＯＲＭ信号は、次の入力バイトＤ
Ｉの処理のためにＰＳ論理２２０にフィードバックされ
る。

【００２３】図５は、ＬＺ１アルゴリズム用の従来のデ
ータ圧縮エンジン３００の下位レベルのブロック図であ
り、圧縮マクロ動作に関する詳細を更に示すものであ
る。データ圧縮エンジンの各種の要素の動作は、制御回
路３０５が管理する。この回路は、次に説明する各要素
と接続されている。制御回路は、状態マシンとして動作
する論理回路である。データは、入力データ・バス３１
０を介して圧縮エンジンに入力され、最初に入力データ
・バッファ・レジスタ３２０にラッチされる。入力デー
タ・バッファ３２０に保管されたデータは、次に循環履
歴バッファとして機能する連想メモリ（ＣＡＭ）配列３
３０のすべての現在のエントリと比較される。ＣＡＭ配
列の中にはバイト記憶要素が順番に配列され、最後の要
素が先頭の要素にフィードバックされてバッファの中を
循環するフローになる。複数の配列セクションの各々
（図では、セクション３３０−０から３３０−ｎで示
す）には、レジスタ３３１及び比較回路３３２が含まれ
る。各ＣＡＭ配列レジスタ３３１はデータのワードを保
管し、また空セル（ＥＣ）と呼ばれる単一の記憶要素３
３５を含む。この空セルは、有効な、つまり現在のデー
タ・ワードが、対応するＣＡＭ配列セクション・レジス
タに保管されているかどうかを示す。各ＣＡＭ配列セク
ションの各比較回路３３２は、対応するＣＡＭ配列セク
ション・レジスタ３３１に保管されているデータ・ワー
ドが、入力データ・バッファ３２０に事前に保管されて
いるデータ・ワードと一致した場合（即ち、信号ＭＬ
［ｎ−１，ｔ−１］及びＭＬ［ｎ，ｔ］が共に一致を示
す場合）、一致つまりアクティブな信号を生成する。

【００２４】ＣＡＭセクション・アドレス指定回路３４
０がＣＡＭ配列３３０と結合され、ＣＡＭ配列の複数の
書込みセクション（０−ｎ）の１つにランダム・アクセ
ス選択信号を与える。回路３４０の出力は、入力データ
・バッファ３２０に現在保持されているデータ・ワード
を保管するために使用する、ＣＡＭ配列３３０のセクシ
ョンの１つを識別する。アドレス回路３４０は順次動作
するので、次にどのＣＡＭ配列セクションに入力データ
・バッファの次のデータ・ワードを保管するか決定す
る。

【００２５】ＣＡＭ配列３３０の現在のエントリは、１
にセットされた空セル（ＥＣ）を有し、セクション・ア
ドレス指定回路３４０によってアドレス指定されないＣ
ＡＭ配列セクションとして示される。現在のＣＡＭエン
トリの１つのデータが、入力データ・バッファ３２０の
データ・ワードと一致すると、当該ＣＡＭ配列セクショ
ンの比較回路３３２が、一致ラッチ・ライン３４２の相
当する１つにアクティブ一致ラッチ信号を生成する。各
一致ラッチ線３４２の一致ラッチ信号は、ＰＳ論理セク
ション２２０の中の対応する回路に入力される。

【００２６】一次セレクタ（ＰＳ）レジスタ・ブロック
３５０は、図４におけるＰＳ論理２２０の一部を形成
し、同じ数のセル（ｎ）を有す。これらのセルは、それ
までに一致動作が成功した、ＣＡＭ配列３３０の中の対
応するセクションを示すのに使用される。即ち、「１」
（アクティブ）を受信して保管したＰＳセルは、どのＣ
ＡＭ配列セクション（３３０−０から３３０−Ｎ）にデ
ータ・ワードの一致文字列の最後のワードが含まれるか
を示す。入力されるデータ・ワードの文字列中の同じ文
字が前に存在した位置が、ＣＡＭ配列の中に複数ある可
能性があるので、ＰＳレジスタ・ブロック３５０の複数
のセル（３５０−０から３５０−Ｎ）がアクティブであ
る場合がある。入力されるデータ・ワードのストリーム
が前に存在してない場合、各ワードは生データ・ワード
と見なされる。事前に処理されているデータの中の連続
する２つのワードの文字列と一致する、連続する２つの
データ・ワードの文字列が検出されるまで、これらの生
データ・ワードの文字列は続けて保管される。次の生デ
ータ・ワードを受信すると、文字列が継続するものか、
及び別の新しい文字列が存在するかが判定される。

【００２７】詳細に述べれば、いったん一致が検出され
て別の新しいデータ・ワードを入力データ・バッファ３
２０にロードするまでに、ＰＳセルのブロックの内容が
図４の符号化ブロック２３０に入力され、アドレスが生
成される。また、一致文字が存在する場合は、長さカウ
ンタ３９０が１だけ増分され、一致文字列の現在の長さ
を識別する。次に、ランダム・アクセス・セクション・
アドレス指定回路３４０もアクティブになる。これをア
クティブにすることによって、２つのことが完成され
る。第１に、セクション・アドレス指定回路３４０の出
力が変化するので、その結果次の入力データ・ワードが
ＣＡＭ配列の別のセクションに書込まれる。第２に、文
字列一致論理がＰＳ論理２２０のセルの内容を伝播し、
各セルは前の一致ＣＡＭ配列セクションにすぐ続くＣＡ
Ｍ配列セクションと通信する。

【００２８】ＰＳ論理２２０の動作では、ＰＳレジスタ
・ブロック３５０の中の、対応する一致ラッチ・ライン
３４２がアクティブである、すべてのアクティブなＰＳ
セル３５０−０から３５０−Ｎが、アクティブな状態を
維持する。対応する一致ラッチ・ラインがアクティブで
はないＰＳセルはすべてクリアされる。ＰＳセル・エン
トリのいずれかがアクティブな状態で残り、入力データ
・バッファの現在のデータ・ワードと前のデータ・ワー
ドとの一致文字列が続くことを示す場合、各ＰＳセルと
結びついたＰＳＯＲゲート３６０がアクティブにな
り、文字列が継続することを示す。

【００２９】この方法で、次のデータ・ワードが処理さ
れ、このデータ・ワードがＣＡＭ配列に保管されたデー
タ・ワードの文字列と更に継続して一致するかどうか判
定される。ＰＳＯＲゲート３６０の出力に「０」があ
り、新しいワードと保管されたワードとの一致が現在は
ないことを示すまで、この一致処理が続く。ＰＳＯＲ
ゲート３６０の出力に「０」があると、エンコーダ２３
０の一部を形成するアドレス生成回路３７０は、一致文
字列の１つの位置を判定し、そのアドレスをバス３８０
に生成する。アドレス生成回路３７０は、ＰＳレジスタ
・ブロック３５０の１個以上のセルから信号を与えられ
てアドレスを生成するために使用される論理回路であ
る。このような論理回路は、当分野の技術をもつ当業者
なら簡単に設計できる。一致文字列の長さは、長さカウ
ンタ３９０の計数で示される。

【００３０】アドレス生成回路３７０は、一致文字列の
最後が入るＣＡＭ配列セクションの固定（絶対とも呼ば
れる）アドレスを生成し、長さカウンタ３９０は一致文
字列の長さを示す。したがって、一致文字列の開始アド
レス及び長さが計算され、符号化されてトークンとして
生成される。

【００３１】図６は、圧縮エンジン中のＣＡＭ配列の単
一セクション４００を示すブロック図である。セクショ
ン４００は、セル・アドレス回路４１０及び制御回路４
０５から入力を受信し、ＣＡＭ配列レジスタ４３１及び
比較回路４３２を含む。レジスタ４３１には空セル４３
３が含まれる。これらの素子の各々は図５で前に説明し
た制御回路３０５に接続し、この制御回路は配列セクシ
ョン４００に対するリセット、シフト、書込み及び入力
のロードを制御する。データは書込み動作中に、入力デ
ータ・バッファ４２０から指定されたＣＡＭ配列レジス
タ４３１に転送されるか、叉は比較を実行する場合は比
較回路４３２に転送される。入力データ・バッファ４２
０からの値は、比較回路４３２でＣＡＭ配列レジスタ４
３１の値と比較される。入力データ・バッファの値がＣ
ＡＭ配列レジスタの値と等しい場合、比較回路４３２は
値が「１」の一致ラッチ（ＭＬ）信号を生成する。その
他の場合は、比較回路４３２は値「０」の一致ラッチ信
号（ＭＬ）を生成する。ＭＬ信号は、比較回路の出力の
一部を構成するラッチ・レジスタ（Ｌタイプ、表示され
ていない）に保管され、更に引き続く処理のためにＰＳ
論理ブロック２２０に与えられる。

【００３２】一般的な実施例では、ＣＡＭ配列に２，０
４８個のセクション４００があり、したがってＣＡＭ配
列内の文字列のアドレスを指定するために少なくとも１
１ビットを使用する必要がある。このような場合、ＣＡ
Ｍ配列は２，０４８セクションを並列に接続するか、叉
は５１２セクションの４つのセットを並列に組合わせ
る。代替の実施例では、ＣＡＭ配列は少なくとも１０ビ
ットのアドレス記述を要する１，０１２セクションの大
きさ、又は少なくとも９ビットのアドレス記述を要する
５１２セクション、もしくは最後に９ビット・アドレス
を要する５１２セクションである。代替実施例では、こ
れらとは異なるサイズのＣＡＭ配列を使用することも可
能である。

【００３３】ＰＳ論理の従来の実施例を図７に示す。こ
こでは、所定の処理サイクル時間（ｔ）において、各一
致ラッチ（ＭＬ）出力が、ＡＮＤゲート５１０を有する
ＰＳ論理セクション５００の対応する位置（ｎ）に与え
られる。また、ＡＮＤゲートへの入力は、同じ処理サイ
クル（ｔ）中において、位置（ｎ−１）にある隣接する
ＰＳ論理セクションからの一次選択（ＰＳ）出力もあ
る。ＡＮＤゲート５１０出力は、５１１個の他の同様の
出力と共にファン・イン（ＦＩ）としてＯＲ５６０へ与
えられる。これは、時間ｔにおいて一致文字列が存在す
るかしないかを示す信号ＯＲＭ（ｔ）を出力する。ハー
ドウェア上に実装される場合、ＯＲ回路５６０は大きな
チップ領域を必要とし、本発明が解決を目指す問題の１
つを引起こす。

【００３４】ＯＲＭ（ｔ）信号がＡＮＤ／ＯＲ／反転回
路（ＡＯＩ）５４０に与えられ、これは一次選択信号Ｐ
Ｓ（ｎ−１，ｔ）を入力とする第１のドライバ５２０の
反転出力、及び一致ラッチ信号ＭＬ（ｎ，ｔ）を入力と
する第２のドライバ５３０の反転出力と一緒になる。Ａ
ＯＩ５４０の出力は、ＰＳレジスタ５５０に与えられ
る。レジスタ５５０は、位置ｎ及び時間ｔにおける出力
を生成し、エンコーダ６００に送る。この出力は、この
後のＰＳ論理段階にも使用される。このような段階５０
０を複数使用するＰＳ論理２２０の実装には、実質的要
素及びチップ領域が必要であり、特に各段階のＡＯＩ５
４０ならびにドライバ５２０及び５３０に要求される。

【００３５】結果として、圧縮が迅速且つ能率的に実行
される。上記のＬＺ１を使用する方法では、一致データ
文字列の探索が徹底的に実行されるので、効果的な圧縮
が行われる。即ち、ＣＡＭ配列により、一致文字列のす
べての可能性を徹底的に探索できる。

【００３６】図４から図７の構造に従ってＣＡＭマクロ
が実装される場合、入力データ・ストリームを効率的に
圧縮するために、パイプライン圧縮データ・フローが必
要である。これは、高いレベルの正確なスループットを
達成するために、連繋されたデータの並列フローを提供
する。

【００３７】図８は、図４から図７のＣＡＭ構造を利用
する、ＬＺ１圧縮マクロ１０００の高レベルのブロック
図である。また、図９及び図１０は、論理を流れるデー
タ・フロー及び制御フローのタイミングを示すタイミン
グ図である。図８に示す配列の中で、パイプライン・デ
ータ・フローは完全な二重ラッチ設計に基づく。これに
より、レジスタの現在の状態は、レジスタにロードされ
る次のデータとして使用するか、叉はレジスタに次にロ
ードされるものに対する制御の一部として使用すること
ができる。例えば、ＣＡＭ一致ラッチ１３３２は、履歴
バッファ自体を除くＣＡＭマクロ内部の他のラッチと同
様にＬ１／Ｌ２ラッチ・ペアであり、これらは入力デー
タ・バイトとＣＡＭの既存の有効な内容との比較結果を
保管する。例えば、ＣＡＭの外部で使用されるラッチで
あるラッチ１２１０−１２６０も、同様にＬ１／Ｌ２タ
イプである。

【００３８】図８を参照すると、２つの並列するフロー
・パスが存在することが明らかである。どちらのパスも
共通のソースから始まり、ＣＡＭマクロ１３００を構成
する左側のパスと、一連のラッチ１２１０−１２６０を
構成する右側のパスに分かれる。その後両方のパスはバ
レル・シフタ論理１６００及び出力バッファ１７００に
収束し、この出力バッファから符号化データが出力され
る。システムでの連続性と同期化処理を実現するため
に、２つのパスは同じ数の処理サイクル（各サイクル
は、サイクル番号「ｔ」を有す）を使用し、並列に各デ
ータ・ワードを渡す必要がある。この結果データ・ワー
ドは同期してバレル・シフタ論理に到着する。特に、Ｄ
ＡＴＡ０及びＤＡＴＡ１の横の（ｔ）、ならびにその他
の段階に参照される（ｔ＋ｎ）は、パイプラインの中の
ラッチの各段階の時間の関係を分かりやすくする。例え
ば、一致ラッチ１３３２における（ｔ＋２）は、バイト
０がＤＡＴＡ０及びＤＡＴＡ１バッファに到着した２ク
ロック・サイクル後に、一致ラッチ１３３２にロードさ
れることを示す。圧縮マクロの中で、１処理サイクルを
必要とし、遅延を発生させる構造はすべて実線で示す。
パイプラインの中で遅延を引き起こさない構造は点線で
示す。

【００３９】図８に示すように、データはバッファＤＡ
ＴＡ０１１１０及びＤＡＴＡ１１１２０へのマクロ・
インターフェースを介して、まず圧縮マクロ１０００に
入力される。データ・バイトは第１クロック（ｔ）にお
いて圧縮マクロに入り、選択論理ブロック１１３０によ
り１度に１つづつ選択される。選択論理ブロック１１３
０は、ＤＡＴＡ０叉はＤＡＴＡ１に保管されたデータ・
バイトを交互に選択し、第１クロック・サイクル（ｔ＋
１）に２つのレジスタの一方からＣＡＭ内部の履歴バッ
ファ１３３０にシフトする。ＣＡＭのタイミングでは、
ほとんどの場合ゲート・アレー（表示されていない）
が、履歴バッファの各セクションのＬ２ラッチの出力か
ら信号及びデータを直接供給することが要求される。

【００４０】一次シフト・レジスタ１３５０は、１叉は
０のバイナリ状態を想定する。一般的に１は、開始した
新しい文字列を表す一致、叉は圧縮されている現在の文
字列の中の次のバイトを示す。優先順位符号化論理１３
６０は、あらゆるクロック・サイクル（ここではサイク
ルｔ＋４）で実行し、結果としてＣＡＭ内部の符号化し
たアドレスを生成する。ＣＡＭが５１２バイトの大きさ
の場合、９ビット・アドレスが生成される。これは、サ
イクル・タイムｔ＋４の中で、１つのアドレスを決定す
るために必要な大きさである。

【００４１】アドレス・ブロック１３８０には、最終的
優先順位符号化段階が含まれる。これは、ゲート・アレ
ー論理内で実施され、追加サイクル（ｔ＋５）を必要と
する。この関数の出力はラッチされ、次の１１ビット加
算器１４００の段階のための最大伝播遅延時間を確保す
る。バイトの文字列が引続き一致する場合、叉は前の比
較の結果が一致バイトが１つだけだった場合、作成され
た符号化アドレスは使用されない。

【００４２】ＰＳレジスタ１３５０が現在の圧縮されて
いる文字列の継続でロードされるたびに、長さカウンタ
１３７０により長さカウントの２つのバージョンが作成
される。１つのバージョンのＬＣ−１は、１１ビット加
算器１４００で使用されるバイナリ・カウンタである。
また、もう１つのバージョンＬＣ−２は、圧縮マクロ１
０００の出力として使用される符号化形式である。長さ
カウントＬＣ−２をバレル・シフタ論理１６００で早く
使用できることは、簡単で小型の高速バレル・シフタを
実現する。

【００４３】１１ビット加算器１４００は、バイナリ形
式のカウントＬＣ−１を長さカウンタ１３７０から受信
し、アドレス生成回路１３８０の最終段階からのアドレ
ス出力の値にこの値を加算する。１１ビット加算器出力
は、この後のサイクルｔ＋６でオフセットを生成するた
めに使用される。

【００４４】バレル・シフタ１６００の機能は、圧縮器
からの最小瞬時データ間隔を満足するように出力データ
速度を平均化することである。バレル・シフタ１６００
は、長さカウンタ１３７０からＬＣ−２としてのデー
タ、及びオフセット１５００からのデータを取るか、叉
はラッチ１２６０からロー・バイトとしてデータを取
る。少なくとも生データの２バイトが各圧縮文字列で圧
縮されるので、バレル・シフタが新しい有効な符号化さ
れた長さカウンタをフェッチする必要がある時間中に、
生データ叉は以前のオフセット値をシフトしなければな
らない状況には絶対にならないことは明かである。

【００４５】推奨される実施例では、バレル・シフタ論
理１６００の出力が２８ビット出力バッファ１７００に
与えられる。出力バッファ１７００は、クロック・サイ
クルｔ＋７中に左から右へ埋められる。１６以上のビッ
トが出力バッファ１７００に存在する場合、最終クロッ
ク・サイクルｔ＋８に圧縮マクロ・インターフェース１
８００から１６ビットがＣＯＤＥ０及びＣＯＤＥ１バイ
トとして送信される。これと同時に出力バッファは残り
の内容をすべて１６ビットだけシフトし、次の圧縮デー
タ叉は生データが使用可能な場合はこれをロードする。

【００４６】前述のとおり、パイプライン・データ・フ
ローを使用して正確な処理を実行するための要点は、各
段階で情報をすべて確実に使用可能にし、その結果、現
在処理中のデータに対する次の迅速な処理に必要な基本
的判定ができるようにすることである。一次シフト・レ
ジスタ段階におけるＰＳ論理で必要な３つの基本的判定
は、次のとおりである。 (1) 一致はないか？ (2) 現在の一致文字列の継続があるか？ (3) 新しい文字列を表す一致はあるか？

【００４７】これらの判定の結果として実行しなければ
ならない処理は２つだけである。第１の処理は、一致ラ
ッチ１３３２の現在の内容を一次シフト・レジスタ１３
５０にロードすることである。第２の処理は、一致ラッ
チ１３３２の新しい位置にもビットがセットされる場合
だけ、一次シフト・レジスタ１３５０の現在の内容を１
ビットだけシフトして一次シフト・レジスタ１３５０に
ロードして戻すことである。一次シフト・レジスタ１３
５０をどのようにロードするかを判定するために必要な
情報は、一次シフト・レジスタ１３５０の現在の内容及
び一致ラッチ１３３２の出力から生成できる。

【００４８】圧縮マクロのパイプライン配列を流れるデ
ータのタイミングを、図９及び図１０に示す。ここで
は、時間（ｔ）から（ｔ＋９）の間のバイト０からバイ
ト９の位置が、図８の配列に関する前記の説明に従って
示される。

【００４９】上記に参照したものはＬＺ１アルゴリズム
を実施する設計の１つであるが、Ｌｅｍｐｅｌ−Ｚｉｖ
コーディング技術を実施するシステム構成にはいろいろ
なものがある。

【００５０】このような実施例の１つが、米国特許第
５，３２９，４０５号に記載されている。ただし、この
実施例では、新しい文字列を提供する方法に不備があ
る。詳細に述べれば、開示された方法では動的転送ゲー
トをセットするためのＩＮＩＴ信号が必要である。これ
には、マクロのスループットを保留するサイクルが要求
される。したがって、１サイクルあたり１バイトのスル
ープットが維持できなくなる。

【００５１】Ｌｅｍｐｅｌ−Ｚｉｖアルゴリズムの圧縮
機能のその他の実施例は、次の特許に開示されている。 (a) 米国特許第５，１５０，４３０号。これは、デー
タ圧縮のためのＬｅｍｐｅｌ−Ｚｉｖアルゴリズムの使
用に関連し、ここでは並列シフト・レジスタに基づく圧
縮装置、及び符合する値を保管された長さ値と比較する
デコーダを使用する。 (b) 米国特許第５，１５３，５９１号。これは、簡素
化したＬｅｍｐｅｌ−Ｚｉｖアルゴリズムを利用するデ
ータ圧縮及び圧縮解除に関連し、圧縮辞書のツリー構造
を有する。 (c) 米国特許第５，１７９，３７８号。これは、Ｌｅ
ｍｐｅｌ−Ｚｉｖ技術を利用し、また並列プロセッサの
シストリック（ｓｙｓｔｏｌｉｃ）配列を使用するデー
タ圧縮及び圧縮解除に関連し、ここではコード・ワード
は固定長であり、コードの長さ及び開始点を示す。 (d) 米国特許第５，２２６，１１９号。これは、グラ
フィック・ディスプレイ制御回路と接続するバレル・シ
フト回路の使用に関連する。 (e) 米国特許第５，２４３，３４１号。これは、Ｌｅ
ｍｐｅｌ−Ｚｉｖ圧縮体系の機能強化した適用に関連
し、２つの辞書を有し、第２の辞書は第１の辞書がリセ
ットされているときの予備として用いられる。 (f) 米国特許第５，２４７，６３８号。これは、動的
にマップされる仮想データ記憶システムでの圧縮データ
用装置に関連する。 (g) 米国特許第５，２６２，７７６号。これは、デー
タ文字列の部分文字列のデータ圧縮のためのＬｅｍｐｅ
ｌ−Ｚｉｖアルゴリズムに関連し、更に詳細に述べれ
ば、再生イメージの画素のイメージ値の離散余弦変換の
係数から一次文字列を生成する技術に関連する。

【００５２】

【発明が解決しようとする課題】本発明の目的は、Ｌｅ
ｍｐｅｌ−Ｚｉｖタイプの圧縮アルゴリズムに基づい
た、情報の高速データ圧縮を提供することにある。

【００５３】本発明の別の目的は、Ｌｅｍｐｅｌ−Ｚｉ
ｖタイプ・アルゴリズムを使用する高速データ圧縮シス
テムのハードウェア実装を提供することにある。この実
装は、コード長及びアドレス情報を使用してデータを符
号化し、更に実装に要するチップ領域を削減する。

【００５４】本発明のまた別の目的は、Ｌｅｍｐｅｌ−
Ｚｉｖタイプ・アルゴリズムにより符号化される情報の
高速圧縮を実現する方法と装置を提供することにあり、
そこでは論理は少なくとも冗長ｎウェイＯＲ関数を除去
し、その結果必要な領域を削減し製造コストを節約す
る。

【００５５】本発明の更に別の目的は、伝送されるデー
タのパイプライン処理における待ち時間を削減するため
の方法と装置を提供することにある。そこでは、Ｌｅｍ
ｐｅｌ−Ｚｉｖタイプ・アルゴリズムにより符号化され
た情報の高速圧縮が実装される。

【００５６】

【発明の実施の形態】図４について先に説明したよう
に、圧縮動作では入力データ（ＤＩ）の１バイトが各サ
イクル（ｔ）で処理され、５１２個のＭＬ信号が各サイ
クルで配列セクション２１０から出力される。ＤＩがサ
イクルｔにおいてｎ番目の記憶位置と一致した場合、Ｍ
Ｌ［ｎ，ｔ］は「セット」され、即ち「１」状態におか
れ、その他の場合は「０」状態におかれる。２つの連続
するＤＩバイトが２つの連続する記憶位置と一致する場
合（即ちＭＬ［ｎ−１，ｔ−１］及びＭＬ［ｎ，ｔ］が
セットされる場合）、Ｍ［ｎ，ｔ］がセットされて、記
憶位置ｎで終わる少なくとも２つの連続するバイトの文
字列が一致することを示す。

【００５７】すべてのＭラインの論理ＯＲとして信号Ｏ
ＲＭを生成することが引続き必要である。その結果、少
なくとも１つのＭラインがセットされると、ＯＲＭがセ
ットされ、アクティブな文字列の存在を示す。また、１
サイクルから次のサイクルへＰＳビットにより文字列を
伝播することも引続き必要である。したがって、アクテ
ィブな一致文字列が存在しない場合（ＯＲＭ＝０）、Ｐ
Ｓ［ｎ，ｔ］がＭＬ［ｎ，ｔ−１］の論理状態にセット
される。ここで値ｔ−１は、ＰＳレジスタで１サイクル
遅延する結果である。アクティブ一致文字列が存在する
場合（ＯＲＭ＝１）、文字列が継続するものを除くすべ
てのＭＬ信号は無視される。したがって、ＯＲＭ（ｔ）
が１の場合、ＰＳ［ｎ，ｔ］はＭ［ｎ，ｔ−１］であ
る。

【００５８】上記の関係は、次の等式で表すことができ
る。

【数１】ここで、

【数２】及び

【数３】Ｍ（ｎ，ｔ）＝ＭＬ［ｎ，ｔ］・ＰＳ［ｎ
−１，ｔ］等式１、２及び３は、対になった帰納的等式のセットで
ある。右辺の変数が既知であり、左辺を解くために使用
される。等式３は、次のように書直すことができる。

【数４】

【００５９】この等式のセットは、図１１に示すような
圧縮マクロで実現できる。ここで配列２１０及びエンコ
ーダ２３０は図４に示すものと同じである。ただしＰＳ
論理ブロック２２０’は図４の論理ブロックとは異な
り、図１２に示すハードウェアで実現される。

【００６０】図１２は、１つのＰＳ論理ブロック３００
０の論理構造を示す。これは、本発明を実施する図１１
に示す圧縮マクロ配列の中のＰＳ論理セクション２２
０’の一部である。従来のＣＡＭ配列セクション２１０
に関する前述の説明のとおり、ＣＡＭ配列セクション２
１０の各バイト記憶位置（ｎ）は、時間（ｔ）において
値ＭＬ（ｔ，ｎ）を有する一致ラッチ信号を生成して保
管する。更に、隣接するセクション（ｎ−１）は、同じ
時間（ｔ）に値ＰＳ（ｎー１，ｔ）を有するＰＳ信号を
生成する。これらの２つの信号はＡＤＮゲート３１００
に入力される。このゲートの出力は、２つの論理的に隣
接する位置に一致が存在することにより生成された文字
列があることを示す信号である。ＡＮＤゲート３１００
は一致信号Ｍ（ｎ，ｔ）を出力し、この信号は５１１個
の他の入力と共に共通ファン・イン配列のエンコーダ３
４００に送られる。５１２個の信号の論理ＯＲがエンコ
ーダ３４００の出力として生成され、ＰＳ論理セクショ
ン２２０’の各ブロック３０００に信号ＯＲＭ（ｔ）と
してフィードバックされる。一致信号Ｍ（ｎ，ｔ）もマ
ルチプレクサ３２００の「１」端子に入力される。第２
の端子は「０」端子であり、これは入力ＭＬ（ｎ，ｔ）
信号を受信する。ＯＲＭ（ｔ）信号はマルチプレクサ３
２００をＭＬ（ｎ，ｔ）とＭ（ｎ−１，ｔ）信号間で切
替えるスイッチとして働く。マルチプレクサの出力はＰ
Ｓレジスタ３３００に与えられ、この出力は、ＰＳ論理
の次のセクションでＰＳ信号ＰＳ（ｎ，ｔ）として使用
される。図４から図７に示す従来の方法で使用されたも
のとまったく同じ共通エンコーダ回路３４００が１つ使
用される一方で、ＰＳ論理内には５１２ウェイＯＲ関数
は存在しない。即ち、図７のＯＲゲート３６０はＰＳ論
理セクション２２０’から削除されている。

【００６１】動作について特に図７の従来の回路と比較
した場合、エンコーダ３４００への５１２のファン・イ
ン入力信号があること、及びエンコーダが文字列の終わ
りのアドレスを示すアドレス信号ＡＯＵＴ（ｔ）を出力
することが明らかである。エンコーダへの５１２個の各
入力ＦＩは、ＡＮＤゲート３１００から出力されたもの
であり、このゲートは時間（ｔ）及び位置（ｎ）におけ
る一致論理信号ＭＬを、同じ時間サイクル（ｔ）で前の
位置（ｎ−１）のＰＳ信号と共に受信する。ＡＮＤゲー
ト出力Ｍ［ｎ，ｔ］は、エンコーダ３４００に入力され
るばかりでなく、マルチプレクサ３２００の「１」端子
にも入力される。マルチプレクサの「０」端子への第２
の入力は、個々のＣＡＭ配列セクション（ｎ）からの一
致論理信号ＭＬ［ｎ，ｔ］である。エンコーダ３４００
からのＯＲＭ（ｔ）信号は５１２個の入力ＭＬ［ｎ，
ｔ］から文字列が検出されたことを示すが、この信号に
基づき、マルチプレクサ３２００は等式（１）に従っ
て、ＰＳレジスタ３３００への入力として、ＭＬまたは
Ｍ信号を選択する。ＰＳレジスタ３３００は信号ＰＳ
［ｎ，ｔ］を出力し、この信号は同じ時間にこの後の位
置に向けてのＰＳ信号が発生したことを示す。

【００６２】ＰＳレジスタはＰＳ論理内に接続され、そ
の結果エンコーダ３４００へは直接出力せず、またＡＯ
ＵＴ（ｔ）信号の生成のためのパスに直接入らない点に
留意されたい。これは、レジスタがエンコーダの前にあ
り、圧縮パイプラインの中で１サイクル時間を必要とす
る従来の設計と異なる点である。図１３に示すように、
パイプラインの外にＰＳレジスタを配置すると通過時間
が削減される。図には圧縮マクロ４０００が示されてい
るが、実質的には図８に示す従来の設計のパイプライン
配列と同じである。唯一異なる点は、ＣＡＭマクロ４３
００である。ここではＰＳレジスタはパイプライン・パ
スに対するサイクル遅延には寄与せず（点線でブロック
を規定して示す）、カスケード配置されたレジスタのグ
ループに入っている。ＣＡＭマクロのパイプライン処理
からＰＳレジスタ遅延を除去することにより、パイプラ
イン・プロセスでの待ち時間が削減される。したがっ
て、セレクタ４１３０とロー・バイト・レジスタ４２５
０との間の並列パスの１ラッチが削除できる。図１４及
び図１５に、新しいパイプライン配列のデータ・フロー
を示す。対応する図９及び図１０と比較すると、システ
ム・アプリケーションにおける本発明の長所が更に明確
になる。

【００６３】図１１及び図１２に示すＰＳ論理ハードウ
ェア実施例、ならびに図１３に示すパイプライン・フロ
ーに基づき、図１６の状態図に示すような状態動作が達
成できる。実施形態は単純で効率的であり、ＩＮＴ及び
ＣＯＭＰＡＲＥの初期化、ならびに終了前に複数回のＣ
ＯＭＰＡＲＥの実行という、２つの状態の間だけで転移
が求められる。

【００６４】結果として生じたＭＬ、ＰＳ及びＭ信号を
位置ｎ及び時間間隔ｍを基にして配列に配置した場合、
要求される一致検出は単なるパターン認識問題として考
察できることは、当業者には明かであろう。

【００６５】本発明について、少なくとも１つの好まし
い実施例を示してある程度詳細に説明してきたが、好ま
しい実施例の本開示は例として挙げたにすぎず、前述の
特許請求の範囲の技術的思想と範囲を超えずに、構成部
分の詳細及び配列に数多くの修正を加えることができる
のは明かである。

【００６６】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００６７】（１）複数のデータ要素を有するデータ
・ストリームの中の繰返されるデータ要素文字列を識別
するデータ圧縮装置であって、(a) 個別のアドレス可
能位置に複数の前記データ要素を同時に保管し、更に各
データ要素が個別のアドレス可能位置に保管される履歴
バッファと、(b) 現在のデータ要素を入力するための
入力手段と、(c) 複数の比較手段であって、各比較手
段が前記現在のデータ要素を保管されているデータ要素
の内容と比較し、前記履歴バッファの対応するアドレス
位置に保管し、更に前記複数の比較手段が、前記現在の
データ要素とすべての保管されているデータ要素との間
に存在する一致をすべて識別する出力を生成する比較手
段と、(d) 複数の論理手段であって、それぞれが前記
比較手段の１つからの対応する出力を受信する目的を有
し、更に少なくとも２つのデータ要素の文字列の存在を
識別する信号を生成する目的を有する論理手段と、(e)
前記複数の論理手段からの前記信号に応答し、繰返さ
れるデータ要素文字列を識別するアドレスを含む第１の
出力、及び前記履歴バッファ内の繰返されるデータ要素
文字列の存在を識別する第２の出力を生成するためのエ
ンコーダと、を有するデータ圧縮装置。（２）各前記論理手段が、前記比較手段出力及び他の
論理手段からの出力に応答して一致信号を生成するため
の手段を含み、前記複数の論理手段からの一致信号が前
記エンコーダに送られる、（１）に記載のデータ圧縮装
置。（３）各前記論理手段が、前記一致信号及び前記比較
手段出力に応答し、文字列インディケータ信号を生成す
るバイナリ信号生成回路を更に有する、（１）に記載の
データ圧縮装置。（４）前記論理手段が、前記バイナリ信号生成回路に
応答し、前記文字列インディケータ信号を別の論理手段
によるアクセスに備えて保管するレジスタを更に有す
る、（３）に記載のデータ圧縮装置。（５）前記応答手段が、前記エンコーダの前記第２の
出力に更に応答する、（２）に記載のデータ圧縮装置。（６）前記エンコーダが、前記複数の一致信号に応答
し、現在のデータ要素と前記保管されているデータ要素
との間における少なくとも１つの一致する文字列の存在
を示す、ＯＲ演算された信号出力を生成する手段を有す
る、（３）に記載のデータ圧縮装置。（７）前記バイナリ信号生成回路が、前記ＯＲ演算さ
れた信号に応答し、文字列の継続を表示する、（６）に
記載のデータ圧縮装置。（８）別の論理手段によるアクセスに備え、前記バイ
ナリ信号生成回路の前記出力を保管するためのレジスタ
を更に有する、（７）に記載のデータ圧縮装置。（９）前記データ圧縮装置が、Ｌｅｍｐｅｌ−Ｚｉｖ
タイプ・アルゴリズムに従って機能する、（１）に記載
のデータ圧縮装置。（１０）前記データ圧縮装置が、ＬＺ１標準アルゴリ
ズムに従って機能する、（１）に記載のデータ圧縮装
置。（１１）前記データ圧縮装置が既定のサイクルに従っ
て機能し、１サイクルの中で現在のデータ要素が入力さ
れ、前記複数の比較手段すべてによる比較が実施され、
更に前記エンコーダがアドレス及び前記ＯＲ演算された
信号を生成する、（６）に記載のデータ圧縮装置。（１２）前記履歴バッファが、連続するバイトが前記
履歴バッファ中で物理的に隣接するように現在のバイト
を順次保管する、（１）に記載のデータ圧縮装置。（１３）前記レジスタが前記信号を１サイクルだけ遅
延させる、（１１）に記載のデータ圧縮装置。（１４）前記装置が２つの状態の間だけで動作し、第
１の状態が初期化であり、第２の状態が終了前に複数回
の比較の実行を含む、（１）に記載のデータ圧縮装置。（１５）複数のデータ要素を有するデータ・ストリー
ムの中の繰返されるデータ要素文字列を識別するデータ
圧縮装置であって、前記装置は少なくとも第１のパス及
び第２のパスを含むパイプライン構成を有し、前記第１
及び第２のパスの各々においてデータ要素の処理は同じ
数の処理サイクルを要し、更に処理サイクルの終了時に
共通の第３のパスに合流し、前記第１のパスはＣＡＭマ
クロ手段、及び前記ＣＡＭマクロ手段に応答し、長さ及
びアドレス情報を生成する手段を含み、前記第２のパス
はデータ要素を先へ送り、関連するサイクル遅延を提供
するために接続された複数のレジスタを有し、更に前記
第３のパスは前記第１及び第２のパスからの出力に応答
し、伝送のために符号化された出力を生成し、前記ＣＡ
Ｍマクロ手段は少なくとも第１の処理サイクルを要求す
るＣＡＭデータ・レジスタ手段、前記ＣＡＭデータ・レ
ジスタ手段出力に応答し、第２の処理サイクルを要求す
るＣＡＭ一致ラッチ手段、及び第３の処理サイクルを要
求するＣＡＭ優先順位符号化手段を有し、前記ＣＡＭマ
クロ手段は前記ＣＡＭ一致ラッチ手段の出力を受信し、
前記ＣＡＭ優先順位符号化手段に出力を供給するための
ＣＡＭレジスタ手段を更に含み、前記ＣＡＭレジスタ手
段は処理サイクル遅延を必要としない、データ圧縮装
置。（１６）前記ＣＡＭマクロ手段が、(a) 個別のアド
レス可能位置に複数のデータ要素を同時に保管し、更に
各データ要素が個別のアドレス可能位置に保管される履
歴バッファと、(b) 前記履歴バッファの位置のアドレ
ス指定のためのＣＡＭセル・アドレス指定手段と、を更
に有する、（１４）に記載のデータ圧縮装置。（１７）前記第３のパスが、前記第１のパスから前記
長さ及びアドレス情報、ならびに前記第２のパスからデ
ータ要素を受信するためのバレル・シフタ論理手段を有
する、（１４）に記載のデータ圧縮装置。

【図面の簡単な説明】

【図１】２ＫＲＡＭのＬｅｍｐｅｌ−Ｚｉｖコード・
データの例を示す図である。

【図２】テキスト文字列の各文字のコーディングの例を
示す図である。

【図３】保管された符号化文字列の例を示す図である。

【図４】従来の圧縮マクロの高レベルなブロック図であ
る。

【図５】従来の圧縮マクロのＣＡＭ配列の詳細を示す図
である。

【図６】従来の圧縮マクロのＣＡＭ配列の詳細を示す図
である。

【図７】圧縮マクロに使用される従来のＰＳ論理セクシ
ョンの詳細を示す図である。

【図８】従来の設計におけるパイプライン圧縮データ・
フローの流れ図である。

【図９】圧縮マクロ・パイプライン配列を通るデータ・
フローのタイミングを示す図である。

【図１０】圧縮マクロ・パイプライン配列を通るデータ
・フローのタイミングを示す図である。

【図１１】改良された圧縮マクロの高レベルなブロック
図である。

【図１２】本発明に従うＰＳ論理ハードウェア設計のブ
ロック図である。

【図１３】本発明に従うパイプライン圧縮データ・フロ
ーの流れ図である。

【図１４】本発明に従う圧縮マクロ・パイプライン配列
を流れるデータのタイミングを示す図である。

【図１５】本発明に従う圧縮マクロ・パイプライン配列
を流れるデータのタイミングを示す図である。

【図１６】本発明の状態図である。

【符号の説明】

４００ＣＡＭ配列（単一セクション、従来技術）５００ＰＳ論理（単一セクション、従来技術）６００エンコーダ（従来技術）１０００ＬＺ１圧縮マクロ（従来技術）１３００ＣＡＭマクロ（従来技術）３０００ＰＳ論理（単一セクション、本発明）４０００圧縮マクロ（本発明）４３００ＣＡＭマクロ（本発明）

Claims

【特許請求の範囲】

【請求項１】複数のデータ要素を有するデータ・ストリ
ームの中の繰返されるデータ要素文字列を識別するデー
タ圧縮装置であって、(a) 個別のアドレス可能位置に
複数の前記データ要素を同時に保管し、更に各データ要
素が個別のアドレス可能位置に保管される履歴バッファ
と、(b) 現在のデータ要素を入力するための入力手段
と、(c) 複数の比較手段であって、各比較手段が前記
現在のデータ要素を保管されているデータ要素の内容と
比較し、前記履歴バッファの対応するアドレス位置に保
管し、更に前記複数の比較手段が、前記現在のデータ要
素とすべての保管されているデータ要素との間に存在す
る一致をすべて識別する出力を生成する比較手段と、
(d) 複数の論理手段であって、それぞれが前記比較手
段の１つからの対応する出力を受信する目的を有し、更
に少なくとも２つのデータ要素の文字列の存在を識別す
る信号を生成する目的を有する論理手段と、(e) 前記
複数の論理手段からの前記信号に応答し、繰返されるデ
ータ要素文字列を識別するアドレスを含む第１の出力、
及び前記履歴バッファ内の繰返されるデータ要素文字列
の存在を識別する第２の出力を生成するためのエンコー
ダと、を有するデータ圧縮装置。
【請求項２】各前記論理手段が、前記比較手段出力及び
他の論理手段からの出力に応答して一致信号を生成する
ための手段を含み、前記複数の論理手段からの一致信号
が前記エンコーダに送られる、請求項１に記載のデータ
圧縮装置。
【請求項３】各前記論理手段が、前記一致信号及び前記
比較手段出力に応答し、文字列インディケータ信号を生
成するバイナリ信号生成回路を更に有する、請求項１に
記載のデータ圧縮装置。
【請求項４】前記論理手段が、前記バイナリ信号生成回
路に応答し、前記文字列インディケータ信号を別の論理
手段によるアクセスに備えて保管するレジスタを更に有
する、請求項３に記載のデータ圧縮装置。
【請求項５】前記応答手段が、前記エンコーダの前記第
２の出力に更に応答する、請求項２に記載のデータ圧縮
装置。
【請求項６】前記エンコーダが、前記複数の一致信号に
応答し、現在のデータ要素と前記保管されているデータ
要素との間における少なくとも１つの一致する文字列の
存在を示す、ＯＲ演算された信号出力を生成する手段を
有する、請求項３に記載のデータ圧縮装置。
【請求項７】前記バイナリ信号生成回路が、前記ＯＲ演
算された信号に応答し、文字列の継続を表示する、請求
項６に記載のデータ圧縮装置。
【請求項８】別の論理手段によるアクセスに備え、前記
バイナリ信号生成回路の前記出力を保管するためのレジ
スタを更に有する、請求項７に記載のデータ圧縮装置。
【請求項９】前記データ圧縮装置が、Ｌｅｍｐｅｌ−Ｚ
ｉｖタイプ・アルゴリズムに従って機能する、請求項１
に記載のデータ圧縮装置。
【請求項１０】前記データ圧縮装置が、ＬＺ１標準アル
ゴリズムに従って機能する、請求項１に記載のデータ圧
縮装置。
【請求項１１】前記データ圧縮装置が既定のサイクルに
従って機能し、１サイクルの中で現在のデータ要素が入
力され、前記複数の比較手段すべてによる比較が実施さ
れ、更に前記エンコーダがアドレス及び前記ＯＲ演算さ
れた信号を生成する、請求項６に記載のデータ圧縮装
置。
【請求項１２】前記履歴バッファが、連続するバイトが
前記履歴バッファ中で物理的に隣接するように現在のバ
イトを順次保管する、請求項１に記載のデータ圧縮装
置。
【請求項１３】前記レジスタが前記信号を１サイクルだ
け遅延させる、請求項１１に記載のデータ圧縮装置。
【請求項１４】前記装置が２つの状態の間だけで動作
し、第１の状態が初期化であり、第２の状態が終了前に
複数回の比較の実行を含む、請求項１に記載のデータ圧
縮装置。
【請求項１５】複数のデータ要素を有するデータ・スト
リームの中の繰返されるデータ要素文字列を識別するデ
ータ圧縮装置であって、前記装置は少なくとも第１のパ
ス及び第２のパスを含むパイプライン構成を有し、前記
第１及び第２のパスの各々においてデータ要素の処理は
同じ数の処理サイクルを要し、更に処理サイクルの終了
時に共通の第３のパスに合流し、前記第１のパスはＣＡ
Ｍマクロ手段、及び前記ＣＡＭマクロ手段に応答し、長
さ及びアドレス情報を生成する手段を含み、前記第２の
パスはデータ要素を先へ送り、関連するサイクル遅延を
提供するために接続された複数のレジスタを有し、更に
前記第３のパスは前記第１及び第２のパスからの出力に
応答し、伝送のために符号化された出力を生成し、前記
ＣＡＭマクロ手段は少なくとも第１の処理サイクルを要
求するＣＡＭデータ・レジスタ手段、前記ＣＡＭデータ
・レジスタ手段出力に応答し、第２の処理サイクルを要
求するＣＡＭ一致ラッチ手段、及び第３の処理サイクル
を要求するＣＡＭ優先順位符号化手段を有し、前記ＣＡ
Ｍマクロ手段は前記ＣＡＭ一致ラッチ手段の出力を受信
し、前記ＣＡＭ優先順位符号化手段に出力を供給するた
めのＣＡＭレジスタ手段を更に含み、前記ＣＡＭレジス
タ手段は処理サイクル遅延を必要としない、データ圧縮
装置。
【請求項１６】前記ＣＡＭマクロ手段が、(a) 個別の
アドレス可能位置に複数のデータ要素を同時に保管し、
更に各データ要素が個別のアドレス可能位置に保管され
る履歴バッファと、(b) 前記履歴バッファの位置のア
ドレス指定のためのＣＡＭセル・アドレス指定手段と、
を更に有する、請求項１４に記載のデータ圧縮装置。
【請求項１７】前記第３のパスが、前記第１のパスから
前記長さ及びアドレス情報、ならびに前記第２のパスか
らデータ要素を受信するためのバレル・シフタ論理手段
を有する、請求項１４に記載のデータ圧縮装置。