JPH0795093A - 順次データ圧縮アルゴリズムを実行する装置及び方法 - Google Patents
順次データ圧縮アルゴリズムを実行する装置及び方法Info
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- JPH0795093A JPH0795093A JP6152342A JP15234294A JPH0795093A JP H0795093 A JPH0795093 A JP H0795093A JP 6152342 A JP6152342 A JP 6152342A JP 15234294 A JP15234294 A JP 15234294A JP H0795093 A JPH0795093 A JP H0795093A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
-
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- H03—ELECTRONIC CIRCUITRY
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- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3084—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction using adaptive string matching, e.g. the Lempel-Ziv method
- H03M7/3086—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction using adaptive string matching, e.g. the Lempel-Ziv method employing a sliding window, e.g. LZ77
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
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- G06T9/005—Statistical coding, e.g. Huffman, run length coding
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- Measuring Pulse, Heart Rate, Blood Pressure Or Blood Flow (AREA)
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Abstract
(57)【要約】
【目的】 モジュール式アーキテクチャによりＬＺ１ア
ルゴリズムを実施するデータ圧縮／伸長装置及び方法を
提供する。 【構成】 データ圧縮がデバイス（ホストと区別され
る）制御装置１２において要求される場合に特に有用な
順次データ圧縮アルゴリズムを実行する装置及び方法が
提供される。履歴バッファ２２がｉ個の同一の水平スラ
イス単位の配列を圧縮する。各スライス単位はｊ個の別
々のブロックを定義するｊ個の記号を記憶し、各スライ
ス単位内の記号は正確にｉ個の記号により区切られる。
ｉ個の入力記号のストリング内の記号は、記号の一致シ
ーケンスを識別するために、ｉ個の比較器により、スラ
イス単位内に以前に記憶された記号と並列に比較され
る。
ルゴリズムを実施するデータ圧縮／伸長装置及び方法を
提供する。 【構成】 データ圧縮がデバイス（ホストと区別され
る）制御装置１２において要求される場合に特に有用な
順次データ圧縮アルゴリズムを実行する装置及び方法が
提供される。履歴バッファ２２がｉ個の同一の水平スラ
イス単位の配列を圧縮する。各スライス単位はｊ個の別
々のブロックを定義するｊ個の記号を記憶し、各スライ
ス単位内の記号は正確にｉ個の記号により区切られる。
ｉ個の入力記号のストリング内の記号は、記号の一致シ
ーケンスを識別するために、ｉ個の比較器により、スラ
イス単位内に以前に記憶された記号と並列に比較され
る。
Description
【０００１】
【産業上の利用分野】本発明はデータ記憶システムにお
けるデータの圧縮及び伸長装置及び方法に関し、更に詳
しくは、特にロー・エンド・データ記憶システムに好適
な順次データ圧縮アルゴリズムのブロック並列実行を含
む装置及び方法に関する。
けるデータの圧縮及び伸長装置及び方法に関し、更に詳
しくは、特にロー・エンド・データ記憶システムに好適
な順次データ圧縮アルゴリズムのブロック並列実行を含
む装置及び方法に関する。
【０００２】
【従来の技術】データを圧縮及び伸長する効率は、主に
バッファ・サイズ及び使用する符号化インプリメンテー
ションに依存する。ソフトウェアによる圧縮／伸長アル
ゴリズムの実行は遅く、従って、高速または実時間アプ
リケーションには適していない。ハードウェアによるア
ルゴリズムの実行は特定量のハードウェアを必要とし、
これは使用される実施技術の並列度により変化する。余
りにも多くのハードウェアが要求されると、制御装置内
にデータ圧縮アルゴリズムを統合することが困難とな
る。
バッファ・サイズ及び使用する符号化インプリメンテー
ションに依存する。ソフトウェアによる圧縮／伸長アル
ゴリズムの実行は遅く、従って、高速または実時間アプ
リケーションには適していない。ハードウェアによるア
ルゴリズムの実行は特定量のハードウェアを必要とし、
これは使用される実施技術の並列度により変化する。余
りにも多くのハードウェアが要求されると、制御装置内
にデータ圧縮アルゴリズムを統合することが困難とな
る。
【０００３】Lempel及びZivらによる"A Universal Algo
rithm for Sequential DataCompression"（１９７７年
５月発行の情報理論に関するＩＥＥＥトランザクショ
ン、ページ３３７乃至３４３に記載）は、データを効率
的に圧縮するアルゴリズムについて述べている。
rithm for Sequential DataCompression"（１９７７年
５月発行の情報理論に関するＩＥＥＥトランザクショ
ン、ページ３３７乃至３４３に記載）は、データを効率
的に圧縮するアルゴリズムについて述べている。
【０００４】このLempel-Ziv 1（ＬＺ１）アルゴリズム
は、可変長の２進データのストリングを固定長の２進形
式に圧縮する順次アルゴリズムである。これはファイル
の最も最近のバイトまたはワードを正しい順序で含む履
歴バッファを使用して実施される。方法論的には、基本
ルーチンの実行を繰返すことにより、入力バイトのシー
ケンスが履歴バッファ内のシーケンスに一致する限り、
新たなバイトが読出され、それによりデータの順次スト
リームが生成される。各入力バイトが履歴バッファ内の
各バイトと順次的に比較されるため、相当な量の計算時
間が要求され、結果的にこの技術は実時間アプリケーシ
ョンには不適である。
は、可変長の２進データのストリングを固定長の２進形
式に圧縮する順次アルゴリズムである。これはファイル
の最も最近のバイトまたはワードを正しい順序で含む履
歴バッファを使用して実施される。方法論的には、基本
ルーチンの実行を繰返すことにより、入力バイトのシー
ケンスが履歴バッファ内のシーケンスに一致する限り、
新たなバイトが読出され、それによりデータの順次スト
リームが生成される。各入力バイトが履歴バッファ内の
各バイトと順次的に比較されるため、相当な量の計算時
間が要求され、結果的にこの技術は実時間アプリケーシ
ョンには不適である。
【０００５】米国特許出願第８０７００７号（１９９１
年１２月３１日出願）はＬＺ１アルゴリズムの典型的実
施例について述べており、次にＬＺ１アルゴリズムの実
行速度または実行される圧縮量を改良するための技術を
カバーする多数の特許（本発明にとって重要でないと見
なされる）を引用している。
年１２月３１日出願）はＬＺ１アルゴリズムの典型的実
施例について述べており、次にＬＺ１アルゴリズムの実
行速度または実行される圧縮量を改良するための技術を
カバーする多数の特許（本発明にとって重要でないと見
なされる）を引用している。
【０００６】この引用される出願は、ＬＺ１アルゴリズ
ムをハードウェアにより実現する完全に並列なアーキテ
クチャについて述べている。ここでは履歴バッファとし
て機能する十分なアドレス可能メモリ（ＣＡＭ）を有
し、各入力バイトが履歴バッファ内の全てのバイトと同
時に比較される。この完全に並列なハードウェア・アプ
ローチは、ＬＺ１アルゴリズムの最高速の実行を提供す
る。しかしながら、これは各別個のバッファ位置（すな
わちＣＡＭアドレス）に対応して別々の比較器を必要と
し、履歴バッファがフルの場合にのみ、すなわち、デー
タ記憶媒体の各セクタまたは入力データ・フィールドに
対応する初期ローディング期間の後に、最大効率（速度
／ハードウェア性能）を達成することができる。従っ
て、セクタが履歴バッファとほぼ同じサイズであれば、
完全に並列なインプリメンテーションは多くの冗長オペ
レーションを要求することになる。
ムをハードウェアにより実現する完全に並列なアーキテ
クチャについて述べている。ここでは履歴バッファとし
て機能する十分なアドレス可能メモリ（ＣＡＭ）を有
し、各入力バイトが履歴バッファ内の全てのバイトと同
時に比較される。この完全に並列なハードウェア・アプ
ローチは、ＬＺ１アルゴリズムの最高速の実行を提供す
る。しかしながら、これは各別個のバッファ位置（すな
わちＣＡＭアドレス）に対応して別々の比較器を必要と
し、履歴バッファがフルの場合にのみ、すなわち、デー
タ記憶媒体の各セクタまたは入力データ・フィールドに
対応する初期ローディング期間の後に、最大効率（速度
／ハードウェア性能）を達成することができる。従っ
て、セクタが履歴バッファとほぼ同じサイズであれば、
完全に並列なインプリメンテーションは多くの冗長オペ
レーションを要求することになる。
【０００７】デバイス制御装置チップのサイズは、純粋
に並列な圧縮を実施するために必要とされるチップのサ
イズと実質的に同一であるため、並列圧縮チップはデバ
イス制御装置内で圧縮を実行するために効率的に使用さ
れない。この完全に並列なアプローチは主にホスト・デ
ータ圧縮に使用され、この場合には圧縮チップがホスト
制御装置内に配置される。
に並列な圧縮を実施するために必要とされるチップのサ
イズと実質的に同一であるため、並列圧縮チップはデバ
イス制御装置内で圧縮を実行するために効率的に使用さ
れない。この完全に並列なアプローチは主にホスト・デ
ータ圧縮に使用され、この場合には圧縮チップがホスト
制御装置内に配置される。
【０００８】
【発明が解決しようとする課題】モジュール式アーキテ
クチャの使用により、ＬＺ１アルゴリズムを実施するデ
ータ圧縮／伸長装置及び方法が求められる。このアーキ
テクチャは、 １．履歴バッファを複数のブロックに分割し、ブロック
内の全てのバイトを並列に比較し、ブロックを順次的に
走査する。 ２．ハードウェアのコストを特定のアプリケーションの
ニーズに制限するために、設計者が所望の並列度を選択
することにより、ＬＺ１アルゴリズムの低速な順次的実
行から上述の最適な並列実行までの範囲から、任意の速
度を選択することを可能とする。 ３．要求される実行速度がホスト制御装置で圧縮を実行
するのに要求される速度よりも低い絶対値オーダのデバ
イス制御装置において、データ圧縮を実行するアプリケ
ーションに特に好適である。 ４．入力データ・セクタ及び履歴バッファがほぼ同数の
バイトを含む時に、特に有利である。
クチャの使用により、ＬＺ１アルゴリズムを実施するデ
ータ圧縮／伸長装置及び方法が求められる。このアーキ
テクチャは、 １．履歴バッファを複数のブロックに分割し、ブロック
内の全てのバイトを並列に比較し、ブロックを順次的に
走査する。 ２．ハードウェアのコストを特定のアプリケーションの
ニーズに制限するために、設計者が所望の並列度を選択
することにより、ＬＺ１アルゴリズムの低速な順次的実
行から上述の最適な並列実行までの範囲から、任意の速
度を選択することを可能とする。 ３．要求される実行速度がホスト制御装置で圧縮を実行
するのに要求される速度よりも低い絶対値オーダのデバ
イス制御装置において、データ圧縮を実行するアプリケ
ーションに特に好適である。 ４．入力データ・セクタ及び履歴バッファがほぼ同数の
バイトを含む時に、特に有利である。
【０００９】
【課題を解決するための手段】データ圧縮がデバイス
（ホストと区別される）制御装置において要求される場
合に特に有用な順次データ圧縮アルゴリズムを実行する
装置及び方法が述べられる。履歴バッファがｉ個の同一
の水平スライス単位の配列を圧縮する。各スライス単位
はｊ個の別々のブロックを定義するｊ個の記号を記憶
し、各スライス単位内の記号は正確にｉ個の記号により
区切られる。ｉ個の入力記号のストリング内の記号は、
記号の一致シーケンスを識別するために、ｉ個の比較器
により、スライス単位内に以前に記憶された記号と並列
に比較される。制御ユニットは比較器が記号を並列に、
但し各ブロック内では順次的に走査するように条件を設
定し、記号の一致シーケンス及び不一致シーケンスを配
列に記憶するように、順次アルゴリズムの実行を制御す
る。パラメータｉ及びｊは、アルゴリズム実行速度対ハ
ードウェア・コストのトレードオフにもとづき、アルゴ
リズム実行の際の所望の効率度達成のために要求される
比較器の数を制限するように選択される。
（ホストと区別される）制御装置において要求される場
合に特に有用な順次データ圧縮アルゴリズムを実行する
装置及び方法が述べられる。履歴バッファがｉ個の同一
の水平スライス単位の配列を圧縮する。各スライス単位
はｊ個の別々のブロックを定義するｊ個の記号を記憶
し、各スライス単位内の記号は正確にｉ個の記号により
区切られる。ｉ個の入力記号のストリング内の記号は、
記号の一致シーケンスを識別するために、ｉ個の比較器
により、スライス単位内に以前に記憶された記号と並列
に比較される。制御ユニットは比較器が記号を並列に、
但し各ブロック内では順次的に走査するように条件を設
定し、記号の一致シーケンス及び不一致シーケンスを配
列に記憶するように、順次アルゴリズムの実行を制御す
る。パラメータｉ及びｊは、アルゴリズム実行速度対ハ
ードウェア・コストのトレードオフにもとづき、アルゴ
リズム実行の際の所望の効率度達成のために要求される
比較器の数を制限するように選択される。
【００１０】優先符号器は、スライス単位から出力され
る信号から、一致シーケンスが識別される各ｊ、ｉアド
レスを計算するが、これはこれらのアドレスの１個だけ
（最小のアドレスなど）を出力する。入力記号は全ての
バッファ位置が充填されるまで、バッファ内の連続する
記号位置に直列に書込まれ、次にバッファ内の最も古い
記号ストリングが入力記号により置換される。
る信号から、一致シーケンスが識別される各ｊ、ｉアド
レスを計算するが、これはこれらのアドレスの１個だけ
（最小のアドレスなど）を出力する。入力記号は全ての
バッファ位置が充填されるまで、バッファ内の連続する
記号位置に直列に書込まれ、次にバッファ内の最も古い
記号ストリングが入力記号により置換される。
【００１１】
【実施例】図１に表されるように、本発明を具体化する
データ処理システムはホスト・コンピュータ１０を含
み、これは圧縮／伸長装置１４を含むデバイス制御装置
１２との間でデータを送受信する。装置１４は圧縮エン
ジン１５及び伸長エンジン１６を含み、これらはそれぞ
れデータを圧縮及び伸長するために呼出される。エンジ
ン１５は圧縮データ出力を、複数のディスクを含むディ
スク・ドライブなどの入出力（Ｉ／Ｏ）装置１８に提供
する。装置１８は圧縮データ入力をデバイス制御装置１
２の伸長エンジン１６に提供する。
データ処理システムはホスト・コンピュータ１０を含
み、これは圧縮／伸長装置１４を含むデバイス制御装置
１２との間でデータを送受信する。装置１４は圧縮エン
ジン１５及び伸長エンジン１６を含み、これらはそれぞ
れデータを圧縮及び伸長するために呼出される。エンジ
ン１５は圧縮データ出力を、複数のディスクを含むディ
スク・ドライブなどの入出力（Ｉ／Ｏ）装置１８に提供
する。装置１８は圧縮データ入力をデバイス制御装置１
２の伸長エンジン１６に提供する。
【００１２】図２に表されるように、データ圧縮／伸長
装置１４は制御ユニット２０、履歴バッファ２２、及び
優先符号器２４を含む。入出力（Ｉ／Ｏ）バス１１は制
御ユニット２０との間でデータを伝達する。データは"
記号（symbol）"の形式を取り、特許請求の範囲で使用
される用語は総称的にバイト、ハーフワード、ワードま
たは他の予め選択された数のビットを意味する。しかし
ながら、理解を容易にするために、ここではデータはバ
イト形式と仮定する。
装置１４は制御ユニット２０、履歴バッファ２２、及び
優先符号器２４を含む。入出力（Ｉ／Ｏ）バス１１は制
御ユニット２０との間でデータを伝達する。データは"
記号（symbol）"の形式を取り、特許請求の範囲で使用
される用語は総称的にバイト、ハーフワード、ワードま
たは他の予め選択された数のビットを意味する。しかし
ながら、理解を容易にするために、ここではデータはバ
イト形式と仮定する。
【００１３】図示のように、履歴バッファ２２は１２８
個の同一の水平スライス単位ＨＳ０乃至ＨＳ１２７の配
列を含み、各々は４バイトを記憶し、それによりバッフ
ァが４個の１２８バイト記憶ブロックに区分化される。
このモジュール式アーキテクチャは、５１２（１２８×
４）連続バイトを記憶可能な履歴バッファ２２を生成
し、各ＨＳ単位内のバイトは正確に１２８バイト（すな
わち１ブロック・サイズ）により区切られ、各ＨＳ単位
は各ブロックから１つずつ、４バイトを記憶する。
個の同一の水平スライス単位ＨＳ０乃至ＨＳ１２７の配
列を含み、各々は４バイトを記憶し、それによりバッフ
ァが４個の１２８バイト記憶ブロックに区分化される。
このモジュール式アーキテクチャは、５１２（１２８×
４）連続バイトを記憶可能な履歴バッファ２２を生成
し、各ＨＳ単位内のバイトは正確に１２８バイト（すな
わち１ブロック・サイズ）により区切られ、各ＨＳ単位
は各ブロックから１つずつ、４バイトを記憶する。
【００１４】バッファ２２内の各バイトｂは、そのブロ
ック指標Ｂ及びＨＳ指標ＨＳにより識別される特定のア
ドレスを有する。従って、バイト０乃至１２７に対応し
てブロック指標Ｂは０、バイト１２８乃至２５５に対応
してブロック指標Ｂは１、バイト２５６乃至３８３に対
応してブロック指標Ｂは２、またバイト３８４乃至５１
１に対応してブロック指標Ｂは３となる。ＨＳ指標はバ
イト・アドレスをブロック・サイズで除算した結果の剰
余に相当する。
ック指標Ｂ及びＨＳ指標ＨＳにより識別される特定のア
ドレスを有する。従って、バイト０乃至１２７に対応し
てブロック指標Ｂは０、バイト１２８乃至２５５に対応
してブロック指標Ｂは１、バイト２５６乃至３８３に対
応してブロック指標Ｂは２、またバイト３８４乃至５１
１に対応してブロック指標Ｂは３となる。ＨＳ指標はバ
イト・アドレスをブロック・サイズで除算した結果の剰
余に相当する。
【００１５】以上から、バイト３５６のアドレスは
［３、１００］となる。同一のＨＳアドレス０．．．１
２７における各ブロックからの４つのバイトｂは、ワー
ドＷを構成し、この場合、そのアドレスは（１、Ｌ；
２、Ｌ；３、Ｌ；４、Ｌ）となり、ここでＬは特定のＨ
Ｓアドレスを示す。表される４×１２８バイトのバッフ
ァでは、バイトのアドレスが２進形式で表現される場
合、ブロック指標は２つの最上位ビットで示され、ＨＳ
単位指標は残りの７つの下位ビットにより示される。
［３、１００］となる。同一のＨＳアドレス０．．．１
２７における各ブロックからの４つのバイトｂは、ワー
ドＷを構成し、この場合、そのアドレスは（１、Ｌ；
２、Ｌ；３、Ｌ；４、Ｌ）となり、ここでＬは特定のＨ
Ｓアドレスを示す。表される４×１２８バイトのバッフ
ァでは、バイトのアドレスが２進形式で表現される場
合、ブロック指標は２つの最上位ビットで示され、ＨＳ
単位指標は残りの７つの下位ビットにより示される。
【００１６】図３を参照すると、各ＨＳ単位はメモリ・
レジスタまたはセルＭＥ、アドレス・セレクタ・セルＳ
Ｅ、比較器セルＣＯ、マルチプレクサＭＵ及びラッチＳ
１、Ｓ２、Ｓ３を含む。制御装置２０は各ＨＳ単位に入
力記号ストリングの同一の８ビット・バイト、及びその
ＨＳ単位のマルチプレクサＭＵを制御する４つの信号ｃ
１乃至ｃ４を伝送する。制御装置２０はまた次の信号を
各ＨＳ単位に並列に提供する。それらはラッチＳ１及び
Ｓ２をそれぞれリセットするための信号ｒ１及びｒ２、
ブロック・アドレス選択信号ａｄ１及びａｄ２、全ての
ＨＳ単位のオペレーションを同期するクロック信号ｃ
ｋ、及び書込み許可信号ｗである。
レジスタまたはセルＭＥ、アドレス・セレクタ・セルＳ
Ｅ、比較器セルＣＯ、マルチプレクサＭＵ及びラッチＳ
１、Ｓ２、Ｓ３を含む。制御装置２０は各ＨＳ単位に入
力記号ストリングの同一の８ビット・バイト、及びその
ＨＳ単位のマルチプレクサＭＵを制御する４つの信号ｃ
１乃至ｃ４を伝送する。制御装置２０はまた次の信号を
各ＨＳ単位に並列に提供する。それらはラッチＳ１及び
Ｓ２をそれぞれリセットするための信号ｒ１及びｒ２、
ブロック・アドレス選択信号ａｄ１及びａｄ２、全ての
ＨＳ単位のオペレーションを同期するクロック信号ｃ
ｋ、及び書込み許可信号ｗである。
【００１７】各ＨＳ単位は出力ｓ１ｏ、ｓ２ｏ、ｓ３ｏ
を有し、これらはそれぞれのラッチＳ１、Ｓ２、Ｓ３の
現状態を表す。これらの出力は次の続くＨＳ単位の入力
ｓ１ｉ、ｓ２ｉ、ｓ３ｉ（図２参照）を巡回式に構成
し、ＨＳ１２７からの出力ｓ１ｏ、ｓ３ｏはＨＳ０への
入力ｓ１ｉ、ｓ３ｉとなる。マルチプレクサＭＵは制御
信号ｃ１乃至ｃ４を使用し、出力ｍを生成する。
を有し、これらはそれぞれのラッチＳ１、Ｓ２、Ｓ３の
現状態を表す。これらの出力は次の続くＨＳ単位の入力
ｓ１ｉ、ｓ２ｉ、ｓ３ｉ（図２参照）を巡回式に構成
し、ＨＳ１２７からの出力ｓ１ｏ、ｓ３ｏはＨＳ０への
入力ｓ１ｉ、ｓ３ｉとなる。マルチプレクサＭＵは制御
信号ｃ１乃至ｃ４を使用し、出力ｍを生成する。
【００１８】オペレーションにおいて、バッファ２２の
内容（すなわち１Ｌ、２Ｌ、３Ｌ、４Ｌ、Ｓ１、Ｓ２、
Ｓ３）が定義されていないものと仮定する。この状態は
新たなセクタが圧縮される度に発生する。最初に、信号
ｒ１が制御ユニット２０により全てのＨＳ単位内のＡＮ
Ｄゲート４２に並列に送信され、全てのＨＳ単位内のラ
ッチＳ１をリセットする。１バイトが次の条件下におけ
る任意のＨＳ単位のメモリ・セル内のあるロケーション
にだけ書込まれる。 １．制御ユニット２０からの書込み許可信号ｗが"１"で
なけれなばらない。 ２．このＨＳ単位のラッチＳ１が"０"（すなわちリセッ
ト状態）でなければならない。 ３．このＨＳ単位の入力ｓ１ｉが"１"でなければならな
い。
内容（すなわち１Ｌ、２Ｌ、３Ｌ、４Ｌ、Ｓ１、Ｓ２、
Ｓ３）が定義されていないものと仮定する。この状態は
新たなセクタが圧縮される度に発生する。最初に、信号
ｒ１が制御ユニット２０により全てのＨＳ単位内のＡＮ
Ｄゲート４２に並列に送信され、全てのＨＳ単位内のラ
ッチＳ１をリセットする。１バイトが次の条件下におけ
る任意のＨＳ単位のメモリ・セル内のあるロケーション
にだけ書込まれる。 １．制御ユニット２０からの書込み許可信号ｗが"１"で
なけれなばらない。 ２．このＨＳ単位のラッチＳ１が"０"（すなわちリセッ
ト状態）でなければならない。 ３．このＨＳ単位の入力ｓ１ｉが"１"でなければならな
い。
【００１９】これらの条件は図３に示されるようにＡＮ
Ｄゲート５０により満たされる。ブロックがフルの時、
最後のＨＳ（ここではＨＳ１２７）を除く全てのＨＳ単
位のラッチＳ１がセットされる（すなわち"１"）。Ｓ１
＝"０"のＨＳ単位は、新たな入力バイトがバッファ２２
内の旧バイトを置換するロケーションに相当する。しか
しながら、全てのＨＳ単位のＳ１ラッチが最初に値"０"
を有するために、制御ユニット２０はライン４４及びＯ
Ｒゲート４６（図２）を介して、"１"信号を提供する。
この"１"信号は、最後のＨＳ（ここではＨＳ１２７）を
除く全てのＨＳ単位のＳ１ラッチが"１"になるまで保持
される。このプロシジャは全てのブロックがフルになる
まで繰返される（すなわち、全てのＨＳ単位内のＳ１ラ
ッチをリセットし、ライン４４上に初期化"１"信号を保
持する）。これが完了すると、ライン４４上の信号が制
御ユニット２０により"０"に切り替えられる。
Ｄゲート５０により満たされる。ブロックがフルの時、
最後のＨＳ（ここではＨＳ１２７）を除く全てのＨＳ単
位のラッチＳ１がセットされる（すなわち"１"）。Ｓ１
＝"０"のＨＳ単位は、新たな入力バイトがバッファ２２
内の旧バイトを置換するロケーションに相当する。しか
しながら、全てのＨＳ単位のＳ１ラッチが最初に値"０"
を有するために、制御ユニット２０はライン４４及びＯ
Ｒゲート４６（図２）を介して、"１"信号を提供する。
この"１"信号は、最後のＨＳ（ここではＨＳ１２７）を
除く全てのＨＳ単位のＳ１ラッチが"１"になるまで保持
される。このプロシジャは全てのブロックがフルになる
まで繰返される（すなわち、全てのＨＳ単位内のＳ１ラ
ッチをリセットし、ライン４４上に初期化"１"信号を保
持する）。これが完了すると、ライン４４上の信号が制
御ユニット２０により"０"に切り替えられる。
【００２０】各ＨＳ単位のラッチＳ１はその単位の出力
ｓ１ｏを提供する。結果的に、全てのＨＳ単位のＳ１ラ
ッチは１２８ビットのシフト・レジスタとして作用す
る。このシフト・レジスタは、制御ユニット２０から全
てのＨＳ単位に並列に伝送される書込み許可信号ｗによ
り更新される。
ｓ１ｏを提供する。結果的に、全てのＨＳ単位のＳ１ラ
ッチは１２８ビットのシフト・レジスタとして作用す
る。このシフト・レジスタは、制御ユニット２０から全
てのＨＳ単位に並列に伝送される書込み許可信号ｗによ
り更新される。
【００２１】書込み許可信号ｗは、ライン４８からの入
力バイトをＨＳ単位のメモリ・セルＭＥに書込む。ロケ
ーションはラッチＳ１及び入力ｓ１ｉにより決定され、
セレクタ・ユニットＳＥにより決定されるロケーション
１Ｌ、２Ｌ、３Ｌまたは４Ｌの１つとなる。ラッチＳ１
の利点の１つは、メモリ・セルが新たなセクタの開始に
おいてリセットされる必要がなく、従って電力消費が低
減されることである。この特徴は、電力消費がバッテリ
電力源の制限によりクリティカルなデバイス制御装置の
実現においては実際に重要である。
力バイトをＨＳ単位のメモリ・セルＭＥに書込む。ロケ
ーションはラッチＳ１及び入力ｓ１ｉにより決定され、
セレクタ・ユニットＳＥにより決定されるロケーション
１Ｌ、２Ｌ、３Ｌまたは４Ｌの１つとなる。ラッチＳ１
の利点の１つは、メモリ・セルが新たなセクタの開始に
おいてリセットされる必要がなく、従って電力消費が低
減されることである。この特徴は、電力消費がバッテリ
電力源の制限によりクリティカルなデバイス制御装置の
実現においては実際に重要である。
【００２２】新たなブロックとのストリング比較オペレ
ーションを開始するために、制御ユニット２０は全ての
ＨＳ単位に信号ｒ２を並列に送信し、ＡＮＤゲート４０
を介してラッチＳ２をリセットする。Ｓ２の出力は各Ｈ
Ｓ単位内のセレクタ・セルＳＥを制御する。また、制御
ユニット２０は全てのＨＳ単位のＳＥセルに２つの信号
ａｄ１及びａｄ２を送信する。これらの２ビット信号ａ
ｄ１及びａｄ２は隣接ブロック・アドレス（例えばＢ１
及びＢ２）を示す。各ＨＳ単位内のラッチＳ２の状態に
依存して、ａｄ１またはａｄ２がそのＨＳ単位の決定ブ
ロック・アドレスａｄ０となる。初期には全てのＳ２ラ
ッチがリセットされているため、全てのＨＳ単位におい
てａｄ０はａｄ１に等しい。ＨＳ単位のＳ２ラッチの出
力はｓ２ｏとなり、次に次のＨＳ単位のｓ２ｉ入力とな
る。
ーションを開始するために、制御ユニット２０は全ての
ＨＳ単位に信号ｒ２を並列に送信し、ＡＮＤゲート４０
を介してラッチＳ２をリセットする。Ｓ２の出力は各Ｈ
Ｓ単位内のセレクタ・セルＳＥを制御する。また、制御
ユニット２０は全てのＨＳ単位のＳＥセルに２つの信号
ａｄ１及びａｄ２を送信する。これらの２ビット信号ａ
ｄ１及びａｄ２は隣接ブロック・アドレス（例えばＢ１
及びＢ２）を示す。各ＨＳ単位内のラッチＳ２の状態に
依存して、ａｄ１またはａｄ２がそのＨＳ単位の決定ブ
ロック・アドレスａｄ０となる。初期には全てのＳ２ラ
ッチがリセットされているため、全てのＨＳ単位におい
てａｄ０はａｄ１に等しい。ＨＳ単位のＳ２ラッチの出
力はｓ２ｏとなり、次に次のＨＳ単位のｓ２ｉ入力とな
る。
【００２３】全てのラッチＳ２は１２８ビットのシフト
・レジスタを形成し、その入力（ＨＳ０からのｓ２ｉ）
は常に"１"である。入力バイト・ストリングとバッファ
２２の内容との一致が継続すると、このシフト・レジス
タはボトムから"１"により充填され、徐々にＨＳ単位が
ａｄ１の代わりにａｄ２を選択するようになる。これは
一致過程の間のブロック境界の仮想シフトを構成する。
例えば、バッファ２２内において２５５バイトまで（す
なわちバイト・アドレス［２、１２７］まで）の一致が
存在するものと仮定する。この時、次の入力バイトはバ
ッファ内のバイト２５６と比較される必要があり、これ
は異なるブロック・アドレスすなわち［３、０］を有す
る。
・レジスタを形成し、その入力（ＨＳ０からのｓ２ｉ）
は常に"１"である。入力バイト・ストリングとバッファ
２２の内容との一致が継続すると、このシフト・レジス
タはボトムから"１"により充填され、徐々にＨＳ単位が
ａｄ１の代わりにａｄ２を選択するようになる。これは
一致過程の間のブロック境界の仮想シフトを構成する。
例えば、バッファ２２内において２５５バイトまで（す
なわちバイト・アドレス［２、１２７］まで）の一致が
存在するものと仮定する。この時、次の入力バイトはバ
ッファ内のバイト２５６と比較される必要があり、これ
は異なるブロック・アドレスすなわち［３、０］を有す
る。
【００２４】入力バイトはまたライン４８の分岐を介
し、各ＨＳ単位内の対応する比較器セルＣＯに伝送され
る。全１２８個のＨＳ単位内の比較器セルＣＯは、入力
バイトをセレクタ・セルＳＥにより選択される４個のブ
ロック内の特定の１個の１２８バイトと同時に比較す
る。メモリ・セルＭＥの１個からの出力バイトがライン
４８内の入力バイトに一致すると、比較器ＣＯは"１"の
出力信号ｍをマルチプレクサ・ユニットＭＵに提供す
る。
し、各ＨＳ単位内の対応する比較器セルＣＯに伝送され
る。全１２８個のＨＳ単位内の比較器セルＣＯは、入力
バイトをセレクタ・セルＳＥにより選択される４個のブ
ロック内の特定の１個の１２８バイトと同時に比較す
る。メモリ・セルＭＥの１個からの出力バイトがライン
４８内の入力バイトに一致すると、比較器ＣＯは"１"の
出力信号ｍをマルチプレクサ・ユニットＭＵに提供す
る。
【００２５】マルチプレクサ・ユニットＭＵは制御ユニ
ット２０からの信号ｃ１乃至ｃ４により、４つのモード
または状態の１つに条件設定される。これらの信号によ
り実行される機能を次に示す。信号ｃ１は入力バイトが
新たな一致ストリングの第１バイトであり、現在活動状
態のブロック（すなわちそのアドレスがａｄ０で与えら
れる）がフルであることを示す。この事象では、ラッチ
Ｓ１の状態は無視される。信号ｃ２は入力バイトが新た
な一致ストリングの第１バイトであるが、現在活動状態
のブロックがまだフルでないことを示す（すなわち、こ
のブロック内のあるメモリ・ロケーションの内容がまだ
定義されておらず、従って、一致はラッチＳ１が"１"の
時にのみ発生する）。信号ｓ３は入力バイトが一致スト
リングの第１バイトでなく、ラッチＳ１の状態が無視さ
れないことを示す。この状態は全バッファがフルであ
り、あるブロックのシフト領域が、一致ストリングのバ
イトが書込まれる別のブロックの領域とオーバラップす
る場合に発生する。信号ｃ４は入力バイトが一致ストリ
ングの第１バイトではないが、ラッチＳ１の状態が無視
されることを示す。
ット２０からの信号ｃ１乃至ｃ４により、４つのモード
または状態の１つに条件設定される。これらの信号によ
り実行される機能を次に示す。信号ｃ１は入力バイトが
新たな一致ストリングの第１バイトであり、現在活動状
態のブロック（すなわちそのアドレスがａｄ０で与えら
れる）がフルであることを示す。この事象では、ラッチ
Ｓ１の状態は無視される。信号ｃ２は入力バイトが新た
な一致ストリングの第１バイトであるが、現在活動状態
のブロックがまだフルでないことを示す（すなわち、こ
のブロック内のあるメモリ・ロケーションの内容がまだ
定義されておらず、従って、一致はラッチＳ１が"１"の
時にのみ発生する）。信号ｓ３は入力バイトが一致スト
リングの第１バイトでなく、ラッチＳ１の状態が無視さ
れないことを示す。この状態は全バッファがフルであ
り、あるブロックのシフト領域が、一致ストリングのバ
イトが書込まれる別のブロックの領域とオーバラップす
る場合に発生する。信号ｃ４は入力バイトが一致ストリ
ングの第１バイトではないが、ラッチＳ１の状態が無視
されることを示す。
【００２６】入力バイトが一致ストリングの第１バイト
でない場合、続く一致は先行バイトも一致していること
を要求する。この状態は先行ＨＳ単位からの入力信号ｓ
３ｉにより示される。
でない場合、続く一致は先行バイトも一致していること
を要求する。この状態は先行ＨＳ単位からの入力信号ｓ
３ｉにより示される。
【００２７】マルチプレクサＭＵが信号ｃ１またはｃ２
により条件を設定されると、信号ｓ３ｉが無視される。
なぜなら、ｓ３ｉはストリングの初期バイトの一致を示
すからである。比較器セルＣＯのｍ信号は５２において
信号ｃ１と、５４において信号ｃ２及びｓ１ｏと、５６
において信号ｃ３及びｓ１ｏ及びｓ３ｉと、また５８に
おいて信号ｃ４及びｓ３ｉと選択的にＡＮＤされる。そ
れぞれのＡＮＤゲート５２、５４、５６及び５８の出力
は６０でＯＲされ、出力信号ｍが生成される。出力信号
ｍが"１"であれば、これはバッファ２２内の一致ストリ
ングが最も最近の入力バイトを含むように拡張されたこ
とを示す。全てのＨＳ単位のｍ出力はゲート６２（図
２）においてＯＲされ、信号制御ユニット２０に対し、
現入力シーケンスが現在活動状態のブロック内において
活動的一致を見い出したことを伝える。ＨＳ単位のこの
出力ｍはまたラッチＳ３にも入力される。従って、ＨＳ
単位のラッチＳ３の出力ｓ３ｏが"１"の場合、これはこ
の単位及びアドレスａｄ０により決定されるバッファ・
ロケーションが、これまでの所、最も最近入力されたシ
ーケンスに一致する以前に記憶されたシーケンスの最後
のバイトであることを意味する。各ＨＳ単位のｓ３ｏ出
力は優先符号器２４に接続される。
により条件を設定されると、信号ｓ３ｉが無視される。
なぜなら、ｓ３ｉはストリングの初期バイトの一致を示
すからである。比較器セルＣＯのｍ信号は５２において
信号ｃ１と、５４において信号ｃ２及びｓ１ｏと、５６
において信号ｃ３及びｓ１ｏ及びｓ３ｉと、また５８に
おいて信号ｃ４及びｓ３ｉと選択的にＡＮＤされる。そ
れぞれのＡＮＤゲート５２、５４、５６及び５８の出力
は６０でＯＲされ、出力信号ｍが生成される。出力信号
ｍが"１"であれば、これはバッファ２２内の一致ストリ
ングが最も最近の入力バイトを含むように拡張されたこ
とを示す。全てのＨＳ単位のｍ出力はゲート６２（図
２）においてＯＲされ、信号制御ユニット２０に対し、
現入力シーケンスが現在活動状態のブロック内において
活動的一致を見い出したことを伝える。ＨＳ単位のこの
出力ｍはまたラッチＳ３にも入力される。従って、ＨＳ
単位のラッチＳ３の出力ｓ３ｏが"１"の場合、これはこ
の単位及びアドレスａｄ０により決定されるバッファ・
ロケーションが、これまでの所、最も最近入力されたシ
ーケンスに一致する以前に記憶されたシーケンスの最後
のバイトであることを意味する。各ＨＳ単位のｓ３ｏ出
力は優先符号器２４に接続される。
【００２８】ここでバッファ２２の更新はストリング比
較オペレーションと独立に、また同時に実行されること
を述べておく。
較オペレーションと独立に、また同時に実行されること
を述べておく。
【００２９】優先符号器２４は１２８個のＨＳ単位から
のｓ３ｏ出力を使用し、圧縮された入力データ内の最も
最近のシーケンスに一致する履歴バッファ２２内のシー
ケンスの終了アドレスを計算及び符号化する。本発明に
おいて述べられるような並列実行において、履歴バッフ
ァ２２内の複数のシーケンスが入力シーケンスに一致す
る可能性がある。こうした場合、本発明の特徴によれ
ば、符号器２４は一致シーケンスに対応する単一の終了
アドレスだけを提供する。
のｓ３ｏ出力を使用し、圧縮された入力データ内の最も
最近のシーケンスに一致する履歴バッファ２２内のシー
ケンスの終了アドレスを計算及び符号化する。本発明に
おいて述べられるような並列実行において、履歴バッフ
ァ２２内の複数のシーケンスが入力シーケンスに一致す
る可能性がある。こうした場合、本発明の特徴によれ
ば、符号器２４は一致シーケンスに対応する単一の終了
アドレスだけを提供する。
【００３０】この単一の終了アドレスが選択される様子
は、図４に示される単純化された優先符号器２４' を参
照することにより説明される。この符号器は５１２バイ
トを符号化するが、単純化のため、図では各々が各６４
ブロックから１バイトずつ合計６４バイトを記憶する８
個のＨＳ単位だけが存在するものと仮定し、従って３ビ
ットに符号化される。（図３に示されるタイプの１２８
個のＨＳ単位からのアドレスを変換するためには７ビッ
トが必要となる。）
は、図４に示される単純化された優先符号器２４' を参
照することにより説明される。この符号器は５１２バイ
トを符号化するが、単純化のため、図では各々が各６４
ブロックから１バイトずつ合計６４バイトを記憶する８
個のＨＳ単位だけが存在するものと仮定し、従って３ビ
ットに符号化される。（図３に示されるタイプの１２８
個のＨＳ単位からのアドレスを変換するためには７ビッ
トが必要となる。）
【００３１】図４に示されるように、単純化された優先
符号器２４'は入力として８個のｓ３ｏ信号を全ＨＳ単
位（ここでは８個）から受信する。これはｓ３ｏが"１"
であるＨＳ単位の中から、８個の指標の内の最低のもの
を決定する。これは図４に示される論理により達成さ
れ、これは最小のＨＳアドレスと一緒に１以外の全ての
ｓ３ｏ信号を無視する。それにより一致シーケンスの特
定の終了アドレスが決定される。このアドレスは制御ユ
ニット２０に送られる。
符号器２４'は入力として８個のｓ３ｏ信号を全ＨＳ単
位（ここでは８個）から受信する。これはｓ３ｏが"１"
であるＨＳ単位の中から、８個の指標の内の最低のもの
を決定する。これは図４に示される論理により達成さ
れ、これは最小のＨＳアドレスと一緒に１以外の全ての
ｓ３ｏ信号を無視する。それにより一致シーケンスの特
定の終了アドレスが決定される。このアドレスは制御ユ
ニット２０に送られる。
【００３２】伸長アルゴリズムは一致シーケンスの開始
アドレスを要求するので、優先符号器２４により提供さ
れる終了アドレスからこの開始アドレスを計算すること
が必要である。一致シーケンスが現在活動状態のブロッ
ク内で開始したことは知られているので（全てのＳ２ラ
ッチは初期リセットされる）、アドレスの最後の７ビッ
トだけを計算することが必要となる。これは単に一致シ
ーケンスの長さを減算する、すなわち終了アドレスから
このシーケンス内のビット数を減算し、結果をＨＳ単位
数（図３の実施例では１２８）で除算した剰余を取るこ
とにより実行される。一致シーケンスの長さは圧縮デー
タの１部であるため、制御ユニット２０内において、増
分カウンタにより容易に獲得される。
アドレスを要求するので、優先符号器２４により提供さ
れる終了アドレスからこの開始アドレスを計算すること
が必要である。一致シーケンスが現在活動状態のブロッ
ク内で開始したことは知られているので（全てのＳ２ラ
ッチは初期リセットされる）、アドレスの最後の７ビッ
トだけを計算することが必要となる。これは単に一致シ
ーケンスの長さを減算する、すなわち終了アドレスから
このシーケンス内のビット数を減算し、結果をＨＳ単位
数（図３の実施例では１２８）で除算した剰余を取るこ
とにより実行される。一致シーケンスの長さは圧縮デー
タの１部であるため、制御ユニット２０内において、増
分カウンタにより容易に獲得される。
【００３３】出願人による変更ＬＺ１圧縮アルゴリズム
により圧縮されたデータを伸長するアルゴリズムは、元
来、順次的であり、従って、圧縮エンジン１５内で使用
される並列度には無関係である。しかしながら、効率的
なハードウェアの使用においては、圧縮エンジン１５の
履歴バッファ２２が使用される。圧縮された入力データ
は開始バッファ・アドレス、ストリング長及び圧縮スト
リング内の最後の記号に相当する文字を含む。制御単位
２０は開始アドレスのバッファ内容を抽出し、圧縮エン
ジン１５の時と同様にして、抽出記号によりバッファ２
２を更新する。このステップは圧縮ストリングの長さに
対応して繰返される。この処理の間、バッファ・アドレ
スが循環式に一定に増分される。最後に、最後の記号が
ホスト１０に送信され、制御ユニットは再度次の圧縮ス
トリングのデータを受信する準備が整う。
により圧縮されたデータを伸長するアルゴリズムは、元
来、順次的であり、従って、圧縮エンジン１５内で使用
される並列度には無関係である。しかしながら、効率的
なハードウェアの使用においては、圧縮エンジン１５の
履歴バッファ２２が使用される。圧縮された入力データ
は開始バッファ・アドレス、ストリング長及び圧縮スト
リング内の最後の記号に相当する文字を含む。制御単位
２０は開始アドレスのバッファ内容を抽出し、圧縮エン
ジン１５の時と同様にして、抽出記号によりバッファ２
２を更新する。このステップは圧縮ストリングの長さに
対応して繰返される。この処理の間、バッファ・アドレ
スが循環式に一定に増分される。最後に、最後の記号が
ホスト１０に送信され、制御ユニットは再度次の圧縮ス
トリングのデータを受信する準備が整う。
【００３４】本発明は特に特定の実施例について述べら
れてきたが、当業者には理解されるように、本発明の精
神及び範囲を逸脱することなく、その形態及び詳細に関
する様々な変更が可能である。
れてきたが、当業者には理解されるように、本発明の精
神及び範囲を逸脱することなく、その形態及び詳細に関
する様々な変更が可能である。
【００３５】まとめとして、本発明の構成に関して、以
下の事項を開示する。
下の事項を開示する。
【００３６】（１）順次データ圧縮アルゴリズムを実行
する装置であって、各々がｊ個の別々のブロックを定義
するｊ個の記号を記憶するｉ個の同一の水平スライス単
位の配列を含み、各スライス単位内の記号は正確にｉ個
の記号により区切られ、ｉ個の入力記号のストリング内
の記号を上記スライス単位内に以前に記憶された記号と
並列に比較し、記号の一致シーケンスを識別するｉ個の
比較器と、ｉ）上記比較器が記号を並列に、しかし各上
記ブロック内では順次的に走査するように条件付ける順
次アルゴリズムを実行し、ｉｉ）上記配列内に記号の一
致シーケンス及び不一致シーケンスを記憶する、制御装
置手段を含む手段と、を含む装置。 （２）パラメータｉ及びｊがアルゴリズムの実行速度対
ハードウェア・コストのトレードオフにもとづき、所望
のアルゴリズム実行効率度を達成するために要求される
上記比較器の数を制限するように選択される、上記
（１）記載の装置。 （３）上記各スライス単位が一致シーケンスが識別され
る場合に１状態の出力信号を提供し、上記装置が、上記
出力信号から一致シーケンスが識別される各ｊ、ｉアド
レスを計算し、上記アドレスの内の１つのアドレスだけ
を出力する優先符号器を含む、上記（１）記載の装置。 （４）上記各出力信号が上記１状態において、入力記号
のストリング内の最も最近のシーケンスに一致する以前
に記憶されたシーケンスのこれまでにおける最後のバイ
トを識別する、上記（３）記載の装置。 （５）上記記号を含まないブロックへのアルゴリズムの
適用を禁止する手段を含む、上記（１）記載の装置。 （６）直列に接続され、結合されてシフト・レジスタを
構成する、各それぞれのスライス単位内の単一のラッチ
と、上記記号が上記配列内の異なるロケーションに記憶
される度に、上記ラッチに従って上記シフト・レジスタ
をリセットする手段と、を含む、上記（１）記載の装
置。 （７）隣接ブロック内の対応する記号位置の記号がｉ記
号離れるように、各々がｉ個の連続記号を記憶できるｊ
ブロックに区分化される履歴バッファと、ｉ個の比較器
と、ｉ個の入力記号のストリングの各記号を上記ｉ個の
比較器に並列に同報する制御装置と、全てのバッファ位
置が充填されるまで、入力記号を直列にバッファ内の連
続記号位置に書込み、次にバッファ内の最も古い記号ス
トリングを入力記号により置換するｉ個のセレクタ手段
と、を含む、データ圧縮装置。 （８）順次データ圧縮アルゴリズムを実行する方法であ
って、各々がｊ個の別々のブロックを定義するｊ個の記
号を記憶するｉ個の同一の水平スライス単位の配列を提
供するステップを含み、各スライス単位内の記号は正確
にｉ個の記号により区切られ、ｉ個の入力記号のストリ
ング内の記号を上記スライス単位内に以前に記憶された
記号と並列に比較し、記号の一致シーケンスを識別する
ｉ個の比較器を使用するステップと、ｉ）上記記号を並
列に、しかし各上記ブロック内では順次的に走査し、ｉ
ｉ）入出力装置内に記号の一致シーケンス及び不一致シ
ーケンスを記憶することにより、順次アルゴリズムを実
行するステップと、を含む方法。 （９）選択的パラメータｉ及びｊがアルゴリズムの実行
速度対ハードウェア・コストのトレードオフにもとづ
き、所望のアルゴリズム実行効率度を達成するために要
求される上記比較器の数を制限するステップを含む、上
記（８）記載の方法。 （１０）一致シーケンスが識別される各ｊ、ｉアドレス
を計算するステップと、上記アドレスの内の最小のアド
レスだけを出力するステップと、を含む、上記（９）記
載の方法。 （１１）入力記号のストリング内の最も最近のシーケン
スに一致する以前に記憶されたシーケンスのこれまでに
おける最後のバイトを識別するステップを含む、上記
（１０）記載の方法。 （１２）有効な記号を含まないブロックへのアルゴリズ
ムの適用を禁止するステップを含む、上記（８）記載の
方法。
する装置であって、各々がｊ個の別々のブロックを定義
するｊ個の記号を記憶するｉ個の同一の水平スライス単
位の配列を含み、各スライス単位内の記号は正確にｉ個
の記号により区切られ、ｉ個の入力記号のストリング内
の記号を上記スライス単位内に以前に記憶された記号と
並列に比較し、記号の一致シーケンスを識別するｉ個の
比較器と、ｉ）上記比較器が記号を並列に、しかし各上
記ブロック内では順次的に走査するように条件付ける順
次アルゴリズムを実行し、ｉｉ）上記配列内に記号の一
致シーケンス及び不一致シーケンスを記憶する、制御装
置手段を含む手段と、を含む装置。 （２）パラメータｉ及びｊがアルゴリズムの実行速度対
ハードウェア・コストのトレードオフにもとづき、所望
のアルゴリズム実行効率度を達成するために要求される
上記比較器の数を制限するように選択される、上記
（１）記載の装置。 （３）上記各スライス単位が一致シーケンスが識別され
る場合に１状態の出力信号を提供し、上記装置が、上記
出力信号から一致シーケンスが識別される各ｊ、ｉアド
レスを計算し、上記アドレスの内の１つのアドレスだけ
を出力する優先符号器を含む、上記（１）記載の装置。 （４）上記各出力信号が上記１状態において、入力記号
のストリング内の最も最近のシーケンスに一致する以前
に記憶されたシーケンスのこれまでにおける最後のバイ
トを識別する、上記（３）記載の装置。 （５）上記記号を含まないブロックへのアルゴリズムの
適用を禁止する手段を含む、上記（１）記載の装置。 （６）直列に接続され、結合されてシフト・レジスタを
構成する、各それぞれのスライス単位内の単一のラッチ
と、上記記号が上記配列内の異なるロケーションに記憶
される度に、上記ラッチに従って上記シフト・レジスタ
をリセットする手段と、を含む、上記（１）記載の装
置。 （７）隣接ブロック内の対応する記号位置の記号がｉ記
号離れるように、各々がｉ個の連続記号を記憶できるｊ
ブロックに区分化される履歴バッファと、ｉ個の比較器
と、ｉ個の入力記号のストリングの各記号を上記ｉ個の
比較器に並列に同報する制御装置と、全てのバッファ位
置が充填されるまで、入力記号を直列にバッファ内の連
続記号位置に書込み、次にバッファ内の最も古い記号ス
トリングを入力記号により置換するｉ個のセレクタ手段
と、を含む、データ圧縮装置。 （８）順次データ圧縮アルゴリズムを実行する方法であ
って、各々がｊ個の別々のブロックを定義するｊ個の記
号を記憶するｉ個の同一の水平スライス単位の配列を提
供するステップを含み、各スライス単位内の記号は正確
にｉ個の記号により区切られ、ｉ個の入力記号のストリ
ング内の記号を上記スライス単位内に以前に記憶された
記号と並列に比較し、記号の一致シーケンスを識別する
ｉ個の比較器を使用するステップと、ｉ）上記記号を並
列に、しかし各上記ブロック内では順次的に走査し、ｉ
ｉ）入出力装置内に記号の一致シーケンス及び不一致シ
ーケンスを記憶することにより、順次アルゴリズムを実
行するステップと、を含む方法。 （９）選択的パラメータｉ及びｊがアルゴリズムの実行
速度対ハードウェア・コストのトレードオフにもとづ
き、所望のアルゴリズム実行効率度を達成するために要
求される上記比較器の数を制限するステップを含む、上
記（８）記載の方法。 （１０）一致シーケンスが識別される各ｊ、ｉアドレス
を計算するステップと、上記アドレスの内の最小のアド
レスだけを出力するステップと、を含む、上記（９）記
載の方法。 （１１）入力記号のストリング内の最も最近のシーケン
スに一致する以前に記憶されたシーケンスのこれまでに
おける最後のバイトを識別するステップを含む、上記
（１０）記載の方法。 （１２）有効な記号を含まないブロックへのアルゴリズ
ムの適用を禁止するステップを含む、上記（８）記載の
方法。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
モジュール式アーキテクチャの使用により、アルゴリズ
ムの実行速度対ハードウェア・コストのトレードオフに
もとづき、実行に関する所望の効率度を任意に選択可能
な、ＬＺ１アルゴリズムを実施するデータ圧縮／伸長装
置及び方法が提供される。
モジュール式アーキテクチャの使用により、アルゴリズ
ムの実行速度対ハードウェア・コストのトレードオフに
もとづき、実行に関する所望の効率度を任意に選択可能
な、ＬＺ１アルゴリズムを実施するデータ圧縮／伸長装
置及び方法が提供される。
【図１】本発明を具体化するデータ処理システムのブロ
ック図である。
ック図である。
【図２】本発明を具体化し、同一の水平スライス単位の
配列及び優先符号器を含むデータ圧縮／伸長装置を表す
図である。
配列及び優先符号器を含むデータ圧縮／伸長装置を表す
図である。
【図３】図２に示される各水平スライス単位の構成を詳
細に示す図である。
細に示す図である。
【図４】図２に示される優先複合器の単純化バージョン
の回路論理図である。
の回路論理図である。
１０ ホスト・コンピュータ １１ 入出力（Ｉ／Ｏ）バス １２ デバイス制御装置 １４ 圧縮／伸長装置 １５ 圧縮エンジン １６ 伸長エンジン １８ 入出力（Ｉ／Ｏ）装置 ２０ 制御ユニット ２２ 履歴バッファ ２４ 優先符号器 ４６ ＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エウド・ドフ・カーニン イルラエル20126、コラニット、コラニッ ト・ストリート 60 (72)発明者 ウイ・スイエゲルソーン アメリカ合衆国10547、ニューヨーク州モ ーガン・レイク、シーニック・ロード 152 (72)発明者 田村 哲也 神奈川県大和市つきみ野１の７の１
Claims (12)
- 【請求項１】順次データ圧縮アルゴリズムを実行する装
置であって、 各々がｊ個の別々のブロックを定義するｊ個の記号を記
憶するｉ個の同一の水平スライス単位の配列を含み、各
スライス単位内の記号は正確にｉ個の記号により区切ら
れ、 ｉ個の入力記号のストリング内の記号を上記スライス単
位内に以前に記憶された記号と並列に比較し、記号の一
致シーケンスを識別するｉ個の比較器と、 ｉ）上記比較器が記号を並列に、しかし各上記ブロック
内では順次的に走査するように条件付ける順次アルゴリ
ズムを実行し、ｉｉ）上記配列内に記号の一致シーケン
ス及び不一致シーケンスを記憶する、制御装置手段を含
む手段と、 を含む装置。 - 【請求項２】パラメータｉ及びｊがアルゴリズムの実行
速度対ハードウェア・コストのトレードオフにもとづ
き、所望のアルゴリズム実行効率度を達成するために要
求される上記比較器の数を制限するように選択される、
請求項１記載の装置。 - 【請求項３】上記各スライス単位が一致シーケンスが識
別される場合に１状態の出力信号を提供し、上記装置
が、上記出力信号から一致シーケンスが識別される各
ｊ、ｉアドレスを計算し、上記アドレスの内の１つのア
ドレスだけを出力する優先符号器を含む、請求項１記載
の装置。 - 【請求項４】上記各出力信号が上記１状態において、入
力記号のストリング内の最も最近のシーケンスに一致す
る以前に記憶されたシーケンスのこれまでにおける最後
のバイトを識別する、請求項３記載の装置。 - 【請求項５】上記記号を含まないブロックへのアルゴリ
ズムの適用を禁止する手段を含む、請求項１記載の装
置。 - 【請求項６】直列に接続され、結合されてシフト・レジ
スタを構成する、各それぞれのスライス単位内の単一の
ラッチと、 上記記号が上記配列内の異なるロケーションに記憶され
る度に、上記ラッチに従って上記シフト・レジスタをリ
セットする手段と、 を含む、請求項１記載の装置。 - 【請求項７】隣接ブロック内の対応する記号位置の記号
がｉ記号離れるように、各々がｉ個の連続記号を記憶で
きるｊブロックに区分化される履歴バッファと、 ｉ個の比較器と、 ｉ個の入力記号のストリングの各記号を上記ｉ個の比較
器に並列に同報する制御装置と、 全てのバッファ位置が充填されるまで、入力記号を直列
にバッファ内の連続記号位置に書込み、次にバッファ内
の最も古い記号ストリングを入力記号により置換するｉ
個のセレクタ手段と、 を含む、データ圧縮装置。 - 【請求項８】順次データ圧縮アルゴリズムを実行する方
法であって、 各々がｊ個の別々のブロックを定義するｊ個の記号を記
憶するｉ個の同一の水平スライス単位の配列を提供する
ステップを含み、各スライス単位内の記号は正確にｉ個
の記号により区切られ、 ｉ個の入力記号のストリング内の記号を上記スライス単
位内に以前に記憶された記号と並列に比較し、記号の一
致シーケンスを識別するｉ個の比較器を使用するステッ
プと、 ｉ）上記記号を並列に、しかし各上記ブロック内では順
次的に走査し、ｉｉ）入出力装置内に記号の一致シーケ
ンス及び不一致シーケンスを記憶することにより、順次
アルゴリズムを実行するステップと、 を含む方法。 - 【請求項９】選択的パラメータｉ及びｊがアルゴリズム
の実行速度対ハードウェア・コストのトレードオフにも
とづき、所望のアルゴリズム実行効率度を達成するため
に要求される上記比較器の数を制限するステップを含
む、請求項８記載の方法。 - 【請求項１０】一致シーケンスが識別される各ｊ、ｉア
ドレスを計算するステップと、 上記アドレスの内の最小のアドレスだけを出力するステ
ップと、 を含む、請求項９記載の方法。 - 【請求項１１】入力記号のストリング内の最も最近のシ
ーケンスに一致する以前に記憶されたシーケンスのこれ
までにおける最後のバイトを識別するステップを含む、
請求項１０記載の方法。 - 【請求項１２】有効な記号を含まないブロックへのアル
ゴリズムの適用を禁止するステップを含む、請求項８記
載の方法。
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