CN107508602A - 一种数据压缩方法、系统及其cpu处理器 - Google Patents

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Abstract

本申请公开了一种数据压缩方法、系统及其CPU处理器，上述数据压缩方法包括：CPU处理器对数据压缩算法所需的任务进行划分，得到串行执行任务和并行执行任务；CPU处理器将并行执行任务装载至硬件逻辑电路，并将并行执行任务所需的待压缩数据发送至硬件逻辑电路；硬件逻辑电路利用并行执行任务对待压缩数据执行相应的并行任务，得到相应的并行任务处理结果，并将并行任务处理结果发送至CPU处理器；CPU处理器利用串行执行任务对并行任务处理结果执行相应的串行任务，得到相应的串行任务处理结果。可见，本发明利用硬件逻辑电路执行数据压缩算法中所需的并行执行任务，而至于串行执行任务则通过CPU处理器来完成，实现了提升数据的压缩速率的目的。

Description

一种数据压缩方法、系统及其CPU处理器
技术领域
本发明涉及数据压缩技术领域，特别涉及一种数据压缩方法、系统及其CPU处理器。
背景技术
随着信息技术和通信技术的高速发展，数据的产生量和交换量日益增加，这对数据的存储和传输提出严峻的挑战。对数据进行压缩处理，既可以节省数据存储所需要的存储空间，从而降低数据的存储成本，又可以节约数据传输和数据交换所消耗的传输带宽，从而降低数据的传输成本。
数据压缩分为有损压缩和无损压缩两大类。有损压缩中解压后的数据和原始数据之间存在一定程度的失真，从而主要应用于图像处理和语音处理等领域。无损压缩是指对压缩后的数据执行解压缩操作，得到的数据和压缩前的数据完全一致，即不存在数据失真；无损压缩主要应用于文本数据、应用程序和特殊应用场合的图像数据(如指纹数据、医学图像)等的压缩。LZMA压缩算法是无损压缩算法的典型代表之一，其具有较高的压缩率，因而得到广泛的应用。
目前，数据压缩算法一般通过软件实现，由中央处理器(CPU)执行数据的压缩处理。因此，当处理海量数据时，压缩程序会消耗大量的处理器资源。此外，采用CPU处理器执行软件压缩算法通常是一种串行行为，无法取得高效的并行处理效果，由此限制了数据的压缩速率。
综上所述可以看出，如何进一步提升数据的压缩速率是目前亟待解决的问题。
发明内容
有鉴于此，本发明的目的在于提供一种数据压缩方法、系统及其CPU处理器，能够进一步提升数据的压缩速率。其具体方案如下：
一种数据压缩方法，包括：
CPU处理器对数据压缩算法所需的任务进行划分，得到串行执行任务和并行执行任务；
所述CPU处理器将所述并行执行任务装载至硬件逻辑电路，并将所述并行执行任务所需的待压缩数据发送至所述硬件逻辑电路；
所述硬件逻辑电路利用所述并行执行任务对所述待压缩数据执行相应的并行任务，得到相应的并行任务处理结果，并将所述并行任务处理结果发送至所述CPU处理器；
所述CPU处理器利用所述串行执行任务对所述并行任务处理结果执行相应的串行任务，得到相应的串行任务处理结果。
可选的，所述数据压缩方法，还包括：
在所述数据压缩算法所需的任务全部执行完毕后，对垃圾数据进行清理处理。
本发明还公开了一种CPU处理器，包括：
管理模块，用于对数据压缩算法所需的任务进行划分，得到串行执行任务和并行执行任务；
通信模块，用于将所述并行执行任务装载至硬件逻辑电路，并将所述并行执行任务所需的待压缩数据发送至所述硬件逻辑电路，以在所述硬件逻辑电路中利用所述并行执行任务对所述待压缩数据执行相应的并行任务，得到相应的并行任务处理结果；
串行模块，用于获取所述硬件逻辑电路发送的所述并行任务处理结果，利用所述串行执行任务对所述并行任务处理结果执行相应的串行任务，得到相应的串行任务处理结果。
可选的，所述CPU处理器，还包括：
数据清理模块，用于在所述数据压缩算法所需的任务全部执行完毕后，对垃圾数据进行清理处理。
本发明进一步公开了一种数据压缩系统，包括前述公开的CPU处理器和硬件逻辑电路；其中，所述硬件逻辑电路包括：
并行模块，用于利用所述CPU处理器装载的并行执行任务对所述CPU处理器发送的待压缩数据执行相应的并行任务，得到相应的并行任务处理结果，并将所述并行任务处理结果发送至所述CPU处理器。
可选的，所述硬件逻辑电路为FPGA。
可选的，所述硬件逻辑电路为专用集成电路ASIC。
可选的，所述硬件逻辑电路，还包括：
数据存储电路，用于对所述并行任务处理结果进行存储。
本发明中，数据压缩方法包括：CPU处理器对数据压缩算法所需的任务进行划分，得到串行执行任务和并行执行任务；CPU处理器将并行执行任务装载至硬件逻辑电路，并将并行执行任务所需的待压缩数据发送至硬件逻辑电路；硬件逻辑电路利用并行执行任务对待压缩数据执行相应的并行任务，得到相应的并行任务处理结果，并将并行任务处理结果发送至CPU处理器；CPU处理器利用串行执行任务对并行任务处理结果执行相应的串行任务，得到相应的串行任务处理结果。
可见，本发明先利用CPU处理器对数据压缩算法所需的任务进行划分，从而得到串行执行任务和并行执行任务，然后通过CPU处理器将并行执行任务装载至硬件逻辑电路，并将并行执行任务所需的待压缩数据发送至硬件逻辑电路，由此实现利用硬件逻辑电路执行数据压缩算法中所需的并行执行任务，而至于串行执行任务则通过CPU处理器来完成，由于相对于CPU处理器，硬件逻辑电路能够在处理并行执行任务时具有更快的速率；而相对于硬件逻辑电路，CPU处理器能够在处理串行执行任务时具有更快的速率，由此本发明实现了提升数据的压缩速率的目的。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例公开的一种数据压缩方法流程图；
图2为本发明实施例公开的一种CPU处理器结构示意图；
图3为本发明实施例公开的CPU处理器中串行模块的结构示意图；
图4为本发明实施例公开的一种数据存储结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例公开了一种数据压缩方法，参见图1所示，该方法包括：
步骤S11：CPU处理器对数据压缩算法所需的任务进行划分，得到串行执行任务和并行执行任务；
步骤S12：CPU处理器将并行执行任务装载至硬件逻辑电路，并将并行执行任务所需的待压缩数据发送至硬件逻辑电路；
可以理解的是，在上述步骤S12之前，需要预先建立硬件逻辑电路的工作环境。
步骤S13：硬件逻辑电路利用并行执行任务对待压缩数据执行相应的并行任务，得到相应的并行任务处理结果，并将并行任务处理结果发送至CPU处理器；
步骤S14：CPU处理器利用串行执行任务对并行任务处理结果执行相应的串行任务，得到相应的串行任务处理结果。
本实施例中，CPU处理器对数据压缩算法所需的任务进行划分得到串行执行任务和并行执行任务之后，将会把并行执行任务发送至硬件逻辑电路中进行相应的并行处理，而划分后得到的串行执行任务则被截留在CPU处理器中来进行处理。当硬件逻辑电路将并行任务处理结果发送至CPU处理器之后，CPU处理器会进一步利用串行执行任务对并行任务处理结果执行相应的串行任务，从而得到最终的压缩数据。
进一步的，本实施例中的数据压缩方法，还可以包括：
在数据压缩算法所需的任务全部执行完毕后，对垃圾数据进行清理处理，从而避免对以后CPU处理器再次进行数据压缩处理的压缩速率造成不良影响。
可见，本发明实施例先利用CPU处理器对数据压缩算法所需的任务进行划分，从而得到串行执行任务和并行执行任务，然后通过CPU处理器将并行执行任务装载至硬件逻辑电路，并将并行执行任务所需的待压缩数据发送至硬件逻辑电路，由此实现利用硬件逻辑电路执行数据压缩算法中所需的并行执行任务，而至于串行执行任务则通过CPU处理器来完成，由于相对于CPU处理器，硬件逻辑电路能够在处理并行执行任务时具有更快的速率；而相对于硬件逻辑电路，CPU处理器能够在处理串行执行任务时具有更快的速率，由此本发明实现了提升数据的压缩速率的目的。
相应的，本发明实施例公开了一种CPU处理器，参见图2所示，该CPU处理器包括：
管理模块11，用于对数据压缩算法所需的任务进行划分，得到串行执行任务和并行执行任务；
串行模块12，用于获取硬件逻辑电路发送的并行任务处理结果，利用串行执行任务对并行任务处理结果执行相应的串行任务，得到相应的串行任务处理结果。
通信模块13，用于将并行执行任务装载至硬件逻辑电路，并将并行执行任务所需的待压缩数据发送至硬件逻辑电路，以在硬件逻辑电路中利用并行执行任务对待压缩数据执行相应的并行任务，得到相应的并行任务处理结果；
需要说明的是，上述串行模块的工作流程是一种多线程，为了进一步说明串行模块的工作流程，本实施例对上述串行模块的构造进行具体分析。具体的，参见图3所示，本实施例中的串行模块12具体可以包括数据读取单元121、输入数据存储单元122、数据输入单元123、输出数据存储单元124、编码和文件输出单元125。具体的：
数据读取单元121：由文件、用户输入，或者其它形式的输入中读取原始数据，并对读取的原始数据进行分块，其中，分块处理后得到的每个数据块的大小为B字节。本实施例中，上述数据块大小B可以由用户设置。
输入数据存储单元122：依次存储数据读取单元121中的每个数据块，这里，输入数据存储单元122可以是先进先出存储结构FIFO(First-in First-out)，如图4所示。当然，上述输入数据存储单元122的存储结构也可以是其它能够识别数据块顺序的存储结构。图4中，存储结构的大小为Qi，表示存储结构最多可以存储的数据块的个数，其可以根据用户需求设置。当输入数据存储单元122中存储的数据块的个数达到Qi时，输入数据存储单元122通过线程间同步技术暂停数据读取单元121的执行。同时，当输入数据存储单元122中的数据块数量由Qi减少为Qi-1时，通过线程间同步机制，恢复数据读取单元121的执行。
数据输入单元123：从输入数据存储单元122中读取首个数据块，并通过通信模块将数据块由CPU端传输到硬件逻辑电路。数据输入单元123读取数据块后，输入数据存储单元122中的数据块个数相应减少。当输入数据存储单元122中的数据块个数为零时，其通过线程间同步机制暂停数据输入单元123的执行。同时，当输入数据存储单元122中的数据块数量由零变为一个时，通过线程间同步机制恢复数据输入单元123的执行。
数据输出单元：通过通信模块，从硬件逻辑电路中读取硬件逻辑电路处理后的数据，这里数据包括数据块压缩后的数据和数据块压缩后的大小。
输出数据存储单元124：依次存储数据输出单元中的每个数据块，这里输出数据存储单元124可以是先进先出存储结构FIFO。当然，上述输出数据存储单元124的存储结构也可以其它能够识别数据块顺序的存储结构。存储结构的大小为Qo，表示存储结构最多可以存储的数据块的个数，其可以根据用户需求设置。当输出数据存储单元124中存储的数据块的个数达到Qo时，输出数据存储单元124通过线程间同步技术暂停数据输出单元的执行。同时，当输出数据存储单元124中的数据块数量由Qo减少为Qo-1时，通过线程间同步机制，恢复数据输出单元的执行。
编码和文件输出单元125：读取输出数据存储单元124中的首个数据块，分离其中的数据块压缩数据和压缩数据块大小，采用区间编码对压缩数据进行编码，并将编码后的数据写入文件或其他形式的输出格式中。编码和文件输出单元125读取数据块后，输出数据存储单元124中的数据块个数相应减少。当输出数据存储单元124中的数据块个数为零时，其通过线程间同步机制暂停编码和文件输出单元125的执行。同时，当输出数据存储单元124中的数据块数量由零变为一个时，通过线程间同步机制恢复编码和文件输出单元125的执行。
本实施例中，上述CPU处理器，还可以包括：
数据清理模块，用于在数据压缩算法所需的任务全部执行完毕后，对垃圾数据进行清理处理。
进一步的，本发明实施例还公开了一种数据压缩系统，包括前述实施例中公开的CPU处理器和硬件逻辑电路；其中，硬件逻辑电路包括：
并行模块，用于利用CPU处理器装载的并行执行任务对CPU处理器发送的待压缩数据执行相应的并行任务，得到相应的并行任务处理结果，并将并行任务处理结果发送至CPU处理器。
具体的，上述并行模块可以包括读取单元、并行字典查找单元和输出单元；其中，
读取单元：用于从硬件逻辑电路的存储结构中读取输入的数据块。
并行字典查找单元：用于使用并行字典查找机制实现重复数据的查找和替换。
输出单元：用于将并行字典查找单元的输出信息保存到硬件逻辑电路的存储结构中。
另外，本实施例中的硬件逻辑电路具体可以是FPGA(即Field Programmable GateArray)或专用集成电路ASIC。
进一步的，本实施例中的硬件逻辑电路，还可以包括：
数据存储电路，用于对并行任务处理结果进行存储。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上对本发明所提供的一种数据压缩方法、系统及其CPU处理器进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (8)

1.一种数据压缩方法，其特征在于，包括：
CPU处理器对数据压缩算法所需的任务进行划分，得到串行执行任务和并行执行任务；
所述CPU处理器将所述并行执行任务装载至硬件逻辑电路，并将所述并行执行任务所需的待压缩数据发送至所述硬件逻辑电路；
所述硬件逻辑电路利用所述并行执行任务对所述待压缩数据执行相应的并行任务，得到相应的并行任务处理结果，并将所述并行任务处理结果发送至所述CPU处理器；
所述CPU处理器利用所述串行执行任务对所述并行任务处理结果执行相应的串行任务，得到相应的串行任务处理结果。
2.根据权利要求1所述的数据压缩方法，其特征在于，还包括：
在所述数据压缩算法所需的任务全部执行完毕后，对垃圾数据进行清理处理。
3.一种CPU处理器，其特征在于，包括：
管理模块，用于对数据压缩算法所需的任务进行划分，得到串行执行任务和并行执行任务；
通信模块，用于将所述并行执行任务装载至硬件逻辑电路，并将所述并行执行任务所需的待压缩数据发送至所述硬件逻辑电路，以在所述硬件逻辑电路中利用所述并行执行任务对所述待压缩数据执行相应的并行任务，得到相应的并行任务处理结果；
串行模块，用于获取所述硬件逻辑电路发送的所述并行任务处理结果，利用所述串行执行任务对所述并行任务处理结果执行相应的串行任务，得到相应的串行任务处理结果。
4.根据权利要求3所述的CPU处理器，其特征在于，还包括：
数据清理模块，用于在所述数据压缩算法所需的任务全部执行完毕后，对垃圾数据进行清理处理。
5.一种数据压缩系统，其特征在于，包括如权利要求3或4所述的CPU处理器和硬件逻辑电路；其中，所述硬件逻辑电路包括：
并行模块，用于利用所述CPU处理器装载的并行执行任务对所述CPU处理器发送的待压缩数据执行相应的并行任务，得到相应的并行任务处理结果，并将所述并行任务处理结果发送至所述CPU处理器。
6.根据权利要求5所述的数据压缩系统，其特征在于，所述硬件逻辑电路为FPGA。
7.根据权利要求5所述的数据压缩系统，其特征在于，所述硬件逻辑电路为专用集成电路ASIC。
8.根据权利要求5至7任一项所述的数据压缩系统，其特征在于，所述硬件逻辑电路，还包括：
数据存储电路，用于对所述并行任务处理结果进行存储。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020232682A1 (zh) * 2019-05-22 2020-11-26 深圳大学 一种硬件并行压缩的系统及方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1106595A (zh) * 1993-07-08 1995-08-09 国际商业机器公司 执行顺序数据压缩算法的方法与装置
JP2008299993A (ja) * 2007-06-01 2008-12-11 Renesas Technology Corp 半導体記憶装置
EP2019986A2 (en) * 2006-04-28 2009-02-04 Unisys Corporation System and method for target device access arbitration using queuing devices
CN101360245A (zh) * 2008-09-19 2009-02-04 中国人民解放军国防科学技术大学 基于多dsp并行处理的大容量图像数据实时压缩设备及方法
CN101789171A (zh) * 2010-02-10 2010-07-28 凯迈(洛阳)电子有限公司 一种数据传送总线变换方法及系统
CN102735331A (zh) * 2011-11-30 2012-10-17 重庆大学 具有片上处理能力的无线传感器网络节点
CN103427844A (zh) * 2013-07-26 2013-12-04 华中科技大学 一种基于gpu和cpu混合平台的高速无损数据压缩方法
CN105553937A (zh) * 2015-12-03 2016-05-04 华为技术有限公司 数据压缩的系统和方法
CN106227901A (zh) * 2016-09-19 2016-12-14 郑州云海信息技术有限公司 一种基于重删与压缩并行的空间节省方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1106595A (zh) * 1993-07-08 1995-08-09 国际商业机器公司 执行顺序数据压缩算法的方法与装置
EP2019986A2 (en) * 2006-04-28 2009-02-04 Unisys Corporation System and method for target device access arbitration using queuing devices
JP2008299993A (ja) * 2007-06-01 2008-12-11 Renesas Technology Corp 半導体記憶装置
CN101360245A (zh) * 2008-09-19 2009-02-04 中国人民解放军国防科学技术大学 基于多dsp并行处理的大容量图像数据实时压缩设备及方法
CN101789171A (zh) * 2010-02-10 2010-07-28 凯迈(洛阳)电子有限公司 一种数据传送总线变换方法及系统
CN102735331A (zh) * 2011-11-30 2012-10-17 重庆大学 具有片上处理能力的无线传感器网络节点
CN103427844A (zh) * 2013-07-26 2013-12-04 华中科技大学 一种基于gpu和cpu混合平台的高速无损数据压缩方法
CN105553937A (zh) * 2015-12-03 2016-05-04 华为技术有限公司 数据压缩的系统和方法
CN106227901A (zh) * 2016-09-19 2016-12-14 郑州云海信息技术有限公司 一种基于重删与压缩并行的空间节省方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
代媛: "基于GPU并行计算的图像压缩技术研究", 《中国博士学位论文全文数据库 信息科技辑》 *
陈哲 等: "基于FPGA 的CCSDS 图像数据压缩系统的设计", 《中国科学院研究生院学报》 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020232682A1 (zh) * 2019-05-22 2020-11-26 深圳大学 一种硬件并行压缩的系统及方法

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